JP2001044323A - 電子部品実装用回路基板 - Google Patents

電子部品実装用回路基板

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JP2001044323A
JP2001044323A JP11216039A JP21603999A JP2001044323A JP 2001044323 A JP2001044323 A JP 2001044323A JP 11216039 A JP11216039 A JP 11216039A JP 21603999 A JP21603999 A JP 21603999A JP 2001044323 A JP2001044323 A JP 2001044323A
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JP
Japan
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electronic component
circuit board
plating layer
thin film
film conductor
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JP11216039A
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Hideo Noguchi
秀生 野口
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Kyocera Corp
Original Assignee
Kyocera Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

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Abstract

(57)【要約】 【課題】メッキ層を比較的短時間で所定の厚みとなすこ
とができ、しかも下地に対して強固に被着させることが
可能な電子部品実装用回路基板を提供する。 【解決手段】セラミック基板1 の上面に被着させた薄膜
導体2aに電子部品の端子が半田を介して接続される接続
パッド領域を有する電子部品実装用回路基板であって、
前記接続パッド領域周囲の薄膜導体2aに切り欠き部3 を
設けるとともに前記接続パッド領域表面及び前記切り欠
き部3 に露出するセラミック基板表面にメッキ層4 を被
着させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子等の電子
部品を実装するのに使用される電子部品実装用回路基板
に関するものである。
【0002】
【従来の技術】従来の電子部品実装用回路基板は、例え
ば図6に示す如く、セラミック基板11の上面に、アルミ
ニウム等から成る薄膜導体12を所定パターンに被着させ
るとともに該薄膜導体12上にニッケルや金等の半田濡れ
性が良好な金属から成るメッキ層13を部分的に被着させ
た構造を有しており、かかる電子部品実装用回路基板上
に電子部品を実装する場合は、まず電子部品実装用回路
基板の上面所定位置に電子部品を載置させた上、電子部
品の端子を基板上面のメッキ層13に半田接合させること
によって行なわれる。
【0003】尚、前記メッキ層13は、電子部品の端子を
電子部品実装用回路基板の薄膜導体12に半田接合する
際、薄膜導体12の半田濡れ性を良好となして両者の半田
接合を確実なものとなすためのものであり、従来周知の
無電界メッキ法を採用することによって薄膜導体12の一
部上面に被着・形成される。
【0004】
【発明が解決しようとする課題】ところで、上述のよう
な電子部品実装用回路基板においては、配線抵抗を小さ
く抑えるために薄膜導体12の面積を極力広くとることが
あり、この場合、メッキ層13は薄膜導体12の外周部より
離れたところに設けられる。
【0005】しかしながら、上記のようなメッキ層13は
その下地が平坦であることから、メッキ層13を無電界メ
ッキ法によって形成する際に活性処理されたメッキ液中
の電子が薄膜導体12の表面付近に集中にしくく、それ
故、メッキ層13となる金属を薄膜導体13上に効率良く析
出させることができず、メッキ層13を所定の厚みとなす
のに長時間を要するという欠点を有していた。
【0006】また上述した従来の電子部品実装用回路基
板においては、近時の電子部品の小型化に伴って電子部
品の端子に半田接合されるメッキ層13の面積も小さくな
ってきており、かかる小さなメッキ層13が平坦な下地の
上に形成されていると、メッキ層13の被着強度が不足ぎ
みになり、メッキ層13が熱応力等の印加によって下地よ
り剥離し易くなる欠点も有していた。
【0007】
【課題を解決するための手段】本発明は上記欠点に鑑み
て案出されたもので、本発明の電子部品実装用回路基板
は、セラミック基板の上面に被着させた薄膜導体に電子
部品の端子が半田を介して接続される接続パッド領域を
有する電子部品実装用回路基板であって、前記接続パッ
ド領域周囲の薄膜導体にコの字状もしくはCの字状の切
り欠き部を設けるとともに前記接続パッド領域表面及び
前記切り欠き部に露出するセラミック基板表面にメッキ
層を被着させたことを特徴とするものである。
【0008】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。図1は本発明の一形態に係る電子部
品実装用回路基板の平面図、図2は図1のX−X線断面
図、図3は図1の電子部品実装用回路基板上に電子部品
を実装した状態を示す断面図であり、1 はセラミック基
板、2aは薄膜導体、3 は切り欠き部、4 はメッキ層、5
は電子部品、6 は電子部品の端子、7 は半田である。
【0009】前記セラミック基板1 は、アルミナセラミ
ックス等のセラミック材料により形成されており、その
上面で薄膜導体2a,2b やメッキ層4 を支持するための支
持母材として機能する。
【0010】前記セラミック基板1 は、例えばアルミナ
セラミックスから成る場合、アルミナ、シリカ、マグネ
シア等のセラミックス原料粉末に適当な有機溶剤、溶媒
を添加・混合して泥漿状に成すとともに、これを従来周
知のドクターブレード法やカレンダーロール法等を採用
することによってセラミックグリーンシートを得、しか
る後、該セラミックグリーンシートを所定の長方形状に
打ち抜いた上、高温で焼成することによって製作され
る。
【0011】尚、このようにして製作されたセラミック
基板1 の表面粗さは中心線平均粗さRaで0.3μm程
度となる。
【0012】また前記セラミック基板1 の上面には、面
積の大きな薄膜導体2aと、面積の小さな帯状の薄膜導体
2bとがそれぞれ所定パターンに被着されている。
【0013】前記薄膜導体2a,2b はアルミニウム等の金
属から成り、電子部品実装用回路基板上に実装される電
子部品5 に外部からの電力や電気信号等を供給したり、
電子部品5 より出力される電気信号等を他の電子部品等
に供給する作用を為す。
【0014】尚、前記薄膜導体2a,2b は従来周知の薄膜
手法、具体的にはスパッタリングやフォトリソグラフィ
ー技術,エッチング技術等を採用することによって所定
厚み、所定パターンに被着・形成される。
【0015】また前記薄膜導体2a,2b は、電子部品5 の
端子6 が半田7 を介して接続される接続パッド領域を有
しており、該接続パッド領域表面には四角形状のメッキ
層4が被着されている。
【0016】前記メッキ層4 は、ニッケルや金等の半田
濡れ性が良好な金属から成り、電子部品実装用回路基板
上に電子部品5 を実装する際、電子部品5 の端子6 と薄
膜導体2a,2b との半田接合を確実にする作用を為す。
【0017】そして、これら薄膜導体2a,2b のうち、大
面積をもった薄膜導体2aの接続パッド領域は薄膜導体2a
の外周部より離れた箇所に位置しており、該接続パッド
領域周囲の薄膜導体2aにはメッキ層4 のエッジに沿った
コの字状の切り欠き部3 が設けられている。
【0018】前記切り欠き部3 は、メッキ層4 の被着領
域にセラミック基板1 の粗い表面を露出させるとともに
該露出部に沿って薄膜導体2 を角立てる作用を為し、こ
れによってメッキ層4 をその下地となる薄膜導体2aやセ
ラミック基板1 の表面に対してアンカー効果により強固
に被着させておくことができるようになり、メッキ層4
の面積が極めて小さい場合であっても、メッキ層4 の剥
離を有効に防止することが可能となる。従って、電子部
品実装用回路基板の信頼性が飛躍的に向上されるように
なる。
【0019】また前記メッキ層4 の下地となる領域(接
続パッド領域)には、切り欠き部3に沿って薄膜導体2a
の角部や粗い表面をもったセラミック基板1 が存在して
おり、メッキ層4 を無電界メッキ法により形成する際、
活性処理されたメッキ液中の電子が薄膜導体2aの角部や
セラミック基板1 の表面に集中することとなるので、メ
ッキ層4 となる金属を薄膜導体2a上に効率良く析出させ
ることができ、メッキ層4 を比較的短時間で所定の厚み
となすことが可能である。
【0020】尚、前記切り欠き部3 は、例えばメッキ層
4 のサイズが100μm×100μmのとき、10μm
〜30μmの幅寸法でコの字状に形成され、該切り欠き
部3は薄膜導体2a,2b を従来周知の薄膜手法によってパ
ターニングする際に同時に形成される。
【0021】また前記メッキ層4 は、例えばニッケルか
ら成る場合、まず薄膜導体2a,2b の表面酸化物をライト
エッチングにより除去し、次に触媒となるパラジウム
(Pd)や亜鉛(Zn)等を薄膜導体2a,2b の表面に析
出させ、しかる後、これを次亜リン酸を還元剤とするニ
ッケルメッキ液に所定時間浸漬して無電界メッキを行な
うことにより所定の厚みに被着・形成される。
【0022】そして、上述した電子部品実装用回路基板
に電子部品5 を実装する場合は、まず電子部品実装用回
路基板の上面所定位置に電子部品5 を載置させた上、電
子部品5 の端子6 を電子部品実装用回路基板上面のメッ
キ層3 に半田接合させることによって行なわれる。
【0023】このとき、電子部品実装用回路基板のメッ
キ層4 は前述した如く下地に対して強固に被着されてい
るため、電子部品実装用回路基板と電子部品5 との間に
熱応力が繰り返し印加されたとしても、メッキ層4 が下
地から剥離することは殆どなく、電子部品5 の実装状態
を長期にわたり良好に維持することができる。
【0024】尚、本発明は上述した形態に限定されるも
のではなく、本発明の要旨を逸脱しない範囲において種
々の変更、改良等が可能である。
【0025】例えば上述の形態では切り欠き部3 をコの
字状に形成したが、これに代えて図4や図5に示す如く
切り欠き部3aをCの字状に形成しても良く、このような
形態においても上述の形態と同様の効果を得ることがで
きる。
【0026】また上述の形態においてはメッキ層4 を単
層で形成したが、これに代えてニッケルメッキ層と金メ
ッキ層を積層する等して2層以上の積層構造となしても
構わない。
【0027】
【発明の効果】本発明の電子部品実装用回路基板によれ
ば、メッキ層が下地に対して強固に被着されるようにな
るため、メッキ層の面積が極めて小さい場合であって
も、メッキ層の剥離を有効に防止することができ、電子
部品実装用回路基板の信頼性が向上される。
【0028】また本発明の電子部品実装用回路基板によ
れば、メッキ層を無電界メッキ法により形成する際、活
性処理されたメッキ液中の電子が薄膜導体の角部やセラ
ミック基板の表面に集中するので、メッキ層となる金属
が薄膜導体上に効率良く析出され、メッキ層を比較的短
時間で所定の厚みとなすことができる。
【図面の簡単な説明】
【図1】本発明の一形態に係る電子部品実装用回路基板
の平面図である。
【図2】図1のX−X線断面図である。
【図3】図1の電子部品実装用回路基板上に電子部品を
実装した状態を示す断面図である。
【図4】本発明の他の形態に係る電子部品実装用回路基
板の平面図である。
【図5】本発明の他の形態に係る電子部品実装用回路基
板の平面図である。
【図6】従来の電子部品実装用回路基板の断面図であ
る。
【符号の説明】
1 ・・・セラミック基板、2a・・・薄膜導体、3,3a・・
・切り欠き部、4 ・・・メッキ層、5 ・・・電子部品、
6 ・・・電子部品の端子、7 ・・・半田

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】セラミック基板の上面に被着させた薄膜導
    体に電子部品の端子が半田を介して接続される接続パッ
    ド領域を有する電子部品実装用回路基板であって、前記
    接続パッド領域周囲の薄膜導体にコの字状もしくはCの
    字状の切り欠き部を設けるとともに前記接続パッド領域
    表面及び前記切り欠き部に露出するセラミック基板表面
    にメッキ層を被着させたことを特徴とする電子部品実装
    用回路基板。
JP11216039A 1999-07-30 1999-07-30 電子部品実装用回路基板 Pending JP2001044323A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003034488A1 (en) * 2001-10-10 2003-04-24 Tokuyama Corporation Substrate and method for producing the same

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