JP2006013367A - 回路装置およびその製造方法 - Google Patents

回路装置およびその製造方法 Download PDF

Info

Publication number
JP2006013367A
JP2006013367A JP2004191881A JP2004191881A JP2006013367A JP 2006013367 A JP2006013367 A JP 2006013367A JP 2004191881 A JP2004191881 A JP 2004191881A JP 2004191881 A JP2004191881 A JP 2004191881A JP 2006013367 A JP2006013367 A JP 2006013367A
Authority
JP
Japan
Prior art keywords
insulating resin
film
resin film
circuit device
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004191881A
Other languages
English (en)
Inventor
Ryosuke Usui
良輔 臼井
Hideki Mizuhara
秀樹 水原
Yasunori Inoue
恭典 井上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004191881A priority Critical patent/JP2006013367A/ja
Priority to TW094120741A priority patent/TW200605169A/zh
Priority to CN2008102128216A priority patent/CN101419949B/zh
Priority to US11/168,655 priority patent/US8022533B2/en
Priority to CNB2005100821343A priority patent/CN100428448C/zh
Publication of JP2006013367A publication Critical patent/JP2006013367A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/2413—Connecting within a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01088—Radium [Ra]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Laminated Bodies (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

【課題】 回路装置の基板と素子間絶縁膜との密着性を向上させる。
【解決手段】 表面粗度Raが0.3〜10μｍの金属性の基材１４０に、絶縁樹脂膜１２２中に埋め込まれた複数の半導体素子１４２ａ、半導体素子１４２ｂ、受動素子１４４等の回路素子を設けることにより、基材１４０と絶縁樹脂膜１２２との間にアンカー効果を働かせ、基材１４０と絶縁樹脂膜１２２との密着性を向上させる。
【選択図】図６

Description

本発明は、回路装置およびその製造方法に関する。
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）と呼ばれるパッケージ技術が種々開発されている。
こうしたパッケージの例として、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａy）が知られている。ＢＧＡは、パッケージ用基板の上に半導体チップを実装し、それを樹脂モールディングした後、反対側の面に外部端子としてハンダボールをエリア状に形成したものである。ＢＧＡでは、実装エリアが面で達成されるので、パッケージを比較的容易に小型化することができる。また、回路基板側でも狭ピッチ対応とする必要がなく、高精度な実装技術も不要となるので、ＢＧＡを用いると、パッケージコストが多少高い場合でもトータルな実装コストとしては低減することが可能となる。
図４は、一般的なＢＧＡの概略構成を示す図である。ＢＧＡ１００は、ガラスエポキシ基板１０６上に、接着層１０８を介してＬＳＩチップ１０２が搭載された構造を有する。ＬＳＩチップ１０２は封止樹脂１１０によってモールドされている。ＬＳＩチップ１０２とガラスエポキシ基板１０６とは、金属線１０４により電気的に接続されている。ガラスエポキシ基板１０６の裏面には、半田ボール１１２がアレイ状に配列されている。この半田ボール１１２を介して、ＢＧＡ１００がプリント配線基板に実装される。
このようなパッケージにおいて、半導体チップの封止には、たとえばトランスファーモールド、インジェクションモールド、ポッティングまたはディッピング等が用いられている（たとえば、特許文献１参照）。
また、さらに高精度、高機能で薄型化されたシステムＬＳＩを実現するために、ベース基板部の上部に、薄膜技術や厚膜技術によって、誘電絶縁層を介してベース基板側から電源あるいは信号の供給を受ける抵抗体部、キャパシタ部あるいはパターン配線部からなる受動素子を含有する層を構成する技術も開示されている（たとえば、特許文献２参照）。
また、システムＬＳＩの放熱性を高める試みとして、基板に金属あるいは半導体を用いる技術が開示されている（たとえば、特許文献３参照）。
特開平８−１６２４８６号公報 特開２００２−９４２４７号公報 特開平１０−２２３８３２号公報
しかしながら、特許文献１に開示されるような、これら従来のＣＳＰでは、ポータブルエレクトロニクス機器等において現在望まれている水準の小型化、薄型化、軽量化を実現することは難しかった。また、放熱性の改善にも一定の限界があった。
また、特許文献２に開示されるような、抵抗体部、キャパシタ部あるいはパターン配線部からなる受動素子を含有する層を構成する技術においては、薄膜または厚膜形成工程として、非常に複雑な工程が用いられており、受動素子の製造コストの面でさらなる改善の余地があった。また、このような複雑な工程において、受動素子の表面を平坦にすることが困難であり、製造安定性の面でもさらなる改善の余地があった。
また、特許文献３に開示されるような、基板に金属あるいは半導体を用いる場合には、基板と絶縁膜との接着性、密着性が十分でないために、剥離が生じる可能性があり、歩留まりの低下の要因となりうる。さらに、ＩＣチップ等の電子部品を基板に実装する場合に、位置精度が十分でないために、電子部品が所定位置からずれる可能性があり、これも歩留まりの低下の要因となりうる。
本発明は上記事情を踏まえてなされたものであり、本発明の目的は、回路装置の基板と素子間絶縁膜との密着性を向上させる技術を提供することにある。
本発明によれば、金属性の基材と、基材の上に設けられた絶縁樹脂膜と、絶縁樹脂膜に埋め込まれた複数の回路素子（抵抗、キャパシタなどの受動素子、またはトランジスタなどの能動素子を含む）と、を備え、基材の表面のＲａが0.3〜10μmであることを特徴とする回路素装置が提供される。これによれば、基材と絶縁樹脂膜との間にアンカー効果が生じるため、基材と絶縁樹脂膜との密着性が向上する。
上記回路装置において、基材の表面の凹凸が異方性を有してもよい。これによれば、基材と絶縁樹脂膜との間のアンカー効果がさらに強まるため、基材と絶縁樹脂膜との密着性が向上する。
上記回路装置において、基材の表面に絶縁膜が形成されていてもよい。これによれば、基材の絶縁耐性を向上させることができる。
また、本発明によれば、金属性の基材の表面を粗化する粗化工程と、複数の回路素子を絶縁樹脂膜に埋め込む工程と、絶縁樹脂膜を基材に接合する工程と、を備えることを特徴とする回路装置の製造方法が提供される。これによれば、基材と絶縁樹脂膜との間にアンカー効果を生じされることにより、基材と絶縁樹脂膜との密着性が向上した回路装置を製造することができる。
粗化工程により、基材の表面のＲａが0.3〜10μmに粗化されてもよい。これによれば、基材と絶縁樹脂膜との間のアンカー効果がさらに強まるため、基材と絶縁樹脂膜との密着性が向上する。
また、粗化工程により、基材の表面に異方性を有する凹凸が形成されてもよい。これによれば、基材と絶縁樹脂膜との間のアンカー効果がさらに強まるため、基材と絶縁樹脂膜との密着性が向上する。
以上、本発明の構成について説明したが、これらの構成を任意に組み合わせたものも本発明の態様として有効である。また、本発明の表現を他のカテゴリーに変換したものもまた本発明の態様として有効である。
本発明によれば、回路装置の基板と素子間絶縁膜との密着性を向上させることができる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。なお、本明細書において、「上」方向とは、膜の積層の順番により決まる概念であり、先に積層される膜の側から見て後から積層される膜の存在する方向が上であると規定している。
図１は、本実施の形態における回路装置に用いられる基材の製造工程を示す断面図である。基材１４０としては、熱膨張係数が0.5〜5.0x10-6/Kの金属と熱伝導率が200〜500W/mKの金属とを組み合わせたクラッド材を用いることができる。熱膨張係数が0.5〜5.0x10-6/Kの金属としては、Ｆｅ、Ｎｉ、Ｃｏの合金が好適であるが、熱膨張係数が上記範囲内であれば、他の金属を含んでもよい。熱伝導率が200〜500W/mKの金属としては、Ａｌ、Ａｕ、Ａｇ、Ｃｕおよびその合金が好適であるが、熱伝導率が上記範囲内であれば、他の金属を含んでもよい。実施の形態では、図１（ａ）に示すように、基材１４０としてインバー合金からなる第２の金属層１５２を両側から銅あるいはアルミニウムで構成された第１の金属層１５０および銅で構成された第３の金属層１５４で挟み込んで圧延することにより得られる３層構造のクラッド材が例示される。クラッド材の各層の膜厚は任意に設定可能であるが、クラッド材を厚板とする場合には、第１の金属層１５０の膜厚を200±100μm、第２の金属層１５２の膜厚を600±150μm、第３の金属層１５４を200±100μmとすることができる。また、クラッド材を薄板とする場合には、第１の金属層１５０の膜厚を70±30μm、第２の金属層１５２の膜厚を100±50μm、第３の金属層１５４を30±20μmとすることができる。これによれば、熱伝導性と低熱膨張性のバランスがとれたクラッド材が得られ、回路装置の放熱性を向上させるとともに、基材１４０の熱による反りを抑制し、後述する絶縁樹脂膜との密着性を向上させることができる。
続いて、回路素子を搭載する領域が開口になるように、第１の金属層１５０の表面にパターニング用レジスト膜（図示せず）を形成する。その後、図１（ａ）に示すように、パターニング用レジスト膜をマスクとして、第１の金属層１５０の表面をエッチングし、回路素子を搭載する領域に溝１５５を形成する。このように、回路素子を搭載する領域に合わせて第１の金属層１５０の表面に溝１５５を形成することにより、基材１４０に回路素子を搭載する際に、溝１５５に回路素子をはめ込むだけで、基材１４０に回路素子を容易かつ正確に載置することができる。回路素子の位置合わせが容易となることで、製造工程の簡略化や、歩留まりの向上が期待される。また、溝１５５に回路素子をはめ込むことにより、溝１５５の側壁と回路素子とが接触する領域が生じるため、回路素子から基材１４０への熱伝導経路が増加し、放熱性をより高めることができる。なお、第１の金属層１５０の表面に形成される溝１５５の深さは、回路素子の位置決めの確実性および放熱性の向上の観点から、20〜200μmが好ましく、50〜100μmがより好ましい。
次に、第１の金属層１５０の表面を、ウェットエッチングなどにより粗化する。たとえば、銅をウェットエッチングすると、銅の結晶粒に応じて銅の表面に凹凸を生じさせることができる。このように、第１の金属層１５０の表面に凹凸をつけることにより、第１の金属層１５０と基材１４０に搭載される回路素子および絶縁樹脂膜との間でアンカー効果がより発揮されやすくなるので、基材１４０と回路素子および絶縁樹脂膜との密着性、接着性を高めることができる。第１の金属層１５０の表面に付与される凹凸のRaは、密着性、接着性を確保する観点から、0.3〜10μmが好ましく、1〜3μmがより好ましい。第１の金属層１５０の表面のRaは、触針式表面形状測定器で計測することができる。
なお、本実施の形態では、第１の金属層１５０の表面は全面にわたり粗化されるが、レーザなどのエネルギ照射によって、接着性を高めたい部分に凹凸を局所的に形成してもよい。
図２は、粗化処理前の第１の金属層１５０の表面の電子顕微鏡像である。図２（ａ）および図２（ｂ）の電子顕微鏡像の倍率は、それぞれ10,000倍、50,000倍である。また、図３は、粗化処理後の第１の金属層１５０の表面の電子顕微鏡像である。図３（ａ）および図３（ｂ）の電子顕微鏡像の倍率は、それぞれ10,000倍、50,000倍である。図２と図３とを比較すると、粗化処理後の第１の金属層１５０の表面は、銅の結晶粒が顕わになり、輪郭に沿って凹凸が生じていることがわかる。銅の結晶粒が一定方向に長軸を有するため、粗化処理後の第１の金属層１５０の表面の凹凸に異方性が生じている。このように、第１の金属層１５０の表面に形成される凹凸に異方性を持たせることにより、アンカー効果が働きやすくなるので、後述する絶縁樹脂膜との密着性を向上させることができる。第１の金属層１５０の表面の凹凸が異方性を有することによるアンカー効果の向上については以下のように理解される。
図４（ａ）は、第１の金属層１５０の表面の凹凸が異方性を有しない場合の結晶粒３１０を模式的に表す平面図であり、図４（ｂ）は、第１の金属層１５０の表面の凹凸が異方性を有する場合の結晶粒３１２を模式的に表す平面図である。図４（ａ）のように結晶粒３１０が異方性を有しない場合には、単位長あたりの結晶粒界数は方向（矢印３１０ａ）に依存して増減せず、異方性を持たない。一方、図４（ｂ）のように結晶粒３１２が異方性を有する場合には、単位長あたりの結晶粒界数は、結晶粒の長手方向（矢印３１２ａ）と短手方向（矢印３１２ｂ）とで異なり、異方性を持つ。ここで、各結晶粒が立体構造を有することを考慮すると、結晶粒界は段差を持つ（図３参照）ことから、異方性の結晶構造では、平面状は同一長さであっても、立体的には界面の全体長に差が生じる。したがって、第１の金属層１５０の表面の凹凸が異方性を有する場合に、第１の金属層１５０とその上に形成される絶縁樹脂膜とが剥離する際に、界面剥離の進行に異方性が生じる。このような界面剥離の進行の異方性を利用し、界面剥離の生じやすい方向（チップが長方形の場合など）に結晶粒界が多くなるように、第１の金属層１５０の素材を配置し、第１の金属層１５０の表面の粗化処理後に、回路素子を実装することにより、密着性の向上を図ることができ、より信頼性の高い半導体モジュールが製造可能となる。
ここで、基材１４０の加工方法の説明に戻り、基材１４０を酸素中に暴露することにより、第１の金属層１５０の表面に金属酸化膜を形成する。第１の金属層１５０の表面に金属酸化膜を形成することにより、基材１４０の絶縁耐圧を向上させることができる。たとえば、第１の金属層１５０に銅が用いられた場合には、第１の金属層１５０の表面に酸化銅（ＣｕＯ）または亜酸化銅（Ｃｕ２Ｏ）が形成される。また、第１の金属層１５０にアルミニウムが用いられた場合には、第１の金属層１５０の表面にアルマイト（Ａｌ２Ｏ３）が形成される。
なお、第１の金属層１５０の表面に金属酸化膜を形成することに代えて、プラズマＣＶＤ法などにより第１の金属層１５０の上にシリコン酸化膜を形成してもよく、プラズマ窒化プロセスにより第１の金属層１５０の表層を窒化しても、基材１４０の絶縁耐圧を向上させることができる。なお、第１の金属層１５０の上に絶縁ペースト、銀ペーストなどの接着層を塗布してもよい。これによれば、基材１４０と回路素子との密着性をさらに向上させることができる。
第１の金属層１５０の表面に設けられる金属酸化膜、シリコン酸化膜、窒化膜などの絶縁膜の層厚としては、0.5〜10μmが好ましい。絶縁膜の層厚が0.5μmより薄いと絶縁耐圧が不十分となり、絶縁膜の層厚が10μmより厚いと絶縁樹脂膜との密着性が不十分となる。
図５は、半導体素子１４２ａの放熱性を高めるための加工方法を示す断面図である。まず、図５（ａ）に示すように、基材１４０に面する半導体素子１４２ａの裏面（基材１４０側の面）に複数の開口を有するフォトレジスト３００を形成する。続いて、図５（ｂ）に示すように、フォトレジスト３００をマスクとして、エッチングにより半導体素子１４２ａに複数の凹部３０２を選択的に形成する。さらに、フォトレジスト３００を除去した後、図５（ｃ）に示すように、凹部３０２に、金属下地膜としてのシード膜を形成した後、電解めっきにより凹部３０２に銅などの熱伝導性に優れる金属を埋め込む。
このように、半導体素子１４２ａの裏面に、金属が埋め込まれた凹部３０２を形成することにより、半導体素子１４２ａに蓄積された熱が凹部３０２内の金属によって容易に移動できるので、半導体素子１４２ａの放熱性が向上する。
なお、半導体素子１４２ａに複数の貫通穴を形成した後、複数の貫通穴に熱伝導性に優れる金属を埋め込んでもよい。これによっても、半導体素子１４２ａの放熱性を向上させることができる。また、凹部３０２が形成される面は、半導体素子１４２ａの裏面に限られず、表面でもよく、裏面および表面の両方であってもよい。このうち、放熱性向上の観点から、半導体素子１４２ａの裏面に凹部３０２を設けることがより望ましい。
なお、半導体素子１４２ａの少なくとも一方の面に形成される凹部３０２に埋め込まれる材料は、金属に限定されず、たとえば半導体素子を用いることができる。半導体素子として、たとえば、ペルチェ素子を用いることにより、凹部３０２内の熱吸収効果がより高まるので、半導体素子１４２ａの放熱性向上に好適である。
図６および図７は、基材１４０に回路素子を実装する手順を示す断面図である。まず、図６（ａ）に示すように、基材１４０上に複数の半導体素子１４２ａ、半導体素子１４２ｂ、受動素子１４４等の回路素子を固定するダイ・チップボンド工程を行う。
半導体素子１４２ａおよび半導体素子１４２ｂは、たとえば、トランジスタ、ダイオード、ＩＣチップ等である。半導体素子１４２ａには、上述のように、裏面に金属が埋め込まれた複数の凹部３０４が形成されている。また、受動素子１４４は、たとえば、チップコンデンサ、チップ抵抗等である。なお、ここで述べた受動素子１４４も、これらの受動素子１４４の一部または全部の材料となる埋込材料を、素子間絶縁膜を含有する膜の凹部内部に埋め込んで埋込部材を形成させる技術により形成することができる。
本実施形態では、回路素子を搭載する領域に合わせて第１の金属層１５０の表面に溝１５５が形成されているので、基材１４０に半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４をそれぞれに対応する溝１５５にはめ込むことにより、容易かつ正確に載置することができる。
続いて、図６（ｂ）に示すように、銅箔付き樹脂膜などの導電性膜付き絶縁樹脂膜を基材１４０上に貼付し、真空プレスにより、半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４を絶縁樹脂膜１２２内に押し込む。
これにより、半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４が絶縁樹脂膜１２２内に埋め込まれ、半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４が絶縁樹脂膜１２２内に圧着されて接着するとともに、絶縁樹脂膜１２２と基材１４０とが接合する。なお、各回路素子と基材１４０との間には絶縁樹脂膜１２２が存在するが、図６（ｂ）〜図６（ｅ）および図７（ｆ）〜図７（ｉ）では図示を省略する。なお、絶縁樹脂膜１２２内への回路素子の埋め込みをより確実にするために、図６（ａ）において、第１の金属層１５０の表面に絶縁樹脂膜を予め成膜した後、基材１４０に回路素子を載置してもよい。これによれば、基材１４０に載置された回路素子間の絶縁性をさらに高めることができる。
また、複数の半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４に段差が生じている場合でも、半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４間へ絶縁樹脂膜が入り込むため、基材１４０から導電性膜１２３までの厚さを均一に保つこともできる。これにより、回路装置の寸法精度を高めることができる。
導電性膜１２３は、たとえば圧延銅箔等の圧延金属である。絶縁樹脂膜１２２としては、加熱することにより軟化する材料であればどのようなものを用いることもできるが、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等を用いることができる。このような材料を用いることにより、回路装置の剛性を高めることができ、回路装置の安定性を向上することができる。
また、絶縁樹脂膜１２２には、フィラーまたは繊維等の充填材を含めることができる。フィラーとしては、たとえば粒子状または繊維状のＳｉＯ2やＳｉＮを用いることができる。絶縁樹脂膜１２２にフィラーや繊維を含めることにより、絶縁樹脂膜１２２を加熱して半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４を熱圧着した後、絶縁樹脂膜１２２をたとえば室温に冷却する際に、絶縁樹脂膜１２２の反りを低減することができ、また熱伝導性も向上する。これにより、半導体素子１４２および受動素子１４４と絶縁樹脂膜１２２との密着性を高めることができる。また、絶縁樹脂膜１２２に繊維を含めた場合、絶縁樹脂膜１２２の剛性を高めることができるため、ハンドリングが容易になる。このような観点からは、絶縁樹脂膜１２２を構成する材料としてアラミド不織布を用いると、繊維よりも樹脂の流動性が高くなるため、加工性を良好にすることができる。
導電性膜付き絶縁樹脂膜としては、フィルム状の絶縁樹脂膜１２２上に導電性膜１２３が付着したものを用いることができる。また、導電性膜付き絶縁樹脂膜は、導電性膜１２３上に絶縁樹脂膜１２２を構成する樹脂組成物を塗布・乾燥することにより形成することもできる。本実施の形態において、樹脂組成物は、本発明の目的に反しない範囲において、硬化剤、硬化促進剤、その他の成分を含むことができる。導電性膜付き絶縁樹脂膜は、絶縁樹脂膜１２２がＢステージ化（一次硬化、半硬化あるいは仮硬化した状態を意味する）した状態で基材１４０上に配置される。
このようにすれば、絶縁樹脂膜１２２と半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４との密着性を高めることができる。この後、絶縁樹脂膜１２２を構成する樹脂の種類に応じて絶縁樹脂膜１２２を加熱し、真空下または減圧下で導電性膜付き絶縁樹脂膜１２２と半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４を圧着する。また、他の例において、フィルム状の絶縁樹脂膜１２２をＢステージ化した状態で基材１４０上に配置し、さらにその上に導電性膜１２０を配置して絶縁樹脂膜１２２を半導体素子１４２ａ、半導体素子１４２ｂ、受動素子１４４と熱圧着する際に、導電性膜１２３を絶縁樹脂膜１２２に熱圧着することによっても導電性膜付き絶縁樹脂膜１２２を形成することができる。
そして、導電性膜１２３を、レーザー直描法（トレパニングアライメント）またはウェット銅エッチングにより配線形成する配線パターニング工程を行う。
また、この後、図６（ｃ）に示すように、炭酸ガスレーザー、ＹＡＧレーザー、ドライエッチングを組み合わせて絶縁樹脂膜１２２にビアホール（スルーホール）を形成するビアホール形成工程を行う。
続いて、図６（ｄ）に示すように、高アスペクト比対応の無電解銅めっき、電解銅めっきにより、導電性膜１２０を形成するとともに、スルーホール内を導電性材料で埋め込み、ビア１２１を形成するめっき工程を行う。次いで、導電性膜１２０をセミアディティブめっきによりパターニングして高密度配線を形成し、複数の半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４間を電気的に接続する配線形成工程を行う。
次いで、図６（ｅ）に示すように、導電性膜付き絶縁樹脂膜の絶縁樹脂膜１２２が第一の絶縁樹脂膜および第二の絶縁樹脂膜により構成されるように、さらに導電性膜１２３付きの第二の絶縁樹脂膜を形成する第二の絶縁樹脂膜形成工程を行う。導電性膜付き絶縁樹脂膜において、第一の絶縁樹脂膜上に第二の絶縁樹脂膜が形成され、第二の絶縁樹脂膜上に導電性膜１２３が形成される。
本実施の形態において、第二の絶縁樹脂膜は、半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４を絶縁樹脂膜１２２内に埋め込み熱圧着する際に、第一の絶縁樹脂膜を構成する材料よりも、剛性の高い材料により構成されてもよい。これにより、熱圧着時に、半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４を第一の絶縁樹脂膜内に埋め込むとともに、絶縁樹脂膜１２２の形状を剛直に保つことができる。
第二の絶縁樹脂膜を構成する材料は、第一の絶縁樹脂膜において説明した、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の中から適宜選択して用いることができる。
第二の絶縁樹脂膜の上部にさらに設けられる導電性膜１２３は、たとえば圧延銅箔等の圧延金属であってもよい。
ここで、たとえば、第一の絶縁樹脂膜は、第二の絶縁樹脂膜を構成する材料よりも軟化しやすい材料により構成することができる。これにより、熱圧着時に第一の絶縁樹脂膜の方が第二の絶縁樹脂膜よりも変形しやすくなるので、第一の絶縁樹脂膜内に半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４がスムーズに押し込まれるとともに、第二の絶縁樹脂膜が剛直性を保ち、絶縁樹脂膜１２２全体が変形するのを防ぐことができる。
また、たとえば、第一の絶縁樹脂膜は、第二の絶縁樹脂膜を構成する材料よりもガラス転移温度の低い材料により構成することもできる。また、他の例において、第一の絶縁樹脂膜は、第二の絶縁樹脂膜を構成する材料よりも、半導体素子１４２ａ、半導体素子１４２ｂや受動素子１４４との密着性が高い材料により構成することもできる。このようにしても、上述したのと同様の効果を得ることができる。
さらに、第一の絶縁樹脂膜および第二の絶縁樹脂膜には、フィラーまたは繊維等の充填材を含めることができる。この場合、第一の絶縁樹脂膜における充填材の含有量が、第二の絶縁樹脂膜における充填材の含有量よりも少なくなるように構成してもよい。また、第二の絶縁樹脂膜にのみ充填材を含め、第一の絶縁樹脂膜には充填材を含めない構成とすることもできる。このようにすれば、第一の絶縁樹脂膜の柔軟性を高めて半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４の埋め込みを行いやすくするとともに、第二の絶縁樹脂膜により絶縁樹脂膜１２２の反りを低減することができる。
以上のように、第一の絶縁樹脂膜および第二の絶縁樹脂膜をそれぞれ目的に応じて好ましい材料により構成することにより、絶縁樹脂膜１２２への半導体素子１４２ａ、半導体素子１４２ｂおよび受動素子１４４の埋め込みを良好に行うことができるとともに、回路装置の剛性を高め、成型性を向上することができる。
次に、図７（ｆ）に示すように、第二の絶縁樹脂膜およびその上部の導電性膜についても、上記と同様に、配線パターニング工程、ビアホール形成工程、めっき工程、配線形成工程を繰り返して、２層配線形成工程を行う。
なお、後述するように、第二の絶縁樹脂膜の上にさらに積層される積層膜１６０に、配線１２５や導電性膜１２４があらかじめ設けられている場合には、第二の絶縁樹脂膜の表面に別途配線を形成する必要はない。
続いて、図７（ｇ）に示すように、第二の絶縁樹脂膜の上部に、凹部１９０を構成する積層膜１６０を積層する機能層形成第一工程を行う。この積層膜１６０は、あらかじめレーザー加工またはプレス加工などで窪ませた凹部あるいは打ち抜いた貫通部を備えているため、第二の絶縁樹脂膜の上部に圧着などにより接着されると、凹部１９０を構成することになる。この凹部１９０は、底面を有し、積層膜１６０の上方にのみ開口する窪状の凹部であってもよく、積層膜１６０の両面に開口するトンネル状の貫通部と第二の絶縁樹脂膜の上面とで構成される凹部であってもよい。いずれにしても、後述のペースト状の埋込材料を埋め込むことができる点では変わりないからである。
このように圧着などにより接着することにより、第一の膜の上部に、凹部や貫通部を備える第二の膜を貼付して凹部を構成すれば、膜を積層した後にパターニングやエッチングなどにより凹部を形成する場合に比べて、製造安定性よく凹部を構成することができる。 すなわち、本実施形態において、凹部１９０を構成するには、絶縁樹脂膜１２２上に積層膜１６０を積層した後にパターニングやエッチングなどにより、凹部１９０を形成してもよい。または、絶縁樹脂膜１２２上に、あらかじめ凹部または貫通部を形成した積層膜１６０を圧着してもよい。
なお、絶縁樹脂膜１２２上に、あらかじめ凹部または貫通部を形成した積層膜１６０を圧着する方が、製造工程が簡便になるため望ましい。
また、この積層膜１６０は、絶縁樹脂膜であってもよい。積層膜１６０に用いられる絶縁樹脂膜としては、上記の絶縁樹脂膜１２２において説明した、たとえばエポキシ樹脂、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、ポリイミド樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の中から適宜選択して用いることができる。このような材料を用いることにより、後述する配線１２５や導電性膜１２４が他の導電性部材と好適に絶縁されるからである。また、このような材料は凹部の加工または真空貼付法による積層が容易だからでもある。
また、この積層膜１６０は、特に限定されないが、膜強度の観点からは、膜厚が５０ｎｍ以上であってもよく、特に１００ｎｍ以上であってもよい。膜厚がこの範囲にあれば、積層膜１６０の構成する凹部１９０に掻取手段２００により埋込材料を埋め込んだ場合にも、積層膜１６０の破損が生じ難いからである。この積層膜の膜厚には特に上限はないが、埋込部材が回路素子の構成部材としての機能を発揮しうる膜厚であるように構成することができる。
また、この積層膜１６０には、配線１２５や導電性膜１２４があらかじめ設けられていてもよい。これらの配線１２５や導電性膜１２４としては、たとえば圧延銅箔等の圧延金属を加工して用いることができる。このように配線１２５や導電性膜１２４をあらかじめ設けておくことにより、別途の配線形成工程や導電性膜形成工程が不要となるため、回路装置の製造工程が簡便となり、製造コストおよび製造安定性を向上させることができるからである。
そして、この凹部１９０を構成する積層膜１６０を積層する工程は、この積層膜を真空貼付法または減圧貼付法により積層する工程を含んでもよい。ここで、真空貼付法または減圧雰囲気法とは、真空雰囲気下または減圧雰囲気下において、この積層膜１６０を熱圧着などにより貼り付ける方法を意味する。このように、真空雰囲気法または減圧雰囲気法を用いると、第二の絶縁樹脂膜と積層膜１６０または埋込部材との間に気泡などが混入しにくくなるため、抵抗器１８０やキャパシタ１７５などの埋込部材と他の導電性部材との電気的接触が改善されて高速信号伝送が可能となるか、あるいは回路装置の製造コストおよび製造安定性が改善される。
次いで、図７（ｈ）に示すように、ペースト状の埋込材料をこの積層膜１６０の構成する凹部１９０内部に埋め込む工程と、この埋込材料に乾燥などの処理を施して抵抗器１８０や後述するキャパシタ１７５を構成する高誘電率部材１７０などの回路素子の一部または全部を構成する埋込部材を形成する工程と、からなる機能層形成第二工程とを行う。
このように、ペースト状の埋込材料を積層膜１６０の構成する凹部１９０内部に埋め込んで処理することにより回路素子の一部または全部を構成する埋込部材を形成すると、埋込部材を形成する工程が簡便となる。このため、抵抗器１８０や後述するキャパシタ１７５を構成する高誘電率部材１７０などを含む回路素子の一部または全部を構成する埋込部材の表面を平坦（バンプレス）にすることができるので、小型化または薄型化された回路装置を製造安定性よく提供することができる。
ここで、この回路素子の一部または全部を構成する埋込部材は、受動素子などを構成する部材とすることができる。例えば、この埋込部材は、抵抗器１８０や後述するキャパシタ１７５などの受動素子の一部または全部を構成する部材であってもよい。この埋込部材が抵抗器１８０の一部または全部を構成する部材である場合には、この埋込部材の材料である埋込材料は、高抵抗を有する材料であれば特に限定はないが、例えば、カーボンや、Ｎｉ−Ｃｒ（ニクロム）をはじめとする金属材料を含む材料などを用いることができる。
また、この埋込部材が後述するキャパシタ１７５を構成する高誘電率部材１７０である場合には、この埋込部材の材料は、高誘電率を有する材料であれば特に限定はないが、例えば、大きな比表面積を持つ活性炭などの炭素系材料や、五酸化タンタルなどを含む材料を用いることができる。
なお、キャパシタの下部電極または上部電極は、導電性を有する金属により形成することができる。例えば、銅、アルミニウムなどからなる薄膜電極などを用いることができる。
ここで、回路装置内に、ＣＶＤや、パターニングや、エッチングなどの手法を用いる通常の工程でキャパシタを設ける場合には、キャパシタは、一般に高誘電率部材と、電極部材という異種材料からなる部材を含むため、キャパシタの上面を平坦にすることが難しく、バリなども発生しやすく、また精度よくエッチングをすることが困難であるため製造安定性の面でも改善の余地があった。
一方、本実施の形態のように、凹部内部に高誘電率材料を埋め込むことによりキャパシタを形成する場合には、リソグラフィ技術も必要なく、あるいはエッチングを行う必要もないため、製造安定性が向上し、精度よく加工することも容易になり、あるいはバリなどの発生が低減して不純物などによる汚染なども少なくなる。
また、本実施の形態のように、凹部内部に高誘電率材料を埋め込むことによりキャパシタを形成する場合には、キャパシタの下部電極または上部電極と、高誘電率部材との平面形状が完全に一致している必要がないため、目合わせが容易であり、製造の際の設計マージンが大きく、この点でも製造安定性が向上する。
また、これらの埋込材料は、粉末状の固形物を溶媒中に懸濁したペースト状の材料であってもよい。このようなペースト状の材料であれば、後述する掻取手段２００により、容易に凹部１９０内部に埋め込むことができる。
また、この埋め込む工程は、この埋込材料をスキージなどの掻取手段２００により埋め込む工程を含んでもよい。このようにスキージなどの掻取手段２００を用いることにより、凹部１９０内部に隙間なく埋込材料を埋め込むことができ、余った埋込材料は掻取手段２００により排除されるため、埋込部材の製造工程が簡便になり、回路素子の一部または全部を構成する埋込部材の表面が平坦になるので、薄型化または小型化された回路装置を製造安定性よく製造することができる。
また、かかる掻取手段により埋込材料を埋め込んだ場合には、出来合の抵抗器やキャパシタなどの受動素子を搭載する場合に発生しがちな、受動素子と、受動素子搭載面との間の隙間が発生する可能性が少ない。掻取手段により埋込材料が搭載面に圧着されるためである。そのため、本実施の形態においては、かかる空隙による回路装置の特性の低下を防ぐことができる。
あるいは、この埋め込む工程は、この埋込材料をスクリーン法により埋め込む工程を含んでもよい。ここで、スクリーン法とは、孔版印刷法の一種で版に絹や、テトロン、ナイロン等の化学繊維、あるいは金属繊維などのスクリーンを利用する印刷法を意味する。
スクリーン法を実施することにより、スクリーン面に接して埋込材料の上面が形成されるため、積層膜の上部の一面とこの構成部材の上部の一面とで容易に平坦な面を形成させることができ、その結果、さらに上部に積層される膜の上面も平坦となるため、小型化または薄型化された回路装置を製造安定性よく提供することができるからである。また、この場合、凹部内にあらかじめ別の部材などが設けられていなければ、この積層膜の下部の一面とこの構成部材の下部の一面とで平坦な面を形成する。
本実施の形態において、スクリーン法を実施する手順としては、まず、スクリーンを枠に張り、四方を引っ張り緊張させて固定し、その上に機械的または光工学的（写真的）方法で版膜（レジスト）を作って必要な画線以外の目を塞いで版を作る。次に、枠内に埋込材料を入れ、スキージと呼ぶヘラ状のゴム板などからなる掻取手段２００でスクリーンの内面を加圧・移動する。すると、埋込材料は、版膜のない部分のスクリーンを透過して版の下に置かれた被印刷物面である積層膜１６０の凹部１９０内部に押し出されて、凹部内部を隙間ない状態で埋め尽くすこととなる。
また、本実施の形態における回路装置の製造方法は、この積層膜１６０の凹部１９０外に残存するこの埋込材料をスキージ等の掻取手段２００などにより除去する工程をさらに備えてもよい。このように、埋込材料を除去する工程を備えることにより、この凹部１９０内部を埋め尽くした状態で余ってしまう埋込材料を積層膜の上から除去することができるため、積層膜の上面を平坦にすることができ、残存した埋込材料の存在による回路装置の特性の低下を防ぐことができる。
このような埋込材料を除去する工程としては、例えば、スキージなどの掻取手段２００により積層膜１６０の上面を掻き取る工程などを設けてもよい。この場合、積層膜１６０の凹部１９０に埋込材料を埋め込む工程と、この埋込材料を除去する工程とが、同一の工程となってもかまわない。同一の工程で行うことにより、回路装置の製造コストおよび製造安定性を改善できる。
また、この埋込材料を乾燥させて抵抗器１８０や後述するキャパシタ１７５を構成する高誘電率部材１７０などの埋込部材を形成する工程は、この埋込材料、この埋込材料を凹部１９０内部に含む積層膜１６０または製造途中の回路装置全体を加熱することによって、この埋込材料を乾燥させる工程を含んでもよい。また、この埋込材料を乾燥させて埋込部材を形成する工程は、絶縁性樹脂膜からなる積層膜１６０を他の部材と熱圧着させる工程と同一の工程であってもよい。同一の工程で行うことにより、回路装置の製造コストおよび製造安定性を改善できる。
このような製造方法によれば、積層膜と、この積層膜に埋め込まれた埋込部材とを備え、この積層膜の上部の一面とこの埋込部材の上部の一面とで平坦な面を形成するように構成されている回路装置が提供される。また、この場合、凹部内にあらかじめ別の部材などが設けられていなければ、この積層膜の下部の一面とこの埋込部材の下部の一面とで平坦な面を形成する。ここで、上記の積層膜の上部または下部の一面と埋込部材の上部または下部の一面とで形成される平坦な面は、完全に平坦な面である必要はなく、多少の凹凸があっても実質的に平坦な面であればよい。
このような構成を備える回路装置は、この積層膜の上部の一面とこの埋込部材の上部の一面とで平坦な面を形成するように構成されているため、さらに上部に積層される薄膜の上部表面も平坦な面を形成するので、薄型化または小型化された回路装置を製造安定性よく提供することができる。また、この積層膜の下部の一面とこの埋込部材の下部の一面とで平坦な面を形成するように構成されているため、下層膜との層間密着性も良好となる。
次いで、図７（ｉ）に示すように、積層膜および回路装置の構成部材のさらに上部に、さらなる絶縁樹脂膜およびその上部の導電性膜を形成し、上記と同様に、配線パターニング工程、ビアホール形成工程、めっき工程、配線形成工程を繰り返して、３層配線形成工程を行う。そして、最上層の上部に形成された導電性膜１２６上に、半田印刷法などにより裏面電極として半田電極（ハンダボール）２１０を形成する半田電極形成工程を行う。
後述するように、このようにして形成した回路装置は、導電性膜付き絶縁樹脂膜の導電性膜上に別の導電性膜付き絶縁樹脂膜を積み重ねて配線層を形成し、複数の半導体素子１４２ａ、半導体素子１４２ｂや受動素子１４４間を電気的に接続し、他のデバイスと電気的に接続することができる。
本実施の形態における回路装置の製造工程によれば、簡易な方法で複数の半導体素子１４２ａ、半導体素子１４２ｂや受動素子１４４を絶縁樹脂膜１２２内に埋め込み封止することができる。また、回路装置の放熱性を良好にすることもできる。また、回路装置を小型化することもできる。また、回路装置の基材１４０と絶縁樹脂膜１２２との密着性を向上させることができる。
本実施の形態によれば、ウェハ工程と、ＩＳＢ（Integrated System in Board；登録商標）の技術、装置を活用した、マルチチップＳｉＰを実現することができる。また、真空貼付法により、複数のＬＳＩ上に絶縁フィルム、銅配線を一括で形成することもできる。そして、バンプレス構造が実現でき、高速信号伝送、薄型パッケージが実現できる。その結果、回路装置内に受動素子を内蔵させることが可能になり、薄型の高機能ＳｉＰを提供することができる。
以上、本発明を実施の形態および実施例に基づいて説明した。この実施の形態および実施例はあくまで例示であり、種々の変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、表面に凹部を備える膜の凹部の内部に埋込材料を埋め込む方法としては、スクリーン法により埋め込む方法に限られず、この膜の上面全面に埋込材料を塗布して、凹部の外部に存在する埋込材料を掻取手段などにより除去する方法を用いてもよい。例えば、ＣＶＤ法などにより埋込材料をこの膜の上面全面に積層させて、この埋込材料のうち凹部からはみ出したものをスキージなどで掻き取って除去してもよい。
あるいは、この膜の上面の一部に埋込材料を載置して、この埋込材料を掻取手段で横方向に移動させながら凹部の上を通過させることによって、凹部の内部に埋込材料を埋め込む方法を用いてもよい。例えば、凹部の近くの膜上に炭素材料を含むペーストを塗布して、このペーストをスキージにより引っ掻きながら膜上を移動させて、凹部の上面を移動させることによって、凹部の内部にペーストを埋め込んでもよい。
あるいは、配線層において、層間の電気的接続は、スルーホールを導電性材料で埋め込む方法に限られず、たとえば、ワイヤを介して行うこともできる。この場合ワイヤを封止材により覆ってよい。
なお、半導体素子１４２ｂは、図６乃至図７に示すように、第一の素子上に第二の素子が配置された回路素子を含む構成とすることもできる。第一の素子上に第二の素子の組み合わせとしては、たとえばＳＲＡＭとＦｌａｓｈメモリ、ＳＲＡＭとＰＲＡＭとすることができる。この場合、第一の素子上に第二の素子とはビアにより電気的に接続され得る。
また、積層膜１６０の材料は、絶縁樹脂膜に限られず、抵抗器の材料となるカーボン材料やキャパシタの構成部材となる高誘電率材料であってもよい。この場合、積層膜１６０の凹部１９０に埋め込まれる埋込材料は、絶縁性樹脂材料であることができる。積層膜中において、かかる抵抗器やキャパシタの構成部材となる領域が大部分を占め、絶縁性樹脂膜が占める領域が少ない場合には、このような構成が特に有効である。
そして、上記の埋込材料としては、ペースト状の埋込材料に限定されず、掻取手段により上記の積層膜の凹部内部に埋め込むことができるテクスチャーを有する材料であればよく、例えば、乾燥した粉末状の材料であってもよく、あるいは軟化した樹脂材料などであってもよい。
さらに、キャパシタや抵抗器をはじめとする回路素子の一部または全部を構成する埋込部材を形成するための上記の埋込材料の処理方法としては、乾燥処理に限定されず、例えば、焼成、圧着、圧縮、固化、凝固、成型、架橋、硬化、変性などの様々な処理を、目的とする埋込部材の特性に応じて用いることができる。
本実施の形態における回路装置に用いられる基材の製造工程を示す断面図である。 粗化処理前の第１の金属層の表面の電子顕微鏡像である。 粗化処理後の第１の金属層の表面の電子顕微鏡像である。 第１の金属層の表面の凹凸が異方性を有しない場合の結晶粒および第１の金属層の表面の凹凸が異方性を有する場合の結晶粒をそれぞれ模式的に表す平面図である。 半導体素子の放熱性を高めるための加工方法を示す断面図である。 基材に回路素子を実装する手順を示す断面図である。 基材に回路素子を実装する手順を示す断面図である。
符号の説明
１００ ＢＧＡ、１０２ ＬＳＩチップ、１０４ 金属線、１０６ ガラスエポキシ基板、１０８ 接着層、１１０ 封止樹脂、１１２ 半田ボール、１２０ 配線、１２１ ビア、１２２ 絶縁樹脂膜、１２３ 導電性膜、１２４ 導電性膜、１２５ 配線、１２６ 導電性膜、１４０ 基材、１４２ａ 半導体素子、１４２ｂ 半導体素子、１４４ 受動素子、１４６ 引張方向、１４８ 応力緩和方向、１６０ 積層膜、１７０ 高誘電率部材、１７５ キャパシタ、１８０ 抵抗器、１９０ 凹部、２００ 掻取手段、２１０ 半田ボール。

Claims (6)

  1. 金属性の基材と、
    前記基材の上に設けられた絶縁樹脂膜と、
    前記絶縁樹脂膜に埋め込まれた複数の回路素子と、
    を備え、
    前記基材の表面粗度Ｒａが0.3〜10μmであることを特徴とする回路装置。
  2. 前記基材の表面の凹凸が異方性を有することを特徴とする請求項１に記載の回路装置。
  3. 前記基材の表面に絶縁膜が形成されていることを特徴とする請求項１または２に記載の回路装置。
  4. 金属性の基材の表面を粗化する粗化工程と、
    複数の回路素子を絶縁樹脂膜に埋め込む工程と、
    前記絶縁樹脂膜を前記基材に接合する工程と、
    を備えることを特徴とする回路装置の製造方法。
  5. 前記粗化工程により、前記基材の表面粗度Ｒａが0.3〜10μmになるように粗化されることを特徴とする請求項４に記載の回路装置の製造方法。
  6. 前記粗化工程により、前記基材の表面に異方性を有する凹凸が形成されることを特徴とする請求項５または６に記載の回路装置の製造方法。
JP2004191881A 2004-06-29 2004-06-29 回路装置およびその製造方法 Withdrawn JP2006013367A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004191881A JP2006013367A (ja) 2004-06-29 2004-06-29 回路装置およびその製造方法
TW094120741A TW200605169A (en) 2004-06-29 2005-06-22 Circuit device and process for manufacture thereof
CN2008102128216A CN101419949B (zh) 2004-06-29 2005-06-29 电路装置及其制造方法
US11/168,655 US8022533B2 (en) 2004-06-29 2005-06-29 Circuit apparatus provided with asperities on substrate surface
CNB2005100821343A CN100428448C (zh) 2004-06-29 2005-06-29 电路装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004191881A JP2006013367A (ja) 2004-06-29 2004-06-29 回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006013367A true JP2006013367A (ja) 2006-01-12

Family

ID=35780210

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004191881A Withdrawn JP2006013367A (ja) 2004-06-29 2004-06-29 回路装置およびその製造方法

Country Status (2)

Country Link
JP (1) JP2006013367A (ja)
CN (2) CN101419949B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205302A (ja) * 2007-02-21 2008-09-04 Furukawa Electric Co Ltd:The プリント配線板及びその製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2255601B1 (en) * 2008-04-30 2012-05-16 Panasonic Corporation Method of producing circuit board by additive method
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
KR101195674B1 (ko) * 2009-01-29 2012-10-30 야마하 가부시키가이샤 열교환 유닛
WO2011052211A1 (ja) 2009-10-30 2011-05-05 パナソニック電工株式会社 回路基板及び回路基板に部品が実装された半導体装置
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
JP2012028744A (ja) * 2010-06-22 2012-02-09 Panasonic Corp 半導体装置用パッケージおよびその製造方法ならびに半導体装置
WO2015014563A1 (en) * 2013-07-30 2015-02-05 Harman Becker Automotive Systems Gmbh Electronic module

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830704A (en) * 1988-01-29 1989-05-16 Rockwell International Corporation Method of manufacture of a wiring board
JP2003053879A (ja) * 2001-06-04 2003-02-26 Nippon Zeon Co Ltd 回路基板及びその製造方法
KR100491385B1 (ko) * 2001-07-04 2005-05-24 닛꼬 긴조꾸 가꼬 가부시키가이샤 적층판용 구리합금박
JP4045781B2 (ja) * 2001-08-28 2008-02-13 松下電工株式会社 発光装置
JP4030285B2 (ja) * 2001-10-10 2008-01-09 株式会社トクヤマ 基板及びその製造方法
JP2004140268A (ja) * 2002-10-18 2004-05-13 Matsushita Electric Works Ltd 高周波用多層プリント配線板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205302A (ja) * 2007-02-21 2008-09-04 Furukawa Electric Co Ltd:The プリント配線板及びその製造方法
JP4728980B2 (ja) * 2007-02-21 2011-07-20 古河電気工業株式会社 プリント配線板及びその製造方法

Also Published As

Publication number Publication date
CN1725474A (zh) 2006-01-25
CN100428448C (zh) 2008-10-22
CN101419949A (zh) 2009-04-29
CN101419949B (zh) 2011-10-12

Similar Documents

Publication Publication Date Title
US8022533B2 (en) Circuit apparatus provided with asperities on substrate surface
JP3877717B2 (ja) 半導体装置およびその製造方法
US7791120B2 (en) Circuit device and manufacturing method thereof
KR100792352B1 (ko) 패키지 온 패키지의 바텀기판 및 그 제조방법
TWI327363B (en) Carrier structure for semiconductor chip and method for manufacturing the same
JPWO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
TW200302685A (en) Circuit component built-in module and method of manufacturing the same
US8581421B2 (en) Semiconductor package manufacturing method and semiconductor package
JP2002134653A (ja) 半導体装置とその製造方法
JP2002170921A (ja) 半導体装置およびその製造方法
TW200947607A (en) Chip embedded package structure and method for fabricating the same
JP2015026689A (ja) 回路基板、回路基板の製造方法及び電子機器
JP5439713B2 (ja) 回路装置及びその製造方法、携帯機器
TW200915501A (en) Semiconductor device and method for manufacturing the same
CN101419949B (zh) 电路装置及其制造方法
US20060193108A1 (en) Circuit device and manufacturing method thereof
WO2009041159A1 (ja) 素子搭載用基板及びその製造方法、回路装置及びその製造方法、携帯機器
JP3733419B2 (ja) 電子部品内蔵型多層基板とその製造方法及びそれに使用するメタルコア基板
JP2004179647A (ja) 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
KR100888561B1 (ko) 능동소자 내장형 인쇄회로기판 제조 방법
JP4425072B2 (ja) 回路装置およびその製造方法
JP2009004813A (ja) 半導体搭載用配線基板
JP2007012829A (ja) 回路装置
JP2006013368A (ja) 回路装置およびその製造方法
JP2006013369A (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061012

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080514

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090313