CN101419949A - 电路装置及其制造方法 - Google Patents

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Abstract

一种电路装置及其制造方法，通过在表面粗糙度Ra为0.3～10μm的金属性基体部件上设置埋入绝缘树脂膜中的多个半导体元件及无源元件等电路元件，在基体部件和绝缘树脂膜之间作用锚固效应，提高基体部件和绝缘树脂膜的附着性。

Description

电路装置及其制造方法
本申请为三洋电机株式会社于2005年6月29日向中国专利局提交的题为“电路装置及其制造方法”的申请号为200510082134.3的中国专利申请的分案申请。
技术领域
本发明涉及电路装置及其制造方法。
背景技术
随着手机、PDA、DVC、DSC等便携式电子设备的高功能化加速，为使这样的制品被市场接受，而必须将其小型·轻量化，为实现该小型·轻量化，而要求高集成的系统LSI。另一方面，对这些电子设备要求更易于使用、更便利，对用于设备的LSI要求高功能化、高性能化。因此，随着LSI芯片的高集成化，其I/O数量增大，另一方面，对封装本身的小型化要求也增强，为同时满足上述要求，而强烈要求开发适合于半导体部件的高密度衬底安装的半导体封装。对应这样的要求；开发了各种称为CSP(芯片尺寸封装ChipSize Package)的封装技术。
作为这样的封装之一例，可知有BGA(焊球阵列Ball Grid Array)。BGA是在封装用衬底上安装半导体芯片，将其树脂模制后，在其相反侧的面上区域状形成焊球作为外部端子。在BGA中，由于安装区域在面上实现，故可较容易地将封装小型化。另外，即使在电路衬底侧也不必窄间距对应，也不需要高精度的安装技术，故当使用BGA时，即使封装成本稍高，也可以降低总安装成本。
图8是表示通常的BGA的概略结构的图。BGA100具有在玻璃环氧树脂衬底106上介由粘接层108搭载LSI芯片102的结构。LSI芯片102通过密封树脂110模制。LSI芯片102和玻璃环氧树脂衬底106利用金属线104电连接。在玻璃环氧树脂衬底106的背面区域状排列焊球112。介由该焊球112将BGA100安装于印刷线路板上。
在这样的封装中，半导体芯片的密封使用例如传递膜模制、注入膜模制、罐封或浸渍等(例如参照专利文献1)。
另外，为实现进一步高精度、高功能、薄型化的系统LSI，还公开了在基板部的上部利用薄膜技术或厚膜技术构成含有由介由介电绝缘层从基板侧接受电源或信号的供给的电阻体部、电容器部或图案配线部构成的无源元件的层的技术(例如参照专利文献2)。
另外，作为提高系统LSI的散热性的尝试，公开了在衬底上使用金属或半导体的技术(例如参照专利文献3)。
专利文献1：特开平8-162486号公报
专利文献2：特开2002-94247号公报
专利文献3：特开10-223832号公报
但是，专利文献1中公司的这些现有的CSP，难于实现便携式电子设备等中目前希望的水准的小型化、薄型化、轻量化。另外，散热性的改善也有一定的限度。
在专利文献2中公开的这种构成含有由电阻体部、电容器部或图案配线部构成的无源元件的层的技术中，作为薄膜或厚膜形成工序，使用了非常复杂的工序，在无源元件的制造成本方面存在进一步改善的余地。另外在这样复杂的工序中，难于使无源元件的表面平坦，在制造稳定型方面也存在进一步改善的余地。
在专利文献3中公开的这种衬底使用金属或半导体的情况下，由于衬底和绝缘膜的粘接性、附着性不充分，故有可能产生剥离，形成成品率低下的主要原因。另外，在将IC芯片等电子部件安装在衬底上时，由于位置精度不够，故电子部件有可能从规定位置偏离，这也构成成品率低下的主要原因。
发明内容
本发明是鉴于上述问题而开发的，本发明的目的在于，提供一种提高电路装置的衬底和元件间绝缘膜的附着性的技术。另外，本发明的另一目的在于，提供一种提高电路装置的散热性的技术。
根据本发明，提供一种电路装置，其特征在于，包括：金属性基体部件；绝缘树脂膜，其设于基体部件上；多个电路元件(包括电阻、电容器等无源元件、或晶体管等有源元件)，其埋入绝缘树脂膜，基体部件表面的Ra为0.3～10μm。由此，由于在基体部件和绝缘树脂膜之间产生锚固效应，故基体部件和绝缘树脂膜的附着性提高。
在上述电路装置中，基体部件表面的凹凸也可以具有各向异性。由此，由于基体部件和绝缘树脂膜之间的锚固效应进一步提高，故基体部件和绝缘树脂膜的附着性提高。
在上述电路装置中，也可以在基体部件表面形成绝缘膜。由此，可提高基体部件的绝缘强度。
根据本发明，提供一种电路装置的制造方法，其特征在于，包括：使金属性基体部件表面粗糙化的粗糙化工序；将多个电路元件埋入绝缘树脂膜的工序；将绝缘树脂膜与基体部件接合的工序。由此，由于在基体部件和绝缘树脂膜之间产生锚固效应，从而可制造基体部件和绝缘树脂膜的附着性提高的电路装置。
通过粗糙化工序，可以将基体部件表面的Ra粗糙化到0.3～10μm。由此，由于基体部件和绝缘树脂膜之间的锚固效应进一步增强，故基体部件和绝缘树脂膜的附着性提高。
通过粗糙化工序，可以在基体部件表面形成具有各向异性的凹凸。由此，由于基体部件和绝缘树脂膜之间的锚固效应进一步增强，故基体部件和绝缘树脂膜的附着性提高。
根据本发明，提供一种电路装置，其特征在于，具有由包层件形成的金属性基体部件、设于基体部件上的绝缘树脂膜、和埋入绝缘树脂膜的多个电路元件。基体部件优选由组合了导热性良好的金属和低热膨胀金属的包层件构成。在此，导热性良好的金属是导热率为200～500W/mK的金属，可例示Al、Au、Ag、Cu及其合金。另外，低热膨胀金属是热膨胀系数为0.5～5.0×10-6/K的金属，可例示Fe、Ni、Co的合金。由此，不但从电路元件向基体部件的热移动可迅速进行，而且可抑止热造成的基体部件的挠曲，因此，可提高基体部件和绝缘树脂膜的附着性。
在上述结构中，优选在基体部件表面形成绝缘膜。作为绝缘膜，可使用金属氧化膜、氮化膜、氧化硅膜等。由此，提高基体部件和电路元件的绝缘电压。
本发明电路装置的制造方法的特征在于，包括：将多个电路元件埋入绝缘树脂膜的工序；将绝缘树脂膜与由包层件形成的金属性基体部件的表面接合的工序。由此，不但从电路元件向基体部件的热移动可迅速进行，而且可制造基体部件和绝缘树脂膜的附着性提高的电路装置。
根据本发明，提供一种电路装置，其特征在于，具有金属性基体部件、设于基体部件上的绝缘树脂膜、和埋入所述绝缘树脂膜的多个电路元件，在至少一个所述电路元件的至少一侧面上形成有埋入导热性部件的凹部。在上述结构中，导热性部件可以是金属或半导体元件。由此，由于电路元件的热容易移动到衬底上，故可提高电路装置的散热性。
在上述结构中，优选在基体部件的表面形成绝缘膜。绝缘膜可使用金属氧化膜、氮化膜、氧化硅膜等。由此，可提高基体部件和电路元件的绝缘电压。
本发明电路装置的制造方法的特征在于，包括：在多个电路元件中，在至少一个电路元件的至少一侧面形成凹部的工序；在凹部埋入导热性部件的工序；将多个电路元件埋入绝缘树脂膜的工序；使绝缘树脂膜与基体部件接合的工序。由此，可制造散热性提高的电路装置。
根据本发明，提供一种电路装置，其特征在于，具有金属性基体部件、设于基体部件上的绝缘树脂膜、和埋入绝缘树脂膜的多个电路元件，在基体部件上形成对应多个电路元件的多个槽，多个电路元件嵌入各自对应的槽中。由此，容易进行电路元件的对位，提高电路装置制造的成品率。另外，通过将电路元件嵌入槽，产生槽的侧壁和电路元件接触的区域，因此，从电路元件向基体部件的热传导经路增加，散热性进一步提高。
在上述结构中，在基体部件和绝缘树脂膜之间可以设置粘接层。由此，可提高基体部件和绝缘树脂膜的附着性。
在上述结构中，优选在基体部件的表面形成绝缘膜。绝缘膜可使用金属氧化膜、氮化膜、氧化硅膜等。由此，可提高基体部件和电路元件的绝缘电压。
本发明电路装置的制造方法的特征在于，包括：在表面形成对应多个电路元件的多个槽的工序；将所述多个电路元件嵌入对应的槽，同时，埋入绝缘树脂膜的工序；使所述绝缘树脂膜与所述基体部件接合的工序。由此，可容易地进行电路元件的对位，提高制造电路装置的成品率。另外，通过将电路元件嵌入槽中，产生槽的侧壁和电路元件接触的区域，因此，从电路元件向基体部件的热传导经路增加，可进一步提高散热性。
以上说明了本发明的结构，但任意组合这些结构所得到的作为本发明的形态也有效。另外，将本发明的表达方式变换为其它主题也包括在本发明中。
附图说明
图1A及图1B是表示用于本实施方式的电路装置的基体部件的制造工序的剖面图；
图2A及图2B是粗糙化处理前的第一金属层表面的电子显微镜图像；
图3A及图3B是粗糙化处理后的第一金属层表面的电子显微镜图像；
图4A是示意性表示第一金属层表面的凹凸不具有各向异性时的晶粒的平面图；
图4B是示意性表示第一金属层表面的凹凸具有各向异性时的晶粒的平面图；
图5A、图5B及图5C是表示用于提高半导体元件散热性的加工方法的剖面图；
图6A、图6B、图6C、图6D及图6E是表示在基体部件上安装电路元件的顺序的剖面图；
图7A、图7B、图7C及图7D是表示在基体部件上安装电路元件的顺序的剖面图；
图8是表示一般的BGA的概略结构的图。
具体实施方式
下面参照附图说明本发明的实施形态。另外，在所有的附图中，相同的构成要素使用相同的符号，适当地省略说明。另外，在本说明书中，上方向是由膜的层积顺序决定的概念，规定从先层积的膜侧看，后层积的膜存在的方向为上。
图1A及图1B是表示用于本实施方式的电路装置的基体部件的制造工序的剖面图。作为基体部件140，可使用将热膨胀系数0.5～5.0×10-6/K的金属和导热率200～500W/mK的金属组合构成的包层件。作为热膨胀系数0.5～5.0×10-6/K的金属，合适的有Fe、Ni、Co的合金，但只要热膨胀系数为上述范围内，则也可以包括其它金属。作为导热率200～500W/mK的金属，合适的有Al、Au、Ag、Cu及其合金，但只要导热率为上述范围内，则也可以包括其它金属。在实施方式中，如图1A所示，作为基体部件140，例示了通过利用由铜或铝构成的第一金属层150及由铜构成的第三金属层154从两侧夹着由殷钢合金构成的第二金属层152并压延而构成的三层结构的包层件。包层件的各层的厚度可任意设定，但在包层件为厚板时，可将第一金属层150的膜厚设为200±100μm，将第二金属层152的膜厚设为600±150μm，将第三金属膜154的膜厚设为200±100μm。另外，在包层件为薄板时，可将第一金属层150的膜厚设为70±30μm，将第二金属层152的膜厚设为100±50μm，将第三金属膜154的膜厚设为30±20μm。由此，得到取得导热性和低热膨胀性的平衡的包层件，可提高电路装置的散热性，同时，抑制基体部件140的因热造成的挠曲，可提高和后述的绝缘树脂膜的附着性。
然后，使搭载电路元件的区域开口在第一金属层150的表面形成构图用抗蚀膜(未图示)。然后，如图1A所示，以构图用抗蚀膜为掩模，蚀刻第一金属层150的表面，在搭载电路元件的区域形成槽155。这样，通过根据搭载电路元件的区域，在第一金属层150的表面形成槽155，在基体部件140上搭载电路元件时，仅通过将电路元件嵌入槽155，然可容易且正确地将电路元件载置于基体部件140上。使电路元件的对位容易，从而可实现制造工序的简单化及成品率的提高。通过将电路元件嵌入槽155，产生槽155的侧壁和电路元件接触的区域，因此，从电路元件到基体部件140的热传导经路增加，可进一步提高散热性。另外，形成于第一金属层150表面的槽155的深度从电路元件的定位可靠性及提高散热性的观点出发，优选20～200μm，更优选50～100μm。
其次，通过湿式蚀刻等使第一金属层150的表面粗糙化。例如当湿式蚀刻铜时，可对应铜的晶粒在铜的表面产生凹凸。这样，通过在第一金属层150的表面形成凹凸，在第一金属层150和搭载于基体部件140上的电路元件及绝缘树脂膜之间锚固效应更容易发挥，因此，可提高基体部件140和电路元件及绝缘树脂膜的附着性、粘接性。第一金属层150表面形成的凹凸的Ra从确保附着性、粘接性的观点出发，优选0.3～10μm，更优选1～3μm。第一金属层150表面的Ra可利用触针式表面形状测定器计测。
另外，在本实施方式中，第一金属层150表面被整面粗糙化，但也可通过激光等能量照射在要提高粘接性的部分局部形成凹凸。
图2A及图2B是粗糙化处理前的第一金属层150表面的电子显微镜图像。图2A及图2B的电子显微镜图像的倍率分别为10,000倍、50,000倍。另外，图3A及图3B是粗糙化处理后的第一金属层150表面的电子显微镜图像。图3A及图3B的电子显微镜图像的倍率分别为10,000倍、50,000倍。将图2A及图2B和图3A及图3B相比较可知，粗糙化处理后的第一金属层150的表面上铜的晶粒显露，沿轮廓产生凹凸。由于铜的结晶粒沿一定方向具有长轴，故在粗糙化处理后的第一金属层150表面的凹凸产生各向异性。这样，由于形成于第一金属层150表面的凹凸具有各向异性，从而锚固效应容易产生作用，因此，可提高和后述的绝缘树脂膜的附着性。第一金属层150表面的凹凸具有各向异性导致的锚固效应的提高如下理解。
图4A是示意性表示第一金属层150表面的凹凸不具有各向异性时的晶粒310的平面图，图4B是示意性表示第一金属层150表面的凹凸具有各向异性时的晶粒312的平面图。如图4A，在晶粒310不具有各向异性时，每单位长度的晶粒界数不依存于方向(箭头310a)而增减，不具有各向异性。另一方面，如图4B，在晶粒312具有各向异性时，每单位长度的晶粒界数根据晶粒的纵向(箭头312a)和横向(箭头312b)而不同，具有各向异性。在此，考虑各晶粒具有立体结构时，由于晶粒界具有台阶(参照图3A及图3B)，故在各向异性的晶体结构中，即使平面状为同一长度，立体而言界面的整体长度也产生差异。因此，在第一金属层150表面的凹凸具有各向异性的情况下，在剥离第一金属层150和形成于其上的绝缘树脂膜时，界面剥离的进行产生各向异性。利用这样的界面剥离进行的各向异性，配置第一金属层150的原材料，使容易产生界面剥离的方向(芯片为长方形时等)的晶粒界多，通过在第一金属层150的表面粗糙化处理后安装电路元件，可提高附着性，可制造可靠性更高的半导体模块。
在此，返回基体部件140的加工方法的说明，通过将基体部件140暴露于氧气中，在第一金属层150的表面形成金属氧化膜。通过在第一金属层150的表面形成金属氧化膜，可提高基体部件140的绝缘耐压。例如，在第一金属层150使用铜时，在第一金属层150的表面形成氧化铜(CuO)或氧化亚铜(Cu2O)。另外，在第一金属层150使用铝时，在第一金属层150的表面形成三氧化二铝(Al2O3)。
另外，也可以通过等离子CVD法等在第一金属层150上形成氧化硅膜来代替在第一金属层150的表面形成金属氧化膜的情况，利用等离子氮化工艺氮化第一金属层150的表面，也可以提高基体部件140的绝缘电压。另外，也可以在第一金属层150上涂敷绝缘膏、银膏等粘接层。由此，可进一步提高基体部件140和电路元件的附着性。
设于第一金属层150表面的金属氧化膜、氧化硅膜、氮化膜等绝缘膜的层厚优选0.5～10μm。当绝缘膜的层厚薄于0.5μm时，绝缘电压不够，当绝缘膜的层厚厚于10μm时，和绝缘树脂膜的附着性不够。
图5A～图5C是表示用于提高半导体元件142a的散热性的加工方法的剖面图。首先，如图5A所示，在面向基体部件140的半导体142a的背面(基体部件140侧的面)形成具有多个开口的光致抗蚀剂300。然后，如图5B所示，以光致抗蚀剂300为掩模，通过进行蚀刻，选择地在半导体元件142a上形成多个凹部302。另外，在除去光致抗蚀剂300后，如图5C所示，在凹部302形成作为金属底膜的籽晶膜，然后，通过进行电解镀敷，在凹部302中埋入铜等导热性优良的金属。
这样，通过在半导体元件142a的背面形成埋入金属的凹部302，可容易地通过凹部302内的金属移动蓄积于半导体元件142a的热，因此，半导体元件142a的散热性提高。
另外，在半导体元件142a上形成多个通孔后，也可以在多个通孔中埋入导热性优良的金属。由此，也可提高半导体元件142a的散热性。另外，形成凹部302的面不限于半导体元件142a的背面，也可以是表面，或背面及表面两面。其中，从提高散热性的观点出发，更优选在半导体元件142a的背面设置凹部302。
另外，埋入形成于半导体元件142a的至少一个面上的凹部302的材料不限于金属，可使用例如半导体元件。作为半导体元件，通过使用例如珀尔帖元件，进一步提高凹部302内的热吸收效果，因此，有利于提高半导体元件142a的散热性。
图6A～图6E及图7A～图7D是表示在基体部件140上安装电路元件的顺序的剖面图。首先，如图6A所示，进行在基体部件140上固定多个半导体元件142a、半导体元件142b、无源元件144等电路元件的小片接合工序。
半导体元件142a及半导体元件142b例如是晶体管、二极管、IC芯片等。如上所述，在半导体元件142a上在背面形成有埋入金属的多个凹部304。另外，在此所述的无源元件144例如是片状电容、片状电阻等。这里所说的无源元件144也可以通过将构成这些无源元件144的一部分或全部材料的埋入材料埋入含有元件间绝缘膜的膜的凹部内部形成埋入部件的技术来形成。
在本实施方式中，根据搭载电路元件的区域，在第一金属层150的表面形成槽155，因此，通过在基体部件140上，在各自对应的槽155中嵌入半导体元件142a、半导体元件142b及无源元件144，可容易且可靠地载置。
然后，如图6B所示，在基体部件140上粘附带铜箔的树脂膜等带导电性膜的绝缘树脂膜，利用真空加压将半导体元件142a、半导体元件142b及无源元件144压入绝缘树脂膜122内。
由此，半导体元件142a、半导体元件142b及无源元件144被埋入绝缘树脂膜122内，在将半导体元件142a、半导体元件142b及无源元件144压装粘接于绝缘树脂膜122内的同时，使绝缘树脂膜122和基体部件140接合。另外，在各电路元件和基体部件140之间存在绝缘树脂膜122，但在图6B～图6E及图7A～图7D中省略图示。为更可靠地向绝缘树脂膜122内埋入电路元件，在图6A中，也可以在第一金属模150的表面予先成膜绝缘树脂膜，然后，在基体部件140上载置电路元件。由此，可进一步提高载置于基体部件140上的电路元件间的绝缘性。
另外，即使在多个半导体元件142a、半导体元件142b及无源元件144上产生台阶的情况下，由于绝缘树脂膜进入半导体元件142a、半导体元件142b及无源元件144间，故也可以使从基体部件144到导电性膜123的厚度保持均匀。由此，可提高电路装置的尺寸精度。
导电性膜123是例如轧制铜箔等轧制金属。作为绝缘树脂膜122，只要是通过加热软化的材料，则也可以使用任何材料，例如可使用环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、苯酚树脂、聚酰胺双马来酰亚胺等。通过使用这样的材料，可提高电路装置的刚性，可提高电路装置的稳定性。
另外，在绝缘树脂膜122中可含有填充物或纤维等填充材料。填充物可使用例如粒子状或纤维状的SiO2或SiN。通过在绝缘树脂膜122中含有填充物或纤维，可在加热绝缘树脂膜122，热压装半导体元件142a、半导体元件142b及无源元件144后，将绝缘树脂膜122冷却到例如室温时，降低绝缘树脂膜122的挠曲，还可以提高导热性。由此，可提高半导体元件142及无源元件144和绝缘树脂膜122的附着性。另外，在绝缘树脂膜122中含有纤维时，可提高绝缘树脂膜122的刚性，故操作变得容易。从这样的观点出发，当使用芳香族无纺布作为构成绝缘树脂膜122的材料时，由于树脂的流动性比纤维高，故可使加工性良好。
作为带导电性膜的绝缘树脂膜，可使用在薄膜状的绝缘树脂膜122上附着了导电性膜123的膜。带导电性膜的绝缘树脂膜也可以通过在导电性膜123上涂敷并干燥构成绝缘树脂膜122的树脂组成物来形成。在本实施方式中，树脂组成物在不违反本发明的目的的范围内可含有硬化剂、硬化促进剂、其它成分。带导电性膜的绝缘树脂膜在使绝缘树脂膜122构成B级化(表示一次硬化、半硬化或暂时硬化的状态)的状态下配置在基体部件140上。
这样，可提高绝缘树脂膜122和半导体元件142a、半导体元件142b及无源元件144的附着性。然后，对应构成绝缘树脂膜122的树脂的种类加热绝缘树脂膜122，在真空下或减压下压装带导电性膜的绝缘树脂膜122和半导体元件142a、半导体元件142b及无源元件144。另外，在其它例中，在B级化的状态下将薄膜状的绝缘树脂膜122配置在基体部件140上，进而在其上配置导电性膜120，在将绝缘树脂膜122和半导体元件142a、半导体元件142b、无源元件144热压装时，通过将导电性膜123热压装在绝缘树脂膜122上也可以形成带导电性膜的绝缘树脂膜122。
然后，进行利用激光直描法(穿孔对准)或湿式铜蚀刻对导电性膜123形成配线的配线构图工序。
然后，如图6C所示，进行组合使用二氧化碳激光、YAG激光、干式蚀刻在绝缘树脂膜122上形成通孔的通路孔形成工序。
然后，如图6D所示，进行通过进行对应高长宽比的无电解镀铜、电解镀铜，形成导电性膜120，同时，由导电性材料埋入通孔内，进行形成通路孔121的镀敷工序。然后，通过进行半加镀敷对导电性膜120进行构图，形成高密度配线，进行将多个半导体元件142a、半导体元件142b及无源元件144间电连接的配线形成工序。
然后，如图6E所示，进一步进行形成带导电性膜123的第二绝缘树脂膜的第二绝缘树脂膜形成工序，以由第一绝缘树脂膜及第二绝缘树脂膜构成带导电性膜的绝缘树脂膜的绝缘树脂膜122。在带导电性膜的绝缘树脂膜中，在第一绝缘树脂膜上形成第二绝缘树脂膜，在第二绝缘树脂膜上形成导电性膜123。
在本实施方式中，在将半导体元件142a、半导体元件142b及无源元件144埋入绝缘树脂膜122内并进行热压装时，第二绝缘树脂膜也可以利用比构成第一绝缘树脂膜的材料刚性高的材料构成。由此，在热压装时，可将半导体元件142a、半导体元件142b及无源元件144埋入第一绝缘树脂膜内，同时，使绝缘树脂膜122的形状保持刚直。
构成第二绝缘树脂膜的材料可从第一绝缘树脂膜中说明的例如环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、苯酚树脂、聚酰胺双马来酰亚胺等中适当选择使用。
设于第二绝缘树脂膜上部的导电性膜123可以为例如轧制铜箔等轧制金属。
在此，例如第一绝缘树脂膜可以利用比构成第二绝缘树脂膜的材料容易软化的材料构成。由此，在热压装时，由于第一绝缘树脂膜比第二绝缘树脂膜容易变形，故可将半导体元件142a、半导体元件142b及无源元件144顺畅地压入第一绝缘树脂膜内，同时，确保第二绝缘树脂膜的刚直性，可防止绝缘树脂膜122整体变形。
另外，例如第一绝缘树脂膜也可以利用比构成第二绝缘树脂膜的材料玻化温度低的材料构成。在其它例中，与构成第二绝缘树脂膜的材料相比第一绝缘树脂膜也可以利用和半导体元件142a、半导体元件142b及无源元件144的附着性更高的材料构成。这样也可以得到和上述相同的效果。
另外，在第一绝缘树脂膜及第二绝缘树脂膜中也可以含有填充物或纤维等填充材料。此时，第一绝缘树脂膜中的填充材料的含有量可以比第二绝缘树脂膜中含有的填充材料的含有量少。另外，也可以为仅在第二绝缘树脂膜中含有填充材料而在第一绝缘树脂膜中不含有填充材料的结构。由此，可提高第一绝缘树脂膜的柔软性，容易地进行半导体元件142a、半导体元件142b及无源元件144的埋入，同时，利用第二绝缘树脂膜降低绝缘树脂膜122的挠曲。
如上所述，通过利用根据各目的优选的材料构成第一绝缘树脂膜及第二绝缘树脂膜，可良好地进行半导体元件142a、半导体元件142b及无源元件144向绝缘树脂膜122的埋入，同时，可提高电路装置的刚性，且提高成型性。
其次，如图7E所示，关于第二绝缘树脂膜及其上部的导电性膜，也和上述相同，反复进行配线构图的工序、通路孔形成工序、镀敷工序、配线形成工序，进行形成两层配线的工序。
如后述，在层积于第二绝缘树脂膜上的层积膜160上予先设置配线125及导电性膜124的情况下，就不需要在第二绝缘树脂膜的表面上另外形成配线。
然后，如图7B所示，进行在第二绝缘树脂膜的上部层积构成凹部190的层积膜160的功能层形成第一工序。该层积膜160由于具有予先进行激光加工或冲压加工等而凹陷成的凹部或冲压成的贯通部，故当通过压装等而粘接在第二绝缘树脂膜的上部时，就构成凹部190。该凹部190具有底面，也可以是仅在层积膜160上方开口的坑状的凹部，还可以是由在层积膜160的两面开口的隧道状贯通部和第二绝缘树脂膜的上面构成的凹部。无论哪一种情况，在可埋入后述的膏状埋入材料这一点上没有变化。
通过这样由压装等进行粘接，如在第一膜的上部粘贴具有凹部或贯通部的第二膜，构成凹部，则与利用层积膜后进行构图或蚀刻等形成凹部的情况相比，可制造稳定性好地构成凹部。
即，在本实施方式中，要构成凹部190，也可以在绝缘树脂膜122上层积层积膜160后，通过进行构图或蚀刻等形成凹部190。或也可以在绝缘树脂膜上压装予先形成凹部或贯通部的层积膜160。
另外，在绝缘树脂膜122上压装予先形成凹部或贯通部的层积膜160制造工序简便故更优选。
另外，该层积膜160也可以是绝缘树脂膜。作为用于层积膜160的绝缘树脂膜，可从上述绝缘树脂膜122中说明的例如环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、苯酚树脂、聚酰胺双马来酰亚胺等中适当选择使用。通过使用这样的材料，后述的配线125或导电性膜124可和其它导电性部件良好地绝缘。另外，这样的材料凹部的加工或利用真空粘贴法进行的层积容易。
该层积膜160没有特别限制，但从膜强度的观点出发，膜厚可为50μm或50μm以上，特别可等于或大于100μm。如膜厚在该范围内，则在通过刮取装置200在构成层积膜160的凹部190埋入埋入材料的情况下，也不易产生层积膜160的破损。该层积膜的膜厚没有特别上限，但以埋入部件可发挥作为电路元件的构成部件的功能的膜厚来构成。
也可以在该层积膜160上予先设置配线125或导电性膜124。这些配线125或导电性膜124例如可加工轧制铜箔等轧制金属使用。这样，通过予先设置配线125或导电性膜124，从而不需要另外的配线形成工序或导电性膜形成工序，因此，可使电路装置的制造工序简便，可提高制造成本及制造稳定性。
而且，层积构成该凹部190的层积膜160的工序也可含有利用真空粘贴法或减压粘贴法层积该层积膜的工序。在此，真空粘贴法或减压氛围气法是指在真空氛围气下或减压氛围气下通过热压装等粘贴该层积膜160的方法。这样，当使用真空氛围气法或减压氛围气法时，由于在第二绝缘树脂膜和层积膜160或埋入部件之间难于混入气泡等，故可改善电阻器180或电容器175等埋入部件和其它导电性部件的电接触，可进行高速信号传送，或改善电路装置的制造成本及制造稳定性。
其次，如图7C所示，进行由将膏状埋入材料埋入构成该层积膜160的凹部190内部的工序、对该埋入材料上进行干燥等处理，形成构成电阻器180或后述的电容器175的高介电常数部件170等电路元件的一部分或全部的埋入部件的工序构成的功能层形成第二工序。
这样，当通过将膏状埋入材料埋入层积膜160构成的凹部190内部进行处理，形成构成电路元件的一部分或全部的的埋入部件时，形成埋入部件的工序简便。因此，可将含有电阻器180或构成后述的电容器175的高介电常数部件170等构成电路元件的一部分或全部的埋入部件的表面平坦化(バンプレス)，故可制造稳定性好地提供小型化或薄型化的电路装置。
在此，构成该电路元件的一部分或全部的埋入部件可为构成无源元件等的部件。例如，该埋入部件也可以是构成电阻器180或后述的电容器175等无源元件的一部分或全部的部件。在该埋入部件是构成电阻器180的一部分或全部的部件时，只要作为该埋入部件的材料的埋入材料是具有高电阻的材料，则没有特别限制，可使用例如碳或含有以Ni-Cr(镍铬铁合金)为主的金属材料的材料等。
另外，在该埋入部件是构成后述的电容器175的高介电常数部件170时，该埋入部件的材料只要是具有高介电常数的材料，则没有特别限制，例如可使用具有大的比表面积的活性炭等碳系材料或含有五氧化钽等的材料。
另外，电容器的下部电极或上部电极可由具有导电性的金属形成。例如可使用由铜。铝等构成的薄膜电极等。
在此，在电路装置内由使用CVD、构图或蚀刻等方法的通常的工序设置电容器时，电容器通常含有由高介电常数部件和电极部这样的异种材料构成的部件，故难于使电容器的上面平坦，也容易产生毛刺等，另外，由于难于高精度地进行蚀刻，故在制造稳定性方面也存在改善的余地。
另一方面，如本实施方式，在通过在凹部内部埋入高介电常数材料形成电容器时，由于也不需要刻蚀技术或进行蚀刻，故制造稳定性提高，容易高精度地进行加工，或降低毛刺等的产生，减少杂质等造成的污染等。
另外，如本实施方式，在通过在凹部内部埋入高介电常数材料形成电容器时，由于不需要使电容器的下部电极或上部电极和高介电常数部件的平面形状完全一致，故对位容易，制造时的设计自由度增大，这一点也提高制造稳定性。
这些埋入材料也可以是使粉末状固形物悬浊于溶剂中构成的膏状材料。如为这样的膏状材料，则可通过后述的刮取装置200容易地埋入凹部190内部。
该埋入工序也可含有通过刮板等刮取装置200埋入该埋入材料的工序，这样，通过使用刮板等刮取装置200，可在凹部190内部没有间隙地埋入埋入材料，由于剩余的埋入材料通过刮取装置200清除，故埋入部件的制造工序简便，构成电路元件的一部分或全部的埋入部件的表面平坦，故可制造稳定性优良地制造薄型化或小型化的电路装置。
在利用这样的刮取装置埋入埋入材料时，在搭载成形的电阻或电容器无源元件时常产生的在无源元件和无源元件搭载面之间产生间隙的可能性少。利用刮取装置将埋入材料压装于搭载面上。因此，在本实施方式中，可防止这样的空隙造成的电路装置的特性降低。
或，该埋入工序也可以含有利用网印法埋入该埋入材料的工序。在此，网印法是孔版印刷法的一种，是指在版上利用丝绸、或涤纶、尼龙等化学纤维、或金属纤维等印网进行的印刷法。
通过实施网印法，由于与印网面相接形成埋入材料的上面，故可由层积膜上部的一面和该构成部件上部的一面容易地形成平坦的面，其结果由于再于上部层积的膜的上面也平坦，故可制造稳定性良好地提供小型化或薄型化的电路装置。此时，如未在凹部内予先设置其它部件等，则在该层积膜下部的一面和该构成部件下部的一面形成平坦的面。
在本实施方式中，作为实施网印法的顺序，首先，在框上张贴网，四方张紧并固定，在其上利用机械或光工学(照相)方法制造版膜(抗蚀剂)，堵塞需要的画线以外的网眼，制造版。其次，将埋入材料放入框内，利用由称为刮板的刀状橡胶板等构成的刮取装置200在网的内面加压、移动。这样，埋入材料透过没有版膜的部分的网，压出到置于版下的被印刷物面即层积膜160的凹部190内部，以无间隙的状态全埋凹部内部。
本实施方式的电路装置的制造方法还可具有利用刮板等刮取装置200等除去残存于该层积膜160的凹部190外的该埋入材料的工序。这样，由于具有除去埋入材料的工序，从而可从层积膜上除去在全埋该凹部190内部的状态下多余的埋入材料，故可使层积膜的上面平坦，可降低残存的埋入材料的存在造成的电路装置的特性低下。
作为除去这样的埋入材料的工序，也可以设置利用例如刮板等刮取装置200刮取层积膜160上面的工序等。此时，在层积膜160的凹部190埋入埋入材料的工序和除去该埋入材料的工序也可以为同一工序。通过利用同一工序进行，可改善电路装置的制造成本及制造稳定性。
干燥该埋入材料，形成构成电阻器180或后述的电容器175的高介电常数部件170等埋入部件的工序也可以包括通过加热在凹部190内部含有该埋入材料的层积膜160或制造中的电路装置整体来干燥该埋入材料的工序。另外，干燥该埋入材料，形成埋入部件的工序也可以是和将由绝缘性树脂膜构成的层积膜160和其它部件热压装的工序相同的工序。通过利用同一工序进行，可改善电路装置的制造成本及制造稳定性。
根据这样的制造工序，提供一种电路装置，其具有层积膜和埋入该层积膜的埋入部件，由该层积膜上部的一面和该埋入部件上部的一面形成平坦的面。此时，如未在凹部内予先设置其它部件等，则可由该层积膜下部的一面和该埋入材料下部的一面形成平坦的面。在此，由上述层积膜的上部或下部的一面和埋入部件的上部或下部的一面形成的平坦的面不必是完全平坦的面，即使多少具有凹凸，只要实质上是平坦的面即可。
具有这种结构的电路装置由于由该层积膜上部的一面和该埋入部件上部的一面形成平坦的面，故层积于上部的版膜的上部表面也形成平坦的面，因此，可制造稳定性好地提供薄型化或小型化的电路装置。另外，由于由该层积膜下部的一面和该埋入部件下部的一面形成平坦的面，故和下层膜的层间附着性也良好。
其次，如图7D所示，在层积膜及电路装置的构成部件的再上部再形成绝缘树脂膜及其上部的导电性膜，和上述相同，反复进行配线构图工序、通路孔形成工序、镀敷工序、配线形成工序，进行三层配线形成工序。然后，在形成于最上层上部的导电性膜126上利用焊锡印刷法等进行形成焊锡电极(焊球)210作为背面电极的焊锡电极形成工序。
如后所述，这样形成的电路装置可在带导电性膜的绝缘树脂膜的导电性膜上重叠另外的带导电性膜的绝缘树脂膜，形成配线层，将多个半导体元件142a、半导体元件142b及无源元件144之间电连接，并和其它的设备电连接。
根据本实施方式的电路装置的制造工序，可以以简单的方法将多个半导体元件142a、半导体元件142b及无源元件144埋入密封到绝缘树脂膜122内。另外，也可以使电路装置的散热性良好。可使电路装置小型化。另外，可提高电路装置的基体部件140和绝缘树脂膜122的附着性。
根据本实施方式，可实现活用晶片工序和ISB(Integrated System inBoard：注册商标)的技术、装置的多片SiP。另外，也可以利用真空粘贴法在多个LSI上一并形成绝缘膜、铜配线。而且，可实现无突起(バンプレス)结构，实现高速信号传送、薄型封装。其结果可在电路装置内内装无源元件，可提供薄型的高功能SiP。
以上基于实施方式及实施例说明了本发明。该实施方式及实施例只是例示，可进行各种变形例，另外，本领域人员知晓这样的变形例也包括在本发明的范围中。
例如，作为在表面具有凹部的膜的凹部内部埋入埋入材料的方法，不限于利用网印法进行埋入的方法，也可以在该膜的上面整个面涂敷埋入材料，利用刮取装置等除去存在于凹部外部的埋入材料的方法。例如，也可以利用CVD法等将埋入材料层积于该膜上面的整个面上，利用刮板等刮取除去该埋入材料中从凹部溢出的材料。
或者，也可以采用将埋入材料载置于该膜的上面，然后用刮取装置使该埋入材料横向移动并通过凹部的上方，从而将埋入材料埋入凹部内部的方法。例如，可以将含有碳素材料的膏涂敷在凹部附近的膜上，用刮板刮动该膏并使其在膜上移动，从而在凹部上面移动，由此将膏埋入凹部内部。
或，在配线层上，层间的电连接不限于由导电性材料埋入通孔的方法，例如也可以介由引线进行。此时，可以利用密封材料覆盖引线。
另外，如图6A～图7D所示，半导体元件142a也可以为含有在第一元件上配置第二元件的电路元件的结构。第一元件上组合第二元件的组合可为例如SRAM和闪存存储器、SRAM和PRAM。此时，第一元件与第二元件用通路电连接。
层积膜160的材料不限于绝缘树脂膜，也可以是构成电阻器的材料的碳材料或构成电容器的构成部件的高介电常数材料。此时，埋入层积膜160的凹部190的埋入材料可为绝缘性树脂材料。在层积膜中，在这种构成电阻器或电容器构成部件的区域占大部分，绝缘性树脂膜占的区域少的情况下，这样的结构特别有效。
而且，作为上述的埋入材料，不限于膏状埋入材料，只要是具有可利用刮取装置埋入上述层积膜的凹部内部的结构的材料即可，例如可为干燥的粉末状材料，或也可以为软化的树脂材料等。
作为用于形成构成以电容器或电阻为主的电路元件的一部分或全部的埋入部件的上述埋入材料的处理方法，不限于干燥处理，对应作为目的的埋入部件的特性可使用例如烧结、压装、压缩、固化、凝固、成形、胶联、硬化、变性等各种处理。

Claims (5)

1、一种电路装置，其特征在于，包括：金属性基体部件；绝缘树脂膜，其设于所述基体部件之上；多个电路元件，其埋入所述绝缘树脂膜，在所述基体部件上形成有对应所述多个电路元件的多个槽，所述多个电路元件嵌入各自对应的槽中。
2、如权利要求1所述的电路装置，其特征在于，在所述基体部件和所述绝缘树脂膜之间设有粘接层。
3、如权利要求1所述的电路装置，其特征于，在所述基体部件表面形成有绝缘膜。
4、如权利要求2所述的电路装置，其特征于，在所述基体部件表面形成有绝缘膜。
5、一种电路装置的制造方法，其特征在于，包括：在金属性基体部件表面形成对应多个电路元件的多个槽的工序；将所述多个电路元件嵌入对应的槽，同时，埋入绝缘树脂膜的工序；使所述绝缘树脂膜与所述基体部件接合的工序。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4728980B2 (ja) * 2007-02-21 2011-07-20 古河電気工業株式会社 プリント配線板及びその製造方法
KR101268727B1 (ko) * 2008-04-30 2013-05-28 파나소닉 주식회사 애디티브법에 의해 회로 기판를 제조하는 방법 및 이 방법에 의해 얻어진 회로 기판과 다층 회로 기판
US8240036B2 (en) 2008-04-30 2012-08-14 Panasonic Corporation Method of producing a circuit board
KR101195674B1 (ko) * 2009-01-29 2012-10-30 야마하 가부시키가이샤 열교환 유닛
US9332642B2 (en) 2009-10-30 2016-05-03 Panasonic Corporation Circuit board
CN102598883A (zh) 2009-10-30 2012-07-18 松下电器产业株式会社 电路板以及在电路板上安装有元件的半导体装置
JP2012028744A (ja) * 2010-06-22 2012-02-09 Panasonic Corp 半導体装置用パッケージおよびその製造方法ならびに半導体装置
JP2016527727A (ja) * 2013-07-30 2016-09-08 ハーマン ベッカー オートモーティブ システムズ ゲーエムベーハー 電子モジュール

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4830704A (en) * 1988-01-29 1989-05-16 Rockwell International Corporation Method of manufacture of a wiring board
JP2003053879A (ja) * 2001-06-04 2003-02-26 Nippon Zeon Co Ltd 回路基板及びその製造方法
KR100491385B1 (ko) * 2001-07-04 2005-05-24 닛꼬 긴조꾸 가꼬 가부시키가이샤 적층판용 구리합금박
JP4045781B2 (ja) * 2001-08-28 2008-02-13 松下電工株式会社 発光装置
JP4030285B2 (ja) * 2001-10-10 2008-01-09 株式会社トクヤマ 基板及びその製造方法
JP2004140268A (ja) * 2002-10-18 2004-05-13 Matsushita Electric Works Ltd 高周波用多層プリント配線板の製造方法

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