CN103534802A - 用于高频应用的低温共烧陶瓷结构及其制造方法 - Google Patents

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J·M·帕里斯
M·A·史密斯
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Abstract

本文公开了包括多层低温共烧陶瓷的多层低温共烧陶瓷（LTCC）结构，所述多层低温共烧陶瓷包括玻璃-陶瓷介电层，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有沉积在LTCC的上部外表面和下部外表面上的薄膜外导体。以线的形式将薄膜外导体的至少一部分图案化，并且线之间的间距小于50μm。本发明还公开了用于制造所述LTCC结构的方法。

Description

用于高频应用的低温共烧陶瓷结构及其制造方法
技术领域
本发明涉及包括厚膜导体和薄膜导体的低温共烧陶瓷（LTCC）结构，以及用于制造所述结构的方法。
背景技术
低温共烧陶瓷（LTCC）结构是众所周知的，其提供用于高密度、高可靠性、高性能以及低成本互连件封装的可能性。LTCC结构由通常直接丝网印刷到各个印刷电路基板（green sheet）层上的低损耗、可共烧的玻璃-陶瓷介电带（dielectric tape）且兼容可共烧的厚膜导电组合物组成。诸如电阻器、电容器和电感器的嵌入式装置可应用到各个印刷电路基板层。通孔（via）形成于每层中并且被填充以提供各层与LTCC的层与外表面之间的电连接。各层层叠，然后焙烧以制造LTCC。厚膜导电组合物可丝网印刷到共烧LTCC的外表面上，然后焙烧。在美国专利7,687,417和美国专利7,611,645中进一步描述了包括在生带（green tape）上印刷厚膜组合物的多层LTCC处理、层叠方法和高温焙烧方法。
图1中示出具有丝网印刷到外表面上的厚膜导电组合物的LTCC结构的代表性横截面。LTCC结构10包含玻璃-陶瓷介电层11和丝网印刷厚膜内导体12。厚膜通孔互连件13提供内导体12之间的电连接，并且厚膜通孔互连件14提供内导体12与LTCC的上表面16上的厚膜外导体15和LTCC的下表面18上的厚膜外导体17之间的电连接。
丝网印刷的厚膜外导体具有空间分辨率有限的缺点。
存在具有用于在微波和毫米波频率应用中使用的窄导线宽度和导线之间紧密间距的外导体的需要。
发明内容
本发明涉及多层低温共烧陶瓷结构，该多层低温共烧陶瓷结构包括：
a)多层低温共烧陶瓷，其包括玻璃-陶瓷介电层，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有在内导体之间并且从内导体到低温共烧陶瓷的上部外表面和下部外表面的丝网印刷厚膜通孔互连件，其中在焙烧之后已经抛光低温共烧陶瓷的上部外表面和下部外表面；以及
b)薄膜外导体，其沉积在低温共烧陶瓷的抛光的上部外表面和下部外表面上，其中将薄膜外导体图案化，使得薄膜外导体的至少一部分为线形式，并且其中所述线之间的间距小于50μm；
所述厚膜内导体和在内导体之间的厚膜通孔互连件、薄膜外导体、以及从内导体到上部外表面和下部外表面的厚膜通孔互连件均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属，并且其中从内导体到上部外表面和下部外表面的厚膜通孔互连件提供至薄膜外导体的电连接。
本发明还涉及多层低温共烧陶瓷结构，所述多层低温共烧陶瓷结构包括：
a)多层低温共烧陶瓷，其包括玻璃-陶瓷介电层，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有在内导体之间并且从内导体到低温共烧陶瓷的一个外表面的丝网印刷厚膜通孔互连件，其中在焙烧之后已经抛光低温共烧陶瓷的所述一个外表面；以及
b)薄膜外导体，其沉积在低温共烧陶瓷的所述一个抛光的外表面上，其中将薄膜外导体图案化，使得薄膜外导体的至少一部分为线形式，并且其中所述线之间的间距小于50μm；
厚膜内导体和在内导体之间的厚膜通孔互连件、薄膜外导体、以及从内导体到所述一个外表面的厚膜通孔互连件均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属，并且其中从内导体到所述一个外表面的厚膜通孔互连件提供至薄膜外导体的电连接。
本发明还提供了用于制造多层低温共烧陶瓷结构的方法，所述方法包括：
a)提供包括玻璃-陶瓷介电层的多层低温共烧陶瓷，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有在内导体之间并且从内导体到低温共烧陶瓷的上部外表面和下部外表面的丝网印刷厚膜通孔互连件；
b)抛光上部外表面和下部外表面；以及
c)在低温共烧陶瓷的抛光的上部外表面和下部外表面上真空沉积薄膜外导体；以及
d)将薄膜外导体图案化，使得薄膜外导体的至少一部分为线形式，其中所述线之间的间距小于50μm；
所述厚膜内导体和在内导体之间的厚膜通孔互连件、薄膜外导体、以及从内导体到上部外表面和下部外表面的厚膜通孔互连件均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属，并且其中从内导体到上部外表面和下部外表面的厚膜通孔互连件提供至薄膜外导体的电连接。
本发明还提供用于制造多层低温共烧陶瓷结构的方法，所述方法包括：
a)提供包括玻璃-陶瓷介电层的多层低温共烧陶瓷，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有在内导体之间并且从内导体到低温共烧陶瓷的所述一个外表面的丝网印刷厚膜通孔互连件；
b)抛光所述一个外表面；
c)在低温共烧陶瓷的所述一个抛光的外表面上真空沉积薄膜外导体；以及
d)将薄膜外导体图案化，使得薄膜外导体的至少一部分为线形式，其中所述线之间的间距小于50μm；
所述厚膜内导体和在内导体之间的厚膜通孔互连件、薄膜外导体、以及从内导体到所述一个外表面的厚膜通孔互连件均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属，并且其中从内导体到所述一个外表面的厚膜通孔互连件提供至薄膜外导体的电连接。
附图说明
图1是具有丝网印刷到内表面和外表面上的厚膜导体的LTCC结构的代表性横截面。
图2是具有沉积到外表面上的薄膜导体和丝网印刷到内表面上的厚膜导体的本发明的LTCC结构的代表性横截面。
图3是在实例1中制备的共面波导的示意图。
图4示出用于实例1的共面波导（CPW）薄膜/厚膜LTCC结构并且用于比较薄膜CPW的回波损耗。
图5示出用于实例1的CPW薄膜/厚膜LTCC结构并且用于比较薄膜CPW的插入损耗。
具体实施方式
图2中示出了具有沉积在LTCC抛光表面上的薄膜导体的本多层低温共烧结构的一个实施例。薄膜/厚膜LTCC结构20由包括玻璃-陶瓷介电层21的多层低温共烧陶瓷构成，玻璃-陶瓷介电层21具有层21的部分上的丝网印刷厚膜内导体22和分别沉积在LTCC抛光的上部外表面26和下部外表面28上的薄膜外导体25和27。内导体22之间的丝网印刷厚膜通孔互连件23提供内导体22之间的电连接。从内导体22到LTCC的上部外表面26和下部外表面28的丝网印刷厚膜通孔互连件24提供内导体22与薄膜外导体25和27之间的电连接。应当理解，包含丝网印刷厚膜内导体22的层21的一些部分的位置、薄膜外导体25和27的位置以及通孔23和24的位置符合特定的电路设计的要求。将薄膜外导体25和27图案化，使得薄膜外导体25和27的至少一部分为线形式。所述线之间的间距小于50μm。
厚膜内导体22和厚膜通孔互连件23、薄膜外导体25和27、以及到上部表面和下部表面的厚膜通孔互连件24均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属。因此，这些各种导体可包含不同的贵金属或相同的贵金属。在实施例中，厚膜内导体22和厚膜通孔互连件23是银，薄膜外导体25和27是金，而至上部表面和下部表面的厚膜通孔互连件24是银和金的混合物。在一个此类实施例中，这些互连件可以是20-100重量%的金和0-80重量%的银。在另一个实施例中，厚膜内导体22和厚膜通孔互连件23、薄膜外导体25和27、以及至上部表面和下部表面的厚膜通孔互连件24均是金。
金外导体相对于银外导体具有显著的优势。例如，如果外导体是需要直接暴露于环境才能适当工作的天线，则金具有耐腐蚀性，而银将被侵蚀并且失去效力。此外焊接和引线键合更易于用金实现。
用于制备图2中所示的多层低温共烧陶瓷结构的方法通过提供包括玻璃-陶瓷介电层21的多层LTCC开始，所述玻璃-陶瓷介电层21具有层21的部分上的丝网印刷厚膜内导体22、和在内导体22之间的丝网印刷厚膜互连件23、以及从内导体22到LTCC的上部外表面26和下部外表面28的丝网印刷厚膜通孔互连件24。然后抛光LTCC的上部外表面26和下部外表面28以提供足够平滑的表面，以便能够分别在LTCC的上部外表面26和下部外表面28上真空沉积薄膜外导体25和27。
在本多层低温共烧陶瓷结构的另一个实施例中，仅在LTCC的一个外表面上有薄膜外导体。对于这个实施例，仅LTCC的一个外表面需要抛光，并且来自内导体的丝网印刷厚膜通孔互连件仅需要连接到LTCC的该一个外表面。
在沉积薄膜外导体之前焙烧LTCC。
焙烧的LTCC基板的表面显示具有不同表面粗糙度的不均匀平滑度。抛光用作获得更均匀表面平滑度以沉积薄膜导体组合物的技术。粗糙的LTCC表面形貌将不会产生沉积之后的均匀薄膜导线。
薄膜外导体图案可通过标准薄膜方法中的任何一种而形成于抛光的表面上。一种此类技术采用了使用真空沉积而在基板上覆涂一层薄膜金属。一旦该步骤完成，则单独使用化学蚀刻或与激光烧蚀结合可将导体图案化。这里描述的LTCC材料体系与激光处理兼容而不对电路造成任何损坏。
存在各种可用的组合物用作LTCC的玻璃-陶瓷介电层。优选DuPontTMGreenTapeTM9K7（购自DuPont Company,Wilmington,DE）。其易于抛光并且对薄膜金属化提供良好的附着力。
厚膜内导体，即在各种单独层的一些部分上丝网印刷的导体，以及在内导体之间的丝网印刷通孔互连件可使用传统的厚膜丝网印刷机进行丝网印刷。用于内导体的导体浆料可配制为与GreenTapeTM的收缩率兼容。特别配制通孔互连件浆料以填充导通孔并且收缩率与GreenTapeTM匹配。通常这些浆料是包括贵金属粉末、无机粘结剂、烧结助剂和烧结抑制剂的组合物，如果需要，以有机介质充分分散。所用的典型导体是可商购获得的DuPont LTCC导体体系（产品数据表可从DuPont Company,Wilmington,DE获得），其包括LL601，银通孔填料导体；LL612，银信号线导体；LL601，银接地面导体；LL500，金通孔填料导体；LL507，金信号线导体；LL505，金接地平面导体和过渡通孔填料银-金导体，如美国专利申请12/981196中所述。
薄膜外导体沉积到LTCC的抛光外表面上。在一个实施例中，真空沉积这些导体。薄膜外导体的使用使得能够制造线间距小于50μm的线。在一些实施例中，线间距小于10μm并且可低至1-2μm。
实例
实例1
为了展示具有沉积到LTCC外表面上的薄膜导体的本发明的典型应用，共面波导（CPW）互连件传输线被制备并且在9K7LTCC材料体系上被测试。
四个介电层用于测试电路。丝网印刷厚膜的金的金属化（LL505，金浆，购自DuPont Co.,Wilmington,DE）用于形成电路的厚膜内导体。形成了丝网印刷的通孔互连件（LL500，金通孔填料浆，购自DuPont Co.,Wilmington,DE），以将内导体彼此连接并且将内导体连接到沉积在LTCC的上部外表面上的薄膜导体。具有厚膜内导体和通孔互连件的LTCC基板在适当的温度曲线下焙烧以形成单片陶瓷电路。紧随着抛光步骤，焙烧的LTCC基板进行顶部表面和底部表面的磨平。这些步骤是获得真空沉积用于外导体的薄金膜所需平滑度水平所必需的。磨平是以机械研磨机与矿物油介质一起来完成的。抛光步骤使用金刚石工具以获得焙烧的LTCC上非常平滑的表面。
使用Tencor AS-500针式表面轮廓仪测量LTCC抛光和未抛光的焙烧基板的表面粗糙度。为每个基板执行十次随机20mm扫描。表I中的数据点是与每次20mm扫描长度上的平均值偏差的绝对值的平均值。示出了十次扫描的平均值和标准偏差（St Dev）。所有的值均以nm为单位。
表I
Figure BDA0000404984400000071
然后，图3中所示形式的500hm的薄膜共面波导传输线是通过对抛光的LTCC基板30上的钛-钨-金的真空沉积的覆盖金属堆叠进行化学蚀刻而制备的。所示的丝网印刷通孔互连件31连接到薄膜的金的接地面32上。信号导体33显示位于接地面之间。这是本发明的薄膜/厚膜LTCC结构。
具有图3中所示的相同设计的典型薄膜CPW是通过化学蚀刻钛-钨-金真空沉积的覆盖金属堆叠制备的，从而比较其性能与本发明的薄膜/厚膜LTCC结构。通过使用在10MHz到65GHz频率范围内的矢量网络分析仪（VNA）测量其散射参数（S参数），表征这两个CPW互连件传输线的传输性能。图4和图5中示出两种类型电路的S参数测试的结果。
图4示出用于发明1的CPW薄膜/厚膜LTCC结构并且用于比较薄膜CPW2的回波损耗。与相同设计的薄膜CPW的相比，回波损耗测量显示接近5到10dB的薄膜/厚膜CPW的性能改善。
图5示出用于发明1的CPW薄膜/厚膜LTCC结构并且用于比较薄膜CPW2的插入损耗。与相同设计的薄膜CPW相比，插入损耗测量显示用于薄膜/厚膜CPW的明显更好的性能。插入损耗的改善在35GHz以上时明显更好，并且数据中的趋势指示在测试频率的上限，即65GHz以上仍会继续。
实例2
沉积到LTCC外表面上的薄膜导体可使用混合的金银导体而不是实例1的全部为金的导体展示。在这种情况下，银厚膜导体（LL602，银浆，购自DuPont Co.,Wilmington,DE）可用来代替实例1中的金厚膜内部导体。银厚膜通孔填料（LL601，银浆，购自DuPont Co.,Wilmington,DE）可用于内部银导体之间的垂直互连件。银-金厚膜金属化（LL701，银-金浆，购自DuPont Co.,Wilmington,DE）可用来在内部银导体和外部金薄膜导体之间提供可靠的、无孔隙连接。

Claims (16)

1.多层低温共烧陶瓷结构，包括：
a)多层低温共烧陶瓷，其包括玻璃-陶瓷介电层，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有在所述内导体之间并且从所述内导体到所述低温共烧陶瓷的上部外表面和下部外表面的丝网印刷厚膜通孔互连件，其中在焙烧之后已经抛光所述低温共烧陶瓷的上部外表面和下部外表面；以及
b)薄膜外导体，其沉积在所述低温共烧陶瓷的所述抛光的上部外表面和下部外表面上，其中将所述薄膜外导体图案化，使得所述薄膜外导体的至少一部分为线形式，并且其中所述线之间的间距小于50μm；
所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件、所述薄膜外导体、以及从所述内导体到所述上部外表面和下部外表面的所述厚膜通孔互连件均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属，并且其中从所述内导体到所述上部外表面和下部外表面的所述厚膜通孔互连件提供至所述薄膜外导体的电连接。
2.根据权利要求1所述的多层低温共烧陶瓷结构，其中所述线之间的所述间距小于10μm。
3.根据权利要求1所述的多层低温共烧陶瓷结构，其中所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件是银，其中所述薄膜外导体是金，并且其中从所述内导体到所述上部表面和下部表面的所述厚膜通孔互连件是银和金的混合物。
4.根据权利要求1所述的多层低温共烧陶瓷结构，其中所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件、所述薄膜外导体、以及从所述内导体到所述上部表面和下部表面的所述厚膜通孔互连件均是金。
5.多层低温共烧陶瓷结构，包括：
a)多层低温共烧陶瓷，其包括玻璃-陶瓷介电层，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有在所述内导体之间并且从所述内导体到所述低温共烧陶瓷的一个外表面的丝网印刷厚膜通孔互连件，其中在焙烧之后已经抛光所述低温共烧陶瓷的所述一个外表面；以及
b)薄膜外导体，其沉积在所述低温共烧陶瓷的所述抛光的一个外表面上，其中将所述薄膜外导体图案化，使得所述薄膜外导体的至少一部分为线形式，并且其中所述线之间的间距小于50μm；
所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件、所述薄膜外导体、以及从所述内导体到所述一个外表面的所述厚膜通孔互连件均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属，并且其中从所述内导体到所述一个外表面的所述厚膜通孔互连件提供至所述薄膜外导体的电连接。
6.根据权利要求5所述的多层低温共烧陶瓷结构，其中所述线之间的所述间距小于10μm。
7.根据权利要求5所述的多层低温共烧陶瓷结构，其中所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件是银，其中所述薄膜外导体是金，并且其中从所述内导体到所述一个外表面的所述厚膜通孔互连件是银和金的混合物。
8.根据权利要求5所述的多层低温共烧陶瓷结构，其中所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件、所述薄膜外导体、以及从所述内导体到所述一个外表面的所述厚膜通孔互连件均是金。
9.用于制造多层低温共烧陶瓷结构的方法，所述方法包括：
a)提供包括玻璃-陶瓷介电层的多层低温共烧陶瓷，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有在所述内导体之间并且从所述内导体到所述低温共烧陶瓷的上部外表面和下部外表面的丝网印刷厚膜通孔互连件；
b)抛光所述上部外表面和下部外表面；
c)在所述低温共烧陶瓷的所述抛光的上部外表面和下部外表面上真空沉积薄膜外导体；以及
d)将所述薄膜外导体图案化，使得所述薄膜外导体的至少一部分为线形式，其中所述线之间的间距小于50μm；
所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件、所述薄膜外导体、以及从所述内导体到所述上部外表面和下部外表面的所述厚膜通孔互连件均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属，并且其中从所述内导体到所述上部外表面和下部外表面的所述厚膜通孔互连件提供至所述薄膜外导体的电连接。
10.根据权利要求9所述的方法，其中所述线之间的所述间距小于10μm。
11.根据权利要求9所述的方法，其中所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件是银，其中所述薄膜外导体是金，并且其中从所述内导体到所述上部表面和下部表面的所述厚膜通孔互连件是银和金的混合物。
12.根据权利要求13所述的方法，其中所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件、所述薄膜外导体、以及从所述内导体到所述上部表面和下部表面的所述厚膜通孔互连件均是金。
13.用于制造多层低温共烧陶瓷结构的方法，所述方法包括：
a)提供包括玻璃-陶瓷介电层的多层低温共烧陶瓷，所述玻璃-陶瓷介电层具有在所述层的部分上的丝网印刷厚膜内导体，并具有在所述内导体之间并且从所述内导体到所述低温共烧陶瓷的一个外表面的丝网印刷厚膜通孔互连；
b)抛光所述一个外表面；
c)在所述低温共烧陶瓷的所述一个抛光的外表面上真空沉积薄膜外导体；以及
d)将所述薄膜外导体图案化，使得所述薄膜外导体的至少一部分为线形式，其中所述线之间的间距小于50μm；
所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件、所述薄膜外导体、以及从所述内导体到所述一个外表面的所述厚膜通孔互连件均包含独立地选自金、银、铂、钯、它们的混合物及其合金的贵金属，并且其中从所述内导体到所述一个外表面的所述厚膜通孔互连件提供至所述薄膜外导体的电连接。
14.根据权利要求13所述的方法，其中所述线之间的所述间距小于10μm。
15.根据权利要求13所述的方法，其中所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件是银，其中所述薄膜外导体是金，并且其中从所述内导体到所述一个外表面的所述厚膜通孔互连件是银和金的混合物。
16.根据权利要求13所述的方法，其中所述厚膜内导体和在所述内导体之间的所述厚膜通孔互连件、所述薄膜外导体、以及从所述内导体到所述一个外表面的所述厚膜通孔互连件均是金。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180665A (zh) * 2016-03-11 2017-09-19 上海卡翱投资管理合伙企业（有限合伙） 应用于低温共烧陶瓷的灌孔过渡金铂银孔浆及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140353005A1 (en) * 2013-06-04 2014-12-04 E I Du Pont De Nemours And Company Method of making microwave and millimeterwave electronic circuits by laser patterning of unfired low temperature co-fired ceramic (ltcc) substrates
TWI642154B (zh) * 2013-12-25 2018-11-21 日商三菱綜合材料股份有限公司 電源模組用基板及其製造方法、電源模組
RU2629714C2 (ru) * 2016-02-24 2017-08-31 Акционерное общество "Омский научно-исследовательский институт приборостроения" (АО "ОНИИП") Многослойная комбинированная плата гис и способ ее изготовления
DE102020201870A1 (de) * 2020-02-14 2021-08-19 Robert Bosch Gesellschaft mit beschränkter Haftung Keramisches Trägersubstrat und Leistungsmodul

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229213A (en) * 1988-11-14 1993-07-20 Shinko Electric Industries Co., Ltd. Aluminum nitride circuit board
US5464950A (en) * 1992-09-05 1995-11-07 Shinko Electric Industries Co., Ltd. Aluminum nitride circuit board and method of producing same
CN1974450A (zh) * 2005-11-16 2007-06-06 E.I.内穆尔杜邦公司 无铅玻璃、厚膜糊料、带组合物和由其制造的低温共烧制陶瓷器件
US20090114434A1 (en) * 2007-11-05 2009-05-07 Samsung Electro-Mechnics Co., Ltd. Method of manufacturing non-shrinkage ceramic substrate and non-shrinkage ceramic substrate using the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4221047A (en) * 1979-03-23 1980-09-09 International Business Machines Corporation Multilayered glass-ceramic substrate for mounting of semiconductor device
US4446477A (en) * 1981-08-21 1984-05-01 Sperry Corporation Multichip thin film module
US4721831A (en) * 1987-01-28 1988-01-26 Unisys Corporation Module for packaging and electrically interconnecting integrated circuit chips on a porous substrate, and method of fabricating same
JPH02267989A (ja) * 1989-04-07 1990-11-01 Ngk Insulators Ltd セラミック回路基板およびその製造方法
JP3330836B2 (ja) 1997-01-22 2002-09-30 太陽誘電株式会社 積層電子部品の製造方法
WO2000015015A1 (fr) * 1998-09-03 2000-03-16 Ibiden Co., Ltd. Carte imprimee multicouches et son procede de fabrication
JP3792129B2 (ja) * 2001-03-01 2006-07-05 新光電気工業株式会社 キャパシタ、キャパシタ内蔵回路基板及びそれらの製造方法
JP4030285B2 (ja) * 2001-10-10 2008-01-09 株式会社トクヤマ 基板及びその製造方法
US7222419B2 (en) * 2001-12-19 2007-05-29 Chung-Shan Institute Of Science And Technology Method of fabricating a ceramic substrate with a thermal conductive plug of a multi-chip package
GB2401485B (en) * 2002-12-11 2006-07-26 Dainippon Printing Co Ltd Multilayer wiring board and manufacture method thereof
KR20050112122A (ko) * 2003-04-07 2005-11-29 이비덴 가부시키가이샤 다층프린트배선판
JP4587772B2 (ja) * 2004-10-22 2010-11-24 イビデン株式会社 多層プリント配線板
US7611645B2 (en) 2005-04-25 2009-11-03 E. I. Du Pont De Nemours And Company Thick film conductor compositions and the use thereof in LTCC circuits and devices
KR20090099275A (ko) 2008-03-17 2009-09-22 삼성전기주식회사 적층형 전자부품용 그린시트 및 이를 이용한 그린칩의제조방법
US8609256B2 (en) 2008-10-02 2013-12-17 E I Du Pont De Nemours And Company Nickel-gold plateable thick film silver paste

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229213A (en) * 1988-11-14 1993-07-20 Shinko Electric Industries Co., Ltd. Aluminum nitride circuit board
US5464950A (en) * 1992-09-05 1995-11-07 Shinko Electric Industries Co., Ltd. Aluminum nitride circuit board and method of producing same
CN1974450A (zh) * 2005-11-16 2007-06-06 E.I.内穆尔杜邦公司 无铅玻璃、厚膜糊料、带组合物和由其制造的低温共烧制陶瓷器件
US20090114434A1 (en) * 2007-11-05 2009-05-07 Samsung Electro-Mechnics Co., Ltd. Method of manufacturing non-shrinkage ceramic substrate and non-shrinkage ceramic substrate using the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107180665A (zh) * 2016-03-11 2017-09-19 上海卡翱投资管理合伙企业（有限合伙） 应用于低温共烧陶瓷的灌孔过渡金铂银孔浆及其制备方法

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Publication number Publication date
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