WO2002001574A1

WO2002001574A1 - Memoire a semi-conducteurs

Info

Publication number: WO2002001574A1
Application number: PCT/JP2000/004310
Authority: WO
Inventors: Shouichi Kawamura
Original assignee: Fujitsu Limited
Priority date: 2000-06-29
Filing date: 2000-06-29
Publication date: 2002-01-03
Also published as: DE60032644T2; EP1310963A4; EP1310963B1; DE60032644D1; EP1310963A1; US7102928B2; US20030072175A1

Description

漏分野

本発明は、轉置に関するものである。

背.

従来の N AND型フラッシュメモリにおレヽては、メモリセルからページパッフア^ Hデータを^!するデータ ^^時間（ランダムアクセス Bき間）として 7 μ s禾體の時間カ必要とされる。そしてこの時間は、メモリセルアレイのレイァゥト^、—タの読み出し去に起因するものである。

第 1図は、 ^^的な N AND型フラッシュメモリの全 ί様成を示すプロック図である。第 1図【されるように、従来からの "^的な NAND型フラッシュメモリ 1は、ロジックコントローラ 3と、コントローノレ回路 5と、 I /Oコント口一ノレ回路 7と、コマンドレジスタ 9と、アドレスレジスタ 1 1と、ステータスレジスタ 1 3と、状 H¾示回路 1 5と、 » 1 6と、高発生回路 1 7と、ロウアドレスバッファ 1 9と、ロウアドレスデコーダ 2 1と、メモリセルアレイ 2 3 と、コラムァドレスノソファ 2 5と、コラムデコーダ 2 6と、データレジスタ 2 7と、 / ス OBUSと、センスアンプ 2 8と、 Nチヤネ O Sトランジスタ N T 1とを備える。

ここで、データレジスタ 2 7とセンスアンプ 2 8とによりページバッファ回路 P B力 S構成される。また、上記データレジスタ 2 7は^ージバッファ回路 P B をネ冓成するデ'ータラツチ回路 D Lを含み、上言己センスアンプ 2 8は ^一ジバッファ回路 P Bを構成するセンスアンプ回路 S Aを含む。

上記にぉレヽて、ロジックコントローラ 3にはコマンドィネープノ W言号/ C Eと、コマンドラツチイネ一プノ W言号 C L Eと、アドレスラツチイネ一プノ W言号 AL E と、ライトイネ一プノ M言号/ WEと、リードイネ一プノ M言号/ REとが備合される。また、コントロール回路 5はロジックコントローラ 3に纖される。

一方、 I ZOコントロール回路 7は信号 I /O 0〜： 1 ZO 7力 S働合される入出力 6に赚されると共に、ステータスレジスタ 1 3に纖され、コマンドラツチイネ一ブス】ィ言号 C L Eと、アドレスラツチイネ一ブルィ言号 A L Eと、ライトイネ一プノ W言号/ WEと、内部稳 ¾EV_ccqと力 S働合される。また、コマンドレジスタ 9及ぴァドレスレジスタ 11は I/Oコント口ール回路 7にされ、ステータスレジスタ 13及ひ状態表示回路 15と高 βϊ発生回路 17はコントロール回路 5に接続される。また、 Νチャネル MOSトランジスタ NT 1のゲートは状態表示回路 15に纖され、ソースは観され、ドレインはビジ ^(言号 ZBY を出力する 16に赚される。

また、口ゥァドレスノッファ 19はァドレスレジスタ 11に ^され、口ゥァドレスデコーダ 21及びメモリセルァレイ 23は高 ¾Ε発生回路 17に嫌される。さらに、ロウアドレスデコーダ 21はコントローノ Hi]路 5に ¾され、メモリセルアレイ 23は口ゥァドレスデコーダ 21に換镜される。

また、コラムアドレスバッファ 25はアドレスレジスタ 11にされ、コラムデコーダ 26はコラムァドレスバッファ 25に嫌され、データレジスタ 27 はバス O B U Sを介して I ZOコント口ール回路 7に赚されると共にコラムデコーダ 26にされる。さらに、センスアンプ 28はデータレジスタ 27とメモリセルァレイ 23との間に ^され、コントロール回路 5にされる。

第 2図は第 1図に示されたメモリセルァレイ 23のレイアウトを示す図であり、第 3図は第 2園されたメモリセルァレイ 23の回路を示す回路図である。第 2図に示されるように、メモリセルァレイ 23におレ、ては、ページパッファ回路 P Bに «された複数のビット線 B と、該ビット線 B Lに直交する複数のヮ ― WLO a~WL 15 a, WLOb~WLl 5 b, WLO c~WLl 5 cR びセレクトゲート線 SGI a， SG2 a, SGI b, SG2b， SGI c, SG 2と、後¾ ^るセレクトゲートトランジスタ SGTr及びメモリセル MCとが形成され、 ϋ ^赚されたメモリセル MC及びセレクトゲートトランジスタ SGT rはビット線コンタクト部 BCを介してビット線 BLに換镜される。

一方、第 3図（a) は該メモリセルアレイ 23の全体構成を示し、第 3図

(b) は第 3図（a) に示された部分 29の構成を示す回路図である。なお、第 3図（a) におレ、てはメモリセルアレイ 23力簡晰匕して示される。

第 3図（ a ) ^されるように、メモリセルァレイ 23はビット線 B Lに沿つた方向に ^された第 0ブロックから第 Nプロックまでの (N+1)個のブロックにより構成されると共に、ページバッファ回路 P Bに接铳されたビット線 B L を。そして、第 3図（b) 【されるように、 NAND型フラッシュメモリ

それぞれビット線 B Lに纖されたストリング S Tを含み、該ストリング STは、徹の直列赚されたメモリセル MCと、該メモリセル MCの両側に i ^ されたセレクトゲートトランジスタ SGTrと ¾r ^む。なお、フラッシュメモリからなる上記メモリセル MCの各ゲートには、対応するワード L0 a〜WLl 5 a, WLOb~WLl 5 b, WLO c~WL 15 cがそれぞれ接镜され、セレクトゲートトランジスタ S G T rのグートには対応するセレクトゲート線 SGI a， SG2 a, SGI b, SG2b， SGI c, S G 2 cがそれぞ;^铳される。

また、上記におレヽてページバッファ回路 PBは、 NAND型フラッシュメモリにおけるデータの読み出し及 ϋ書き込みの単位であるページのサイズに対応する、例えば 528バイト（4224ビット）といったデータ纏に応じて設けられると共に、データ時においては該ページのデータを一括して増幅し、ラッチする。

第 4図は、第 1図に示されたページバッファ回路 Ρ Βの構成を示す回路図である。第 4図〖されるように、ページバッファ回路 ΡΒはセンスアン: 路 S A と、データラッチ回路 DLと、 3、状態バッファ TSBと、 Nチャネル MOSトランジスタ NT 2， NT 8とを備える。

また、センスアンプ回路 S Aは Nチャネル MOSトランジスタ NT 9， NT1 0と、 Pチャネル MO トランジスタ P T 3とみ、データラッチ回路 D Lはラッチ回路 30と、 1^チャネ/レ1^03トランジスタ1[丁6， NT7とむ。また、 3状態バッファ TSBは、 Nチヤネノレ MOSトランジスタ NT3〜NT5と、 Pチャネル MO Sトランジスタ PT 1， PT2とを含む。

ここで、 Nチャネル MO Sトランジスタ N T 2のソース/ドレインはバス O B USに纖され、グートにはコラムデコーダ 26力信号 YD 1力 S御台される。また、 Nチヤネ AMOSトランジスタ NT 5及び Pチャネル MOSトランジスタ PT2のグートには信号 L Dが、 Nチャネル MO Sトランジスタ N T 3のゲ^"トには信号 RDが、それぞれコントロール回路 5から働合される。また、同じくコントロール回路 5から Nチヤネノレ MO トランジスタ NT 7のゲ一トに信号 S E Tが^!合され、 Nチャネル MO Sトランジスタ NT 8のゲートに信号 PGM0N力 S供給される。

さらに、コント口ール回路 5から Nチャネル MO Sトランジスタ N T 9のゲートには信号 BLCNTRL 1 Nチャネル MO Sトランジスタ N T 1 0のゲートには信号 D I Sが、 Pチヤネノレ MO トランジスタ P T 3のゲートには信号 PBIASがそれぞれ^!合される。なお、 Nチャネル MO Sトランジスタ NT 9のソース/ドレインがビット線 B Lに観される。

上記のような構成を有するページバッファ回路？ Bにおレヽては、 Nチヤネノレ M O Sトランジスタ NT 9のグートにハイレベルの信号 BLCNTRL力 S#¾合されたとき、ビット線 B L力 Sセンスアンプ回路 S Aに纖される。また、データ^ t時にぉレヽて Pチャネル MO Sトランジスタ P T 3のゲートにロウレベルの信号 PBIASが供給されたときには、 Pチャネル MO Sトランジスタ P T 3はビット線 B Lに対してセンス I r e fを ^ Τる。

また、 Nチャネル MO トランジスタ N T 1 0は、ゲートにハイレベルの信号 D I S力されると、ビット線 B Lを ¾Γβすると共に、データ棚にぉレヽて Nチャネル MO Sトランジスタ NT 8が信号 PGM0Nに応じてオンする場合にラツチ回路 3 0に含まれたノード Aを口ゥレベルにリセットする。

一方、ラッチ回路 3 0に含まれたノード Bには Nチャネル MO Sトランジスタ NT 6 , NT 7が ¾^ され、 Nチャネル MO Sトランジスタ NT 6のゲートはノード S N Sに纖される。これにより、 Nチヤネノレ MO Sトランジスタ NT 6は、センスアンプ回路 S Aで增幅されたデータに応じてオン/オフし、 Nチヤネル MO Sトランジスタ NT 7のゲートに働合される信号 S E Tに応じて該データがラッチ回路 3 0にラッチされる。

また、上記信号 RD， LDは、メモリセル MCからのデータ読み出し時、あるレ、は書きデータ入力時にそれぞ;^ヽィレベルとなり、例えば信号 RDがハイレベルとなるときには、 3状態バッファ丁3 8カ¾¾となる。このとき、該 3状態バッファ T S Bは、ノード Aの信号レベルを反輔 φ畐すると共に、該反輔 φ畐することにより賊されたデータを Nチャネル MO Sトランジスタ NT 2を介してバス O B U Sへ供給する。

—方、信号 L Dがハイレベルとなるときは 3状態パッファ T S Bカ撫効となり、 Nチヤネノレ MO Sトランジスタ NT 2， NT 5を介してパス OBUSからノード Aへデータが離される。

以下において、上記のような構成を有する NAND型フラッシュメモリのデータ^^動作を、第 5図及び第 6図のタイミングチヤ一トを参照しつつ説明する。第 5図は、第 2図及び第 3図に示されたメモリセルァレイにお、て 0データをデ —タするタイミングを示す。

第 5図（a) ί されるように、ま W—タに入るため時刻 Τ 1において、コマンドラッチイネ一プノ W言号 C LEをハイレベル (H) とすると共に、第 5図

(c) に示されるように、ライトイネ一プノ M言号/ WEをロウレベル（L) とする。これにより、第 5図（d) されるように、該フラッシュメモリは入出力端子 6からコマンドを入力する。そして、このコマンドはライトイネーブ/ W言号 /WE力 Sハイレベルとなるとき (「立ち上がり」ともレヽう。 ) に、コマンドレジスタ 9にラッチされる。なお、コントロール回路 5はデータの読み出しを命^ T る上記コマンドに応じて、第 5図（g) に示されるように、信号 RDをハイレべルにする。

次に、第 5図（b) に示されるように、 B寺刻 T 2においてアドレスラッチイネ一プノ W言号 ALEをハイレベルとし、第 5図（c) に示されるようにライトイネープ X言号/ WEをトグルしてアドレス Ad dを入力する。そして、このアドレス A d dは上記コマンドと同様に、ライトイネーブルィ言号 /WEの立ち上がりに応じてァドレスレジスタ 1 1にラッチされる。

ァドレス入力後、デバイスは自動的にデータ繊動作に入る。具 ί柳には、第 5図（e)及び第 5図（f ) に示されるように、時刻 T 3におレヽてコントロール回路 5は信号 D I S及言号 PGM0Nをハイレベルとする。これにより、ページバッファ回路 P Bに含まれた第 4図に示されるデータラツチ回路 D Lは、第 5図 (n) 及び第 5図（o) ( されるように、ノード Aが口ウレべノレ、ノード B力 S ハイレベルの状態にリセットされる。このとき、第 5図（j )及び第 5図（k) 【されるように、メモリセルァレィ内において邀尺されたブロックのセレクトゲート線 S G 1 a , S G 2 aを、時刻 T 4において例えば 4 Vの ®ΐを有するハイレベルに活 14ίはる。また、遨尺されたヮード線を例えば 0 Vの ®Ξを有する口ゥレベルとし、隨尺のヮード線を例えは4 Vの «Εを有するハイレべノレとする。

次に、第 5図（i ) に示されるように、時刻 T 5において信号 BLCNTRL力 S例えば 1. 5 Vのを有するハイレベルとされ、第 5図（h) ί されるように、信号 PBIASは第 4図に示されたセンス ®¾ Ι r e fカ例えば 1 A等の所望の大きさとなるレベルに下げられる。

これにより、ページバッファ回路 PBに含まれたセンスアンプ回路 S Aはビット線 B Lと纖され、ビット線 B Uこおいて上記センス職 I r e fカ¾¾^る。そして、このセンス ®¾ I r e f と邀尺されたメモリセル MC ¾Xる βδ¾の差によって生じる ¾Εが、第 5図（m) されたノード SNSの電位として？ ¾τ る。

ここで、上記のように該メモリセル MCが 0データを有するときには、該メモリセル MCは鎌を流さなレ、ため、第 5図（m) に示されるように、上記センス W l r e fによってノード SNSの電位は日該扛 5力ら上昇する。そして、第 5図（1 ) に示されるように、 +^な時間の βにより該ノード SNSの電位がハイレベルに安定した時刻 Τ 6におレ、て、コント口ーノ路 5は信号 S Ε Τをハィレべ/レにさせる。

このとき、第 5図（m) に示されるように、ノード SN Sの電位はハイレベルであるため、第 4図に示された Nチャネル MO Sトランジスタ NT 7がオンしてデータラッチ回路 DLのノード Bはロウレベルに引かれ、第 5図（n)及び第 5 図（o) ί されるように、 Β寺刻 Τ 7においてノード Αがハイレベル、ノード B 力 Sロウレベルとなる。これにより、ノード Aに読み出されたデータが 3状態パッファ T S Bで反転されて、 0データがバス O B U Sを介して I /Oコントロール回路 7に働合される。なお、 I /Oコントロール回路 7は、該 0データを入出力端子 6を介して外部へ出力する。

以上が従来の N AND型フラッシュメモリにおける 0データの読み出し動^？あるが、以下においては第 6図を参照しつつ、第 2図及び第 3図に示されたメモリセルァレイにおける 1データの鍵動作を説明する。なお、コマンド及ぴァドレスの入力は、上記 0データの読み出し動作の齢と同様であるため、説明を省略する。

第 6図（e ) 及び第 6図（f ) に示されるように、コントロール回路 5はアドレス入力後の時刻 T 3において、信号 D I S及言号 PGM0Nをハイレベルとする。これにより、第 4図に示されたデータラッチ回路 D Lにおいては、ノード Aが口ウレベル、ノード Bカ、ィレベルの状態にリセットされる。このとき、メモリセルァレイ内の還尺されたブロックに含まれたセレクトゲート線 S G 1 a， S G 2 aは時刻 T 4におレヽてハイレベルとなり、邀尺されたヮード線は口ゥレべ/レに、 ¾ί尺のヮード線はハイレべノレとなる。

次に、第 6図（i ) に示されるように、信号 BLCNTRLが嗾 5においてハイレベルとされ、信号 PBIASは第 4図に示されたセンス識1 r e f力 S所望の大きさとなるレベルに下げられる。

これにより、ページバッファ回路 P Bに含まれたセンスアンプ回路 S Aはビット線 B Lと嫌され、ビット線 B Lにおレ、て上記センス I r e f ;0¾ ^る。そして、このセンス r e f と藤されたメモリセル MC l¾ る li^の差によって生じる ¾BEが、第 6図（m) に示されたノード SNSの電位として ¾ϋτ る。

ここで、上記のように該メモリセル MCが 1データを有するときには、該メモリセル MCは職を流すため、第 6図（m) ί されるように、ノード S NSは口ゥレベルに羅される。そして、十分な時間の繊により該ノード S N Sの電位が口ゥレベルに安定した時刻 Τ 6におレ、て、コントロール回路 5は信号 S Ε Τ をハイレベルに灘させる。

このとき、第 6図（m) に示されるように、ノード SNSの電位はロウレベルであるため、データラッチ回路 DLのノード Bはハイレベルの状態を膽し、第 6図（n) 及び第 6図（o) に示されるように、ノード Aがロウレベル、ノード Bがハイレベルとなる。これにより、ノード Aに読み出されたデータが 3状態バッファ T S Bで反転されて、 1データが/ ス OBUSを介して I ZOコントロール回路 7に働合される。なお、 I /Oコントロール回路 7は、該 1データを入出力 »·6を介して外部へ出力する。

以上より、アドレス入力後 0データの読み出し動作（データが完了するまでに必要な時間は、第 5図に示されるように、 B寺刻 T 3から時刻 T 4までの時間 T aと時刻 T 4から時刻 T 7までの時間 T bとの和とされる。ここで、時間 T aは上記のようにデータラッチ回路 D Lをリセットすると共に、蔵されたプロック内のセレクトゲート線 S G 1 a， S G 2 a、及隠尺ヮード線をハイレべルにするために必要な時間であり、時間 T bはビット線 B Lをセンス電流 I r e fにより充電し、ノード S N S力 Sハイレベルで安定するまでに必要な時間である。なお、上記時間 T a及ひ诗間 T bは、齢によっては互いに:^"バーラップすることもある。

また、上記時間 T bはビット線 B Lの容^ «ϊ、あるいはビット線 B Lに接続されたセレクトゲートトランジスタ S G T rの « における容量、及び上記センス βί^ Ι r e fに依存する。

発明の開示

本発明は、データの読み出し動作が高速化された轉 #己'難置を »Τることを目的とするものである。

本発明の目的は、ビット線とヮード線とに纖されたメモリセルを有する轉 #己 '離置であって、少なくとも二つに分割されたビット線と、分割されたビット線の間に «され、メモリセルからデータを読み出 "Π ^み出し手段と、データの読み出し対象とするメモリセルの位置に応じて、分割されたビット線を読み出し手段に対して接続し、または切りスィツチング手段とを備えたことを難とする轉 f$f3離置をることによって難される。

そして、本発明の主たる利点は、読み出し手段を分割されたビット線間に設けて、謹み出し手段が i¾rTるビット線の容量を赚し、回 Mmを増大させることなくデータの読み出しを高速ィ匕できることにある。

図面の簡単な説明第 1図は"^的な N AND型フラッシュメモリを備えた轉 ίφ|己 '[^置の全体構成を示すブロック図、第 2図は第 1図に示されたメモリセルァレイのレイアウトを示す図、第 3図は第 2図に示されたメモリセルァレイの回路を^ T回路図、第 4図は第 1図に示されたページパッファ回路の構成を示す回路図、第 5図は第 2図及び第 3図に示されたメモリセルァレイにおレ、て 0データをデ一タ^ tするタイミングを示すタイミングチヤ一ト、

第 6図は第 2図及び第 3図に示されたメモリセルァレイにおレ、て 1データをデ一タ^ ¾するタイミングを示すタイミングチヤ一ト、

第 7図〖鉢発明の難の形態 1に係る轉#|己' «置に含まれたメモリセルァレイのレイアウトを示す図、

第 8図〖嫌 7隨こ示されたメモリセルァレイの^ ffi回路を回路図、第 9図は G S G信号を生成する G S Gデコード回路の構成を示す回路図、第 1 0図は第 7図及び第 8図【されたメモリセルァレイにおレ、て第 0ブロックにおけるデータをすタイミングチヤ一ト、

第 1 1図は第 7図及び第 8図〖されたメモリセルアレイにおいて第 n (n >

2) ブロックにおけるデータを示すタイミングチヤ一ト、

第 1 2図は第 2図及ぴ第 3図【されたメモリセルァレイを備えた従来の N A

ND型フラッシュメモリにおけるデータ動作を示す S N S信号の波形図、第 1 3図は第 7図及び第 8図〖されたメモリセルァレイを備えた本発明の実施の形態 1に係る NAND型フラッシュメモリにおけるデータ繊動作を示す S

N S信号の波形図、

第 1 4図〖鉢発明のの形態 2に係る轉#¾己' lt¾置に含まれた NAND型フラッシュメモリの構成を示す図、

第 1 5図は第 1 4, されたページバッファ回路の構成を示す図、第 1 6図は難の形態 2に係るページバッファ回路の他の構成例を示す図、第 1 7図は霊の形態 2に係るページバッファ回路のさらに他の構成例を^ T 図、

第 1 8図はの形態 2に係るページバッファ回路のさらに他の構成例を示す図、

第 1 9図はの形態 2に係るページバッファ回路のさらに他の構成例を示す図、

第 2 0図はの形態 2に係るページバッファ回路のさらに他の構成例を^ r 図、

第 2 1図発明の »の形態 3に係る ^ΦΙ己置に含まれた NAND型フラッシュメモリの構成を示す図である。

発明を^するための最良の

以下において、本発明に係る f^f己'離置を、図面を参照しつつ詳しく説明する。なお、図中同一は同一また〖对目当部分を^"。

従来の N AND型フラッシュメモリを含む半導体記 '^置にぉレ、て、データの読み出し動作を高速ィはるためには、ビット線の容量を減らすか、センス β^ Ι r e fを増加させること力考えられる。ここで、ビット線の容量を減らす方法としては、ビット線を細かく分割すること力 S械である。そして、そのにはべージバッファ回路 P Bと分割されたビット線との »を可能な限り近くする必要がある。

しかし、分割されたビット聽にページバッファ回路を持たせると、回蘭模力 S増大してしまうという問題があるため、ビット線を細かく^ fijすることによりデータ読み出し動作を高速ィる;^法は^ m実的であると言える。

次に、上記のようにセンス ®fU r e ίを増加させる方法について検 f る。 N AND型フラッシュメモリにお V、ては、ページ分のデータ、すなわち例えば 4 2 2 4ビットからなるデータを一括してするため、センス fl¾ I r e f やした;^には、該例において《if加分の 4 2 2 4倍の鎌が余分に消費されることになる。従って例えば、センス β I r e ίを 1 μ Aから 2 0 0 μ Aに増やした ¾^には、増加分 1 9 9 /z Aを 4 2 2 4f咅することにより得られる 8 4 0m Aの離を従来より余分に一度に消費しなければならないことになるため、センス « I r e f ¾r±|加させる去についても ^^的なものであると言える。以上より、本発明におレヽては以上の点に鑑みて、ページバッファ回路 P Bをメモリセルァレイののみに配ると共に、メモリセルァレイを^ージバッファ回路 P Bに避する数プロック力らなる第一の令貝域と、それ^のプロック力、らなる第二の領域とに分割する。そして、分割された二つ «域の間には、後财るように、信号 G S Gがグートに働合される Nチャネル MO Sトランジスタ (以下においては、このトランジスタを「G S Gトランジスタ」ともいう。 ) を配針る。なお、上記のようにメモリセルァレイを二つの領域に分割することに伴いビット線も二つに分割する。すなわち、該分割により得られた第一のビット線は、上記第一^域にぉレ、てページバッファ回路 P Bと GS Gトランジスタのドレインとの間に纖され、上記第二域に酉&镍される第二のビット線の一端は G S Gトランジスタのソースにされる。

以上のような構成を有する轉離置にぉレ、て、メモリセルァレイのうちページバッファ回路 Ρ Βに避した第一の領域にアクセスする齢には、 G S G トランジスタをオフする。これにより、ページバッファ回路 Ρ Βにされるビット線は上記第一のビット線のみとなるため、ビット聽量を鎌でき、センス職 I r e fを働口させることなくデータ ¾¾B寺間を «の N AND型フラッシュメモリよりもることができる。

—方、メモリセルアレイのうち上記第二の領域にアクセスする齢には、 G S Gトランジスタをオ^ 1 "ることにより、第一及び第二のビット線をページバッファ回路 P Bに^ "Tる。従って、この齢におけるデータ読み出し動作は、従来の N AND型フラッシュメモリと同禾艘の艇でなされることとなる。以上より、本発明の雄の形態に係る轉 ί*ΐ己'離置におけるメモリセルァレイは、データ読み出 Uggが ¾V、第一 O貝域と、該が従来と同離の第二の繊とを備えることとなる。

以下において、本発明のの形態に係る ^^ίψ|己'麟置が、第 1図に示された従来の ¥¾ίΦΙ己 '[^置に対して相針る点を、より詳しく説明する。

瞧の形態 1 ]

第 7図〖鉢発明の »の形態 1に係る^ ¾#f己 '離置に含まれたメモリセルァレイのレイアウトを示し、第 8図は第 7図に示されたメモリセルァレイの回路を示す。

第 7図〖されるように、メモリセルアレイにおいては、ページバッファ回路 P Bに接铳されたビット線 B L 1と、後 ¾ rする G S Gトランジスタ NTGを介してビット線 B L 1に »されたビット線 B L 2と、該ビット線 B L 1， B L 2に直交する繳のヮ一ド線 WL 0 a ~WL 15a, WLOb ~WL 15 b, WLO c〜WLl 5 c及びセレクトゲート線 SGI a， SG2 a, SGlb， SG2b, SGI c, SG2と、セレクトゲートトランジスタ SGTr及びメモリセル MC と、 G S Gトランジスタ NT Gと力研城され、直列赚されたメモリセル MC及ぴセレクトゲートトランジスタ S G T rはビット線コンタクト部 B Cを介してビット線 BL1， BL 2に纖される。ここで、第 7図【されるように、上記 G SGトランジスタ NTGのドレインは、ビット線コンタクト部 BCを介してビット線 B L 1に纖され、ソースはビット線コンタクト部 B Cを介してビット線 B L 2にされる。

—方、第 8図（a) は該メモリセルアレイ 31の全体構成を示し、第 8図 (b) は第 8図（a) に示された部分 32の構成を示す回路図である。なお、第 8図（a) においてはメモリセルアレイ 31力 S簡晰匕して示される。

第 8図（a) ^^されるように、メモリセルアレイ 31はビット線 BL1， B L 2に沿った方向に ¾ ^された第 0プロックカ第 Nプロックまでの (N+1) 個のプロックにより構成されると共に、ページバッファ回路 PBに纖されたビット線 B L 1と、ビット線 B L 1に接铳されたビット線 B L 2と？。

ここで、第 8図（b) 【されるように、 NAND型フラッシュメモリを構成する上記の各ブロックは、それぞれ一つのストリングむ。すなわち例えば、第 0ブロックはビット線 B L 1に «されたストリング S T 1 ^み、第 1プロックはビット線 B L 1に嫌されたストリング S T 2 み、第 2プロックはビット線 B L 2に纖されたストリング S T 3 ^^む。

また、上記のストリング ST1， ST2, ST3は、それぞ; ίΐβ:の直列赚されたメモリセル MCと、数のメモリセル MCの両側に直列されたセレクトゲートトランジスタ SGTrと¾^？。なお、フラッシュメモリ力なる上記メモリセル MCの各ゲートには、対応するヮード線 WL 0 a〜WL 15 a, W LO b ~WL 15b, WLO c ~WL 15cがそれそォされ、セレクトゲートトランジスタ SGTrのゲートには対応するセレクトゲート線 S G 1 a， SG 2 a, SGI b, SG2b， SGI c, S G 2 cがそれぞ^ i«される。

また、第 8図（b) に示されるように、ストリング ST 2とストリング ST 3 との間には、 Nチヤネノレ MOSトランジスタカゝらなる GSGトランジスタ NTG 力 S ^^され、この GSGトランジスタ NTGのゲートは信号 GSGをする G SG信に赚される。なお、上記 GSGトランジスタ NTGは、レイアウト及びプロセスの簡晰匕のため、上記セレクトゲートトランジスタ SGTrと同種のトランジスタにより構^ るのが望ましレ、。

上記のような構成を有する N AND型フラッシュメモリでは、第 0ブロック及ぴ第 1プロックに含まれたメモリセル MCに対してデータを読み書きするには、ページバッファ回路 PB力 S-WrTるビット線 BL1の長さ力 S第 3図に示された従来のビット線 B Lに対して短くなるため、睡 ¾ ^となるビット線のぴ容量が ί赚される。

例えば、第 8図〖されたメモリセルァレイ 31は Νが 1024、すなわちビット線 BL1, BL 2方向に 51 ^された 1024個のブロックからなるとすると、第 0ブロック及ぴ第 1ブロックに含まれたメモリセルァレイ MCにアクセスするにページバッファ回路 Ρ Β力 ¾1¾ΓΤるビット線 B L 1のび容量は、該 1024個のプロックにされる従来のビット線 B Lの «¾ぴ容量に対して 512分の 1となる。

これにより、センス ®ίΠ r e が«と同様な大きさである^^でも、第 0 ブロック及び第 1ブロックに含まれたメモリセル MCにァクセスするのデータ^!時間を、従来の 7 S力、ら 100msにることができる。なお、第 2ブロック以下その他のブロックにアクセスする ^には、ページプロック回路 P Bのとされるビット線はビット線 B L 1及びビット線 B L 2の双方であるため、データ^^時間は従来の N AND型フラッシュメモリにおける齢と同様なものとなる。

第 9図は第 8図に示された信号 G S Gを^ Tる G S Gデコード回路の構成を図である。第 9図に示されるように、 GSGデコード回路は、 NAND回路 33， 35と、反転回路 34， 37と、 NOR回路 36と、昇圧回路 38と、 N チヤネノレ MOSトランジスタ NT 11， NT12と、信号 GSGを出力する出力ノード Ν_ουτと、 βΕ^合ノード SELDとむ。なお、上記 «1微合ノード S ELDはセレクトゲート線 SGI a， SG2 a, SGI b, SG2b， SGl c， S G 2 cを介して、セレクトゲートトランジスタ S GT rのゲートにも所定の電圧をる。

ここで、 NAND回路 3 3にはァドレス信号 ZA 1 7〜/A 2 2が^!合され、反転回路 3 4には消去動御寺にハイレベルに活 Ι4ί匕される消去^ Ϊ信号 ER Sが觸合される。また、 NAND回路 3 5は NAND回路 3 3及び反転回路 3 4に接続され、 NOR回路 3 6は NAND回路 3 3に纖されると共に消去菊亍信号 E R S力 S働合される。また、反転回路 3 7は NAND回路 3 5に赚され、昇圧回路 3 8は反転回路 3 7に纖されると共にクロック信号 C LK力 S働合される。さらには、 Nチャネル MO Sトランジスタ N T 1 1は出力ノ一ド Ν_ουτと給ノード S E L Dとの間に^され、グートは昇圧回路 3 8にされる。また、 Nチャネル MO Sトランジスタ NT 1 2は出力ノード Ν_ουτと観ノードとの間に »され、グートは NOR回路 3 6に赚される。

以下にぉレヽて、上記のような構成を計る G S Gデコード回路の動作を説明する。まず、第 0ブロックあるいは第 1ブロックに含まれたメモリセル MCからデータを読み出 "1"^には、第 0プロックあるいは第 1ブロックを、激尺するために、ァドレス信号/ A 1 7〜ZA 2 2は全てハイレベルとされる。そしてこの時、コントロール回路から所定のコマンドに応じて合される信号 ER Sは口ゥレベルとされるため、反転回路 3 7から出力される信号 S E Lはロウレベルとされ、 N OR回路 3 6力出力される信号 ZS E Lはハイレベルとされる。

これより、働合されるロウレベルの信号 S E Lに応じて昇圧回路 3 8は不活性化されるため、昇圧回路 3 8から出力される信号 S E LHはロウレベルとなると共に、 Nチャネル MO Sトランジスタ NT 1 2がォるため、出力ノード Ν_ουτ 力出力される信号 GS Gは 0 Vとなる。

次に、第 0プロック及び第 1プロツク^^のプロックに含まれたメモリセル Μ Cからデータを読み出- には、該ブロックを遨尺するために、アドレス信号 /A l 7〜/Α2 2の少なくとも一つは全てロウレベルとされる。そしてこの時、コントロール回路から所定のコマンドに応じて^!合される信号 ER Sは口ゥレべルとされるため、反転回路 3 7から出力される信号 S E Lはハイレベルとされ、 NOR回路 3 6から出力される信号 ZS E Lは口ゥレベルとされる。これより、働合されるハイレベルの信号 S E Lに応じて昇圧回路 3 8 WSttf匕されるため、昇圧回路 3 8は供給されるクロック信号 C L Kに応じて昇圧赃を有する信号 S E LHをると共に、 Nチャネル MO Sトランジスタ NT 1 2 がオフするため、出力ノード Ν_ουτから出力される信号 G S Gは備合ノード S E LDから^!合された flffiを有することとなる。

以下にぉレ、て、上記のような構成を有する N AND型フラッシュメモリにおける第 0ブロックからの 0データの読み出し動作を、第 1 0図のタイミングチヤ一卜を参照しつつ説明する。

第 1 0図（ a ) に示されるように、まずデータ車に入るため時刻 T 1において、コマンドラツチイネープン言号 c L Eをハイレベルとすると共に、第 1 0図

( c ) に示されるように、ライトイネープノ M言号/ WEを口ゥレベルとする。これにより、第 1 0図（d) に示されるように、該フラッシュメモリは入出力 » 6からコマンドを入力する。そして、このコマンドはライトイネープ [言号/ W Eがハイレベルとなるとき（「立ち上がり」ともいう。）に、コマンドレジスタ 9にラツチされる。なお、コントロー路はデータの読み出しを命する上記コマンドに応じて、第 1 0図（g) に示されるように、信号 RDをハイレベルにする。

次に、第 1 0図（b) ^^されるように、 B該 IJT 2においてアドレスラッチィネープノ言号 A L Eをハイレベルとし、第 1 0図（ c ) に示されるようにライトィネーフ言号/ WEをトダルしてァドレス A d dを入力する。そして、このァドレス A d dは上記コマンドと同様に、ライトイネーブルィ言号/ WEの立ち上がりに応じてァドレスレジスタ 1 1にラツチされる。

アドレス入力後、デバイスは自動的にデータ繊動作に入る。具 ί糊には、第 1 0図（e) 及び第 1 0図（f ) ί されるように、時刻 Τ 3においてコント口ール回路は信号 D I S及言号 PGM0Nをハイレベルとする。これにより、ページバッファ回路 P Bに含まれたデータラッチ回路 D Lは、第 1 0図（o)及び第 1 0図（p) に示されるように、ノード Aがロウレベル、ノード B力 Sハイレベルの状態にリセットされる。

このとき、第 1 0図（k) 及び第 1 0図（1 ) に示されるように、メモリセルァレイ内にぉレヽて蔵されたプロックのセレクトゲート線 S G 1 a， S G 2 aを、時刻 T 4におレヽて例えば 4 Vの «Εを有するハイレベルに活' はる。また、選択されたヮード線を例えば 0 Vの βΒΕを有する口ゥレベルとし、隠尺のヮード線を例えは ^4 Vのを有する/、ィレべノレとする。

次に、第 1 0図（i ) ί されるように、驗 IJT 5におレ、て信号 BLC TRL力例えば 1. 5 Vの ®£を有するハイレベルとされ、第 1 0図（h) に示されるように、信号 PBIASはセンス fl¾ I r e fが例えば 1 μ Α等の所望の大きさとなる口ウレベルに下げられる。

これにより、ページバッファ回路 P Bに含まれたセンスアン: TII路 S Aはビット線 B L 1と纖され、ビット線 B L 1において上記センス纖 I r e fカ¾^ る。なお、第 0ブロックにアクセスする齢には、第 1 0図（j ) されるように信号 G S Gは口ゥレベルとされ G S Gトランジスタ NTGはオフするため、ビット線 B L 2はビット線 B L 1と切り離される。

そして、このセンス r e f と職されたメモリセル MC ¾る βδ¾の差によって生じる账が、第 1 0図（η) ί されたノード SNSの電位としてる。

ここで、上記のように該メモリセル MCが 0データを有するときには、該メモリセル MCはを流さないため、第 1 0図（η) に示されるように、上記センス I r e fによってノード SNSの電位は時刻 T 5力、ら上昇する。そして、第 1 0図（ 1 ) されるように、該ノード S N Sの電位がハイレベルに安定する時刻 T 6において、コントロール回路は信号 S ETをハイレベルに遷移させる。このとき、第 1 0図（η) ί されるように、ノード SN Sの電位はハイレべルであるため、第 4図に示された Νチャネル MO Sトランジスタ NT 7がオンしてデータラッチ回路 D Lのノード Bはロウレベルに引かれ、第 1 0図（o)及び第 1 0図（ p ) 【されるように、 B寺亥 IJT 7におレ、てノード A力 Sハイレベル、ノード Bがロウレベルとなる。これにより、ノード Aに読み出されたデータが 3状態バッファ T S Bで反転されて、 0データ力バス O B U Sを介して I /Oコントロール回路 7に働合される。なお、 I /Oコントロール回路 7は、該 0データを入出力 6を介して外部へ出力する。次に、本難の形態 1に係る NAND型フラッシュメモリにおける第 n (n> 2) ブロックからの 0データの読み出し動作を、第 11図のタイミングチャートを参照しつつ説明する。第 11隨こ示されるように、第 nプロック力の 0データの読み出しは、第 10図に示された第 0ブロックからのデータ読み出し動作と同様なものであるが、第 11図（j) 【されるように、信号 GSGが時刻 T4 にお、てハイレベルとされ、 GSGトランジスタ N T Gがオ^ 1 "ることによってビット線 B L 2がビット線 B L 1と纖される点で相 ¾ る。

これより、第 10図（ i ) に示されるように、時刻 T 5におレ、て信号 BLCTRL 力 S例えば 1. 5 Vの «Εを有するハイレベルとされ、第 10図（h) に示されるように、信号 PBIASはセンス fl¾ I r e f力 S例えば 1 μ Α等の所望の大きさとなるロウレベルに下げられると、ページバッファ回路 P Bに含まれたセンスアンプ回路 S Aはビット線 B L 1及ぴビット線 B L 2と接铳される。この結果、両ビット線 B L 1， BL2におレ、て上記センス I r e f力 ¾f¾xることとなる。

そして、このセンス ®fO r e f と邀尺されたメモリセル JK^¾¾Xる β¾の差によって生じる «ΙΪが、第 10図（η) 【されたノード SNSの電位として称る。

ここで、上記のように該メモリセル MCが 0データを有するときには、該メモリセル MCは «¾fを流さないため、第 10図（n) に示されるように、上記センス r e fによってノード SNSの電位は時刻 T 5から上昇する。そして、第 10図 (η) 及び第 10図（m) に示されるように、該ノード SNSの電位がハイレベルに安定する時刻 T 6におレヽて、コントロール回路は信号 S E Tをハイレベルに赚させ、以下第 0プロック力、ら 0データを読み出 1^と同様に動作する。

上記において、第 10図及び第 11図に示された時刻 T 4から時刻 T 7までの時間 T_c及 Ό¾寺間 T_bは、共にノード SNSの電位が安定するまでの時間であるが、例えば以下の条件にぉレ、ては、第 12図の曲線 40に示されるように時間 T cは約 7. 5 sであり、第 13図の曲線 43に示されるように時間 T_bは約 100ns となる。なお、第 12図及び第 13図における ϋ镍 42， 45は、共に信号 BLCT RL力 S有する HEを示す。ここで、一例としての上言 ¾f牛は、信号 BLCNTRLが 1. 5Vで、センス r e fが 1 μ A、ビット線 B L 1の容量が 1 2 f F、ビット線 B L 1の S¾御 S 2. 7 Ω、ビット線 Β L 1とビット線 B L 2の容量の和が 6. 1 2 p F、ビット線 B L 1とビット線 B L 2の灘値の和が 1. 7 Κ Ω、ビット線 B L 1に赚

(ビット線コンタクト）されるセレクトゲートトランジスタ及ぴ G S Gトランジスタの^！の辦、ビット線 B L 1及ぴビット線 B L 2に纖されるセレクトゲートトランジスタ及び G S Gトランジスタのの数が 1 0 2 6である条件をいう。

以上より、本発明のの开$態 1に係る N AND型フラッシュメモリを備えた轉 ί 己'麟置によれば、ビット線をページバッファ回路 ΡΒに嫌されたビット線 B L 1と、ビット線 B L 2とに分害 IIし、メモリセノレアレイ 3 1を構^ Τるプロックのうちで、ページノッファ回路 Ρ Βに^した lf¾のブロック力、らデ'一タを読み出には、ビット線 B L 2力 S切り離されたビット線 B L 1を用いることとするため、該デ '一タの読み出しを高速ィはることができる。

なお、本難の形態 1に係る轉 ίΦ!己'離置においては、ビット線 B L 1を駆 ¾ΤΤることによりデータを読み出 1^と、ビット線 B L 2を ΜτΤることによりデータを読み出とにお、て、共通のページパッファ回路 Ρ Β力棚されるため、回 S§¾摸の増大を招くことなくデータアクセスの高速化を図ることがでさる。

賺の形態 2]

第 1 4図は、本発明の難の形態 2に係る^ ¾ίφ|己'!^置に含まれた NAND 型フラッシュメモリの構成を示す図である。第 1 4図〖されるように、本魏の形態 2に係る NAND型フラッシュメモリは、メモリセルァレイが第一のメモリセノ！^ 1域 5 1と第二のメモリセゾ域 5 3とに分割され、これら二つの領域の間に複数のページバッファ回路 Ρ Β 1力 S形成される領域 5 0力待設けられる。

ここで、例えば第一のメモリセゾ 1 域 5 1は第 0ブロックと第 1プロックとを含み、第二のメモリセノ域 5 3は第 2ブロックカら第 1 0 2 3プロック ¾τ^ΐ。そして、第一のメモリセ域 5 1はページバッファ回路 P B 1にされたビット線 B L 1 ^^み、第二のメモリセ/ W貝域 5 3はページバッファ回路 P B 1に換铳されたビット線 B L 2 む。このとき、同一のコラムアドレスにより尺されるビット線 B L 1とビット線 B L 2とは同じページバッファ回路？ B 1に接続される。

また、上記のような構成にぉレ、て、第一のメモリセ/ 域 5 1に含まれたメモリセノレにアクセスするには、ページ/ ッファ回路 P B 1 尺されたビット線 B L 1のみを麵し、 ^一ジバッファ回路 P B 1とビット線 B L 2とは切り離される。ここで、上記のょぅり離しは、ページバッファ回路 P B 1の中、または第二のメモリセゾ m域 5 3内、あるいは領域 5 0と第二のメモリセノ V« 5 3との間に設けられたスィツチング手段により難される。

第 1 5図は、上記スイッチング手段^^む第 1 4図【された本難の形態 2 に係るページバッファ回路 P B 1の構成を示す回路図である。第 1 5図に示されるように、本鍾の形態 2に係るページバッファ回路 PB 1は、第 4図に示されたページバッファ回路 P Bに比して、グートに G S G信号がされ Nチャネル MO Sトランジスタ NT 9とビット線 B L 2との間に纖される Nチャネル MO Sトランジスタ NT 1 3をさらに備え、 Nチャネル MO Sトランジスタ NT 9のソースはビット線 B L 1に ¾される点で相^ Tるものである。ここで、上記 N チャネル MO Sトランジスタ NT 1 3力 S該スイッチング手段に相当する。

このような構成を有するページバッファ回路 P B 1は、第一のメモリセ Λ ^域 5 1に含まれたメモリセノレがアクセスとされた ¾^には、信号 G S Gが口ゥレベルとされることにより、 Nチャネル MO Sトランジスタ NT 1 3をオフし、ビット線 B L 2 ¾^0り育 tT。これにより、ページバッファ回路 P B 1は、藤されたビット線 B L 1のみを i¾rTるため、とするビット線の容量はビット線 B L 2力 S有する容量分だけ f職されることとなる。従って、本 Hitの形態 2 に係る^ f^f己憶装置によれば、第一のメモリセ A^g域 5 1への高速ランダムァクセスを^ ¾することが可能となる。

なお、第二のメモリセ/！ ^域 5 3に含まれたメモリセルがアクセス職とされたには、信号 G S Gがハイレベルとされることにより Νチャネル MO Sトランジスタ NT 1 3がオンされるため、ページバッファ回路 P B 1はビット線 B L 1とビット線 B L 2との¾"を i»Tることとなる。従って、このにおけるランダムアクセス時間は、従来の NAND型フラッシュメモリを備えた轉 #f己 '^置と同様なものとなる。

ここで、上記のように、該スイッチング手段に対応する Nチャネル MO Sトランジスタ NT 1 3は、第 1 6図〖されるように第二のメモリセノ域 5 3の中に設けられ、あるいは第 1 7図〖されるように、領域 5 0と第二のメモリセノレ領域 5 3との間に設けられても良い。なお、第 1 6図されるように、 Nチヤネル MO Sトランジスタ NT 1 3を第二のメモリセ / 域 5 3の中に配 "る場合には、セレクトゲートトランジスタの形成プロセスにおいて該 Nチャネル MO Sトランジスタ NT 1 3も形^ Tることができる。

またさらに、本難の形態 2に係る轉己 '離置は、第 1 5図〖された上記ページバッファ回路 P B 1の代わりに、第 1 8図に示されるような、 Nチヤネ A O Sトランジスタ NT 1 4をさらに含むページバッファ回路 P B 2を備えるものとしても良い。

すなわち、該 Nチャネル MO Sトランジスタ NT 1 4は、 Nチャネル MO Sトランジスタ NT 9とビット線 B L 1との間に赚され、ゲートには Nチャネル M O Sトランジスタ NT 1 3のゲートに与えられる信号 GS G 2と異なる信号 G S G 1力合される。

そして、このような構成を有するページバッファ回路 P B 2を備えた轉 ΙΦΪ己 '^置によれば、第一のメモリセ Λ ^域 5 1にアクセスしてデ―タを読み出 « 合には、信号 G S G 2をロウレべノレにすることによりページパファ回路 Ρ Β 2力らビット線 B L 2 ¾^0り離し、第二のメモリセゾ域 5 3にアクセスするには、同様に信号 G S G 1をロウレべノレにすることによりページバファ回路 P B 2 力ビット線 B L 1を切り离ため、第一のメモリセ域 5 1及び第二のメモリセ域 5 3のレヽずれからデータを読み出 1^にも、従来よりページバッファ回路 P B 2の勵容量を ^ることができ、アクセス時間（データ読み出し時間）を »Τることができる。

また、上記の Nチャネル MO Sトランジスタ NT 1 4は、上記 Nチヤネ ΛΜΟ Sトランジスタ NT 1 3と同様、第 1 9図に示されるように第一のメモリセノ域 5 1の中に設けるようにしても良いし、あるいは第 2 0園されるように、領域 5 0と第一のメモリセノ域 5 1との間に設けても良い。

,の形態 3]

第 2 1図は、本発明の魏の形態 3に係る己'！^置に含まれた NAND 型フラッシュメモリの構成を^ Τ図である。第 2 1図〖されるように、本難の形態 3に係る N AND型フラッシュメモリは、メモリセルァレイが第一のメモリセノ m域 5 1と第二のメモリセノ Pfg域 53とに分割され、これら二つの領域の間に複数のページバッファ回路 P Bカ岍缄される第一 (^域 5 4と第二の領域 5 5力待設けられる。

ここで、例えば第一のメモリセノ域 5 1は第 0ブロックと第 1ブロックとを含み、第二のメモリセ AH域 5 3は第 2プロックカら第 1 0 2 3プロックむ。そして、第一のメモリセノ m域 5 1は第一の領域 5 4に含まれたページバッファ回路 P Bに嫌されたビット線 B L 1 ½み、第二のメモリセノ m域 5 3は第二の領域 5 5に含まれたページパッファ回路 P Bに »されたビット線 B L 2 ½ む。

上記のような構成を有する本難の形態 3に係る離置は、第一のメモリセノ貝域 5 1に含まれたメモリセル〖こアクセスする ¾ ^〖こは、第一の領域 5 4に形成されたページバッファ回路 P Bのみを活 |4f匕して該ページバッファ回路 P Bに嫌されたビット線 B L 1のみを 1¾ΓΤることとする一方、第二のメモリ

5 3に含まれたメモリセルにアクセスする^には、第二域 5 5に形成されたページバッファ回路 P Bのみを活附匕して^^ージバッファ回路 P B に纖されたビット線 B L 2のみを |®ΙΓΤることとする。これにより、ページバッファ回路 Ρ Β力るビット線の容量をることができるため、本戴の形態 3に係る^ #己 «置によってもデータアクセスを高速ィることがでさる。

Claims

1. ビット線とヮード線とに接続されたメモリセルを有する轉 ί$|β麟置であって、少なくとも二つに分割された嫌己ビット線と、

分割された嫌己ビット線の間に纖され、謙己メモリセルからデータを読み出み出し手段と、

tiff己データの読み出しとする嫌己メモリセルの位置に応じて、分割された IB ビット線を觸己読み出し手段に対して嫌し、または切り t スィツチング手段とを備えたことを糊敷とする ¥¾ίΦΙ己'!

2. 編 Sスイッチング手段は、嫌 S読み出し手段に赚される第一のビット織こ嫌された嫌己メモリセルからデータを読み出すときには、嫌己読み出し手段に嫌された他の嫌己ビット線を嫌己読み出し手段に対して切り »1青求の範囲第 1項に纖の

3. ¾ ^赚された複数のメモリセル^"む N AND型フラッシュメモリを有する ίφ|己 '^置であって、

膽己メモリセルに嫌された第一のビット線と、

廳己メモリセルに纖された第二のビット線と、

藤己第一のビット線と膽己第二のビット線との間に嫌され、廳己第一のビット線または ΙίίϊΒ第二のビット線に嫌された嫌己メモリセルよりデータを読み出すデ'ータ読み出し手段と、

編己データ読み出し手段が編己第一のビット線に嫌された肅己メモリセルから Ιΐίΐ己データを読み出すときには、編己第二のビット線を嫌己データ読み出し手段から切り it スィツチング手段とを備えたことを樹敫とする^ »#己'！^ So

4. 嫌己スイッチング手段は、嫌己データ読み出し手段が嫌己第二のビット線に嫌された嫌己メモリセルから歸己データを読み出すときには、嫌己第一のビット線を編己データ読み出し手段から切り Htl青求の範囲第 3項に纖の轉 ί榻

5. flit己 N AND型フラッシュメモリは嫌己メモリセルに換镜されたセレクトゲートトランジスタをさらに含み、

嫌己スィツチング手段は、歸己セレクトゲートトランジスタと導 βが同じトランジスタにより構成される請求の範囲第 3項に纖の離

6. ビット線とヮード線とに接铳されたメモリセルを有する ίΦΙ己'離置であって、歸己ビット舰ひ¾|己ヮード線を睡してデータを読み出すために第一の時間が必要とされる ΙϋΙΒメモリセルを含む第一のメモリ領域と、

歸己ビット舰ひ孺己ヮード線を勵してデータを読み出すために第二の時間力 S必要とされる肅己メモリセル第二のメモリ領域と、

謙己第一のメモリ領域と嫌己第二のメモリ領域との間に設けられ、アクセスされた證己メモリセルが lift己第一のメモリ領域に含まれる力編己第二のメモリ領域に含まれる力にかかわらず、編 Sアクセスされたメモリセルから ΙίίΙΒデータを読み出^み出し手段とを備えたことを糊敷とする己

7. 嫌己読み出し手段と嫌己第二のメモリ領域との間に纖され、 tiff己読み出し手段が編己第一のメモリ領域から編 Sデータを読み出には、嫌己第二のメモリ領域を嫌己読み出し手段から切り If スィツチング手段をさらに備えた請求の範囲第 6項

8. ビット線とヮード線とに纖された複数のメモリセルからなるメモリセルァレイを有する轉備己難置であって、

少なくとも二つに分割された嫌己ビット線と、

嫌 3ビット線の一端に嫌されると共に、嫌己メモリセルァレイの片側のみに配置され、嫌己メモリセルからデータを読み出み出し手段と、

tiff己データの読み出し対象とする lift己メモリセルの位置に応じて、分割された前記ビット線を嫌己読み出し手段に対してし、または切り离 t スィツチング手段とを備えたことを難とする轉酵己'離

9. 編己ビット線は、少なくとも第一のビット線と第二のビット線に分割され、肅己読み出し手段は、膽 S第一のビット線に纖された嫌己メモリセルから第一の読み出し ^で育 iff己データを読み出し、 tiff己第二のビット線に ¾された前記メモリセルからは嫌己第一の読み出しと異なる第二の読み出しで嫌己データを読み出 1"tf求の範囲第 8項に纖の轉離氍