WO1991003842A1 - Insulated gate bipolar transistor - Google Patents

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WO1991003842A1
WO1991003842A1 PCT/JP1990/001091 JP9001091W WO9103842A1 WO 1991003842 A1 WO1991003842 A1 WO 1991003842A1 JP 9001091 W JP9001091 W JP 9001091W WO 9103842 A1 WO9103842 A1 WO 9103842A1
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semiconductor layer
layer
region
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bipolar transistor
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PCT/JP1990/001091
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Norihito Tokura
Naoto Okabe
Naohito Kato
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Nippondenso Co., Ltd.
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to an insulated gate bipolar transistor having an integrated reverse conduction function.
  • an insulated gate type bi-bola transistor has attracted attention as a power element capable of achieving both high withstand voltage and low on-resistance.
  • this transistor can realize a low on-resistance because of the p + layer on the drain D side, but has a longer turn-off time than the normal power MOSFET.
  • this type of power switching element is used as a switch of a power converter such as an inverter, and generally includes a reverse conducting diode in parallel.
  • a normal power MOSFET has a built-in reverse conducting diode, whereas an IGBT does not have a built-in reverse conducting diode. Required separate wiring connection.
  • Japanese Patent Application Laid-Open No. S61-150370 proposes a structure shown in FIG. As shown in FIG. 15, a part of the P + layer 11 on the drain side (reverse conductive diode region 5 in the figure) is formed by an n + layer 11 N of the opposite conductivity type as shown in FIG. By substituting, a structure in which the reverse conducting diode is integrated is obtained. Also, by adding an n + layer 25 that suppresses hole injection from the P + layer 11 on the drain side while taking into account the on-resistance, the n ⁇ drain layer 12 The carrier's life time is shortened to reduce the turn-off time.
  • an n + region 26 is formed on the peripheral surface of the IGBT element, and the n + region 26 is electrically connected to the drain electrode 22.
  • a structure that suppresses minority carrier (hole) injection into the n-layer 12 by the + region 26 to reduce the turn-off time of the IGBT has been proposed. O (M: Extended Abstract of the 18th Conference on Solid State Devices and Materials, Tokyo, 1986, p. 97-: 100)
  • the reverse conduction current flows in the path of source electrode 18 ⁇ P layer 13 ⁇ 11-layer 12 ⁇ 11 + layer 26 ⁇ external wiring 3 4 ′ ⁇ drain electrode 22. It has a structure in which a flowing reverse conducting diode is built in parasitically.
  • the lateral resistance of the n-layer 12 is large, and this resistance is extremely large especially in an IGBT with a high withstand voltage design. Therefore, even if the reverse conduction is made to function in the above-described path, the operating resistance is large, and the reverse conduction diode which looks as if it is built-in at first glance cannot be used in practice.
  • the present invention has been made in view of the above-mentioned various points, and has an insulated gate type bipolar transistor (IGBT) having a built-in reverse conduction function having a small operating resistance, a short turn-off time, and a low on-resistance.
  • I will provide a The purpose is to: Disclosure of the invention
  • an IGBT comprises a first semiconductor layer of a first conductivity type from the drain side, and a second semiconductor layer of a second conductivity type on which conductivity modulation occurs by carrier injection.
  • a third semiconductor layer of the first conductivity type is selectively formed on the surface of the second semiconductor layer;
  • a fourth semiconductor layer of the second conductivity type is selectively formed on the surface of the third semiconductor layer;
  • a drain electrode for supplying a drain current is formed.
  • the drain electrode is electrically connected to the drain electrode, and a reverse conduction current in a direction opposite to the drain current flows.
  • the fifth semiconductor of the second conductivity type formed in a predetermined region in the second semiconductor layer A body layer, and a boundary surface between the first semiconductor layer and the second semiconductor layer or near the boundary surface, formed at a higher impurity concentration than the second semiconductor layer; The electric resistance between the region distant from the fifth semiconductor layer and the fifth semiconductor layer is reduced, and the carrier is transferred between the first semiconductor layer and the second semiconductor layer.
  • a sixth semiconductor layer of the second conductivity type formed with a predetermined pattern shape leaving a region through which the carrier passes is provided to have a reverse conduction function.
  • the reverse conduction function is constituted by transistors (hereinafter, referred to as reverse transistors) in which the three semiconductor layers, the second semiconductor layer, and the first semiconductor layer form an emitter, a base, and a collector, respectively.
  • reverse transistors transistors
  • the sixth semiconductor layer is formed. The layer reduces the operating resistance of the aforementioned reverse conduction function.
  • the operating resistance of the pn junction diode can be reduced by the sixth semiconductor layer, and the sixth semiconductor layer functions as a current path of the Pn junction diode.
  • the current flowing through the sixth semiconductor layer becomes the base current of the reverse transistor. Therefore, a current larger than the base current flows through the collector (first semiconductor layer) of the reverse transistor, and flows away to the drain electrode. Therefore, the operating resistance of the reverse conduction function can be reduced, and a large reverse current can flow.
  • the second semiconductor layer and the first semiconductor layer are electrically short-circuited via the sixth semiconductor layer and the fifth semiconductor layer, the excess majority carriers accumulated in the second semiconductor layer are thereby removed.
  • the turn-off time can be shortened.
  • the sixth semiconductor layer has a predetermined pattern shape leaving a region through which the carrier passes for transfer of the carrier between the first semiconductor layer and the second semiconductor layer.
  • the carrier transfer is not inhibited. That is, it is possible to prevent an increase in on-resistance due to the above-described carrier transfer inhibition, and to shorten a turn-off time.
  • FIG. 1 is a perspective sectional view showing an IGBT structure according to a first embodiment of the present invention
  • FIG. 2 is a sectional view taken along line AA of FIG. 1
  • FIG. 3 is a sectional view taken along line BB of FIG. 1
  • FIG. 5 is an equivalent circuit diagram of the IGBT shown in FIG. 1
  • FIG. 6 is a perspective sectional view showing the IGBT structure of the second embodiment of the present invention
  • FIG. FIG. 6 is an AA sectional view of FIG. 6,
  • FIG. 8 is a BB sectional view of FIG. 6,
  • FIG. 9 is a perspective sectional view showing an IGBT structure according to a third embodiment of the present invention
  • FIG. 11 is a perspective sectional view showing the IGBT structure of the fourth embodiment.
  • FIG. 11 is a perspective sectional view showing the IGBT structure of the fifth embodiment of the present invention.
  • FIG. 12 is an AA section of FIG. Fig. 13, Fig. 13 is a cross-sectional view of the BB shown in Fig. 11,
  • Fig. 14 is a basic structural diagram of the IGBT, Figs. 15 and 16 are cross-sectional structural diagrams showing a conventional IGBT structure is there.
  • FIG. 1 is a perspective view of an IGBT to which the first embodiment of the present invention is applied.
  • FIGS. 2 and 3 are AA cross-sectional view and BB cross-sectional view of FIG. 1, respectively. This will be described according to the manufacturing process.
  • a P + layer 11 which is a semiconductor substrate, is prepared, and impurities are selectively diffused on the surface to form a network-like n + layer 23.
  • an n- layer 12 (second semiconductor layer) having an impurity concentration capable of achieving a predetermined breakdown voltage is formed by a vapor phase growth method.
  • the n + layer 23 is used as the buried layer by the n ⁇ layer 12.
  • a p-layer 13 (third semiconductor layer) and a p-layer 21 are simultaneously formed at a depth of 3 to 6 // m by the selective diffusion method.
  • the P layer 21 is a galling formed for the purpose of increasing the breakdown voltage.
  • an n + layer 14 (fourth semiconductor layer) is formed in the p layer 13 by the selective diffusion method, and an n + layer 20 is formed simultaneously around the element.
  • the n + layer 14 is the source
  • the n + layer 20 is the power source of the pn junction diode (hereinafter referred to as the reverse conducting diode) formed by the p layer 13 and the n- layer 12 as described later.
  • the gate electrode 16 formed on the gate oxide film 15 formed by oxidizing the surface of the n-layer 12 is used as a mask to form a so-called DSA technology (Diffusion).
  • DSA technology Diffusion
  • the p-layer 13 and the n + layer 14 are formed in a self-aligned manner by Self Alignment, thereby forming a channel.
  • an interlayer insulating film 17 is formed, and subsequently, a gate oxide film 15 is formed to make ohmic contact with the P layer 13, the n + layer 14, and the n + layer 20.
  • a contact hole is opened in the interlayer insulating film 17, aluminum is vapor-deposited for a few meters, and selective etching is performed to make the source electrode 18, the source terminal 31, the gate terminal 33, the reverse conducting electrode 19 and A reverse conducting terminal 32 is formed.
  • IGBT 1 shown in Figs. IGBT 1 can be roughly divided into an element region 4, a high breakdown voltage region 3, and a peripheral region 2, as shown in FIGS.
  • the reverse characteristics of the IGBT 1 shown in FIG. 1, that is, the reverse conduction function, will be described with reference to FIG. Third to describe the operation of the reverse conducting state in the figure, the positive to the source electrode 1 8, as a negative voltage to the drain electrode 2 2 is marked pressurized, load resistance Rz_ the source electrode and the power supply V 3 It is connected between 18 and the drain electrode 22.
  • the reverse conduction current is generated by the diode formed by the P layer 13 and the n ⁇ layer 12, that is, the reverse conduction diode, and the P layer 13, the n_ layer 12, and the P + layer 11, respectively. It flows through both paths of the inverter, the base, and the reverse transistor that forms the collector.
  • the reverse conducting current path shown in FIG. 3 arrow 4 0-4 i.e. positive ⁇ source electrode 1 8 ⁇ P layer 1 3 ⁇ n-layer of the power supply V 3 1 2 ⁇ n + buried layer 2 3 ⁇ n_ layer 1 2 ⁇ n + layer 2 0—Reverse conductive electrode 1 9 and reverse conductive terminal 3 2—External conductor 3 4 ⁇ Drain electrode 2 2 ⁇ Erosion resistance - flows through a path of Shokukyoku power V 3.
  • the forward characteristics of the reverse conducting diode of the IGBT 1 are based on the electrical characteristics of the P n junction consisting of the P layer 13 and the n- layer 12 and the p layer 13 ⁇ n- layer 1 2 (arrow 4 1) ⁇ n + buried layer 2 3 ⁇ n ⁇ layer 1 2 (arrow 4 2) ⁇ n + layer 20 Determined by the operating resistance determined by the route to the layer. That is, the operating resistance of the reverse conducting diode is expressed by equation (1).
  • R i R i 0 + R n + R 1 Z (1)
  • R 1 () and R 12 are sufficiently small.
  • the reason is that even if the resistivity of the n-layer 12 is as large as several 10 ⁇ * cm, the paths indicated by arrows 41 and 42 are as short as 100 / m at most. Is also small enough.
  • the reason is that the n + buried layer 23 has a high concentration and the resistivity is set sufficiently small, and the net shape is sufficiently small. That is, the operating resistance of the reverse conducting diode represented by the equation (1) is sufficiently small.
  • the forward characteristics of the reverse transistor depend on the injection efficiency of holes injected from the P layer 13 corresponding to the emitter to the n ⁇ layer 12 corresponding to the base, and the hole injection efficiency. Is determined by the transport efficiency when passing through the n-layer 12 corresponding to the base layer and reaching the P + layer 11 corresponding to the collector, and the product of the injection efficiency and the transport efficiency is the inverse transistor. Gives the forward current gain or of In general, the ratio of co bets la Njisuta collector current I c and the base current I B, using the current gain o,
  • the collector current I c It is larger than the base current I B.
  • the base current IB corresponds to the current flowing through the above-described reverse conducting diode. Therefore, a current larger than this current flows as a collector current of the reverse transistor.
  • the operating resistance of the reverse conducting diode As described above, due to the presence of the n + buried layer 23, not only the operating resistance of the reverse conducting diode but also the operating resistance of the reverse transistor can be reduced. The operating resistance can be made extremely small.
  • Fig. 4 shows the electrical characteristics of IGBT1 with and without the n + buried layer 23 (characteristic line Y) and without (characteristic line N).
  • the third quadrant corresponds to the reverse conduction characteristics.
  • FIG. 4 it can be seen that when the n + buried layer 23 is provided, the operating resistance is smaller and a larger current can flow.
  • a power supply V 2 and a load resistance RL are connected between the drain electrode 22 and the source electrode 18 to explain the operation of the forward characteristic, and the gate electrode 16 and the source electrode 18 are connected. Are connected to the power supply V,.
  • the electrons flow in the order of n + layer 14 ⁇ channel ⁇ n ⁇ layer 12 ⁇ n + buried layer 23 network portion 24 ⁇ P + layer 11 according to the path indicated by arrow 45
  • holes flow in the order of the network portion 24 ⁇ n ⁇ layer 12 ⁇ P layer 13 of the P + layer 11 to n + embedded layer 23 according to the path indicated by the arrow 46. That is, even in the IGBT 1 in which the n + buried layer 23 exists, in the present embodiment, the n + buried layer 23 is formed in a net shape, and the network portion 24 of the n + buried layer 23 is formed as an electron.
  • the IGBT 1 shown in FIG. 1 can not only have a built-in reverse conduction function but also shorten the turn-off time. The reason will be described below.
  • the equivalent circuit of the IGBT is shown in FIG. That is, it is composed of a pnp transistor 50, an npn transistor 51, and a MOSFET 52, and a short-circuit resistor 54 connects between the base and the emitter so that the npn transistor 51 does not operate in normal operation. Is short-circuited. That is, the turn-off time of the IGBT is determined by the turn-off time of the pnp transistor 50.
  • the emitter E of the pnp transistor 50 corresponds to the P + layer 11
  • the base B corresponds to the n layer 12
  • the collector C corresponds to the P layer 13 in FIGS. .
  • R 53 R 1! + R 12 7) where is the resistance of ri + buried layer 23 when current flows in the lateral direction, R 12 is the resistance between n + buried layer 23 and n + layer 20, 1) RII used in expression, are respectively the same resistor and R 1 Z.
  • the n + buried layer 23 spreads like a net over the entire joint surface 30 and is in electrical contact with the n ⁇ layer 12.
  • R 12 is small
  • R 53 can be rather small, the turn-off time of the P np preparative La Njisuta 5 0 can be shortened, so that the thus Tanofu time IGBT 1 can be shortened .
  • the n + buried layer 23 is formed in a net shape.
  • the turn-off time can be reduced without impairing the efficiency of hole injection from the P + layer 11, that is, without increasing the on-resistance, and a structure with a built-in reverse conduction function is realized.
  • the n + layer 2 0 in this embodiment the n + layer 1 4 simultaneously can be formed, in the first 4 same manufacturing process and manufacturing process or normal power MOSFET that shown in FIG, reticulated n + buried layer Only by adding one step of forming 23, that is, as shown in FIG. 15, on the back side of the substrate, separated from the P + type region as the element region 4 and formed as the reverse conducting diode region 5 There is no need to form an n + -type region, and it can be manufactured without complicating the process.
  • FIGS. 6 to 8 show a second embodiment. 7 and 8 are a sectional view taken along the line AA and a sectional view taken along the line BB of the perspective view of FIG. 6, respectively.
  • the same parts as those in FIGS. 1 to 3 are denoted by the same reference numerals. 6 to 8 are different from FIGS. 1 to 3 in that a part of the n + buried layer 23 is changed.
  • the portions other than 3 are changed from a mesh shape to uniform n + layers 2 3 3 and 2 3 1 without meshes.
  • the area of the n + buried layer 23 in the region facing the n + layer 20 becomes large in that region, and the resistance R 1! ⁇ in the above equations (1) and (2) is further reduced. Therefore, the operating resistance of the reverse conducting diode of the IGBT 1 can be further reduced, and the resistance R 53 between the base and the emitter of the P nv transistor 50 shown in the equivalent circuit of FIG. Can be further reduced, so that the turn-off time can be further reduced.
  • the pattern shape of the n + buried layer 23 is variously modified. be able to.
  • the 11 + buried layer 23 is formed in a mesh shape, that is, in a lattice shape in two directions, and the third embodiment shown in FIG. 9 and the embedment layer shown in FIG.
  • the stripe shape can be changed in only one direction, or the shape can be changed without being limited to these shapes without departing from the purpose.
  • the n + buried layers 2 3 3 and 2 3 1 are the peripheral region 2 of the IGBT 1, the high withstand voltage region 3, the source terminal 31 and the reverse conducting electrode 19 and the reverse conducting terminal 3 2. It is not necessary to form the n + buried layers 2 33, 2 3 1 in a part thereof, and the same effect can be obtained.
  • the n + buried layer 23 does not necessarily need to be formed below the II + layer 20, and the operation resistance of the reverse conducting diode formed by the n ⁇ layer 12 and the P layer 13 is sufficiently small. For example, it may be provided under the high breakdown voltage region 3.
  • the n + buried layer 23 need not necessarily be located at the interface between the 11-layer 12 and the P + layer 11, and the same effect can be obtained even in the n-layer 12 near the interface. Is obtained.
  • FIG. 11 is a perspective sectional view of an IGBT to which the fifth embodiment of the present invention is applied
  • FIGS. 12 and 13 are AA sectional view and BB sectional view of those shown in FIG. 11, respectively.
  • the same parts as in FIGS. 1 to 3 are denoted by the same reference numerals.
  • the fifth embodiment shown in FIGS. 11 to 13 is different from the first embodiment shown in FIGS.
  • the n + buried layer 23 is formed in the + layer 11 so as to be buried by a depth of £ from the interface (junction surface) 30 of the P + layer 11 with the n ⁇ layer 12. It is.
  • the IGBT 1 is manufactured in the same manner as the manufacturing process described in the first embodiment, impurities are selectively diffused into the surface of the p + layer 11 as a semiconductor substrate to form a network-like ⁇ + layer 2.
  • the wafer is subjected to a heat treatment to bury the ⁇ + buried layer 23 in the pulp + layer 11. That is, heat treatment
  • the impurities in the P + layer 11 diffuse to the n ⁇ layer 12 side, and the P n junction formed by the P + layer 11 and the n ⁇ layer 12 becomes the n ⁇ layer 12.
  • the n + buried layer 23 is buried in the P ⁇ layer 11 as a result. At this time, by controlling the distance £ between the bonding surface 30 and the n + buried layer 23 and the impurity concentration of the P + layer region 1 1 ′ between them, the distance is set to be equal to or less than the electron diffusion length. It shall be.
  • the reverse characteristic that is, the reverse conduction function of the IGBT 1 shown in FIG. 11 will be described with reference to FIG.
  • the source electrode 1 8 positive as negative voltage to the drain electrode 2 2 is applied
  • a power supply V 3 a load resistor R L is It is connected between the source electrode 18 and the drain electrode 22.
  • the reverse conduction current is generated by the diode formed by the P layer 13 and the n- layer 12, that is, the reverse conduction diode, and the P layer 13, the n- layer 12 and the P + layer 11 respectively. It flows through both the path of the reverse transistor that forms the transmitter, base, and collector.
  • the reverse conducting current path shown in the first 3 in the arrow 4 0-4 3 i.e. the power supply V 3 positive - source electrode 1 8 ⁇ P layer 1 3 ⁇ n -Layer 1 2 ⁇ P + layer region 1 1 ' ⁇ n + buried layer 2 3 ⁇ P + layer region 1 1' ⁇ n-layer 1 2 ⁇ n + layer 20 ⁇ reverse conducting electrode 19 and reverse Conduction terminal 3 2 ⁇ external conductor 3 4 drain electrode 2 2 ⁇ load resistance R L ⁇ flows through the negative path of power supply V 3 .
  • the forward characteristics of the reverse conducting diode of the IGBT 1 are based on the electrical characteristics of the P n junction consisting of the P layer 13 and the n- layer 12 and the p layer 13 ⁇ n-layer 1 2 (arrow 4 1 ) ⁇ P + layer region 1 1 '(arrow 4 1) ⁇ n + buried layer 2 3 ⁇ P + layer region 1 1' (arrow 4 2) ⁇ n-layer 1 2 (arrow 4 2) ⁇ n + layer It is determined by the operating resistance determined by the path leading to 20. That is, the reverse conducting die The operating resistance R of the diode is given by equation (3).
  • R, R, o + R i, + R i Z + R i3 + R i 4... (3)
  • R 10 is the resistance when the current indicated by the arrow 41 crosses the n-layer 12. The resistance when the current flows in the n + buried layer 23 in the horizontal direction.
  • R 12 is the resistance when the current shown by the arrow 42 crosses the n- layer 12 and is defined by the equation (1). Is the same as Further, R 13 is 'in resistance when traversing a 4 current Ru indicated by arrow 4 2 P + layer region 1 1' current indicated by the arrow 4 1 P + layer region 1 1 when crossing the Resistance.
  • R 10 , R n, and R 12 are sufficiently small as described in the equation (1). Also, in the path where the reverse conduction current flows, the width of the P + layer region 11 ′ is set to be equal to or less than the diffusion length of the carrier. It can cross, and R 13 and R 14 are small enough. That is, the operation resistance of the reverse conducting diode shown in equation (3)! ? , Are small enough.
  • the path indicated by arrow 47 in FIG. 13, that is, the source electrode 18 ⁇ P layer 13 ⁇ n—layer 12 ⁇ (P + layer region 11 ′) ) ⁇ P + layer 11 ⁇ Drain electrode 22 2 causes reverse conduction current to flow. That is, as described in the first embodiment, the reverse conduction current flows as a collector current of the reverse transistor which is larger than the current flowing through the reverse conduction diode.
  • the IGBT 1 As described above, due to the presence of the n + buried layer 23, not only the operating resistance of the reverse conducting diode but also the operating resistance of the reverse transistor can be reduced. Operating resistance can be made extremely small.
  • the electrical characteristics are as shown in Fig. 4 (characteristic line Y).
  • a power supply V 2 and a load resistor RL are connected between the drain electrode 22 and the source electrode 18, and the gate electrode 16 and the source electrode 18 are connected.
  • Power supply V is connected between 1 and 8.
  • n + buried layer 23 even if the n + buried layer 23 is formed, electrons and holes can pass through the mesh portion 24 of the n + buried layer 23, and Layer 11 (P + layer region 11 ′) and n ⁇ layer 12 can transfer carriers through the entire junction surface 30. Electrons and electrons can be transferred by n + buried layer 23. As in the conventional case without the n + buried layer 23, both high breakdown voltage and low ON resistance can be achieved without hindering the flow of holes.
  • the IGBT 1 shown in Fig. 11 not only has a built-in reverse conduction function, but also can shorten the turn-off time. The reason is explained below.
  • the equivalent circuit of the IGBT 1 is shown in FIG. 5, and the turn-off time of the IGBT is determined by the turn-off time of the pnp transistor 50.
  • the emitter E of the pnp transistor 50 corresponds to the P + layer 11
  • the base B corresponds to the n layer 12
  • the collector C corresponds to the p layer 13 in Figs. 11 to 13.
  • the resistance R 53 of the appropriate low resistance 53 connected between the base and the emitter E is In the case of the embodiment, it is expressed by equation (4).
  • R 53 R 1 10 R 12 + R! 3 + RH (4)
  • R is the resistance when current flows in the n + buried layer 23 in the horizontal direction
  • R 12 is the resistance when current crosses the n- layer 12
  • R 14 is the p + layer region This is the resistance when the current crosses 1 1 ', and is the same as Rn R ⁇ used in Eq. (3).
  • the n + buried layer 23 extends in a net shape in parallel with the entire surface of the bonding surface 30. Further, the width £ of the P + layer region 11 ′ is smaller than the diffusion length of the carrier, so that the carrier can easily cross the carrier, and its resistances R 13 and R 14 are sufficiently small. Further, as described above, (4) RH in the formula is sufficiently rather small, R 12 is also small. Therefore, R53 can be made small, and the turn-off time of the pnp transistor 50 can be shortened, and the turn-off time of the IGBT 1 can be shortened.
  • the n + buried layer 23 is formed in a net-like shape, and is located at a position away from the bonding surface 30 by a distance less than the diffusion length of the carrier to the p + layer 11 side. Due to the formation of the n + buried layer 23, the area of the junction surface 30 between the p + layer 11 and the n ⁇ layer 12 does not decrease. The turn-off time can be reduced without impairing the hole injection efficiency, that is, without increasing the on-resistance, and a structure with a built-in reverse conduction function has been realized.
  • the turn-off time can be controlled by changing the distance £.
  • the n + buried layer 2 As a method of forming the n + buried layer 23 at a position away from the bonding surface 30 by a distance £ in the p + layer 11, besides using the above-described heat treatment, the n + buried layer 2 Various methods can be applied, such as a method in which a P + layer is further grown in a vapor phase after diffusion formation of 3, or a method in which wafer direct bonding is applied.
  • the n + buried layer 23 is not The shape of the chain can be variously modified without departing from its purpose. You. ,
  • the high withstand voltage region 3 is not necessarily formed depending on the IGBT use conditions.
  • the insulated gate bipolar transistor according to the present invention is effective as a power element capable of achieving both high withstand voltage and low on-resistance, and is particularly useful for driving a motor by PWM (pulse width modulation) control.
  • PWM pulse width modulation
  • the integrated reverse conduction function can recirculate the motor current, which is very effective.

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Description

明 細 絶縁ゲー ト型バイ ポーラ ト ラ ンジスタ 技術分野
本発明は、 逆導通機能を一体化した絶緣ゲー ト型バイ ポーラ トラ ン ジスタに閬する。 背景技術
近年、 高耐圧と低オ ン抵抗を両立できるパワー素子として第 1 4図 に示すような絶緣ゲー ト型バイ ボーラ ト ラ ンジスタ (以下、 I G B T という) が注目されている。
しかしながら、 このものはドレイ ン D側に p +層があるために低ォ ン抵抗を実現できる反面、 通常のパワー M O S F E Tに比べターンォ フ時間が長く なつてしまう ことが知られている。
また、 この種の電力用スイ ッチング素子はイ ンバータ等の電力変換 装置のスィ ッ チと して使われ、 一般に逆導通ダイォ一 ドが並列接繞さ れるが、 特開昭 6 1 一 1 5 3 7 0号公報に指摘されているように、 通 常のパワー M O S F E Tがこの逆導通ダイオードを内蔵した形になつ ているのに対し、 I G B Tは内蔵していないため、 外部に逆導通ダイ ォー ドを別に配線接続する必要があつた。
これらの問題に鑑み、 例えば特開昭 6 1 — 1 5 3 7 0号公報では、 第 1 5図に示す構造のものが提案されている。 このものは、 第 1 5図 に示すように、 ド レイ ン側の P +層 1 1 の一部 (図において逆導通ダ ィオード領域 5 ) をこれと逆導電型の n +層 1 1 Nで置換することで 逆導通ダイオー ドを一体化した構造を得るようにしている。 また、 ォ ン抵抗との兼ね合いをとりながら ドレイ ン側の P +層 1 1 からの正孔 注入を抑制する n +層 2 5を付加することにより、 n - ド レイ ン層 1 2 のキャ リ アのライ フタイ ムを短く し、 ターンオフ時間を短縮するよう にしている。
確かに、 P +層 1 1 一 n - ドレイ ン層 1 2間に配置された n +層 2 5 によって、 P +層 1 1から n— ドレイ ン層 1 2への正孔注入効率は低下 する。 しかし、 n +ソース層 1 4 と P +層 1 1を流れる全電流は電子と 正孔の電流の和として与えられるため、 前述の正孔の注入効率低下は 全電流に占める正孔電流低下をもたらすことになり、 n— ドレイ ン層 1 2に蓄積した少数キャリア (正孔) 総量が減少するのに対して n— ドレイ ン層 1 2での導電変調に寄与する正孔量も缄少し、 結果的にォ ン抵抗増大を招いてしまう という問題がある。
また、 第 1 6図に示すように、 I G B Tの素子周辺部表面に n +領 域 2 6を形成してこの n +領域 2 6 と ドレイ ン電極 2 2 とを電気的に 接続し、 この n +領域 2 6によって n-層 1 2への少数キャ リ ア (正孔) 注入を抑制し I G B Tのターンオフ時間を短縮しょう とする構造のも のが提案されている o ( M : Extended Abstract of the 18th Conf erence on Solid State Devices and Materials, Tokyo, 1986 , p . 97〜: 100 )
このものは、 上記構造によって、 一見、 ソース電極 1 8→ P層 1 3 → 11 -層 1 2→ 11 +層 2 6→外部配線 3 4 ' → ドレイ ン電極 2 2の経路 で逆導通電流が流れる逆導通ダイォ一 ドを寄生的に内蔵した構造とな つている。 しかしながら、 n-層 1 2の横方向抵抗は大き く、 特に高 耐圧設計の I G B Tにおいてこの抵抗は極めて大きいものとなる。 従 つて、 上述した経路にて逆導通を機能させよう としてもその動作抵抗 は大き く、 この一見内蔵しているかのように見える逆導通ダイオー ド は実際上使用できないものである。
本発明は上述した種々の点に鑑みてなされたもので、 動作抵抗が小 さい逆導通機能を内蔵するとともに、 ターンオフ時間が短くオ ン抵抗 の低い絶縁ゲー ト型バイ ボーラ ト ラ ンジスタ ( I G B T ) を提供する ことを目的とする。 発明の開示
上記目的を達成するため、 本発明にかかる I G B Tは、 ドレイ ン側 から第 1導電型の第 1半導体層、 この上にキャ リ ア注入により導電変 調を起こす第 2導電型の第 2半導体層、 この第 2半導体層の表面に選 択的に第 1導電型の第 3半導体層、 この第 3半導体層表面に選択的に 第 2導電型の第 4半導体層が形成され、 そして第 2半導体層と第 4半 導体層の間の第 3半導体層表面にゲー ト絶縁膜を介してゲ一 ト電極、 第 3半導体層表面から第 4半導体層表面に渡ってソース電極、 また ド レイ ン側にはドレイ ン電流を供袷する ドレイ ン電極が形成されている < そして上記構成において、 前記ドレイ ン電極と電気的に接続され、 前記ドレイ ン電流と逆方向の逆導通電流を流すベく前記第 2半導体層 内の所定領域に形成された第 2導電型の第 5半導体層と、 前記第 1半 導体層と前記第 2半導体層の境界面又は境界面近傍に、 前記第 2半導 体層より も高不純物濃度に形成されて、 前記第 2半導体層のうち前記 第 5半導体層から離れた領域と前記第 5半導体層との間における電気 抵抗を小さ く するとともに、 前記第 1半導体層と前記第 2半導体層と の間のキャ リ アの授受のために該キヤリ ァの通過する領域を残した所 定のパターン形状を有して形成された第 2導電型の第 6半導体層とを 設けて、 逆導通機能を有するように構成される。
すなわち、 第 5半導体層を設け、 導体により この第 5半導体層を ド レイ ン電極と電気的に接続するこ とにより、 第 2半導体層および第 3 半導体層のつく る p n接合ダイオー ドと、 第 3半導体層、 第 2半導体 層及び第 1半導体層がそれぞれェ ミ ッタ, ベース, コ レクタを成す ト ラ ンジスタ (以下、 逆ト ラ ンジスタ という ) により逆導通機能が構成 される。 そして、 第 2半導体層より も高不純物濃度であり第 2半導体 層と同導電型の第 6半導体層を形成するこ とにより、 この第 6半導体 層が前述の逆導通機能の動作抵抗を小さ くする。 すなわち、 この第 6 半導体層により前述の p n接合ダイォー ドの動作抵抗は小さ く でき、 しかして、 この第 6半導体層は前述の P n接合ダイォー ドの電流経路 として機能する。 また、 この第 6半導体層に流れる電流は、 前記逆 ト ラ ンジスタのベース電流となる。 従って、 逆 ト ラ ンジスタのコ レクタ (第 1半導体層) には、 このベース電流より も大きい電流が流れ、 前 記ドレイ ン電極に流れ去る。 そのため、 前記逆導通機能の動作抵抗を 小さ くでき、 大きな逆方向電流を流すことができる。
さらに、 第 6半導体層および第 5半導体層を介して第 2半導体層と 第 1半導体層が電気的に短絡されるため、 第 2半導体層に蓄積された 過剰な多数キャ リ アはこれにより抜きとられ、 ターンオフ時間を短縮 することができる。 この時、 上記第 6半導体層は、 第 1半導体層と第 2半導体層との間のキャ リ アの授受のために該キャ リ アの通過する領 域を残した所定のパターン形状を有して形成されているために、 前記 キャ リ ア授受は阻害されない。 すなわち、 前述のキャ リ ア授受阻害に . よるオン抵抗増大を防止するとともに、 ターンオフ時間を短縮するこ とができる。 図面の簡単な説明
第 1図は本発明第 1実施例の I G B T構造を示す斜視断面図、 第 2 図は第 1図に示すものの A A断面図、 第 3図は第 1図に示すものの B B断面図、 第 4図は第 1図に示す I G B Tの電気特性図、 第 5図は第 1図に示す I G B Tの等価回路図、 第 6図は本発明第 2実施例の I G B T構造を示す斜視断面図、 第 7図は第 6図に示すものの A A断面図、 第 8図は第 6図に示すものの B B断面図、 第 9図は本発明第 3実施例 の I G B T構造を示す斜視断面図、 第 1 0図は本発明第 4実施例の I G B T構造を示す斜視断面図、 第 1 1図は本発明第 5実施例の I G B T構造を示す斜視断面図、 第 1 2図は第 1 1図に示すものの A A断面 図、 第 1 3図は第 1 1図に示すものの B B断面図、 第 1 4図は I G B Tの基本構造図、 第 1 5図および第 1 6図は従来の I G B T構造を示 す断面構造図である。 発明を実施するための最良の形態
以下、 本発明を図に示す実施例に基づいて説明する。
第 1図に本発明の第 1実施例を適用した I G B Tの斜視図を示す。 また、 第 2図, 第 3図はそれぞれ第 1図の A A断面図, B B断面図で ある。 これを製造工程に従って説明する。
まず、 半導体基板である P +層 1 1 (第 1半導体層) を用意し、 こ の表面に不純物を選択拡散して網目状の n +層 2 3を形成する。 次に この n +層 2 3が存在する側の P +層 1 1 の表面に、 気相成長法により 所定の耐圧を実現できる不純物濃度を持った n-層 1 2 (第 2半導体 層) を形成し、 この n-層 1 2により n +層 2 3を埋込層とする。
次に 3〜 6 // mの深さに p層 1 3 (第 3半導体層) , P層 2 1 を選 択拡散法により同時に形成する。 こ こで P層 2 1 は高耐圧化の目的で 形成したガ一 ドリ ングである。 さらに p層 1 3内に選択拡散法により n +層 1 4 (第 4半導体層) を、 また素子周辺部には n +層 2 0を同時 に形成する。 こ こで n +層 1 4 はソースとなり、 n +層 2 0 は後述する ように p層 1 3 と n-層 1 2の成す p n接合ダイオー ド (以下、 逆導 通ダイオードという) の力ソードとなる。
なお、 以上の製造工程において、 n-層 1 2の表面を酸化して形成 されたゲー ト酸化膜 1 5の上に形成されたゲー ト電極 1 6をマスク と して、 いわゆる D S A技術 (Diffusion Self Alignment) により p層 1 3 と n +層 1 4が自己整合的に形成され、 これによりチヤネルが形 成される。
その後、 層間絶緣膜 1 7を形成し、 続いて、 P層 1 3 , n +層 1 4 及び n +層 2 0にォーミ ック接触をとるために、 ゲー ト酸化膜 1 5 と 層間絶縁膜 1 7にコ ンタク ト孔を開口し、 アルミ ニウムを数 m蒸着 し、 選択エ ッチングしてソース電極 1 8 , ソース端子 3 1 , ゲー ト端 子 3 3 , 逆導通電極 1 9及び逆導通端子 3 2を形成する。
そして、 P +層 1 1 の裏面に金属膜を蒸着して、 ドレイ ン電極 2 2 を形成して、 逆導通端子 3 2 と ドレイ ン電極 2 2 とを外部導体 3 4に より接続し、 第 1〜 3図に示す I G B T 1を構成する。 また、 I G B T 1 はその構造を大別すると第 1〜 3図に示すように、 素子領域 4 , 高耐圧化領域 3 , 周辺領域 2に分けるこ とができる。
次に、 上記構成において、 その作動を説明する。
まず、 第 1図に示す I G B T 1 の逆方向特性すなわち逆導通機能に ついて第 3図を用いて説明する。 第 3図には逆導通状態の作動を説明 するために、 ソース電極 1 8に正, ドレイ ン電極 2 2に負の電圧が印 加されるように、 電源 V 3 と負荷抵抗 Rz_ がソース電極 1 8 と ドレイ ン電極 2 2間に接続されている。
上記構成において、 逆導通電流は、 P層 1 3 と n -層 1 2が成すダ ィオードすなわち逆導通ダイオードと、 P層 1 3 , n_層 1 2および P +層 1 1がそれぞれェミ ッタ, ベース, コ レクタを成す逆トラ ンジ スタの両方の経路で流れる。
まず、 逆導通ダイオードについて考えると、 逆導通電流は、 第 3図 中矢印 4 0〜 4 3にて示した経路、 すなわち電源 V 3 の正極→ソース 電極 1 8→ P層 1 3→n-層 1 2→ n +埋込層 2 3→n_層 1 2→n +層 2 0—逆導通電極 1 9および逆導通端子 3 2—外部導体 3 4→ドレイ ン電極 2 2→食荷抵抗
Figure imgf000008_0001
—電源 V3 の食極の経路で流れる。
この経路において、 I G B T 1 の逆導通ダイォ一 ドの順方向特性は、 P層 1 3 と n-層 1 2からなる P n接合の電気特性と、 p層 1 3→n - 層 1 2 (矢印 4 1 ) → n +埋込層 2 3→ n-層 1 2 (矢印 4 2 ) → n + 層 2 0に至る経路で決まる動作抵抗で決定される。 すなわち、 逆導通 ダイオー ドの動作抵抗 は、 (1)式で示される。 R i = R i 0+ R n + R 1 Z ··· (1)
ただし、 。は矢印 4 1で示される電流が n -層 1 2を横切る時の 抵抗で、 は n +埋込層 2 3を電流が横方向に流れる時の抵抗で、 R 12は矢印 4 2で示される電流が n -層 1 2を横切る時の抵抗である。
(1)式において、 R 1 (), R 12は十分小さい。 その理由は、 n -層 1 2 の抵抗率が数 1 0 Ω * cmと大き くても、 矢印 4 1 , 4 2で示される経 路が高々 1 0 0 / mと短いからである。 また、 も十分小さい。 そ の理由は、 n +埋込層 2 3 は高濃度でその抵抗率は十分小さ く設定し てあり、 またその網形状も十分細かく してあるからである。 すなわち (1)式で示される逆導通ダイオー ドの動作抵抗 は十分小さいものと なっている。
ここで、 n +埋込層 2 3が無い場合を考えると、 逆導通電流の経路 は第 3図において矢印 4 4で示されるように、 高抵抗の n -層 1 2を 長い距離にわたって通過することになり、 逆導通ダイォー ドの動作抵 抗は極めて大き く なる。
次に、 逆 ト ラ ンジスタについて考えると、 第 3図中矢印 4 7 にて示 した経路、 すなわちソース電極 1 8→ P層 1 3→ n -層 1 2→ P +層 1 1→ ドレイ ン電極 2 2 の経路で逆導通電流が流れることになる。
この経路において、 逆ト ラ ンジスタの順方向特性は、 ェミ ッタに相 当する P層 1 3からベースに相当する n—層 1 2に注入される正孔の 注入効率と、 この正孔がベース層に相当する n - 層 1 2を通過してコ レクタに相当する P +層 1 1 に到達する時の輪送効率によつて決まり、 注入効率と輸送効率の積がこの逆トラ ンジスタの順方向電流利得 orを 与える。 一般に、 ト ラ ンジスタのコ レクタ電流 I c とベース電流 I B の比は、 この電流利得 o を用いて、
I c a
I B 1 - で与えられ、 通常 o は 1 に近い値であるために、 コ レクタ電流 I c は ベース電流 I B より も大である。 こ こで、 P層 1 3 , n -層 1 2 , P + 層 1 1 の成す逆ト ラ ンジスタにおいて、 ベース電流 I B は前述の逆導 通ダイオー ドを流れる電流に相当する。 したがって、 この電流より も 大きい電流が逆 ト ラ ンジスタのコ レクタ電流として流れることになる。
以上の如く、 n +埋込層 2 3の存在により、 逆導通ダイオー ドの動 作抵抗のみならず、 逆トラ ンジスタの動作抵抗をも低下させることが でき、 これらの相乗効果により逆導通機能の動作抵抗を極めて小さ く することができる。
第 4図に、 n +埋込層 2 3がある場合 (特性線 Y ) と無い場合 (特 性線 N ) の I G B T 1 の電気特性を示す。 第 3象限が逆導通特性に相 当する。 第 4図をみて明らかのように、 n +埋込層 2 3が有る場合の 方が動作抵抗が小さ く、 大電流が流せることがわかる。
次に、 第 1図に示す I G B T 1 の順方向特性について第 2図を用い て説明する。 第 2図には順方向特性の作動を説明するために、 ドレイ ン電極 2 2 とソース電極 1 8間に電源 V 2 と負荷抵抗 RL が接続され、 ゲー ト電極 1 6 とソース電極 1 8間に電源 V , が接続されている。
上記構成において、 電子は矢印 4 5で示す経路に従って、 n +層 1 4→チャネル→n-層 1 2→ n +埋込層 2 3の網目部分 2 4→ P +層 1 1 の順に流れ、 一方、 正孔は矢印 4 6で示される経路に従って、 P + 層 1 1 ~ n +埋込層 2 3 の網目部分 2 4→ n -層 1 2→ P層 1 3の順に 流れる。 すなわち、 n +埋込層 2 3が存在する I G B T 1 においても、 本実施例では n +埋込層 2 3を網状に形成し、 この n +埋込層 2 3の網 目部分 2 4を電子, 正孔が通過できるようにしているため、 n +埋込 層 2 3 の網目間隔を適当に選ぶことにより、 電子, 正孔の通過に与え る影響を小さ く し、 η +埋込層 2 3が無い従来のものと同様に、 高耐 圧と低オ ン抵抗とを両立することができる。
さらに、 第 1図に示す I G B T 1 は逆導通機能の内蔵化のみならず ターンオフ時間を短縮することができる。 以下にその理由を説明する。 I G B Tの等価回路は第 5図で示される。 すなわち、 p n p ト ランジ スタ 5 0 , n p n ト ラ ンジスタ 5 1 , M O S F E T 5 2で構成され、 通常動作において n p n ト ラ ンジスタ 5 1が作動しないように短絡抵 抗 5 4 によってベース ' ェ ミ ッタ間が短絡されている。 すなわち、 I G B Tのターンオフ時間を決めるのは、 p n p トラ ンジスタ 5 0のタ —ンオフ時間である。 こ こで、 p n p ト ラ ンジスタ 5 0 のェ ミ ッ タ E は第 1〜 3図の P +層 1 1 , ベース Bは n 層 1 2 そしてコ レクタ Cは P層 1 3に対応している。
一般にバイ ポーラ ト ラ ンジスタ においてベース · エミ ク タ間に適当 な抵抗を接続すれば、 ベース中に蓄積した過剰な電荷がこの抵抗によ り抜き取られ、 ターンオフ時間が短縮できることが知られている。 す なわち、 第 5図において適当な低抵抗 5 3を p n p トラ ンジスタ 5 0 のべ一ス · エ ミ フ タ間に接続すれば p n p ト ラ ンジスタのターンオフ 時間は短縮され、 I G B T 1 のターンオフ時間は短縮されるこ とにな る。
p n p ト ラ ンジスタ 5 0のベースは n—層 1 2、 ェ ミ ッ タ は P +層 1 1 に相当することから、 第 5図の抵抗 5 3の抵抗値 R 53は (2)式であら わされる。
R 53 = R 1! + R 12 … ) ただし、 は ri +埋込層 2 3を電流が横方向に流れる時の抵抗、 R 12は n +埋込層 2 3 と n +層 2 0の間の抵抗であり、 (1)式で用いた R I I , R 1 Zとそれぞれ同一の抵抗である。
第 2 , 3図より明らかな様に、 n +埋込層 2 3 は接合面 3 0の全面 に網状に広がり、 かつ n—層 1 2 と電気的に接触している。 従って (2) 式中の は十分小さ く、 R 12も小さいので、 R53は小さ く でき、 P n p ト ラ ンジスタ 5 0のターンオフ時間は短縮でき、 ひいては I G B T 1 のターンォフ時間は短縮できることになる。
以上述べたように本実施例では、 n +埋込層 2 3を網状としている ために P +層 1 1からの正孔注入効率を損なう ことなく、 すなわちォ ン抵抗を増大することなく ターンオフ時間を短縮できるとともに、 逆 導通機能を内蔵化した構造を実現している。
なお、 本実施例において n +層 2 0 は n+層 1 4 と同時に形成でき、 第 1 4図に示すものの製造工程あるいは通常のパワー M O S F E Tと 同様の製造工程において、 網状の n +埋込層 2 3を形成する一工程を 付加することのみで、 すなわち第 1 5図に示すもののように基板の裏 側に素子領域 4 としての P +型領域と分離して逆導通ダイォー ド領域 5 としての n +型領域を形成する必要もなく、 工程を複雑化すること なく製造できる。 また、 一般に I G B Tの製造方法において、 導電型 の異なる基板同志の接合いわゆるウェハ直接接合を用いて製造するも のも知られているが、 この場合にも網状の n +埋込層を接合前の基板 のゥュハ接合界面に形成することにより構成することができる。
次に、 第 6〜 8図に第 2実施例を示す。 第 7図, 第 8図はそれぞれ 第 6図の斜視図に示すものの A A断面図、 B B断面図である。 なお、 第 1〜 3図と同一部分には同一符号を付してある。 第 6〜 8図が第 1 〜 3図と異なる点は、 n +埋込層 2 3の一部を変更したこ とである。 図において、 周辺領域 2 > 高耐圧化領域 3 , ソース端子 3 1及び逆導 通端子 3 2に対向する n +埋込層 2 3の部分、 すなわち素子領域 4に 対向する n +埋込層 2 3以外の部分を網目形状から網目の無い一様な n +層 2 3 3及び 2 3 1 に変更している。
この変更により、 n +層 2 0に対向する領域の n +埋込層 2 3 はその 領域において面積が大き く なり、 前記 (1), (2)式中の抵抗 R 1 !∑をさらに 小さ くすることができるため、 I G B T 1 の逆導通ダイオードの動作 抵抗 をさ らに小さ くでき、 かつ、 第 5図の等価回路に示す P n v トランジスタ 5 0のベース · エミ ッタ間の抵抗 R 53もさらに小さ く で きるので、 ターンオフ時間もさらに短縮できる。
また、 n +埋込層 2 3のパターン形状はその他、 種々変形実施する ことができる。 例えば上述した第 1 および第 2実施例では 11 + 埋込層 2 3を網形状すなわち縦横 2方向の格子状としていたが、 第 9図に示 す第 3実施例, 第 1 0図に示す第 4実施例のようにどちらか 1方向の みの縞形状、 あるいはこれら形状にとらわれることな く、 その目的を 逸脱しない範囲で形状の変更が可能である。 また、 第 6図の n +埋込 層 2 3 3 , 2 3 1 は I G B T 1 の周辺領域 2 , 高耐圧化領域 3 , ソ一 ス端子 3 1及び逆導通電極 1 9および逆導通端子 3 2 の全てに対向す る位置に形成する必要は無く、 これらの一部に n +埋込層 2 3 3 , 2 3 1 を形成しても同様の効果が得られる。
また、 n +埋込層 2 3 は必ずしも II +層 2 0下まで形成する必要はな く、 n -層 1 2 , P層 1 3によって形成される逆導通ダイオー ドの動 作抵抗を十分小さ くすることができればよ く、 例えば高耐圧化領域 3 下までであってもよい。
また、 n +埋込層 2 3 は必ずしも 11 -層 1 2 と P +層 1 1 の境界面に 位置する必要は無く、 境界面の近傍の n -層 1 2中であっても同様の 効果が得られる。
次に、 第 1 1 〜 1 3図を用いて本発明の第 5実施例を説明する。 第 1 1図は本発明の第 5実施例を適用した I G B Tの斜視断面図、 第 1 2図, 第 1 3図はそれぞれ第 1 1図に示すものの AA断面図, B B断 面図である。 なお、 第 1〜 3図と同一部分には同一符号を付してある, 第 1 1 〜 1 3図に示す第 5実施例が第 1〜 3図に示す第 1実施例と 異なる点は、 n +埋込層 2 3が +層 1 1内に、 該 P +層 1 1 の n -層 1 2 との境界面 (接合面) 3 0から深さ £だけ埋め込まれて形成されて いることである。 これは、 上記第 1実施例で説明した製造工程と同様 にして I G B T 1 を製作する場合に、 半導体基板である p +層 1 1表 面に不純物を選択拡散して網目状の η +層 2 3を形成し、 η -層 1 2を 気相成長させた後の工程において、 ウェハに熱処理を施すこ とにより η +埋込層 2 3を卩 +層 1 1内に埋め込んでいる。 すなわち、 熱処理ェ 程がウェハに施さ ると P +層 1 1 の不純物が n -層 1 2側に拡散し、 P +層 1 1 および n -層 1 2 により形成される P n接合位置が n -層 1 2側に移動することを利用しており、 その結果 n +埋込層 2 3が P ÷層 1 1 内に埋め込み形成されるものである。 なお、 この時、 接合面 3 0 と n +埋込層 2 3 との距離 £ , およびこれら両者間の P +層領域 1 1 ' の不純物濃度を制御することにより、 距離 を電子の拡散長以下とす る。
次に、 上記構成において、 その作動を説明する。
まず、 第 1 1図に示す I G B T 1 の逆方向特性すなわち逆導通機能 について第 1 3図を用いて説明する。 第 1 3図には逆導通状態の作動 を説明するために、 ソース電極 1 8に正, ドレイ ン電極 2 2に負の電 圧が印加されるように、 電源 V 3 と負荷抵抗 RL がソース電極 1 8 と ドレイ ン電極 2 2間に接続されている。
上記構成において、 逆導通電流は、 P層 1 3 と n-層 1 2が成すダ ィオー ドすなわち逆導通ダイオー ドと、 P層 1 3 , n-層 1 2および P +層 1 1がそれぞれェミ ッタ, ベース, コ レクタを成す逆 トラ ンジ スタの両方の経路で流れる。
まず、 逆導通ダイオードについて考えると、 逆導通電流は、 第 1 3 図中矢印 4 0〜 4 3にて示した経路、 すなわち電源 V3 の正極—ソー ス電極 1 8→P層 1 3→n-層 1 2→ P +層領域 1 1 ' →n +埋込層 2 3→ P +層領域 1 1 ' → n -層 1 2→ n +層 2 0→逆導通電極 1 9およ び逆導通端子 3 2→外部導体 3 4 ドレイ ン電極 2 2→負荷抵抗 RL →電源 V 3 の負極の経路で流れる。
この経路において、 I G B T 1 の逆導通ダイオードの順方向特性は、 P層 1 3 と n-層 1 2からなる P n接合の電気特性と、 p層 1 3→ n - 層 1 2 (矢印 4 1 ) →P +層領域 1 1 ' (矢印 4 1 ) →n +埋込層 2 3 → P +層領域 1 1 ' (矢印 4 2 ) →n -層 1 2 (矢印 4 2 ) →n +層 2 0に至る経路で決まる動作抵抗で決定される。 すなわち、 逆導通ダイ オー ドの動作抵抗 R , は、 (3)式で示される。
R , = R , o + R i , + R iZ+ R i3+ R i 4 …(3) ただし、 R 10は矢印 4 1 で示される電流が n -層 1 2を横切る時の 抵抗で、 は n +埋込層 2 3を電流が横方向に流れる時の抵抗で、 R 12は矢印 4 2で示される電流が n-層 1 2を横切る時の抵抗で、 (1) 式で定義したものと同じである。 また、 R 13は矢印 4 1 で示される電 流が P +層領域 1 1 ' を横切る時の抵抗で、 4は矢印 4 2で示され る電流が P +層領域 1 1 ' を横切る時の抵抗である。
(3)式において、 R 10, R n, R 12は (1)式でも述べたように十分小さ い。 また、 上述した逆導通電流の流れる経路において、 P +層領域 1 1 ' の幅 はキャ リ アの拡散長以下とされているために、 キャ リ アは 容易に P +層領域 1 1 ' を横切ることができ、 R 13, R 14も十分小さ いものである。 すなわち、 (3)式で示される逆導通ダイオー ドの動作抵 杭!?, は十分小さいものとなっている。
こ こで、 n +埋込層 2 3が無い場合を考えると、 逆導通電流の経路 は第 1 3図において矢印 4 4で示されるように、 高抵抗の η—層 1 2 を長い距離にわたって通過することになり、 逆導通ダイオードの動作 抵抗は極めて大き く なる。
次に、 逆 ト ラ ンジスタについて考えると、 第 1 3図中矢印 4 7 にて 示した経路、 すなわちソース電極 1 8→ P層 1 3→ n—層 1 2→ ( P + 層領域 1 1 ' ) → P +層 1 1→ドレイ ン電極 2 2 の経路で逆導通電流 が流れることになる。 すなわち、 第 1実施例で説明したように、 この 逆導通電流は、 前述の逆導通ダイオー ドを流れる電流より も大である 該逆 ト ラ ンジスタのコ レクタ電流として流れることになる。
以上の如く、 n +埋込層 2 3の存在により、 逆導通ダイオー ドの動 作抵抗のみならず、 逆 ト ラ ンジスタの動作抵抗をも低下させることが でき、 これらの相乗効果により逆導通機能の動作抵抗を極めて小さ く することができる。 なお、 本実施例による I G B T 1 も上記第 1実施 例と同様に、 その電気特性は第 4図に示すもの (特性線 Y) となる。 次に、 第 1 1図に示す I GB T 1の順方向特性について第 1 2図を 用いて説明する。 第 1 2図には順方向特性の作動を説明するために、 ドレイ ン電極 2 2 とソース電極 1 8間に電源 V 2 と負荷抵抗 R L が接 続され、 ゲ一 ト電極 1 6 とソース電極 1 8間に電源 V, が接続されて いる。
上記構成において、 電子は矢印 4 5で示す経路に従って、 n+層 1 4→チャネル→ n -層 1 2→ ( P +層領域 1 l ' → n +埋込層 2 3の網 目部分 2 4 ) → P +層 1 1の順に流れ、 一方、 正孔は矢印 4 6で示さ れる経路に従って、 P +層 l l→ ( n +埋込層 2 3の網目部分2 4→ 層領域 1 1 ' ) →n-層 1 2→P層 1 3の順に流れる。 すなわち、 本 実施例では n +埋込層 2 3が形成されていても、 この n+埋込層 2 3の 網目部分 2 4を電子, 正孔が通過できるようになっており、 さらに p · 層 1 1 ( P +層領域 1 1 ' ) と n-層 1 2 とは接合面 3 0の全面を介し てキャ リ アの授受を行う ことができ、 n +埋込層 2 3により電子, 正 孔の流れが阻害されることなく、 n+埋込層 2 3が無い従来のものと 同様に、 高耐圧と低ォン抵抗とを両立することができることになる。
さらに、 第 1 1図に示す I G B T 1 は逆導通機能の内蔵化のみなら ずターンオフ時間を短縮することができる。 以下にその理由を説明す る。 第 1実施例で示したように、 I G B T 1の等価画路は第 5図で示 され、 また、 I G B Tのターンオフ時間を決めるのは、 p n p トラ ン ジスタ 5 0のターンオフ時間である。 なお、 p n p ト ラ ンジスタ 5 0 のェ ミ ッタ Eは第 1 1〜 1 3図の P +層 1 1 , ベース Bは n 層 1 2そ してコ レクタ Cは p層 1 3に対応しており、 ベース B中に蓄積した過 剰な電荷を抜取り、 ターンオフ時間を短縮させるためにベース Β · ェ ミ ッタ E間に接続される適当な低抵抗 5 3の抵抗値 R53は、 本実施例 の場合、 (4)式であらわされる。
R 53 = R 1 1十 R 12 + R! 3 + R H ··· (4) ただし、 R ,,は n +埋込層 2 3を電流が横方向に流れる時の抵抗、 R 12は n-層 1 2を電流が横切る時の抵抗、 R 13> R 14は p +層領域 1 1 ' を電流が横切る時の抵抗であり、 (3)式で用いた Rn R^とそれ ぞれ同一の抵抗である。
第 1 2 , 1 3図より明らかな様に、 n +埋込層 2 3 は、 接合面 3 0 の全面に平行に網状に広がっている。 また、 P +層領域 1 1 ' の幅 £ はキャ リ アの拡散長以下であるためにキャ リ アは容易に横切ること力く でき、 その抵抗 R 13, R 14は十分小さい。 また、 前述のように、 (4)式 中の R Hは十分小さ く、 R 12も小さい。 従って、 R 53は小さ くでき、 p n p ト ラ ンジスタ 5 0のターンォフ時間は短縮でき、 ひいては I G B T 1 のターンオフ時間は短縮できることになる。
以上述べたように本実施例では、 n +埋込層 2 3を網状とし、 かつ 接合面 3 0 よりキャ リ アの拡散長以下の距離 £だけ p +層 1 1側に離 れた位置に該 n +埋込層 2 3を形成しているために、 p +層 1 1 と n— 層 1 2 との接合面 3 0 の面積の減少はな く、 しかして p +層 1 1から の正孔注入効率を損なう ことなく, すなわちオン抵抗を増大すること な く ターンオフ時間を短縮できるとともに、 逆導通機能を内蔵化した 構造を実現している。
さらに、 第 5実施例において、 距離 £を変えることにより、 ターン オフ時間を制御することができる。
なお、 接合面 3 0より距離 £だけ p +層 1 1 中に離れた位置に n +埋 込層 2 3を形成する方法としては、 上述の熱処理を利用する他に、 n + 埋込層 2 3の拡散形成後にさらに P +層を気相成長させるようにする 方法, あるいはウェハ直接接合を応用する方法等、 種々の方法を適用 することができる。
また、 P +層 1 1 中に n +埋込層 2 3を形成した第 5実施例において も、 上述した第 2, 第 3 , 第 4実施例のように n +埋込層 2 3のバタ ーン形状は、 その目的を逸脱しない範囲で種々の変形実施が可能であ る。 ,
なお、 上述した種々の実施例において、 高耐圧化領域 3 は I G B T 使用条件によっては必ずしも形成されるものではない。
さらに、 上述した種々の実施例では、 第 1導電型として P型, 第 2 導電型として n型を用いた例を説明したが、 これらの導電型を逆にし た場合も本発明は有効である。 産業上の利用可能性
以上のように、 本発明に係る絶縁ゲー ト型バイポーラ トラ ンジスタ は、 高耐圧と低オン抵抗を両立できるパワー素子として有効であり、 特にモータを P W M (パルス幅変調) 制御にて駆動するためのィ ンバ ータ等, 電力変換装置の電力用スイ ッチング素子として用いた場合、 その一体化した逆導通機能によりモータ電流を還流させることができ て非常に有効である。

Claims

請求の範囲
1 . 第 1導電型の第 1半導体層と、
この第 1半導体層に接する第 2導電型の第 2半導体層と、
この第 2半導体層内に形成されるとともに、 前記第 2半導体層表面 に接合部が終端するように部分的に形成された第 1導電型の第 3半導 体層と、
この第 3半導体層内に形成されるとともに、 前記第 3半導体層表面 に接合部が終端するように部分的に形成された第 2導電型の第 4半導 体層と、
前記第 2半導体層と第 4半導体層間の前記第 3半導体層表面をチヤ ネル領域として、 少なく ともこのチヤネル領域上にゲ一 ト絶縁膜を介 して形成されたゲー ト電極と、
前記第 3半導体層と前記第 4半導体層の両方とに接触部を有するソ ース電極と、
前記第 1半導体層を介して ド レイ ン電流を供給する ドレイ ン電極と、 こ の ド レイ ン電極と電気的に接続され、 前記ド レイ ン電流と逆方向 の逆導通電流を流すベく前記第 2半導体層内の所定領域に形成された 第 2導電型の第 5半導体層と、
前記第 1半導体層と前記第 2半導体層の境界面又は境界面近傍に、 前記第 2半導体層より も高不純物濃度に形成されて、 前記第 2半導体 層のうち前記第 5半導体層から離れた領域と前記第 5半導体層との間 における電気抵抗を小さ くするとともに、 前記第 1半導体層と前記第 2半導体層との間のキヤ リ ァの授受のために該キャ リ ァの通過する領 域を残した所定のパターン形状を有して形成された第 2導電型の第 6 半導体層と
を有して、 逆導通機能を備えたことを特徴とする絶縁ゲー ト型バイ ボーラ ト ラ ンジスタ。
2 . 前記第 6半導体層は、 前記第 2半導体層と接触面を有するとと もに、 前記第 1半導体層と前記第 2半導体層との間のキ ヤリアの授受 のための前記第 1半導体層と前記第 2半導体層との接触面を残すよう にして該キ ャ リ アの通過する領域が設定された所定のパターン形状を 有して形成されていることを特徴とする請求の範囲第 1項記載の絶縁 ゲー ト型バイ ポーラ ト ラ ンジスタ。
3 . 前記第 6半導体層は、 前記第 1半導体層と前記第 2半導体層の 境界面近傍の前記第 1半導体層内に形成され、 その形成位置は前記第 1半導体層と前記第 2半導体層の境界面からの距離が前記第 1半導体 層における少数キャリァの拡散長以下となる位置に規定されており、 さらに、 前記第 1半導体層と前記第 2半導体層との間のキ ヤリ アの授 受のために前記第 1半導体層内を多数キャリ ァが通過するための領域 を残した所定のバタ一ン形状を有して形成されていることを特徴とす る請求の範囲第 1項記載の絶縁ゲー ト型バイ ポーラ ト ラ ンジスタ。
4 . 前記所定のパターン形状は、 少なく とも前記第 3半導体層に対 向する領域において、 網形状あるいは縞形状であることを特徴とする 請求の範囲第 1項記載の絶緣ゲ一 ト型バイポーラ ト ラ ンジスタ。
5 . 前記所定のパターン形状は、 少なく とも前記第 3半導体層に対 向する領域において、 網形状あるいは縞形状であることを特徴とする 請求の範囲第 2項記載の絶緣ゲー ト型バイ ボーラ トランジスタ。
6 . 前記所定のパターン形状は、 少なく とも前記第 3半導体層に対 向する領域において、 網形状あるいは縞形状であることを特徴とする 請求の範囲第 3項記載の絶縁ゲー ト型バイポーラ ト ラ ンジスタ。
7 . 前記第 5半導体層は、 前記第 2半導体層表面の周縁部に形成さ れ、 前記ド レイ ン電極と導体により電気的に接続されていることを特 徴とする請求の範囲第 1項記載の絶緣ゲー ト型バイ ポーラ トランジス タ。
8 . 前記第 6半導体層が、 前記第 2半導体層の前記第 1半導体層と の境界面又は境界面近傍において、 前記第 2半導体層表面の周縁部に 形成された前記第 5半導体層に対向する領域にまで延在していること を特徴とする請求の範囲第 7項記載の絶緣ゲー ト型バイ ポーラ ト ラ ン ジスタ。
9 . 前記第 1半導体層と前記第 2半導体層の境界面又は境界面近傍 において、 前記第 5半導体層に対向した領域は、 前記第 6半導体層が その領域全部を覆うようにして形成されていることを特徴とする請求 の範囲第 8項記載の絶緣ゲー ト型バイポーラ ト ラ ンジスタ。
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