JPH0783115B2 - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPH0783115B2 JPH0783115B2 JP61062330A JP6233086A JPH0783115B2 JP H0783115 B2 JPH0783115 B2 JP H0783115B2 JP 61062330 A JP61062330 A JP 61062330A JP 6233086 A JP6233086 A JP 6233086A JP H0783115 B2 JPH0783115 B2 JP H0783115B2
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- 239000000758 substrate Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
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- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、高耐圧，大電流のスイッチング素子として用
いることができる伝導度変調型の絶縁ゲート型電界効果
トランジスタに関するものである。
いることができる伝導度変調型の絶縁ゲート型電界効果
トランジスタに関するものである。
従来の技術 近年、伝導度変調型の絶縁ゲート型電界効果トランジス
タ（以下MOSFETと記す）は、高耐圧素子の場合でも伝導
度の変調を用いて直列抵抗成分を低下させることができ
るため、大電流動作が可能であるという長所を有するた
め、その開発が活発である。（例えば、ITEM Thechnica
l Digest1982,PP264−267） 以下、図面を参照しながら、上述したような従来の伝導
度変調型MOSFETについて説明する。
タ（以下MOSFETと記す）は、高耐圧素子の場合でも伝導
度の変調を用いて直列抵抗成分を低下させることができ
るため、大電流動作が可能であるという長所を有するた
め、その開発が活発である。（例えば、ITEM Thechnica
l Digest1982,PP264−267） 以下、図面を参照しながら、上述したような従来の伝導
度変調型MOSFETについて説明する。
第３図は、従来の伝導度変調型MOSFETの構造断面図を示
すものである。第３図において、31は正孔を注入するた
めに設けているP+型高濃度領域である。32は高電圧印加
時に電界を緩和する低濃度n-型ドレイン領域である。33
はMOSFETのチャネルを形成するためのｐ型バックゲート
領域である。34はソース領域となる高濃度n+型領域であ
る。35は絶縁のためのSiO2膜である。36はゲート電極で
ある。37はソース領域３とバックゲート領域４とを電気
的接続するためのAl電極である。
すものである。第３図において、31は正孔を注入するた
めに設けているP+型高濃度領域である。32は高電圧印加
時に電界を緩和する低濃度n-型ドレイン領域である。33
はMOSFETのチャネルを形成するためのｐ型バックゲート
領域である。34はソース領域となる高濃度n+型領域であ
る。35は絶縁のためのSiO2膜である。36はゲート電極で
ある。37はソース領域３とバックゲート領域４とを電気
的接続するためのAl電極である。
第４図は、第３図の伝導度変調型MOSFETの等価回路をあ
らわしたものである。41は第３図におけるソース領域37
の端子を意味する。42は第３図におけるゲート領域36の
端子を意味する。43は第３図におけるp+領域31の端子を
意味している。44は第３図においてゲート36,ソース34,
ドレイン32からなるMOSFETをあらわしている。45は第３
図においてエミッタ31,ベース32,コレクタ33からなる内
蔵されたpnpトランジスタをあらわしている。R1は第３
図における低濃度n-型領域32の直列抵抗成分をあらわし
ている。
らわしたものである。41は第３図におけるソース領域37
の端子を意味する。42は第３図におけるゲート領域36の
端子を意味する。43は第３図におけるp+領域31の端子を
意味している。44は第３図においてゲート36,ソース34,
ドレイン32からなるMOSFETをあらわしている。45は第３
図においてエミッタ31,ベース32,コレクタ33からなる内
蔵されたpnpトランジスタをあらわしている。R1は第３
図における低濃度n-型領域32の直列抵抗成分をあらわし
ている。
以上のように構成された伝導度変調型MOSFETについて、
以下その動作を説明する。
以下その動作を説明する。
まず、第４図において、端子41を接地し、端子43に正の
DC電圧を与えておき、ゲート42に正の電圧を印加すると
MOSFET44はオンになり、内蔵pnpトランジスタ45のベー
ス電位は低下する。この結果、pnpトランジスタ45がオ
ンになり素子に電流が流れる。
DC電圧を与えておき、ゲート42に正の電圧を印加すると
MOSFET44はオンになり、内蔵pnpトランジスタ45のベー
ス電位は低下する。この結果、pnpトランジスタ45がオ
ンになり素子に電流が流れる。
発明が解決しようとする問題点 しかしながら、上記のような構成では、内蔵されたpnp
トランジスタ45のオン時のベース電位は、MOSFET44の状
態によってのみ決定されており、pnpトランジスタのベ
ースはエミッタに対して過大な順バイアスを与えられる
ことになるため、内蔵pnpトランジスタで決まるスイッ
チング時間が大きくなる。また、ゲートを切り換えて接
地した場合、ベースの電位は電気的に浮いた状態となる
ため、内蔵pnpトランジスタの耐圧は、BVCE(O)で決まる
低い耐圧しか得られず、耐圧の低い素子しか得られない
という欠点がある。
トランジスタ45のオン時のベース電位は、MOSFET44の状
態によってのみ決定されており、pnpトランジスタのベ
ースはエミッタに対して過大な順バイアスを与えられる
ことになるため、内蔵pnpトランジスタで決まるスイッ
チング時間が大きくなる。また、ゲートを切り換えて接
地した場合、ベースの電位は電気的に浮いた状態となる
ため、内蔵pnpトランジスタの耐圧は、BVCE(O)で決まる
低い耐圧しか得られず、耐圧の低い素子しか得られない
という欠点がある。
本発明は上記欠点に鑑み、スイッチング速度を短くする
とともに耐圧を向上させることのできる伝導度変調型MO
SFETを提供するものである。
とともに耐圧を向上させることのできる伝導度変調型MO
SFETを提供するものである。
問題点を解決するための手段 上記問題を解決するために、本発明の伝導度変調型MOSF
ETは、従来の構造に加えて内蔵トランジスタのベース領
域を、内蔵トランジスタのエミッタとなる高濃度領域と
電気的に接続して構成されている。
ETは、従来の構造に加えて内蔵トランジスタのベース領
域を、内蔵トランジスタのエミッタとなる高濃度領域と
電気的に接続して構成されている。
作 用 この構成によって、内蔵トランジスタのベースがエミッ
タと接続されているため、このトランジスタのベースに
過大な順バイアスがかからない。したがって、過剰な注
入が生じず、スイッチング速度、特に立ち下がり時間が
短くなる。また、素子の耐圧はトランジスタのBVCE(S)
と等しくなるため、BVCE(O)よりも高耐圧となる。
タと接続されているため、このトランジスタのベースに
過大な順バイアスがかからない。したがって、過剰な注
入が生じず、スイッチング速度、特に立ち下がり時間が
短くなる。また、素子の耐圧はトランジスタのBVCE(S)
と等しくなるため、BVCE(O)よりも高耐圧となる。
実施例 以下、本発明の一実施例を図面にもとずいて説明する。
第１図は本発明の伝導度変調型MOSFETの構造断面図を示
すものである。第１図において、１は正孔を注入するた
めのP+型高濃度領域である。２は高電圧印加時に電界を
緩和する低濃度n-型ドレイン領域である。３はMOSFETの
チャネルを形成するためのｐ型バックゲート領域であ
る。４はMOSFETのソース領域となる高濃度n+型領域であ
る。５は絶縁のためのSiO2膜である。６はゲート電極で
ある。７はソース領域４とバックゲート領域３と電気的
に接続をとるためのAl電極である。８は内蔵pnpトラン
ジスタのベース電位をとるためのn+ベースコンタクト領
域である。９は内蔵pnpトランジスタのベース電極であ
る。n+ベースコンタクト領域８は素子全体の周囲を完全
にとり囲むように形成されている。10はp+型高濃度領域
１とベース電極９とを結線した端子である。
すものである。第１図において、１は正孔を注入するた
めのP+型高濃度領域である。２は高電圧印加時に電界を
緩和する低濃度n-型ドレイン領域である。３はMOSFETの
チャネルを形成するためのｐ型バックゲート領域であ
る。４はMOSFETのソース領域となる高濃度n+型領域であ
る。５は絶縁のためのSiO2膜である。６はゲート電極で
ある。７はソース領域４とバックゲート領域３と電気的
に接続をとるためのAl電極である。８は内蔵pnpトラン
ジスタのベース電位をとるためのn+ベースコンタクト領
域である。９は内蔵pnpトランジスタのベース電極であ
る。n+ベースコンタクト領域８は素子全体の周囲を完全
にとり囲むように形成されている。10はp+型高濃度領域
１とベース電極９とを結線した端子である。
以上のように構成された伝導度変調型MOSFETの動作を等
価回路図を用いて説明する。
価回路図を用いて説明する。
第２図は第１図の伝導度変調型MOSFETの等価回路をあら
わしたものである。21は第１図におけるソース領域の端
子７を意味する。22は第１図におけるゲート電極６の端
子を意味する。23は第１図における端子10を意味してい
る。24は第１図において６をゲート,4をソース,2をドレ
インとするMOSFETをあらわしている。25は第１図におい
て１をエミッタ,2をベース,3をコレクタとする内蔵され
たpnpトランジスタをあらわしている。R1は第１図にお
ける低濃度n-型ドレイン領域２の直列抵抗成分をあらわ
している。R2第１図のMOSFETのドレイン側チャネル端か
らベース電極９までの低濃度n-型領域の直列抵抗成分を
あらわしている。
わしたものである。21は第１図におけるソース領域の端
子７を意味する。22は第１図におけるゲート電極６の端
子を意味する。23は第１図における端子10を意味してい
る。24は第１図において６をゲート,4をソース,2をドレ
インとするMOSFETをあらわしている。25は第１図におい
て１をエミッタ,2をベース,3をコレクタとする内蔵され
たpnpトランジスタをあらわしている。R1は第１図にお
ける低濃度n-型ドレイン領域２の直列抵抗成分をあらわ
している。R2第１図のMOSFETのドレイン側チャネル端か
らベース電極９までの低濃度n-型領域の直列抵抗成分を
あらわしている。
以上のように構成された伝導度変調型MOSFETについて、
以下その動作を説明する。
以下その動作を説明する。
まず、第２図において端子21を接地し、端子23に正の電
圧を与えておき、ゲート端子22に正の電圧を印加すると
MOSFET24はオンになり、内蔵pnpトランジスタ25のベー
ス電位は低下する。この結果、pnpトランジスタ25がオ
ンになる。その時に、ベース電位は抵抗R2を介して端子
23と結線あれているため、ベース電位はMOSFET24のオン
抵抗と抵抗R2で分圧された電圧となる。このため過大な
順バイアス電圧が印加されず、従って過剰な正孔の注入
が生じにくいためスイッチングスピードが向上する。ま
た、ベース電位は、 MOSFET24がオフの場合、エミッタ電位と等しくなるた
め、pnpトランジスタの耐圧はBVCE(S)となり、素子の耐
圧が向上する。以上のように、本実施例によれば、内蔵
pnpトランジスタのベース領域の電位を、エミッタとな
るp+型高濃度基板と等しくなるように接続することによ
り、スイッチング特性の向上と高耐圧化を行なうことが
できる。
圧を与えておき、ゲート端子22に正の電圧を印加すると
MOSFET24はオンになり、内蔵pnpトランジスタ25のベー
ス電位は低下する。この結果、pnpトランジスタ25がオ
ンになる。その時に、ベース電位は抵抗R2を介して端子
23と結線あれているため、ベース電位はMOSFET24のオン
抵抗と抵抗R2で分圧された電圧となる。このため過大な
順バイアス電圧が印加されず、従って過剰な正孔の注入
が生じにくいためスイッチングスピードが向上する。ま
た、ベース電位は、 MOSFET24がオフの場合、エミッタ電位と等しくなるた
め、pnpトランジスタの耐圧はBVCE(S)となり、素子の耐
圧が向上する。以上のように、本実施例によれば、内蔵
pnpトランジスタのベース領域の電位を、エミッタとな
るp+型高濃度基板と等しくなるように接続することによ
り、スイッチング特性の向上と高耐圧化を行なうことが
できる。
なお、第１の実施例ではn+領域を素子周辺部に設けた
が、n+領域は素子周辺部に形成することに限定されるも
のではなく、n+ベース電位をp+エミッタと同電位にとる
という機能を有するものであれば何でもよい。例えば、
側面あるいは裏面にn+領域を設けることができる。
が、n+領域は素子周辺部に形成することに限定されるも
のではなく、n+ベース電位をp+エミッタと同電位にとる
という機能を有するものであれば何でもよい。例えば、
側面あるいは裏面にn+領域を設けることができる。
発明の効果 以上のように本発明は、内蔵pnpトラジスタのベースと
エミッタの電位を等しくすることにより、スイッチング
速度の向上、特に立ち下がり時間を短くすることができ
るとともに、素子の耐圧を向上させることができ、その
実用的効果は大なるものがある。
エミッタの電位を等しくすることにより、スイッチング
速度の向上、特に立ち下がり時間を短くすることができ
るとともに、素子の耐圧を向上させることができ、その
実用的効果は大なるものがある。
第１図は本発明の第１の実施例における伝導度変調型MO
SFETの断面構造図、第２図はその等価回路図、第３図は
従来の伝導度変調型MOSFETの断面構造図、第４図は従来
の構造における等価回路図である。 １……ｐ型高濃度領域、２……低濃度ｎ型ドレイン領
域、３……ｐ型バックゲート領域、４……高濃度ｎ型ソ
ース領域、５……SiO2膜、６……ゲート電極、７……ソ
ース電極、８……n+ベースコンタクト領域、９……ベー
ス電極。
SFETの断面構造図、第２図はその等価回路図、第３図は
従来の伝導度変調型MOSFETの断面構造図、第４図は従来
の構造における等価回路図である。 １……ｐ型高濃度領域、２……低濃度ｎ型ドレイン領
域、３……ｐ型バックゲート領域、４……高濃度ｎ型ソ
ース領域、５……SiO2膜、６……ゲート電極、７……ソ
ース電極、８……n+ベースコンタクト領域、９……ベー
ス電極。
Claims (1)
- 【請求項１】一導電型の基板上に形成された逆導電型の
ドレイン領域と、前記ドレイン領域の内部表面の一部分
に形成された一導電型のバックゲート領域と、前記バッ
クゲート領域の内部表面の一部分に形成された逆導電型
のソース領域と、前記バックゲート領域の外部でかつ前
記ドレイン領域の内部表面の一部分に形成された逆導電
型の高濃度領域よりなり、前記高濃度領域と前記基板が
基板外部において電気的に接続されていることを特徴と
する絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062330A JPH0783115B2 (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61062330A JPH0783115B2 (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62219667A JPS62219667A (ja) | 1987-09-26 |
| JPH0783115B2 true JPH0783115B2 (ja) | 1995-09-06 |
Family
ID=13197015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61062330A Expired - Lifetime JPH0783115B2 (ja) | 1986-03-20 | 1986-03-20 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783115B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0450082B1 (en) * | 1989-08-31 | 2004-04-28 | Denso Corporation | Insulated gate bipolar transistor |
| JP2810821B2 (ja) * | 1992-03-30 | 1998-10-15 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2007027432A (ja) | 2005-07-15 | 2007-02-01 | Sanken Electric Co Ltd | 半導体装置 |
| JP2008258643A (ja) * | 2008-05-19 | 2008-10-23 | Sanken Electric Co Ltd | 半導体装置 |
| WO2012153473A1 (en) * | 2011-05-06 | 2012-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594077A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 電界効果トランジスタ |
-
1986
- 1986-03-20 JP JP61062330A patent/JPH0783115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62219667A (ja) | 1987-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |