TWI618245B - 半導體裝置、功率二極體及整流器 - Google Patents

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小林聰
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Abstract

目的在於提供具有例如耐高壓、低逆向飽合電流、及高開啟狀態電流等電特徵之半導體裝置。特別地，目的在於提供包含非線性元件的功率二極體及整流器。本發明的實施例是半導體裝置，其包含：第一電極；閘極絕緣層，遮蓋第一電極；氧化物半導體層，接觸閘極絕緣層及與第一電極重疊；成對的第二電極，遮蓋氧化物半導體層的端部；絕緣層，遮蓋成對的第二電極以及氧化物半導體層；以及，第三電極，接觸絕緣層以及在成對的第二電極之間。成對的第二電極接觸氧化物半導體層的端表面。

Description

半導體裝置、功率二極體及整流器
本發明的技術領域係關於使用氧化物半導體的半導體裝置。
在本說明書中，半導體裝置一般意指可以藉由使用半導體特性而作用的所有裝置。在本說明書中，電晶體包含於非線性元件中，非線性元件是半導體裝置，以及，包含非線性元件的電光裝置、半導體電路、及電子裝置都包含於半導體裝置中。
包含於例如以平板顯示器為代表的顯示裝置(例如液晶顯示裝置及發光顯示裝置)中的很多電晶體包含例如非晶矽或多晶矽等矽半導體材料且形成於玻璃基底上。
以呈現半導體特徵的金屬氧化物取代此矽半體，用於電晶體之技術引起注意。注意，在本說明書中，半導體特徵的金屬氧化物稱為氧化物半導體。
關於氧化物半導體，可為例如氧化鎢、氧化錫、氧化銦、或氧化鋅等單成分金屬氧化物以及均質化合物之In- Ga-Zn為基礎的氧化物半導體。舉例而言，專利文獻1及專利文獻2中已揭示使用金屬氧化物形成的電晶體應用至影像顯示裝置等中的像素的切換元件之技術。
關於使用矽半導體形成的半導體裝置，有用於高功率應用的半導體裝置，例如包含金屬及氧化物絕緣膜(金屬氧化物場效電晶體(MOSFET))的場效電晶體、接面場效電晶體(JFET)、及肖特基能障二極體。
特別地，碳化矽(SiC)是矽為基礎的半導體材料，其用於肖特基能障二極體中，肖特基能障二極體具有小的逆向飽合電流及優良的耐受電壓特徵(請參見專利文獻3)。
[參考文獻]
[專利文獻1]：日本公開專利申請號2007-123861
[專利文獻2]：日本公開專利申請號2007-096055
[專利文獻3]：日本公開專利申請號2000-133819
用於高功率應用的半導體裝置需要不同的電子特徵，例如高耐受電壓、低逆向飽合電流、及高開啟狀態電流，但是，當真正製造具有此電特徵的半導體裝置時，會有很多問題。
舉例而言，碳化矽具有難以取得具有良好品質的晶體，以及，用於製造半導體裝置的製程溫度高。舉例而 言，使用離子佈植法，以在碳化矽中形成雜質區；在該情形中，需要1500℃或更高溫的熱處理，以修復離子佈植造成的晶體缺陷。
此外，由取含有碳，所以，具有無法以熱氧化形成具有良好品質的絕緣層。此外，碳化矽在化學上是很穩定的，且不容易由一般濕蝕刻蝕刻。
此外，由於用於高功率應用的半導體裝置當大量熱流經時會產生熱，所以，用於高功率應用的半導體裝置需要允許散熱的結構。
如此，慮及上述問題，本發明的一實施例之目的在於提供具有例如高耐受電壓、逆向飽合電流、及高開啟狀態電流等電特徵之半導體裝置。特別地，本發明的實施例之目的在於提供功率二極體以及包含非線性元件的整流器。
本發明的實施例是半導體裝置，其包含第一電極、遮蓋第一電極的閘極絕緣層、與第一電極重疊且接觸閘極絕緣層之氧化物半導體層、遮蓋氧化物半導體層的端部之成對的第二電極、遮蓋成對的第二電極及氧化物半導體層之絕緣層、以及成對第二電極之間接觸絕緣層的第三電極。成對的第二電極接觸氧化物半導體層的端表面。
注意，在本說明書中，在閘極絕緣層側上的氧化物半導體層的表面稱為底部表面的情形中，氧化物半導體的端表面包含頂部表面及側表面。亦即，在通道形成區及接觸閘極絕緣層的區域除外之區域中，成對的第二電極接觸氧化物半導體層。因此，成對的第二電極作為熱槽，以及， 當因為電流在包含通道形成區的氧化物半導體層中流動而產生熱時，成對的第二電極可以將熱散熱至外部。
本發明的另一實施例是在上述半導體裝置中，n+層設於閘極絕緣層與氧化物半導體層的端部之間、以及成對的第二電極之間，以降低成對的第二電極與氧化物半導體層之間的接觸電阻。
氧化物半導體中的空乏層具有大厚度；因此，在半導體裝置中，藉由增加氧化物半導體層的厚度，可以取得高開啟狀態電流。換言之，本發明的另一實施例是半導體裝置，其中，氧化物半導體層的厚度大於或等於0.1μm且低於或等於50μm，較佳地大於或等於0.5μm且低於或等於20μm。
氧化物半導體層可以是結晶氧化物半導體層。藉由此結構，可以取得高度可靠的半導體裝置，其中，可以抑制導因於可見光或紫外光照射之電特徵變異。結晶氧化物半導體層包含包括c軸對齊(也稱為C軸對齊晶體(CAAC))的氧化物，其既非單晶結構，也非非晶結構。注意，成對的結晶氧化物半導體層包含晶粒。換言之，本發明的另一實施例是上述半導體裝置，其中，氧化物半導體層是結晶氧化物半導體層，以及，結晶氧化物半導體層具有平行於結晶氧化物半導體層的表面之a-b平面，以及，在垂直於表面的方向上具有c軸對齊。
本發明的另一實施例是上述半導體裝置，其中，結晶氧化物半導體層包含鋅及銦中之一或二者。
本發明的另一實施例是上述半導體裝置，其中，第一電極作為閘極電極，成對的第二電極作為源極電極和汲極電極，以及第三電極作為背閘極電極。
關於上述半導體裝置，可為功率二極體，其中，眾多非線性元件在順向上串聯。換言之，本發明的另一實施例是包含眾多非線性元件的功率二極體。非線性元件包含第一電極、遮蓋第一電極的閘極絕緣層、與第一電極重疊且接觸閘極絕緣層的氧化物半導體層、接觸氧化物半導體層的成對第二電極、遮蓋成對第二電極及氧化物半導體層的絕緣層、以及接觸絕緣層且在成對第二電極之間的第三電極。成對第二電極接觸氧化物半導體層的端表面，成對第二電極之一接觸第一電極而以閘極絕緣層設於其間，以及，非線性元件在順向上串聯。
關於上述半導體裝置，可為整流器，其包含具有上述結構的二非線性元件。換言之，本發明的另一實施例是包含第一非線性元件及第二非線性元件的整流器。第一非線性元件及第二非線性元件均包含第一電極、遮蓋第一電極的閘極絕緣層、與第一電極重疊且接觸閘極絕緣層的氧化物半導體層、接觸氧化物半導體層的成對第二電極、遮蓋成對第二電極及氧化物半導體層的絕緣層、以及接觸絕緣層且在成對第二電極之間的第三電極。成對第二電極接觸氧化物半導體層的端表面，成對第二電極之一接觸第一電極而以閘極絕緣層設於其間，第一非線性元件的陽極連接至低電位側上的參考電位，第一非線性元件的陰極連接至 第二非線性元件的輸入部及陽極，以及，第二非線性元件的陰極連接至輸出部。
此外，關於上述半導體裝置，可為整流器，其包含具有上述結構的四非線性元件。換言之，本發明的另一實施例是包含第一至第四非線性元件的整流器。第一至第四非線性元件均包含第一電極、遮蓋第一電極的閘極絕緣層、與第一電極重疊且接觸閘極絕緣層的氧化物半導體層、接觸氧化物半導體層的成對第二電極、遮蓋成對第二電極及氧化物半導體層的絕緣層、以及接觸絕緣層且在成對第二電極之間的第三電極。成對第二電極接觸氧化物半導體層的端表面，成對第二電極之一接觸第一電極而以閘極絕緣層設於其間。第一非線性元件的陽極連接至低電位側上的參考電位，及其陰極連接至第一輸入部。第二非線性元件的陽極連接至第一輸入部及其陰極連接至輸出部。第三非線性元件的陽極連接至第二輸入部及其陰極連接至輸出部。第四非線性元件的陽極連接至低電位側上的參考電位，及其陰極連接至第二輸入部。
提供比習知的半導體具有例如更高耐受電壓及更低逆向飽合電流以及具有更高的開啟狀態電流等特徵之半導體裝置。此外，提供可以抑制導因於熱產生的劣化之半導體裝置。
10a‧‧‧濺射裝置
10b‧‧‧濺射裝置
10c‧‧‧濺射裝置
11‧‧‧基應供應室
12a‧‧‧載鎖室
12b‧‧‧載鎖室
13‧‧‧轉移室
14‧‧‧卡匣埠
15‧‧‧基底加熱室
100‧‧‧電晶體
102‧‧‧基部絕緣層
103‧‧‧第一電極
104‧‧‧佈線
105‧‧‧閘極絕緣層
106‧‧‧氧化物半導體層
107‧‧‧氧化物半導體層
108‧‧‧導體膜
109a‧‧‧第二電極
109b‧‧‧第二電極
110‧‧‧佈線
111‧‧‧絕緣層
113‧‧‧第三電極
114‧‧‧佈線
115‧‧‧膜
117a‧‧‧n+層
117b‧‧‧n+層
120‧‧‧結晶氧化物半導體堆疊
126‧‧‧氧化物半導體層
150‧‧‧開口部
200‧‧‧電晶體
300‧‧‧電晶體
400‧‧‧電晶體
在附圖中， 圖1A至1C是平面視圖及剖面視圖，顯示本發明的一實施例之非線性元件；圖2A至2D是平面視圖，顯示本發明的一實施例之非線性元件製造方法；圖3A至3D是剖面視圖，顯示本發明的一實施例之非線性元件製造方法；圖4A至4C是平面視圖及剖面視圖，顯示本發明的一實施例之非線性元件；圖5A至5C是剖面視圖，顯示本發明的一實施例之非線性元件製造方法；圖6A及6B是剖面視圖，顯示本發明的一實施例之非線性元件；圖7A及7B顯示二維晶體；圖8A至8D是剖面視圖，顯示本發明的一實施例之非線性元件製造方法；圖9A及9B是剖面視圖，顯示本發明的一實施例之非線性元件；圖10A1及10A2、圖10B1和10B2、及圖10C1至10C2顯示本發明的實施例之功率二極體和整流器；圖11A及11B是平面視圖及剖面視圖，顯示本發明的一實施例之二極體；圖12是用於製造本發明的一實施例之製造設備的上視圖；圖13A至13C是剖面視圖，顯示用於計算之非線性 元件的結構；圖14顯示圖13A至13C中所示的非線性元件中的汲極電流的計算結果；圖15A至15C是剖面視圖，所示作為比較實例的用於計算之非線性元件的結構；圖16A至16C是剖面視圖，所示作為比較實例的用於計算之非線性元件的結構；圖17A至17C是剖面視圖，所示作為比較實例的用於計算之非線性元件的結構；圖18顯示圖13A至13C及圖15A至17C的非線性元件中的汲極電流的計算結果。
於下，將參考附圖，詳述本發明的實施例。但是，本發明不限於下述說明，以及，習於此技藝者清楚可知，在不悖離本發明的精神及範圍之下，可以不同地改變模式及細節。因此，本發明不應被解釋成侷限於下述實施例的說明。在參考附圖說明本發明的結構時，在不同圖式中，相同的代號共同用於相同部份。相同的陰影部份應用至類似的部份，且在某些情形中，類似的部份未特別以代號表示。注意，在某些情形中，為了清楚起見，放大每一圖式中所示的每一結構的尺寸、層厚度、或區域範圍。因此，本發明不侷限於圖式等中顯示的這些比例。
在包含於電晶體中的層(電極)堆疊中，為了方便起 見，在某些情形中，在電晶體的平面視圖中未顯示從上層的端部凸出之下層的端部。
此外，當說明「A及B彼此連接」時，包含A及B彼此連接的情形以及A及B彼此直接連接的情形。此處，A及B均對應於物體(例如，裝置、元件、電路、佈線、電極、端子、導體膜、層)。
注意，電壓通常意指二點之間的電位差(也稱為電位差)，以及，電位意指靜電場中給定點之單位電荷的靜電能量(電位能量)之電位。注意，一般而言，在一點的電位與參考點的電位之間的差僅稱為電位或電壓，以及，在很多情形中，電位及電壓是同義字。因此，在本說明書中，除非另外指明，不然電位稱為電壓，電壓也稱為電位。
注意，舉例而言，在電路操作期間電流方向改變的情形中，「源極」和「汲極」可以互換。因此，在本說明書中，「源極」和「汲極」可以分別用表示汲極和源極。
開啟狀態電流意指當電晶體開啟時在源極電極與汲極電極之間流動的電流(汲極電流)。舉例而言，在n通道電晶體的情形中，開啟狀態電流意指當電晶體的閘極電壓高於電晶體的臨界電壓時汲極電流的開啟電流。關閉狀態電流意指當電晶體關閉時在源極電極與汲極電極之間流動的電流(汲極電流)。舉例而言，在n通道電晶體中，當閘極電壓低於電晶體的臨界電壓時，關閉狀態電流是汲極電流。此外，開/關比意指開啟狀態電流對關閉狀態電流 的比例。
在說明書中，將臨界電壓為正的n通道電晶體定義為常關電晶體，而臨界電壓為負的p通道電晶體定義為常關電晶體。此外，臨界電壓為負的n通道電晶體定義為常開電晶體，而臨界電壓為正的p通道電晶體定義為常開電晶體。
(實施例1)
在本實施例中，將參考圖1A至1C、圖2A至圖2D、圖3A至3D，說明本發明之一實施例的非線性元件的結構及非線性元件的製造方法。須注意在此實施例中以電晶體做為例子來敘述。
圖1A是電晶體100的剖面視圖，圖1B是電晶體100中的A-B剖面視圖。圖1C是電晶體100中的C-D剖面視圖。注意，為了簡明起見，基部絕緣層102、閘極絕緣層105、及絕緣層111未顯示於圖1A中。圖1A顯示包含作為閘極電極的第一電極103之佈線104；包含通道形成區之氧化物半導體層107；包含作為源極電極和汲極電極的成對第二電極109a和109b之佈線110；以及，佈線114設於成對第二電極109a和109b之間、與氧化物半導體層107重疊並以絕緣層111設於其間、及包含作為背閘極電極的第三電極113。雖然第一電極103、成對第二電極109a和109b、以及第三電極113於此分別與佈線104、佈線110、及佈線114整合在一起，但是，電極及佈線可 以分別形成並彼此電連接。
在本實施例中，雖然第一電極103、成對第二電極109a和109b、以及第三電極113分別作為閘極電極、源極和汲極電極、以及背閘極電極，但是，本發明的一實施例不限於此。第一電極103、成對第二電極109a和109b、以及第三電極113均能作為閘極電極、源極電極、汲極電極、和背閘極電極中之任一。
如圖1B中所示般，電晶體100是包含閘極電極和背閘極電極的雙閘極電晶體以及包含設於基底101上的基部絕緣層102、第一電極103、閘極絕緣層105、氧化物半導體層107、成對第二電極109a和109b、絕緣層111、及第三電極113。
第一電極103設置成接觸基部絕緣層102。閘極絕緣層105設置成遮蓋第一電極103。氧化物半導體層107設置成接觸閘極絕緣層105而與第一電極103重疊。成對第二電極109a和109b遮蓋氧化物半導體層107的端部。絕緣層111遮蓋部份氧化物半導體層107和成對的第二電極109a和109b。第三電極113設置在絕緣層111之上並與其接觸以及設置在成對第二電極109a和109b之間。
此外，由於成對第二電極109a和109b遮蓋氧化物半導體層107的端部，所以，成對第二電極109a和109b接觸氧化物半導體層107的端表面。因此，在成對第二電極109a和109b與氧化物半導體層107接觸的區域中，成對第二電極109a和109b中每一電極的寬度大於形成在氧化 物半導體層107中的通道寬度(請參見圖1A)。
此外，如圖1C中所示，由於成對第二電極109a和109b接觸氧化物半導體層107的端表面，所以，成對第二電極109a和109b作為熱槽，以及，當因為在氧化物半導體層107中流動的高開啟狀態電流而產生熱時，成對第二電極109a和109能夠將熱散熱至外部。結果，可以抑制導因於熱產生的電晶體100的劣化。
此外，在電晶體100中，在通道方向上第一電極103的寬度大於氧化物半導體層107的寬度，第三電極113與氧化物半導體層107重疊而以絕緣層111設於其間，以及，第三電極113的寬度至少大於或等於通道長度。
因此，未由成對第二電極109a和109b遮蓋的氧化物半導體層107的端部由第一電極103和第三電極113遮蓋，並以閘極絕緣層105及絕緣層111設於其間。換言之，氧化物半導體層107的所有端部由第一電極103、成對第二電極109a和109b、及第三電極113遮蓋。
當即使在閘極絕緣層105與絕緣層111設置在第一電極103與氧化物半導體層107之間以及第三電極113與氧化物半導體層107之間的情形中氧化物半導體層107的端部被遮蓋時，成對第二電極109a和109b作為熱槽。因此，在電晶體100中，當高開啟狀態電流在氧化物半導體層107中流動時產生的熱可以有效地散熱至外部，以致於能夠抑制導因於熱產生的電晶體100的劣化。
關於基底101，可以使用以熔融法或漂浮法形成的無 鹼玻璃基底、具有足以耐受稍後執行的熱處理之抗熱性的塑膠基底、等等。此外，可以使用絕緣膜設於例如不銹鋼基底等金屬基底的表面上之基底、或是絕緣膜設於半導體基底的表面上的基底。
作為玻璃基底，如果後來執行的加熱處理之溫度為高，則最好使用具有應力點為730℃或更高之玻璃基底。關於玻璃基底，舉例而言，使用例如矽酸鋁玻璃、硼矽酸鋁玻璃、或硼矽酸鋇玻璃等玻璃材料。藉由含有比氧化硼更多數量的氧化鋇(BaO)，取得更實際的耐熱玻璃基底。因此，較佳地使用含有BaO及B2O3以致於BaO的量大於B2O3的量之玻璃基底。
注意，可以使用例如陶瓷基底、石英基底、或藍寶石基底等絕緣體形成的基底，以取代玻璃基底。或者，可以使用結晶玻璃等等。
在設於基底101與第一電極103之間的基部絕緣層102不僅可以防止雜質元素從基底101擴散，也可以在包含於製造電晶體的眾多步驟中的蝕刻步驟期間步防止基底101的蝕刻。因此，基部絕緣層102的厚度較佳地但非侷限於50nm或更大。注意，基部絕緣層102由使用氧化物絕緣體及/或氮化物絕緣體的單層結構或堆疊結構形成，舉例而言，氧化物絕緣體及/或氮化物絕緣體可為氧化矽、氧化鎵、氧化鋁、氮化矽、氧氮化矽、氧氮化鋁、及氮氧化矽。特別地，具有高導熱率的氮化鋁、氮氧化鋁、及氮化矽當用於基部絕緣層102時，有效地增進散熱。此 外，例如Li及Na等鹼金屬是用於稍後說明的氧化物半導體層107的雜質。因此，較佳的是降低鹼金屬的含量。在包含例如鹼金屬等雜質的玻璃基底作為基底101的情形中，使用例如氮化矽或氮化鋁等氮化物絕緣體，較佳地形成基部絕緣層102，以防止鹼金屬的進入。
由使用例如鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、或鈧金屬材料或含有任何這些材料作為主成分的合金材料之單層結構或堆疊結構，形成作為閘極電極的第一電極103。此外，第一電極103可以具有單層結構或包含二或更多層的堆疊結構。舉例而言，可為含矽的鋁膜之單層結構、鋁膜及鈦膜堆疊於上之雙層結構、鎢膜及鈦膜堆疊於上之雙層結構、鈦膜、鋁膜、及鈦膜依序堆疊的三層結構、等等。
對於第一電極103的厚度並無特別限定，以及，可以考慮使用任何上述材料形成的導體膜的電阻以及形成導體膜所需的時間，適當地決定第一電極103的厚度。
閘極絕緣層105接觸氧化物半導體層107並因而需要具有高品質。這是因為藉由移除雜質(氫濃度降低及被供予氧的氧化物半導體層)而取得的i型或實質上i型的氧化物半導體層之氧化物半導體層107對於介面狀態及介面電荷高度敏感，因此，氧化物半導體層107與閘極絕緣層105之間的介面是重要的。
使用任何上述氧化物絕緣體，形成閘極絕緣層105。接觸氧化物半導體層107的閘極絕緣層105的部份較佳地 含有氧，以及，特別地，閘極絕緣層105較佳地含有數量超過化學計量比例的氧。舉例而言，閘極絕緣層105可以使用含有的氧量超過化學計量比例的氧化矽(SiO2+α(注意，α>0))。藉由使用氧化矽以形成閘極絕緣層105，含於閘極絕緣層105中的部份氧可以在電晶體100的製造步驟中執行的熱處理中供應至氧化物半導體層107，以致於電晶體100具有有利的電特徵。
閘極絕緣層105可以由單層結構或堆疊結構形成。當閘極絕緣層105的厚度增加時，閘極漏電流降低。舉例而言，當使用例如氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮的矽酸鉿(HfSiOxNy(x>0，y>0))、或鋁酸鉿(HfAlxOy(x>0，y>0))等高k材料膜以形成閘極絕緣層105時，閘極漏電流可以降低。注意，閘極絕緣層的厚度較佳地大於或等於50nm且低於或等於500nm。
使用任何下述以形成氧化物半導體層107：例如In-Sn-Ga-Zn為基礎的金屬氧化物等四成分金屬氧化物；例如In-Ga-Zn為基礎的金屬氧化物、In-Sn-Zn為基礎的金屬氧化物、In-Al-Zn為基礎的金屬氧化物、Sn-Ga-Zn為基礎的金屬氧化物、Al-Ga-Zn為基礎的金屬氧化物、Sn-Al-Zn為基礎的金屬氧化物、In-Hf-Zn為基礎的金屬氧化物、In-La-Zn為基礎的金屬氧化物、In-Ce-Zn為基礎的金屬氧化物、In-Pr-Zn為基礎的金屬氧化物、In-Nd-Zn為基礎的金屬氧化物、In-Sm-Zn為基礎的金屬氧化物、In-Eu- Zn為基礎的金屬氧化物、In-Gd-Zn為基礎的金屬氧化物、In-Tb-Zn為基礎的金屬氧化物、In-Dy-Zn為基礎的金屬氧化物、In-Ho-Zn為基礎的金屬氧化物、In-Er-Zn為基礎的金屬氧化物、In-Tm-Zn為基礎的金屬氧化物、In-Yb-Zn為基礎的金屬氧化物、或In-Lu-Zn為基礎的金屬氧化物等三成分金屬氧化物；例如In-Zn為基礎的金屬氧化物、Sn-Zn為基礎的金屬氧化物、Al-Zn為基礎的金屬氧化物、Zn-Mg為基礎的金屬氧化物、Sn-Mg為基礎的金屬氧化物、In-Mg為基礎的金屬氧化物、或In-Ga為基礎的金屬氧化物等二成分金屬氧化物；或含有銦、錫、鋅、等等的單成分金屬氧化物。考慮稍後說明的結晶氧化物半導體的製造，使用含鋅的金屬氧化物或含鋅及銦的金屬氧化物，較佳地形成包含通道區的氧化物半導體層107。此處，舉例而言，In-Ga-Zn為基礎的金屬氧化物意指含銦(In)、鎵(Ga)及鋅(Zn)之氧化物，且對於其成分比例並無特別限定。此外，In-Ga-Zn為基礎的金屬氧化物可以含有In、Ga、及Zn以外的元素。
此外，較佳的是從氧化物半導體層107充份地移除例如氫等雜質以及氧充份地供應至其。具體而言，氧化物半導體層107的氫濃度為5×1019原子/cm3或更低、較佳地5×1018原子/cm3或更低，更較佳地為5×1017原子/cm3或更低。注意，以二次離子質譜儀(SIMS)測量氧化物半導體層107的氫濃度。藉由供應足夠的氧，降低氧化物半導體層107的能隙中導因於氧不足的缺陷能階。因 此，導因於例如氫等施子之氧化物半導體層107的載子密度高於或等於1×1010cm-3且低於或等於1×1013cm-3。依此方式，藉由以i型(本質的)或實質上i型的氧化物半導體用於氧化物半導體層107，取得具有高度有利的關閉狀態電流特徵之電晶體100。舉例而言，關閉狀態電流(室溫(25℃)時每單位通道長度寬度(1μm)為100zA(1zA(介安培(zeptoampere))是1×10-21A)或更低，較佳地為10zA或更低。
此外，例如Li或Na等鹼金屬的含量較佳的是低的，以及，在氧化物半導體層107中的鹼金屬濃度較佳地為2×1016cm-3或更低，較佳地為1×1015cm-3或更低。此外，由於鹼土金屬也是雜質，所以，鹼土金屬的含量較低的是低的。理由如下所述。注意，已指出氧化物半導體對於雜質不敏感，當可觀數量的金屬雜質含於膜中時不會有問題，因此，也可以使用含有例如鈉(Na)等大量鹼金屬且不昂貴的鈉鈣玻璃(Kamiya,Nomura，及Hosono等所著的「Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors：The present status」,KOTAI BUTSURI(SOLID STATE PHYSICS),2009,Vol.44,pp.621-633)。但是此考量並不適當。鹼金屬不是包含於氧化物半導體中的元素，因此是雜質。在鹼土金屬不是包含於氧化物半導體中之情形中，鹼土金屬也是雜質。鹼金屬特別是Na，在接觸氧化物半導體層的絕緣膜是氧化物且Na擴散至絕緣膜時，Na變成Na+。此外，在氧化 物半導體層中，Na進入或切斷包含於氧化物半導體中的金屬與氧之間的鍵。結果，發生電特徵劣化；舉例而言，場效遷移率降低或是電晶體變成常開狀態，在常開狀態中，即使在無電壓施加至閘極電極(Vg=0)的狀態中，汲極電流仍然流動，這是由臨界電壓在負方向上偏移造成的。此外，也發生電特徵變異。電晶體的電特徵之此劣化及電特徵變異導因於當氧化物半導體層中的氫濃度足夠低雜質顯著地呈現。
當無電場施加至其時In-Ga-Zn為基礎的金屬氧化物具有足夠高的電阻並因而可以充份地降低關閉狀態電流。此外，In-Ga-Zn為基礎的金屬氧化物具有高的場效遷移率並因而是用於本發明的一實施例之電晶體的較佳半導體材料。
相較於以矽半導體用於通道形成區的情形，在例如電晶體100等以氧化物半導體用於通道形成區的情形中，空乏層是較厚的。因此，由於通道區也是形成於氧化物半導體的深度方向上，所以，通道區是較厚的。此外，當氧化物半導體的厚度大時，大量的載子可以流動。結果，可以取得高的開啟狀態電流。
電晶體100的汲極耐受電壓取決於氧化物半導體層107的厚度。因此，為了增加汲極耐受電壓，氧化物半導體層107的厚度較佳的是大的，且根據所需的汲極耐受電壓而選取氧化物半導體層107的厚度。
因此，慮及例如開啟狀態電流和汲極耐受電壓等電特 徵，氧化物半導體層107的厚度較佳地大於或等於0.1μm且低於或等於50μm，較佳地大於或等於0.5μm且小於或等於20μm。
現在說明使用氧化物半導體的電晶體之汲極耐受電壓。
當半導體中的電場達到某臨界值時，發生撞擊離子化，由高電場加速的載子撞擊空乏層中的晶格，藉以產生成對的電子和電洞。當電場變成更高時，由撞擊離子化產生的成對電子和電洞由電場進一步加速，重複撞擊離子化，造成雪崩，其中，電流指數地增加。由於載子(電子及電洞)具有大於或等於半導體的能帶隙之動能，所以，撞擊離子化發生。確知顯示撞擊離子化的機率之撞擊離子係數與能帶隙具有相關連、以及隨著能帶隙增加撞擊離子化更不容易發生。
由於氧化物半導體的能帶隙約3.15eV，大於約1.12eV的矽的能帶隙，所以，雪崩崩潰不易發生。因此，使用氧化物半導體的電晶體具有高的汲極耐受電壓，以及，當施加高電場時，預期開啟狀態電流的指數地急速增加不易發生。
接著，說明使用氧化物半導體的電晶體的熱載子劣化。
熱載子劣化意指電晶體特徵劣化，例如，臨界電壓偏移或閘極漏電流，這是由如下所述般造成的：被加速至快速的電子在通道中的汲極近處被注入閘極絕緣膜中，以 及，在閘極絕緣膜與氧化物半導體之間的介面處變成固定電荷或是形成阱能階。舉例而言，熱載子劣化的因素為通道熱電子注入(CHE注入)以及汲極雪崩熱載子注入(DAHC注入)。
由於矽半導體的能帶隙窄，所以，如同歸因於雪崩崩潰的雪崩般容易產生電子，以及，被加速至快速越過能障而至閘極絕緣膜的電子之數目增加。但是，本實施例中所述的氧化物半導體具有寬的能帶隙；因此，雪崩崩潰不易發生且抗熱載子劣化度比矽半導體的抗熱載子劣化度還高。依此方式，含氧化物半導體的電晶體具有高的汲極耐受電壓，以及，包含氧化物半導體的電晶體適用於高功率應用的半導體裝置，例如絕緣式閘極場效電晶體(IGFET)、接面場效電晶體、及肖特基能障二極體。
使用第一電極103之說明中所述的任何材料，形成成對的第二電極109a和109b。根據第一電極103的說明，適當地選取電極的厚度及結構。注意，由於成對的第二電極109a和109b作為熱槽以將開啟狀態電流在氧化物半導體層107中流動時產生的熱散熱至外部，所以，使用金屬材料或容易導熱的合金材料，較佳地形成成對的第二電極109a和109b。
使用閘極絕緣層105的說明中所述的任何氧化物絕緣體，形成絕緣層111。由於絕緣層111也接觸氧化物半導體層107，所以，接觸氧化物半導體層107的絕緣層111的部份較佳地包含氧，以及，特別地，使用含有的氧量超 過化學計量比例之氧化矽(SiO2+α，注意，α>0)，較佳地形成絕緣層111。藉由使用氧化矽以形成絕緣層111，則在電晶體100的製造步驟中執行的熱處中含於絕緣層111中的氧的一部份供應至氧化物半導體層107，以致於電晶體100具有有利的電特徵。此外，使用閘極絕緣層105的說明中所述的高k材料，形成絕緣層111。此外，絕緣層111可以由單層結構或堆疊結構形成。當絕緣層111的厚度增加時，在背閘極側上的閘極電極電流降低。絕緣層111的厚度較佳地大於或等於50nm且小於或等於500nm。
使用第一電極103的說明中所述的任何材料，形成作為背閘極電極的第三電極113，以及，根據第一電極103的說明而適當地選取第三電極113的厚度及結構。
慮及可靠度，包含氧化物半導體的電晶體的電特徵會因可見光或紫外光照射或施加熱或電場而改變。關於電特徵的改變實施例，電晶體變成常開電晶體，其中，即使在無電壓施加至閘極電極(Vg=0)的狀態中，汲極電流仍然流動。在n通道電晶體的情形中，電子是主要載子，汲極電流中的電子在形成空乏層的區域中流動。因此，在電晶體中，電子流動的區域包含設有成對的第二電極109a和109b及絕緣層111之氧化物半導體層107的上表面近處。因此，在接觸氧化物半導體層107的絕緣層111中(特別地，在接觸氧化物半導體層107的絕緣層111的底表面近處的區域中)感應出電洞，隨著時間過去，電晶體 變成常開的。因此，由於本實施例中所述的電晶體是包含第三電極113的雙閘極電晶體，電壓可以自由地施加至第三電極113，以及，臨界電壓(Vth)可以受控，以致於可以防止電晶體變成常開的。
此外，由於本實施例中所述的電晶體是雙閘極電晶體，所以，電壓可以施加至第三電極113，以及，即使當氧化物半導體層107的厚度大時，仍然可以有效率形成通道，以致於可以取得高的開啟狀態電流。
此處，參考圖2A至2D，說明第三電極113的形狀。
圖2A中所示的第三電極113具有與圖1A中所示的第三電極113相同的形狀。第三電極113設置成與第一電極103平行並與成對的第二電極109a和109b重疊而以絕緣層111設於其間。在該情形中，獨立地控制施加至第三電極113的電壓及施加至第一電極103的電壓。
圖2B中所示的第三電極113平行於第一電極103但未與成對的第二電極109a和109b重疊。也是在此結構中，獨立地控制施加至第三電極113的電壓及施加至第一電極103的電壓。
圖2C中所示的第三電極113連接至第一電極103。換言之，在形成於閘極絕緣層105和絕緣層111中的開口部150中，形成彼此連接的第一電極103和第三電極113。在此結構中，施加至第三電極113的電壓等於施加至第一電極103的電壓。
此外，可以使用圖2D中所示的結構，其中，第三電 極113未連接至第一電極103，而處於浮動狀態。
此外，在圖2C及2D中所示的結構中，第三電極113可以與成對的第二電極109a和109b重疊而以絕緣層111設於其間。
雖然圖1A至1C中未顯示，但是，保護絕緣層可以設於電晶體100中的絕緣層111及第三電極113之上。
接著，參考圖3A至3D，說明電晶體100的製造方法。
基部絕緣層102形成於基底101上。經由此製程，防止玻璃基底中的雜質進入要形成的電晶體。
以CVD法、濺射法、塗敷法、等等，形成基部絕緣層102。在本實施例中，藉由使用矽靶，以濺射法形成氧化矽膜。為了移除基部絕緣層102中的濕氣及氫，在形成基部絕緣層102之後，基底101接受熱處理。
接著，在基部絕緣層102之上形成第一電極103。注意，用於形成第一電極103的步驟與用於形成佈線104的步驟相結合(請參見圖1A)。以濺射法、真空蒸鍍法、或CVD法，在基底101上形成導體膜，以第一微影步驟，在導體膜上形成光阻掩罩，以及使用光阻掩罩以蝕刻導體膜，以此方式，形成第一電極103。或者，以印刷法或噴墨法取代微影步驟，形成光阻掩罩，以致於用於形成第一電極103的步驟數目可以降低。注意，第一電極103的端部較佳地具有推拔狀，可以增進由稍後形成的閘極絕緣層105遮蓋的程度。注意，藉由蝕刻並使光阻掩罩後 退，而取得推拔狀。
在本實施例中，以濺射法形成厚度150nm的導體膜(例如，鎢膜)，以及，藉由使用由第一微影步驟形成的光阻掩罩來蝕刻導體膜，以致於形成第一電極103。注意，即使在本說明書中未說明中，藉由使用光阻掩罩的蝕刻步驟仍然包含用於移除光阻掩罩的步驟。
接著，形成遮蓋第一電極103的閘極絕緣層105。閘極絕緣層105接觸稍後要形成的氧化物半導體層107，因而需要具有高品質。當氧化物半導體層107接觸具有高品質的閘極絕緣層105時，氧化物半導體層107與閘極絕緣層105之間的介面狀態密度降低以及介面特徵變成有利的。結果，完成的電晶體100具有有利的電特徵。
以基部絕緣層102的說明中所述的任何方法，形成閘極絕緣層105。在本實施例中，形成含有的氧量超過化學計量比例之氧化矽(SiO2+α，(注意，α>0))作為閘極絕緣層105。注意，形成的氧化矽具有200nm的厚度。
當以濺射法形成氧化矽時，使用矽靶或石英靶作為靶，以及使用氧或氧及氬的混合氣體作為濺射氣體。此時，較佳地形成閘極絕緣層105並移除餘留在處理室中的氫、濕氣、羥基、氫化物、等等。為了移除餘留在處理室中的氫、水、羥基、氫化物、等等，較佳地使用捕獲型真空泵。舉例而言，較佳地使用低溫泵、離子泵、或鈦昇華泵作為捕獲型真空泵。抽真空的單元可以是設有冷阱的渦 輪泵。舉例而言，藉由使用低溫泵，從處理室中抽除氫、水、羥基、氫化物、等等；因此，當在處理室中形成閘極絕緣層105時，可以降低含於閘極絕緣層105中的氫、水、羥基、或氫化物的濃度。
較佳的是使用例如氫、水、羥基、氫化物等雜質被移除至數ppm或數ppb濃度的高純度氣體作為形成閘極絕緣層105時使用的濺射氣體。
在本實施例中，基底101傳送至處理室，將氫、水、羥基、氫化物等雜質從含有高純度氧之濺射氣體移除導入，且使用矽靶，在基底101上形成氧化矽作為閘極絕緣層105。注意，在基底101被加熱下，形成閘極絕緣層105。
此外，在閘極絕緣層105由堆疊結構形成的情形中，舉例而言，氮化矽可以形成於氧化矽與基底101之間。使用矽靶以及含有氫、水、羥基、氫化物等被移除的高純度氣體之濺射氣體，形成氮化矽上。較佳的是，以類似於氧化矽的情形之方式，在餘留在處理室中的氫、水、羥基、氫化物等被移除時，形成氮化矽。
在氮化矽及氧化矽堆疊以形成閘極絕緣層105的情形中，以相同的矽靶，在相同的處理室中，形成氮化矽及氧化矽。在該情形中，導入含氮的濺射氣體，以及，使用安裝於處理室中的矽靶以形成氮化矽，然後，濺射氣體切換至含氧的濺射氣體以及使用相同的矽靶以形成氧化矽。以此方式，連續地形成氮化矽及氧化矽，而未曝露至空氣， 因此，可以防止氫、水、羥基、氫化物、等等被吸附至氮化矽的表面上。
此外，在形成閘極絕緣層105之前，較佳地執行前置預熱處理，以移除餘留在處理室內壁上、靶表面上、或靶材內部的氫、水、羥基、或氫化物。在前置預熱處理之後，將基底101或處理室冷卻，然後形成閘極絕緣層105而未曝露至空氣。在該情形中，較佳地不使用水而是使用油等等作為靶的冷媒。
此外，在以CVD法，舉例而言，使用微波(例如，其頻率為2.45GHz)之高密度電漿CVD，形成閘極絕緣層105的情形中，可以形成緻密的及具有耐高電壓和高品質之閘極絕緣層。此外，由於以高密度電漿CVD形成的閘極絕緣層具有均勻厚度，所以，閘極絕緣層具有優良的步階遮蓋度。此外，關於使用高密度電漿CVD形成的閘極絕緣層，厚度可以被精準地控制。
接著，形成氧化物半導體膜106以與第一電極103重疊而以閘極絕緣層105設於其間。以濺射法、分子束磊晶法、原子層沈積法、脈衝式雷射沈積法、塗著法、或印刷法，在閘極絕緣層105上形成氧化物半導體膜106。
在本實施例中，以濺射法形成氧化物半導體膜106。以氫、水、羥基、氫化物等被移除的濺射氣體導入處理室中，以及使用金屬氧化物作為靶，並將基底固持於保持降壓狀態中的處理室及移除餘留在處理室中的濕氣，以此方式，在閘極絕緣層105上形成氧化物半導體膜106。以類 似於閘極絕緣層105的方式，移除餘留在處理室中的氫、水、羥基、氫化物、等等。結果，例如氫、水、羥基、氫化物等雜質(較佳地含有碳原子的化合物)從處理室抽，以致於降低含於氧化物半導體膜106中的雜質之濃度。此外，在基底101受加熱下，形成氧化物半導體膜106。
關於用於以濺射法形成氧化物半導體膜106的靶，使用至少含鋅的金屬氧化物靶或是至少含鋅及銦的金屬氧化物靶。在本實施例中，使用In-Ga-Zn為基礎的金屬氧化物靶(In2O3：Ga2O3：ZnO=1：1：2[莫耳比])，沈積500nm厚的氧化物半導體膜106。關於金屬氧化物靶的其它實施例，可為具有In2O3：Ga2O3：ZnO=1：1：1[莫耳比]成分的靶、具有In：Ga：Zn=1：1：0.5[原子比]成分的靶、具有In：Ga：Zn=1：1：1[原子比]成分的靶、等等。任何上述金屬氧化物靶含有2wt%或更高的至10wt%或更低的SiO2。注意，金屬氧化物靶的填充率高於或等於90%且低於或等於100%，較佳地高於或等於95%且低於或等於99.9%。藉由使用具有高填充率的金屬氧化物靶，形成緻密的氧化物半導體膜。
在稀有氣體(典型地，氬)氛圍、氧氛圍、或包含稀有氣體(典型地，氬)與氧的混合氛圍中，形成氧化物半導體膜106。較佳的是，當形成氧化物半導體膜106時，使用例如氫、水、羥基、或氫化物等雜質被移除至數ppm或數ppb的濃度之高純度氣體作為濺射氣體。
舉例而言，形成條件如下所述地設定：基底101與靶 之間的距離為170mm、基底溫度為250℃、壓力是0.4Pa、及直流電(DC)功率為0.5kW。
關於前置處理，較佳的是，將接受直到閘極絕緣層105形成的步驟之基底101預熱，以及，消除及抽除被吸附於基底101之例如氫、水、羥基、氫化物等雜質，以致於在氧化物半導體膜106中含有儘可能少的氫。注意，在預熱時，使用低溫泵，較佳地執行抽除。注意，可以省略此預熱。或者，在形成第一電極103之前或是在稍後形成氧化物半導體層107之後，對基底101執行預熱。
注意，在以濺射形成氧化物半導體膜106之前，較佳地執行逆濺射法以移除附著於閘極絕緣層105的表面上的灰塵或氧化物膜，在逆濺射中，導入氬氣以產生電漿，在此情形中，閘極絕緣層105與氧化物半導體膜106之間的介面處的電阻降低。逆濺射係一方法，其在氬氛圍中，使用RF電源以施加電壓至基底側，而在基底近處中形成電漿，以修改基底表面。注意，可以使用氮氛圍、氦氛圍、或類似者以取代氬氛圍。或者，可以使用添加氧、氧化亞氮、或類似者的氬氛圍。又或者，可以使用添加氯、四氯化碳、或類似者的氬氛圍。
經由至此的步驟而取得的結構顯示於圖3A中。
接著，使用經由第二微影步驟形成的光阻掩罩，蝕刻氧化物半導體膜106，以致於形成第一島狀氧化物半導體層。
說明用於形成第一島狀氧化物半導體層的步驟。藉由 使用經由第二微影步驟形成的光阻掩罩，形成第一島狀氧化物半導體層。第二微影步驟類似於第一微影步驟。
關於氧化物半導體膜106的蝕刻，可以使用乾蝕刻或濕蝕刻。此外，這些蝕刻可以結合。關於用於濕蝕刻的蝕刻劑，使用例如磷酸、醋酸、及硝酸的混合溶液、過氧化氫銨混合物(31wt%的過氧化氫水：28wt%的氨水：水=5：2：2)、等等。此外，也可以使用ITO-07N(KANTO CHEMICAL CO.,INC.製造)。
藉由清洗，將濕蝕刻後的蝕刻劑與蝕刻掉的材料一起移除。包含被移除的材料及蝕刻劑之廢液可以被純化及材料可以再使用。當從蝕刻後的廢液中收集例如銦等材料並及再使此材料時，可以有效率地使用資源及降低成本。
關於用於乾蝕刻的蝕刻氣體，較佳地使用含氯的氣體(例如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)等氯為基礎的氣體)。
或者，可以使用含有氟的氣體(例如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)等氟為基礎的氣體)；溴化氫(HBr)；氧(O2)；這些氣體中任何添加例如氦(He)或氬(Ar)等稀有氣體之氣體；等等。
關於乾蝕刻法，可以使用平行板RIE(反應離子蝕刻)法或ICP(感應耦合電漿)蝕刻法。為將膜蝕刻成所需形狀，適當地調整蝕刻條件(施加至線圈狀電極的電力量、施加至基底側上的電極之電力量、基底側上電極的溫 度、等等)。
接著，對第一島狀氧化物半導體層執行第一熱處理以形成氧化物半導體層126。
第一熱處理的溫度高於或等於400℃且低於或等於750℃，較佳地高於或等於400℃且低於基底101的應變點。此處，將基底導入一種熱處理設備之電熱爐中，以及，在450℃下，在例如氮等惰性氣體或稀有氣體氛圍中，對第一島狀氧化物半導體層執行熱處理一小時。之後，氧化物半導體層126未曝露至空氣；結果，防止氫、水、羥基、氫化物、等等進入氧化物半導體層126。結果，取得氫濃度降低的氧化物半導體層126。亦即，藉由第一熱處理，執行第一島狀氧化物半導體層的脫水及脫氫中至少之一。
此外，除了脫水及脫氫之外，第一熱處理也可以與閘極絕緣層105含有氧的情形中藉以使氧擴散至閘極絕緣層105與第一島狀氧化物半導體層之間的介面或其近處之處理相結合。處理的結果係取得氧不足降低的氧化物半導體層126。
注意，較佳的是，在第一熱處理中，在氮或例如氦、氖、或氬等稀有氣體的氛圍中未含有氫、水、羥基、氫化物、等等。或者，被導入至熱處理設備之氮或例如氦、氖、或氬等稀有氣體之純度等於或大於6N(99.9999%)，較佳地為大於或等於7N(99.99999%)(亦即，雜質濃度為低於或等於1ppm，較佳地低於或等 於0.1ppm)。
用於第一熱處理的熱處理設備不限於電熱爐，設備可以設有裝置，此裝置以來自例如電阻式加熱元件等加熱元件之熱傳導或熱輻射以將要處理的物品加熱。舉例而言，使用電熱爐、或例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備等快速熱退火(RTA)。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之照射，將要處理的物體加熱。GRTA設備是使用高溫氣體之熱處理設備。
此外，在形成第一島狀氧化物半導體層形成，可以執行第一熱處理。換言之，可以對氧化物半導體膜106執行第一熱處理。在該情形中，在第一熱處理之後將基底自熱處理設備取出，然後，執行第二微影步驟及蝕刻步驟。
經由到此為止之步驟取得的結構顯示於圖3B中。
然後，在閘極絕緣層105及氧化物半導體層126上，形成要處理成成對的第二電極109a和109b之導體膜。之後，使用經由第三微影步驟形成的光阻掩罩，蝕刻導體膜，以致於形成成對的第二電極109a和109b。用於形成成對的第二電極109a和109b之方法類似於用於形成第一電極103的方法。在本實施例中，以濺射法，使用鈦來形成厚度150nm的導體膜。注意，用於形成成對的第二電極109a和109b之步驟與用於形成佈線110的步驟相結合(請參見圖1A)。
經由到此為止之步驟取得的結構顯示於圖3C中。
接著，形成與成對的第二電極109a和109b和部份氧化物半導體層126接觸的絕緣層111。用於形成絕緣層111的方法可以類似於用於形成閘極絕緣層105的方法。在本實施例中，藉由使用氧化矽，以濺射法形成絕緣層111。注意，絕緣層111的厚度是200nm。之後，執行熱溫度不同於第一熱處理的熱溫度之第二熱處理。藉由第二熱處理，包含於閘極絕緣層105及絕緣層111中的部份氧供應至氧化物半導體層126，以致於形成氧化物半導體層107。隨著第二熱處理的熱溫度愈高，由光照射或BT應力的施加造成的臨界電壓之改變量愈小。但是，當熱溫度高於320℃時，開啟狀態特徵劣化。因此，在氛圍為惰性氣體氛圍、氧氛圍、或氧及氮的混合氛圍中，熱溫度高於或等於200℃且低於或等於400℃，較佳地高於或等於250℃且低於或等於320℃等條件下，執行第二熱處理。此外，熱處理的加熱時間大於或等於1分鐘且小於或等於24小時。注意，可以在稍後形成的第三電極113的形成之後，執行第二熱處理。此外，可以在絕緣層111上形成氮化矽，以防止濕氣或鹼金屬導入。由於例如Li或Na等鹼金屬是雜質，所以，較佳的是降低鹼金屬的含量。氧化物半導體層107中的鹼金屬濃度低於或等於2×1016cm-3，較佳地，低於或等於1×1015cm-3。此外，由於鹼土金屬也是雜質，所以，鹼土金屬的含量較佳地低。注意，在形成稍後說明的第三電極113之後，可以形成氮化矽作為保護 絕緣層。在該情形中，適當地執行下述步驟等等；用於在保護絕緣層中形成開口部的步驟；用於形成要電連接至第一電極103、成對的第二電極109a和109b、以及第三電極113的導體膜之步驟。
接著，形成與絕緣層111接觸的第三電極113以致與氧化物半導體層107的通道形成區重疊。在絕緣層111上形成導體膜，然後使用經由第四微影步驟形成的光阻掩罩以蝕刻導體膜，以此方式，形成第三電極113。用於形成第三電極113的方法可以類似於用於形成第一電極103的方法。在本實施例中，藉由使用鉬，以濺射法形成150nm厚的導體膜。注意，用於形成第三電極113的步驟與用於形成佈線114的步驟結合(請參見圖1A)。
經由到此為止之步驟取得的結構顯示於圖3D中。
經由上述步驟，取得具有耐高電壓、低逆向飽合電流、及高開啟狀態電流的非線性元件。注意，本實施例可以與其它實施例中所述的任何結構適當地結合實施。
(實施例2)
在本實施例中，將說明結構與實施例1中所述的非線性元件的結構部份不同的非線性元件。注意，在本實施例中也使用電晶體為例說明。
圖4A是電晶體200的剖面視圖，圖4B是電晶體200中的E-F剖面視圖。圖4C是電晶體200中的G-H剖面視圖。注意，電晶體200是電晶體100的修改實施例；因 此，在圖4A至4C中，相同的代號用於與圖1A至1C中相同的部份，並省略相同代號的詳細說明。
如圖4B中所示般，電晶體200是雙閘極電晶體且包含設於基底101上的基部絕緣層102、第一電極103、閘極絕緣層105、氧化物半導體層107、n+層117a和117b、成對第二電極109a和109b、絕緣層111、及第三電極113。
第一電極103設置成接觸基部絕緣層102。閘極絕緣層105設置成遮蓋第一電極103。氧化物半導體層107設置成接觸閘極絕緣層105而與第一電極103重疊。n+層117a和117b形成為遮蓋閘極絕緣層105及氧化物半導體層107的端部。成對第二電極109a和109b設於n+層117a和117b上以遮蓋氧化物半導體層107的端部。絕緣層111遮蓋部份氧化物半導體層107和成對的第二電極109a和109b。第三電極113設置在絕緣層111之上並與其接觸以及設置在成對第二電極109a和109b之間。
n+層117a和117b形成於氧化物半導體層107與成對的第二電極109a和109b之間，因而能夠降低氧化物半導體層107與成對的第二電極109a和109b之間的接觸電阻。結果，取得高開啟狀態電流。此外，當形成n+層117a和117b時，可以降低寄生電容，以及抑制BT測試中施加負閘極應力之前與之後之間的開啟狀態電流變化量(Ion劣化)。
雖然在圖1C中僅顯示成對的第二電極109a和109b 中之一，但是，係使用成對的第二電極109a和109b作為掩罩來執行蝕刻步驟，以形成n+層117a和117b，因而將n+層117a和117b處理成n+層117a和117b的端部從成對的第二電極109a和109b凸出。因此，電晶體200的通道長度由n+層117a與n+層117b之間的距離決定。雖然成對的第二電極109a和109b面對氧化物半導體層107的端表面而以n+層117a及117b設於其間，但是，由於n+層117a及117b未形成為相當厚且未阻擋氧化物半導體層107中產生的熱的傳導，所以，成對的第二電極109a和109b以類似於實施例1中的方式作為熱槽。結果，當高的開啟狀態電流在氧化物半導體層107中流動時產生的熱可以散熱至外部，以致於能夠抑制導因於熱產生的電晶體200的劣化。
於下說明電晶體200的製造步驟。n+層117a及117b的形成步驟除外，電晶體200的製造步驟都與電晶體100的製造步驟相同。因此，參考圖3A及3B以及圖5A至5C，以作說明。
根據實施例1中所述的製造步驟(在取得圖3A的結構之後)，取得圖3B的結構。
接著，藉由使用In-Zn為基礎的金屬氧化物、In-Sn為基礎的金屬氧化物、或含有銦或錫之單一成分金屬氧化物，在閘極絕緣層105及氧化物半導體層107上，形成厚度大於或等於1nm且小於或等於200nm之要成為n+層117a及117b的膜115。用於形成膜115的方法可以與用 於形成氧化物半導體層107的方法相同。此外，在用於n+層的上述材料中，可以含有SiO2。在本實施例中，形成含有SiO2的In-Sn為基礎的金屬氧化物膜至100nm厚。
接著，在要成為n+層的膜115上形成用於形成成對的第二電極109a和109b的導體膜108(請參見圖5A)。將導體膜處理以形成成對的第二電極109a和109b。注意，用於形成成對的第二電極109a和109b的步驟與用於形成佈線110的步驟相結合(請參見圖4A)。
然後，使用成對的第二電極109a和109b作為掩罩，以處理膜115而形成n+層117a及117b。經由此處理，形成n+層117a及117b，以致於其端部從成對第二電極109a和109b凸出(請參見圖5B)。因此，電晶體200的通道長度由n+層117a與n+層117b之間的距離決定。另一方面，實施例1中所述的電晶體100的通道長度由成對第二電極109a和109b之間的距離決定。較佳的是，n+層117a及117b的端部中的每一端部推拔角度(由n+層117a或n+層117b的側表面與基底101的平面之間形成的角度)小於或等於30°。
後續步驟與實施例1中的步驟相同。形成遮蓋部份氧化物半導體層107及成對第二電極109a和109b之絕緣層111。此外，形成與絕緣層111接觸的第三電極113，而與氧化物半導體層107的通道形成區重疊(請參見圖5C)。這些步驟的細節與實施例1的細節相同。
經由上述步驟，取得具有耐高電壓、低逆向飽合電 流、及高開啟狀態電流的非線性元件。注意，本實施例可以與其它實施例中所述的任何結構適當地結合實施。
(實施例3)
在本實施例中，將說明結構與實施例1中所述的非線性元件的結構部份不同的非線性元件。注意，在本實施例中也使用電晶體為例說明。
本實施例中所述的電晶體300是以下述方式取得的電晶體：以包含第一結晶氧化物半導體層107a和第二結晶氧化物半導體層107b的結晶氧化物半導體堆疊120，取代實施例1中所述的電晶體100的氧化物半導體層107。簡言之，電晶體300的平面結構類似於電晶體100的平面結構；因此，圖1A可以稱為電晶體300的平面視圖。圖6A是電晶體300的A-B剖面視圖，圖6B是電晶體300中的C-D剖面視圖。注意，電晶體300是電晶體100的修改實施例；因此，在圖6A及6B中，相同的代號用於與圖1A至1C中相同的部份，並省略相同代號的詳細說明。
如圖6A中所示般，電晶體300是雙閘極電晶體且包含設於基底101上的基部絕緣層102、第一電極103、閘極絕緣層105、結晶氧化物半導體堆疊120、成對第二電極109a和109b、絕緣層111、及第三電極113。
第一電極103設置成接觸基部絕緣層102。閘極絕緣層105設置成遮蓋第一電極103。結晶氧化物半導體堆疊 120設置成接觸閘極絕緣層105而與第一電極103重疊。成對第二電極109a和109b遮蓋結晶氧化物半導體堆疊120的端部。絕緣層111遮蓋部份結晶氧化物半導體堆疊120和成對的第二電極109a和109b。第三電極113設置在絕緣層111之上並與其接觸以及設置在成對第二電極109a和109b之間。
此外，由於成對的第二電極109a和109b設置成遮蓋結晶氧化物半導體堆疊120的端部，所以，成對的第二電極109a和109b接觸結晶氧化物半導體堆疊120。因此，至少在成對的第二電極109a和109b接觸結晶氧化物半導體堆疊120之區域中，因此，成對的第二電極109a和109b中的每一電極大於形成在結晶氧化物半導體堆疊120中的通道寬度(請參見圖1A)。
此外，圖6B中僅顯示成對的第二電極109a和109b中之一。由於成對的第二電極109a和109b與結晶氧化物半導體堆疊120的端表面接觸，所以，成對的第二電極109a和109b以類似於其它實施例的方式作為熱槽，以及，當因在結晶氧化物半導體堆疊120中流動的高開啟狀態電流而產生熱時，成對的第二電極109a和109b可以將熱散熱至外部。結果，可以抑制導因於熱產生的電晶體300的劣化。
此處，說明結晶氧化物半導體堆疊120。結晶氧化物半導體堆疊120具有第一結晶氧化物半導體層107a和第二結晶氧化物半導體層107b的堆疊結構。
第一結晶氧化物半導體層107a具有c軸對齊。此外，第二結晶氧化物半導體層107b也具有c軸對齊。注意，第一結晶氧化物半導體層107a及第二結晶氧化物半導體層107b包含包括具有c軸對齊的晶體(也稱為c軸對齊晶體(CAAC))的氧化物，c軸對齊晶體既未具有單晶結構，也未具有非晶結構。
包含CAAC的氧化物意指包含具有c軸對齊的晶體之氧化物，當從a-b平面、表面、或介面的方向觀視時，c軸對齊晶體具有三角形或六角形原子配置。在晶體中，金屬原子以層疊方式配置，或者，金屬原子與氧原子延著c軸以層疊方式配置，以及，a軸或b軸的方向在a-b平面中變化(晶體圍繞c軸旋轉)。
廣義而言，包含CAAC的氧化物意指非單晶氧化物，所述非單晶氧化物包含一相位，其中，當從垂直於a-b平面的方向觀視時具有三角形、六角形、正三角形、或正六角形的原子配置，以及，當從垂直於c軸方向觀視時金屬原子以層疊方向配置或金屬原子與氧原子以層疊方式配置。
CAAC包含結晶區(晶體區)，但是，一晶體區與另一晶體區之間的邊界並不一定清楚。亦即，第一結晶氧化物半導體層107a及第二結晶氧化物半導體層107b部份地包含晶粒邊界。
在氧包含於CAAC的情形中，氮可以替代包含於CAAC中的部份氧。包含於CAAC中的個別結晶部份的c 軸可以在一方向(例如，垂直於CAAC形成於上的基底表面、或是CAAC的表面、膜表面、或介面之方向)上對齊。此外，包含於CAAC中的個別的晶體區的a-b平面的法線可以在一方向上對齊(例如，垂直於CAAC形成於上的基底表面、或是CAAC的表面、膜表面、或介面之方向)。
CAAC可以視其成分等而變成導體、半導體、或是絕緣體。此外，CAAC視其成分等而使可見光透射或不透射。
關於此CAAC的實施例，有形成為膜狀及從垂直於膜的表面、或基底的表面、或介面之方向觀視為具有三角或六角原子配置的晶體，其中，當觀測膜的剖面時，金屬原子以層疊方式配置或是金屬原子和氧原子(或氮原子)以層疊方式配置。
使用至少含有鋅的金屬氧化物或者含有至少鋅和銦的金屬氧化物，較佳地形成第一結晶氧化物半導體層107a及第二結晶氧化物半導體層107b。舉例而言，在實施例1中所述的多個金屬氧化物之中，可以使用四成分金屬氧化物的In-Sn-Ga-Zn為基礎的金屬氧化物；三成分金屬氧化物的In-Ga-Zn為基礎的金屬氧化物、In-Sn-Zn為基礎的金屬氧化物、In-Al-Zn為基礎的金屬氧化物、Sn-Ga-Zn為基礎的金屬氧化物、Al-Ga-Zn為基礎的金屬氧化物、或Sn-Al-Zn為基礎的金屬氧化物；二成分金屬氧化物的In-Zn為基礎的金屬氧化物、Sn-Zn為基礎的金屬氧化物、 Al-Zn為基礎的金屬氧化物；含鋅的單一成分金屬氧化物；等等。
以濺射法形成第一結晶氧化物半導體層107a，其中，基底溫度高於或等於200℃且低於或等於400℃，以及，在形成之後，執行第一熱處理(在高於或等於400℃且低於或等於750℃的溫度)。
此處，說明CAAC的晶體結構。雖然取決於第一熱處理的溫度，第一熱處理造成從膜表面開始的晶化，以及，晶體從膜表面朝向膜的內部生長；因此，取得c軸對齊的晶體。藉由第一熱處理，大量的鋅及氧聚集至膜表面，以及，在最外表面形成包含鋅及氧且具有六角上平面(其平面視圖顯示於圖7A中)之石墨型二維晶體的一或更多層；在最外表面的晶體之層在厚度方向上生長以形成層的堆疊。在圖7A中，白圓圈表示鋅原子，黑圓圈表示氧原子。藉由增加熱處理的溫度，晶體生長從表面至內部生長，又從內部至底部生長。此外，圖7B顯示六層二維晶體形成的堆疊，以作為二維晶體生長的堆疊之實施例。
在氧含於閘極絕緣層105的情形中，藉由第一熱處理，部份氧擴散至閘極絕緣層105與第一結晶氧化物半導體層107a之間的介面或其近處，以致於第一結晶氧化物半導體層107a的氧缺乏減少。因此，在閘極絕緣層105的膜中(塊體中)或第一結晶氧化物半導體層107a與閘極絕緣層105之間的介面中，較佳地至少含有數量超過化學計量比例的氧。
以濺射法形成第二結晶氧化物半導體層107b，其中，沈積時的基底溫度高於或等於200℃且低於或等於400℃。藉由將沈積時的基底溫度設定為高於或等於200℃且低於或等於400℃，可以在形成於第一結晶氧化物半導體層107a的表面上且與其接觸之氧化物半導體層中，配置先驅物，以及取得所謂的整齊度。然後，在形成之後，以高於或等於400℃且低於或等於750℃的溫度較佳地執行第二熱處理。在氮氛圍、氧氛圍、或氮及氧的混合氛圍中，執行第二熱處理，因而可以增加第二結晶氧化物半導體層107b的密度及降低氧不足。藉由第二熱處理，以第一結晶氧化物半導體層107a作為核心，晶體生長在厚度方向上進行，亦即，晶體生長從底部至內部進行；因此，形成第二結晶氧化物半導體層107b。
以類似於電晶體100的方式，當結晶氧化物半導體堆疊120的厚度大時，在電晶體300中可以確保源極電極與汲極電極之間的大電流。
電晶體300的汲極耐受電壓視結晶氧化物半導體堆疊120的厚度而定。因此，為了增加汲極耐受電壓，結晶氧化物半導體堆疊120的厚度較佳地是大的，以及，根據所需的汲極耐受電壓以選取結晶氧化物半導體堆疊120的厚度。
因此，考慮開啟狀態電和汲極耐受電壓，結晶氧化物半導體堆疊120的厚度較佳地大於或等於0.1μm且小於或等於50μm，更佳地大於或等於0.5μm且小於或等於 20μm。
此外，電晶體300在延著介面的方向上具有整齊性，在電晶體300中，結晶氧化物半導體堆疊120包含通道區。因此，在電晶體300中，在載子延著結晶氧化物半導體堆疊120的介面流動的情形中，亦即，在載子在實質上平行於a-b平面的方向上流動的情形中，結晶氧化物半導體堆疊120未阻擋流動。因此，即使在光照射下或BT應力施加下，仍然可以抑制電晶體300的電特徵劣化。
不侷限於第二結晶氧化物半導體層107b形成於第一結晶氧化物半導體層107a上的雙層結構，在形成第二結晶氧化物半導體層107b之後，藉由重複地執行用於形成第三結晶氧化物半導體層的沈積製程及熱處理，形成包含三或更多層的堆疊結構。
於下說明電晶體300的製造步驟。結晶氧化物半導體堆疊120的製造步驟除外，電晶體300的製造步驟都與電晶體100的製造步驟相同。因此，參考圖8A至8D，以說明製造步驟。
根據實施例1中所述的製造步驟，執行直到閘極絕緣層105形成之步驟，因而取得圖8A中所示的結構。
接著，在閘極絕緣層105形成第一氧化物半導體膜。形成的氧化物半導體膜之厚度小於要成為第二結晶氧化物半導體層107b之第二氧化物半導體膜的厚度。
在本實施例中，在氧氛圍、氬氛圍、或包含氬與氧的氛圍中，在下述條件下形成第一氧化物半導體膜至100 nm的厚度：使用In-Ga-Zn為基礎的金屬氧化物靶(In2O3：Ga2O3：ZnO=1：1：2[莫耳比])、基底101與靶之間的距離為170mm、基底溫度為250℃、壓力是0.4Pa、及直流電(DC)功率為0.5kW。
接著，在基底置於其中的室中的氛圍設定為氮氛圍或乾空氣，以及，執行第一熱處理。第一熱處理的溫度高於或等於400℃且低於或等於750℃。此外，第一熱處理的加熱時間大於或等於1分鐘且小於或等於24小時。藉由第一熱處理，形成第一結晶氧化物半導體膜(請參見圖8B)。第一熱處理的細節說明於實施例1中，此處省略。
接著，在第一結晶氧化物半導體膜上形成厚度大於第一結晶氧化物半導體膜的第二氧化物半導體膜。
在本實施例中，在氧氛圍、氬氛圍、或包含氬與氧的氛圍中，在下述條件下形成第二氧化物半導體膜至400nm的厚度：使用In-Ga-Zn為基礎的金屬氧化物靶(In2O3：Ga2O3：ZnO=1：1：2[莫耳比])、基底101與靶之間的距離為170mm、基底溫度為400℃、壓力是0.4Pa、及直流電(DC)功率為0.5kW。
接著，在基底置於其中的室中的氛圍設定為氮氛圍或乾空氣，以及，執行第二熱處理。第二熱處理的溫度高於或等於400℃且低於或等於750℃。此外，第二熱處理的加熱時間大於或等於1分鐘且小於或等於24小時。藉由第二熱處理，形成第二結晶氧化物半導體膜(請參見圖8C)。用於形成第二結晶氧化物半導體膜的第二熱處理的 細節類似於實施例1的細節。注意，在圖式中，為了說明氧化物半導體堆疊，第一結晶氧化物半導體膜與第二結晶氧化物半導體膜之間的介面以虛線表示；但是，介面事實上不明顯，但為了容易瞭解而顯示介面。
當以高於750℃的溫度執行第一熱處理及第二熱處理時，在形成的氧化物半導體膜中因玻璃基底的收縮而容易產生裂痕(在厚度方向上延伸的裂痕)。因此，在以濺射法形成氧化物半導體膜時第一熱處理及第二熱處理的溫度以及基底溫度設定在低於或等於750℃的溫度，較佳地低於或等於450℃的溫度之情形中，在大面積玻璃基底上製造高度可靠的電晶體。
較佳的是連續地執行從閘極絕緣層105的形成至第二熱處理的步驟而未曝露至空氣。舉例而言，可以使用其上視圖顯示於圖12中的製造設備。圖12中所示的製造設備是單晶圓多室設備，其包含三個濺射裝置10a、10b、及10c、設有三個用於固持處理基底之卡匣埠14的基底供應室11、載鎖室12a和12b、轉移室13、基底加熱室15、等等。注意，用於傳送要處理的基底的傳送機器人設在基底供應室11及轉移室13之中的每一室。濺射裝置10a、10b、及10c、轉移室13、及基底加熱室15的氛圍較佳地被控制成幾乎不含氫及濕氣(亦即，惰性氛圍、降壓氛圍、或乾空氣氛圍)。舉例而言，較佳的氛圍是濕氣的露點為-40℃或更低、較佳地-50℃或更低之乾氮氛圍。藉由使用圖12中所示的製造設備之製造步驟的程序實施例如 下所述。處理基底從基底供應室11經由載鎖室12a和轉移室13而轉移至基底加熱室15；在基底加熱室15中以真空烘烤來移除附著至處理基底的濕氣；處理基底經由轉移室13而傳送至濺射裝置10c；以及，在濺射裝置10c中沈積閘極絕緣層105。然後，處理基底經由轉移室13而傳送至濺射裝置10a而不曝露至空氣；以及，在濺射裝置10a中形成第一氧化物半導體膜。然後，處理基底經由轉移室13而傳送至基底加熱室15而未曝露至空氣，以及，執行第一熱處理。然後，處理基底經由轉移室13而傳送至濺射裝置10b，以及，在濺射裝置10b中形成第二氧化物半導體膜。然後，處理基底經由轉移室13而傳送至基底加熱室15，以及，執行第二熱處理。如上所述，藉由使用圖12中所示的製造設備，電晶體的製造步驟繼續進行而未曝露至空氣。此外，圖12中的製造設備中的濺射裝置可以藉由更換濺射靶而取得未曝露至空氣的製程。舉例而言，可以執行下述製程。閘極絕緣層105形成於上的基底預先置於卡匣埠14中，以及，執行從第一氧化物半導體膜形成至第二熱處理的步驟但未曝露至空氣，以致於形成第一結晶氧化物半導體膜及第二結晶氧化物半導體膜。之後，在濺射裝置10c中，在第二結晶氧化物半導體膜上，藉由使用金屬靶而形成要成為成對的第二電極109a和109b之導體膜，而未曝露至空氣。
接著，處理包含第一結晶氧化物半導體膜及第二結晶氧化物半導體膜的結晶氧化物半導體堆疊，以致於形成第 一結晶氧化物半導體層107a和第二結晶氧化物半導體層107b堆疊的結晶氧化物半導體堆疊120(請參見圖8D)。
在結晶氧化物半導體堆疊上形成具有所需形狀的掩罩，然後，藉由使用掩罩以蝕刻結晶氧化物半導體堆疊，而執行結晶氧化物半導體堆疊的處理。以例如微影術或噴墨法等方法，形成掩罩。
關於結晶氧化物半導體堆疊的蝕刻，可以使用乾蝕刻或濕蝕刻。無需多言，可以結合地採用此二者。乾蝕刻及濕蝕刻的細節類似實施例1的細節。
後續步驟與實施例1中的步驟相同。形成成對第二電極109a和109b，以及，形成遮蓋部份結晶氧化物半導體堆疊120及成對第二電極109a和109b之絕緣層111。此外，形成與絕緣層111接觸的第三電極113，而與結晶氧化物半導體堆疊120的通道形成區重疊(請參見圖6A)。這些步驟的細節與實施例1的細節相同。注意，用於形成成對第二電極109a和109b的步驟與用於形成佈線110的步驟相結合(請參見圖1A)，以及，用於形成第三電極113的步驟與用於形成佈線114的步驟相結合(請參見圖1A)。
經由上述步驟，取得具有耐高電壓、低逆向飽合電流、及高開啟狀態電流的非線性元件。注意，本實施例可以與其它實施例中所述的任何結構適當地結合實施。
(實施例4)
在本實施例中，將說明結構與上述實施例中所述的非線性元件的結構部份不同的非線性元件。注意，在本實施例中也使用電晶體為例說明。
本實施例中所述的電晶體400是以下述方式取得的電晶體：以包含第一結晶氧化物半導體層107a和第二結晶氧化物半導體層107b的結晶氧化物半導體堆疊120，取代實施例2中所述的電晶體200的氧化物半導體層107。簡言之，電晶體400的平面結構類似於電晶體200的平面結構；因此，圖4A可以稱為電晶體400的平面視圖。圖9A是電晶體400的E-F剖面視圖(請參見圖4A)。圖9B是電晶體400中的G-H剖面視圖(請參見圖4A)。注意，在圖9A及9B中，相同的代號用於與圖1A至1C中相同的部份，並省略相同代號的詳細說明。
如圖9B中所示般，電晶體400是雙閘極電晶體且包含設於基底101上的基部絕緣層102、第一電極103、閘極絕緣層105、結晶氧化物半導體堆疊120、n+層117a和117b、成對第二電極109a和109b、絕緣層111、及第三電極113。
第一電極103設置成接觸基部絕緣層102。閘極絕緣層105設置成遮蓋第一電極103。結晶氧化物半導體堆疊120設置成接觸閘極絕緣層105而與第一電極103重疊。n+層117a和117b遮蓋閘極絕緣層105及結晶氧化物半導體堆疊120的端部。成對第二電極109a和109b遮蓋結晶 氧化物半導體堆疊120的端部以及n+層117a和117b上的端部。絕緣層111遮蓋結晶氧化物半導體堆疊120和成對的第二電極109a和109b。第三電極113設置在絕緣層111之上並與其接觸以及設置在成對第二電極109a和109b之間。
n+層117a和117b形成於結晶氧化物半導體堆疊120與成對的第二電極109a和109b之間，因而能夠降低結晶氧化物半導體堆疊120與成對的第二電極109a和109b之間的接觸電阻。結果，取得高開啟狀態電流。此外，當形成n+層117a和117b時，可以降低寄生電容，以及抑制BT測試中施加負閘極應力之前與之後之間的開啟狀態電流變化量(Ion劣化)。
雖然在圖1C中僅顯示成對的第二電極109a和109b中之一，但是，係使用成對的第二電極109a和109b作為掩罩來執行蝕刻步驟，以形成n+層117a和117b，因而將n+層117a和117b處理成n+層117a和117b的端部從成對的第二電極109a和109b凸出。因此，電晶體400的通道長度由n+層117a與n+層117b之間的距離決定。雖然成對的第二電極109a和109b面對結晶氧化物半導體堆疊120的端表面而以n+層117a及117b設於其間，但是，由於n+層117a及117b未形成為相當厚且未阻擋結晶氧化物半導體堆疊120中產生的熱的傳導，所以，成對的第二電極109a和109b以類似於其它實施例的方式作為熱槽。結果，當高的開啟狀態電流在結晶氧化物半導體堆疊120中 流動時產生的熱可以散熱至外部，以致於能夠抑制導因於熱產生的電晶體400的劣化。
結晶氧化物半導體堆疊120具有第一結晶氧化物半導體層107a和第二結晶氧化物半導體層107b的堆疊結構。第一結晶氧化物半導體層107a和第二結晶氧化物半導體層107b的細節類似於實施例3的細節。在本實施例中所述的電晶體400中，至少部份一結晶氧化物半導體層107a和部份第二結晶氧化物半導體層107b結晶並具有c軸對齊，結晶氧化物半導體堆疊120在延著結晶氧化物半導體堆疊120與閘極絕緣層之間的介面之方向上具有整齊性。因此，在載子延著介面流動的情形中，結晶氧化物半導體堆疊120未阻擋流動。因此，即使在光照射或BT應力施加下，仍然可以抑制電晶體400的電特徵劣化。
於下說明電晶體400的製造步驟。結晶氧化物半導體堆疊120的製造步驟除外，電晶體400的製造步驟都與電晶體200的製造步驟相同。因此，參考圖5A至5C以及圖8A至8D，說明製造步驟。
根據實施例1及實施例3中所述的製造步驟，執行直到結晶氧化物半導體堆疊120的形成之步驟，因而取得圖8D的結構。
接著，藉由使用In-Zn為基礎的金屬氧化物、In-Sn為基礎的金屬氧化物、或含有銦或錫之單一成分金屬氧化物，在閘極絕緣層105及結晶氧化物半導體堆疊120上，形成厚度大於或等於1nm且小於或等於200nm之要成為 n+層117a及117b的膜115。用於形成膜115的方法類似於實施例2。此外，在用於n+層的上述材料中，可以含有SiO2。在本實施例中，形成含有SiO2的In-Sn為基礎的金屬氧化物膜至100nm厚。
接著，在要成為n+層的膜115上形成用於形成成對的第二電極109a和109b的導體膜(請參見圖5A)。將導體膜處理以形成成對的第二電極109a和109b。注意，用於形成成對的第二電極109a和109b的步驟與用於形成佈線110的步驟相結合(請參見圖4A)。
然後，使用成對的第二電極109a和109b作為掩罩，以處理膜115而形成n+層117a及117b。經由此處理，形成n+層117a及117b，以致於其端部從成對第二電極109a和109b凸出(請參見圖5B)。因此，電晶體400的通道長度由n+層117a與n+層117b之間的距離決定。另一方面，實施例3中所述的電晶體300的通道長度由成對第二電極109a和109b之間的距離決定。較佳的是，n+層117a及117b的端部中的每一端部推拔角度(由n+層117a或n+層117b的側表面與基底101的平面之間形成的角度)小於或等於30°。
後續步驟與實施例2中的步驟相同。形成遮蓋部份結晶氧化物半導體堆疊120及成對第二電極109a和109b之絕緣層111。此外，形成與絕緣層111接觸的第三電極113，而與結晶氧化物半導體堆疊120的通道形成區重疊(請參見圖9A)。注意，用於形成第三電極113的步驟 與用於形成佈線114的步驟結合(請參見圖4A)，這些步驟的細節與實施例2的細節相同。
經由上述步驟，取得具有耐高電壓、低逆向飽合電流、及高開啟狀態電流的非線性元件。注意，本實施例可以與其它實施例中所述的任何結構適當地結合實施。
(實施例5)
在本實施例中，將說明非線性元件的開啟狀態電流的計算結果。注意，對簡化的非線性元件結構執行計算。此外，在計算中使用Synopsys Inc.製造的Sentaurus Device。
首先，說明相對於閘極電極變化的汲極電流變化之計算結果。
圖13A是延著實施例2中所述的電晶體200中的通道長度方向之剖面結構的簡化視圖(結構1)(延著圖4A中的E-F剖面結構)。圖13B是圖4A的G-H剖面結構簡化視圖。圖13C是垂直於電晶體200的通道形成區中的線E-F之方向上的剖面結構的剖面視圖。注意，對應於圖4A至4C的元件之圖13A至13C的元件以與圖4A至4C相同的代號表示。
反應於圖13A至13C的結構中的開啟狀態電流的計算結果上的參數如下所述：
1.通道長度L1：10μm
2.成對的第二電極109a和109b的長度L2：5μm
3.氧化物半導體層107的厚度Tos：10μm
4.閘極絕緣層105的厚度TG以及絕緣層111的厚度TBG：0.2μm
5.通道寬度W1：100μm
6.成對的第二電極109a和109b的寬度W2：5μm
7.用於第一電極103的鎢的功函數φM：4.9eV
8.用於成對的第二電極109a和109b的鈦的功函數φM：4.0eV
9.用於第三電極113的鉬的功函數φM：4.8eV
10.用於氧化物半導體層107之In-Ga-Zn-O為基礎的金屬氧化物之能帶隙Eg、電子親和力χ、相對介電係數、及電子遷移率：3.15eV、4.3eV、15及10cm2/Vs
11.用於閘極絕緣層105之氧氮化矽的相對介電係數：4.1
12.用於絕緣層111之氧化矽的相對介電係數：3.8
注意，在第一電極103、成對的第二電極109a和109b、第三電極113、n+層117a和117b無論它們的厚度為何均具有相同電位的假設下，執行計算，因此，計算結果未反應厚度。
圖14顯示汲極電壓為15V及閘極電極從0V至20V變化的情形中汲極電流(Id)的計算結果。如圖14中可見般，非線性元件具有高的開啟狀態電流，在所述非線性元件中，氧化物半導體層107的端部由n+層117a和117b 以及成對的第二電極109a和109b遮蓋。
接著，說明結構1中相對於汲極電壓的變化之汲極電流的變化的計算結果。比較實施例是下述的結構2至結構4。
結構2是電晶體200的結構(請參見圖15A至15C)，其中，成對的第二電極109a和109b、n+層117a和117b、以及第三電極113未接觸氧化物半導體層107的側表面。關於結構2，圖15A是以與圖13A相同的方式簡化的視圖。圖15B是以與圖13B相同的方式簡化的視圖。圖15C對應於圖13C的結構。
結構3是一結構(請參見圖16A至16C)，其中，成對的第二電極109a和109b及n+層117a和117b接觸氧化物半導體層107的側表面，以及第三電極113未接觸氧化物半導體層107的側表面。關於結構3，圖16A是以與圖13A相同的方式簡化的視圖。圖16B是以與圖13B相同的方式簡化的視圖。圖16C對應於圖13C的結構。
結構4是一結構(請參見圖17A至17C)，其中，成對的第二電極109a和109b及n+層117a和117b未接觸氧化物半導體層107的側表面，以及第三電極113接觸氧化物半導體層107的側表面。關於結構4，圖17A是以與圖13A相同的方式簡化的視圖。圖17B是以與圖13B相同的方式簡化的視圖。圖17C是以與圖13C相同的方式簡化的視圖。
計算結果中反應的結構2至結構4的參數與結構1相 同。注意，在第一電極103、成對的第二電極109a和109b、第三電極113、及n+層117a和117b無論它們的厚度為何均具有相同電位的假設下，執行計算，因此，計算結果未反應厚度。
結構1至結構4的開啟狀態電流的計算結果顯示於圖18中。圖18顯示對應於汲極電壓的汲極電流(Id)的計算結果，其中，閘極電壓(Vg)是10V以及汲極電壓(Vd)從0V至20V變化。
如圖18中所示般，結構1的汲極電流高於結構2至結構4的任何汲極電流。換言之，使用類似於結構1的結構，其中，成對的第二電極109a和109b、n+層117a和117b、及第三電極113接觸氧化物半導體層107的側表面，載子可以有效率地注入包含通道形成區的氧化物半導體層107中，以及，取得高開啟狀態電流，這有利於用於大電流應用的非線性元件是有利的。
本實施例可以與其它實施例中所述的任何結構適當地結合實施。
(實施例6)
在本實施例中，將參考圖10A1至10C2以及圖11A和11B，說明使用本發明的一實施例之非線性元件的功率二極體及整流器的實施例。
圖10A1顯示本發明的一實施例之功率二極體的結構實施例。在圖10A1中所示的功率二極體中，眾多二極體 串聯。
圖10B1顯示本發明的一實施例之整流器的結構實施例。圖10B1中所示的整流器是包含二個二極體的半波整流器。第一二極體的陽極連接至較低的電位側參考電位(較佳地，接地電位)。第一二極體的陰極連接至輸入部及第二二極體的陽極。第二二極體的陰極連接至輸出部。
圖10C1顯示本發明的一實施例之整流器的結構實施例。圖10C1中所示的整流器是包含四個二極體的全波整流器。從左上方的二極體開始依順時針方向，將四個整流器稱為第一至第四二極體。第一二極體及第四二極體的陽極連接至較低電位側上的參考電位(較佳地，接地電位)。第一二極體的陰極及第二二極體的陽極連接至第一輸入部。第三二極體的陽極及第四二極體的陰極連接至第二輸入部。第二二極體的陰極及第三二極體的陰極連接至輸出部。
使用上述實施例中所述的非線性元件作為功率二極體、半波整流器、及全波整流器中使用的二極體(請參見圖11A和11B)，在每一上述實施例中所述的非線性元件中，作為源極電極或汲極電極之成對的第二電極109a和109b中之一電連接(以二極體連接)至作為閘極電極的第一電極103。在上述實施例中所述的非線性元件是n型的非線性元件之情形中，具有二極體連接的電極是陽極以及未具有二極體連接的電極是陰極。
圖11A是二極體連接的非線性元件之平面視圖。圖 11B是圖11A中的I-J剖面視圖。如圖11B中所示般，包含成對的第二電極109a和109b之佈線110經過開口部150而電連接至包含第一電極103的佈線104。注意，雖然在本實施例中使用實施例1中所述的電晶體100，但是，實施例2至實施例4中的任何實施例之電晶體也具有二極體連接。
藉由使用二極體連接的電晶體，圖10A1的功率二極體具有圖10A2中所示的結構。藉由使用二極體連接的電晶體，圖10B1的半波整流器具有圖10B2中所示的結構。藉由使用二極體連接的電晶體，圖10C1的全波整流器具有圖10C2中所示的結構。
在圖10A2中，包含於功率二極體中的電晶體是是雙閘極電晶體，這些電晶體均包含第三電極113(包含佈線114)(請參見圖11A及11B)。被供予控制訊號G1至G5的第三電極113控制各別的二極體連接的電晶體之臨界電壓。也是在圖10B2及10C2中，由於每一電晶體包含第三電極113，所以，二極體連接的電晶體之臨界電壓由控制訊號G1至G4控制。舉例而言，慮及如上述實施例中所述的可靠度，包含氧化物半導體的電晶體的電特徵會因可見光及紫外光照射或是施加熱或電場而改變。舉例而言，電晶體變成常開的。此外，在使用n通道電晶體以形成半波整流器及全波整流器的情形中，當n通道電晶體變成常開時，即使當逆向偏壓施加至其時，電流仍然在半波整流器及全波整流器中流動，因而無法取得正常的整流 作用。因此，負電位施加至作為包含於半波整流器及全波整流器中的電晶體的背閘極電極之第三電極113，防止電晶體變成常開的以及降低逆向電流，以致於取得有利的整流作用。
注意，在本實施例，包含於功率二極體及整流器中的電晶體的第三電極113被供予各別的控制訊號；但是，第三電極113可以彼此連接，以及，包含於功率二極體及整流器中的電晶體可以被供予相同的訊號。此外，在圖式中，寫在包含於功率二極體及整流器中的電晶體的電路符號的近處之「OS」表示電晶體包含氧化物半導體層。
此外，本實施例中所述之包含於功率二極體及整流器中的電晶體使用氧化物半導體。因此，根據任何上述實施例，可以取得具有優良的汲極耐受電壓及高汲極電流的功率二極體和整流器。
經由上述步驟，取得具有例如高耐受電壓和低逆向飽合電流等特徵以及具有高開啟狀態電流之非線性元件。注意，本實施例可以與其它實施例中所述的任何結構適當地結合實施。
本申請案根據2010年9月13日向日本專利局申請的日本專利申請序號2010-204693之申請案，其內容於此一併列入參考。
100‧‧‧電晶體
103‧‧‧第一電極
104‧‧‧佈線
107‧‧‧氧化物半導體層
109a‧‧‧第二電極
109b‧‧‧第二電極
110‧‧‧佈線
113‧‧‧第三電極
114‧‧‧佈線

Claims (11)

  1. 一種半導體裝置，包括：第一閘極電極；第一閘極絕緣層，在該第一閘極電極上；氧化物半導體層，在該第一閘極絕緣層上；源極電極及汲極電極，在該氧化物半導體層上；第二閘極絕緣層，在該源極電極及該汲極電極上；以及第二閘極電極，在該第二閘極絕緣層上，其中，該氧化物半導體層與該第一閘極電極重疊，其中，該第二閘極電極與該氧化物半導體層重疊，其中，在通道寬度方向延伸的該氧化物半導體層的側表面面對該第二閘極電極，該第二閘極絕緣層夾於該氧化物半導體層的該側表面與該第二閘極電極之間，以及其中，在通道長度方向，該氧化物半導體層的寬度大於該第二閘極電極的寬度。
  2. 一種半導體裝置，包括：第一閘極電極；第一閘極絕緣層，在該第一閘極電極上；氧化物半導體層，在該第一閘極絕緣層上；源極電極及汲極電極，在該氧化物半導體層上；第二閘極絕緣層，在該源極電極及該汲極電極上；以及第二閘極電極，在該第二閘極絕緣層上， 其中，該氧化物半導體層與該第一閘極電極重疊，其中，該第二閘極電極與該氧化物半導體層重疊，其中，在通道寬度方向延伸的該氧化物半導體層的側表面面對該第二閘極電極，該第二閘極絕緣層夾於該氧化物半導體層的該側表面與該第二閘極電極之間，其中，在通道長度方向，該第一閘極電極的寬度大於該氧化物半導體層的寬度，以及其中，在該通道長度方向，該氧化物半導體層的寬度大於該第二閘極電極的寬度。
  3. 一種半導體裝置，包括：第一閘極電極；第一閘極絕緣層，在該第一閘極電極上；氧化物半導體層，在該第一閘極絕緣層上；源極電極及汲極電極，在該氧化物半導體層上；第二閘極絕緣層，在該源極電極及該汲極電極上；以及第二閘極電極，在該第二閘極絕緣層上，其中，該氧化物半導體層位於該第一閘極電極及該第二閘極電極之間，其中，該氧化物半導體層包括沿著通道長度方向的第一側表面，與該第一側表面相對的第二側表面，沿著通道寬度方向的第三側表面，及與該第三側表面相對的第四側表面，其中，該源極電極與該氧化物半導體層的該第一側表 面、該第二側表面及該第三側表面接觸，其中，該汲極電極與該氧化物半導體層的該第一側表面、該第二側表面及該第四側表面接觸，以及其中，沿著該通道寬度方向，該第二閘極電極延伸超越該氧化物半導體層。
  4. 一種半導體裝置，包括：第一閘極電極；第一閘極絕緣層，在該第一閘極電極上；氧化物半導體層，在該第一閘極絕緣層上；源極電極及汲極電極，在該氧化物半導體層上；第二閘極絕緣層，在該源極電極及該汲極電極上；以及第二閘極電極，在該第二閘極絕緣層上，其中，該氧化物半導體層位於該第一閘極電極及該第二閘極電極之間，其中，該源極電極與該氧化物半導體層的頂表面、第一側表面、第二側表面及第三側表面接觸，其中，該氧化物半導體層的該第三側表面位於該氧化物半導體層的該第一側表面及該第二側表面之間，其中，沿著該第三側表面的方向與沿著該第一側表面的方向交叉，以及其中，沿著通道寬度方向，該第二閘極電極延伸超越該氧化物半導體層。
  5. 如申請專利範圍第1至4項中之任一項之半導體 裝置，其中，該氧化物半導體層的厚度大於或等於0.1μm且小於或等於50μm。
  6. 如申請專利範圍第1至4項中之任一項之半導體裝置，其中，該氧化物半導體層是結晶氧化物半導體層，以及其中，該結晶氧化物半導體層具有平行於該結晶氧化物半導體層的表面之a-b平面以及在垂直於該表面的方向上具有c軸對齊。
  7. 如申請專利範圍第1至4項中之任一項之半導體裝置，其中，該氧化物半導體層包含銦、鎵及鋅。
  8. 如申請專利範圍第1至4項中之任一項之半導體裝置，其中，於室溫時每微米通道寬度的關閉狀態電流為100zA或更低。
  9. 如申請專利範圍第1至4項中之任一項之半導體裝置，其中，該氧化物半導體層包含第一結晶氧化物半導體層及第二結晶氧化物半導體層。
  10. 一種功率二極體，包括複數個非線性元件，其中，各該複數個非線性元件為如申請專利範圍第1至4項中之任一項之半導體裝置，以及其中，該複數個非線性元件順向串聯。
  11. 一種整流器，包括第一非線性元件及第二非線性元件，其中，各該第一非線性元件及該第二非線性元件為如申請專利範圍第1至4項中之任一項之半導體裝置，其中，該第一非線性元件的陽極連接至低電位側上的參考電位，其中，該第一非線性元件的陰極連接至輸入部及該第二非線性元件的陽極，以及其中，該第二非線性元件的陰極連接至輸出部。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9029863B2 (en) * 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102071545B1 (ko) 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140009023A (ko) * 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6022838B2 (ja) * 2012-07-20 2016-11-09 株式会社半導体エネルギー研究所 酸化物半導体膜の評価方法
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
WO2014061535A1 (en) 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI605593B (zh) * 2012-11-15 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
TWI538220B (zh) * 2012-11-21 2016-06-11 元太科技工業股份有限公司 薄膜電晶體與其製造方法
JP5995698B2 (ja) * 2012-12-06 2016-09-21 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、結晶性酸化物半導体薄膜及びその製造方法、表示装置、並びにｘ線センサ
TWI742574B (zh) 2013-05-16 2021-10-11 日商半導體能源研究所股份有限公司 半導體裝置
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2015195327A (ja) * 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
JP6018607B2 (ja) * 2013-07-12 2016-11-02 株式会社半導体エネルギー研究所 半導体装置
CN111668315B (zh) 2013-08-19 2023-09-12 出光兴产株式会社 氧化物半导体基板及肖特基势垒二极管元件
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9461126B2 (en) * 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
JP6467171B2 (ja) * 2013-09-17 2019-02-06 株式会社半導体エネルギー研究所 半導体装置
WO2015046791A1 (ko) * 2013-09-26 2015-04-02 주식회사 실리콘웍스 반도체 정류 디바이스 및 그의 제조 방법
US9455349B2 (en) * 2013-10-22 2016-09-27 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor with reduced impurity diffusion
JP6537264B2 (ja) * 2013-12-12 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
WO2015145292A1 (en) 2014-03-28 2015-10-01 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
WO2015160152A1 (ko) * 2014-04-18 2015-10-22 한양대학교 산학협력단 정류 다이오드 및 그 제조방법
KR102333604B1 (ko) * 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
CN104319279B (zh) * 2014-11-10 2017-11-14 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
US9793254B2 (en) 2014-12-09 2017-10-17 Alpha And Omega Semiconductor Incorporated TVS structures for high surge and low capacitance
US20160190338A1 (en) * 2014-12-26 2016-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI695513B (zh) * 2015-03-27 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置及電子裝置
JP2019067938A (ja) * 2017-10-02 2019-04-25 シャープ株式会社 薄膜トランジスタ
RU208280U1 (ru) * 2020-05-07 2021-12-13 Акционерное общество "ВЗПП-Микрон" Защитное покрытие полупроводникового прибора
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
JP2023007092A (ja) * 2021-07-01 2023-01-18 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080083969A1 (en) * 2006-10-06 2008-04-10 Semiconductor Energy Laboratory Co., Ltd. Rectifier circuit, semiconductor device using the rectifier circuit, and driving method thereof
JP2010123938A (ja) * 2008-10-24 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010153828A (ja) * 2008-11-21 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20100219410A1 (en) * 2009-02-27 2010-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (175)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US7081938B1 (en) 1993-12-03 2006-07-25 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000133819A (ja) 1998-10-27 2000-05-12 Fuji Electric Co Ltd 炭化けい素ショットキーバリアダイオードおよびその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000228516A (ja) * 1999-02-08 2000-08-15 Tdk Corp 半導体積層薄膜、電子デバイスおよびダイオード
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
KR20020057382A (ko) * 2001-01-04 2002-07-11 주승기 반도체 소자 제조 방법 및 장치
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4474900B2 (ja) * 2003-10-29 2010-06-09 カシオ計算機株式会社 静電気保護回路およびそれを備えた電子回路
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
CN102945857B (zh) 2004-11-10 2015-06-03 佳能株式会社 无定形氧化物和场效应晶体管
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
KR20060070349A (ko) 2004-12-20 2006-06-23 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101085142B1 (ko) * 2004-12-24 2011-11-21 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
GB0501733D0 (en) 2005-01-27 2005-03-02 British American Tobacco Co Packages
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
WO2006117909A1 (ja) * 2005-04-28 2006-11-09 Sharp Kabushiki Kaisha パターン薄膜、半導体素子及び回路基板の製造方法、並びに、レジスト材料、半導体素子及び回路基板
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7737442B2 (en) * 2005-06-28 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP4039446B2 (ja) * 2005-08-02 2008-01-30 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
EP1938386B1 (en) 2005-08-09 2019-05-01 Cambridge Enterprise Limited Nanorod thin-film transistors
GB0516401D0 (en) 2005-08-09 2005-09-14 Univ Cambridge Tech Nanorod field-effect transistors
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007058329A1 (en) 2005-11-15 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015472B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP4755245B2 (ja) 2006-03-29 2011-08-24 富士通セミコンダクター株式会社 半導体装置の製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
JP5064094B2 (ja) 2007-04-16 2012-10-31 パナソニック株式会社 半導体記憶装置およびその製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5361249B2 (ja) 2007-05-31 2013-12-04 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法
WO2009060922A1 (en) * 2007-11-05 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device having the thin film transistor
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5510767B2 (ja) 2008-06-19 2014-06-04 出光興産株式会社 薄膜トランジスタおよびその製造方法
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
TWI491048B (zh) 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
JP2010056541A (ja) 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI469354B (zh) 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US9000441B2 (en) 2008-08-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2010040815A (ja) * 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
JP5442228B2 (ja) * 2008-08-07 2014-03-12 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
KR101497425B1 (ko) 2008-08-28 2015-03-03 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP5537787B2 (ja) 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
WO2010032386A1 (ja) * 2008-09-17 2010-03-25 シャープ株式会社 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101490148B1 (ko) 2008-09-19 2015-02-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101273972B1 (ko) 2008-10-03 2013-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
EP2172804B1 (en) 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP5587591B2 (ja) * 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 半導体装置
TW202115917A (zh) 2008-11-07 2021-04-16 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR101547326B1 (ko) 2008-12-04 2015-08-26 삼성전자주식회사 트랜지스터 및 그 제조방법
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8367486B2 (en) 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
US8247812B2 (en) * 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US8841661B2 (en) 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
TWI489628B (zh) * 2009-04-02 2015-06-21 Semiconductor Energy Lab 半導體裝置和其製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101422362B1 (ko) * 2009-07-10 2014-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 표시 패널 및 전자 기기
JP2011071476A (ja) 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
KR102180761B1 (ko) * 2009-09-24 2020-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
WO2011055631A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011065209A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101465196B1 (ko) 2010-02-05 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
JP5740169B2 (ja) 2010-02-19 2015-06-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
CN102859705B (zh) * 2010-04-23 2015-12-09 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
TWI509707B (zh) * 2010-08-16 2015-11-21 Semiconductor Energy Lab 半導體裝置之製造方法
US8916866B2 (en) 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9190526B2 (en) 2011-04-18 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor, display panel, and method for fabricating thin film transistor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080083969A1 (en) * 2006-10-06 2008-04-10 Semiconductor Energy Laboratory Co., Ltd. Rectifier circuit, semiconductor device using the rectifier circuit, and driving method thereof
JP2010123938A (ja) * 2008-10-24 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2010153828A (ja) * 2008-11-21 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US20100219410A1 (en) * 2009-02-27 2010-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US11715800B2 (en) 2023-08-01
KR102284240B1 (ko) 2021-08-03
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TW201218382A (en) 2012-05-01
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