TWI605571B - 具有通過控制閘之連接件的記憶體陣列 - Google Patents

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TWI605571B
TWI605571B TW102130475A TW102130475A TWI605571B TW I605571 B TWI605571 B TW I605571B TW 102130475 A TW102130475 A TW 102130475A TW 102130475 A TW102130475 A TW 102130475A TW I605571 B TWI605571 B TW I605571B
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connector
control gate
substrate
opening
conductive material
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丹沢徹
村越有
迪帕可 希米哥達
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美光科技公司
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    • H—ELECTRICITY
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Description

具有通過控制閘之連接件的記憶體陣列
記憶體裝置(諸如快閃記憶體)廣泛使用於電腦及諸多電子產品中。此等記憶體裝置具有諸多記憶體胞及耦合於該等記憶體胞與該裝置中之其他電路之間之內部互連件。隨著一給定裝置面積之記憶體胞密度日益增大，在該裝置中佈設此等互連件會變得困難。
100‧‧‧記憶體裝置
100G‧‧‧記憶體裝置
101‧‧‧記憶體陣列
102‧‧‧控制及解碼電路
103‧‧‧電晶體/控制及解碼電路
104‧‧‧電晶體
106‧‧‧導電接觸件
107‧‧‧導電接觸件
109‧‧‧介電材料
110‧‧‧記憶體胞
111‧‧‧記憶體胞
112‧‧‧記憶體胞
113‧‧‧記憶體胞
116‧‧‧導電路徑
117‧‧‧導電路徑
118‧‧‧介電材料
120‧‧‧裝置層級
121‧‧‧裝置層級
122‧‧‧裝置層級
123‧‧‧裝置層級
124‧‧‧裝置層級
125‧‧‧區域
126‧‧‧區域
127‧‧‧介電材料
127F‧‧‧材料
127G‧‧‧材料
130‧‧‧主體
131‧‧‧記憶體胞串
132‧‧‧記憶體胞串
137‧‧‧開口
145‧‧‧連接件
145a‧‧‧分段
145b‧‧‧分段
145c‧‧‧分段
146‧‧‧連接件
146a‧‧‧分段
146b‧‧‧分段
146c‧‧‧分段
147‧‧‧連接件
147a‧‧‧分段
147b‧‧‧分段
147c‧‧‧分段
148‧‧‧連接件
148a‧‧‧分段
148b‧‧‧分段
148c‧‧‧分段
150‧‧‧控制閘
150a‧‧‧邊緣
150b‧‧‧邊緣
150c‧‧‧邊緣
150d‧‧‧部分
151‧‧‧控制閘
151a‧‧‧邊緣
151b‧‧‧邊緣
151c‧‧‧邊緣
151d‧‧‧部分
152‧‧‧控制閘
152a‧‧‧邊緣
152b‧‧‧邊緣
152c‧‧‧邊緣
152d‧‧‧部分
152x‧‧‧接觸區域
153‧‧‧控制閘
153a‧‧‧邊緣
153b‧‧‧邊緣
153c‧‧‧邊緣
153d‧‧‧部分
161‧‧‧電晶體
162‧‧‧電晶體
163‧‧‧電晶體
164‧‧‧電晶體
165‧‧‧電晶體
166‧‧‧電晶體
167‧‧‧電晶體
168‧‧‧電晶體
170‧‧‧資料線
171‧‧‧資料線
172‧‧‧資料線
175‧‧‧開口
176‧‧‧開口
177‧‧‧開口
178‧‧‧開口
180‧‧‧選擇閘
184‧‧‧選擇閘
185‧‧‧選擇閘
186‧‧‧選擇閘
186a‧‧‧邊緣
186b‧‧‧距離
186x‧‧‧接觸區域
187‧‧‧選擇閘
188‧‧‧選擇閘
190‧‧‧連接件
190a‧‧‧分段
190b‧‧‧分段
190c‧‧‧分段
191‧‧‧連接件
191a‧‧‧分段
191b‧‧‧分段
191c‧‧‧分段
192‧‧‧連接件
192a‧‧‧分段
192b‧‧‧分段
192c‧‧‧分段
193‧‧‧連接件
193a‧‧‧分段
193b‧‧‧分段
193c‧‧‧分段
198‧‧‧線
199‧‧‧基板
200‧‧‧記憶體裝置
200D‧‧‧記憶體裝置
201‧‧‧記憶體陣列
214‧‧‧記憶體胞
215‧‧‧記憶體胞
216‧‧‧記憶體胞
217‧‧‧記憶體胞
231‧‧‧記憶體胞串
232‧‧‧記憶體胞串
254‧‧‧控制閘
254a‧‧‧邊緣
255‧‧‧控制閘
255a‧‧‧邊緣
256‧‧‧控制閘
256a‧‧‧邊緣
256x‧‧‧接觸區域
257‧‧‧控制閘
257a‧‧‧邊緣
294‧‧‧連接件
294a‧‧‧分段
294b‧‧‧分段
294c‧‧‧分段
295‧‧‧連接件
295a‧‧‧分段
295b‧‧‧分段
295c‧‧‧分段
296‧‧‧連接件
296a‧‧‧分段
296b‧‧‧分段
296c‧‧‧分段
297‧‧‧連接件
297a‧‧‧分段
297b‧‧‧分段
297c‧‧‧分段
300‧‧‧記憶體裝置
301A‧‧‧記憶體陣列
301B‧‧‧記憶體陣列
302‧‧‧電路
328‧‧‧區域
329‧‧‧區域
345‧‧‧連接件
346‧‧‧連接件
347‧‧‧連接件
348‧‧‧連接件
350‧‧‧電晶體
351‧‧‧電晶體
352‧‧‧電晶體
353‧‧‧電晶體
365‧‧‧電晶體
366‧‧‧電晶體
367‧‧‧電晶體
368‧‧‧電晶體
380‧‧‧電晶體
381‧‧‧連接件
390‧‧‧連接件
391‧‧‧連接件
392‧‧‧連接件
393‧‧‧連接件
400‧‧‧記憶體裝置
409‧‧‧材料
417‧‧‧開口
419‧‧‧材料
445b‧‧‧開口
446b‧‧‧開口
447b‧‧‧開口
448b‧‧‧開口
450‧‧‧材料
451‧‧‧材料
452‧‧‧材料
453‧‧‧材料
480‧‧‧材料
490a‧‧‧開口
490b‧‧‧開口
491a‧‧‧開口
491b‧‧‧開口
492a‧‧‧開口
492b‧‧‧開口
493a‧‧‧開口
493b‧‧‧開口
500‧‧‧記憶體裝置
594b‧‧‧開口
595b‧‧‧開口
596b‧‧‧開口
597b‧‧‧開口
600‧‧‧記憶體裝置
601i‧‧‧導電材料
601ix‧‧‧接觸區域
601j‧‧‧導電材料
601jx‧‧‧接觸區域
602‧‧‧導電材料
602a‧‧‧邊緣
602b‧‧‧邊緣
602c‧‧‧邊緣
602x‧‧‧接觸區域
603‧‧‧導電材料
603a‧‧‧邊緣
603b‧‧‧邊緣
603c‧‧‧邊緣
603x‧‧‧接觸區域
605‧‧‧寬度
609‧‧‧介電材料
617‧‧‧開口
621‧‧‧裝置層級
622‧‧‧裝置層級
623‧‧‧裝置層級
646‧‧‧連接件
646a‧‧‧分段
646b‧‧‧分段
646c‧‧‧分段
647‧‧‧連接件
699‧‧‧基板
700‧‧‧記憶體裝置
701‧‧‧數量
702‧‧‧數量
703‧‧‧寬度
BL0‧‧‧信號
BL1‧‧‧信號
BL2‧‧‧信號
BL3‧‧‧信號
BL4‧‧‧信號
BL5‧‧‧信號
BLKen‧‧‧信號
GSGD0‧‧‧信號
GSGD1‧‧‧信號
GSGD2‧‧‧信號
GSGD3‧‧‧信號
GSGS‧‧‧信號
GWL0‧‧‧信號
GWL1‧‧‧信號
GWL2‧‧‧信號
GWL3‧‧‧信號
SGD0‧‧‧信號
SGD1‧‧‧信號
SGD2‧‧‧信號
SGD3‧‧‧信號
SGS‧‧‧信號
SL‧‧‧信號
WL0‧‧‧信號
WL1‧‧‧信號
WL2‧‧‧信號
WL3‧‧‧信號
WL4‧‧‧信號
WL5‧‧‧信號
WL6‧‧‧信號
WL7‧‧‧信號
圖1A展示根據本發明之一實施例之呈具有一記憶體陣列、控制及解碼電路、及連接件之一記憶體裝置之形式之一設備之一示意圖。
圖1B至圖1F展示根據本發明之一實施例之圖1A之記憶體裝置之一部分之一結構之不同視圖。
圖1G至圖1K展示根據本發明之一實施例之可為圖1A至圖1F之記憶體裝置之一變體的另一記憶體裝置之一部分之一結構之不同視圖。
圖2A展示根據本發明之一實施例之呈具有一記憶體陣列、控制及解碼電路、及連接件之另一記憶體裝置之形式之一設備之一示意圖。
圖2B及圖2C展示根據本發明之一實施例之圖2A之記憶體裝置之一部分之一結構之不同視圖。
圖2D及圖2E展示根據本發明之一實施例之可為圖2A至圖2C之記憶體裝置之一變體的另一記憶體裝置之一部分之一結構之不同視圖。
圖3A及圖3B展示根據本發明之一實施例之呈具有多個記憶體陣列之一記憶體裝置之形式之一設備之一示意圖。
圖3C及圖3D展示根據本發明之一實施例之圖3A及圖3B之記憶體裝置之一部分之一結構之不同視圖。
圖4A至圖4N展示根據本發明之一實施例之具有將選擇閘耦合至一記憶體裝置之其他元件之連接件的該記憶體裝置之形成程序。
圖5A至圖5G展示根據本發明之一實施例之具有將一群組之控制閘耦合至一記憶體裝置之其他元件之連接件的該記憶體裝置之形成程序。
圖6A及圖6B展示根據本發明之一實施例之具有耦合於一裝置之導電材料之間之連接件的該裝置之一部分之一結構之不同視圖。
圖7A及圖7B展示根據本發明之一實施例之可為圖6A及圖6B之裝置之一變體的另一裝置之一部分之一結構之不同視圖。
圖1A展示根據本發明之一實施例之呈具有一記憶體陣列101、控制及解碼電路102、連接件145、146、147及148、及連接件190、191、192及193之一記憶體裝置100之形式之一設備之一示意圖之一部分。
記憶體裝置100可包含配置成記憶體胞串(諸如記憶體胞串131及132)之記憶體胞110、111、112及113。為簡單起見，圖1A中僅標記該等記憶體胞串之兩者(131及132)。圖1A展示12個記憶體胞串及各記憶體胞串中之四個記憶體胞110、111、112及113之一實例。此等記憶體胞串之數目及各記憶體胞串中之此等記憶體胞之數目可變動。
控制及解碼電路102可操作以在一記憶操作期間存取記憶體胞110、111、112及113以將資訊儲存於記憶體胞110、111、112及113中(例如一寫入操作)或自記憶體胞110、111、112及113獲取資訊(例如一 讀取操作)。為簡單起見，圖1A將控制及解碼電路102展示為一單一區塊。然而，控制及解碼電路102可包含可位於記憶體裝置100之不同位置中之不同元件(例如電路)。例如，控制及解碼電路102可包含耦合至連接件145、146、147及148之一解碼器(例如行解碼器)及耦合至連接件190、191、192及193之另一解碼器(例如列解碼器)。
記憶體裝置100可包含可攜載對應信號WL0、WL1、WL2及WL3之控制閘150、151、152及153。控制閘150、151、152及153與連接件190、191、192及193可形成記憶體裝置100之存取線之部分，使得此等存取線之各者可包含控制閘150、151、152及153之一者及/或連接件190、191、192及193之一者。例如，記憶體裝置100之一存取線可包含控制閘150及/或連接件190，及記憶體裝置100之另一存取線可包含控制閘151及/或連接件191。記憶體裝置100可分別使用信號WL0、WL1、WL2及WL3來分別控制至記憶體胞110、111、112及113之存取(諸如)以自記憶體胞110、111、112及113獲取(例如感測)資訊(例如在一讀取操作中)或將資訊儲存於記憶體胞110、111、112及113中(例如在一寫入操作中)。作為一實例，圖1A展示四個控制閘150、151、152及153作為一實例。此等控制閘之數目可變動。如圖1A中所展示，不同記憶體胞串中之記憶體胞可共用相同控制閘(例如共用相同實體控制閘)。例如，記憶體胞110可共用控制閘150。記憶體胞111可共用控制閘151。記憶體胞112可共用控制閘152。記憶體胞113可共用控制閘153。控制閘150、151、152及153之各者可結構化為位於記憶體裝置100之一單一裝置層級中之一單一控制閘。
記憶體裝置100之連接件190、191、192及193可將各自控制閘150、151、152及153耦合至記憶體裝置100之其他電路，諸如控制及解碼電路102。連接件190、191、192及193可結構化為記憶體裝置100中之導電連接件。記憶體裝置100可分別通過連接件190、191、192及 193而將信號(例如WL0、WL1、WL2及WL3)自控制及解碼電路102提供至控制閘150、151、152及153。
記憶體裝置100可包含分別攜載信號BL0、BL1及BL2之資料線170、171及172，及可攜載一信號SL(例如源極線信號)之線198。圖1A展示三個資料線170、171及172作為一實例。此等資料線之數目可變動。資料線170、171及172之各者可結構化為記憶體裝置100中之一導電線。線198可結構化為一導電線且可形成記憶體裝置100之一源極之部分(例如一源極線)。在一讀取操作中，記憶體裝置100可使用資料線170、171及172來提供獲取自記憶體胞110、111、112及113之資訊。在一寫入操作中，記憶體裝置100可使用資料線170、171及172來提供待儲存於記憶體胞110、111、112及113中之資訊。
記憶體裝置100可包含選擇閘(例如汲極選擇閘)185、186、187及188及電晶體(例如汲極選擇電晶體)165、166、167及168。電晶體165可共用相同選擇閘185。電晶體166可共用相同選擇閘186。電晶體167可共用相同選擇閘187。電晶體168可共用相同選擇閘188。
連接件145、146、147及148可將各自選擇閘185、186、187及188耦合至記憶體裝置100之其他電路，諸如控制及解碼電路102。連接件145、146、147及148可結構化為記憶體裝置100中之導電連接件。記憶體裝置100可分別通過連接件145、146、147及148而將信號(例如SGD0、SGD1、SGD2及SGD3)自控制及解碼電路102提供至選擇閘185、186、187及188。
可分別由信號SGD0、SGD1、SGD2及SGD3控制(例如導通或切斷)電晶體165、166、167及168。在一記憶操作(諸如一讀取或寫入操作)期間，可導通電晶體165、166、167及168(例如藉由啟動各自信號SGD0、SGD1、SGD2及SGD3)以將記憶體裝置100之記憶體胞串耦合至資料線170、171及172。可切斷電晶體165、166、167及168(例如藉 由停用各自信號SGD0、SGD1、SGD2及SGD3)以自資料線170、171及172解耦記憶體裝置100之記憶體胞串。
記憶體裝置100可包含電晶體(例如源極選擇電晶體)161、162、163及164，其等之各者可耦合於線198與一關聯記憶體胞串(例如記憶體胞串131或132)之間。電晶體161、162、163及164可共用記憶體裝置100之相同選擇閘(例如源極選擇閘)180。
可由相同信號(諸如設置於選擇閘180上之一SGS信號(例如源極選擇閘信號))控制(例如導通或切斷)電晶體161、162、163及164。在一記憶操作(諸如一讀取或寫入操作)期間，可導通電晶體161、162、163及164(例如藉由啟動一SGS信號)以將記憶體裝置100之記憶體胞串耦合至線198。可切斷電晶體161、162、163及164(例如藉由停用一SGS信號)以自線198解耦記憶體裝置100之記憶體胞串。
圖1B展示根據本發明之一實施例之圖1A之記憶體裝置100之一部分之一結構之一俯視圖。圖1C展示沿圖1B之線1C之記憶體裝置100之該部分之該結構之一側視圖。圖1D展示圖1B及圖1C之記憶體裝置100之一部分之一透視圖。圖1E展示圖1B至圖1D之記憶體裝置100之控制閘150、151、152及153、開口(孔)175、176、177及178、及一介電材料127之部分之結構之一分解圖。圖1F展示具有一開口137之控制閘150、151、152及153之一者(例如控制閘150)及耦合至一導電接觸件106之連接件146之分段146a及146c的結構之另一視圖。開口137可填充有介電材料127(圖1B至圖1E)。以下描述參考圖1B至圖1E。
如圖1B及圖1C中所展示，記憶體裝置100可包含一基板199，其可包含一半導體基板(例如矽基板)。記憶體胞串131及132之各者(亦展示於圖1A中)可包含自基板199(垂直於基板199)向外延伸之一主體130。例如，主體130可包含材料之一組合之一柱，其中該柱之一長度沿垂直於一x方向及一y方向之一z方向延伸。如圖1C中所展示，記憶 體裝置100可包含相對於該z方向之不同裝置層級120、121、122、123及124。記憶體胞串131及132之記憶體胞110、111、112及113可分別位於基板199上方之裝置層級120、121、122及123中。
主體130可包含可沿x方向形成於不同層中之不同材料。例如，主體130可包含能夠阻擋一電荷之一穿隧之一(或若干)電荷阻擋材料(例如諸如氮化矽之一介電材料)。該電荷阻擋材料可直接接觸控制閘150、151、152及153之材料。
主體130亦可包含一(或若干)電荷儲存材料，其(等)經配置使得電荷阻擋材料(如上文所提及)可介於該(等)電荷儲存材料與控制閘150、151、152及153之材料之間。該(等)電荷儲存材料可提供一電荷儲存功能以表示儲存於記憶體胞110、111、112及113中之資訊之一值。例如，該(等)電荷儲存材料可包含可經組態以捕捉電荷之一電荷捕捉材料(例如SiN)。在另一實例中，該(等)電荷儲存材料可包含可為一p型多晶矽或一n型多晶矽之導電摻雜多晶矽。該多晶矽可經組態以用作一記憶體胞(例如一記憶體胞110、111、112或113)中之一浮動閘(例如用於儲存電荷)。
主體130可進一步包含一(或若干)穿隧介電材料(例如矽氧化物)，其(等)經配置使得電荷儲存材料(如上文所提及)可介於該(等)穿隧介電材料與(若干)電荷阻擋材料之間。該(等)穿隧介電材料可允許一電荷(例如電子)自主體130之一額外材料穿隧至(若干)電荷儲存材料。
主體130之額外材料可包含可由(若干)穿隧介電材料包圍(或部分包圍)之一半導體材料。主體130之該半導體材料可包含n型材料(例如n型多晶矽)或p型材料(例如p型多晶矽)。
如圖1B及圖1C中所展示，選擇閘185、186、187及188可包含基板199上方之導電材料(例如導電摻雜多晶矽或其他導電材料)。選擇閘185、186、187及188之各者之導電材料可包含相對於(例如包圍或 部分包圍)與相同選擇閘關聯之記憶體胞串之主體130之各自部分的部分。例如，選擇閘186之導電材料可包圍(或部分包圍)與選擇閘186關聯之記憶體胞串131及132之主體130之各自部分。選擇閘185、186、187及188之各者可包含一邊緣，諸如選擇閘186之邊緣186a。如圖1B中所展示，記憶體胞串132之主體130與選擇閘186之邊緣186a之間之一距離被指示為距離186b。為簡單起見，圖1B及圖1C省略選擇閘185、187及188之邊緣之標記。
控制閘150、151、152及153可包括基板199上方之導電材料(例如導電摻雜多晶矽或其他導電材料)。如圖1B及圖1C中所展示，控制閘150、151、152及153之各者之導電材料可包含相對於(例如包圍或部分包圍)一記憶體胞串之相同主體130之一各自部分的一部分。例如，控制閘150之導電材料可包圍(或部分包圍)記憶體胞110之位置附近之記憶體胞串132之主體130之一部分。控制閘151之導電材料可包圍(或部分包圍)記憶體胞111之位置附近之記憶體胞串132之主體130之一部分。控制閘152之導電材料可包圍(或部分包圍)記憶體胞112之位置附近之記憶體胞串132之主體130之一部分。控制閘153之導電材料可包圍(或部分包圍)記憶體胞113之位置附近之記憶體胞串132之主體130之一部分。
如圖1C中所展示，記憶體裝置100可包含介於兩個相鄰控制閘150、151、152及153之間或介於選擇閘185、186、187及188與控制閘153之間之一介電材料(例如矽氧化物或其他導電材料)109。記憶體裝置100亦可包含介於基板199與控制閘150、151、152及153之間之一介電材料(例如矽氧化物)118。
控制閘150、151、152及153可分別包含沿y方向之邊緣150a、151a、152a及153a。如圖1C及圖1D中所展示，邊緣150a、151a、152a及153a可形成一階梯。記憶體裝置100之一參考位置與邊緣150a、 151a、152a及153a之間之一距離不相等。例如，如圖1C中所展示，記憶體胞串132之主體130與邊緣150a之間之一距離(沿x方向)可大於記憶體胞串132之主體130與邊緣151a之間之一距離(沿x方向)。在另一實例中，記憶體胞串132之主體130與邊緣151a之間之一距離可大於記憶體胞串132之主體130與邊緣152a之間之一距離。
記憶體裝置100之一參考位置與邊緣150a、151a、152a及153a之各者之間之一距離可不同於此一參考位置與選擇閘185、186、187及188之各者之一邊緣之間之一距離。例如，如圖1C中所展示，記憶體胞串132之主體130與邊緣153a之間之一距離(沿x方向)可大於記憶體胞串132之主體130與選擇閘186之邊緣186a之間之一距離(沿x方向)。
如圖1C中所展示，控制及解碼電路102可包含電晶體(例如場效電晶體)，諸如電晶體103及104。圖1C僅展示兩個電晶體103及104作為一實例。控制及解碼電路102可包含經組態以執行一或多個功能(諸如解碼功能以選擇性提供至記憶體胞110、111、112及113之信號及存取)之諸多電晶體。控制及解碼電路102之電晶體(例如電晶體103及104)之各者之至少一部分(例如源極及汲極區域)可形成於基板199之一區域中。
連接件145、146、147及148可包含導電材料以將各自選擇閘185、186、187及188耦合至基板199中之控制及解碼電路102。連接件145、146、147及148之各者可包含不同分段(導電分段)且可耦合至選擇閘185、186、187及188中之一各自選擇閘之一接觸區域。例如圖1C中所展示，連接件146可耦合至選擇閘186之接觸區域186x。連接件146可包含分段146a、146b及146c。分段146a及146b可垂直於基板199。分段146c可平行於基板199且可將分段146a耦合至分段146b。其他連接件145、147及148可耦合至各自選擇閘185、187及188之接觸區域。如圖1B中所展示，連接件145、147及148可包含各自分段145a、 147a及148a、及分段145b、147b及148b。
如圖1B、圖1C及圖1E中所展示，記憶體裝置100可包含位於記憶體裝置100之一區域125(圖1B)中之介電材料127及開口175、176、177及178。介電材料127可包含矽氧化物。區域125(其中可定位開口175、176、177及178)可介於選擇閘185、186、187及188之邊緣之一位置與各自控制閘150、151、152及153之邊緣150a、151a、152a及153a之一位置之間。
開口175、176、177及178(如圖1C中所展示)可填充有導電材料(例如導電摻雜多晶矽、金屬或其他導電材料)。開口175、176、177及178可形成於介電材料127中，使得其等可藉由導電材料127之一部分而與控制閘150、151、152及153分離(例如非直接接觸)。
開口175、176、177及178之各者可延伸通過控制閘150、151、152及153之堆疊。因此，連接件145、146、147及148之各者之材料之至少一部分可位於通過控制閘150、151、152及153之材料的開口175、176、177及178中之一各自開口內。例如圖1C中所展示，連接件146之分段146a之材料之一部分可位於通過控制閘150、151、152及153之各者之材料的開口176內。
如圖1C中所展示，連接件146之分段146a可耦合至基板199上方之一導電接觸件106且通過一導電路徑116而耦合至電晶體103。類似地，連接件145、147及148可包含耦合至各自導電接觸件(圖1C中未展示，但其等可類似於導電接觸件106)之分段。因此，連接件145、146、147及148可耦合至基板199上方之一各自導電接觸件(例如106)且通過一導電路徑(例如116)而耦合至至少一電晶體(例如103)。
如圖1C中所展示，連接件190、191、192及193可包含導電材料以將各自控制閘150、151、152及153耦合至基板199中之控制及解碼電路102。連接件190、191、192及193之導電材料可類似於或相同於 連接件145、146、147及148之導電材料。連接件190、191、192及193之各者可包含不同分段(導電分段)且可耦合至控制閘150、151、152及153中之一各自控制閘之一接觸區域。例如圖1C中所展示，連接件192可耦合至控制閘152之接觸區域152x。連接件192可包含分段192a、192b及192c。分段192a及192b可垂直於基板199。分段192c可平行於基板199且可將分段192a耦合至分段192b。其他連接件190、191及193可耦合至各自控制閘150、151及153之接觸區域。連接件190、191及193亦可包含具有類似配置之導電分段。例如，連接件190可包含分段190a、190b及190c。連接件191可包含分段191a、191b及191c。連接件193可包含分段193a、193b及193c。如圖1B及圖1C中所展示，連接件190、191、192及193之分段190a、191a、192a及193a分別可位於記憶體裝置100之一區域126中。區域126可包含位於由各自控制閘150、151、152及153之邊緣150a、151a、152a及153a形成之一階梯外之一區域。
如圖1C中所展示，連接件192之分段192a可耦合至基板199上方之一導電接觸件107且通過一導電路徑117而耦合至電晶體104。類似地，連接件190、191及193可包含耦合至各自導電接觸件(圖1C中未展示，但其等可類似於導電接觸件107)之分段。因此，連接件190、191、192及193之各者可耦合至基板199上方之一各自導電接觸件(例如107)且通過一各自導電路徑(例如117)而耦合至基板199中之至少一電晶體(例如104)。
因此，如上文所描述，連接件145、146、147及148之各者可包含介於一選擇閘(例如186)之一接觸區域(例如186x)與一控制閘(例如152)之一接觸區域(例如152x)之間之一分段(例如圖1C中之146c)。此一分段(例如146c)亦可位於一開口(例如176)內，其中該開口可位於一選擇閘(例如186)之一接觸區域(例如186x)與一控制閘(例如152)之一 接觸區域(例如152x)之間。此一分段(例如146c)亦可自記憶體裝置100之一層級延伸至另一層級(例如處於沿z方向之層級120至124中)。
本文所描述之一記憶體裝置(如上文參考圖1A至圖1F而描述之記憶體裝置100)之佈設連接件(例如連接件145、146、147及148)可改良記憶體裝置100中之互連。例如，隨著一記憶體裝置(諸如記憶體裝置100)之一給定裝置尺寸之記憶體胞密度增大，通過記憶體陣列內之一區域(例如區域125)的佈設互連件(例如連接件145、146、147及148)可改良(例如減少)記憶體陣列中之互連件之數目、長度或兩者。亦可因本文所描述之佈設而改良(例如減少)與記憶體裝置關聯之製程成本。此外，如圖1B及圖1C中所展示，耦合至各自選擇閘185、186、187及188之連接件145、146、147及148(例如耦合至相同記憶體陣列中之全部選擇閘)及耦合至各自控制閘150、151、152及153(例如相同記憶體陣列中之全部控制閘)之連接件190、191、192及193可僅佈設於一側上(例如佈設於圖1B及圖1C之右側上)以將選擇閘185、186、187及188及控制閘150、151、152及153耦合至基板199中之電路102。此佈設(例如僅佈設於一側上)亦可改良互連及與記憶體裝置(諸如記憶體裝置100)關聯之製程成本。
圖1G展示根據本發明之一實施例之可為圖1A至圖1F之記憶體裝置100之一變體的記憶體裝置100G之一部分之一結構之一俯視圖。圖1H展示沿圖1G之線1H之記憶體裝置100G之該部分之該結構之一側視圖。圖1I展示圖1G及圖1H之記憶體裝置100G之一部分之一透視圖。圖1J展示圖1G至圖1I之記憶體裝置100G之控制閘150、151、152及153及開口175、176、177及178之部分之結構之一分解圖。圖1K展示具有一開口137G之控制閘150、151、152及153之一者(例如控制閘150)及耦合至一導電接觸件106之連接件146之分段146a及146c的結構之另一視圖。開口137G可填充有導電材料127(圖1G至圖1J)。
圖1G至圖1K可分別對應於圖1B至圖1F。如圖1G至圖1K中所展示，記憶體裝置100G可包含類似於或相同於記憶體裝置100之元件(圖1B至圖1F)的元件。因此，為簡單起見，圖1G至圖1K之描述中不再重複記憶體裝置100與100G之間之類似或相同元件之描述。圖1G至圖1K中未標記記憶體裝置100與100G之間之類似或相同元件之部分。記憶體裝置100與100G之示意圖可相同。然而，記憶體裝置100與100G之結構可不同。
例如，記憶體裝置100與100G之間之差異可包含記憶體裝置100G之控制閘150、151、152及153(圖1G)之結構差異及材料127G之差異。如圖1G、圖1I及圖1J中所展示，控制閘150、151、152及153可包含沿x方向之各自邊緣150b、151b、152b及153b(位於一側上)及沿x方向之邊緣150c、151c、152c及153c(位於另一側上)。材料127G可延伸至邊緣150c、151c、152c及153c，使得控制閘150、151、152及153在其中定位材料127G之邊緣150c、151c、152c及153c之一部分處沒有材料。與圖1B及圖1D比較，圖1B之材料127未延伸至對應圖1G及圖1I之邊緣150c、151c、152c及153c之邊緣。因此，記憶體裝置100G之控制閘150、151、152及153之各者可包含僅由在其等之各自邊緣150b、151b、152b及153b之一窄部分(例如圖1J中之部分150d、151d、152d及153d)耦合在一起之兩個部分(例如左部分及右部分)。
圖2A展示根據本發明之一實施例呈具有一記憶體陣列201、控制及解碼電路103、連接件190、191、192及193、及連接件294、295、296及297之一記憶體裝置200之形式之一設備之一示意圖。記憶體裝置200可包含類似於或相同於圖1A之記憶體裝置100之元件的元件。因此，為簡單起見，將給予記憶體裝置100與200之間之類似或相同元件相同標記且圖2A至圖2D之描述中不再重複該等元件之描述。圖2A至圖2C中亦不標記記憶體裝置100與200之間之類似或相同元件之部 分。
如圖2A中所展示，記憶體裝置200可包含配置成記憶體胞串(諸如記憶體胞串231及232)之記憶體胞110、111、112及113及記憶體胞214、215、216及217。圖2A展示12個記憶體胞串及各記憶體胞串中之八個記憶體胞110、111、112、113、214、215、216及217之一實例。此等記憶體胞串之數目及各記憶體胞串中之此等記憶體胞之數目可變動。
如圖2A中所展示，除控制閘150、151、152及153之外，記憶體裝置200亦可包含可分別攜載對應信號WL4、WL5、WL6及WL7之控制閘254、255、256及257。類似於記憶體裝置100(圖1A)，記憶體裝置200(圖2A)之控制閘150、151、152及153及連接件190、191、192及193可形成記憶體裝置200之存取線之部分，使得此等存取線之各者可包含控制閘150、151、152及153之一者及/或連接件190、191、192及193之一者。在記憶體裝置200中，控制閘254、255、256及257及連接件294、295、296及297可形成記憶體裝置200之額外存取線之部分，使得此等額外存取線之各者可包含控制閘254、255、256及257之一者及/或連接件294、295、296及297之一者。例如，記憶體裝置200之一存取線可包含控制閘254及/或連接件294，及記憶體裝置200之另一存取線可包含控制閘255及/或連接件295。在一記憶操作中，記憶體裝置200可使用信號WL4、WL5、WL6及WL7來分別控制至記憶體胞214、215、216及217之存取。
選擇閘185、186、187及188可通過可不同於連接件145、146、147及148(圖1A)之連接件(圖2A中未展示)而耦合至控制及解碼電路103。
如圖2A中所展示，控制閘150、151、152及153可通過可相同於圖1A中之連接件之連接件190、191、192及193而耦合至控制及解碼 電路103。在圖2A中，控制閘254、255、256及257可通過可結構化為記憶體裝置200中之導電連接件之連接件294、295、296及297而耦合至控制及解碼電路103。
圖2B展示根據本發明之一實施例之圖2A之記憶體裝置200之一部分之一結構之一俯視圖。圖2C展示沿圖2B之線2C之記憶體裝置200之該部分之該結構之一側視圖。
如圖2B及圖2C中所展示，記憶體胞串231及232之各者(亦展示於圖2A中)可包含自基板199向外延伸且通過控制閘150、151、152、153、254、255、256及257之各者之一部分及選擇閘185、186、187及188之各者之一部分的一主體130。
介電材料127及開口175、176、177及178可類似於或相同於記憶體裝置100之介電材料及開口(例如圖1B及圖1C)。然而，在圖2B之記憶體裝置200中，開口175、176、177及178可含有分別耦合至控制閘(諸如控制閘254、255、256及257)之各自連接件294、295、296及297之部分。此不同於圖1B中之記憶體裝置100之結構，其中圖1B中之開口175、176、177及178可含有分別耦合至選擇閘185、186、187及188之各自連接件145、146、147及148之部分。因此，區域125(其中可定位開口175、176、177及178)可介於各自控制閘254、255、256及257之邊緣254a、255a、256a及257a之一位置與各自控制閘150、151、152及153之邊緣150a、151a、152a及153a之一位置之間。例如圖2B中所展示，區域125可介於控制閘254之邊緣254a與控制閘153之邊緣153a之間。
如圖2B及圖2C中所展示，連接件296可耦合至控制閘256之接觸區域256x。連接件296可包含分段(導電分段)296a、296b及296c。分段296a及296b可垂直於基板199。分段296c可平行於基板199且可將分段296a耦合至分段296b。其他連接件294、295及297可耦合至各自控制 閘254、255及257之接觸區域。連接件294、295及297可包含各自分段294a、295a及297a及分段294b、295b及294b，如圖2B及圖2C中所展示。
圖2D展示根據本發明之一實施例之可為圖2A至圖2C之記憶體裝置200之一變體的記憶體裝置200D之一部分之一結構之一俯視圖。圖2E展示沿圖2D之線2E之記憶體裝置200D之該部分之該結構之一側視圖。
圖2D及圖2E可分別對應於圖2B至圖2C。如圖2D至圖2E中所展示，記憶體裝置200D可包含類似於或相同於記憶體裝置200之元件(圖2B至圖2C)的元件。因此，為簡單起見，圖2D至圖2E之描述中不再重複記憶體裝置200與200D之間之類似或相同元件之描述。圖2D及圖2E中亦未標記記憶體裝置200與200D之間之類似或相同元件之部分。記憶體裝置200與200D之示意圖可相同。然而，記憶體裝置200與200D之結構可不同。
例如，記憶體裝置200與200D之間之差異可包含記憶體裝置200D之控制閘150、151、152及153(圖2D)之結構差異及材料127F之差異。如圖2D中所展示，材料127F可分別延伸至控制閘150、151、152及153之邊緣150c、151c、152c及153c。與圖2B比較，圖2B之材料127未延伸至對應於圖2D之邊緣150c、151c、152c及153c之邊緣。記憶體裝置200D之控制閘150、151、152及153(圖2D)之結構可類似於或相同於圖1G之記憶體裝置100G之控制閘150、151、152及153之結構。
圖3A及圖3B展示根據本發明之一實施例之呈具有多個記憶體陣列301A及301B之一記憶體裝置300之形式之一設備之一示意圖。圖3A及圖3B中標記「A」至「I」之點指示：記憶體陣列301A及301B之一些元件可在對應點處彼此耦合。例如，記憶體陣列301A之連接件145可在圖3A及圖3B中之對應點「A」處耦合至記憶體陣列301B之連接件 145。
如圖3A及圖3B中所展示，記憶體陣列301A及301B之各者包含連接件145、146、147及148及連接件190、191、192及193。此等連接件可類似於圖1A之連接件。記憶體陣列301A可包含可攜載信號BL0、BL1及BL2之資料線170、171及172。記憶體陣列301B可包含可攜載信號BL3、BL4及BL5之資料線170、171及172。記憶體裝置300可具有比圖1A之記憶體裝置100之記憶體容量高(例如兩倍)之一記憶體容量。記憶體裝置300可具有比記憶體裝置100之資料線數目高(例如兩倍)之資料線數目。
如圖3A中所展示，記憶體裝置300可包含耦合至記憶體陣列301A及301B之各自連接件145、146、147及148之連接件345、346、347及348。記憶體裝置300可包含耦合至記憶體陣列301A之各自控制閘150、151、152及153之連接件390、391、392及393。記憶體裝置300可包含一連接件381以將記憶體陣列301A之選擇閘180耦合至記憶體陣列301B之選擇閘180。
記憶體裝置300可包含可對應於記憶體裝置100(圖1A)之控制及解碼電路102之電路302。記憶體陣列301A與301B之間之類似或相同元件可共用(例如可受控於)電路302中之相同元件。例如，記憶體陣列301A及301B之選擇閘185、186、187及188可分別共用電晶體365、366、367及368以通過對應連接件145、146、147及148而接收信號(例如全域汲極選擇閘信號)GSGD0、GSGD1、GSGD2及GSGD3。可由一信號BLKen(例如一記憶體區塊啟用信號)控制電晶體365、366、367及368。
在另一實例中，記憶體陣列301A及301B之控制閘150、151、152及153可分別共用電晶體350、351、352及353以通過對應連接件190、191、192及193而接收信號(例如全域存取線信號)GWL0、GWL1、 GWL2及GWL3。可由一信號BLKen控制電晶體350、351、352及353。
在一進一步實例中，記憶體陣列301A及301B之選擇閘180可共用電晶體380以通過連接件381而接收信號(例如全域源極選擇信號)GSGS。可由信號BLKen控制電晶體380。
如記憶體裝置300中所展示，共用元件(例如電晶體、互連件或兩者)可相較於一些習知記憶體裝置而減少記憶體裝置300中之元件之數目。
圖3C展示根據本發明之一實施例之圖3A及圖3B之記憶體裝置300之一部分之一結構之一俯視圖。圖3D展示沿圖3C之線3D之記憶體裝置300之該該部分之該結構之一側視圖。
如圖3C及圖3D中所展示，記憶體裝置300可包含類似於或相同於圖1B及圖1C之記憶體裝置100之元件的元件。因此，為簡單起見，圖3C及圖3D之描述中不再重複記憶體裝置100與300之間之類似或相同元件之描述。圖3C及圖3D中亦未標記記憶體裝置100與300之間之類似或相同元件之部分。
如圖3C及圖3D中所展示，記憶體陣列301A及301B各者之連接件146可包含分段146a、146b及146c。記憶體陣列301A及301B之各者中之連接件192可包含分段192a、192b及192c。
連接件346可包含基板199上方之一導電材料。如圖3D中所展示，連接件346可包含平行於基板199(例如平行於x方向)之一分段。連接件346可耦合至記憶體陣列301A及301B之各者之連接件146之分段146a。其他連接件345、347及348(圖3C)可耦合至各自連接件145、147及148。
連接件392可包含基板199上方之一導電材料。如圖3D中所展示，連接件392可包含平行於基板199(例如平行於x方向)之一分段。 連接件392可耦合至記憶體陣列301A及301B之各者之連接件192之分段192a。其他連接件390、391及393(圖3C)可耦合至各自連接件145、147及148。
包含電晶體350、351、352、353、365、366、367、368及380(圖3A)之部分或全部之電路302可形成於基板199中且直接位於記憶體陣列301A及301B之一者下方(例如直接位於記憶體陣列301A下方，如圖3D中所展示)。例如，電晶體350、351、352、353、365、366、367、368及380之部分或全部之源極或汲極區域可形成於基板199之一區域328中。區域328可包含直接位於記憶體陣列301A及301B之一者下方之基板199之一區域。
替代地，包含電晶體350、351、352、353、365、366、367、368及380之部分或全部之電路302可形成於基板199之一區域329中。如圖3D中所展示，區域329可包含可位於記憶體陣列301A及301B之一者之一側上之基板199中之一區域(例如記憶體陣列301A或301B下方及記憶體陣列301A與301B之間之一區域)。
圖3B及圖3C展示其中記憶體陣列301A及301B之各者之控制閘150、151、152及153可類似於記憶體裝置100(圖1B)之控制閘150、151、152及153的一實例。替代地，記憶體陣列301A及301B之各者之控制閘150、151、152及153可類似於記憶體裝置100G(圖1G)之控制閘150、151、152及153。
如上文參考圖3A至圖3D所描述，佈設連接件(例如345、346、347、348、390、391、392、393及381)可改良(例如減少)記憶體陣列中之互連件之數目、長度或兩者。亦可改良(例如減少)與記憶體裝置關聯之製程成本。此外，共用元件(例如電晶體350、351、352、353、365、366、367、368及380)可減少一記憶體裝置(諸如記憶體裝置300)中之解碼功能(例如在一讀取或寫入操作中)。
圖4A至圖4N展示根據本發明之一實施例之藉由使用通過控制閘中之開口的連接件而形成具有耦合至其他元件之選擇閘之一記憶體裝置400的程序。形成一記憶體裝置400之該等程序可用於形成記憶體裝置100(圖1A至圖1F)。因此，在以下描述中，將給予記憶體裝置400與100之間之類似或相同元件相同標記。圖4A展示具有一基板199及形成於基板199上方之導電接觸件106及107及介電材料118的記憶體裝置400之一部分。熟習技術者將認識到：記憶體裝置400包含圖4A中未展示之其他元件。
圖4A展示在已形成材料409、450、451、452、453及480之後之記憶體裝置400。形成此等材料可包含：交替地沈積材料409與材料450、451、452及453，使得其等可配置成一堆疊(例如層疊於彼此上)，如圖4A中所展示。材料409可包含(若干)介電材料(例如矽氧化物或其他介電材料)。材料450、451、452、453及480可包含(若干)導電材料。
圖4B及圖4C展示在已形成選擇閘184、185、186及187、控制閘150、151、152及153、及介電材料109之後之記憶體裝置400。圖4C展示圖4B之記憶體裝置400之一俯視圖。圖4B展示沿圖4C之線4B之記憶體裝置400之一側視圖。可藉由移除(例如蝕刻)材料480(圖4A)之部分而形成選擇閘184、185、186及187(圖4C)。可藉由移除(例如蝕刻)材料450、451、452、453及409(圖4A)之部分而形成控制閘150、151、152及153及介電材料109，使得此等材料之剩餘部分可包含一階梯組態，如圖4B中所展示。
圖4D展示在已形成一材料419之後之記憶體裝置400。形成材料419可包含：在選擇閘184、185、186及187及控制閘150、151、152及153上方沈積一介電材料。
圖4E展示在已形成通過材料419、選擇閘184、185、186及187、 及控制閘150、151、152及153之一開口417之後之記憶體裝置400。圖4F展示圖4E之記憶體裝置400之一俯視圖。圖4E展示沿圖4F之線4E之記憶體裝置400之一側視圖。如圖4E中所繪示，可形成開口417，使得導電接觸件106之至少一部分可通過開口417而暴露。形成開口417可包含：移除(例如蝕刻、鑽孔或其他技術)材料419、選擇閘184、185、186及187、及控制閘150、151、152及153之各者之部分以通過開口417而暴露導電接觸件106之至少一部分。
在一替代程序中，可形成開口417，使得其可延伸至邊緣150c、151c、152c及153c。在此一替代程序中，控制閘150、151、152及153可具有類似於圖1I及圖1J中所展示之結構的結構。
圖4G展示在一介電材料127已形成於開口417中之後之記憶體裝置400。圖4H展示圖4G之記憶體裝置400之一俯視圖。圖4G展示沿圖4H之線4G之記憶體裝置400之一側視圖。形成介電材料127可包含：用矽氧化物或其他介電材料填充(例如藉由沈積)開口417。
圖4I及圖4J展示在已形成開口175、176、177及178、開口445b、446b、447b及448b、開口490a、491a、492a及493a、及開口490b、491b、492b及493b之後之記憶體裝置400。圖4J展示圖4I之記憶體裝置400之一俯視圖。圖4I展示沿圖4J之線4I之記憶體裝置400之一側視圖。形成開口175、176、177及178可包含：移除(例如蝕刻、鑽孔或其他技術)介電材料127之部分。開口175、176、177及178之各者可通過控制閘150、151、152及153之各者之一部分。可形成開口175、176、177及178，使得導電接觸件106之至少一部分可通過開口175、176、177及178之一者而暴露且耦合至該開口之一底部。例如，導電接觸件106之至少一部分可通過開口176而暴露且耦合至開口176之底部。記憶體裝置400可包含類似於導電接觸件106之其他導電接觸件(圖中未展示)。該等其他導電接觸件之各者之至少一部分可通過一對 應開口(例如開口175、177及178之一者)而暴露且耦合至該對應開口之底部。
形成開口445b、446b、447b及448b可包含：移除(例如蝕刻、鑽孔或其他技術)介電材料419之部分。可形成開口445b、446b、447b及448b，使得選擇閘184、185、186及187之各者之至少一部分可通過開口175、176、177及178中之一對應開口而暴露且耦合至該開口之一底部。例如圖4I中所展示，選擇閘186之至少一部分可通過開口446b而暴露且耦合至開口446b之底部。
形成開口490a、491a、492a及493a及開口490b、491b、492b及493b可包含：移除(例如蝕刻、鑽孔或其他技術)介電材料419之部分。如圖4I中所展示，開口490a、491a、492a及493a及開口490b、491b、492b及493b可不通過控制閘150、151、152及153。記憶體裝置400可包含類似於導電接觸件107之其他導電接觸件(圖中未展示)。該等其他導電接觸件之各者之至少一部分可通過一對應開口(例如開口490a、491a、492a及493a之一者)而暴露且耦合至該對應開口之底部。
圖4K展示在已形成分段(導電分段)145a、146a、147a及148a、分段145b、146b、147b及148b、分段190a、191a、192a及193a、分段190b、191b、192b及193b之後之記憶體裝置400。圖4L展示圖4K之記憶體裝置400之一俯視圖。圖4K展示沿圖4L之線4K之記憶體裝置400之一側視圖。形成該等分段可包含：用一導電材料(金屬或其他導電材料)填充(例如藉由沈積)開口175、176、177及178、開口490a、491a、492a及493a、及開口490b、491b、492b及493b。該等分段之部分可在各自接觸區域處接觸選擇閘185、186、187及188及控制閘150、151、152及153。例如圖4K中所展示，分段146b可接觸選擇閘186之接觸區域186x。分段192b可接觸控制閘152之接觸區域152x。
圖4M展示在已形成分段(例如導電分段)145c、146c、147c及148c及分段190c、191c、192c及193c之後之記憶體裝置400。圖4N展示圖4M之記憶體裝置400之一俯視圖。圖4M展示沿圖4N之線4M之記憶體裝置400之一側視圖。如圖4N中所展示，可形成分段145c、146c、147c及148c以將分段145a、146a、147a及148a分別耦合至分段145b、146b、147b及148b。可形成分段190c、191c、192c及193c以將分段190a、191a、192a及193a分別耦合至分段190b、191b、192b及193b。
圖5A至圖5G展示根據本發明之一實施例之藉由具有通過其他控制閘150、151、152及153中之開口之分段的連接件而形成具有耦合至其他元件(例如基板199中之電路)之一群組之控制閘254、255、256及257之記憶體裝置500的程序。用於形成記憶體裝置500之該等程序之部分可類似於或相同於上文參考圖4A至圖4N而描述之用於形成記憶體裝置400之程序。用於形成記憶體裝置500之該等程序可用於形成記憶體裝置200(圖2A至圖2C)。因此，圖5A至圖5D之描述中不再重複記憶體裝置200、400及500中之類似或相同程序或元件之詳細描述。
圖5A展示在介電材料109、控制閘150、151、152及153、及控制閘254、255、256及257之一堆疊已形成於基板199及導電接觸件106及107上方之後之記憶體裝置500之一部分。圖5A亦展示在材料419已形成於控制閘150、151、152及153及控制閘254、255、256及257上方之後之記憶體裝置500。可使用類似於形成控制閘150、151、152及153(圖4A及圖4B)之程序的程序來形成控制閘254、255、256及257，使得控制閘254、255、256及257可包含階梯組態，如圖5A中所展示。
圖5B及圖5C展示在開口175、176、177及178已形成於通過控制閘150、151、152及153之介電材料127中之後之記憶體裝置500。圖5C展示圖5B之記憶體裝置500之一俯視圖。圖5B展示沿圖5C之線5B 之記憶體裝置500之一側視圖。
圖5B及圖5C亦展示在開口490a、491a、492a及493a及開口490b、491b、492b及493b已形成於介電材料419中之後之記憶體裝置500。圖5B及圖5C進一步展示在開口175、176、177及178及開口594b、595b、596b及597b已形成於介電材料419中且耦合至控制閘254、255、256及257之後之記憶體裝置500。可使用類似於形成開口490a、491a、492a及493a及開口490b、491b、492b及493b(圖4I及圖4J)之程序的程序來形成開口594b、595b、596b及597b。
圖5D及圖5E展示在已形成分段294a、295a、296a及297a、分段294b、295b、296b及297b、分段190a、191a、192a及193a、及分段190b、191b、192b及193b之後之記憶體裝置500。圖5E展示圖5D之記憶體裝置500之一俯視圖。圖5D展示沿圖5E之線5D之記憶體裝置500之一側視圖。圖5D及圖5E進一步展示在已形成分段(例如導電分段)294b、295b、296b及297b之後之記憶體裝置500。形成分段294a、295a、296a及297a可包含：用導電材料填充開口175、176、177及178(圖5C)。形成分段294b、295b、296b及297b可包含：用導電材料填充開口594b、595b、596b及597b(圖5C)。該等分段之部分可在各自接觸區域處接觸控制閘150、151、152及153及控制閘254、255、256及257。例如圖5D中所展示，分段192b可接觸控制閘152之區域152x。分段296b可接觸控制閘256之區域256x。
圖5F及圖5G展示在已形成分段190c、191c、192c及193c及分段294c、295c、296c及297c之後之記憶體裝置500。圖5G展示圖5F之記憶體裝置500之一部分之一俯視圖。圖5F展示沿圖5G之線5F之記憶體裝置500之一側視圖。如圖5G中所展示，可形成分段190c、191c、192c及193c以將分段190a、191a、192a及193a分別耦合至分段190b、191b、192b及193b。可形成分段294c、295c、296c及297c以將分段 294a、295a、296a及297a分別耦合至分段294b、295b、296b及297b。
圖6A至圖6B展示根據本發明之一實施例之具有耦合於導電材料601i、601j、602及603之間之連接件646及647之一裝置600之一部分之一結構之不同視圖。裝置600可包含一半導體裝置(例如一記憶體裝置、一處理器或其他半導體裝置)。導電材料601i、601j、602及603可結構化為裝置600中之導電層。導電材料601i、601j、602及603可為裝置600之任何元件之部分，其中此等元件可用於攜載信號(例如電壓或電流信號)。例如，若記憶體裝置600包含一記憶體裝置(例如記憶體裝置100、200、300、400及500)，則導電材料601i、601j、602及603可形成該記憶體裝置之元件之部分，諸如該記憶體裝置之選擇閘、控制閘、源極(例如源極線)或其他元件。
如圖6A及圖6B中所展示，裝置600可包含一基板699，其可包含一半導體基板(例如矽基板)。導電材料601i、601j、602及603可位於基板699上方之相對於一z方向之不同裝置層級621、622及623中。例如，導電材料601i及601j可位於裝置層級621中。導電材料602可位於裝置層級622中。導電材料603可位於裝置層級623中。
裝置600可包含一介電材料(例如矽氧化物或其他介電材料)609，其位於基板699與導電材料601i及601j之各者之間、導電材料602與導電材料601i及601j之各者之間、及導電材料602與603之間。
導電材料601i、601j、602及603之各者可具有沿垂直於z方向之一x方向延伸之一長度。導電材料602及603可具有沿垂直於該x方向之一y方向延伸之相同寬度605。
連接件646及647之各者可包含不同分段(導電分段)且可耦合至導電材料601i、601j、602及603中之一各自導電材料之一接觸區域。例如圖6B中所展示，連接件646可耦合至導電材料603之一接觸區域603x及導電材料601i之一接觸區域601ix。連接件646可包含分段 646a、646b及646c。分段646a及646b可垂直於基板699。分段646c可平行於基板699且可將分段646a耦合至分段646b。連接件647可包含耦合至導電材料602之一接觸區域602x及導電材料601j之一接觸區域601jx之分段(例如類似於連接件646之分段)。
如圖6A及圖6B中所展示，導電材料602可包含沿y方向之一邊緣602a。導電材料603可包含沿y方向之一邊緣603a。導電材料602可包含位於邊緣602a與603a之間之一開口617。開口617可延伸通過導電材料602之整個厚度(沿z方向)。開口617可填充有可包圍連接件646之分段646a之一部分的一介電材料(圖6A及圖6B中未展示)。因此，連接件646之至少一部分(例如分段646a之一部分)可位於通過導電材料602之開口617內。
圖7A及圖7B展示根據本發明之一實施例之可為圖6A及圖6B之裝置600之一變體的裝置700之一部分之一結構之不同視圖。如圖7A及圖7B中所展示，裝置700可包含類似於或相同於裝置600(圖6A及圖6B)之元件的元件。因此，為簡單起見，圖7A及圖7B之描述中不再重複裝置600與700之間之類似或相同元件之描述。
裝置600與700之間之實例差異可包含裝置700之導電材料603之結構差異。如圖7A中所展示，導電材料603可包含沿y方向之一寬度703。寬度703可小於導電材料602之寬度605。例如，寬度703可比寬度605小數量701及數量702。數量701可為導電材料602及603之各自上部分之邊緣602b與603b之間之一偏移量。數量702可為導電材料602及603之各自下部分之邊緣602c與603c之間之一偏移量。
在替代結構中，寬度703可比寬度605小數量701或數量702但非兩者。例如，在此一替代結構中，導電材料602及603之上邊緣(602b及603b)可彼此對準(沿z方向)或導電材料602及603之下邊緣(602c及603c)可彼此對準(沿z方向)。
設備(例如記憶體裝置100、100G、200、200D、300、400、500、600及700)及方法(例如形成記憶體裝置400及500之程序)意欲提供各種實施例之結構之一大致理解且並不意欲提供可利用本文所描述之結構的設備之全部元件及特徵之一完全描述。本文之一設備意指(例如)一裝置(例如記憶體裝置100、100G、200、200D、300、400、500、600及700)或包含諸如記憶體裝置100、100G、200、200D、300、400、500、600及700之一裝置之一系統(例如一電腦、一蜂巢式電話或其他電子系統)。
記憶體裝置100、100G、200、200D、300、400、500、600及700可包含於諸如高速電腦、通信及信號處理電路、單處理器或多處理器模組、單一或多個嵌入式處理器、多核心處理器、訊息資訊交換器及包含多層多晶片模組之特殊應用模組之設備(例如電子電路)中。此等設備可作為子組件進一步包含於諸如電視機、蜂巢式電話、個人電腦(例如膝上型電腦、桌上型電腦、手持式電腦、平板電腦等等)、工作站、無線電設備、視訊播放器、音訊播放器(例如MP3(運動圖像專家組，音訊層3)播放器)、車輛、醫療裝置(例如心臟監測器、血壓監測器等等)、視訊轉換器及其他之各種其他設備(例如電子系統)內。
上文參考圖1A至圖7B而描述之實施例包含設備及方法，其等具有：一基板；一記憶體胞串，其包含一主體；一選擇閘，其位於該設備之一層級中且沿該主體之一部分而定位；及控制閘，其等位於該設備之其他層級中且沿該主體之其他各自部分而定位。此等設備之至少一者包含將該選擇閘或該等控制閘之一者耦合至該基板中之一組件(例如電晶體)之一導電連接件。該連接件可包含通過該等控制閘之至少一者之一部分的一部分。本發明亦描述包含額外設備及方法之其他實施例。
以上描述及圖式繪示本發明之一些實施例以使熟習技術者能夠 實踐本發明之該等實施例。其他實施例可併入結構變化、邏輯變化、電性變化、程序變化及其他變化。實例僅代表可能的變動。一些實施例之部分及特徵可包含於其他實施例之部分及特徵中或取代其他實施例之部分及特徵。熟習技術者將在閱讀及理解以上描述之後明白諸多其他實施例。
100‧‧‧記憶體裝置
102‧‧‧控制及解碼電路
103‧‧‧電晶體
104‧‧‧電晶體
106‧‧‧導電接觸件
107‧‧‧導電接觸件
109‧‧‧介電材料
116‧‧‧導電路徑
117‧‧‧導電路徑
118‧‧‧介電材料
120‧‧‧裝置層級
121‧‧‧裝置層級
122‧‧‧裝置層級
123‧‧‧裝置層級
124‧‧‧裝置層級
126‧‧‧區域
127‧‧‧介電材料
130‧‧‧主體
131‧‧‧記憶體胞串
132‧‧‧記憶體胞串
146‧‧‧連接件
146a‧‧‧分段
146b‧‧‧分段
146c‧‧‧分段
150‧‧‧控制閘
150a‧‧‧邊緣
151‧‧‧控制閘
151a‧‧‧邊緣
152‧‧‧控制閘
152a‧‧‧邊緣
152x‧‧‧接觸區域
153‧‧‧控制閘
153a‧‧‧邊緣
171‧‧‧資料線
172‧‧‧資料線
176‧‧‧開口
180‧‧‧選擇閘
186‧‧‧選擇閘
186a‧‧‧邊緣
186b‧‧‧距離
186x‧‧‧接觸區域
190b‧‧‧分段
190c‧‧‧分段
191b‧‧‧分段
191c‧‧‧分段
192‧‧‧連接件
192a‧‧‧分段
192b‧‧‧分段
192c‧‧‧分段
193b‧‧‧分段
193c‧‧‧分段
199‧‧‧基板
WL0‧‧‧信號
WL1‧‧‧信號
WL2‧‧‧信號
WL3‧‧‧信號

Claims (39)

  1. 一種用於記憶體操作之設備，其包括：一基板；一記憶體胞串，其包含一主體及位於該設備之不同層級中之記憶體胞；一第一導電材料，其位於該基板上方，該第一導電材料包含相對於該主體之一第一部分的一部分；一第二導電材料，其位於該基板上方，該第二導電材料包含相對於該主體之一第二部分的一部分；一第一連接件，其耦合至該第一導電材料之一第一接觸區域及耦合至位於該第一導電材料與該基板之間之一第一導電接觸件，其中該第一導電材料為與該記憶體胞串關聯之一選擇閘之部分，且該第一連接件包含一部分，其通過該第二導電材料之一部分且不通過該第一導電材料；及一第二連接件，其耦合至該第二導電材料之一第二接觸區域及耦合至位於該第二導電材料與該基板之間之一第二導電接觸件，其中該第二連接件包含介於該第一接觸區域與該第二接觸區域之間且自該設備之一層級延伸至另一層級之一分段。
  2. 如請求項1之設備，其中該第二導電材料為與該記憶體胞串關聯之一控制閘之部分。
  3. 如請求項1之設備，其中該第二連接件包含垂直於該基板之一第一分段、垂直於該基板之一第二分段、及將該第一分段耦合至該第二分段之一第三分段，該第三分段平行於該基板。
  4. 如請求項3之設備，其中該第二連接件之該第二分段包含介於該第一接觸區域與該第二接觸區域之間之分段。
  5. 如請求項1之設備，其中該設備包括一記憶體裝置，該記憶體裝置包括該記憶體胞串。
  6. 一種用於記憶體操作之設備，其包括：一基板；一記憶體胞串，其包含一主體；一選擇閘，其位於該設備之一第一層級中且沿該主體之一第一部分而定位；一控制閘，其位於該設備之一第二層級中且沿該主體之一第二部分而定位；及一連接件，其耦合至該選擇閘及耦合至具有形成於該基板中之至少一部分之一電晶體，該連接件包含通過該控制閘之一部分的一部分。
  7. 如請求項6之設備，其進一步包括通過該控制閘之一開口，其中通過該控制閘之該部分的該連接件之該部分位於該開口內。
  8. 如請求項6之設備，其進一步包括位於該設備之一第三層級中且沿該主體之一第三部分而定位之一額外控制閘，其中該連接件包含通過該額外控制閘之一部分的一額外部分。
  9. 如請求項8之設備，其進一步包括通過該控制閘及該額外控制閘之一開口，其中通過該控制閘之該部分的該連接件之該部分位於該開口內，及通過該額外控制閘之該部分的該連接件之該額外部分亦位於該開口內。
  10. 如請求項9之設備，其中該選擇閘包含一邊緣，該控制閘包含一邊緣，及該開口介於該選擇閘之該邊緣與該控制閘之該邊緣之間。
  11. 如請求項10之設備，其中該主體與該控制閘之該邊緣之間之距離大於該主體與該選擇閘之該邊緣之間之一距離。
  12. 如請求項7之設備，其進一步包括：一額外記憶體胞串，其包含自該基板向外延伸之一額外主體；一額外選擇閘，其位於該設備之該第一層級中且沿該額外主體之一部分而定位；及一額外連接件，其耦合至該額外選擇閘及耦合至具有形成於該基板中之至少一部分之一額外電晶體，該額外連接件包含通過該控制閘中之一額外開口的一部分。
  13. 一種用於記憶體操作之設備，其包括：一基板；一記憶體胞串，其包含一主體；一第一控制閘，其位於該設備之一第一層級中且沿該主體之一第一部分而定位；一第二控制閘，其位於該設備之一第二層級中且沿該主體之一第二部分而定位；及一連接件，其耦合至該第二控制閘及耦合至具有形成於該基板中之至少一部分之一電晶體，該連接件包含通過該第一控制閘之一部分的一部分。
  14. 如請求項13之設備，其進一步包括通過該第一控制閘之一開口，其中通過該第一控制閘之該部分的該連接件之該部分位於該開口內。
  15. 如請求項14之設備，其中該第一控制閘包含一邊緣，該第二控制閘包含一邊緣，及該開口介於該第一控制閘之該邊緣與該第二控制閘之該邊緣之間。
  16. 如請求項15之設備，其中該主體與該第一控制閘之該邊緣之間之距離大於該主體與該第二控制閘之該邊緣之間之一距離。
  17. 如請求項14之設備，其進一步包括：一第三控制閘，其位於該設備之一第三層級中且沿該主體之一第三部分而定位；及一額外連接件，其耦合至該第三控制閘及耦合至具有形成於該基板中之至少一部分之一額外電晶體，該額外連接件包含通過該第一控制閘中之一額外開口的一部分。
  18. 如請求項13之設備，其進一步包括位於該設備之一第三層級中且沿該主體之一第三部分而定位之一第三控制閘，其中該連接件包含通過該第三控制閘之一部分的另一部分。
  19. 一種用於記憶體操作之設備，其包括：一第一記憶體陣列，其包含一基板上方之一第一記憶體胞串，及沿該第一記憶體胞串之一主體而定位且位於該基板上方之一第一選擇閘及控制閘；一第二記憶體陣列，其包含一基板上方之一第二記憶體胞串，及沿該第二記憶體胞串之一主體而定位且位於該基板上方之一第二選擇閘及控制閘；一第一連接件，其耦合至該第一選擇閘且包含通過該第一記憶體陣列之該等控制閘中之一第一控制閘之一部分的一部分；一第二連接件，其耦合至該第二選擇閘且包含通過該第二記憶體陣列之該等控制閘中之一第二控制閘之一部分的一部分；及一第三連接件，其將該第一連接件耦合至該第二連接件。
  20. 如請求項19之設備，其中該第三連接件包含平行於該基板之一分段。
  21. 如請求項20之設備，其中該第一連接件包含垂直於該基板之一第一分段、垂直於該基板之一第二分段、及將該第一分段耦合 至該第二分段之一第三分段，該第三分段平行於該基板。
  22. 如請求項21之設備，其中該第二連接件包含垂直於該基板之一第一分段、垂直於該基板之一第二分段、及將該第一分段耦合至該第二分段之一第三分段，該第三分段平行於該基板。
  23. 如請求項19之設備，其進一步包含耦合至該第三連接件之一電晶體。
  24. 如請求項23之設備，其中該電晶體包含形成於該基板之一區域中之源極及汲極區域，該基板之該區域位於該第一陣列及該第二陣列下方且介於該第一陣列與該第二陣列之間。
  25. 如請求項23之設備，其中該電晶體包含形成於該基板之一區域中之源極及汲極區域，該基板之該區域位於該第一陣列下方。
  26. 一種用於記憶體操作之設備，其包括：一第一導電材料，其位於該設備之一第一層級中；一第二導電材料，其位於該設備之一第二層級中；一第三導電材料，其位於該設備之一第三層級中；及一連接件，其耦合至該第一導電材料之一接觸區域及該第三導電材料之一接觸區域，該連接件包含通過該第二導電材料之一部分的一部分，其中該第二導電材料之該部分介於該第二導電材料之一邊緣與該第三導電材料之一邊緣之間。
  27. 如請求項26之設備，其中該第二導電材料包含一開口，且該連接件之該部分位於該開口內。
  28. 如請求項26之設備，其中該第二導電材料及該第三導電材料具有一相同寬度。
  29. 如請求項26之設備，其中該第二導電材料及該第三導電材料具有不同寬度。
  30. 如請求項26之設備，其進一步包括位於該第一層級中之一第四 導電材料，及包括耦合至該第四導電材料之一接觸區域及該第二導電材料之一接觸區域之一額外連接件，其中該第二導電材料之該邊緣介於該第二導電材料之該接觸區域與該第四導電材料之該接觸區域之間。
  31. 一種用於記憶體操作之方法，其包括：在一裝置之一基板上方之該裝置之不同層級中形成一第一控制閘、一第二控制閘及一選擇閘；在該第一控制閘之一邊緣與該選擇閘及該第二控制閘之一者之一邊緣之間之該裝置之一區域中形成一開口；及形成將該選擇閘及該第二控制閘之一者耦合至位於該基板與該第一控制閘之間之一導電接觸件的一連接件，其中該連接件經形成使得該連接件之一部分位於該開口內。
  32. 如請求項31之方法，其中該開口經形成使得該開口之一底部耦合至該導電接觸件。
  33. 如請求項31之方法，其中形成該開口包含：自該第一控制閘之部分移除材料以形成通過該第一控制閘之一開口；用一介電材料填充該開口；及在該介電材料中形成該開口，使得該開口藉由該介電材料之一部分而與該等控制閘之剩餘部分分離。
  34. 如請求項33之方法，其中形成該連接件包含：用一導電材料填充該開口。
  35. 如請求項31之方法，其中形成該連接件包含：形成該連接件之一第一分段，使得該第一分段耦合至該選擇閘及該第二控制閘之一者且沿垂直於該基板之一方向延伸；在該開口中形成該連接件之一第二分段；及 形成一第三分段以將該第一分段耦合至該第二分段。
  36. 一種用於記憶體操作之方法，其包括：在一裝置之一基板上方之該裝置之不同層級上形成一第一群組之控制閘及一第二群組之控制閘；形成通過該第一群組之控制閘之一開口；及形成將該第二群組之控制閘中之一控制閘耦合至位於該第一群組之控制閘及該第二群組之控制閘與該基板之間之一導電接觸件的一連接件，其中該連接件經形成使得該連接件之一部分位於該開口內。
  37. 如請求項36之方法，其中形成該開口包含：自該第一群組之該等控制閘中之各控制閘之部分移除材料以形成通過該第一群組之控制閘之一第一開口；用一介電材料填充該第一開口；及在該介電材料中形成一第二開口，使得該第二開口藉由該介電材料之一部分而與該第一群組之控制閘之剩餘部分分離。
  38. 如請求項37之方法，其中形成該連接件包含：用一導電材料填充該第二開口。
  39. 如請求項36之方法，其進一步包括：形成通過該第一群組之控制閘之一額外開口；形成將該第二群組之控制閘中之一額外控制閘耦合至位於該第一群組之控制閘及該第二群組之控制閘與該基板之間之一額外導電接觸件的一額外連接件，其中該額外連接件經形成使得該額外連接件之一部分位於該額外開口內。
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WO (1) WO2014036294A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI709229B (zh) * 2019-02-05 2020-11-01 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US20150048434A1 (en) * 2013-08-16 2015-02-19 Conversant Intellectual Property Management Inc Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
US20150371925A1 (en) * 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102310511B1 (ko) 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US10453748B2 (en) 2015-08-27 2019-10-22 Micron Technology, Inc. Methods of forming semiconductor device structures including stair step structures
CN105261617B (zh) * 2015-10-28 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
US9728548B2 (en) 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
KR102650535B1 (ko) * 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
US10373970B2 (en) 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
US9905514B2 (en) 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10157933B2 (en) 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
KR102604053B1 (ko) 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR102601214B1 (ko) 2016-05-16 2023-11-10 삼성전자주식회사 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
JP2018026518A (ja) * 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
US9773553B1 (en) 2016-08-19 2017-09-26 Micron Technology, Inc. Segmented memory and operation
US10504838B2 (en) 2016-09-21 2019-12-10 Micron Technology, Inc. Methods of forming a semiconductor device structure including a stair step structure
WO2018063226A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Inverted staircase contact for density improvement to 3d stacked devices
KR102374066B1 (ko) * 2017-03-20 2022-03-14 에스케이하이닉스 주식회사 반도체 메모리 장치
US10192929B2 (en) * 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
KR102385565B1 (ko) 2017-07-21 2022-04-12 삼성전자주식회사 수직형 메모리 장치
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
WO2020024282A1 (zh) * 2018-08-03 2020-02-06 长江存储科技有限责任公司 存储器结构及其形成方法
KR102587973B1 (ko) 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
US11211403B2 (en) 2017-11-27 2021-12-28 Samsung Electronics Co., Ltd. Nonvolatile memory device having a vertical structure and a memory system including the same
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102533145B1 (ko) 2017-12-01 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치
KR102630926B1 (ko) 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102566771B1 (ko) * 2018-01-31 2023-08-14 삼성전자주식회사 3차원 반도체 소자
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR102639721B1 (ko) 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624625B1 (ko) 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2020017572A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
KR20200020187A (ko) 2018-08-16 2020-02-26 삼성전자주식회사 적층 영역을 포함하는 반도체 소자
US20200152650A1 (en) * 2018-11-08 2020-05-14 Intel Corporation Memory device with a split staircase
JP2020136644A (ja) * 2019-02-26 2020-08-31 キオクシア株式会社 半導体記憶装置
KR102517334B1 (ko) * 2019-03-19 2023-04-03 삼성전자주식회사 선택기를 갖는 반도체 소자
US11121143B2 (en) * 2019-05-24 2021-09-14 Micron Technology, Inc. Integrated assemblies having conductive posts extending through stacks of alternating materials
US10847526B1 (en) * 2019-07-26 2020-11-24 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
KR20210039522A (ko) 2019-10-01 2021-04-12 삼성전자주식회사 메모리 장치
KR20220004207A (ko) * 2020-05-29 2022-01-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수직 메모리 디바이스들
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US20230106571A1 (en) * 2021-10-06 2023-04-06 Macronix International Co., Ltd. 3d nor and 3d nand memory integration
WO2024151406A1 (en) * 2023-01-13 2024-07-18 Micron Technology, Inc. Microelectronic devices, and related memory devices, and electronic systems

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69529367T2 (de) 1994-08-19 2004-01-22 Kabushiki Kaisha Toshiba, Kawasaki Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung
US6777777B1 (en) * 2003-05-28 2004-08-17 Newport Fab, Llc High density composite MIM capacitor with flexible routing in semiconductor dies
WO2006087796A1 (ja) * 2005-02-18 2006-08-24 Fujitsu Limited 不揮発性半導体記憶装置
FR2917751B1 (fr) 2007-06-22 2011-04-01 Montupet Sa Procede de traitement thermique de culasses en alliage a base d'aluminuim, et culasses presentant des proprietes de resistance a la fatigue ameliorees
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
JP4649487B2 (ja) * 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4635069B2 (ja) * 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5072696B2 (ja) * 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
US8044448B2 (en) * 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
TW201011899A (en) * 2008-09-04 2010-03-16 Powerchip Semiconductor Corp Memory device and manufacturing method thereof, and semiconductor device
JP5086959B2 (ja) 2008-09-26 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
US8395206B2 (en) 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101595486B1 (ko) * 2010-01-27 2016-02-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
KR101095786B1 (ko) 2009-07-09 2011-12-21 김영일 승열제 및 이의 제조 방법
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP4977180B2 (ja) * 2009-08-10 2012-07-18 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101028994B1 (ko) 2009-09-07 2011-04-12 주식회사 하이닉스반도체 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
JP2011060991A (ja) 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8154128B2 (en) * 2009-10-14 2012-04-10 Macronix International Co., Ltd. 3D integrated circuit layer interconnect
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
KR101738533B1 (ko) * 2010-05-24 2017-05-23 삼성전자 주식회사 적층 메모리 장치 및 그 제조 방법
KR101738103B1 (ko) 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
JP2012069695A (ja) 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
KR101731060B1 (ko) * 2010-09-27 2017-04-28 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
KR101688838B1 (ko) * 2011-01-20 2016-12-22 삼성전자주식회사 연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8531878B2 (en) * 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI709229B (zh) * 2019-02-05 2020-11-01 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法

Also Published As

Publication number Publication date
JP6437437B2 (ja) 2018-12-12
JP2015526910A (ja) 2015-09-10
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US20140061747A1 (en) 2014-03-06
US9595533B2 (en) 2017-03-14
US20170250190A1 (en) 2017-08-31
CN104662660B (zh) 2018-03-27
US10770470B2 (en) 2020-09-08
EP2891183A4 (en) 2016-04-13

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