JP6437437B2 - コントロールゲートに挿通する接続部を有するメモリアレイ - Google Patents

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Description

本出願は、参照によりその全体が本明細書に組込まれる、２０１２年８月３０日に出願された米国出願シリアル番号第１３／５９９，７９３号に対する優先権の利益を主張する。
フラッシュメモリ等のメモリデバイスは、コンピュータ及び多くの電子アイテムにおいて広く使用される。こうしたメモリデバイスは、多数のメモリセル、及び、メモリセルとデバイス内の他の回路要素との間で結合される内部相互接続部を有する。メモリセル密度が所与のデバイス面積について増加するにつれて、デバイス内でこうした相互接続部をルーティングすることが難しくなる場合がある。
本発明の或る実施形態による、メモリアレイ、コントロール及びデコード回路要素、及び接続部を有するメモリデバイスの形態の装置の略図である。 本発明の或る実施形態による、図１Ａのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａ〜図１Ｆのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａ〜図１Ｆのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａ〜図１Ｆのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａ〜図１Ｆのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図１Ａ〜図１Ｆのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、メモリアレイ、コントロール及びデコード回路要素、及び接続部を有する別のメモリデバイスの形態の装置の略図である。 本発明の或る実施形態による、図２Ａのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図２Ａのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図２Ａ〜図２Ｃのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図２Ａ〜図２Ｃのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、複数のメモリアレイを有するメモリデバイスの形態の装置の略図である。 本発明の或る実施形態による、複数のメモリアレイを有するメモリデバイスの形態の装置の略図である。 本発明の或る実施形態による、図３Ａ及び図３Ｂのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図３Ａ及び図３Ｂのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、デバイスの導電性材料の間で結合する接続部を有するデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、デバイスの導電性材料の間で結合する接続部を有するデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図６Ａ及び図６Ｂのデバイスの変形であり得る別のデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図６Ａ及び図６Ｂのデバイスの変形であり得る別のデバイスの一部分の構造の異なる図である。
図１Ａは、本発明の或る実施形態による、メモリアレイ１０１、コントロール及びデコード回路要素１０２、接続部１４５、１４６、１４７、及び１４８、並びに接続部１９０、１９１、１９２、及び１９３を有するメモリデバイス１００の形態の装置の略図の一部分を示す。
メモリデバイス１００は、メモリセルストリング１３１及び１３２等のメモリセルストリング内に配列されたメモリセル１１０、１１１、１１２、及び１１３を含み得る。話を簡単にするため、図１Ａでは、メモリセルストリングの２つだけ（１３１及び１３２）がラベル付けされる。図１Ａは、１２のメモリセルストリング並びに各メモリセルストリング内の４つのメモリセル１１０、１１１、１１２、及び１１３の例を示す。こうしたメモリセルストリングの数及び各メモリセルストリング内のこうしたメモリセルの数は、変動し得る。
コントロール及びデコード回路要素１０２は、情報をメモリセル１１０、１１１、１１２、及び１１３に記憶するメモリオペレーション（例えば、書込みオペレーション）中に又は情報をメモリセル１１０、１１１、１１２、及び１１３から取得するメモリオペレーション（例えば、読出しオペレーション）中にメモリセル１１０、１１１、１１２、及び１１３にアクセスするように動作し得る。話を簡単にするため、図１Ａは、コントロール及びデコード回路要素１０２を単一ブロックとして示す。しかし、コントロール及びデコード回路要素１０２は、メモリデバイス１００内の異なる場所に配置され得る異なる要素（例えば、回路）を含み得る。例えば、コントロール及びデコード回路要素１０２は、接続部１４５、１４６、１４７、及び１４８に結合されたデコーダ（例えば、列デコーダ）及び接続部１９０、１９１、１９２、及び１９３に結合された別のデコーダ（例えば、行デコーダ）を含み得る。
メモリデバイス１００は、対応する信号ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３を運び得るコントロールゲート１５０、１５１、１５２、及び１５３を含み得る。コントロールゲート１５０、１５１、１５２、及び１５３並びに接続部１９０、１９１、１９２、及び１９３は、メモリデバイス１００のアクセスラインの一部を形成し、それにより、こうしたアクセスラインのそれぞれが、コントロールゲート１５０、１５１、１５２、及び１５３のうちの１つ及び／又は接続部１９０、１９１、１９２、及び１９３のうちの１つを含み得る。例えば、メモリデバイス１００のアクセスラインは、コントロールゲート１５０及び／又は接続部１９０を含み、メモリデバイス１００の別のアクセスラインは、コントロールゲート１５１及び／又は接続部１９１を含み得る。メモリデバイス１００は、それぞれ信号ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３を使用して、（例えば、読出しオペレーション中に）情報をメモリセル１１０、１１１、１１２、及び１１３から取得する（例えば、センスする）ため、又は、（例えば、書込みオペレーション中に）情報をメモリセル１１０、１１１、１１２、及び１１３に記憶するため等で、メモリセル１１０、１１１、１１２、及び１１３に対するアクセスをそれぞれ制御し得る。図１Ａは、４つのコントロールゲート１５０、１５１、１５２、及び１５３を例として示す。こうしたコントロールゲートの数は変動し得る。図１Ａに示すように、異なるメモリセルストリング内のメモリセルは、同じコントロールゲートを共有（同じ物理的コントロールゲートを共有）し得る。例えば、複数のメモリセル１１０はコントロールゲート１５０を共有し得る。複数のメモリセル１１１はコントロールゲート１５１を共有し得る。複数のメモリセル１１２はコントロールゲート１５２を共有し得る。複数のメモリセル１１３はコントロールゲート１５３を共有し得る。コントロールゲート１５０、１５１、１５２、及び１５３のそれぞれは、メモリデバイス１００の単一デバイスレベルに配置された単一コントロールゲートとして構築され得る。
メモリデバイス１００の接続部１９０、１９１、１９２、及び１９３は、それぞれのコントロールゲート１５０、１５１、１５２、及び１５３を、コントロール及びデコード回路１０２等のメモリデバイス１００の他の回路要素に結合し得る。接続部１９０、１９１、１９２、及び１９３は、メモリデバイス１００内の導電性接続部として構築され得る。メモリデバイス１００は、信号（例えば、ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３）を、それぞれ接続部１９０、１９１、１９２、及び１９３を通してコントロール及びデコード回路１０２からコントロールゲート１５０、１５１、１５２、及び１５３に提供し得る。
メモリデバイス１００は、信号ＢＬ０、ＢＬ１、及びＢＬ２をそれぞれ運ぶデータライン１７０、１７１、及び１７２、並びに、信号ＳＬ（例えば、ソースライン信号）を運び得るライン１９８を含み得る。図１Ａは、３つのデータライン１７０、１７１、及び１７２を例として示す。こうしたデータラインの数は変動し得る。データライン１７０、１７１、及び１７２のそれぞれは、メモリデバイス１００内の導電性ラインとして構築され得る。ライン１９８は、導電性ラインとして構築され、メモリデバイス１００のソース（例えば、ソースライン）の一部を形成し得る。読出しオペレーションでは、メモリデバイス１００は、データライン１７０、１７１、及び１７２を使用して、メモリセル１１０、１１１、１１２、及び１１３から取得される情報を提供し得る。書込みオペレーションでは、メモリデバイス１００は、データライン１７０、１７１、及び１７２を使用して、メモリセル１１０、１１１、１１２、及び１１３に記憶される情報を提供し得る。
メモリデバイス１００は、セレクトゲート（例えば、ドレインセレクトゲート）１８５、１８６、１８７、及び１８８並びにトランジスタ（例えば、ドレインセレクトトランジスタ）１６５、１６６、１６７、及び１６８を含み得る。トランジスタ１６５は同じセレクトゲート１８５を共有し得る。トランジスタ１６６は同じセレクトゲート１８６を共有し得る。トランジスタ１６７は同じセレクトゲート１８７を共有し得る。トランジスタ１６８は同じセレクトゲート１８８を共有し得る。
接続部１４５、１４６、１４７、及び１４８は、それぞれのセレクトゲート１８５、１８６、１８７、及び１８８を、コントロール及びデコード回路１０２等のメモリデバイス１００の他の回路要素に結合し得る。接続部１４５、１４６、１４７、及び１４８は、メモリデバイス１００内の導電性接続部として構築され得る。メモリデバイス１００は、信号（例えば、ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３）を、それぞれ接続部１４５、１４６、１４７、及び１４８を通してコントロール及びデコード回路１０２からセレクトゲート１８５、１８６、１８７、及び１８８に提供し得る
トランジスタ１６５、１６６、１６７、及び１６８は、信号ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３によってそれぞれ制御（例えば、ターンオン又はターンオフ）され得る。読出し又は書込みオペレーション等のメモリオペレーション中、トランジスタ１６５、１６６、１６７、及び１６８は、（例えば、それぞれの信号ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３をアクティブ化することによって）ターンオンされて、メモリデバイス１００のメモリセルストリングをデータライン１７０、１７１、及び１７２に結合し得る。トランジスタ１６５、１６６、１６７、及び１６８は、（例えば、それぞれの信号ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３を非アクティブ化することによって）ターンオフされて、メモリデバイス１００のメモリセルストリングをデータライン１７０、１７１、及び１７２から切離し得る。
メモリデバイス１００は、トランジスタ（例えば、ソースセレクトトランジスタ）１６１、１６２、１６３、及び１６４を含み、それぞれは、ライン１９８と関連するメモリセルストリング（例えば、メモリセルストリング１３１又は１３２）との間に結合され得る。トランジスタ１６１、１６２、１６３、及び１６４は、メモリデバイス１００の同じセレクトゲート（例えば、ソースセレクトゲート）１８０を共有し得る。
トランジスタ１６１、１６２、１６３、及び１６４は、セレクトゲート１８０上に提供されるＳＧＳ信号（例えば、ソースセレクトゲート信号）等の同じ信号によって制御（例えば、ターンオン又はターンオフ）され得る。読出し又は書込みオペレーション等のメモリオペレーション中、トランジスタ１６１、１６２、１６３、及び１６４は、（例えば、ＳＧＳ信号をアクティブ化することによって）ターンオンされて、メモリデバイス１００のメモリセルストリングをライン１９８に結合し得る。トランジスタ１６１、１６２、１６３、及び１６４は、（例えば、ＳＧＳ信号を非アクティブ化することによって）ターンオフされて、メモリデバイス１００のメモリセルストリングをライン１９８から切離し得る。
図１Ｂは、本発明の或る実施形態による、図１Ａのメモリデバイス１００の一部分の構造の上面図を示す。図１Ｃは、図１Ｂのライン１Ｃに沿うメモリデバイス１００の部分の構造の側面図を示す。図１Ｄは、図１Ｂ及び図１Ｃのメモリデバイス１００の一部分の斜視図を示す。図１Ｅは、図１Ｂ〜図１Ｄのメモリデバイス１００のコントロールゲート１５０、１５１、１５２、及び１５３、開口（例えば、穴）１７５、１７６、１７７、及び１７８、並びに誘電体材料１２７の部分の構造の分解図を示す。図１Ｆは、開口１３７及び導電性接点１０６に結合された接続部１４６のセグメント１４６ａ及び１４６ｃを有するコントロールゲート１５０、１５１、１５２、及び１５３の１つのコントロールゲート（例えば、コントロールゲート１５０）の構造の別の図を示す。開口１３７は、誘電体材料１２７で充填され得る（図１Ｂ〜図１Ｅ）。以下の説明は図１Ｂ〜図１Ｅを参照する。
図１Ｂ及び図１Ｃに示すように、メモリデバイス１００は、半導体基板（例えば、シリコン基板）を含み得る基板１９９を含み得る。メモリセルストリング１３１又は１３２（図１Ａに同様に示す）のそれぞれは、基板１９９から外側に（例えば、垂直に）延在する本体１３０を含み得る。例えば、本体１３０は、複数の材料の組合せのピラーを含むことができ、或る長さのピラーが、ｘ方向及びｙ方向に垂直であるｚ方向に延在する。図１Ｃに示すように、メモリデバイス１００は、ｚ方向に関して異なるデバイスレベル１２０、１２１、１２２、１２３、及び１２４を含み得る。メモリセルストリング１３１及び１３２のメモリセル１１０、１１１、１１２、及び１１３は、基板１９９の上方で、デバイスレベル１２０、１２１、１２２、及び１２３にそれぞれ配置され得る。
本体１３０は、ｘ方向に別個の層で形成され得る異なる材料を含み得る。例えば、本体１３０は、電荷のトンネルをブロックすることが可能である電荷ブロッキング材料（複数可）（例えば、シリコン窒化物等の誘電体材料）を含み得る。電荷ブロッキング材料は、コントロールゲート１５０、１５１、１５２、及び１５３の材料に直接接触し得る。
本体１３０はまた、電荷貯蔵材料（複数可）であって、電荷ブロッキング材料（上述した）が電荷貯蔵材料（複数可）とコントロールゲート１５０、１５１、１５２、及び１５３の材料との間にあるように配列される、電荷貯蔵材料（複数可）を含み得る。電荷貯蔵材料（複数可）は、メモリセル１１０、１１１、１１２、及び１１３に記憶される情報の値を表すため電荷貯蔵機能を提供し得る。例えば、電荷貯蔵材料（複数可）は、電荷をトラップするように構成され得る電荷トラッピング材料（例えば、ＳｉＮ）を含み得る。別の例では、電荷貯蔵材料（複数可）は、ｐ型多結晶シリコン又はｎ型多結晶シリコンであり得る導電的にドープされた多結晶シリコンを含み得る。多結晶シリコンは、メモリセル（例えば、メモリセル１１０、１１１、１１２、又は１１３）内で（例えば、電荷を貯蔵するための）浮遊ゲートとして働くように構成され得る。
本体１３０は、トンネル誘電体材料（複数可）（例えば、シリコンの酸化物）であって、電荷貯蔵材料（上述した）がトンネル誘電体材料（複数可）と電荷ブロッキング材料（複数可）との間にあるように配列される、トンネル誘電体材料（複数可）を更に含み得る。トンネル誘電体材料（複数可）は、本体１３０の更なる材料から電荷貯蔵材料（複数可）への電荷（例えば、電子）のトンネリングを可能にし得る。
本体１３０の更なる材料は、トンネル誘電体材料（複数可）によって囲まれ（又は、部分的に囲まれ）得る半導体材料を含み得る。本体１３０の半導体材料は、ｎ型材料（例えば、ｎ型多結晶シリコン）又はｐ型材料（例えば、ｐ型多結晶シリコン）を含み得る。
図１Ｂ及び図１Ｃに示すように、セレクトゲート１８５、１８６、１８７、及び１８８は、基板１９９の上方に導電性材料（例えば、導電的にドープされた多結晶シリコン又は他の導電性材料）を含み得る。セレクトゲート１８５、１８６、１８７、及び１８８のそれぞれの導電性材料は、同じセレクトゲートに関連するメモリセルストリングの本体１３０のそれぞれの部分に対向する（例えば、それを囲むか又は部分的に囲む）部分を含み得る。例えば、セレクトゲート１８６の導電性材料は、セレクトゲート１８６に関連するメモリセルストリング１３１及び１３２の本体１３０のそれぞれの部分を囲み（又は、部分的に囲み）得る。セレクトゲート１８５、１８６、１８７、及び１８８のそれぞれは、セレクトゲート１８６のエッジ１８６ａ等のエッジを含み得る。図１Ｂに示すように、メモリセルストリング１３２の本体１３０とセレクトゲート１８６のエッジ１８６ａとの間の距離は距離１８６ｂとして示される。話を簡単にするため、図１Ｂ及び図１Ｃは、セレクトゲート１８５、１８７、及び１８８のエッジについてラベルを省略する。
コントロールゲート１５０、１５１、１５２、及び１５３は、基板１９９の上方に導電性材料（例えば、導電的にドープされた多結晶シリコン又は他の導電性材料）を含み得る。図１Ｂ及び図１Ｃに示すように、コントロールゲート１５０、１５１、１５２、及び１５３のそれぞれの導電性材料は、メモリセルストリングの同じ本体１３０のそれぞれの部分に対向する（例えば、それを囲むか又は部分的に囲む）部分を含み得る。例えば、コントロールゲート１５０の導電性材料は、メモリセル１１０の場所の近くでメモリセルストリング１３２の本体１３０の部分を囲み（又は、部分的に囲み）得る。コントロールゲート１５１の導電性材料は、メモリセル１１１の場所の近くでメモリセルストリング１３２の本体１３０の部分を囲み（又は、部分的に囲み）得る。コントロールゲート１５２の導電性材料は、メモリセル１１２の場所の近くでメモリセルストリング１３２の本体１３０の部分を囲み（又は、部分的に囲み）得る。コントロールゲート１５３の導電性材料は、メモリセル１１３の場所の近くでメモリセルストリング１３２の本体１３０の部分を囲み（又は、部分的に囲み）得る。
図１Ｃに示すように、メモリデバイス１００は、２つの隣接するコントロールゲート１５０、１５１、１５２、及び１５３の間に、また、セレクトゲート１８５、１８６、１８７、及び１８８とコントロールゲート１５３との間に誘電体材料（例えば、シリコンの酸化物又は他の誘電体材料）１０９を含み得る。メモリデバイス１００はまた、基板１９９とコントロールゲート１５０、１５１、１５２、及び１５３との間に誘電体材料（例えば、シリコンの酸化物）を含み得る。
コントロールゲート１５０、１５１、１５２、及び１５３は、ｙ方向に沿って、それぞれエッジ１５０ａ、１５１ａ、１５２ａ、及び１５３ａを含み得る。図１Ｃ及び図１Ｄに示すように、エッジ１５０ａ、１５１ａ、１５２ａ、及び１５３ａは、階段を形成し得る。メモリデバイス１００内の基準場所とエッジ１５０ａ、１５１ａ、１５２ａ、及び１５３ａとの間の距離は不等である。例えば、図１Ｃに示すように、メモリセルストリング１３２の本体１３０とエッジ１５０ａとの間の（ｘ方向の）距離は、メモリセルストリング１３２の本体１３０とエッジ１５１ａとの間の（ｘ方向の）距離より大きい可能性がある。別の例では、メモリセルストリング１３２の本体１３０とエッジ１５１ａとの間の（ｘ方向の）距離は、メモリセルストリング１３２の本体１３０とエッジ１５２ａとの間の（ｘ方向の）距離より大きい可能性がある。
メモリデバイス１００内の基準場所とエッジ１５０ａ、１５１ａ、１５２ａ、及び１５３ａのそれぞれとの間の距離は、こうした基準場所とセレクトゲート１８５、１８６、１８７、及び１８８のそれぞれのエッジとの間の距離と異なり得る。例えば、図１Ｃに示すように、メモリセルストリング１３２の本体１３０とエッジ１５３ａとの間の（ｘ方向の）距離は、メモリセルストリング１３２の本体１３０とセレクトゲート１８６のエッジ１８６ａとの間の（ｘ方向の）距離より大きい可能性がある。
図１Ｃに示すように、コントロール及びデコード回路要素１０２は、トランジスタ１０３及び１０４等のトランジスタ（例えば、電界効果トランジスタ）を含み得る。図１Ｃは、２つのトランジスタ１０３及び１０４だけを例として示す。コントロール及びデコード回路要素１０２は、メモリセル１１０、１１１、１１２、及び１１３に対して選択的に信号を提供しアクセスするためのデコーディング機能等の１つ又は複数の機能を実施するように構成される多数のトランジスタを含み得る。コントロール及びデコード回路要素１０２のトランジスタ（例えば、トランジスタ１０３及び１０４）のそれぞれの少なくとも一部分（たとえば、ソース及びドレイン領域）は、基板１１９のエリア内に形成され得る。
接続部１４５、１４６、１４７、及び１４８は、それぞれのセレクトゲート１８５、１８６、１８７、及び１８８を基板１９９内のコントロール及びデコード回路要素１０２に結合させる導電性材料を含み得る。接続部１４５、１４６、１４７、及び１４８のそれぞれは、異なるセグメント（導電性セグメント）を含み、セレクトゲート１８５、１８６、１８７、及び１８８の中でそれぞれのセレクトゲートの接触エリアに結合され得る。例えば、図１Ｃに示すように、接続部１４６は、セレクトゲート１８６の接触エリア１８６ｘに結合され得る。接続部１４６は、セグメント１４６ａ、１４６ｂ、及び１４６ｃを含み得る。セグメント１４６ａ及び１４６ｂは基板１９９に垂直であり得る。セグメント１４６ｃは基板１９９に平行であり、セグメント１４６ａをセグメント１４６ｂに結合させ得る。他の接続部１４５、１４７、及び１４８は、それぞれのセレクトゲート１８５、１８７、及び１８８の接触エリアに結合され得る。接続部１４５、１４７、及び１４８は、図１Ｂに示すように、それぞれのセグメント１４５ａ、１４７ａ、及び１４８ａ並びにセグメント１４５ｂ、１４７ｂ、及び１４８ｂを含み得る。
図１Ｂ、図１Ｃ、及び図１Ｅに示すように、メモリデバイス１００は、メモリデバイス１００のエリア１２５（図１Ｂ）内に配置された誘電体材料１２７及び開口１７５、１７６、１７７、及び１７８を含み得る。誘電体材料１２７は、シリコンの酸化物を含み得る。（開口１７５、１７６、１７７、及び１７８が配置され得る）エリア１２５は、セレクトゲート１８５、１８６、１８７、及び１８８のエッジの場所と、それぞれのコントロールゲート１５０、１５１、１５２、及び１５３のエッジ１５０ａ、１５１ａ、１５２ａ、及び１５３ａの場所との間にあり得る。
開口１７５、１７６、１７７、及び１７８（図１Ｃに示す）は、導電性材料（例えば、導電的にドープされた多結晶シリコン、金属、又は他の導電性材料）で充填され得る。開口１７５、１７６、１７７、及び１７８は、誘電体材料１２７の一部分によってコントロールゲート１５０、１５１、１５２、及び１５３から分離される（例えば、それに直接接触しない）ように、誘電体材料１２７内に形成され得る。
開口１７５、１７６、１７７、及び１７８のそれぞれは、コントロールゲート１５０、１５１、１５２、及び１５３のスタックを貫通して延在し得る。そのため、接続部１４５、１４６、１４７、及び１４８のそれぞれの材料の少なくとも一部分は、コントロールゲート１５０、１５１、１５２、及び１５３を挿通する開口１７５、１７６、１７７、及び１７８の中のそれぞれの開口の内部にあり得る。例えば、図１Ｃに示すように、接続部１４６のセグメント１４６ａの材料の一部分は、コントロールゲート１５０、１５１、１５２、及び１５３のそれぞれの材料を挿通する開口１７６の内部にあり得る。
図１Ｃに示すように、接続部１４６のセグメント１４６ａは、基板１９９の上方で導電性接点１０６に、また、導電性経路１１６を通してトランジスタ１０３に結合され得る。同様に、接続部１４５、１４７、及び１４８は、それぞれの導電性接点（図１Ｃには示さないが、導電性接点１０６と同様であり得る）に結合するセグメントを含み得る。そのため、接続部１４５、１４６、１４７、及び１４８は、基板１９９の上方でそれぞれの導電性接点（例えば、１０６）に、また、導電性経路（例えば、１１６）を通して基板１９９内の少なくとも１つのトランジスタ（例えば、１０３）に結合され得る。
図１Ｃに示すように、接続部１９０、１９１、１９２、及び１９３は、それぞれのコントロールゲート１５０、１５１、１５２、及び１５３を基板１９９内のコントロール及びデコード回路要素１０２に結合するための導電性材料を含む。接続部１９０、１９１、１９１、及び１９２の導電性材料は、接続部１４５、１４６、１４７、及び１４８の導電性材料と同様又は同一であり得る。接続部１９０、１９１、１９２、及び１９３のそれぞれは、異なるセグメント（導電性セグメント）を含み、セレクトゲート１５０、１５１、１５２、及び１５３の中のそれぞれのコントロールゲートの接触エリアに結合され得る。例えば、図１Ｃに示すように、接続部１９２は、コントロールゲート１５２の接触エリア１５２ｘに結合され得る。接続部１９２は、セグメント１９２ａ、１９２ｂ、及び１９２ｃを含み得る。セグメント１９２ａ及び１９２ｂは基板１９９に垂直であり得る。セグメント１９２ｃは基板１９９に平行であり、セグメント１９２ａをセグメント１９２ｂに結合させ得る。他の接続部１９０、１９１、及び１９３は、それぞれのコントロールゲート１９０、１９１、及び１９３の接触エリアに結合され得る。接続部１９０、１９１、及び１９３はまた、同様の配置構成を有する導電性セグメントを含み得る。例えば、接続部１９０は、セグメント１９０ａ、１９０ｂ、及び１９０ｃを含み得る。接続部１９１は、セグメント１９１ａ、１９１ｂ、及び１９１ｃを含み得る。接続部１９３は、セグメント１９３ａ、１９３ｂ、及び１９３ｃを含み得る。図１Ｂ及び図１Ｃに示すように、接続部１９０、１９１、１９２、及び１９３のセグメント１９０ａ、１９１ａ、１９２ａ、及び１９３ａはそれぞれ、メモリデバイス１００のエリア１２６内に配置され得る。エリア１２６は、それぞれのコントロールゲート１５０、１５１、１５２、及び１５３のエッジ１５０ａ、１５１ａ、１５２ａ、及び１５３ａによって形成される階段の外側のエリアを含み得る。
図１Ｃに示すように、接続部１９２のセグメント１９２ａは、基板１９９の上方で導電性接点１０７に、また、導電性経路１１７を通してトランジスタ１０４に結合され得る。同様に、接続部１９０、１９１、及び１９３は、それぞれの導電性接点（図１Ｃには示さないが、導電性接点１０７と同様であり得る）に結合するセグメントを含み得る。そのため、接続部１９０、１９１、１９２、及び１９３のそれぞれは、基板１９９の上方でそれぞれの導電性接点（例えば、１０７）に、また、それぞれの導電性経路（例えば、１１７）を通して基板１９９内の少なくとも１つのトランジスタ（例えば、１０４）に結合され得る。
そのため、上述したように、接続部１４５、１４６、１４７、及び１４８のそれぞれは、セレクトゲート（例えば、１８６）の接触エリア（例えば、１８６ｘ）とコントロールゲート（例えば、１５２）の接触エリア（例えば、１５２ｘ）との間にセグメント（例えば、図１Ｃ内の１４６ｃ）を含み得る。こうしたセグメント（例えば、１４６ｃ）はまた、開口（例えば、１７６）の内部にあり、その開口は、セレクトゲート（例えば、１８６）の接触エリア（例えば、１８６ｘ）とコントロールゲート（例えば、１５２）の接触エリア（例えば、１５２ｘ）との間に配置され得る。こうしたセグメント（例えば、１４６ｃ）はまた、メモリデバイス１００の（例えば、ｚ方向にレベル１２０からレベル１２４の中で）１つのレベルから別のレベルまで延在し得る。
（図１Ａ〜図１Ｆを参照して上述したメモリデバイス１００のような）本明細書で述べるメモリデバイスのルーティング接続部（例えば、接続部１４５、１４６、１４７、及び１４８）は、メモリデバイス１００内の相互接続部を改善し得る。例えば、メモリセル密度が、メモリデバイス１００等のメモリデバイスの所与のデバイスサイズについて増加するにつれて、メモリアレイの内部のエリア（例えば、エリア１２５）を通して相互接続部（例えば、接続部１４５、１４６、１４７、及び１４８）をルーティングすることは、メモリアレイ内の相互接続部の数、長さ、又は両方を改善（低減）し得る。メモリデバイスに関連する作製プロセスコストはまた、本明細書で述べるルーティングの結果として改善（例えば、低減）され得る。更に、図１Ｂ及び図１Ｃに示すように、それぞれのセレクトゲート１８５、１８６、１８７、及び１８８に結合された（例えば、同じメモリアレイ内の全てのセレクトゲートに結合された）接続部１４５、１４６、１４７、及び１４８、並びに、それぞれのコントロールゲート１５０、１５１、１５２、及び１５３（例えば、同じメモリアレイ内の全てのコントロールゲート）に結合された接続部１９０、１９１、１９２、及び１９３は、一方の側だけで（例えば、図１Ｂ及び図１Ｃの右側で）ルーティングされて、セレクトゲート１８５、１８６、１８７、及び１８８並びにコントロールゲート１５０、１５１、１５２、及び１５３を基板１９９内の回路要素１０２に結合させ得る。このルーティング（例えば、一方の側だけでのルーティング）はまた、メモリデバイス１００等のメモリデバイスに関連する相互接続部及び作製プロセスコストを改善し得る。
図１Ｇは、本発明の或る実施形態による、図１Ａ〜図１Ｆのメモリデバイス１００の変形であり得るメモリデバイス１００Ｇの一部分の構造の上面図を示す。図１Ｈは、図１Ｇのライン１Ｈに沿うメモリデバイス１００Ｇの部分の構造の側面図を示す。図１Ｉは、図１Ｇ及び図１Ｈのメモリデバイス１００Ｇの一部分の斜視図を示す。図１Ｊは、図１Ｇ〜図１Ｉのメモリデバイス１００Ｇのコントロールゲート１５０、１５１、１５２、及び１５３並びに開口１７５、１７６、１７７、及び１７８の部分の構造の分解図を示す。図１Ｋは、開口１３７Ｇを有するコントロールゲート１５０、１５１、１５２、及び１５３の１つのコントロールゲート（例えば、コントロールゲート１５０）及び導電性接点１０６に結合した接続部１４６のセグメント１４６ａ及び１４６ｃの構造の別の図を示す。開口１３７Ｇは、誘電体材料１２７で充填され得る（図１Ｇ〜図１Ｊ）。
図１Ｇ〜図１Ｋは図１Ｂ〜図１Ｆにそれぞれ対応し得る。図１Ｇ〜図１Ｋに示すように、メモリデバイス１００Ｇは、メモリデバイス１００（図１Ｂ〜図１Ｆの）の要素と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、メモリデバイス１００と１００Ｇとの間の同様の又は同一の要素の説明は、図１Ｇ〜図１Ｋの説明では繰返されない。メモリデバイス１００と１００Ｇとの間の同様の又は同一の要素の幾つかはまた、図１Ｇ〜図１Ｋにおいてラベル付けされない。メモリデバイス１００及び１００Ｇについての略図は同じであり得る。しかし、メモリデバイス１００及び１００Ｇの構造は異なり得る。
例えば、メモリデバイス１００と１００Ｇとの差は、メモリデバイス１００Ｇのコントロールゲート１５０、１５１、１５２、及び１５３（図１Ｇ）の構造並びに材料１２７Ｇの差を含み得る。図１Ｇ、図１Ｉ、及び図１Ｊに示すように、コントロールゲート１５０、１５１、１５２、及び１５３は、ｘ方向に沿う（一方の側の）それぞれのエッジ１５０ｂ、１５１ｂ、１５２ｂ、及び１５３ｂ並びにｘ方向に沿う（別の側の）エッジ１５０ｃ、１５１ｃ、１５２ｃ、及び１５３ｃを含み得る。材料１２７Ｇは、材料１２７Ｇが配置されるエッジ１５０ｃ、１５１ｃ、１５２ｃ、及び１５３ｃの部分において、コントロールゲート１５０、１５１、１５２、及び１５３が、材料が全くないように、エッジ１５０ｃ、１５１ｃ、１５２ｃ、及び１５３ｃまで延在し得る。図１Ｂ及び図１Ｄと比較すると、図１Ｂの材料１２７は、図１Ｇ及び図１Ｉのエッジ１５０ｃ、１５１ｃ、１５２ｃ、及び１５３ｃに対応するエッジまで延在しない。そのため、メモリデバイス１００Ｇのコントロールゲート１５０、１５１、１５２、及び１５３のそれぞれは、そのそれぞれのエッジ１５０ｂ、１５１ｂ、１５２ｂ、及び１５３ｂにおいて狭い部分（例えば、図１Ｊの部分１５０ｄ、１５１ｄ、１５２ｄ、及び１５３ｄ）だけによって共に結合される２つの部分（例えば、左及び右）を含み得る。
図２Ａは、本発明の或る実施形態による、メモリアレイ２０１、コントロール及びデコード回路要素１０３、接続部１９０、１９１、１９２、及び１９３、並びに接続部２９４、２９５、２９６、及び２９７を有するメモリデバイス２００の形態の装置の略図を示す。メモリデバイス２００は、図１Ａのメモリデバイス１００の要素と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、メモリデバイス１００と１００Ｇとの間の同様の又は同一の要素は、同じラベルを与えられ、それらの説明は、図２Ａ〜図２Ｄの説明では繰返されない。メモリデバイス１００と２００との間の同様の又は同一の要素の幾つかはまた、図２Ａ〜図２Ｃにおいてラベル付けされない。
図２Ａに示すように、メモリデバイス２００は、メモリセルストリング２３１及び２３２等のメモリセルストリングで配列されたメモリセル１１０、１１１、１１２、及び１１３並びにメモリセル２１４、２１５、２１６、及び２１７を含み得る。図１は、各メモリセルストリングにおいて１２のメモリセルストリング及び８つのメモリセル１１０、１１１、１１２、１１３、２１４、２１５、２１６、及び２１７の例を示す。こうしたメモリセルストリングの数及び各メモリセルストリング内のこうしたメモリセルの数は変動し得る。
図２Ａに示すように、コントロールゲート１５０、１５１、１５２、及び１５３に加えて、メモリデバイス２００は、対応する信号ＷＬ４、ＷＬ５、ＷＬ６、及びＷＬ７をそれぞれ運び得るコントロールゲート２５４、２５５、２５６、及び２５７を含み得る。メモリデバイス１００（図１Ａ）と同様に、メモリデバイス２００のコントロールゲート１５０、１５１、１５２、及び１５３並びに接続部１９０、１９１、１９２、及び１９３（図２Ａ）は、メモリデバイス２００のアクセスラインの一部を形成し、それにより、こうしたアクセスラインのそれぞれが、コントロールゲート１５０、１５１、１５２、及び１５３のうちの１つ及び／又は接続部１９０、１９１、１９２、及び１９３のうちの１つを含み得る。メモリデバイス２００では、コントロールゲート２５４、２５５、２５６、及び２５７並びに接続部２９４、２９５、２９６、及び２９７は、メモリデバイス２００の更なるアクセスラインの一部を形成し、それにより、こうした更なるアクセスラインのそれぞれは、コントロールゲート２５４、２５５、２５６、及び２５７の１つ及び／又は接続部２９４、２９５、２９６、及び２９７の１つを含み得る。例えば、メモリデバイス２００のアクセスラインは、コントロールゲート２５４及び／又は接続部２９４を含み、メモリデバイス２００の別のアクセスラインは、コントロールゲート２５５及び／又は接続部２９５を含み得る。メモリオペレーション中、メモリデバイス２００は、信号ＷＬ４、ＷＬ５、ＷＬ６、及びＷＬ７を使用して、メモリセル２１４、２１５、２１６、及び２１７に対するアクセスをそれぞれ制御し得る。
セレクトゲート１８５、１８６、１８７、及び１８８は、接続部１４５、１４６、１４７、及び１４８（図１Ａ）と異なり得る接続部（図２Ａには示さず）を通してコントロール及びデコード回路要素１０３に結合され得る。
図２Ａに示すように、コントロールゲート１５０、１５１、１５２、及び１５３は、図１Ａの接続部と同じであり得る接続部１９０、１９１、１９２、及び１９３を通してコントロール及びデコード回路１０３に結合され得る。図２Ａでは、コントロールゲート２５４、２５５、２５６、及び２５７は、メモリデバイス２００において導電性接続部として構築され得る接続部２９４、２９５、２９６、及び２９７を通してコントロール及びデコード回路１０２に結合され得る。
図２Ｂは、本発明の或る実施形態による、図２Ａのメモリデバイス２００の一部分の構造の上面図を示す。図２Ｃは、図２Ｂのライン２Ｃに沿うメモリデバイス２００の部分の構造の側面図を示す。
図２Ｂ及び図２Ｃに示すように、メモリセルストリング２３１及び２３２（図２Ａに同様に示す）のそれぞれは、基板１９９から外側に、かつ、コントロールゲート１５０、１５１、１５２、１５３、２５４、２５５、２５６、及び２５７のそれぞれの一部分並びにセレクトゲート１８５、１８６、１８７、及び１８８のそれぞれの一部分を貫通して延在する本体１３０を含み得る。
誘電体材料１２７並びに開口１７５、１７６、１７７、及び１７８は、メモリデバイス１００のもの（例えば、図１Ｂ及び図１Ｃ）と同様又は同一であり得る。しかし、図２Ｂのメモリデバイス２００では、開口１７５、１７６、１７７、及び１７８は、コントロールゲート２５４、２５５、２５６、及び２５７等のコントロールゲートにそれぞれ結合されるそれぞれの接続部２９４、２９５、２９６、及び２９７の部分を含み得る。これは、図１Ｂの開口１７５、１７６、１７７、及び１７８が、セレクトゲート１８５、１８６、１８７、及び１８８にそれぞれ結合されるそれぞれの接続部１４５、１４６、１４７、及び１４８の部分を含み得る図１Ｂのメモリデバイス１００と異なる。そのため、（開口１７５、１７６、１７７、及び１７８が配置され得る）エリア１２５は、それぞれのコントロールゲート２５４、２５５、２５６、及び２５７のエッジ２５４ａ、２５５ａ、２５６ａ、及び２５７ａの場所と、それぞれのコントロールゲート１５０、１５１、１５２、及び１５３のエッジ１５０ａ、１５１ａ、１５２ａ、及び１５３ａの場所との間にあり得る。例えば、図２Ｂに示すように、エリア１２５は、コントロールゲート２５４のエッジ２５４ａとコントロールゲート１５３のエッジ１５３ａとの間にあり得る。
図２Ｂ及び図２Ｃに示すように、接続部２９６は、コントロールゲート２５６の接触エリア２５６ｘに結合され得る。接続部２９６は、セグメント（導電性セグメント）２９６ａ、２９６ｂ、及び２９６ｃを含み得る。セグメント２９６ａ及び２９６ｂは基板１９９に垂直であり得る。セグメント２９６ｃは基板１９９に平行であり、セグメント２９６ａをセグメント２９６ｂに結合させ得る。他の接続部２９４、２９５、及び２９７は、それぞれのコントロールゲート２５４、２５５、及び２５７の接触エリアに結合され得る。接続部２９４、２９５、及び２９７は、図２Ｂ及び図２Ｃに示すように、それぞれのセグメント２９４ａ、２９５ａ、及び２９７ａ並びにセグメント２９４ｂ、２９５ｂ、及び２９７ｂを含み得る。
図２Ｄは、本発明の或る実施形態による、図２Ａ〜図２Ｃのメモリデバイス２００の変形であり得るメモリデバイス２００Ｄの一部分の構造の上面図を示す。図２Ｅは、図２Ｄのライン２Ｅに沿うメモリデバイス２００Ｄの部分の構造の側面図を示す。
図２Ｄ及び図２Ｅは、図２Ｂ〜図２Ｃにそれぞれ対応する。図２Ｄ〜図２Ｅに示すように、メモリデバイス２００Ｄは、メモリデバイス２００の要素（図２Ｂ〜図２Ｃ）と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、メモリデバイス２００と２００Ｄとの間の同様の又は同一の要素の説明は、図２Ｄ〜図２Ｅの説明では繰返されない。メモリデバイス２００と２００Ｄとの間の同様の又は同一の要素の幾つかはまた、図２Ｄ〜図２Ｅにおいてラベル付けされない。メモリデバイス２００と２００Ｄについての略図は同じであり得る。しかし、メモリデバイス２００と２００Ｄの構造は異なり得る。
例えば、メモリデバイス２００と２００Ｄとの違いは、メモリデバイス２００Ｄのコントロールゲート１５０、１５１、１５２、及び１５３（図２Ｄ）並びに材料１２７Ｆの構造上の違いを含み得る。図２Ｄに示すように、材料１２７Ｆは、コントロールゲート１５０、１５１、１５２、及び１５３のエッジ１５０ｃ、１５１ｃ、１５２ｃ、及び１５３ｃまでそれぞれ延在し得る。図２Ｂと比較すると、図２Ｂの材料１２７は、図２Ｄのエッジ１５０ｃ、１５１ｃ、１５２ｃ、及び１５３ｃに対応するエッジまで延在しない。メモリデバイス２００Ｄのコントロールゲート１５０、１５１、１５２、及び１５３（図２Ｄ）の構造は、図１Ｇのメモリデバイス１００Ｇのコントロールゲート１５０、１５１、１５２、及び１５３の構造と同様又は同一であり得る。
図３Ａ及び図３Ｂは、本発明の或る実施形態による、複数のメモリアレイ３０１Ａ及び３０１Ｂを有するメモリデバイス３００の形態の装置の略図を示す。図３Ａ及び図３Ｂにおいて「Ａ」〜「Ｉ」とラベル付けされる点は、メモリアレイ３０１Ａ及び３０１Ｂの幾つかの要素が、対応する点に互いに結合され得ることを示す。例えば、図３Ａ及び図３Ｂにおいて、メモリアレイ３０１Ａの接続部１４５は、対応する点「Ａ」において、メモリアレイ３０１Ｂの接続部１４５に結合され得る。
図３Ａ及び図３Ｂに示すように、メモリアレイ３０１Ａ及び３０１Ｂのそれぞれは、接続部１４５、１４６、１４７、及び１４８並びに接続部１９０、１９１、１９２、及び１９３を含む。これらの接続部は図１Ａの接続部と同様であり得る。メモリアレイ３０１Ａは、信号ＢＬ０、ＢＬ１、及びＢＬ２を運び得るデータライン１７０、１７１、及び１７２を含み得る。メモリアレイ３０１Ｂは、信号ＢＬ３、ＢＬ４、及びＢＬ５を運び得るデータライン１７０、１７１、及び１７２を含み得る。メモリデバイス３００は、図１Ａのメモリデバイス１００のメモリ容量よりも大きな（例えば、２倍の）メモリ容量を有し得る。メモリデバイス３００は、メモリデバイス１００のデータラインより多い数の（例えば、２倍の）データラインを有し得る。
図３Ａに示すように、メモリデバイス３００は、メモリアレイ３０１Ａ及びメモリアレイ３０１Ｂのそれぞれの接続部１４５、１４６、１４７、及び１４８に結合された接続部３４５、３４６、３４７、及び３４８を含み得る。メモリデバイス３００は、メモリアレイ３０１Ａのそれぞれのコントロールゲート１５０、１５１、１５２、及び１５３に結合された接続部３９０、３９１、３９２、及び３９３を含み得る。メモリデバイス３００は、メモリアレイ３０１Ａのセレクトゲート１８０をメモリアレイ３０１Ｂのセレクトゲート１８０に結合するための接続部３８１を含み得る。
メモリデバイス３００は、メモリデバイス１００のコントロール及びデコード回路要素１０２（図１Ａ）に対応し得る回路要素３０２を含み得る。メモリアレイ３０１Ａと３０１Ｂとの間の同様の又は同一の要素は、回路要素３０２内の同じ要素を共有し得る（例えば、それによって制御され得る）。例えば、メモリアレイ３０１Ａと３０１Ｂのセレクトゲート１８５、１８６、１８７、及び１８８は、トランジスタ３６５、３６６、３６７、及び３６８をそれぞれ共有して、対応する接続部１４５、１４６、１４７、及び１４８を通して信号（例えば、グローバルドレインセレクトゲート信号）ＧＳＧＤ０、ＧＳＧＤ１、ＧＳＧＤ２、及びＧＳＧＤ３を受信し得る。トランジスタ３６５、３６６、３６７、及び３６８は、信号ＢＬＫｅｎ（例えば、メモリブロックイネーブル信号）によって制御され得る。
別の例では、メモリアレイ３０１Ａと３０１Ｂのコントロールゲート１５０、１５１、１５２、及び１５３は、トランジスタ３５０、３５１、３５２、及び３５３をそれぞれ共有して、対応する接続部１９０、１９１、１９２、及び１９３を通して信号（例えば、グローバルアクセスライン信号）ＧＷＬ０、ＧＷＬ１、ＧＷＬ２、及びＧＷＬ３を受信し得る。トランジスタ３５０、３５１、３５２、及び３５３は信号ＢＬＫｅｎによって制御され得る。
更なる例では、メモリアレイ３０１Ａと３０１Ｂのセレクトゲート１８０は、トランジスタ３８０を共有して、接続部３８１を通して信号（例えば、グローバルソースセレクト信号）ＧＳＧＳを受信し得る。トランジスタ３８０は信号ＢＬＫｅｎによって制御され得る。
メモリデバイス３００に示すように要素（例えば、トランジスタ、相互接続部、又は両方）を共有することは、一部の従来のメモリデバイスと比較してメモリデバイス３００内の要素の数を低減し得る。
図３Ｃは、本発明の或る実施形態による、図３Ａ及び図３Ｂのメモリデバイス３００の一部分の構造の上面図を示す。図３Ｄは、図３Ｃのライン３Ｄに沿うメモリデバイス３００の部分の構造の側面図を示す。
図３Ｃ及び図３Ｄに示すように、メモリデバイス３００は、図１Ｂ及び図１Ｃのメモリデバイス１００の要素と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、メモリデバイス１００と３００との間の同様の又は同一の要素の説明は、図３Ｃ及び図３Ｄでは繰返されない。メモリデバイス１００と３００との間の同様の又は同一の要素の幾つかはまた、図３Ｃ及び図３Ｄにおいてラベル付けされない。
図３Ｃ及び図３Ｄに示すように、メモリアレイ３０１Ａと３０１Ｂのそれぞれの接続部１４６は、セグメント１４６ａ、１４６ｂ、及び１４６ｃを含み得る。メモリアレイ３０１Ａと３０１Ｂのそれぞれの接続部１９２は、セグメント１９２ａ、１９２ｂ、及び１９２ｃを含み得る。
接続部３４６は、基板１９９の上方に導電性材料を含み得る。図３Ｄに示すように、接続部３４６は、基板１９９に平行な（例えば、ｘ方向に平行な）セグメントを含み得る。接続部３４６は、メモリアレイ３０１Ａと３０１Ｂのそれぞれの接続部１４６のセグメント１４６ａに結合され得る。他の接続部３４５、３４７、及び３４８（図３Ｃ）は、それぞれの接続部１４５、１４７、及び１４８に結合され得る。
接続部３９２は、基板１９９の上方に導電性材料を含み得る。図３Ｄに示すように、接続部３９２は、基板１９９に平行な（例えば、ｘ方向に平行な）セグメントを含み得る。接続部３９２は、メモリアレイ３０１Ａと３０１Ｂのそれぞれの接続部１９２のセグメント１９２ａに結合され得る。他の接続部３９０、３９１、及び３９３（図３Ｃ）は、それぞれの接続部１４５、１４７、及び１４８に結合され得る。
トランジスタ３５０、３５１、３５２、３５３、３６５、３６６、３６７、及び３８０（図３Ａ）の一部又は全てを含む回路要素３０２は、基板１９９内でかつメモリアレイ３０１Ａ及び３０１Ｂの一方の真下に（例えば、図３Ｄに示すようにメモリアレイ３０１Ａの真下に）形成され得る。例えば、トランジスタ３５０、３５１、３５２、３５３、３６５、３６６、３６７、３６８及び３８０（図３Ａ）の一部又は全ては、基板１９９内のエリア３２８内に形成され得る。エリア３２８は、メモリアレイ３０１Ａ及びメモリアレイ３０１Ｂの一方の真下にある基板１９９のエリアを含み得る。
代替的に、トランジスタ３５０、３５１、３５２、３５３、３６５、３６６、３６７、３６８及び３８０の一部又は全てを含む回路要素３０２は、基板１９９内のエリア３２９内に形成され得る。図３Ｄに示すように、エリア３２９は、メモリアレイ３０１Ａ及び３０１Ｂの一方の側にあり得る基板１９９内のエリア（例えば、メモリアレイ３０１Ａ又は３０１Ｂの下でかつ両者の間のエリア）を含み得る。
図３Ｂ及び図３Ｃは、メモリアレイ３０１Ａ及び３０１Ｂのそれぞれのコントロールゲート１５０、１５１、１５２、及び１５３が、メモリデバイス１００のコントロールゲート１５０、１５１、１５２、及び１５３（図１Ｂ）と同様であり得る例を示す。代替的に、メモリアレイ３０１Ａ及び３０１Ｂのそれぞれのコントロールゲート１５０、１５１、１５２、及び１５３は、メモリデバイス１００Ｇのコントロールゲート１５０、１５１、１５２、及び１５３（図１Ｇ）と同様であり得る。
図３Ａ〜図３Ｄを参照して上述したように、接続部（例えば、３４５、３４６、３４７、３４８、３９０、３９１、３９２、３９３、及び３８１）をルーティングすることは、メモリアレイ内の相互接続部の数、長さ、又は両方を改善（低減）し得る。メモリデバイスに関連する作製プロセスコストはまた、改善（例えば、低減）され得る。更に、要素（例えば、トランジスタ３５０、３５２、３５２、３５３、３６５、３６６、３６７、３６８及び３８０）を共有することは、メモリデバイス３００等のメモリデバイスにおいて（例えば、読出し又は書込みオペレーションの）デコーディング機能を低減し得る。
図４Ａ〜図４Ｎは、本発明の或る実施形態による、コントロールゲート内の開口を挿通する接続部を使用することによって、他の要素に結合されるセレクトゲートを有するメモリデバイス４００を形成するプロセスを示す。メモリデバイス４００を形成するプロセスは、メモリデバイス１００（図１Ａ〜図１Ｆ）を形成するために使用され得る。そのため、以下の説明では、メモリデバイス４００とメモリデバイス１００との間の同様の又は同一の要素は、同じラベルを与えられる。図４Ａは、基板１９９、並びに、基板１９９の上に形成された導電性接点１０６及び１０７並びに誘電体材料１１８を有するメモリデバイス４００の一部分を示す。メモリデバイス４００が図４Ａに示されない他の要素を含むことを当業者は認識することになる。
図４Ａは、材料４０９、４５０、４５１、４５２、４５３、及び４８０が形成された後のメモリデバイス４００を示す。これらの材料を形成することは、図４Ａに示すように、材料１０９並びに材料４５０、４５１、４５２、及び４５３を、それらがスタックで（例えば、別の層の上に１つの層を）配列され得るように交互に堆積することを含み得る。材料４０９は、誘電体材料（複数可）（例えば、シリコンの酸化物又は他の誘電体材料）を含み得る。材料４５０、４５１、４５２、４５３、及び４８０は、導電性材料（複数可）を含み得る。
図４Ｂ及び図４Ｃは、セレクトゲート１８４、１８５、１８６、及び１８７、コントロールゲート１５０、１５１、１５２、及び１５３、並びに誘電体材料１０９が形成された後のメモリデバイス４００を示す。図４Ｃは、図４Ｂのメモリデバイス４００の上面図を示す。図４Ｂは、図４Ｂのライン４Ｂに沿うメモリデバイス４００の側面図を示す。セレクトゲート１８４、１８５、１８６、及び１８７（図４Ｃ）は、材料４８０（図４Ａ）の一部を除去（例えば、エッチング）することによって形成され得る。コントロールゲート１５０、１５１、１５２、及び１５３、並びに誘電体材料１０９は、材料４５０、４５１、４５２、及び４５３、並びに４０９（図４Ａ）の一部を、これらの材料の残留部分が、図４Ｂに示すように階段を含み得るように除去（例えば、エッチング）することによって形成され得る。
図４Ｄは、材料４１９が形成された後のメモリデバイス４００を示す。材料４１９を形成することは、セレクトゲート１８４、１８５、１８６、及び１８７並びにコントロールゲート１５０、１５１、１５２、及び１５３の上に誘電体材料を堆積することを含み得る。
図４Ｅは、材料４１９、セレクトゲート１８５、１８６、１８７、及び１８８、並びにコントロールゲート１５０、１５１、１５２、及び１５３を貫通して開口４１７が形成された後のメモリデバイス４００を示す。図４Ｆは、図４Ｅのメモリデバイス４００の上面図を示す。図４Ｅは、図４Ｆのライン４Ｅに沿うメモリデバイス４００の側面図を示す。開口４１７は、図４Ｅに示すように、導電性接点１０６の少なくとも一部分が開口４１７を通して露出され得るように形成され得る。開口４１７を形成することは、開口４１７を通して導電性接点１０６の少なくとも一部分を露出させるため、材料４１９、セレクトゲート１８４、１８５、１８６、及び１８７、並びにコントロールゲート１５０、１５１、１５２、及び１５３のそれぞれの一部を除去すること、（例えば、エッチングすること、穿孔すること、又は他の技法）を含み得る。
代替のプロセスでは、開口４１７は、開口４１７がエッジ１５０ｃ、１５１ｃ、１５２ｃ、及び１５３ｃまで延在し得るように形成され得る。こうした代替のプロセスでは、コントロールゲート１５０、１５１、１５２、及び１５３は、図１Ｉ及び図１Ｊに示す構造と同様の構造を有する可能性がある。
図４Ｇは、誘電体材料１２７が開口４１７内に形成された後のメモリデバイス４００を示す。図４Ｈは、図４Ｇのメモリデバイス４００の上面図を示す。図４Ｇは、図４Ｈのライン４Ｇに沿うメモリデバイス４００の側面図を示す。誘電体材料１２７を形成することは、開口４１７を、シリコンの酸化物又は他の誘電体材料で（例えば、堆積することによって）充填することを含み得る。
図４Ｉ及び図４Ｊは、開口１７５、１７６、１７７、及び１７８、開口４４５ｂ、４４６ｂ、４４７ｂ、および４４８ｂ、開口４９０ａ、４９１ａ、４９２ａ、及び４９３ａ、並びに開口４９０ｂ、４９１ｂ、４９２ｂ、及び４９３ｂが形成された後のメモリデバイス４００を示す。図４Ｊは、図４Ｉのメモリデバイス４００の上面図を示す。図４Ｉは、図４Ｊのライン４Ｉに沿うメモリデバイス４００の側面図を示す。開口１７５、１７６、１７７、及び１７８を形成することは、誘電体材料１２７の一部を除去すること、（例えば、エッチングすること、穿孔すること、又は他の技法）を含み得る。開口１７５、１７６、１７７、及び１７８のそれぞれは、コントロールゲート１５０、１５１、１５２、及び１５３のそれぞれの一部分を挿通し得る。開口１７５、１７６、１７７、及び１７８は、導電性接点１０６の少なくとも一部分が、開口１７５、１７６、１７７、及び１７８の１つを通して露出し、開口の下部に結合されるように形成され得る。例えば、導電性接点１０６の少なくとも一部分は、開口１７６を通して露出し、開口１７６の下部に結合され得る。メモリデバイス４００は、導電性接点１０６と同様の他の導電性接点（図示せず）を含み得る。他の導電性接点のそれぞれの少なくとも一部分は、対応する開口（例えば、開口１７５、１７７、及び１７８の１つ）を通して露出し、対応する開口の下部に結合され得る。
開口４４５ｂ、４４６ｂ、４４７ｂ、および４４８ｂを形成することは、誘電体材料４１９の一部を除去すること、（例えば、エッチングすること、穿孔すること、又は他の技法）を含み得る。開口４４５ｂ、４４６ｂ、４４７ｂ、および４４８ｂは、セレクトゲート１８４、１８５、１８６、及び１８７のそれぞれの少なくとも一部分が、開口１７５、１７６、１７７、及び１７８の中の対応する開口を通して露出し、その開口の下部に結合されるように形成され得る。例えば、図４Ｉに示すように、セレクトゲート１８６の少なくとも一部分は、開口４４６ｂを通して露出し、開口４４６ｂの下部に結合され得る。
開口４９０ａ、４９１ａ、４９２ａ、及び４９３ａ並びに開口４９０ｂ、４９１ｂ、４９２ｂ、及び４９３ｂを形成することは、誘電体材料４１９の一部を除去すること、（例えば、エッチングすること、穿孔すること、又は他の技法）を含み得る。図４Ｉに示すように、開口４９０ａ、４９１ａ、４９２ａ、及び４９３ａ並びに開口４９０ｂ、４９１ｂ、４９２ｂ、及び４９３ｂは、コントロールゲート１５０、１５１、１５２、及び１５３を挿通しないとすることができる。メモリデバイス４００は、導電性接点１０７と同様の他の導電性接点（図示せず）を含み得る。他の導電性接点のそれぞれの少なくとも一部分は、対応する開口（例えば、開口４９０ａ、４９１ａ、４９２ａ、及び４９３ａの１つ）を通して露出し、対応する開口の下部に結合され得る。
図４Ｋは、セグメント（例えば、導電性セグメント）１４５ａ、１４６ａ、１４７ａ、及び１４８ａ、セグメント１４５ｂ、１４６ｂ、１４７ｂ、及び１４８ｂ、セグメント１９０ａ、１９１ａ、１９２ａ、及び１９３ａ、セグメント１９０ｂ、１９１ｂ、１９２ｂ、及び１９３ｂが形成された後のメモリデバイス４００を示す。図４Ｌは、図４Ｋのメモリデバイス４００の上面図を示す。図４Ｋは、図４Ｌのライン４Ｋに沿うメモリデバイス４００の側面図を示す。セグメントを形成することは、開口１７５、１７６、１７７、及び１７８、開口４９０ａ、４９１ａ、４９２ａ、及び４９３ａ、並びに開口４９０ｂ、４９１ｂ、４９２ｂ、及び４９３ｂを、導電性材料（金属又は他の導電性材料）で（例えば、堆積することによって）充填することを含み得る。セグメントの幾つかは、それぞれの接触エリアにおいてセレクトゲート１８５、１８６、１８７、及び１８８並びにコントロールゲート１５０、１５１、１５２、及び１５３に接触し得る。例えば、図４Ｋに示すように、セグメント１４６ｂは、セレクトゲート１８６のエリア１８６ｘに接触し得る。セグメント１９２ｂは、コントロールゲート１５２のエリア１５２ｘに接触し得る。
図４Ｍは、セグメント（例えば、導電性セグメント）１４５ｃ、１４６ｃ、１４７ｃ、及び１４８ｃ並びに１９０ｃ、１９１ｃ、１９２ｃ、及び１９３ｃが形成された後のメモリデバイス４００を示す。図４Ｎは、図４Ｍのメモリデバイス４００の上面図を示す。図４Ｍは、図４Ｎのライン４Ｍに沿うメモリデバイス４００の側面図を示す。図４Ｎに示すように、セグメント１４５ｃ、１４６ｃ、１４７ｃ、及び１４８ｃは、セグメント１４５ａ、１４６ａ、１４７ａ、及び１４８ａをセグメント１４５ｂ、１４６ｂ、１４７ｂ、及び１４８ｂにそれぞれ結合するために形成され得る。セグメント１９０ｃ、１９１ｃ、１９２ｃ、及び１９３ｃは、セグメント１９０ａ、１９１ａ、１９２ａ、及び１９３ａをセグメント１９０ｂ、１９１ｂ、１９２ｂ、及び１９３ｂにそれぞれ結合するために形成され得る。
図５Ａ〜図５Ｇは、本発明の或る実施形態による、他のコントロールゲート１５０、１５１、１５２、及び１５３内の開口を挿通するセグメントを有する接続部によって、他の要素（例えば、基板１９９内の回路要素）に結合されたコントロールゲート２５４、２５５、２５６、及び２５７のグループを有するメモリデバイス５００を形成するプロセスを示す。メモリデバイス５００を形成するために使用されるプロセスの幾つかは、図４Ａ〜図４Ｎを参照して上述したメモリデバイス４００を形成するために使用されるプロセスと同様又は同一であり得る。メモリデバイス５００を形成するプロセスは、メモリデバイス２００（図２Ａ〜図２Ｃ）を形成するために使用され得る。そのため、メモリデバイス２００、４００、及び５００の中の同様の又は同一のプロセス又は要素の詳細な説明は、図５Ａ〜図５Ｄの説明において繰返されない。
図５Ａは、誘電体材料１０９、コントロールゲート１５０、１５１、１５２、及び１５３、並びにコントロールゲート２５４、２５５、２５６、及び２５７のスタックが、基板１９９及び導電性接点１０６及び１０７の上に形成された後のメモリデバイス５００の一部分を示す。図５Ａはまた、材料４１９が、コントロールゲート１５０、１５１、１５２、及び１５３並びにコントロールゲート２５４、２５５、２５６、及び２５７の上に形成された後のメモリデバイス５００を示す。コントロールゲート２５４、２５５、２５６、及び２５７は、図５Ａに示すように、２５４、２５５、２５６、及び２５７が階段構造を含み得るようにコントロールゲート１５０、１５１、１５２、及び１５３（図４Ａ及び図４Ｂ）を形成するプロセスと同様のプロセスを使用して形成され得る。
図５Ｂ及び図５Ｃは、開口１７５、１７６、１７７、及び１７８が、コントロールゲート１５０、１５１、１５２、及び１５３を貫通して誘電体材料１２７内に形成された後のメモリデバイス５００を示す。図５Ｃは、図５Ｂのメモリデバイス５００の上面図を示す。図５Ｂは、図５Ｃのライン５Ｂに沿うメモリデバイス５００の側面図を示す。
図５Ｂ及び図５Ｃはまた、開口４９０ａ、４９１ａ、４９２ａ、及び４９３ａ、並びに開口４９０ｂ、４９１ｂ、４９２ｂ、及び４９３ｂが誘電体材料４１９内に形成された後のメモリデバイス５００を示す。図５Ｂ及び図５Ｃは、更に、開口１７５、１７６、１７７、及び１７８、並びに開口５９４ｂ、５９５ｂ、５９６ｂ、及び５９７ｂが、誘電体材料４１９内で形成され、ゲート２５４、２５５、２５６、及び２５７に結合された後のメモリデバイス５００を示す。開口５９４ｂ、５９５ｂ、５９６ｂ、及び５９７ｂは、開口４９０ａ、４９１ａ、４９２ａ、及び４９３ａ並びに開口４９０ｂ、４９１ｂ、４９２ｂ、及び４９３ｂ（図４Ｉ及び図４Ｊ）を形成するプロセスと同様のプロセスを使用して形成され得る。
図５Ｄ及び図５Ｅは、セグメント２９４ａ、２９５ａ、２９６ａ、及び２９７ａ、セグメント２９４ｂ、２９５ｂ、２９６ｂ、及び２９７ｂ、セグメント１９０ａ、１９１ａ、１９２ａ、１９３ａ、並びにセグメント１９０ｂ、１９１ｂ、１９２ｂ、及び１９３ｂが形成された後のメモリデバイス５００を示す。図５Ｅは、図５Ｄのメモリデバイス５００の上面図を示す。図５Ｄは、図５Ｅのライン５Ｄに沿うメモリデバイス５００の側面図を示す。図５Ｄ及び図５Ｅは、更に、セグメント（例えば、導電性セグメント）２９４ｂ、２９５ｂ、２９６ｂ、及び２９７ｂが形成された後のメモリデバイス５００を示す。セグメント２９４ａ、２９５ａ、２９６ａ、及び２９７ａを形成することは、開口１７５、１７６、１７７、及び１７８（図５Ｃ）を導電性材料で充填することを含み得る。セグメント２９４ｂ、２９５ｂ、２９６ｂ、及び２９７ｂを形成することは、開口５９４ｂ、５９５ｂ、５９６ｂ、及び５９７ｂ（図５Ｃ）を導電性材料で充填することを含み得る。セグメントの幾つかは、それぞれの接触エリアにおいてコントロールゲート１５０、１５１、１５２、及び１５３並びにコントロールゲート２５４、２５５、２５６、及び２５７に接触し得る。例えば、図５Ｄに示すように、セグメント１９２ｂは、コントロールゲート１５２のエリア１５２ｘに接触し得る。セグメント２９６ｂは、コントロールゲート２５６のエリア２５６ｘに接触し得る。
図５Ｆ及び図５Ｇは、セグメント１９０ｃ、１９１ｃ、１９２ｃ、及び１９３ｃ並びにセグメント２９４ｃ、２９５ｃ、２９６ｃ、及び２９７ｃが形成された後のメモリデバイス５００を示す。図５Ｇは、図５Ｆのメモリデバイス５００の一部分の上面図を示す。図５Ｆは、図５Ｇのライン５Ｆに沿うメモリデバイス５００の側面図を示す。図５Ｇに示すように、セグメント１９０ｃ、１９１ｃ、１９２ｃ、及び１９３ｃは、セグメント１９０ａ、１９１ａ、１９２ａ、及び１９３ａをセグメント１９０ｂ、１９１ｂ、１９２ｂ、及び１９３ｂにそれぞれ結合するために形成され得る。セグメント２９４ｃ、２９５ｃ、２９６ｃ、及び２９７ｃは、セグメント２９４ａ、２９５ａ、２９６ａ、及び２９７ａをセグメント２９４ｂ、２９５ｂ、２９６ｂ、及び２９７ｂにそれぞれ結合するために形成され得る。
図６Ａ及び図６Ｂは、本発明の或る実施形態による、導電性材料６０１ｉ、６０１ｊ、６０２、及び６０３の間で結合する接続部６４６及び６４７を有するデバイス６００の一部分の構造の異なる図を示す。デバイス６００は、半導体デバイス（例えば、メモリデバイス、プロセッサ、又は他の半導体デバイス）を含み得る。導電性材料６０１ｉ、６０１ｊ、６０２、及び６０３は、デバイス６００内で導電性層として構築され得る。導電性材料６０１ｉ、６０１ｊ、６０２、及び６０３は、デバイス６００の任意の要素の一部であり、こうした要素は信号（例えば、電圧又は電流）を運ぶために使用され得る。例えば、メモリデバイス６００がメモリデバイス（例えば、メモリデバイス１００、２００、３００、４００、及び５００）を含む場合、導電性材料６０１ｉ、６０１ｊ、６０２、及び６０３は、メモリデバイスのセレクトゲート、コントロールゲート、ソース（例えば、ソースライン）、又は他の要素等のメモリデバイスの要素の一部を形成し得る。
図６Ａ及び図６Ｂに示すように、デバイス１００は、半導体基板（例えば、シリコン基板）を含み得る基板６９９を含み得る。導電性材料６０１ｉ、６０１ｊ、６０２、及び６０３は、基板６９９の上でｚ方向に関して異なるデバイスレベル６２１、６２２、及び６２３に配置され得る。例えば、導電性材料６０１ｉ及び６０１ｊはデバイスレベル６２１に配置され得る。導電性材料６０２はデバイスレベル６２２に配置され得る。導電性材料６０３はデバイスレベル６２３に配置され得る。
デバイス６００は、基板６９９と導電性材料６０１ｉ及び６０１ｊのそれぞれとの間、導電性材料６０２と導電性材料６０１ｉ及び６０１ｊのそれぞれとの間、導電性材料６０２と６０３との間に配置された誘電体材料（例えば、シリコンの酸化物又は他の誘電体材料）６０９を含み得る。
導電性材料６０１ｉ、６０１ｊ、６０２、及び６０３のそれぞれは、ｚ方向に垂直であるｘ方向に延在する長さを有し得る。導電性材料６０２及び６０３は、ｚ方向に垂直であるｙ方向に延在する同じ幅６０５を有し得る。
接続部６４６及び６４７のそれぞれは、異なるセグメント（導電性セグメント）を含み、導電性材料６０１ｉ、６０１ｊ、６０２、及び６０３の中のそれぞれの導電性材料の接触エリアに結合され得る。例えば、図６Ｂに示すように、接続部６４６は、導電性材料６０３の接触エリア６０３ｘ及び導電性材料６０１ｉの接触エリア６０１ｉｘに結合され得る。接続部６４６は、セグメント６４６ａ、６４６ｂ、及び６４６ｃを含み得る。セグメント６４６ａ及び６４６ｂは、基板６９９に垂直であり得る。セグメント６４６ｃは、基板６９９に平行であり、セグメント６４６ａをセグメント６４６ｂに結合させ得る。接続部６４７は、導電性材料６０２の接触エリア６０２ｘ及び導電性材料６０１ｊの接触エリア６０１ｊｘに結合される（接続部６４６のセグメントと同様の）セグメントを含み得る。
図６Ａ及び図６Ｂに示すように、導電性材料６０２は、ｙ方向に沿ってエッジ６０２ａを含み得る。導電性材料６０３は、ｙ方向に沿ってエッジ６０３ａを含み得る。導電性材料６０２は、エッジ６０２ａと６０３ａとの間に配置された開口６１７を含み得る。開口６１７は、導電性材料６０２の（ｚ方向の）全長を通して延在し得る。開口６１７は、接続部６４６のセグメント６４６ａの一部分を囲み得る誘電体材料（図６Ａ及び図６Ｂには示さず）で充填され得る。そのため、接続部６４６の少なくとも一部分（例えば、セグメント６４６ａの一部分）は、導電性材料６０２を挿通する開口６１７の内部にあり得る。
図７Ａ及び図７Ｂは、本発明の或る実施形態による、図６Ａ及び図６Ｂのデバイス６００の変形であり得るデバイス７００の一部分の構造の異なる図を示す。図７Ａ及び図７Ｂに示すように、デバイス７００は、デバイス６００（図６Ａ及び図６Ｂ）の要素と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、デバイス６００と７００との間の同様の又は同一の要素の説明は、図７Ａ及び図７Ｂの説明では繰返されない。
デバイス６００と７００との間の例示的な差は、デバイス７００の導電性材料６０３の構造の差を含み得る。図７Ａに示すように、導電性材料６０３は、ｙ方向に沿う幅７０３を含み得る。幅７０３は、導電性材料６０２の幅６０５より小さい可能性がある。例えば、幅７０３は、量７０１と量７０２だけ幅６０５より小さい可能性がある。量７０１は、導電性材料６０２及び６０３のそれぞれの上側部分のエッジ６０２ｂと６０３ｂとの間のオフセットであり得る。量７０２は、導電性材料６０２及び６０３のそれぞれの下側部分のエッジ６０２ｃと６０３ｃとの間のオフセットであり得る。
代替の構造では、幅７０３は、両方ではないが、量７０１か量７０２のいずれかだけ、幅６０５より小さい可能性がある。例えば、こうした代替の構造では、導電性材料６０２及び６０３の上側エッジ（６０２ｂ及び６０３ｂ）が（ｚ方向に）互いに整列され得るか、又は、導電性材料６０２及び６０３の下側エッジ（６０２ｃ及び６０３ｃ）が（ｚ方向に）互いに整列され得る。
装置（例えば、メモリデバイス１００、１００Ｇ、２００、２００Ｄ、３００、４００、５００、６００、及び７００）及び方法（例えば、メモリデバイス４００及び５００を形成するプロセス）の例証は、種々の実施形態の構造についての一般的な理解を提供することを意図され、本明細書で述べる構造を利用する場合がある装置の全ての要素及び特徴の完全な説明を提供することを意図されない。本明細書の装置は、例えば、デバイス（例えば、メモリデバイス１００、１００Ｇ、２００、２００Ｄ、３００、４００、５００、６００、及び７００）、又は、メモリデバイス１００、１００Ｇ、２００、２００Ｄ、３００、４００、５００、６００、及び７００等のデバイスを含むシステム（例えば、コンピュータ、携帯電話、又は他の電子システム）を指す。
メモリデバイス１００、１００Ｇ、２００、２００Ｄ、３００、４００、５００、６００、及び７００は、高速コンピュータ、通信及び信号処理回路要素、シングル又はマルチプロセッサモジュール、単一又は複数の埋め込みプロセッサ、マルチコアプロセッサ、メッセージ情報スイッチ、及び、多層マルチチップモジュールを含む特定用途向けモジュール等の装置（例えば、電子回路要素）に含まれ得る。こうした装置は、更に、テレビジョン、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、手持ち式コンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ送受信機、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（モーションピクチャエキスパートグループ、オーディオレイヤー３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ， Ａｕｄｉｏ Ｌａｙｅｒ ３））プレーヤ）、車両、医療デバイス（例えば、心臓モニタ、血圧モニタ等）、セットトップボックス、及びその他のもの等の、種々の他の装置（例えば、電子システム）内のサブコンポーネントとして含まれ得る。
図１Ａ〜図７Ｂを参照して上述した実施形態は、基板、本体を含むメモリセルストリング、装置の或るレベル内でかつ本体の一部分に沿って配置されるセレクトゲート、及び装置の他のレベル内でかつ本体の他のそれぞれの部分に沿って配置されるコントロールゲートを有する、装置及び方法を含む。こうした装置の少なくとも１つは、基板内のコンポーネント（例えば、トランジスタ）にセレクトゲート又はコントロールゲートの１つのコントロールゲートを結合させる導電性接続部を含む。接続部は、コントロールゲートの少なくとも１つのコントロールゲートの一部分を挿通する部分を含み得る。更なる装置及び方法を含む他の実施形態が述べられる。
上記説明及び図面は、本発明の実施形態を当業者が実施することを可能にするため、本発明の幾つかの実施形態を示す。他の実施形態が、構造的、論理的、電気的プロセス及び他の変更を組込み得る。例は、考えられる変形を典型的に示すだけである。幾つかの実施形態の部分及び特徴は、他の実施形態の部分及び特徴に含まれ得る、又は、それと置換され得る。多くの他の実施形態は、上記説明を読み理解することによって当業者に明らかになるであろう。

Claims (34)

  1. 装置であって、
    基板と、
    本体を含むメモリセルストリングと、
    前記装置の第１のレベル内でかつ前記本体の第１の部分に沿って配置されるセレクトゲートと、
    前記装置の第２のレベル内でかつ前記本体の第２の部分に沿って配置されるコントロールゲートと、
    前記セレクトゲートと前記基板内に形成される少なくとも一部分を有するトランジスタとに結合される接続部と、
    を備え、
    前記接続部は前記コントロールゲートの一部分を挿通する部分を含み、
    前記接続部の前記部分は前記セレクトゲートのエッジと前記コントロールゲートのエッジとの間にある、
    装置。
  2. 前記コントロールゲートを貫通する開口を更に備え、前記コントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にある、請求項１に記載の装置。
  3. 前記装置の第３のレベル内でかつ前記本体の第３の部分に沿って配置される更なるコントロールゲートを更に備え、
    前記接続部は、前記更なるコントロールゲートの一部分を挿通する更なる部分を含む、請求項１に記載の装置。
  4. 前記コントロールゲート及び前記更なるコントロールゲートを貫通する開口を更に備え、前記コントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にあり、前記更なるコントロールゲートの前記部分を挿通する前記接続部の前記更なる部分もまた、前記開口の内部にある、請求項３に記載の装置。
  5. 装置であって、
    基板と、
    本体を含むメモリセルストリングと、
    前記装置の第１のレベル内でかつ前記本体の第１の部分に沿って配置されるセレクトゲートと、
    前記装置の第２のレベル内でかつ前記本体の第２の部分に沿って配置されるコントロールゲートと、
    前記セレクトゲート及び前記基板内に形成される少なくとも一部分を有するトランジスタに結合される接続部と、
    を備え、
    前記接続部は前記コントロールゲートの一部分を挿通する部分を含み、
    前記装置の第３のレベル内でかつ前記本体の第３の部分に沿って配置される更なるコントロールゲートを更に備え、
    前記接続部は、前記更なるコントロールゲートの一部分を挿通する更なる部分を含み、
    前記コントロールゲート及び前記更なるコントロールゲートを貫通する開口を更に備え、前記コントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にあり、前記更なるコントロールゲートの前記部分を挿通する前記接続部の前記更なる部分もまた、前記開口の内部にあり、
    前記セレクトゲートはエッジを含み、前記コントロールゲートはエッジを含み、前記開口は、前記セレクトゲートの前記エッジと前記コントロールゲートの前記エッジとの間にある、
    装置。
  6. 前記本体と前記コントロールゲートの前記エッジとの間の距離は前記本体と前記セレクトゲートの前記エッジとの間の距離より大きい、請求項５に記載の装置。
  7. 前記基板から外向きに延在する更なる本体を含む更なるメモリセルストリングと、
    前記装置の前記第１のレベル内でかつ前記更なる本体の一部分に沿って配置される更なるセレクトゲートと、
    前記更なるセレクトゲートと前記基板内に形成される少なくとも一部分を有する更なるトランジスタとに結合される更なる接続部であって、前記更なる接続部は、前記コントロールゲート内の更なる開口を挿通する部分を含む、更なる接続部と、
    を更に備え、
    前記更なる接続部の前記部分は前記更なるセレクトゲートのエッジと前記コントロールゲートの前記エッジとの間にある、請求項２に記載の装置。
  8. 装置であって、
    基板と、
    本体を含むメモリセルストリングと、
    前記装置の第１のレベル内でかつ前記本体の第１の部分に沿って配置される第１のコントロールゲートと、
    前記装置の第２のレベル内でかつ前記本体の第２の部分に沿って配置される第２のコントロールゲートと、
    前記第２のコントロールゲートと前記基板内に形成される少なくとも一部分を有するトランジスタとに結合される接続部であって、前記接続部は前記第１のコントロールゲートの一部分を挿通する部分を含む、接続部と、
    を備え、
    前記接続部の前記部分は前記第１のコントロールゲートのエッジと前記第２のコントロールゲートのエッジとの間にある、
    装置。
  9. 前記第１のコントロールゲートを貫通する開口を更に備え、前記第１のコントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にある、請求項８に記載の装置。
  10. 装置であって、
    基板と、
    本体を含むメモリセルストリングと、
    前記装置の第１のレベル内でかつ前記本体の第１の部分に沿って配置される第１のコントロールゲートと、
    前記装置の第２のレベル内でかつ前記本体の第２の部分に沿って配置される第２のコントロールゲートと、
    前記第２のコントロールゲートと前記基板内に形成される少なくとも一部分を有するトランジスタとに結合される接続部であって、前記接続部は前記第１のコントロールゲートの一部分を挿通する部分を含む、接続部と、
    を備え、
    前記第１のコントロールゲートを貫通する開口を更に備え、前記第１のコントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にあり、
    前記第１のコントロールゲートはエッジを含み、前記第２のコントロールゲートはエッジを含み、前記開口は、前記第１のコントロールゲートの前記エッジと前記第２のコントロールゲートの前記エッジとの間にある、
    装置。
  11. 前記本体と前記第１のコントロールゲートの前記エッジとの間の距離は前記本体と前記第２のコントロールゲートの前記エッジとの間の距離より大きい、請求項１０に記載の装置。
  12. 前記装置の第３のレベル内でかつ前記本体の第３の部分に沿って配置される更なる第３のコントロールゲートと、
    前記第３のコントロールゲートと前記基板内に形成される少なくとも一部分を有する更なるトランジスタとに結合される更なる接続部であって、前記更なる接続部は前記第１のコントロールゲート内の更なる開口を挿通する部分を含む、更なる接続部と、
    を備える、請求項９に記載の装置。
  13. 前記装置の第３のレベル内でかつ前記本体の第３の部分に沿って配置される第３のコントロールゲートを更に備え、
    前記接続部は、前記第３のコントロールゲートの一部分を挿通する別の部分を含む、
    請求項８に記載の装置。
  14. 装置であって、
    基板の上方の第１のメモリセルストリング並びに前記第１のメモリセルストリングの本体に沿いかつ前記基板の上方に配置される第１のセレクトゲート及び複数のコントロールゲートを含む第１のメモリアレイと、
    前記基板の上方の第２のメモリセルストリング並びに前記第２のメモリセルストリングの本体に沿いかつ前記基板の上方に配置される第２のセレクトゲート及び複数のコントロールゲートを含む第２のメモリアレイと、
    前記第１のセレクトゲートに結合され、かつ、前記第１のメモリアレイの前記複数のコントロールゲートのうちの第１のコントロールゲートの一部分を挿通する部分を含む第１の接続部と、
    前記第２のセレクトゲートに結合され、かつ、前記第２のメモリアレイの前記複数のコントロールゲートのうちの第２のコントロールゲートの一部分を挿通する部分を含む第２の接続部と、
    前記第１の接続部を前記第２の接続部に結合する第３の接続部と、
    前記第３の接続部に結合されるトランジスタと、
    を備える、装置。
  15. 前記第３の接続部は、基板に平行なセグメントを含む、請求項１４に記載の装置。
  16. 前記第１の接続部は、前記基板に垂直な第１のセグメント、前記基板に垂直な第２のセグメント、前記第１のセグメントを前記第２のセグメントに結合させる第３のセグメントを含み、前記第３のセグメントは前記基板に平行である、請求項１５に記載の装置。
  17. 前記第２の接続部は、前記基板に垂直な第１のセグメント、前記基板に垂直な第２のセグメント、前記第１のセグメントを前記第２のセグメントに結合させる第３のセグメントを含み、前記第３のセグメントは前記基板に平行である、請求項１６に記載の装置。
  18. 前記トランジスタは、前記基板のエリア内に形成されたソース及びドレイン領域を含み、前記基板の前記エリアは、前記第１及び第２のメモリアレイの下でかつその間である、請求項１４に記載の装置。
  19. 前記トランジスタは、前記基板のエリア内に形成されたソース及びドレイン領域を含み、前記基板の前記エリアは、前記第１のメモリアレイの下である、請求項１４に記載の装置。
  20. 装置であって、
    前記装置の第１のレベルに配置される第１の導電性材料と、
    前記装置の第２のレベルに配置される第２の導電性材料と、
    前記装置の第３のレベルに配置される第３の導電性材料と、
    前記第１の導電性材料の接触エリア及び前記第３の導電性材料の接触エリアに結合される接続部であって、前記接続部は、前記第２の導電性材料の一部分を挿通する部分を含み、前記第２の導電性材料の前記部分は、前記第２の導電性材料のエッジと前記第３の導電性材料のエッジとの間にある、接続部と、
    を備え、
    前記第１のレベルに配置される第４の導電性材料、及び、前記第４の導電性材料の接触エリア及び前記第２の導電性材料の接触エリアに結合される更なる接続部を更に備え、前記第２の導電性材料のエッジは、前記第２の導電性材料の前記接触エリアと前記第４の導電性材料の前記接触エリアとの間にある、
    装置。
  21. 前記第２の導電性材料は開口を含み、前記接続部の前記部分は前記開口の内部にある、請求項２０に記載の装置。
  22. 前記第２及び第３の導電性材料は同じ幅を有する、請求項２０に記載の装置。
  23. 前記第２及び第３の導電性材料は異なる幅を有する、請求項２０に記載の装置。
  24. デバイスの基板の上方で前記デバイスの異なるレベルに、第１のコントロールゲート、第２のコントロールゲート、及びセレクトゲートを形成すること、
    前記第１のコントロールゲートのエッジと、前記セレクトゲート及び前記第２のコントロールゲートの一方のエッジとの間の前記デバイスのエリア内に開口を形成することであって、前記開口は、前記第１のコントロールゲートの一部分を貫通するように形成される、こと、ならびに、
    前記基板と前記第１のコントロールゲートとの間に配置される導電性接点に対して前記セレクトゲート及び前記第２のコントロールゲートの一方を結合させる接続部を形成することであって、前記接続部は、前記接続部の一部分が前記開口の内部になるように形成される、こと、
    を含む、方法。
  25. デバイスの基板の上方で前記デバイスの異なるレベルに、第１のコントロールゲート、第２のコントロールゲート、及びセレクトゲートを形成すること、
    前記第１のコントロールゲートのエッジと、前記セレクトゲート及び前記第２のコントロールゲートの一方のエッジとの間の前記デバイスのエリア内に開口を形成すること、ならびに、
    前記基板と前記第１のコントロールゲートとの間に配置される導電性接点に対して前記セレクトゲート及び前記第２のコントロールゲートの一方を結合させる接続部を形成することであって、前記接続部は、前記接続部の一部分が前記開口の内部になるように形成される、こと、
    を含み、
    前記開口は、前記開口の下部が前記導電性接点に結合されるように形成される、方法。
  26. デバイスの基板の上方で前記デバイスの異なるレベルに、第１のコントロールゲート、第２のコントロールゲート、及びセレクトゲートを形成すること、
    前記第１のコントロールゲートのエッジと、前記セレクトゲート及び前記第２のコントロールゲートの一方のエッジとの間の前記デバイスのエリア内に開口を形成すること、ならびに、
    前記基板と前記第１のコントロールゲートとの間に配置される導電性接点に対して前記セレクトゲート及び前記第２のコントロールゲートの一方を結合させる接続部を形成することであって、前記接続部は、前記接続部の一部分が前記開口の内部になるように形成される、こと、
    を含み、
    前記開口を形成することは、
    前記第１のコントロールゲートを貫通して開口を形成するために、前記第１のコントロールゲートの一部から材料を除去すること、
    前記開口を誘電体材料で充填すること、及び、
    前記開口が前記誘電体材料の一部分によって前記第１のコントロールゲートの残りの部分から分離されるように、前記誘電体材料内に前記開口を形成すること、
    を含む、方法。
  27. 前記接続部を形成することは、前記開口を導電性材料で充填することを含む、請求項２４に記載の方法。
  28. デバイスの基板の上方で前記デバイスの異なるレベルに、第１のコントロールゲート、第２のコントロールゲート、及びセレクトゲートを形成すること、
    前記第１のコントロールゲートのエッジと、前記セレクトゲート及び前記第２のコントロールゲートの一方のエッジとの間の前記デバイスのエリア内に開口を形成すること、ならびに、
    前記基板と前記第１のコントロールゲートとの間に配置される導電性接点に対して前記セレクトゲート及び前記第２のコントロールゲートの一方を結合させる接続部を形成することであって、前記接続部は、前記接続部の一部分が前記開口の内部になるように形成される、こと、
    を含み、
    前記接続部を形成することは、
    前記接続部の第１のセグメントを、前記第１のセグメントが、前記セレクトゲート及び前記第２のコントロールゲートの一方に結合され、前記基板に垂直な方向に延在するように、形成すること、
    前記開口内に前記接続部の第２のセグメントを形成すること、並びに
    前記第１のセグメントを前記第２のセグメントに結合させるように第３のセグメントを形成すること、
    を含む、方法。
  29. デバイスの基板の上方で前記デバイスの異なるレベルに、第１のコントロールゲート及びセレクトゲートを少なくとも形成することと、
    前記第１のコントロールゲートのエッジと前記セレクトゲートのエッジとの間の前記デバイスのエリア内に前記第１のコントロールゲートの一部を貫通する第１の開口を形成することと、
    前記第１のコントロールゲートの前記エッジに対し前記第１の開口とは反対側に位置する前記デバイスのエリア内に第２の開口を形成することと、
    前記基板と前記第１のコントロールゲートとの間に配置される第１の導電性接点に対して前記セレクトゲートを結合させる第１の接続部であって、その一部分が前記第１の開口の内部に設けられる第１の接続部を形成することと、
    前記基板と前記第１のコントロールゲートとの間に配置される第２の導電性接点に対して前記第１のコントロールゲートを結合させる第２の接続部であって、その一部分が前記第２の開口の内部に設けられる第２の接続部を形成することと、
    を含む、方法。
  30. 前記第１の導電性接点に結合される第１のトランジスタと、前記第２の導電性接点に結合される第２のトランジスタとを形成することをさらに含む、請求項２９に記載の方法。
  31. 前記第１および第２のトランジスタは、前記第１のコントロールゲート及び前記セレクトゲートを形成する前に形成される、請求項３０に記載の方法。
  32. デバイスの基板の上方で前記デバイスの異なるレベルに、第１のコントロールゲート及び第２のコントロールゲートを少なくとも形成することと、
    前記第１のコントロールゲートのエッジと前記第２のコントロールゲートのエッジとの間の前記デバイスのエリア内に前記第１のコントロールゲートの一部を貫通する第１の開口を形成することと、
    前記第１のコントロールゲートの前記エッジに対し前記第１の開口とは反対側に位置する前記デバイスのエリア内に第２の開口を形成することと、
    前記基板と前記第１のコントロールゲートとの間に配置される第１の導電性接点に対して前記第２のコントロールゲートを結合させる第１の接続部であって、その一部分が前記第１の開口の内部に設けられる第１の接続部を形成することと、
    前記基板と前記第１のコントロールゲートとの間に配置される第２の導電性接点に対して前記第１のコントロールゲートを結合させる第２の接続部であって、その一部分が前記第２の開口の内部に設けられる第２の接続部を形成することと、
    を含む、方法。
  33. 前記第１の導電性接点に結合される第１のトランジスタと、前記第２の導電性接点に結合される第２のトランジスタとを形成することをさらに含む、請求項３２に記載の方法。
  34. 前記第１および第２のトランジスタは、前記第１のコントロールゲート及び前記第２のコントロールゲートを形成する前に形成される、請求項３３に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770470B2 (en) 2012-08-30 2020-09-08 Micron Technology, Inc. Memory array having connections going through control gates

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US20150048434A1 (en) * 2013-08-16 2015-02-19 Conversant Intellectual Property Management Inc Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors
KR102128469B1 (ko) 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
US20150371925A1 (en) * 2014-06-20 2015-12-24 Intel Corporation Through array routing for non-volatile memory
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
KR102310511B1 (ko) 2014-12-19 2021-10-08 삼성전자주식회사 반도체 소자 및 그 형성 방법
US10453748B2 (en) 2015-08-27 2019-10-22 Micron Technology, Inc. Methods of forming semiconductor device structures including stair step structures
CN105261617B (zh) * 2015-10-28 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
US9728548B2 (en) 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
KR102650535B1 (ko) * 2016-01-18 2024-03-25 삼성전자주식회사 3차원 반도체 메모리 장치
US10373970B2 (en) 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
US9905514B2 (en) 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10157933B2 (en) 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
KR102604053B1 (ko) 2016-05-09 2023-11-20 삼성전자주식회사 수직형 메모리 장치
KR102601214B1 (ko) 2016-05-16 2023-11-10 삼성전자주식회사 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10074430B2 (en) * 2016-08-08 2018-09-11 Micron Technology, Inc. Multi-deck memory device with access line and data line segregation between decks and method of operation thereof
JP2018026518A (ja) * 2016-08-12 2018-02-15 東芝メモリ株式会社 半導体記憶装置
US10276585B2 (en) 2016-08-12 2019-04-30 Toshiba Memory Corporation Semiconductor memory device
US9773553B1 (en) 2016-08-19 2017-09-26 Micron Technology, Inc. Segmented memory and operation
US10504838B2 (en) 2016-09-21 2019-12-10 Micron Technology, Inc. Methods of forming a semiconductor device structure including a stair step structure
WO2018063226A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Inverted staircase contact for density improvement to 3d stacked devices
KR102374066B1 (ko) * 2017-03-20 2022-03-14 에스케이하이닉스 주식회사 반도체 메모리 장치
US10192929B2 (en) * 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
KR102385565B1 (ko) 2017-07-21 2022-04-12 삼성전자주식회사 수직형 메모리 장치
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
WO2020024282A1 (zh) * 2018-08-03 2020-02-06 长江存储科技有限责任公司 存储器结构及其形成方法
KR102587973B1 (ko) 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
US11211403B2 (en) 2017-11-27 2021-12-28 Samsung Electronics Co., Ltd. Nonvolatile memory device having a vertical structure and a memory system including the same
KR102462503B1 (ko) * 2017-11-27 2022-11-02 삼성전자주식회사 수직형 구조를 가지는 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102533145B1 (ko) 2017-12-01 2023-05-18 삼성전자주식회사 3차원 반도체 메모리 장치
KR102630926B1 (ko) 2018-01-26 2024-01-30 삼성전자주식회사 3차원 반도체 메모리 소자
KR102566771B1 (ko) * 2018-01-31 2023-08-14 삼성전자주식회사 3차원 반도체 소자
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR102639721B1 (ko) 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624625B1 (ko) 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2020017572A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
KR20200020187A (ko) 2018-08-16 2020-02-26 삼성전자주식회사 적층 영역을 포함하는 반도체 소자
US20200152650A1 (en) * 2018-11-08 2020-05-14 Intel Corporation Memory device with a split staircase
JP7132142B2 (ja) * 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法
JP2020136644A (ja) * 2019-02-26 2020-08-31 キオクシア株式会社 半導体記憶装置
KR102517334B1 (ko) * 2019-03-19 2023-04-03 삼성전자주식회사 선택기를 갖는 반도체 소자
US11121143B2 (en) * 2019-05-24 2021-09-14 Micron Technology, Inc. Integrated assemblies having conductive posts extending through stacks of alternating materials
US10847526B1 (en) * 2019-07-26 2020-11-24 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
KR20210039522A (ko) 2019-10-01 2021-04-12 삼성전자주식회사 메모리 장치
KR20220004207A (ko) * 2020-05-29 2022-01-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 수직 메모리 디바이스들
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US20230106571A1 (en) * 2021-10-06 2023-04-06 Macronix International Co., Ltd. 3d nor and 3d nand memory integration
WO2024151406A1 (en) * 2023-01-13 2024-07-18 Micron Technology, Inc. Microelectronic devices, and related memory devices, and electronic systems

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69529367T2 (de) 1994-08-19 2004-01-22 Kabushiki Kaisha Toshiba, Kawasaki Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung
US6777777B1 (en) * 2003-05-28 2004-08-17 Newport Fab, Llc High density composite MIM capacitor with flexible routing in semiconductor dies
WO2006087796A1 (ja) * 2005-02-18 2006-08-24 Fujitsu Limited 不揮発性半導体記憶装置
FR2917751B1 (fr) 2007-06-22 2011-04-01 Montupet Sa Procede de traitement thermique de culasses en alliage a base d'aluminuim, et culasses presentant des proprietes de resistance a la fatigue ameliorees
US7742324B2 (en) * 2008-02-19 2010-06-22 Micron Technology, Inc. Systems and devices including local data lines and methods of using, making, and operating the same
JP4649487B2 (ja) * 2008-03-17 2011-03-09 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP4635069B2 (ja) * 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
JP5072696B2 (ja) * 2008-04-23 2012-11-14 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2010034109A (ja) * 2008-07-25 2010-02-12 Toshiba Corp 不揮発性半導体記憶装置
US8044448B2 (en) * 2008-07-25 2011-10-25 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
TW201011899A (en) * 2008-09-04 2010-03-16 Powerchip Semiconductor Corp Memory device and manufacturing method thereof, and semiconductor device
JP5086959B2 (ja) 2008-09-26 2012-11-28 株式会社東芝 不揮発性半導体記憶装置
US8395206B2 (en) 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101595486B1 (ko) * 2010-01-27 2016-02-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
KR101095786B1 (ko) 2009-07-09 2011-12-21 김영일 승열제 및 이의 제조 방법
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP4977180B2 (ja) * 2009-08-10 2012-07-18 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101028994B1 (ko) 2009-09-07 2011-04-12 주식회사 하이닉스반도체 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
JP2011060991A (ja) 2009-09-10 2011-03-24 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8154128B2 (en) * 2009-10-14 2012-04-10 Macronix International Co., Ltd. 3D integrated circuit layer interconnect
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20110111809A (ko) 2010-04-05 2011-10-12 삼성전자주식회사 계단형 구조를 구현할 수 있는 패터닝 방법 및 이를 이용한 불휘발성 메모리 소자의 제조 방법
KR101738533B1 (ko) * 2010-05-24 2017-05-23 삼성전자 주식회사 적층 메모리 장치 및 그 제조 방법
KR101738103B1 (ko) 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
JP2012069695A (ja) 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
KR101731060B1 (ko) * 2010-09-27 2017-04-28 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
KR101688838B1 (ko) * 2011-01-20 2016-12-22 삼성전자주식회사 연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8531878B2 (en) * 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770470B2 (en) 2012-08-30 2020-09-08 Micron Technology, Inc. Memory array having connections going through control gates
US11398489B2 (en) 2012-08-30 2022-07-26 Micron Technology, Inc. Memory array having connections going through control gates

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