JP6437437B2 - コントロールゲートに挿通する接続部を有するメモリアレイ - Google Patents

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Description

本出願は、参照によりその全体が本明細書に組込まれる、2012年8月30日に出願された米国出願シリアル番号第13/599,793号に対する優先権の利益を主張する。
フラッシュメモリ等のメモリデバイスは、コンピュータ及び多くの電子アイテムにおいて広く使用される。こうしたメモリデバイスは、多数のメモリセル、及び、メモリセルとデバイス内の他の回路要素との間で結合される内部相互接続部を有する。メモリセル密度が所与のデバイス面積について増加するにつれて、デバイス内でこうした相互接続部をルーティングすることが難しくなる場合がある。
本発明の或る実施形態による、メモリアレイ、コントロール及びデコード回路要素、及び接続部を有するメモリデバイスの形態の装置の略図である。 本発明の或る実施形態による、図1Aのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1Aのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1Aのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1Aのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1Aのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1A〜図1Fのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1A〜図1Fのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1A〜図1Fのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1A〜図1Fのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図1A〜図1Fのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、メモリアレイ、コントロール及びデコード回路要素、及び接続部を有する別のメモリデバイスの形態の装置の略図である。 本発明の或る実施形態による、図2Aのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図2Aのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図2A〜図2Cのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図2A〜図2Cのメモリデバイスの変形であり得る別のメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、複数のメモリアレイを有するメモリデバイスの形態の装置の略図である。 本発明の或る実施形態による、複数のメモリアレイを有するメモリデバイスの形態の装置の略図である。 本発明の或る実施形態による、図3A及び図3Bのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図3A及び図3Bのメモリデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してセレクトゲートを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、メモリデバイスの他の要素に対してコントロールゲートのグループを結合させる接続部を有するメモリデバイスを形成するプロセスを示す略図である。 本発明の或る実施形態による、デバイスの導電性材料の間で結合する接続部を有するデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、デバイスの導電性材料の間で結合する接続部を有するデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図6A及び図6Bのデバイスの変形であり得る別のデバイスの一部分の構造の異なる図である。 本発明の或る実施形態による、図6A及び図6Bのデバイスの変形であり得る別のデバイスの一部分の構造の異なる図である。
図1Aは、本発明の或る実施形態による、メモリアレイ101、コントロール及びデコード回路要素102、接続部145、146、147、及び148、並びに接続部190、191、192、及び193を有するメモリデバイス100の形態の装置の略図の一部分を示す。
メモリデバイス100は、メモリセルストリング131及び132等のメモリセルストリング内に配列されたメモリセル110、111、112、及び113を含み得る。話を簡単にするため、図1Aでは、メモリセルストリングの2つだけ(131及び132)がラベル付けされる。図1Aは、12のメモリセルストリング並びに各メモリセルストリング内の4つのメモリセル110、111、112、及び113の例を示す。こうしたメモリセルストリングの数及び各メモリセルストリング内のこうしたメモリセルの数は、変動し得る。
コントロール及びデコード回路要素102は、情報をメモリセル110、111、112、及び113に記憶するメモリオペレーション(例えば、書込みオペレーション)中に又は情報をメモリセル110、111、112、及び113から取得するメモリオペレーション(例えば、読出しオペレーション)中にメモリセル110、111、112、及び113にアクセスするように動作し得る。話を簡単にするため、図1Aは、コントロール及びデコード回路要素102を単一ブロックとして示す。しかし、コントロール及びデコード回路要素102は、メモリデバイス100内の異なる場所に配置され得る異なる要素(例えば、回路)を含み得る。例えば、コントロール及びデコード回路要素102は、接続部145、146、147、及び148に結合されたデコーダ(例えば、列デコーダ)及び接続部190、191、192、及び193に結合された別のデコーダ(例えば、行デコーダ)を含み得る。
メモリデバイス100は、対応する信号WL0、WL1、WL2、及びWL3を運び得るコントロールゲート150、151、152、及び153を含み得る。コントロールゲート150、151、152、及び153並びに接続部190、191、192、及び193は、メモリデバイス100のアクセスラインの一部を形成し、それにより、こうしたアクセスラインのそれぞれが、コントロールゲート150、151、152、及び153のうちの1つ及び/又は接続部190、191、192、及び193のうちの1つを含み得る。例えば、メモリデバイス100のアクセスラインは、コントロールゲート150及び/又は接続部190を含み、メモリデバイス100の別のアクセスラインは、コントロールゲート151及び/又は接続部191を含み得る。メモリデバイス100は、それぞれ信号WL0、WL1、WL2、及びWL3を使用して、(例えば、読出しオペレーション中に)情報をメモリセル110、111、112、及び113から取得する(例えば、センスする)ため、又は、(例えば、書込みオペレーション中に)情報をメモリセル110、111、112、及び113に記憶するため等で、メモリセル110、111、112、及び113に対するアクセスをそれぞれ制御し得る。図1Aは、4つのコントロールゲート150、151、152、及び153を例として示す。こうしたコントロールゲートの数は変動し得る。図1Aに示すように、異なるメモリセルストリング内のメモリセルは、同じコントロールゲートを共有(同じ物理的コントロールゲートを共有)し得る。例えば、複数のメモリセル110はコントロールゲート150を共有し得る。複数のメモリセル111はコントロールゲート151を共有し得る。複数のメモリセル112はコントロールゲート152を共有し得る。複数のメモリセル113はコントロールゲート153を共有し得る。コントロールゲート150、151、152、及び153のそれぞれは、メモリデバイス100の単一デバイスレベルに配置された単一コントロールゲートとして構築され得る。
メモリデバイス100の接続部190、191、192、及び193は、それぞれのコントロールゲート150、151、152、及び153を、コントロール及びデコード回路102等のメモリデバイス100の他の回路要素に結合し得る。接続部190、191、192、及び193は、メモリデバイス100内の導電性接続部として構築され得る。メモリデバイス100は、信号(例えば、WL0、WL1、WL2、及びWL3)を、それぞれ接続部190、191、192、及び193を通してコントロール及びデコード回路102からコントロールゲート150、151、152、及び153に提供し得る。
メモリデバイス100は、信号BL0、BL1、及びBL2をそれぞれ運ぶデータライン170、171、及び172、並びに、信号SL(例えば、ソースライン信号)を運び得るライン198を含み得る。図1Aは、3つのデータライン170、171、及び172を例として示す。こうしたデータラインの数は変動し得る。データライン170、171、及び172のそれぞれは、メモリデバイス100内の導電性ラインとして構築され得る。ライン198は、導電性ラインとして構築され、メモリデバイス100のソース(例えば、ソースライン)の一部を形成し得る。読出しオペレーションでは、メモリデバイス100は、データライン170、171、及び172を使用して、メモリセル110、111、112、及び113から取得される情報を提供し得る。書込みオペレーションでは、メモリデバイス100は、データライン170、171、及び172を使用して、メモリセル110、111、112、及び113に記憶される情報を提供し得る。
メモリデバイス100は、セレクトゲート(例えば、ドレインセレクトゲート)185、186、187、及び188並びにトランジスタ(例えば、ドレインセレクトトランジスタ)165、166、167、及び168を含み得る。トランジスタ165は同じセレクトゲート185を共有し得る。トランジスタ166は同じセレクトゲート186を共有し得る。トランジスタ167は同じセレクトゲート187を共有し得る。トランジスタ168は同じセレクトゲート188を共有し得る。
接続部145、146、147、及び148は、それぞれのセレクトゲート185、186、187、及び188を、コントロール及びデコード回路102等のメモリデバイス100の他の回路要素に結合し得る。接続部145、146、147、及び148は、メモリデバイス100内の導電性接続部として構築され得る。メモリデバイス100は、信号(例えば、SGD0、SGD1、SGD2、及びSGD3)を、それぞれ接続部145、146、147、及び148を通してコントロール及びデコード回路102からセレクトゲート185、186、187、及び188に提供し得る
トランジスタ165、166、167、及び168は、信号SGD0、SGD1、SGD2、及びSGD3によってそれぞれ制御(例えば、ターンオン又はターンオフ)され得る。読出し又は書込みオペレーション等のメモリオペレーション中、トランジスタ165、166、167、及び168は、(例えば、それぞれの信号SGD0、SGD1、SGD2、及びSGD3をアクティブ化することによって)ターンオンされて、メモリデバイス100のメモリセルストリングをデータライン170、171、及び172に結合し得る。トランジスタ165、166、167、及び168は、(例えば、それぞれの信号SGD0、SGD1、SGD2、及びSGD3を非アクティブ化することによって)ターンオフされて、メモリデバイス100のメモリセルストリングをデータライン170、171、及び172から切離し得る。
メモリデバイス100は、トランジスタ(例えば、ソースセレクトトランジスタ)161、162、163、及び164を含み、それぞれは、ライン198と関連するメモリセルストリング(例えば、メモリセルストリング131又は132)との間に結合され得る。トランジスタ161、162、163、及び164は、メモリデバイス100の同じセレクトゲート(例えば、ソースセレクトゲート)180を共有し得る。
トランジスタ161、162、163、及び164は、セレクトゲート180上に提供されるSGS信号(例えば、ソースセレクトゲート信号)等の同じ信号によって制御(例えば、ターンオン又はターンオフ)され得る。読出し又は書込みオペレーション等のメモリオペレーション中、トランジスタ161、162、163、及び164は、(例えば、SGS信号をアクティブ化することによって)ターンオンされて、メモリデバイス100のメモリセルストリングをライン198に結合し得る。トランジスタ161、162、163、及び164は、(例えば、SGS信号を非アクティブ化することによって)ターンオフされて、メモリデバイス100のメモリセルストリングをライン198から切離し得る。
図1Bは、本発明の或る実施形態による、図1Aのメモリデバイス100の一部分の構造の上面図を示す。図1Cは、図1Bのライン1Cに沿うメモリデバイス100の部分の構造の側面図を示す。図1Dは、図1B及び図1Cのメモリデバイス100の一部分の斜視図を示す。図1Eは、図1B〜図1Dのメモリデバイス100のコントロールゲート150、151、152、及び153、開口(例えば、穴)175、176、177、及び178、並びに誘電体材料127の部分の構造の分解図を示す。図1Fは、開口137及び導電性接点106に結合された接続部146のセグメント146a及び146cを有するコントロールゲート150、151、152、及び153の1つのコントロールゲート(例えば、コントロールゲート150)の構造の別の図を示す。開口137は、誘電体材料127で充填され得る(図1B〜図1E)。以下の説明は図1B〜図1Eを参照する。
図1B及び図1Cに示すように、メモリデバイス100は、半導体基板(例えば、シリコン基板)を含み得る基板199を含み得る。メモリセルストリング131又は132(図1Aに同様に示す)のそれぞれは、基板199から外側に(例えば、垂直に)延在する本体130を含み得る。例えば、本体130は、複数の材料の組合せのピラーを含むことができ、或る長さのピラーが、x方向及びy方向に垂直であるz方向に延在する。図1Cに示すように、メモリデバイス100は、z方向に関して異なるデバイスレベル120、121、122、123、及び124を含み得る。メモリセルストリング131及び132のメモリセル110、111、112、及び113は、基板199の上方で、デバイスレベル120、121、122、及び123にそれぞれ配置され得る。
本体130は、x方向に別個の層で形成され得る異なる材料を含み得る。例えば、本体130は、電荷のトンネルをブロックすることが可能である電荷ブロッキング材料(複数可)(例えば、シリコン窒化物等の誘電体材料)を含み得る。電荷ブロッキング材料は、コントロールゲート150、151、152、及び153の材料に直接接触し得る。
本体130はまた、電荷貯蔵材料(複数可)であって、電荷ブロッキング材料(上述した)が電荷貯蔵材料(複数可)とコントロールゲート150、151、152、及び153の材料との間にあるように配列される、電荷貯蔵材料(複数可)を含み得る。電荷貯蔵材料(複数可)は、メモリセル110、111、112、及び113に記憶される情報の値を表すため電荷貯蔵機能を提供し得る。例えば、電荷貯蔵材料(複数可)は、電荷をトラップするように構成され得る電荷トラッピング材料(例えば、SiN)を含み得る。別の例では、電荷貯蔵材料(複数可)は、p型多結晶シリコン又はn型多結晶シリコンであり得る導電的にドープされた多結晶シリコンを含み得る。多結晶シリコンは、メモリセル(例えば、メモリセル110、111、112、又は113)内で(例えば、電荷を貯蔵するための)浮遊ゲートとして働くように構成され得る。
本体130は、トンネル誘電体材料(複数可)(例えば、シリコンの酸化物)であって、電荷貯蔵材料(上述した)がトンネル誘電体材料(複数可)と電荷ブロッキング材料(複数可)との間にあるように配列される、トンネル誘電体材料(複数可)を更に含み得る。トンネル誘電体材料(複数可)は、本体130の更なる材料から電荷貯蔵材料(複数可)への電荷(例えば、電子)のトンネリングを可能にし得る。
本体130の更なる材料は、トンネル誘電体材料(複数可)によって囲まれ(又は、部分的に囲まれ)得る半導体材料を含み得る。本体130の半導体材料は、n型材料(例えば、n型多結晶シリコン)又はp型材料(例えば、p型多結晶シリコン)を含み得る。
図1B及び図1Cに示すように、セレクトゲート185、186、187、及び188は、基板199の上方に導電性材料(例えば、導電的にドープされた多結晶シリコン又は他の導電性材料)を含み得る。セレクトゲート185、186、187、及び188のそれぞれの導電性材料は、同じセレクトゲートに関連するメモリセルストリングの本体130のそれぞれの部分に対向する(例えば、それを囲むか又は部分的に囲む)部分を含み得る。例えば、セレクトゲート186の導電性材料は、セレクトゲート186に関連するメモリセルストリング131及び132の本体130のそれぞれの部分を囲み(又は、部分的に囲み)得る。セレクトゲート185、186、187、及び188のそれぞれは、セレクトゲート186のエッジ186a等のエッジを含み得る。図1Bに示すように、メモリセルストリング132の本体130とセレクトゲート186のエッジ186aとの間の距離は距離186bとして示される。話を簡単にするため、図1B及び図1Cは、セレクトゲート185、187、及び188のエッジについてラベルを省略する。
コントロールゲート150、151、152、及び153は、基板199の上方に導電性材料(例えば、導電的にドープされた多結晶シリコン又は他の導電性材料)を含み得る。図1B及び図1Cに示すように、コントロールゲート150、151、152、及び153のそれぞれの導電性材料は、メモリセルストリングの同じ本体130のそれぞれの部分に対向する(例えば、それを囲むか又は部分的に囲む)部分を含み得る。例えば、コントロールゲート150の導電性材料は、メモリセル110の場所の近くでメモリセルストリング132の本体130の部分を囲み(又は、部分的に囲み)得る。コントロールゲート151の導電性材料は、メモリセル111の場所の近くでメモリセルストリング132の本体130の部分を囲み(又は、部分的に囲み)得る。コントロールゲート152の導電性材料は、メモリセル112の場所の近くでメモリセルストリング132の本体130の部分を囲み(又は、部分的に囲み)得る。コントロールゲート153の導電性材料は、メモリセル113の場所の近くでメモリセルストリング132の本体130の部分を囲み(又は、部分的に囲み)得る。
図1Cに示すように、メモリデバイス100は、2つの隣接するコントロールゲート150、151、152、及び153の間に、また、セレクトゲート185、186、187、及び188とコントロールゲート153との間に誘電体材料(例えば、シリコンの酸化物又は他の誘電体材料)109を含み得る。メモリデバイス100はまた、基板199とコントロールゲート150、151、152、及び153との間に誘電体材料(例えば、シリコンの酸化物)を含み得る。
コントロールゲート150、151、152、及び153は、y方向に沿って、それぞれエッジ150a、151a、152a、及び153aを含み得る。図1C及び図1Dに示すように、エッジ150a、151a、152a、及び153aは、階段を形成し得る。メモリデバイス100内の基準場所とエッジ150a、151a、152a、及び153aとの間の距離は不等である。例えば、図1Cに示すように、メモリセルストリング132の本体130とエッジ150aとの間の(x方向の)距離は、メモリセルストリング132の本体130とエッジ151aとの間の(x方向の)距離より大きい可能性がある。別の例では、メモリセルストリング132の本体130とエッジ151aとの間の(x方向の)距離は、メモリセルストリング132の本体130とエッジ152aとの間の(x方向の)距離より大きい可能性がある。
メモリデバイス100内の基準場所とエッジ150a、151a、152a、及び153aのそれぞれとの間の距離は、こうした基準場所とセレクトゲート185、186、187、及び188のそれぞれのエッジとの間の距離と異なり得る。例えば、図1Cに示すように、メモリセルストリング132の本体130とエッジ153aとの間の(x方向の)距離は、メモリセルストリング132の本体130とセレクトゲート186のエッジ186aとの間の(x方向の)距離より大きい可能性がある。
図1Cに示すように、コントロール及びデコード回路要素102は、トランジスタ103及び104等のトランジスタ(例えば、電界効果トランジスタ)を含み得る。図1Cは、2つのトランジスタ103及び104だけを例として示す。コントロール及びデコード回路要素102は、メモリセル110、111、112、及び113に対して選択的に信号を提供しアクセスするためのデコーディング機能等の1つ又は複数の機能を実施するように構成される多数のトランジスタを含み得る。コントロール及びデコード回路要素102のトランジスタ(例えば、トランジスタ103及び104)のそれぞれの少なくとも一部分(たとえば、ソース及びドレイン領域)は、基板119のエリア内に形成され得る。
接続部145、146、147、及び148は、それぞれのセレクトゲート185、186、187、及び188を基板199内のコントロール及びデコード回路要素102に結合させる導電性材料を含み得る。接続部145、146、147、及び148のそれぞれは、異なるセグメント(導電性セグメント)を含み、セレクトゲート185、186、187、及び188の中でそれぞれのセレクトゲートの接触エリアに結合され得る。例えば、図1Cに示すように、接続部146は、セレクトゲート186の接触エリア186xに結合され得る。接続部146は、セグメント146a、146b、及び146cを含み得る。セグメント146a及び146bは基板199に垂直であり得る。セグメント146cは基板199に平行であり、セグメント146aをセグメント146bに結合させ得る。他の接続部145、147、及び148は、それぞれのセレクトゲート185、187、及び188の接触エリアに結合され得る。接続部145、147、及び148は、図1Bに示すように、それぞれのセグメント145a、147a、及び148a並びにセグメント145b、147b、及び148bを含み得る。
図1B、図1C、及び図1Eに示すように、メモリデバイス100は、メモリデバイス100のエリア125(図1B)内に配置された誘電体材料127及び開口175、176、177、及び178を含み得る。誘電体材料127は、シリコンの酸化物を含み得る。(開口175、176、177、及び178が配置され得る)エリア125は、セレクトゲート185、186、187、及び188のエッジの場所と、それぞれのコントロールゲート150、151、152、及び153のエッジ150a、151a、152a、及び153aの場所との間にあり得る。
開口175、176、177、及び178(図1Cに示す)は、導電性材料(例えば、導電的にドープされた多結晶シリコン、金属、又は他の導電性材料)で充填され得る。開口175、176、177、及び178は、誘電体材料127の一部分によってコントロールゲート150、151、152、及び153から分離される(例えば、それに直接接触しない)ように、誘電体材料127内に形成され得る。
開口175、176、177、及び178のそれぞれは、コントロールゲート150、151、152、及び153のスタックを貫通して延在し得る。そのため、接続部145、146、147、及び148のそれぞれの材料の少なくとも一部分は、コントロールゲート150、151、152、及び153を挿通する開口175、176、177、及び178の中のそれぞれの開口の内部にあり得る。例えば、図1Cに示すように、接続部146のセグメント146aの材料の一部分は、コントロールゲート150、151、152、及び153のそれぞれの材料を挿通する開口176の内部にあり得る。
図1Cに示すように、接続部146のセグメント146aは、基板199の上方で導電性接点106に、また、導電性経路116を通してトランジスタ103に結合され得る。同様に、接続部145、147、及び148は、それぞれの導電性接点(図1Cには示さないが、導電性接点106と同様であり得る)に結合するセグメントを含み得る。そのため、接続部145、146、147、及び148は、基板199の上方でそれぞれの導電性接点(例えば、106)に、また、導電性経路(例えば、116)を通して基板199内の少なくとも1つのトランジスタ(例えば、103)に結合され得る。
図1Cに示すように、接続部190、191、192、及び193は、それぞれのコントロールゲート150、151、152、及び153を基板199内のコントロール及びデコード回路要素102に結合するための導電性材料を含む。接続部190、191、191、及び192の導電性材料は、接続部145、146、147、及び148の導電性材料と同様又は同一であり得る。接続部190、191、192、及び193のそれぞれは、異なるセグメント(導電性セグメント)を含み、セレクトゲート150、151、152、及び153の中のそれぞれのコントロールゲートの接触エリアに結合され得る。例えば、図1Cに示すように、接続部192は、コントロールゲート152の接触エリア152xに結合され得る。接続部192は、セグメント192a、192b、及び192cを含み得る。セグメント192a及び192bは基板199に垂直であり得る。セグメント192cは基板199に平行であり、セグメント192aをセグメント192bに結合させ得る。他の接続部190、191、及び193は、それぞれのコントロールゲート190、191、及び193の接触エリアに結合され得る。接続部190、191、及び193はまた、同様の配置構成を有する導電性セグメントを含み得る。例えば、接続部190は、セグメント190a、190b、及び190cを含み得る。接続部191は、セグメント191a、191b、及び191cを含み得る。接続部193は、セグメント193a、193b、及び193cを含み得る。図1B及び図1Cに示すように、接続部190、191、192、及び193のセグメント190a、191a、192a、及び193aはそれぞれ、メモリデバイス100のエリア126内に配置され得る。エリア126は、それぞれのコントロールゲート150、151、152、及び153のエッジ150a、151a、152a、及び153aによって形成される階段の外側のエリアを含み得る。
図1Cに示すように、接続部192のセグメント192aは、基板199の上方で導電性接点107に、また、導電性経路117を通してトランジスタ104に結合され得る。同様に、接続部190、191、及び193は、それぞれの導電性接点(図1Cには示さないが、導電性接点107と同様であり得る)に結合するセグメントを含み得る。そのため、接続部190、191、192、及び193のそれぞれは、基板199の上方でそれぞれの導電性接点(例えば、107)に、また、それぞれの導電性経路(例えば、117)を通して基板199内の少なくとも1つのトランジスタ(例えば、104)に結合され得る。
そのため、上述したように、接続部145、146、147、及び148のそれぞれは、セレクトゲート(例えば、186)の接触エリア(例えば、186x)とコントロールゲート(例えば、152)の接触エリア(例えば、152x)との間にセグメント(例えば、図1C内の146c)を含み得る。こうしたセグメント(例えば、146c)はまた、開口(例えば、176)の内部にあり、その開口は、セレクトゲート(例えば、186)の接触エリア(例えば、186x)とコントロールゲート(例えば、152)の接触エリア(例えば、152x)との間に配置され得る。こうしたセグメント(例えば、146c)はまた、メモリデバイス100の(例えば、z方向にレベル120からレベル124の中で)1つのレベルから別のレベルまで延在し得る。
(図1A〜図1Fを参照して上述したメモリデバイス100のような)本明細書で述べるメモリデバイスのルーティング接続部(例えば、接続部145、146、147、及び148)は、メモリデバイス100内の相互接続部を改善し得る。例えば、メモリセル密度が、メモリデバイス100等のメモリデバイスの所与のデバイスサイズについて増加するにつれて、メモリアレイの内部のエリア(例えば、エリア125)を通して相互接続部(例えば、接続部145、146、147、及び148)をルーティングすることは、メモリアレイ内の相互接続部の数、長さ、又は両方を改善(低減)し得る。メモリデバイスに関連する作製プロセスコストはまた、本明細書で述べるルーティングの結果として改善(例えば、低減)され得る。更に、図1B及び図1Cに示すように、それぞれのセレクトゲート185、186、187、及び188に結合された(例えば、同じメモリアレイ内の全てのセレクトゲートに結合された)接続部145、146、147、及び148、並びに、それぞれのコントロールゲート150、151、152、及び153(例えば、同じメモリアレイ内の全てのコントロールゲート)に結合された接続部190、191、192、及び193は、一方の側だけで(例えば、図1B及び図1Cの右側で)ルーティングされて、セレクトゲート185、186、187、及び188並びにコントロールゲート150、151、152、及び153を基板199内の回路要素102に結合させ得る。このルーティング(例えば、一方の側だけでのルーティング)はまた、メモリデバイス100等のメモリデバイスに関連する相互接続部及び作製プロセスコストを改善し得る。
図1Gは、本発明の或る実施形態による、図1A〜図1Fのメモリデバイス100の変形であり得るメモリデバイス100Gの一部分の構造の上面図を示す。図1Hは、図1Gのライン1Hに沿うメモリデバイス100Gの部分の構造の側面図を示す。図1Iは、図1G及び図1Hのメモリデバイス100Gの一部分の斜視図を示す。図1Jは、図1G〜図1Iのメモリデバイス100Gのコントロールゲート150、151、152、及び153並びに開口175、176、177、及び178の部分の構造の分解図を示す。図1Kは、開口137Gを有するコントロールゲート150、151、152、及び153の1つのコントロールゲート(例えば、コントロールゲート150)及び導電性接点106に結合した接続部146のセグメント146a及び146cの構造の別の図を示す。開口137Gは、誘電体材料127で充填され得る(図1G〜図1J)。
図1G〜図1Kは図1B〜図1Fにそれぞれ対応し得る。図1G〜図1Kに示すように、メモリデバイス100Gは、メモリデバイス100(図1B〜図1Fの)の要素と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、メモリデバイス100と100Gとの間の同様の又は同一の要素の説明は、図1G〜図1Kの説明では繰返されない。メモリデバイス100と100Gとの間の同様の又は同一の要素の幾つかはまた、図1G〜図1Kにおいてラベル付けされない。メモリデバイス100及び100Gについての略図は同じであり得る。しかし、メモリデバイス100及び100Gの構造は異なり得る。
例えば、メモリデバイス100と100Gとの差は、メモリデバイス100Gのコントロールゲート150、151、152、及び153(図1G)の構造並びに材料127Gの差を含み得る。図1G、図1I、及び図1Jに示すように、コントロールゲート150、151、152、及び153は、x方向に沿う(一方の側の)それぞれのエッジ150b、151b、152b、及び153b並びにx方向に沿う(別の側の)エッジ150c、151c、152c、及び153cを含み得る。材料127Gは、材料127Gが配置されるエッジ150c、151c、152c、及び153cの部分において、コントロールゲート150、151、152、及び153が、材料が全くないように、エッジ150c、151c、152c、及び153cまで延在し得る。図1B及び図1Dと比較すると、図1Bの材料127は、図1G及び図1Iのエッジ150c、151c、152c、及び153cに対応するエッジまで延在しない。そのため、メモリデバイス100Gのコントロールゲート150、151、152、及び153のそれぞれは、そのそれぞれのエッジ150b、151b、152b、及び153bにおいて狭い部分(例えば、図1Jの部分150d、151d、152d、及び153d)だけによって共に結合される2つの部分(例えば、左及び右)を含み得る。
図2Aは、本発明の或る実施形態による、メモリアレイ201、コントロール及びデコード回路要素103、接続部190、191、192、及び193、並びに接続部294、295、296、及び297を有するメモリデバイス200の形態の装置の略図を示す。メモリデバイス200は、図1Aのメモリデバイス100の要素と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、メモリデバイス100と100Gとの間の同様の又は同一の要素は、同じラベルを与えられ、それらの説明は、図2A〜図2Dの説明では繰返されない。メモリデバイス100と200との間の同様の又は同一の要素の幾つかはまた、図2A〜図2Cにおいてラベル付けされない。
図2Aに示すように、メモリデバイス200は、メモリセルストリング231及び232等のメモリセルストリングで配列されたメモリセル110、111、112、及び113並びにメモリセル214、215、216、及び217を含み得る。図1は、各メモリセルストリングにおいて12のメモリセルストリング及び8つのメモリセル110、111、112、113、214、215、216、及び217の例を示す。こうしたメモリセルストリングの数及び各メモリセルストリング内のこうしたメモリセルの数は変動し得る。
図2Aに示すように、コントロールゲート150、151、152、及び153に加えて、メモリデバイス200は、対応する信号WL4、WL5、WL6、及びWL7をそれぞれ運び得るコントロールゲート254、255、256、及び257を含み得る。メモリデバイス100(図1A)と同様に、メモリデバイス200のコントロールゲート150、151、152、及び153並びに接続部190、191、192、及び193(図2A)は、メモリデバイス200のアクセスラインの一部を形成し、それにより、こうしたアクセスラインのそれぞれが、コントロールゲート150、151、152、及び153のうちの1つ及び/又は接続部190、191、192、及び193のうちの1つを含み得る。メモリデバイス200では、コントロールゲート254、255、256、及び257並びに接続部294、295、296、及び297は、メモリデバイス200の更なるアクセスラインの一部を形成し、それにより、こうした更なるアクセスラインのそれぞれは、コントロールゲート254、255、256、及び257の1つ及び/又は接続部294、295、296、及び297の1つを含み得る。例えば、メモリデバイス200のアクセスラインは、コントロールゲート254及び/又は接続部294を含み、メモリデバイス200の別のアクセスラインは、コントロールゲート255及び/又は接続部295を含み得る。メモリオペレーション中、メモリデバイス200は、信号WL4、WL5、WL6、及びWL7を使用して、メモリセル214、215、216、及び217に対するアクセスをそれぞれ制御し得る。
セレクトゲート185、186、187、及び188は、接続部145、146、147、及び148(図1A)と異なり得る接続部(図2Aには示さず)を通してコントロール及びデコード回路要素103に結合され得る。
図2Aに示すように、コントロールゲート150、151、152、及び153は、図1Aの接続部と同じであり得る接続部190、191、192、及び193を通してコントロール及びデコード回路103に結合され得る。図2Aでは、コントロールゲート254、255、256、及び257は、メモリデバイス200において導電性接続部として構築され得る接続部294、295、296、及び297を通してコントロール及びデコード回路102に結合され得る。
図2Bは、本発明の或る実施形態による、図2Aのメモリデバイス200の一部分の構造の上面図を示す。図2Cは、図2Bのライン2Cに沿うメモリデバイス200の部分の構造の側面図を示す。
図2B及び図2Cに示すように、メモリセルストリング231及び232(図2Aに同様に示す)のそれぞれは、基板199から外側に、かつ、コントロールゲート150、151、152、153、254、255、256、及び257のそれぞれの一部分並びにセレクトゲート185、186、187、及び188のそれぞれの一部分を貫通して延在する本体130を含み得る。
誘電体材料127並びに開口175、176、177、及び178は、メモリデバイス100のもの(例えば、図1B及び図1C)と同様又は同一であり得る。しかし、図2Bのメモリデバイス200では、開口175、176、177、及び178は、コントロールゲート254、255、256、及び257等のコントロールゲートにそれぞれ結合されるそれぞれの接続部294、295、296、及び297の部分を含み得る。これは、図1Bの開口175、176、177、及び178が、セレクトゲート185、186、187、及び188にそれぞれ結合されるそれぞれの接続部145、146、147、及び148の部分を含み得る図1Bのメモリデバイス100と異なる。そのため、(開口175、176、177、及び178が配置され得る)エリア125は、それぞれのコントロールゲート254、255、256、及び257のエッジ254a、255a、256a、及び257aの場所と、それぞれのコントロールゲート150、151、152、及び153のエッジ150a、151a、152a、及び153aの場所との間にあり得る。例えば、図2Bに示すように、エリア125は、コントロールゲート254のエッジ254aとコントロールゲート153のエッジ153aとの間にあり得る。
図2B及び図2Cに示すように、接続部296は、コントロールゲート256の接触エリア256xに結合され得る。接続部296は、セグメント(導電性セグメント)296a、296b、及び296cを含み得る。セグメント296a及び296bは基板199に垂直であり得る。セグメント296cは基板199に平行であり、セグメント296aをセグメント296bに結合させ得る。他の接続部294、295、及び297は、それぞれのコントロールゲート254、255、及び257の接触エリアに結合され得る。接続部294、295、及び297は、図2B及び図2Cに示すように、それぞれのセグメント294a、295a、及び297a並びにセグメント294b、295b、及び297bを含み得る。
図2Dは、本発明の或る実施形態による、図2A〜図2Cのメモリデバイス200の変形であり得るメモリデバイス200Dの一部分の構造の上面図を示す。図2Eは、図2Dのライン2Eに沿うメモリデバイス200Dの部分の構造の側面図を示す。
図2D及び図2Eは、図2B〜図2Cにそれぞれ対応する。図2D〜図2Eに示すように、メモリデバイス200Dは、メモリデバイス200の要素(図2B〜図2C)と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、メモリデバイス200と200Dとの間の同様の又は同一の要素の説明は、図2D〜図2Eの説明では繰返されない。メモリデバイス200と200Dとの間の同様の又は同一の要素の幾つかはまた、図2D〜図2Eにおいてラベル付けされない。メモリデバイス200と200Dについての略図は同じであり得る。しかし、メモリデバイス200と200Dの構造は異なり得る。
例えば、メモリデバイス200と200Dとの違いは、メモリデバイス200Dのコントロールゲート150、151、152、及び153(図2D)並びに材料127Fの構造上の違いを含み得る。図2Dに示すように、材料127Fは、コントロールゲート150、151、152、及び153のエッジ150c、151c、152c、及び153cまでそれぞれ延在し得る。図2Bと比較すると、図2Bの材料127は、図2Dのエッジ150c、151c、152c、及び153cに対応するエッジまで延在しない。メモリデバイス200Dのコントロールゲート150、151、152、及び153(図2D)の構造は、図1Gのメモリデバイス100Gのコントロールゲート150、151、152、及び153の構造と同様又は同一であり得る。
図3A及び図3Bは、本発明の或る実施形態による、複数のメモリアレイ301及び301を有するメモリデバイス300の形態の装置の略図を示す。図3A及び図3Bにおいて「A」〜「I」とラベル付けされる点は、メモリアレイ301及び301の幾つかの要素が、対応する点に互いに結合され得ることを示す。例えば、図3A及び図3Bにおいて、メモリアレイ301の接続部145は、対応する点「A」において、メモリアレイ301の接続部145に結合され得る。
図3A及び図3Bに示すように、メモリアレイ301及び301のそれぞれは、接続部145、146、147、及び148並びに接続部190、191、192、及び193を含む。これらの接続部は図1Aの接続部と同様であり得る。メモリアレイ301は、信号BL0、BL1、及びBL2を運び得るデータライン170、171、及び172を含み得る。メモリアレイ301は、信号BL3、BL4、及びBL5を運び得るデータライン170、171、及び172を含み得る。メモリデバイス300は、図1Aのメモリデバイス100のメモリ容量よりも大きな(例えば、2倍の)メモリ容量を有し得る。メモリデバイス300は、メモリデバイス100のデータラインより多い数の(例えば、2倍の)データラインを有し得る。
図3Aに示すように、メモリデバイス300は、メモリアレイ301及びメモリアレイ301のそれぞれの接続部145、146、147、及び148に結合された接続部345、346、347、及び348を含み得る。メモリデバイス300は、メモリアレイ301のそれぞれのコントロールゲート150、151、152、及び153に結合された接続部390、391、392、及び393を含み得る。メモリデバイス300は、メモリアレイ301のセレクトゲート180をメモリアレイ301のセレクトゲート180に結合するための接続部381を含み得る。
メモリデバイス300は、メモリデバイス100のコントロール及びデコード回路要素102(図1A)に対応し得る回路要素302を含み得る。メモリアレイ301と301との間の同様の又は同一の要素は、回路要素302内の同じ要素を共有し得る(例えば、それによって制御され得る)。例えば、メモリアレイ301と301のセレクトゲート185、186、187、及び188は、トランジスタ365、366、367、及び368をそれぞれ共有して、対応する接続部145、146、147、及び148を通して信号(例えば、グローバルドレインセレクトゲート信号)GSGD0、GSGD1、GSGD2、及びGSGD3を受信し得る。トランジスタ365、366、367、及び368は、信号BLKen(例えば、メモリブロックイネーブル信号)によって制御され得る。
別の例では、メモリアレイ301と301のコントロールゲート150、151、152、及び153は、トランジスタ350、351、352、及び353をそれぞれ共有して、対応する接続部190、191、192、及び193を通して信号(例えば、グローバルアクセスライン信号)GWL0、GWL1、GWL2、及びGWL3を受信し得る。トランジスタ350、351、352、及び353は信号BLKenによって制御され得る。
更なる例では、メモリアレイ301と301のセレクトゲート180は、トランジスタ380を共有して、接続部381を通して信号(例えば、グローバルソースセレクト信号)GSGSを受信し得る。トランジスタ380は信号BLKenによって制御され得る。
メモリデバイス300に示すように要素(例えば、トランジスタ、相互接続部、又は両方)を共有することは、一部の従来のメモリデバイスと比較してメモリデバイス300内の要素の数を低減し得る。
図3Cは、本発明の或る実施形態による、図3A及び図3Bのメモリデバイス300の一部分の構造の上面図を示す。図3Dは、図3Cのライン3Dに沿うメモリデバイス300の部分の構造の側面図を示す。
図3C及び図3Dに示すように、メモリデバイス300は、図1B及び図1Cのメモリデバイス100の要素と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、メモリデバイス100と300との間の同様の又は同一の要素の説明は、図3C及び図3Dでは繰返されない。メモリデバイス100と300との間の同様の又は同一の要素の幾つかはまた、図3C及び図3Dにおいてラベル付けされない。
図3C及び図3Dに示すように、メモリアレイ301と301のそれぞれの接続部146は、セグメント146a、146b、及び146cを含み得る。メモリアレイ301と301のそれぞれの接続部192は、セグメント192a、192b、及び192cを含み得る。
接続部346は、基板199の上方に導電性材料を含み得る。図3Dに示すように、接続部346は、基板199に平行な(例えば、x方向に平行な)セグメントを含み得る。接続部346は、メモリアレイ301と301のそれぞれの接続部146のセグメント146aに結合され得る。他の接続部345、347、及び348(図3C)は、それぞれの接続部145、147、及び148に結合され得る。
接続部392は、基板199の上方に導電性材料を含み得る。図3Dに示すように、接続部392は、基板199に平行な(例えば、x方向に平行な)セグメントを含み得る。接続部392は、メモリアレイ301と301のそれぞれの接続部192のセグメント192aに結合され得る。他の接続部390、391、及び393(図3C)は、それぞれの接続部145、147、及び148に結合され得る。
トランジスタ350、351、352、353、365、366、367、及び380(図3A)の一部又は全てを含む回路要素302は、基板199内でかつメモリアレイ301及び301の一方の真下に(例えば、図3Dに示すようにメモリアレイ301の真下に)形成され得る。例えば、トランジスタ350、351、352、353、365、366、367、368及び380(図3A)の一部又は全ては、基板199内のエリア328内に形成され得る。エリア328は、メモリアレイ301及びメモリアレイ301の一方の真下にある基板199のエリアを含み得る。
代替的に、トランジスタ350、351、352、353、365、366、367、368及び380の一部又は全てを含む回路要素302は、基板199内のエリア329内に形成され得る。図3Dに示すように、エリア329は、メモリアレイ301及び301の一方の側にあり得る基板199内のエリア(例えば、メモリアレイ301又は301の下でかつ両者の間のエリア)を含み得る。
図3B及び図3Cは、メモリアレイ301及び301のそれぞれのコントロールゲート150、151、152、及び153が、メモリデバイス100のコントロールゲート150、151、152、及び153(図1B)と同様であり得る例を示す。代替的に、メモリアレイ301及び301のそれぞれのコントロールゲート150、151、152、及び153は、メモリデバイス100Gのコントロールゲート150、151、152、及び153(図1G)と同様であり得る。
図3A〜図3Dを参照して上述したように、接続部(例えば、345、346、347、348、390、391、392、393、及び381)をルーティングすることは、メモリアレイ内の相互接続部の数、長さ、又は両方を改善(低減)し得る。メモリデバイスに関連する作製プロセスコストはまた、改善(例えば、低減)され得る。更に、要素(例えば、トランジスタ350、352、352、353、365、366、367、368及び380)を共有することは、メモリデバイス300等のメモリデバイスにおいて(例えば、読出し又は書込みオペレーションの)デコーディング機能を低減し得る。
図4A〜図4Nは、本発明の或る実施形態による、コントロールゲート内の開口を挿通する接続部を使用することによって、他の要素に結合されるセレクトゲートを有するメモリデバイス400を形成するプロセスを示す。メモリデバイス400を形成するプロセスは、メモリデバイス100(図1A〜図1F)を形成するために使用され得る。そのため、以下の説明では、メモリデバイス400とメモリデバイス100との間の同様の又は同一の要素は、同じラベルを与えられる。図4Aは、基板199、並びに、基板199の上に形成された導電性接点106及び107並びに誘電体材料118を有するメモリデバイス400の一部分を示す。メモリデバイス400が図4Aに示されない他の要素を含むことを当業者は認識することになる。
図4Aは、材料409、450、451、452、453、及び480が形成された後のメモリデバイス400を示す。これらの材料を形成することは、図4Aに示すように、材料109並びに材料450、451、452、及び453を、それらがスタックで(例えば、別の層の上に1つの層を)配列され得るように交互に堆積することを含み得る。材料409は、誘電体材料(複数可)(例えば、シリコンの酸化物又は他の誘電体材料)を含み得る。材料450、451、452、453、及び480は、導電性材料(複数可)を含み得る。
図4B及び図4Cは、セレクトゲート184、185、186、及び187、コントロールゲート150、151、152、及び153、並びに誘電体材料109が形成された後のメモリデバイス400を示す。図4Cは、図4Bのメモリデバイス400の上面図を示す。図4Bは、図4Bのライン4Bに沿うメモリデバイス400の側面図を示す。セレクトゲート184、185、186、及び187(図4C)は、材料480(図4A)の一部を除去(例えば、エッチング)することによって形成され得る。コントロールゲート150、151、152、及び153、並びに誘電体材料109は、材料450、451、452、及び453、並びに409(図4A)の一部を、これらの材料の残留部分が、図4Bに示すように階段を含み得るように除去(例えば、エッチング)することによって形成され得る。
図4Dは、材料419が形成された後のメモリデバイス400を示す。材料419を形成することは、セレクトゲート184、185、186、及び187並びにコントロールゲート150、151、152、及び153の上に誘電体材料を堆積することを含み得る。
図4Eは、材料419、セレクトゲート185、186、187、及び188、並びにコントロールゲート150、151、152、及び153を貫通して開口417が形成された後のメモリデバイス400を示す。図4Fは、図4Eのメモリデバイス400の上面図を示す。図4Eは、図4Fのライン4Eに沿うメモリデバイス400の側面図を示す。開口417は、図4Eに示すように、導電性接点106の少なくとも一部分が開口417を通して露出され得るように形成され得る。開口417を形成することは、開口417を通して導電性接点106の少なくとも一部分を露出させるため、材料419、セレクトゲート184、185、186、及び187、並びにコントロールゲート150、151、152、及び153のそれぞれの一部を除去すること、(例えば、エッチングすること、穿孔すること、又は他の技法)を含み得る。
代替のプロセスでは、開口417は、開口417がエッジ150c、151c、152c、及び153cまで延在し得るように形成され得る。こうした代替のプロセスでは、コントロールゲート150、151、152、及び153は、図1I及び図1Jに示す構造と同様の構造を有する可能性がある。
図4Gは、誘電体材料127が開口417内に形成された後のメモリデバイス400を示す。図4Hは、図4Gのメモリデバイス400の上面図を示す。図4Gは、図4Hのライン4Gに沿うメモリデバイス400の側面図を示す。誘電体材料127を形成することは、開口417を、シリコンの酸化物又は他の誘電体材料で(例えば、堆積することによって)充填することを含み得る。
図4I及び図4Jは、開口175、176、177、及び178、開口445b、446b、447b、および448b、開口490a、491a、492a、及び493a、並びに開口490b、491b、492b、及び493bが形成された後のメモリデバイス400を示す。図4Jは、図4Iのメモリデバイス400の上面図を示す。図4Iは、図4Jのライン4Iに沿うメモリデバイス400の側面図を示す。開口175、176、177、及び178を形成することは、誘電体材料127の一部を除去すること、(例えば、エッチングすること、穿孔すること、又は他の技法)を含み得る。開口175、176、177、及び178のそれぞれは、コントロールゲート150、151、152、及び153のそれぞれの一部分を挿通し得る。開口175、176、177、及び178は、導電性接点106の少なくとも一部分が、開口175、176、177、及び178の1つを通して露出し、開口の下部に結合されるように形成され得る。例えば、導電性接点106の少なくとも一部分は、開口176を通して露出し、開口176の下部に結合され得る。メモリデバイス400は、導電性接点106と同様の他の導電性接点(図示せず)を含み得る。他の導電性接点のそれぞれの少なくとも一部分は、対応する開口(例えば、開口175、177、及び178の1つ)を通して露出し、対応する開口の下部に結合され得る。
開口445b、446b、447b、および448bを形成することは、誘電体材料419の一部を除去すること、(例えば、エッチングすること、穿孔すること、又は他の技法)を含み得る。開口445b、446b、447b、および448bは、セレクトゲート184、185、186、及び187のそれぞれの少なくとも一部分が、開口175、176、177、及び178の中の対応する開口を通して露出し、その開口の下部に結合されるように形成され得る。例えば、図4Iに示すように、セレクトゲート186の少なくとも一部分は、開口446bを通して露出し、開口446bの下部に結合され得る。
開口490a、491a、492a、及び493a並びに開口490b、491b、492b、及び493bを形成することは、誘電体材料419の一部を除去すること、(例えば、エッチングすること、穿孔すること、又は他の技法)を含み得る。図4Iに示すように、開口490a、491a、492a、及び493a並びに開口490b、491b、492b、及び493bは、コントロールゲート150、151、152、及び153を挿通しないとすることができる。メモリデバイス400は、導電性接点107と同様の他の導電性接点(図示せず)を含み得る。他の導電性接点のそれぞれの少なくとも一部分は、対応する開口(例えば、開口490a、491a、492a、及び493aの1つ)を通して露出し、対応する開口の下部に結合され得る。
図4Kは、セグメント(例えば、導電性セグメント)145a、146a、147a、及び148a、セグメント145b、146b、147b、及び148b、セグメント190a、191a、192a、及び193a、セグメント190b、191b、192b、及び193bが形成された後のメモリデバイス400を示す。図4Lは、図4Kのメモリデバイス400の上面図を示す。図4Kは、図4Lのライン4Kに沿うメモリデバイス400の側面図を示す。セグメントを形成することは、開口175、176、177、及び178、開口490a、491a、492a、及び493a、並びに開口490b、491b、492b、及び493bを、導電性材料(金属又は他の導電性材料)で(例えば、堆積することによって)充填することを含み得る。セグメントの幾つかは、それぞれの接触エリアにおいてセレクトゲート185、186、187、及び188並びにコントロールゲート150、151、152、及び153に接触し得る。例えば、図4Kに示すように、セグメント146bは、セレクトゲート186のエリア186xに接触し得る。セグメント192bは、コントロールゲート152のエリア152xに接触し得る。
図4Mは、セグメント(例えば、導電性セグメント)145c、146c、147c、及び148c並びに190c、191c、192c、及び193cが形成された後のメモリデバイス400を示す。図4Nは、図4Mのメモリデバイス400の上面図を示す。図4Mは、図4Nのライン4Mに沿うメモリデバイス400の側面図を示す。図4Nに示すように、セグメント145c、146c、147c、及び148cは、セグメント145a、146a、147a、及び148aをセグメント145b、146b、147b、及び148bにそれぞれ結合するために形成され得る。セグメント190c、191c、192c、及び193cは、セグメント190a、191a、192a、及び193aをセグメント190b、191b、192b、及び193bにそれぞれ結合するために形成され得る。
図5A〜図5Gは、本発明の或る実施形態による、他のコントロールゲート150、151、152、及び153内の開口を挿通するセグメントを有する接続部によって、他の要素(例えば、基板199内の回路要素)に結合されたコントロールゲート254、255、256、及び257のグループを有するメモリデバイス500を形成するプロセスを示す。メモリデバイス500を形成するために使用されるプロセスの幾つかは、図4A〜図4Nを参照して上述したメモリデバイス400を形成するために使用されるプロセスと同様又は同一であり得る。メモリデバイス500を形成するプロセスは、メモリデバイス200(図2A〜図2C)を形成するために使用され得る。そのため、メモリデバイス200、400、及び500の中の同様の又は同一のプロセス又は要素の詳細な説明は、図5A〜図5Dの説明において繰返されない。
図5Aは、誘電体材料109、コントロールゲート150、151、152、及び153、並びにコントロールゲート254、255、256、及び257のスタックが、基板199及び導電性接点106及び107の上に形成された後のメモリデバイス500の一部分を示す。図5Aはまた、材料419が、コントロールゲート150、151、152、及び153並びにコントロールゲート254、255、256、及び257の上に形成された後のメモリデバイス500を示す。コントロールゲート254、255、256、及び257は、図5Aに示すように、254、255、256、及び257が階段構造を含み得るようにコントロールゲート150、151、152、及び153(図4A及び図4B)を形成するプロセスと同様のプロセスを使用して形成され得る。
図5B及び図5Cは、開口175、176、177、及び178が、コントロールゲート150、151、152、及び153を貫通して誘電体材料127内に形成された後のメモリデバイス500を示す。図5Cは、図5Bのメモリデバイス500の上面図を示す。図5Bは、図5Cのライン5Bに沿うメモリデバイス500の側面図を示す。
図5B及び図5Cはまた、開口490a、491a、492a、及び493a、並びに開口490b、491b、492b、及び493bが誘電体材料419内に形成された後のメモリデバイス500を示す。図5B及び図5Cは、更に、開口175、176、177、及び178、並びに開口594b、595b、596b、及び597bが、誘電体材料419内で形成され、ゲート254、255、256、及び257に結合された後のメモリデバイス500を示す。開口594b、595b、596b、及び597bは、開口490a、491a、492a、及び493a並びに開口490b、491b、492b、及び493b(図4I及び図4J)を形成するプロセスと同様のプロセスを使用して形成され得る。
図5D及び図5Eは、セグメント294a、295a、296a、及び297a、セグメント294b、295b、296b、及び297b、セグメント190a、191a、192a、193a、並びにセグメント190b、191b、192b、及び193bが形成された後のメモリデバイス500を示す。図5Eは、図5Dのメモリデバイス500の上面図を示す。図5Dは、図5Eのライン5Dに沿うメモリデバイス500の側面図を示す。図5D及び図5Eは、更に、セグメント(例えば、導電性セグメント)294b、295b、296b、及び297bが形成された後のメモリデバイス500を示す。セグメント294a、295a、296a、及び297aを形成することは、開口175、176、177、及び178(図5C)を導電性材料で充填することを含み得る。セグメント294b、295b、296b、及び297bを形成することは、開口594b、595b、596b、及び597b(図5C)を導電性材料で充填することを含み得る。セグメントの幾つかは、それぞれの接触エリアにおいてコントロールゲート150、151、152、及び153並びにコントロールゲート254、255、256、及び257に接触し得る。例えば、図5Dに示すように、セグメント192bは、コントロールゲート152のエリア152xに接触し得る。セグメント296bは、コントロールゲート256のエリア256xに接触し得る。
図5F及び図5Gは、セグメント190c、191c、192c、及び193c並びにセグメント294c、295c、296c、及び297cが形成された後のメモリデバイス500を示す。図5Gは、図5Fのメモリデバイス500の一部分の上面図を示す。図5Fは、図5Gのライン5Fに沿うメモリデバイス500の側面図を示す。図5Gに示すように、セグメント190c、191c、192c、及び193cは、セグメント190a、191a、192a、及び193aをセグメント190b、191b、192b、及び193bにそれぞれ結合するために形成され得る。セグメント294c、295c、296c、及び297cは、セグメント294a、295a、296a、及び297aをセグメント294b、295b、296b、及び297bにそれぞれ結合するために形成され得る。
図6A及び図6Bは、本発明の或る実施形態による、導電性材料601i、601j、602、及び603の間で結合する接続部646及び647を有するデバイス600の一部分の構造の異なる図を示す。デバイス600は、半導体デバイス(例えば、メモリデバイス、プロセッサ、又は他の半導体デバイス)を含み得る。導電性材料601i、601j、602、及び603は、デバイス600内で導電性層として構築され得る。導電性材料601i、601j、602、及び603は、デバイス600の任意の要素の一部であり、こうした要素は信号(例えば、電圧又は電流)を運ぶために使用され得る。例えば、メモリデバイス600がメモリデバイス(例えば、メモリデバイス100、200、300、400、及び500)を含む場合、導電性材料601i、601j、602、及び603は、メモリデバイスのセレクトゲート、コントロールゲート、ソース(例えば、ソースライン)、又は他の要素等のメモリデバイスの要素の一部を形成し得る。
図6A及び図6Bに示すように、デバイス100は、半導体基板(例えば、シリコン基板)を含み得る基板699を含み得る。導電性材料601i、601j、602、及び603は、基板699の上でz方向に関して異なるデバイスレベル621、622、及び623に配置され得る。例えば、導電性材料601i及び601jはデバイスレベル621に配置され得る。導電性材料602はデバイスレベル622に配置され得る。導電性材料603はデバイスレベル623に配置され得る。
デバイス600は、基板699と導電性材料601i及び601jのそれぞれとの間、導電性材料602と導電性材料601i及び601jのそれぞれとの間、導電性材料602と603との間に配置された誘電体材料(例えば、シリコンの酸化物又は他の誘電体材料)609を含み得る。
導電性材料601i、601j、602、及び603のそれぞれは、z方向に垂直であるx方向に延在する長さを有し得る。導電性材料602及び603は、z方向に垂直であるy方向に延在する同じ幅605を有し得る。
接続部646及び647のそれぞれは、異なるセグメント(導電性セグメント)を含み、導電性材料601i、601j、602、及び603の中のそれぞれの導電性材料の接触エリアに結合され得る。例えば、図6Bに示すように、接続部646は、導電性材料603の接触エリア603x及び導電性材料601iの接触エリア601ixに結合され得る。接続部646は、セグメント646a、646b、及び646cを含み得る。セグメント646a及び646bは、基板699に垂直であり得る。セグメント646cは、基板699に平行であり、セグメント646aをセグメント646bに結合させ得る。接続部647は、導電性材料602の接触エリア602x及び導電性材料601jの接触エリア601jxに結合される(接続部646のセグメントと同様の)セグメントを含み得る。
図6A及び図6Bに示すように、導電性材料602は、y方向に沿ってエッジ602aを含み得る。導電性材料603は、y方向に沿ってエッジ603aを含み得る。導電性材料602は、エッジ602aと603aとの間に配置された開口617を含み得る。開口617は、導電性材料602の(z方向の)全長を通して延在し得る。開口617は、接続部646のセグメント646aの一部分を囲み得る誘電体材料(図6A及び図6Bには示さず)で充填され得る。そのため、接続部646の少なくとも一部分(例えば、セグメント646aの一部分)は、導電性材料602を挿通する開口617の内部にあり得る。
図7A及び図7Bは、本発明の或る実施形態による、図6A及び図6Bのデバイス600の変形であり得るデバイス700の一部分の構造の異なる図を示す。図7A及び図7Bに示すように、デバイス700は、デバイス600(図6A及び図6B)の要素と同様の又は同一の要素を含み得る。そのため、話を簡単にするため、デバイス600と700との間の同様の又は同一の要素の説明は、図7A及び図7Bの説明では繰返されない。
デバイス600と700との間の例示的な差は、デバイス700の導電性材料603の構造の差を含み得る。図7Aに示すように、導電性材料603は、y方向に沿う幅703を含み得る。幅703は、導電性材料602の幅605より小さい可能性がある。例えば、幅703は、量701と量702だけ幅605より小さい可能性がある。量701は、導電性材料602及び603のそれぞれの上側部分のエッジ602bと603bとの間のオフセットであり得る。量702は、導電性材料602及び603のそれぞれの下側部分のエッジ602cと603cとの間のオフセットであり得る。
代替の構造では、幅703は、両方ではないが、量701か量702のいずれかだけ、幅605より小さい可能性がある。例えば、こうした代替の構造では、導電性材料602及び603の上側エッジ(602b及び603b)が(z方向に)互いに整列され得るか、又は、導電性材料602及び603の下側エッジ(602c及び603c)が(z方向に)互いに整列され得る。
装置(例えば、メモリデバイス100、100G、200、200D、300、400、500、600、及び700)及び方法(例えば、メモリデバイス400及び500を形成するプロセス)の例証は、種々の実施形態の構造についての一般的な理解を提供することを意図され、本明細書で述べる構造を利用する場合がある装置の全ての要素及び特徴の完全な説明を提供することを意図されない。本明細書の装置は、例えば、デバイス(例えば、メモリデバイス100、100G、200、200D、300、400、500、600、及び700)、又は、メモリデバイス100、100G、200、200D、300、400、500、600、及び700等のデバイスを含むシステム(例えば、コンピュータ、携帯電話、又は他の電子システム)を指す。
メモリデバイス100、100G、200、200D、300、400、500、600、及び700は、高速コンピュータ、通信及び信号処理回路要素、シングル又はマルチプロセッサモジュール、単一又は複数の埋め込みプロセッサ、マルチコアプロセッサ、メッセージ情報スイッチ、及び、多層マルチチップモジュールを含む特定用途向けモジュール等の装置(例えば、電子回路要素)に含まれ得る。こうした装置は、更に、テレビジョン、携帯電話、パーソナルコンピュータ(例えば、ラップトップコンピュータ、デスクトップコンピュータ、手持ち式コンピュータ、タブレットコンピュータ等)、ワークステーション、ラジオ送受信機、ビデオプレーヤ、オーディオプレーヤ(例えば、MP3(モーションピクチャエキスパートグループ、オーディオレイヤー3(Motion Picture Experts Group, Audio Layer 3))プレーヤ)、車両、医療デバイス(例えば、心臓モニタ、血圧モニタ等)、セットトップボックス、及びその他のもの等の、種々の他の装置(例えば、電子システム)内のサブコンポーネントとして含まれ得る。
図1A〜図7Bを参照して上述した実施形態は、基板、本体を含むメモリセルストリング、装置の或るレベル内でかつ本体の一部分に沿って配置されるセレクトゲート、及び装置の他のレベル内でかつ本体の他のそれぞれの部分に沿って配置されるコントロールゲートを有する、装置及び方法を含む。こうした装置の少なくとも1つは、基板内のコンポーネント(例えば、トランジスタ)にセレクトゲート又はコントロールゲートの1つのコントロールゲートを結合させる導電性接続部を含む。接続部は、コントロールゲートの少なくとも1つのコントロールゲートの一部分を挿通する部分を含み得る。更なる装置及び方法を含む他の実施形態が述べられる。
上記説明及び図面は、本発明の実施形態を当業者が実施することを可能にするため、本発明の幾つかの実施形態を示す。他の実施形態が、構造的、論理的、電気的プロセス及び他の変更を組込み得る。例は、考えられる変形を典型的に示すだけである。幾つかの実施形態の部分及び特徴は、他の実施形態の部分及び特徴に含まれ得る、又は、それと置換され得る。多くの他の実施形態は、上記説明を読み理解することによって当業者に明らかになるであろう。

Claims (34)

  1. 装置であって、
    基板と、
    本体を含むメモリセルストリングと、
    前記装置の第1のレベル内でかつ前記本体の第1の部分に沿って配置されるセレクトゲートと、
    前記装置の第2のレベル内でかつ前記本体の第2の部分に沿って配置されるコントロールゲートと、
    前記セレクトゲートと前記基板内に形成される少なくとも一部分を有するトランジスタとに結合される接続部と、
    を備え、
    前記接続部は前記コントロールゲートの一部分を挿通する部分を含み、
    前記接続部の前記部分は前記セレクトゲートのエッジと前記コントロールゲートのエッジとの間にある、
    装置。
  2. 前記コントロールゲートを貫通する開口を更に備え、前記コントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にある、請求項1に記載の装置。
  3. 前記装置の第3のレベル内でかつ前記本体の第3の部分に沿って配置される更なるコントロールゲートを更に備え、
    前記接続部は、前記更なるコントロールゲートの一部分を挿通する更なる部分を含む、請求項1に記載の装置。
  4. 前記コントロールゲート及び前記更なるコントロールゲートを貫通する開口を更に備え、前記コントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にあり、前記更なるコントロールゲートの前記部分を挿通する前記接続部の前記更なる部分もまた、前記開口の内部にある、請求項3に記載の装置。
  5. 装置であって、
    基板と、
    本体を含むメモリセルストリングと、
    前記装置の第1のレベル内でかつ前記本体の第1の部分に沿って配置されるセレクトゲートと、
    前記装置の第2のレベル内でかつ前記本体の第2の部分に沿って配置されるコントロールゲートと、
    前記セレクトゲート及び前記基板内に形成される少なくとも一部分を有するトランジスタに結合される接続部と、
    を備え、
    前記接続部は前記コントロールゲートの一部分を挿通する部分を含み、
    前記装置の第3のレベル内でかつ前記本体の第3の部分に沿って配置される更なるコントロールゲートを更に備え、
    前記接続部は、前記更なるコントロールゲートの一部分を挿通する更なる部分を含み、
    前記コントロールゲート及び前記更なるコントロールゲートを貫通する開口を更に備え、前記コントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にあり、前記更なるコントロールゲートの前記部分を挿通する前記接続部の前記更なる部分もまた、前記開口の内部にあり、
    前記セレクトゲートはエッジを含み、前記コントロールゲートはエッジを含み、前記開口は、前記セレクトゲートの前記エッジと前記コントロールゲートの前記エッジとの間にある、
    装置。
  6. 前記本体と前記コントロールゲートの前記エッジとの間の距離は前記本体と前記セレクトゲートの前記エッジとの間の距離より大きい、請求項5に記載の装置。
  7. 前記基板から外向きに延在する更なる本体を含む更なるメモリセルストリングと、
    前記装置の前記第1のレベル内でかつ前記更なる本体の一部分に沿って配置される更なるセレクトゲートと、
    前記更なるセレクトゲートと前記基板内に形成される少なくとも一部分を有する更なるトランジスタとに結合される更なる接続部であって、前記更なる接続部は、前記コントロールゲート内の更なる開口を挿通する部分を含む、更なる接続部と、
    を更に備え、
    前記更なる接続部の前記部分は前記更なるセレクトゲートのエッジと前記コントロールゲートの前記エッジとの間にある、請求項2に記載の装置。
  8. 装置であって、
    基板と、
    本体を含むメモリセルストリングと、
    前記装置の第1のレベル内でかつ前記本体の第1の部分に沿って配置される第1のコントロールゲートと、
    前記装置の第2のレベル内でかつ前記本体の第2の部分に沿って配置される第2のコントロールゲートと、
    前記第2のコントロールゲートと前記基板内に形成される少なくとも一部分を有するトランジスタとに結合される接続部であって、前記接続部は前記第1のコントロールゲートの一部分を挿通する部分を含む、接続部と、
    を備え、
    前記接続部の前記部分は前記第1のコントロールゲートのエッジと前記第2のコントロールゲートのエッジとの間にある、
    装置。
  9. 前記第1のコントロールゲートを貫通する開口を更に備え、前記第1のコントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にある、請求項8に記載の装置。
  10. 装置であって、
    基板と、
    本体を含むメモリセルストリングと、
    前記装置の第1のレベル内でかつ前記本体の第1の部分に沿って配置される第1のコントロールゲートと、
    前記装置の第2のレベル内でかつ前記本体の第2の部分に沿って配置される第2のコントロールゲートと、
    前記第2のコントロールゲートと前記基板内に形成される少なくとも一部分を有するトランジスタとに結合される接続部であって、前記接続部は前記第1のコントロールゲートの一部分を挿通する部分を含む、接続部と、
    を備え、
    前記第1のコントロールゲートを貫通する開口を更に備え、前記第1のコントロールゲートの前記部分を挿通する前記接続部の前記部分は前記開口の内部にあり、
    前記第1のコントロールゲートはエッジを含み、前記第2のコントロールゲートはエッジを含み、前記開口は、前記第1のコントロールゲートの前記エッジと前記第2のコントロールゲートの前記エッジとの間にある、
    装置。
  11. 前記本体と前記第1のコントロールゲートの前記エッジとの間の距離は前記本体と前記第2のコントロールゲートの前記エッジとの間の距離より大きい、請求項10に記載の装置。
  12. 前記装置の第3のレベル内でかつ前記本体の第3の部分に沿って配置される更なる第3のコントロールゲートと、
    前記第3のコントロールゲートと前記基板内に形成される少なくとも一部分を有する更なるトランジスタとに結合される更なる接続部であって、前記更なる接続部は前記第1のコントロールゲート内の更なる開口を挿通する部分を含む、更なる接続部と、
    を備える、請求項9に記載の装置。
  13. 前記装置の第3のレベル内でかつ前記本体の第3の部分に沿って配置される第3のコントロールゲートを更に備え、
    前記接続部は、前記第3のコントロールゲートの一部分を挿通する別の部分を含む、
    請求項8に記載の装置。
  14. 装置であって、
    基板の上方の第1のメモリセルストリング並びに前記第1のメモリセルストリングの本体に沿いかつ前記基板の上方に配置される第1のセレクトゲート及び複数のコントロールゲートを含む第1のメモリアレイと、
    前記基板の上方の第2のメモリセルストリング並びに前記第2のメモリセルストリングの本体に沿いかつ前記基板の上方に配置される第2のセレクトゲート及び複数のコントロールゲートを含む第2のメモリアレイと、
    前記第1のセレクトゲートに結合され、かつ、前記第1のメモリアレイの前記複数のコントロールゲートのうちの第1のコントロールゲートの一部分を挿通する部分を含む第1の接続部と、
    前記第2のセレクトゲートに結合され、かつ、前記第2のメモリアレイの前記複数のコントロールゲートのうちの第2のコントロールゲートの一部分を挿通する部分を含む第2の接続部と、
    前記第1の接続部を前記第2の接続部に結合する第3の接続部と、
    前記第3の接続部に結合されるトランジスタと、
    を備える、装置。
  15. 前記第3の接続部は、基板に平行なセグメントを含む、請求項14に記載の装置。
  16. 前記第1の接続部は、前記基板に垂直な第1のセグメント、前記基板に垂直な第2のセグメント、前記第1のセグメントを前記第2のセグメントに結合させる第3のセグメントを含み、前記第3のセグメントは前記基板に平行である、請求項15に記載の装置。
  17. 前記第2の接続部は、前記基板に垂直な第1のセグメント、前記基板に垂直な第2のセグメント、前記第1のセグメントを前記第2のセグメントに結合させる第3のセグメントを含み、前記第3のセグメントは前記基板に平行である、請求項16に記載の装置。
  18. 前記トランジスタは、前記基板のエリア内に形成されたソース及びドレイン領域を含み、前記基板の前記エリアは、前記第1及び第2のメモリアレイの下でかつその間である、請求項14に記載の装置。
  19. 前記トランジスタは、前記基板のエリア内に形成されたソース及びドレイン領域を含み、前記基板の前記エリアは、前記第1のメモリアレイの下である、請求項14に記載の装置。
  20. 装置であって、
    前記装置の第1のレベルに配置される第1の導電性材料と、
    前記装置の第2のレベルに配置される第2の導電性材料と、
    前記装置の第3のレベルに配置される第3の導電性材料と、
    前記第1の導電性材料の接触エリア及び前記第3の導電性材料の接触エリアに結合される接続部であって、前記接続部は、前記第2の導電性材料の一部分を挿通する部分を含み、前記第2の導電性材料の前記部分は、前記第2の導電性材料のエッジと前記第3の導電性材料のエッジとの間にある、接続部と、
    を備え、
    前記第1のレベルに配置される第4の導電性材料、及び、前記第4の導電性材料の接触エリア及び前記第2の導電性材料の接触エリアに結合される更なる接続部を更に備え、前記第2の導電性材料のエッジは、前記第2の導電性材料の前記接触エリアと前記第4の導電性材料の前記接触エリアとの間にある、
    装置。
  21. 前記第2の導電性材料は開口を含み、前記接続部の前記部分は前記開口の内部にある、請求項20に記載の装置。
  22. 前記第2及び第3の導電性材料は同じ幅を有する、請求項20に記載の装置。
  23. 前記第2及び第3の導電性材料は異なる幅を有する、請求項20に記載の装置。
  24. デバイスの基板の上方で前記デバイスの異なるレベルに、第1のコントロールゲート、第2のコントロールゲート、及びセレクトゲートを形成すること、
    前記第1のコントロールゲートのエッジと、前記セレクトゲート及び前記第2のコントロールゲートの一方のエッジとの間の前記デバイスのエリア内に開口を形成することであって、前記開口は、前記第1のコントロールゲートの一部分を貫通するように形成される、こと、ならびに、
    前記基板と前記第1のコントロールゲートとの間に配置される導電性接点に対して前記セレクトゲート及び前記第2のコントロールゲートの一方を結合させる接続部を形成することであって、前記接続部は、前記接続部の一部分が前記開口の内部になるように形成される、こと、
    を含む、方法。
  25. デバイスの基板の上方で前記デバイスの異なるレベルに、第1のコントロールゲート、第2のコントロールゲート、及びセレクトゲートを形成すること、
    前記第1のコントロールゲートのエッジと、前記セレクトゲート及び前記第2のコントロールゲートの一方のエッジとの間の前記デバイスのエリア内に開口を形成すること、ならびに、
    前記基板と前記第1のコントロールゲートとの間に配置される導電性接点に対して前記セレクトゲート及び前記第2のコントロールゲートの一方を結合させる接続部を形成することであって、前記接続部は、前記接続部の一部分が前記開口の内部になるように形成される、こと、
    を含み、
    前記開口は、前記開口の下部が前記導電性接点に結合されるように形成される、方法。
  26. デバイスの基板の上方で前記デバイスの異なるレベルに、第1のコントロールゲート、第2のコントロールゲート、及びセレクトゲートを形成すること、
    前記第1のコントロールゲートのエッジと、前記セレクトゲート及び前記第2のコントロールゲートの一方のエッジとの間の前記デバイスのエリア内に開口を形成すること、ならびに、
    前記基板と前記第1のコントロールゲートとの間に配置される導電性接点に対して前記セレクトゲート及び前記第2のコントロールゲートの一方を結合させる接続部を形成することであって、前記接続部は、前記接続部の一部分が前記開口の内部になるように形成される、こと、
    を含み、
    前記開口を形成することは、
    前記第1のコントロールゲートを貫通して開口を形成するために、前記第1のコントロールゲートの一部から材料を除去すること、
    前記開口を誘電体材料で充填すること、及び、
    前記開口が前記誘電体材料の一部分によって前記第1のコントロールゲートの残りの部分から分離されるように、前記誘電体材料内に前記開口を形成すること、
    を含む、方法。
  27. 前記接続部を形成することは、前記開口を導電性材料で充填することを含む、請求項24に記載の方法。
  28. デバイスの基板の上方で前記デバイスの異なるレベルに、第1のコントロールゲート、第2のコントロールゲート、及びセレクトゲートを形成すること、
    前記第1のコントロールゲートのエッジと、前記セレクトゲート及び前記第2のコントロールゲートの一方のエッジとの間の前記デバイスのエリア内に開口を形成すること、ならびに、
    前記基板と前記第1のコントロールゲートとの間に配置される導電性接点に対して前記セレクトゲート及び前記第2のコントロールゲートの一方を結合させる接続部を形成することであって、前記接続部は、前記接続部の一部分が前記開口の内部になるように形成される、こと、
    を含み、
    前記接続部を形成することは、
    前記接続部の第1のセグメントを、前記第1のセグメントが、前記セレクトゲート及び前記第2のコントロールゲートの一方に結合され、前記基板に垂直な方向に延在するように、形成すること、
    前記開口内に前記接続部の第2のセグメントを形成すること、並びに
    前記第1のセグメントを前記第2のセグメントに結合させるように第3のセグメントを形成すること、
    を含む、方法。
  29. デバイスの基板の上方で前記デバイスの異なるレベルに、第1のコントロールゲート及びセレクトゲートを少なくとも形成することと、
    前記第1のコントロールゲートのエッジと前記セレクトゲートのエッジとの間の前記デバイスのエリア内に前記第1のコントロールゲートの一部を貫通する第1の開口を形成することと、
    前記第1のコントロールゲートの前記エッジに対し前記第1の開口とは反対側に位置する前記デバイスのエリア内に第2の開口を形成することと、
    前記基板と前記第1のコントロールゲートとの間に配置される第1の導電性接点に対して前記セレクトゲートを結合させる第1の接続部であって、その一部分が前記第1の開口の内部に設けられる第1の接続部を形成することと、
    前記基板と前記第1のコントロールゲートとの間に配置される第2の導電性接点に対して前記第1のコントロールゲートを結合させる第2の接続部であって、その一部分が前記第2の開口の内部に設けられる第2の接続部を形成することと、
    を含む、方法。
  30. 前記第1の導電性接点に結合される第1のトランジスタと、前記第2の導電性接点に結合される第2のトランジスタとを形成することをさらに含む、請求項29に記載の方法。
  31. 前記第1および第2のトランジスタは、前記第1のコントロールゲート及び前記セレクトゲートを形成する前に形成される、請求項30に記載の方法。
  32. デバイスの基板の上方で前記デバイスの異なるレベルに、第1のコントロールゲート及び第2のコントロールゲートを少なくとも形成することと、
    前記第1のコントロールゲートのエッジと前記第2のコントロールゲートのエッジとの間の前記デバイスのエリア内に前記第1のコントロールゲートの一部を貫通する第1の開口を形成することと、
    前記第1のコントロールゲートの前記エッジに対し前記第1の開口とは反対側に位置する前記デバイスのエリア内に第2の開口を形成することと、
    前記基板と前記第1のコントロールゲートとの間に配置される第1の導電性接点に対して前記第2のコントロールゲートを結合させる第1の接続部であって、その一部分が前記第1の開口の内部に設けられる第1の接続部を形成することと、
    前記基板と前記第1のコントロールゲートとの間に配置される第2の導電性接点に対して前記第1のコントロールゲートを結合させる第2の接続部であって、その一部分が前記第2の開口の内部に設けられる第2の接続部を形成することと、
    を含む、方法。
  33. 前記第1の導電性接点に結合される第1のトランジスタと、前記第2の導電性接点に結合される第2のトランジスタとを形成することをさらに含む、請求項32に記載の方法。
  34. 前記第1および第2のトランジスタは、前記第1のコントロールゲート及び前記第2のコントロールゲートを形成する前に形成される、請求項33に記載の方法。
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