TWI259465B - Semiconductor memory device and method for manufacturing same - Google Patents

Description

1259465 九、發明說明： 一、【發明所屬之技術領域】 本發明係關於-種半導體記憶裝置及其製造方法。具體而 言’本發明係關於-種具有冗餘單元的半導體記憶裝置，其中利 用習知技狀瓶餘或行冗餘修復轉單元，且對衫法利用列 冗餘:戈行冗餘修復_叙轉單元更明加簡社數而修復 之，藉此方式而修復故障單元並提高製造良率。 二、【先前技術】 圖11為顯示習知之半導體記憶裝置的結構之方塊圖。 utn11巾’&號1代表記憶陣列、2為周邊電路、3為開關、 4 ^預解碼器、5為冗餘X解碼器、及6為⑽計數器，二 記憶裝置設有複數個作為修復單元的分離區塊 (在圖式中’―列具有4個區塊且—行具有2個區塊）。 出浐的列位址輸人至開關3。將關3的輸 主動命令之時，則經由開關3將 $周邊電路2所輸出之列位址輸人至列預解碼器4與冗餘χ解碼器 命赌伽騎命令之時，祕於根據再新 二2ί號而經由開關3將CBR計數器6之中加數的 内雜^輸人至列預解碼器4與冗餘χ解碼器5。 、各冗餘X解碼器5皆具有輸入到其中的址 及被當作致能邏輯而輸入到冗餘X解 、 XII與Χ12之邏輯。 解碼為5之列預解碼器輸出的 碼=之Χ3至Χ12輪出的邏輯輸入至X解碼器 =擇，並將XG至Χ2的邏輯輸人^ 用於·子子“條子字元線構成各主字元線。 !259465 加。每次輸入再新命令’⑽計數器6之中就執行—次位址的增 k擇所有被X解碼n 7 (XDEC)解碼之^吻s時，則撤銷 選擇被冗餘X解碼H 5解碼之冗齡字^辑’且在其位置上， ^ V ：ίί 8 ΐΐίϊί：^ γ解碼$ 8所輸出之冗餘行選擇線。 〃 Sjl ’郝几餘 料或將資電路’用哨_列1之中讀出資 程中=======單元的修復過 耗盡之情況中，即使其它區塊之中仍有剩餘&餘電路被快速 區塊已耗盡其所有的冗餘電路:故將 數量將由於必·有更多 曰太八心存在曰曰片成本增加的額外問題。 法。此公報^露述問題的方 其它單mm的的狀單元執行比 本案發明人、、t〜二，θθ片表面積且降低成本。 特性後，發現··若，二朗，且特觀料良之再新 之單元的再新期間;短的二二 =寺7能夠在比平常 :之故障單元，觀念係導致 其製“法4i^^、f 的半導體記憶裝置及 八改雜造良率，且可具有比上述習知公報揭露之 1259465 技術更穩定的操作。 三、【發明内容】 =二的:===造。 =厂控制信號’係基於用以執行記憶單元之再新的3ϊΐ、 冗餘唯讀記憶體(_，具有排列成矩陣型J之複數 以預解馬其中，當列預解碼器接收計數哭之中％ =的内稍位址時，則—旦列預解碼器從 : 本發明之第二實施樣態為一種半導 af 憶單元，其中記憶的=元== -計數器，根據控:憶之再新的再新命令而產生； 記憶體（ROM)，具有；二4sJ^更1”立址；—再新冗餘唯讀 判斷電路，而在1、巾H—^鶴之概之關與保險絲、及 其對應於具有不良之再之保險絲之中’―保險絲係溶斷， 預解碼^電路所輸出之吻合信號，·及一列 時，則-日咖解錢輯數11所產生_部列位址 -歹懷解碼㈣_接收到吻合信號時，列預解碼器係 1259465 =數器所輸出之内部列位址的最高有效位元⑽)設定成指定 陣列實施=為—種半導體記憶裝置，具有排列成 传其中記憶單元之中的故障單元之再新期間 才m 憶早疋之再新期間，半導體記憶裝置係包含：一 二十C，二於用以執行記憶單元之再新的再新命令而產生； 記情二=據ΐΐ信號而用以更新内部位址；一再新冗餘唯讀 判ίΐ路，^排列成矩陣型1之複數之_與保險絲、及 仅姓2 „、有不良之再新特性之記憶單元的内部列位址；- 的伴r蜉未電Γ偵測到計數器所產生之内部列位址所對應 信i 持;:係:_fj斷電路所輸出之吻合 /、中，备列預解碼器接收計數器所產生 紐時’則-旦列贿碼器 :，歹預解碼器係將計數器所輸出之内部列 (MSB)設定成指定資料。 』取η,双位兀 陣列施ίϊ為—種半導體記憶裝置’具有排列成 係」Γ己憶單元之中的故障單元之再新期間 第一再新二5己!間，半導體記憶裝置係包含：-出；係f接著帛—騎命令之後輸 在=排列成矩陣㈣之複數之開關與保=; tiff之記憶單元的位址之前的内部歹二 信號，·及—列預“器門之吻合 二再新侖人所田列預解碼态接收計數器基於第 、斤P 7所產生的内立址時，則一旦列預解碼器從問鎖接 1259465 器所輪出之内部列位址的 陣列實施ΪΪ為-種半導體記憶裝置，具有排列成 記憶f元之再新期間，半導體記憶=== ^再新〒令，-弟二再新命令，係緊接著第—再新 一」十制係基於用以使記憶單元再新的再新命令i產生= 计數盗，根據控制信號而用以更新内部位址；y而ϋ 2之再新特性之記憶單内=緊=有 所對應的保險絲並未熔斷時，閃鎖係用斤二列位址 位址的取同有效位％ (MSB)設定成指定資料。 力 陣列ίίΐϊ,ίίΓίΓ二種半導體記憶裝置，具有排列成 押制n 再新_ ’半導體記憶裝置係包含：- Ιϊί ’ 行記憶單元之再新的再新命令而產生； 解，:址:及係=碼二’用r 體用(rq=顯示出具有不良之再新特性^記憶單ΐ險ί ΐ;器;繼二:列位址的最高有效位元《Γ進 =及電 1259465 包含料導敎财置賴造方法， 者修復故障單元;及剩餘驟二J用列冗餘或行冗餘任— 單元的再新次數而大驟’藉由增加故障 第-修復步娜復_餘之轉單元。’俾修復無法藉由 本發特徵、及優點可參考町之說明與圖解 在圖不中，相似的參考符號指示類似的元件。兄月本發明。 四、【實施方式】 ήΈ：Έ:^ 从叮你紅吊之單凡時，將同時再新位址CA5Bh㈤故障單元， 相同地’當再新位址0A5Bh、4A5Bh、8A5bh、CA5Bh的單元時， 其除了故障單元健CA通之最高有效位元（騰）的2個位元不 同以外二係具有與故障單元_之健，若同時騎健CA5Bh 的故+障單70，則可使故障單元的再新期間成為正常之單元的j/ 4，藉以能夠修復具有一致之較差特性的故障單元。 圖10為說明本發明之修復方法的圖式。 1259465 區挣β1〇Λ，列冗餘的其中四組係供區塊1與5共用、四組供 用、四組供區塊3與7共用、且四組供區塊4與8 i 8共用侃餘的其中四組係供區塊1至4共用且四組供區塊5 修復試中’若不能修復區塊1之中的故障、但能 不良i置。8之中的故障，則習知此晶片將被再新測試判斷成 曰主ί本發明中’利用列冗餘或行冗餘修復區塊2至8， 利^或行冗餘修復的剩餘之故障單元，係 夠類成故障晶片者成為正常晶片。夂猎以月匕 ，修，完成時，倾藉㈣新修復所修復 成取少，故可最小化本發明之再新修復所引起的電流增加;7維持 修復」町精由各實施例’俾詳細制本發明之中所進行的「再新 第一實施例） 第^丄至圖3為顯示本發明之第一實施例的圖式，圖1為顯干 弟一貫施例之結構的方塊圖、 马颂不 (_)之¥陶#_* 為，，、貞不再新几餘唯頃記憶體 序圖 隋構的圖式、及圖3為顯示第一實施例之操作的時 11之習知例相间二^ + ) b以而，此結構之其它型態皆與圖 略詳細說明。σ ’以相同的標賊表姻的零件，在此省 11 示Λ—實施例之中的再新冗餘唯讀記憶體⑽） 斷電路119 ^列成矩陣型態之M0S開關與保險絲及判 不良之再新特:、中就冗餘單元位址加以程式化，俾使具有 計數器6之内部址所，應的保險絲溶斷。當來自CBR °止"、再新冗餘唯讀記憶體（ROM) 11之中程式化 1259465 脈=。3所示’判斷電路119係輸， 部列位址係輸入至再新冗餘唯讀記憶體（_)11與列預解 在再新冗餘唯讀記憶體（ROM) 11之中，一旦由CBR叶數哭6 輯」時，則再新騎唯敎憶體 士當列預解碼器4從CBR計數器6接收内部位址信费χ〇 χ 日:’則一旦來自射斤冗餘唯讀記憶體（ROM) 11的輸出^於古位s 時’如圖3所示，列預解·、4係將 不’猎由使最高有效位元（MSB)之X12T與X12N^兩去斤 則f擇整個記憶陣列。因此，在此情況下:二 再新’故可使故障單元的再， :t= 吏故障單元能夠修復。圖“顯示上 而更地進行加數 更新内部位址的結構。 9 #數裔6進行減數而 此外，在上述說明中，且有 _ 的再新冗餘唯讀記憶體之猶性的列位址所對應 1259465 如圖2 (b)所示，藉由採用「僅 新 加了此單元的再新次： 中。在圖2 (b)巾’將反相益118設置於判斷電路ιΐ9的輸入之 有排型記憶裝置’具 正常之記憶單元以 ^包含：控制信號1()。，係基於用以 匕 命令而產生；計數器6，根據控鮮m:早=之再新的再新 再新冗餘唯讀記憶體⑽M) uSUf内部位址； 關與保險絲、及判斷電路119，而在、2非，歹^矩^態之複數之開 -保險絲並未賴’其對师且有 ，數之保險絲之中’ 内部列位址；及列預解碼^其有中不記憶單元的 6之中所產生的内部列位二;4接收計數器 :?收,到顯示内部列位址所對應之;==== (第二實施例） 以下參照圖2、圖4及圖5，俾說明本發明 第二實_之方塊圖，及圖例ΐ 12 ^ π 如_示’在第二實_’當U-ϋ2命帽 13 1259465 =BR，203時，則CBR言十數器6係進行純，而在 II餘觸，若有吻合時，則騎冗餘唯讀記髓（_ 11係輸出吻合脈衝204，而將資料保持在D型正反器12之中。 公中2於在輸入進行下—個單元:再新的· 二】吝4 ^"’就已經完成再新冗餘判斷，故可在免於引起列位 址之產生速度的問題之情況下達成穩定的操作。 右述’本發明之第二實施例為—種半導體記憶裝置，具 係短於正常之記憶單元之再新期間，此種半導=二 人t Γ控制仏號203 ’係基於用以執行記憶單元之再新的G =而產生，計數H 6，根據控制信號2G3 _ . 再新冗餘唯讀記憶體_ u，具有 一保險絲係輯，其對應於具有不良m♦元之中 :列位址;_ 12，當判斷電路119偵測到以 所對應的保險絲熔斷時’ _ 12伽以保持判斷電m =出之吻合信號204 ;及列預解碼器4，其中 接收計數H 6所產生的内部舰；冰日Θ冊解碼Is 4 鎖12接收到吻合信號205時，列解’ 碼器4從問 内邱別你田一士， 幻預解碼裔4係將計數器所輸出之 内H㈣㈣有效位元⑽）奴成指定資料。 對摩的絲种’軸具有不良之再騎性的列位址所 用f 憶體（麵）11之保險絲係溶斷，但亦可採 保險絲之中，且有不良之嚴在f施例所述，在複數之 堉「_^不良再新特性的列位址所對應的再新冗餘唯 wfe體⑽M) 11之保險絲並未靖。 w几鮮 ，此，第二實施例亦具有以下之結構。 第二實施例之實施樣態為為一種丰 間係短於正常之記情單元之中的故障單元之再新期 〜早70之再新_，此種半導體記憶裝置係包 1259465 ί生控ϋί號2G3，係基於用以執行記憶單元之再新的再新入人而 餘唯讀記憶體_ A iDi=r=更新内部位址_ 險絲，及判斷電路119，而^數之開關與保 險絲並未轉，1辦於且右；^在稷數之保險絲之中，-保 ，保:電路電部 邛列位址所對應的保險絲未炫斷 雷踗:生之内 電路Π9所輸出之吻合信號^字及判斷 J 4 12 4 SI： 1輸C列位址的最高有效位元_設定成指定資料^ 所產特徵係在於：計數器6係在基於再新命令201 接於至如^制仏號2〇3的下降緣時進行更新’再新命令201係緊 吻坪^前輸出，判斷電路119與此更新同步而輸出 f itΪ 2〇4並糟由閂鎖12閂鎖住吻合信號204。 y(第二實施例） 圖6為顯示第三實施例之操作的時序圖。 ⑽實施例’半導體記憶裝置係設有D型正反㈣，直 閂鎖新几餘唯讀記憶體（ROM) 11的輸出。 ^ 餘唯之獨祕在於：程式化到再新冗 ?)之中的位址為緊接著待藉由本發明之「再 4 >復」U设之單元的位址之前一個位址。 —Ui/在圖9之情況巾，由概料元驗址為CA5Bh ’ 故私式化的位址為CA5Ah。 πίίί ’在第三實施例中，當輪出REF命令201時，則進行 判斷下一個ref命令202所對應之位址的記憶單 T ^ 0猎由再新修復」加以修復且吻合信號204A是否被D型 住。在本實施例中，當輸入用以使單元再新的腳 π 7 ZU2時，就已經完成再新冗餘修復判斷，故可在免於引起 15 1259465 位址之產生速度的問題之情況下達成穩定的操作。 以下參照圖6，俾說明第三實施例。

在第二實施例中，如圖6所示，在前一個REF命令2〇1之CBR ί ί，的/上升緣Ϊ後’CBR計數116係加數。接著，由於將緊接 的位址程式化到再新冗餘唯讀記碰⑽） ，中’故备觸電路119偵測到「由⑽計數器6所產生之内 朝位址^對應的保險絲係炼斷」時，則其輸出吻合信號腿， 2〇4A則作為進行下-個再新的控制信號。藉由D型 正反益12閃鎖住吻合信號2〇4A，而其輸出吻合信號2〇5。 ⑽^童fit個Λ新命令202日寺，則列預解碼11 4再次接收被 CBR计數ro 6加以加數的内部位址信號χ〇至χΐ2。當此發生時， 2反Ϊ ϋ的輸出處於高位準時，則列預解碼器4將能夠 數器6輸出。換言之，藉由使最高階位元 X12N ^虎線兩者皆致能’故可選擇所有的記憶陣列。 使具有相同之位址的單元，除了最高階位元不 =外，同時再新，故可以控制故障單元的再新期間能 I1 手皁元的再新期間成為正常之單元的1/2。 ，此’第三實施例係具有以下之結構。 第三實施例之實施樣態為一種半導體記 ，區塊，而各區塊則具有排列成陣列型態之記憶J元了忒3 早兀之中的故障單元之再新期間係短於正常 ς :=導=裝置係包含:第一再新命令‘= =緊第一再新命令201之後輸出；控制信號203，係 基?用以使极、早元再新的再新命令綱與挪而產生 (R艮^制ίΐ 2〇3而用以更，部位址；再新冗餘唯讀記^ 電路119而列成矩陣型態之複數之開關與保險絲，及判斷 性之記憶單元的位址之前的内部列位址 f = 斷電路m侧到計數器6根據第一再新命令2〇1 生2之二 16 1259465 ιΙΓ戶 =對f 轉時，_ 12個明練判斷電路 器 ϊί Γ;及舰解碼114，其中，當列預解碼 n預第一再新命令202所產生的内部列位址時， 器4 閃鎖12接收到吻合信號205時，列預解碼 成_之内部列位址的最高有效位元_設定 i1此眘32 (b)所示，第三實施例亦具有以下之結構。 ㈣另—實施樣態為一種半導體記憶裝置，其具有 々二£塊，而各區制具有排列成_型態之記憶單元，豆中 ϊί^7^的故障單元之再新期間係短於正常之記憶單元^再 紅，此種半導體記憶裝置係包含：第一再新命令201 ;第二再 第一再新命令2〇1之後輸出;控制信號“ 二^ ^用&使^憶早兀再新的再新命令201與202而產生；計數 ί (Roifl^ii^3而用以更新内部位址；再新冗餘唯讀記憶 列成矩陣型態之複數之開關與保險絲，及判 =路119,而在其中’―保險絲並未熔斷，其對應於緊接著 記憶單元的位址之前的内部列位址；閃鎖1 二# ,電路119偵測到計數器6根據第一再新命令2〇1所產生之 猫站19所輸出之吻合信號204A;及列預解碼器4，其中，告列 器4接收計數器6基於第二再新命令202所產生的“歹 夺’貝卜旦列預解碼器4朗鎖12接收到吻合信號205時， 碼& 4係將計數輯輸出之内部列位址的最高有效位元 (趣）設定成指定資料。 狀位70 (第四實施例） ，7與圖8為顯示本發明之第四實施例的方塊圖。 第四實施例係設有保險絲唯讀記憶體（ROM) 20，用以再新久 X解碼器5A與X解碼器7A之中的冗餘修復。 ’ 換言之，在各主字元線（或複數之線）之中配置一個保險絲 17 J259465 實施例中，為X12)。 π鮮碼無效（在本 (R0M) 20 CBR 輸出且選擇⑽（或皿），並執線係攸 體一/Λ表再新修復的資料寫入圖8的保險絲唯讀記憶 盔 時’將使Χ位址之最高有效位元（MSB)的解碼 解碑輸蚊舰能錢且此健錄入至x 猶綱到wA時，x解 之結構中，冗餘X解碼龍之保險絲係溶斷，而在此 Γ二特定「之保險絲未完全熔斷的話，晶片將被判斷成不良。 卜絲健有不良之再新特性的故障單元之字元線的保 斷」的結構，將可解決上述問題。在此情況下，若不 Γ蔣曰Η 的保險絲’則雖然增加了此單元的再新次數，但可避 免將日日片誤判成不良的問題。 陳列t實施例之實施雜為—種半導體記‘眺置，具有排列成 J列=尸憶單元，其中記憶單元之中的故障單元之再新期間 二3fit吊之記憶單元之再新期間’此種半導體記憶裝置係包 100，係基於用以執行記憶單元之再新的再新命令而 ,°十數器6 ’根據控制信號100而用以更新内部位址；解碼器 以^馬列位址；及列蘭碼11 4 ;其中該解碼器5Α係具有： 二，、唯項記憶體（丽）2〇，顯示出具有不良之再新特性的記憶 =’獅電路4〇1，用以對來自保險絲唯讀記憶體⑽Μ) 2〇的 ^唬與控制信號100進行邏輯AND運算；〇R電路4〇2，用以對來 AND電路401的信號與計數器6所輸出之内部列位址的最高有 效位兀（MSB)進行邏輯0R運算；及AND電路4〇3，用以對來自列 18 1259465 預解碼器4之預解碼的信號 行邏輯AND運算。 ”來自OR電路402的信號進 同樣地，在本實施例中，亦 或3個位元解碼之另一種結構。木用不止對最高階的2個位元 根據本發明之半導體記憶事 、， 行冗餘修復故障單元，接著，^ ，利用習知之列冗餘或 的剩餘之故障單元，故藉由掸,4復無法藉由列或行冗餘修復 再新次數，俾能修復更多之^ 0。新的次數而大於正常之單元的 大晶片表面積的情況下提高製因此，本發明可在不會增 從本發明之上述内容可知日 進行各種變化。只要在不脫離發明之各實施例 施例及其變化鶴。 故本發明之範_包括上述各實 五、【圖式簡單說明】 :”發明之第一實施例的結構之方塊圖。 唯讀記簡第—實_的再新冗餘 ^為,.、、員示本發明之第一實施例的操作之 。 5 :=1二與第三實施例的結構:方塊圖。 ，颂不本發明之弟二實施例的操作之時序 !7 f顯示本發明之第三實施例的操作之時序圖。 ;乂 „示本發明之第四實施例的結構之方塊圖。 結構°的方&為顯示本發明之第四實施例的X解石馬器⑽C)之 的方i8ib)為顯示本發明之第四實施例的冗餘X解碼器之結構 圖9為說明本發明之圖式。 圖10為說明本發明之圖式。 19 1259465 圖11為顯示習知之半導體記憶裝置的結構之方塊圖。 【主要元件符號說明】 1 記憶單元（或記憶陣列） 10 輸入/輸出電路 11 再新冗餘唯讀記憶體（ROM) 12 D型正反器（或閂鎖、保持電路） 100、 203 控制信號（或CBR信號） 101、 204、204A、205 吻合信號（或吻合脈衝） 118 反相器 119 判斷電路 2 周邊電路 20 保險絲唯讀記憶體（ROM) 201、202 再新命令 3 開關 31 接觸點 4 列預解碼器 401 ^ 403 AND 電路 402 OR電路 5 冗餘X解碼器 5A、7A X解碼器 6 CBR計數器 7 X解碼器（XDEC) 8 冗餘Y解碼器 9 Y解碼器（YDEC) X0-X12、X12N、X12T 内部位址信號 20

Claims (1)

1259465 十、申請專利範圍： 1 中;記憶Ϊ置’具有排列成—陣列型態之記憶單元，盆 外置：中的—故障單元之—再新期間係短於一正當之 =之再新期間，該半導體記憶裝置包含： 令而產ΐ制彳5，係基於用以執行該記憶單元之再新的—再新命 一1數ϋ用以根據$控制信號而更新—内部位址. 數之憶：⑽)’具有排列成一矩陣型態之複 對^斷電路’其中，在該複數之保險絲中， 韻特性之一記憶單元的-内部列位址之-保險 一列預解碼器； 位址ί中丄ϊϊ列預解碼器接收該計數器之中所產生的一内部列 址所對應之二:ί2預解碼器從該判斷電路接收到顯示該内部列位 將該古十“所絲並未’的—吻合信號時，該列預解碼器係 指ΐ資料了础之該内部列位址的最高有效位元⑽）設定成 2中;記憶裝置，具有排列成一陣列型態之記憶單元，其 ，制信號，縣棚吨行該記鮮元之再新的一 單:ί再卒=?之中的一故障單元之再新期間係短於正常之記憶 早7L之再新_ ’該半導體記憶裝置包含： 再新命 令而產生 二計數器，用以根據馳輸號而錢i部位址； 數之唯讀記髓（職），具有排顺—矩陣型態之複 、及—判斷電路，其中，在該複數之保險絲中， 絲:i斷Γ义再新特性之—記憶單元的—内部列位址之-保險 閃鎖’當該判斷電路侧職計數H所產生之_内部列位 21 1259465 以保持由該判斷電路所 址所對應的-保險絲炫斷時，該問鎖係用 輸出之一吻合信號；及 一列預解碼器； 其中，當該列預解碼器接收該計數 時::旦該列預解·從該_接收到—吻合信^内== 碼為係將撕Sn所輸出之_部 〜，列預解 設定成指定資料。 1丨灌㈣_有效位7L (MSB) 3中;記?ί置’具有排列成一陣列型態之記憶單元，其 中以專屺丨思早兀之中的一故障單元之一再新期 ‘控制錢，絲糊喊行該錢單元之再新的一 々而產生， 記憶單元之再新細，該轉體記難置包含：” ；^ 再新命 口十數器用以根據該控制信號而更新一内部位址； 再新几餘唯喝5己憶體（R〇M)，具有排列成一矩陣都能满 未熔ί新特性之-記憶單元的-内部列位址之-保險 -保持電路，當該判斷電路侧到該計數器所產生之一内部 址所=應的-保險絲未熔斷時，該保持電路制以保持該判 斷電路所輸出之一吻合信號；及 一列預解碼器； 其中」當该列預解碼器接收該計數器所產生的一内部列位址 時’一^該列預解碼器從該保持電路接收到一吻合信號時，該列 預解碼⑨係將該計數H所輸出之_部列位址的最高有效位元 (MSB)設定成指定資料。 4·如專利範圍第2項之半導體記憶裝置，其中該計數器在該 控制信號之一下降緣時進行更新，且與該更新同步 ，該判斷電路 22 1259465 輸出一吻合信號且藉由該閂鎖閂鎖住該吻合信號。 5一 ί重記憶裝置，具有排列成一陣列型態之記憶單元，其 二圮憶單元之中的一故障單元之一再新期間係短於一正常之 吕己憶單元之再新期間，該半導體記憶裝置包含： 一第一再新命令； 一第二再新命令，係緊接著該第一再新命令之後輸出； 才工制k號’係基於用以使該記憶單元再新的該再新命令而 產生； 一计數器，用以根據該控制信號而更新一内部位址； 一再新冗餘唯讀記憶體（ROM)，具有排列成一矩陣型態之複 之開關與保險絲、及一判斷電路，其中，對應於緊接著具有不 良再新特性之一記憶單元的一位址之前一内部列位址之一保險絲 熔斷； 一閂鎖，當該判斷電路偵測到該計數器根據該第一再新命令 所產生之一内部列位址所對應的一保險絲溶斷時， 閃 鎖住該判斷電路所輸出之—吻合信號；及— 一列預解碼器； 其中’當該列預解碼器接收該計數器基於該第二再新命令所 ^生的一内部列位址時，一旦該列預解碼器從該閂鎖接收到一吻 ^信號時，該列預解碼器將該計數器所輸出之該内部列位址的最 高有效位元（MSB)設定成指定資料。 6.二，半導體記憶裝置，具有排列成一陣列型態之記憶單元，其 中該等記憶單元之中的一故障單元之一再新期間係短於一正常^ 記憶單元之再新期間，該半導體記憶裝置包含： 一第一再新命令； 一第二再新命令，係緊接著該第一再新命令之後輸出； 一控制信號，係基於用以使該記憶單元再新的該再新命令而 23 1259465 產生； 一計數器，用以根據該控制信號而更新一内部位址； 一再新冗餘唯讀記憶體（ROM)，具有排列成一矩陣型態之複 數之開關與保險絲、及一判斷電路，其中，其對應於緊接著具有 不良再新特性之一 S己憶早元的一位址之前一内部列位址之一保險 絲並未熔斷； ” 一閂鎖，當該判斷電路偵測到該計數器根據該第一再新命令 田ft一内部列位址所對應的一保險絲並未溶斷時，該問鎖係 用乂閃鎖住該判斷電路所輸出之一吻合信號；及 一列預解碼器； 產解碼11接收該計數11基於該第二再新命令所 最古右^ "列預解碼器將該計數輯輸出之該内部列位址的 取N有政位儿（MSB)設定成指定資料。 半導體記憶裝置，具有排列成―_型能之补c * 記憶單元之再新_，辭導體記織H獨締於-正常之 令而產ί制信號’係基以執行該記憶單元之再新的-再新命 一广數器，用以根據該控制信號而更新 一解碼器，用以解碼-列位址；及彳㈣位址’ 一列預解碼器； 其中該解碼器係具有： -保險絲唯讀記憶體⑽），顯示出具有不良之再新特 24 1259465 性的一記憶單元； 一 AND電路，用以對來自該保險絲唯讀記憶體（ROM)的 一信號與該控制信號進行邏輯AND運算； 一 OR電路，用以對來自該AND電路的一信號與該計數器 所輸出之一内部列位址的最高有效位元（MSB)進行邏輯運算； 及 一 AND電路，用以對來自該列預解碼器之預解碼的信號 與來自該OR電路的一信號進行邏輯AND運算。 9· 一種半導體記憶裝置的製造方法，包含以下步驟·· 故障;=元的修復步驟，利用列冗餘或行冗餘任-者修復- 餘之故障單元的修復步驟，藉 次數為大於正常之單元的再新次數二 兀：再新 驟修復的剩餘之故障單元。 /设…、法糟由弟一修復步 十一、圖式： 25