TW560053B - Semiconductor memory device with memory cells having same characteristics and manufacturing method for the same - Google Patents

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Description

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【發明之背景】 發明之領Μ 本發明係關於一種具有鐵電電容器之半導體記 其明係關於用以達成遍及半導體記憶；置之 兄隐早凡陣列區的全部區域之均一化動作特性之技 相關技街之描诚 具有鐵電電容器之半導體記憶震置係為傳統上已知的 裝置。以下將藉由使用邏輯電路嵌入式鐵電隨機存取圮 體（FeRAM)而說明此種習用半導體記憶裝置之一例。圖丨^ 示大量的邏輯電路嵌入式FeRAM之電路佈局之一例。、、、 參^圖卜大量的邏輯電路嵌人具有複數個記 憶早7G陣列。複數個感測放大器係被配置成在水平方向中 插入每個記憶單元陣列，而複數個字元線與極板線驅動器 係被配置成在垂直方向中插入一組感測放大器與記憶單元 陣列。此外，X解碼器係配置在最上面的字元線與極板線 驅動器之上。Y解碼器係配置在這幾組感測放大器與記憶 單元陣列之左側。在記憶單元陣列與感測放大器之間°以〜及 在A憶單元陣列與字元線與極板線驅動器之間設有間隔。 以下將間隔稱為「連接區」。 圖2顯示§己憶單元陣列之FeRAM單元之電路圖。如圖2 所示之2T2C之單位單元，FeRAM單元係包含兩個電晶體與 兩個鐵電電容器。具有2T2C構造的FeRAM單元係藉由將兩 個不同極性之電壓施加至鐵電電容器而保存資料。在讀取 資料的情況下，極板線係從接地電壓偏壓至電源電壓，而
第5頁 560053 五、發明說明（4) -- 平4-1,68765號公報中。於此參考文獻中，記憶 單 =a · 一兄憶單元陣列區，於該處形成複數個記憶 器；以^ I個記憶單元係包含一記憶體電晶體與一電容 體。3悔辦，邊電路區，於該處形成複數個周邊電路電晶 隔之間ί = 於半導體基板上。-組具有預定間 此，·ΐΐϊ:平行配置在記憶單元陣列區中。因 預定間：ΐ Ϊ 係藉由使用閘極電極而形成。-組具有 此，周邊雷1極電極膜係被平行配置在周邊電路區中。因 線亦；成於Η 1晶體係藉由使用閘極電極而形成。虛設配 邊電路區中。在記憶單元陣列區中之閉極電 、間的間隔，實質上係與在
早兀陣列區中之闡炻番权咖占 包很勝I间4牡‘ U 又，一]極電極與虛設配線之間的間隔相同。 公報中。乂 士 1 ϊ體裝置係揭露於日本特開平1卜7448 2號 之導電膜邋ϋ獻中，複數個具有隔著絕緣膜而堆疊 =====有：形成於記憶單元區域中之半導 個半導體裝置來得接近並形成於：任-緣膜覆蓋半導體穿置鱼走^電曰曰體&域之位置上。層間絕 盥周邊電、虛a又圖案，並具有在記憶單元區域 層間絕緣的傾斜部。虛設圖案之—部份係從 【發明概要】 因此， 與製造方法 本發明之一個目的係提供 ，其中可在整個記憶單元 一種半導體記憶裝置 陣列區上面形成具有
第8頁 560053 五、發明說明（5) 大操作裕度之記憔單元。 在本發明之/個實施樣態中’ 一種半導體記憶裝置 製造方法係藉由下述步驟而達成··（ a)隔著一層間絕之 而在一半導體基板之上形成一下電極膜；（b)在該下電f 層上形成一鐵電膜，同時加熱該下電極層；（c)在 極 膜上形成一上電極嫉·，以及（d)在一記憶單元陣列區中/ 成複數個鐵電電容器，各該鐵電電容器包含該下電極形 該鐵電膜與該上電極膜。 ”膜、 於此，理想上該下電極膜係由包含鉑、銥、氣化 釕與氧化釕之至少一種材料所組成。 银、 又，上述方法更包含下述步驟：（e)在該記憶單- 列區與該記憶單元陣列區外部之一連接區中，形成元陣 導熱路徑，用以使導熱路徑通過該層間絕緣膜而到^數條 導體基板，並與該下電極膜連接。下電極膜係經由該半 徑而被加熱。於此情況下，理想上是在每當形成該声= 緣膜部分時，可形成供通過該層間絕緣膜之一部份:間， 路徑用之複數個接觸插塞。又，加熱可藉 二： 板而達成。 …、千導體基 产营：：Ϊ ?上該記憶單元陣列區中之該等導熱路徑之密 又貫質上係與該連接區中之該等導熱路徑之密度相同。 又，在該連接區外部之一周邊電路 條額外導熱路徑，其乃待 ： 導熱路徑連接。 疋仗L T <通寻 又’（b)形成步驟理想上可白人 外心上了包含將半導體基板加熱至 第9頁 560053
大約45 0 °C。 列區i外t形成步驟可能藉由形成延伸到該記憶單元陣 °丨之該下電極膜而達成。 裝置在ί ί :之另一個實施樣態[係為-種半導體記憶 憶單元陣歹;元陣列區、一周邊電路區以及在記 記憶穿置H 邊電路區之間的—連接區，丨述半導體 區ί 2 — t3 ·複數個鐵電電容器，隔著該記憶單元陣列 二細道带9間絕緣膜而形成於一半導體基板之上；以及複 /膜，形成於該連接區中之該層間絕緣膜上。該等 導通過該層間絕緣膜之導電路徑而分別與：半 於此，當形成供該等鐵電電容器用之下電極層時， 形成供該等導電膜用之一層。於此情況下，下電極層可能 由包含鉑、銥、氧化銥、釕與氧化釕之至少一種材料所組 成0 、 又’半導體記憶裝置可更包含複數個形成於該記憶單 元陣列區與該連接區中之該半導體基板上的M0S電晶體' 每一個鐵電電容器可能與形成於該記憶單元陣列區中之該 等M0S電晶體之其中一個連接，而每一個導電膜可能與形 成於該連接區中之該等M0S電晶體之其中一個連接。^ y 又’理想上該等鐵電電容器之密度實質上係與該等導 電膜之密度相同。 又’半導體記憶裝置可更包含複數個形成於該周邊電 路區中之額外導電膜。該等額外導電膜可能與該連接區中
560053 五、發明說明（7) 之該Π:路徑之任何-個連接。 式一接5己憶裝置可以是一種邏輯電路嵌入式FeR AM， U輯電路散入式非揮發性S_。 制i 士、+發明之另一個實施樣態，一種半導體記憶裝置之 ^ ^ ^ 精由下达步驟而達成：（a)在一記憶單元陣列 電晶體，〜早70陣列區外部之一連接區中形成複數個MOS 产^皙’其中該記憶單元陣列區中之該等M0S電晶體之密 dt係與該連接區中之該等M〇S電晶體之密度相同； y '、一層間絕緣膜用以覆蓋該等M0S電晶體，同時形成 ^導熱路徑，每一條導熱路徑係從該等M〇s電晶體之 m 個，伸以通過該層間絕緣膜；（c)隔著該層間絕緣 腺2、 半導體基板之上形成一下電極膜，以與該等導熱 仏連接，（d)在該下電極層上形成一鐵電膜，同時加熱 以下，極1 ;(e)在該鐵電膜上形成一上電極膜；以及 在，f憶單元陣列區中形成複數個鐵電電容器，各該鐵電 電各器包含該下電極膜、該鐵電膜與該上電極膜。 】、在本發明之另一個實施樣態，一種半導體記憶裝置之 製造方法可藉由下述步驟而達成：（a)在一記憶單元陣列 區與該記憶單元陣列區外部之一連接區中形成複數個M〇s 電晶體，其中該記憶單元陣列區中之該等M〇s電晶體之密 度實質上係與該連接區中之該等M〇s電晶體之密度相同； (b)形成一層間絕緣膜用以覆蓋該等M〇s電晶體，同時形成 複數條導熱路徑，每一條導熱路徑係從該等M〇s電晶體之 其中一個延伸以通過該層間絕緣膜；（c)隔著該層間絕緣
第11頁
560053 五、發明說明（8) 膜而在一半導體基板之上形成一下電椏膜，以與該等導熱 路位連接，（d )在該下電極層上形成〆鐵電膜，同時經由 該等導熱路徑加熱該下電極層；（e)在該鐵電膜上形成一 上電，膜；以及（f )在該記憶單元陣列區中形成複數個鐵 電電容器，各該鐵電電容器包含該下電極膜、該鐵電膜盘 該上電極膜。 、一 ^ 於此，形成步驟更可能藉由下述步驟而達成：在 該連接區外部之一周邊電路區之該層間絕緣膜中形成複數 條額外導熱路徑，其乃待與該連接區中之該等導熱路徑連 【較佳實施例之說明】 以下’將參考附圖詳細說明本發明之半導體記憶裝置 及其製造方法。 (實施例1 ) 、。依據本發明第一實施例之半導體記憶裝置係關於一種 邏輯電路嵌入式FeRAM。
依據本發明第一實施例之半導體記憶裝置，係具有與 圖1所示之習知邏輯電路嵌入式FeRAM相同的電路佈局。亦 即，邏輯電路嵌入式FeRAM巨集具有複數個記憶單元陣 列。，數個感測放大器係被配置成在水平方向中插入每個 α己隐單TG陣列，而複數組之字元線驅動器與極板線驅動器 ，被配置成插入一組兩個記憶單元陣列與三個感測放大 器此外，X解碼器係配置在這幾組字元線驅動器與極板
第12頁 560053 發明說明（9) 。'解碼器係配置在三組字元線驅動器與 與：組兩個記憶單元陣列與三個感測放大器 貝。目此：連接區係形成於記憶單元陣列與感測放大 線驅二=憶單元陣列與此組字元線驅動器與極板 依據本發明第一實施例之半導體記憶裝置具有與圖2 时不=FeRAM單元相同的電路。亦即，如圖2所示之2T2C之 單元FeRAM單元係包含兩個電晶體與兩個 器。在具有2T2C構造之FeRAM單元中，不同極 被施加至兩個鐵電電容器以儲存資料。當讀出資料時，極 板線之電壓會從接地電壓提高到電源電壓。於此時，具有 相極性之電容器的電荷與具有非反相極性之電容器的電 %，係被傳輸至一對位元線之上。位元線之電壓差異係由 感測放大器放大並輸出。 ' 圖6顯示依據本發明第一實施例之如上述所形成之邏 輯電路傲入式FeRAM之剖面圖。邏輯電路嵌入式FeRAM具有 一種3層配線構造。又，邏輯電路嵌入式FeRAM具有：一記 憶單元陣列區，於該處配置有複數個FeRAM單元：一周邊 電路區，於該處配置有例如感測放大器、字元線驅動器與 極板線驅動器之周邊電路；以及一連接區，形成於記憶單 元陣列區與周邊電路區之間。 在記憶單元陣列區中，鐵電電容器7 0係包含下電極 61、鐵電膜62與上電極63，並形成於最上配線層上以作為 配線5 0 (對於周邊電路區而言是必要的）。又，具有與鐵電
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器70相同構造之虛設電容器7〇a與7〇b係形成於連接區 中。此外，具有與鐵電電容器7〇相同構造之虛設電容器 70c與7Od係形成於周邊電路區之一部份中。 ^ 一虛設電容器70a、70b、70c與70d之每一個的下電極6 i 係經由一條「熱傳遞路徑」而熱連接至矽基板丨〇，其中條 路徑包含下電極接觸插塞51、第三配線5〇、第三接觸插塞 41、第二配線40、第二接觸插塞31、第一配線3〇以及第一 接觸插塞21。因此，熱傳遞路徑將熱從矽基板丨〇傳送至下 電極61。
接著，將參考圖7A至7G(其顯示依據本發明第一實施 例之邏輯電路嵌入式FeRAM之每個製程）之剖面圖以說明製 造方法。
首先，如圖7A所示，CMOS電晶體係形成於矽基板1〇 上。亦即，P井1 1與N井12係形成於矽基板10中，而元件隔 離區域1 3係形成於連接區與周邊電路區之間。接著，一個 閘極絕緣膜（未圖示）與複數個閘極電極2 〇係形成於記憶單 元陣列區、連接區與周邊電路區中。然後，藉由熟知之方 法，N型擴散層14係為了閘極電極20而形成於p井^中，且 P型擴散層1 5係為了閘極電極2 0而形成於N井1 2中，。因 此’完成了 CM0S電晶體。於此情況下，閘極電極2 〇 a係形 成於連接區中，以作為虛設閘極電極。 其次’如圖7 B所示，形成一個第一層間絕緣膜2 2並形 成複數個第一接觸插塞21以延伸至CMOS電晶體之擴散層。 第一配線30係形成以與第一接觸插塞21連接。舉例而言，
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第一接觸插塞21包含鎢，並連接CMOS電晶體與第一配線
3 0 °第一接觸插塞2 1 a與2 1 b係形成於連接區中，且其係乃 為為了熱連接石夕基板1 〇與第一配線3 〇而設置之虛設接觸插 塞。層間絕緣膜22包含作為主成分之二氧化矽膜以覆蓋 CMOS電晶體。第一配線3〇包含鋁，並連接在形成於FeRAM 中的元件之間。第一配線3 〇 a與3 〇 b係形成於連接區中，且 其乃為為了傳送熱而設置之虛設配線。 接著’如圖7C所示，形成第二層間絕緣膜32與第二接 觸插塞31以覆蓋第一配線3〇。第二接觸插塞31係形成於第 一層間絕緣膜32中以與第一配線30連接。然後，第二配線 40係形成於第二層間絕緣膜32上。第二接觸插塞“包含 鎢，並連接第一配線3〇之對應的其中一條配線以及第二配 線40之對應的其中一條配線。第二接觸插塞31 &與3ib係形 成於連接區中以作為虛設接觸插塞，其乃為了熱連接第一 配線30與第二配線4〇而設置。第二層間絕緣膜“包含二氧 化石夕膜1以覆蓋第一配線3〇。第二配線4〇包含紹，並連 接形成於FeRAM中之數個元件。第二配線4〇a、4〇b、4〇c、 4 0 d 4 〇 e以及4 0 f係為為了傳送熱而設置之虛設配線。形 成於連接區中之任何一條第二配線4〇a、4〇b、4〇c以及4〇d 係直丄1經由矽基板而與形成於周邊電路區中之第二配線 40e與40f連接。 一=人，如，7D所不，形成第三層間絕緣膜42以覆蓋第 了 -且第二接觸插塞41係形成於第三層間絕緣膜4 2中 以，、一配線40(其係與第二接觸插塞3丨連接）連接。然
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後’第三配線50係形成於第三層間絕緣膜42上。第三接觸 插塞41包含鎢，並連接第二配線4〇之對應的其中一條配線 以及第三配線5 〇之對應的其中一條配線。形成於連接區中 之第三接觸插塞4ia與4ib係為虛設接觸插塞，其乃為了熱 連接第二配線4〇與第三配線5〇而設置。第三層間絕緣膜“ 包含二氧化石夕膜，並使第二配線4〇與第三配線5 〇之間絕 緣。第三配線50包含鋁，並連接在形成於FeRAM中的元件 之間。第三配線50a、50b、50c以及50d係為用以傳送熱之 虛設配線。第三配線50d延伸至周邊電路區。形成於連、、接 區中之任一條第三配線50a、5〇b、與5〇c，係直接地或經 由石夕基板10而與周邊電路區中之第三配線5〇d連接。 一 接著，如圖7E所示，形成第四層間絕緣膜5 2以覆蓋第 一配線，且下電極接觸插塞51係形成於第四層間絕緣膜5 2 中然後’供鐵電電容器70之下電極61用的鉑/錫/鈦之堆 疊層6 0係形成於第四層間絕緣膜5 2上。下電極接觸插塞5】 包含嫣’並連接第三配線50與堆疊層6〇之對應的一條。在 連接區中之下電極接觸插塞5 1&與511)以及在周邊電路區中 之下電極接觸插塞5lc與5 Id係為虛設接觸插塞，其乃為了 熱連接第三配線50與堆疊層6〇而設置。形成於連接區中之 下電極接觸插塞51 a與51b，係直接或間接與形成於周邊電 路E1中之下電極接觸插塞51 c與5 1 d連接。第四層間絕緣膜 52包含二氧化矽膜，並使第三配線5 0與堆疊層6 〇之間絕 緣。除上述堆疊層60之外，可使用鉑、銥與氧化物（例如 Ir〇2)、釕與氧化物（例如Ru〇2)、銥/鈦/錫/鈦之堆疊膜、
560053 五、發明說明（13)
SrRu03/鉑/錫/鈦之堆疊層 然後，當基板1〇在上為堆疊層60之材料。 板10之背面開始加熱時，供鐵；；用〇:以二態下j“夕基 疊層60上。為了改善可靠 ^膜用之PZT層係沈積於堆 與約之元素加至pzt膜。從^m’可能將小量的例如鑭 經由熱傳遞路徑(其包含第一夕==面施加的熱，係 第二接觸插絲、第二配線40、m4i配線、 極接觸插塞5ι)傳送至記憶單元“區、連二接配 q與周邊電路區中之銘/錫/鈦堆疊膜60。連接 傳遞列區與連接區中之複數條熱 -的密久3幾:車列區與連接區都具有幾乎均 區。依：方式…己情：可t勻地加熱整個記憶單元陣列 溫下，所以列區之周邊部分不會維持在低 層可形成於整個記憶單元陣列 路區中並非“。二二為、= :鐵電特性較差。然而，因為形成於連接斤區 容器係為虛設電容器，所以不會影響=Μ 其次’如圖7F所示，上電極層係形成於鐵電層上，缺 ^皮刻以圖案。因此’形成複數個上電極63。上電極㈢可 能包含錫/銥之堆疊臈、錫/鋁/錫之堆疊膜、以及鉑 /SrRu〇3之堆疊膜。接著，對ρζτ層刻以圖案以產生複數個 第17頁 560053 五、發明說明（14) ---- 鐵電膜62。然後，藉由使用!^了膜62對堆疊層6〇刻以圖 案，以產生複數個下電極61。因此，可數 容器7。：如圖輸。形成於連接區與周 電電容器7 0a、7 0b、70c與7 Od係為為了傳送熱而設置之虛 設電容器。 接著，如圖6所示，形成層間絕緣膜7丨以覆蓋鐵電電 容器。然後，複數個上電極接觸部71係形成於上電極63上 之層間絕緣膜71中。接著，極板線接觸部7 2係形成於周邊 電路區中。然後，極板線層係形成於層間絕緣膜71上並被 刻以圖案。因此，可形成複數條極板線。上電極接觸部7工 包含鎢’並連接鐵電電容器70之對應的其中一個以及^板 線（其係與極板線驅動器連接（參見圖2))之對應的其中— 條。形成於連接區與周邊電路區中之極板線8〇a、8〇b、 8 0 c與8 0 d係為虛設極板線。 如上所述，依據本發明第一實施例之邏輯電路欲入式 FeRAM，熱傳遞路徑係設置於形成於記憶單元陣列區與周" 邊電路區之間的連接區中’以實質上具有與記憶單元陣列 區相同的構造。當沈積PZT膜62作為鐵電膜62時，將熱從 矽基板10傳輸至鉑/錫/鈦之堆疊膜60以作為下電極f '因 此，不像習知裝置的是，記憶單元陣列區幾乎均句受熱， 且記憶單元陣列區之周邊部分不會維持在低溫下。因^， 鐵電特性較優的PZT膜可形成於記憶單元陣列區中。 吾人應注意到在上述第一實施例中，熱傳遞路徑係形 成於連接區與周邊電路區之一部份中。然而，在形成鐵電
第18頁 560053
電谷器70之後，熱傳遞路徑 用以在形成鐵電電容3|7n= ^要的。因此，可能提供 程。 w 之後移除上述熱傳遞路徑之製 區與i邊虛設電容器係形成於連接 成以與虛設電容器之上電ϋ =接觸部71與極板線80係形 邊電路器之下電極係形成於連接區與周 接^^1;&&&'1二略形成上電極63之製程與形成上電極 筏觸部與極板線之製程。 铲二夕:卜二ΐ述第一實施例中，鐵電電容器70係形成於 一-己、、、曰上。然而，形成鐵電電容器70之位置並未 受限於本發明中之上述位置，而乃是可選擇的。 未 (實施例2) ^依據本發明第二實施例之半導體記憶裝置與製造方法 係關於邏輯電路嵌入式非揮發性SRAM與製造方法。 圖8顯不依據本發明第二實施例之邏輯電路嵌入式非 揮發性SRAM之電路佈局之—例。邏輯電路嵌人式非揮發性 SRAM具有複數個記憶單元陣列。複數個感測放大器係被配 置成在垂直方向中插入每個記憶單元陣列。字元線驅動器 係被配置在記憶單元陣列與感測放大器之左側，而極板線 驅動器係被配置在記憶單元陣列與感測放大器之右侧。此 外’解石馬器係被配置在字元線驅動器之左側。輸入/輸出 U/0)電路係被配置在最下感測放大器之下端側。連接區 係形成於記憶單元陣列與感測放大器之間、在記憶單元陣
第19頁 560053 五、發明說明（16) 列與字元線驅動器之間、以及在記憶單元陣列與極板線驅 動器之間。 圖9顯示上述記憶單元陣列之非揮發性SRAM單元之電 路圖。非揮發性SRAM單元包含六個電晶體與兩個鐵電電容 器。因為非揮發性SRAM單元之構造與運作係為熟知的，所 以省略關於它們之說明。 圖1 0顯示依據本發明第二實施例之邏輯電路嵌入式非 揮發性SRAM之剖面圖。邏輯電路嵌入式非揮發性—具有 一種4層配線構造，並包含：一記憶單元陣列區，於該處 配置有複數個SRAM單元：一周邊電路區，於該處配置有例 如感測放大器、字元線驅動器與極板線驅動器之周邊電 路；以及形成於記憶單元陣列區與周邊電路區之間的連接 區。 在記憶單元陣列區中，鐵電電容器7〇係包含下電極 61、鐵電膜62與上電極63，並形成於最上面的配線上。 又，只有具有與鐵電電容器7〇相同構造之虛設電容器之下 電極6 1 a與6 1 b係形成於連接區中。此外，虛設電容器之下 電極61c與61d係形成於周邊電路區之一部份中。虛設電容 器之下電極61a、61b、61c與61d係對應至本發明之虛設電 極。 值#二電極61:、61b、61c與61d之每一個係經由-條「熱 2遞路徑」而熱連接至矽基板10，其中此路 ，觸=、第四配線90、第四接觸插塞81、第線 、第二接觸插塞41、第二配線4G、第二接觸插塞“、第
第20頁 560053 五、發明說明（17) 一配線30與第一接觸插塞21。 接著，將參考圖11A至1 1 Η之剖面圖說明依據本發明第 二實施例之邏輯電路嵌入式非揮發性SRAM之製造方法。 首先，如圖11 A所示，CMOS電晶體係形成於矽基板1〇 上。亦即，P井1 1與N井1 2係形成於；ε夕基板1 〇中。接著，形 成一個元件隔離區域1 3。然後，一個閘極絕緣膜（未圖示） 與複數個閘極電極2 0係形成於基板1 〇上。接著，n型擴散 層1 4與P型擴散層1 5係藉由使用閘極電極之熟知方法而形 成。因此，形成了 CMOS電晶體。現在，形成於連接區中之 閘極電極20a、20b與20c以及形成於周邊電路區中之閘極 電極2 0 d係為虛設間極電極。 其次，如圖11 B所示，形成第一層間絕緣膜2 2以覆蓋 CMOS電晶體。接著，第一接觸插塞2丨係形成於第一層間絕 緣膜22中以到達CMOS電晶體。然後，第一配線層係形成於 第一層間絕緣膜2 2上並被刻以圖案。因此，形成了第一配 線30。第一接觸插塞21包含鎢，並連接⑽“電晶體之對應 的其中一個電晶體以及第一配線3 〇之對應的其中一條配 線。形成於連接區中之第一接觸插塞21a、21b、21c與 21d，係為為了熱連接矽基板1〇與第一配線3〇而設置之虛 設接觸插塞。又，第一層間絕緣膜2 2包含二氧化矽膜，並 使CMOS電晶體與第一配線3〇之間絕緣。第一配線3〇包含 鋁’ ^連接在形成於非揮發性⑽―中之元件之間。形成於 連接區中之第一配線3〇a、30b、30c與30d係為為了傳送熱 而设置之虛設配線。
第21頁 560053 五、發明說明（19) --- ，在形成於非揮發性SRAM中之元件之間。在連接區中之第 ^配線50a、50b、50C與50d以及形成於周邊電路區中之第 三配線5一0e，係為為了傳送熱而設置之虛設配線。連接區 中之第二配線5〇a、50b、5〇c與5〇d係直接或間接盥 線50e連接。 /、示一配 一接著，如圖11 E所示，形成第四層間絕緣膜82以覆蓋 第二配線，然後，第四接觸插塞81係形成於第四層間絕緣 膜82中以到達第三配線5〇。接著，第四配線層係形成於第 四層間絕緣膜82上並被刻以圖案。因此，形成了第四配線 90。第四接觸插塞81包含鎢，並連接第三配線5〇之對應的 其中厂條配線以及第四配線9〇之對應的其中一條配線二形 成於連接區中之第四接觸插塞81a與81b，係為為了熱連接 第三配線50與第四配線90而設置之虛設接觸插塞。又， 四層間絕緣膜82包含二氧化矽膜，並使第三配線5〇與第四 配線90之間絕緣。第四配線9〇包含鋁，並連接在形成於 揮發性SRAM中之元件之間。形成於連接區中之第四配線 90a、90b與90c以及從連接區延伸至周邊電路區之第四配 線9〇d ’係為為了傳送熱而設置之虛設配線。第四配線 9〇a、9 Ob與9 0c係直接或間接與第四配線9〇(1連接。、 其次，如圖11F所示，形成第五層間絕緣膜53以覆 第四配線90，然後，下電極接觸插塞51係形成於第五層 絕緣膜53中以到達第四配線90。接著，供鐵電電容器7〇^ 下電極61用的釕/鈦/錫/鈦之堆疊層6〇，係形成於第°五声 間絕緣膜53上。下電極接觸插塞51包含鎢，並連接第四曰配 560053 五、發明說明（20) 線9 0之對應的其中一條配線與堆疊膜6 〇。形成於連接區中 之下電極接觸插塞5 la與51b以及形成於周邊電路區中之下 電極接觸插塞51 c與5 1 d，係為為了熱連接第四配線g 〇與堆 疊膜60而設置之虛設接觸插塞。下電極接觸插塞Ha與51b 係直接或間接與下電極接觸插塞51 c與51 d連接。又，第五 層間絕緣膜5 3包含二氧化矽膜，並使第四配線g 〇與堆疊膜 6 0之間絕緣。除上述材料之外，可使用鉑、銥與氧化物 (例如I r〇2 )、釕與氧化物（例如ru〇2 )、銥/鈦/錫/鈦之堆疊 膜、SrRuO〆鉑/錫/鈦之堆疊膜等等以作為堆疊膜6〇之材 料〇 然後’在形成上述堆疊膜6 〇之狀態下，當整個矽基板 從矽基板1 0之側面開始加熱至4丨〇 t之溫度時，會使供鐵 電膜用之PZT層沈積。所形成之PZT層之薄膜厚度係為25〇 nm。於此情況下，從矽基板1〇之侧面施加的熱係經由熱傳 遞路徑而傳送至記憶單元陣列區、連接區與周邊電路區中 =釕/鈦/錫/鈦之堆疊層6〇，其中上述路徑包含第一接觸 一 =21、第一配線3〇、第二接觸插塞31、第二配線4〇、第 41、第三配線5〇、第四接觸插塞81、第四配線 90與下電極接觸插塞51。 & 於^實質上具有均—密度之熱傳遞路徑係形成 均°勺G ί列區與連接區中，$以記憶單^陣列區幾乎 4 憶單元陣列區之周邊部不會維持在低溫 可形成於知之例子。因此，鐵電特性較優的PZT層 成於§己憶早元陣列區中。吾人應注意到與記憶單元陣
第24頁 560053 五、發明說明（22) 非揮發性SRAM，具有與記憶單元陣列區中之熱傳遞路徑相 同構造之熱傳遞路徑，係形成於記憶單元陣列區與周邊電 路區之間的連接區中。當作為鐵電膜62之ρζτ層沈積在堆 疊膜60上時，熱會從矽基板1〇傳輸至堆疊膜6〇。因此，不 像習知之例子的是，記憶單元陣列區會均勻受熱，且不會 有記憶單元陣列區之周邊部維持於低溫下的情況。因此， 在記憶單元陣列區中，形成鐵電特性優越的ρΖΤ膜。 吾人應注意到在上述第二實施例中，熱傳遞路徑係形 成於連接區與周邊電路區中。然而，在形成鐵電電容器之 後，熱傳遞路徑是不必要的。因此，可能在形成鐵電電容 器之後提供移除上述熱傳遞路徑之製程。 又，在上述第二實施例中，作為虛設電容器之虛設電 極的下電極係形成於連接區與周邊電路區中，但上電極 6 3、上電極接觸部與極板線並未形成。然而，像上述第一 實施例一樣，虛設電容器可能形成於連接區與周邊電路區 中。又’可能形成上電極接觸部71與極板線80以與虛設雷 容器之上電極連接。 此外，在上述第二實施例中，鐵電電容器係形成於為 最上層之第四配線上。然而，在本發明中，形成鐵電電^ 器70之位置並未受限於上述位置，而是可以選擇的。 如上所述，依據本發明，提供半導體記憶装置與製造 方法，於其中具有大的操作裕度之記憶單元係形成在整個 記憶單元陣列之區域之上。
560053
圖1係為顯示典型的邏輯電路嵌入式FeRAM之電路佈局 之電路圖； 02係為邏輯電路嵌入式FeRAM之典型的FeRAM單元之 電路圖； 圖3係為習知之邏輯電路嵌入式FeRAM之剖面圖； ϋ 4係、為依據鐵電膜之形成溫度顯示鐵電特性之差異 rgj · 圖， 一圖5係為顯示習知之邏輯電路嵌入式FeRAM中之記憶單 疋陣列的，所有FeRAM單元之位元線電壓差異圖； 圖6係為依據本發明第一實施例之邏輯電路嵌入式 FeRAM之剖面圖； H7A至7G係為顯示依據本發明第一實施例之邏輯電路 嵌入式FeRAM之製程之剖面圖； 圖8係為顯不依據本發明第二實施例之邏輯電路嵌入 式非揮發性SRAM之電路佈局圖； 圖9係為顯示依據本發明第二實施例之邏輯電路嵌入 式非揮發性SRAM之SRAM單元之電路圖； 圖1 0係為顯示依據本發明第二實施例之邏輯電路嵌入 式非揮發性SRAM之剖面圖；以及 圖11A至11Η係為顯示依據本發明第二實施例之邏輯電 路嵌入式非揮發性SRAM之製程之剖面圖。 符號之說明 1 0〜基板
第27頁 560053 圖式簡單說明 5 1〜下電極接觸插塞 51a-51d〜下電極接觸插塞 5 2〜第四層間絕緣膜 5 3〜第五層間絕緣膜 6 0〜堆疊膜 6 1〜下電極 61a-61d〜下電極 6 2〜鐵電膜 6 3〜上電極
7 0〜鐵電電容器 70a-70d〜虛設電容器 71〜層間絕緣膜（上電極接觸部） 72〜極板線接觸部 8 0〜極板線 8 0 a - 8 0 d〜極板線 81〜第四接觸插塞 81a-81b〜第四接觸插塞 8 2〜第四層間絕緣膜
9 0〜第四配線 90a-90d〜第四配線

Claims (1)

  1. 560053 六、申請」 K 91110307 修正
    伞導體基板之上形成 稼膜，同時均勻加熱該 1· 一種半導體記憶裝造方法’包含以下步驟： 下電(二隔著-層間絕緣膜“ 一 下電(二在該下電極联上形成- (C)在該鐵電膜上形成 (d)在一 以及 上電择臈 憶單元陣列區t形成複數個鐵電電容器， =該鐵電電容器包含該下電極媒、該鐵電膜與該上電極 2·如申請專利範圍第1項所述之半導體記憶裝置之製 造方法，其中該下電極膜係由包含鉑、銥、氧化銥、釕與 氧化釕之至少一種材料所組成。.、、a ,3 ·如申請專利範圍第1或2項所述之半導體記憶裝置之 製造方法，更包含以下步驟： (e)在該記憶單元陣列區與該纪憶單元陣列區外部之 一連接區中，形成複數條導熱路樵’用以使導熱路徑通過 該層間絕緣膜而到達該半導體基板’並與該下電極獏連 接，且 其中，該（b)形成步驟包含下述步驟： 經由該等導熱路徑加熱該下電極膜。 4·如申請專利範圍第3項所述之半導體記憶裝置之製 造方法，其中該（e )形成步驟包含下述步驟： 每當形成該層間絕緣膜部分時，形成供通過該層間、会 緣膜之一部份之該等路徑用之複數個接觸插塞。 ㈢曰、、、 第30頁 560053
    5 ·如申請專利範圍第3項所述之率導體冗憶骏置之 造方法，其中該加熱步驟包含下述步驟： 加熱該半導體基板。 、 6·如申請專利範圍第3項所述之半導^體記憶裝置之製 造方法，其中該記憶單元陣列區中之該等導熱路徑之密 度，實質上係與該連接區中之該等導熱路徑之密度相同。 7·如申請專利範圍第3項所述之半導體記憶裝置之製 造方法’其中該（e)形成步驟更包含下述步驟： 在該連接區外部之一周邊電路區之該層間絕緣膜中形 成複數條額外導熱路徑，待與該連接區中之該等導熱: 連接。 “、、侵 8·如申請專利範圍第1或2項所述之半導體記憶裝置之 製造方法，其中該（b)形成步驟包含下述步驟： 將該半導體基板加熱至大約4 5 0 °C。 9 ·如申請專利範圍第1或2項所述之半導體記憶裝置之 製造方法，其中該（a)形成步驟包含下述步驟： 形成延伸到該記憶單元陣列區之外部之該下電極膜。 1 0 · —種半導體記憶裝置，具有一記憶單元陣列區、 一周邊電路區、以及在該記憶單元陣列區與該周邊電路區 之間的一連接區，該半導體記憶裝置包含： 複數個鐵電電容器，隔著該記憶單元陣列區中之一層 間絕緣膜而形成於一半導體基板之上；以及 曰 複數個導電膜，形成於該連接區中之該層間絕緣膜 上，而
    第31頁 560053 ____案號m 110307_年月日 絛正__ 六、申請專利範圍 其中，該等導電膜係經由通過該層間絕緣膜之導電路 徑而分別與該半導體基板連接。 11 ·如申請專利範圍第10項所述之半導體記憶裝置， 其中當形成供該等鐵電電容器用之下電極膜時，會形成供 該專導電膜用之一層。 1 2·如申請專利範圍第11項所述之半導體記憶裝置， 其中3亥下電極膜係由包含顧、錶、氧化錶、舒與氧化釘之 至少一種材料所組成。 1 3·如申請專利範圍第1 〇至1 2項中之任一項所述之半 導體記憶裝置，更包含複數個形成於該記憶單元陣列區與 該連接區中之該半導體基板上的M0S電晶體，且 其中各該鐵電電容器係與形成於該記憶單元陣列區中 之該等MOS電晶體之其中一個連接，而各該導電膜係與形 成於該連接區中之該等MOS電晶體之其中一個連接。 y 1 4·如申請專利範圍第1〇至12項中之任一項所述之半 導體記憶裝置，其中該等鐵電電容器之密度實質 等導電膜之密度相同。 、糸與該 1 5·如申請專利範圍第丨〇至丨2項中之任一項所述 ^ 導體δ己憶裝置’更包含複數個形成於該周邊電半 外導電膜，且 中之額 其中該等額外導電膜係與該連接區中之該笪 之任何一條連接。 寺導電路徑 16·如申請專利範圍第10至12項中之任 導體記憶裝置，其中該半導體記憶裝置係為一1邏所輯迷t 之半 路嵌
    560053
    ____ 案號 91110307 六、申請專利範圍 入式FeRAM。 年月 g_修正 1 7·如申請專利範圍第1 0至1 2項中之任一項所迷之 導體記憶裝置，其中該半導體記憶裝置係為一邏輯電路士 入式非揮發性SRAM。 〜 1 8 · —種半導體記憶裝置之製造方法，包含以下步 (a) 在一記憶單元陣列區與該記憶單元陣列區外部< 一連接區中形成複數個M0S電晶體，其中該記憶單元陣列 區中之該等M0S電晶體之密度實質上係與該連接區中之該 等M0S電晶體之密度相同； Λ (b) 形成一層間絕緣膜用以覆蓋該等M0S電晶體，同時 形成複數條導熱路徑，每一條導熱路徑係從該等M〇S電晶 體之其中一個延伸以通過該層間絕緣膜； (c) 隔著該層間絕緣膜而在一個半導體基板之上形成 一下電極膜，以與該等導熱路徑連接； (d) 在該下電極膜上形成一鐵電膜，同時均勻加熱該 下電極膜； (e) 在該鐵電膜上形成一上電極膜；以及 (f) 在該記憶單元陣列區中形成複數個鐵電電容器， 各該鐵電電容器包含該下電極膜、該鐵電膜與該上電極 膜。 1 9· 一種半導體記憶裝置之製造方法，包含以下步 驟： (a )在一記憶單元陣列區與該記憶單元陣列區外部之
    560053 _祖-91111307__生 L 曰 六、申請專利範圍 """" """"' ' — 一連接區中形成複數個M0S電晶體，其中該記憶單元陣 區中之該等M0S電晶體之密度實質上係與該連^區 等M0S電晶體之密度相同； 〃 、（b)形成一層間絕緣膜用以覆蓋該等M〇s電晶體，同時 形成複數條導熱路徑，每一條導熱路徑係從該等M〇s電晶 體之其中一個延伸以通過該層間絕緣膜； (c) 隔著該層間絕緣膜在一個爭導體基板之上形成一 下電極膜，以與該等導熱路徑連接； (d) 在該下電極臈上形成一鐵電膜，同時經由在該半 導體基板之一側上的該等導熱路徑均勻加熱該下電極膜； (e )在該鐵電膜上形成一上電極膜；以及 (f )在該記憶單元陣列區中形成複數個鐵電電容器， 各該鐵電電容器包含該下電極膜、該鐵電膜與該上電極 膜。 2 0 ·如申請專利範圍第丨9項所述之半導體記憶裝置之 製造方法，其中該（b)形成步驟更包含下述步驟： 在該連接區外部之一周邊電路區之該層間絕緣膜中形 成複數條額外導熱路徑，其乃符與該連接區中之該等導埶 路徑連接。 、 w
    修正I舖右ί
    m^r ο s d
    spss^ 5iflitt^tl 第/頁
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