TW511177B - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
TW511177B
TW511177B TW090118881A TW90118881A TW511177B TW 511177 B TW511177 B TW 511177B TW 090118881 A TW090118881 A TW 090118881A TW 90118881 A TW90118881 A TW 90118881A TW 511177 B TW511177 B TW 511177B
Authority
TW
Taiwan
Prior art keywords
layer
type
preamble
impurity
collector
Prior art date
Application number
TW090118881A
Other languages
English (en)
Inventor
Tomoko Matsushiro
Hidetaka Hattori
Akio Nakagawa
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=18779780&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=TW511177(B) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW511177B publication Critical patent/TW511177B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Description

511177 A7 B7 五、發明説明(彳) 【發明所屬之技術領域】 ( (請先閲讀背面之注意事項再填寫本頁) 本發明爲有關耐高壓半導體裝置,特細是使用在 IGBT等動力裝置。 【先前技術】 以形成在磊晶基板上的穿透型I G B T爲例,就以往 的耐高壓縱型半導體裝置加以說明。 第2 6圖爲表示形成在磊晶基板上的以往穿透型 I G B T的電池部剖面。 ,^磊晶基板是由P型半導體基板(P型集極層)1 1與 磊晶成長法形成於半導體基板1 1上的N型磊晶層所構成 。本例的磊晶層是由N型緩衝層1 2及N型漂移層(活性 層)1 3所構成。比如,半導體基板1 1中的P型不純物 濃度設定爲7 · 5 X 1 0 1 8 a t 〇 m s / c m 3左右,緩衝 層1 2中的N型不純物濃度設定爲2 . 7 x 1 Ο 1 7 a t 〇 m s / c m 3左右,漂移層1 3中的Ν型不純物濃度 設定爲 1 · 3 5x.l014a t oms/cm3 左右。 經濟部智慧財產局員工消費合作社印製 在漂移層1 3的表面領域形成P型基本層1 4。在P 型基本層1 4內形成N型射極層1 5及P+型基極取出層 1 6。又在漂移層1 3內鄰接在P型基本層1 4形成N + 型低電阻層1 7 ‘。
然而,比如P型基本層1 4中的P型不純物濃度設定 爲4 · 〇xl017a t oms/cm3左右,N+型射極層 1 5中的N型不純物表面濃度設定爲1 · 2 7 X 1 0 2 Q 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) — -4疆 511177 Α7 Β7 五、發明説明(2) (請先閱讀背面之注意事項再填寫本頁) a t oms/cm3左右,P +型基極取出層1 6中的P型 不純物表面濃度設定爲2 · 8xl019a t oms/cm3 左右’ N+型低電阻層1 7中的N型不純物表面濃度設定 爲 5 · 〇xl〇15a t oms/cm3 左右。 接觸在N+型射極層1 5及P+型基極取出層1 6上 形成射極電極1 8,以絕緣膜1 9爲介在P型基本層1 4 上形成閘電極2 0。而集極電極2 1形成在半導體基板背 面。 【發明所欲解決之課題】, 包括上述I G B T的以往動力裝置,均採用磊晶基板 。但是磊晶基板的製造成本高,以致縱型半導體裝置的價 格居高不下。 / 又爲提升動力裝置的斷接特性,執行所謂使用期限( life Ume)控制。使用期限愈短惫可能達成高速斷接,比如 以往將使用期限由5〜1 0 // s縮短爲1 〇· 0 n s。 經濟部智慧財產局員工消費合作社印製 但是如眾所知,動力裝置的斷接特性與接通特性是爲 優劣互動相關關係。換言之,廣升斷接特性,則接通電壓 變高,致使接通特性劣化。 此外,這種矛盾關係,不但在具有緩衝層的上述穿透 型裝置,比如在不具有緩衝層的穿透型裝置或溝槽閘型裝 置亦會發生。 本發明是以降低矛盾關係爲目標,其目的在對於 I G Β Τ等動力裝置,以實現低製造成本且以不劣化接通 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) -5- 511177 A7 B7 五、發明説明(3) 特性而提升斷接特性。 【用以解決課題之手段】 本發明的半導體裝置爲具有第1導電型的第1基本層 ,及形成於前記第1基本層任一面的第2導電型集極層, 及形成於前記第1基本層與前記集極層間的第1導電型的 緩衝層,及選擇性地形成於前記第1基本層另一面的第2 導電型的第2基本層,及形成於前記第2基本層內的第1 導電型射極層,及形成於位在前記射極層與前記第1基本 層間的前記第2基本層的第1表面領域上的閘電極。前記 第1基本層爲半導體基板所構成,前記集極層、前記第2 基本層及前記射極層,係分別由前記半導體基板內的擴散 層所構成,前記集極層的擴散深度設定在1 // m以下。 前記第1表面領域成爲電場效應電晶體的通道領域, 且在前記通道領域,形成與前記第2基本層相異之前記第 2導電型不純物層。 在前記第2基本層的第2表面領域形成溝槽,前記射 極層爲沿著前記溝槽的緣部配置。 前記第1基本層的另一面,以鄰接在前記第2基本層 配置,形成具有低於前記第1基本層電阻値的第1導電型 低電阻層。 設定前記第1基本層的厚度爲L,前記第1基本層、 前記集極層、前記緩衝層、前記第2基本層、前記射極層 及前記閘電極所構成電池的半型大小尺寸爲W時,滿足8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -6- 511177 A7 ____B7____ 五、發明説明(4) xw> L關係。又前記半導體基板的厚度在7 0 以下 〇 (請先閲讀背面之注意事項再填寫本頁) 本發明的半導體裝置爲具有第1導電型的第1基本層 ,及形成於前記第1基本層任一面的第2導電型集極層, 及形成於前記第1基本層與前記集極層間的第1導電型的 緩衝層,及選擇性地形成在前記第1基本層另一面的第2 導電型的第2基本層,及形成在前記第2基本層內的第1 導電型射極層,及形成於位在前記射極層與前記第1基本 層間的前記第2基本層的第1表面領域上的閘電極。並滿 足5^bDP·QP/bDN·QN(QN爲前記緩衝層 的劑量,b D N爲前記緩衝層內的擴散係數之平均値, Q P爲前記集極層的劑量,b D P爲前記集極層內的擴散 係數之平均値)的條件。 前記第1基本層爲半導體基板所構成,前記集極層、 前記第2基本層及前記射極層,分別由前記半導體基板內 的擴散層所構成,前記集極層的擴散深度設定爲1 μ m以 下。 經濟部智慧財產局員工消費合作社印製 前記半導體基板的厚度設定爲7 〇 m以下,前記緩 衝層中的不純物濃度最高値設定在5 X i 0 1 6 a t 0 m s / c m 3以上。 本發明的半導體裝置製造方法,是適用於在一晶片內 形成動力裝置及控制部的半導體裝置,使用一個蝕刻幕罩 ’以離子注入法在前記動力裝置的形成領域及前記控制部 的形成領域,同時注入不純物’在前記動力裝置的形成領 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇ΙΪ97公釐f一 - 511177 A7 ____B7_ 五、發明説明(5) 域,形成構成前記動力裝置的一部分之第1不純物層,同 時在前記控制部的形成領域,形成構成控制元件的一部分 之第2不純物層,等步驟。 前記不純物爲N型不純物,前記第1不純物層爲 I G B T的射極層,前記第2不純物層爲N通道電場效應 電晶體(field effect transistor)的源極(source) / 汲極( d r a i η )領域。 前記不純物爲P型不純物,前記第1不純物層爲 I G B T的集極層,前記第2不純物層爲P通道電場效應 電晶體的源極/汲極領域。 前記不純物爲N型不純物,前記第1不純物層爲 I G B T的射極層,前記第2不純物層爲N P N型雙極電 晶體(bipolar transistor)的集極領域及射極領域。 前記不純物爲P型不純物,前記第1不純物層爲 I G B T的集極層,前記第2不純物層爲P N P型雙極電 晶體的射極領域及集極領域。 前記I G B T爲到橫型。 本發明的半導體裝置製造方法,是適用於在一晶片內 形成動力裝置及控制部的半導體裝置,在前記動力裝置的 形成領域與前記控制部的形成領域分別形成導電膜,使用 一個蝕刻幕罩,以R I E飩刻前記導電膜,將成爲部分前 記動力裝置的第1電極形成於前記動力裝置的形成領域, 並將成爲部分控制元件的第2:電極形成於前記控制部的形 成領域,等步驟。 本紙張尺度適用中國國家標準(CNS ) A4ft格(210X297公釐) —" -8- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 511177 Α7 Β7 五、發明説明(6 ) 前記第1電極爲I GBT的閘電極,前記第2電極爲 電場效應電晶體的閘電極。 【發明之實施形態】 參照圖面,將本發明的半導體裝置及其製造方法詳述 如下。 〔第1實施形態〕
第1圖爲有關本發明第1實施形態的穿透型I G B T 電池部的剖面。 本實施形態的縱型裝置特徵之一爲P型射極層厚度薄 ,採用所謂低注入射極構造,其二爲調節N型漂移層(活 性層)厚度以確保其耐壓性。 以下就上述特徵,對裝置構造加以說明。 在N型半導體基板1 1的一面(或背面)形成P +型 集極層(在背面爲射極層)1 0及N型緩衝層1 2。P + .型集極層Γ 0及N型緩衝層1 2,是分別以離子注入等方 法將不純物注入半導體基板1 1內所形成。 P+型集極層10的深度(厚度)被設定在1·0 // m以下,比如,〇 · 1〜1 · 〇 // m範圍內,P +型集 極層1 0的表面濃度被設定爲2xl 017a t oms/ (:1113〜1\1〇2〇3 1:01118/(:1113範圍內。但是? + 型集極層1 0的適當表面濃度乃依照P+型集極層1 0的 深度而決定。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 -9 - 511177 A7 _____B7 _ 五、發明説明(7 ) 如此,以低劑量離子注入形成P +型集極層1 0,且 降低P +型集極層1 0的深度,以實現低注入射極構造。 低注入射極構造,主要採用在無緩衝層的非穿透型裝 置,其運作原理是因P+型集極層1 0對於N型漂移層( 活性層)1 3的正孔(hole )注入量較少,可以實現高速斷 接。 如此,本發明爲提升斷接特性而採用低注入射極構造 ,所以不需以往的使用期限控制,可防止使用期限控制所 引起的接通特性劣化。 另外,爲防止有關本實施形態的縱型裝置受到逆偏壓 時的破壞,以N型漂移層(活性層)1 3的厚度控制逆偏 壓狀態時的元件耐壓度。 比如,N型漂移層(活性層)1 3的不純物濃度設定 爲適當値時,一般約可由1 0 μ m厚度確保1 〇 〇 V的耐 壓度。換言之,將N型漂移層(活性層)1 3的厚度設定 爲1 0 // m即可確保1 0 0 V的耐壓度,設定爲2 0 A ηι 即可確保2 0 0 V的耐壓度。一般如將N型漂移層的厚度 設定爲1 0 X I ( I爲正數)μ m,即可確保(1 〇 0 X I )V的耐壓度。 不過平面型時,N型漂移層1 3的厚度L與半型電池 尺寸W,在60 0V系元件中,分別被設定爲6 XW與L 相等或非常近似値,較爲理想。亦即,爲確保耐壓6 〇 〇 V時,L需等於6 0 μ m,所以半型電池尺寸W爲1 0 Ijl m ° 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -10- 511177 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(8 ) 又,確保6 0 〇 V耐壓狀態下,將半型電池尺寸W設 定爲1 〇 // m以下時’元件的特性改善(接通電壓的低減 )會加速。此原因爲閘與閘間的接合場效電晶體電阻增加 ,所以將半型電池尺寸W再加以縮小,亦無法降低接通電 壓。總之,僅縮小電池間距求其小型化,對於降低接通電 _並無助益。另外’ I G B T的接通電阻在通道電阻中所 占比率相當大,所以縮短通道對於接通電壓的低降有良好 效果。 考慮以上各點,及耐壓度與縮短通道以防止破壞’根 據模擬結果,N型漂移層1 3的厚度L與半型電池尺寸W 的關係被設定爲滿足8 X W > L。比如,確保6 Ο Ο V耐 壓度時,半型電池尺寸W可縮小至7 · 5 //m。 N型緩衝層1 2的厚度’如設定爲1 5 # m左右時’ N型緩衝層1 2中的N型不純物濃度可設定爲’比如’ 2 . 7x1 〇17a t oms/cm3左右。N型漂移層(活 性層)1 3的厚度,:如設定爲5 2 · 5 // m左右時,N型 緩衝層1 3中的不純物濃度可設定爲,比如,1 · 3 5 X 1014atoms/cm3左右。 在N型漂移層1 3的表面領域形成P型基本層1 4。 在P型基本層14內形成N+型射極層15及P+型基極 取出層1 6。又,N型漂移層1 3內,以鄰接在P型基本 層1 4形成N +型低電阻層1 7。 然後,比如,P型基本層1 4的深度可設定爲4 · 5 左右,p型基本層1 4中的P型不純物表面濃度設定 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 -11 - 經濟部智慧財產局員工消費合作社印製 511177 A7 B7_ 五、發明説明(9) 爲4 · 〇xl〇17a t oms/cm3左右。又N+型射極 層1 5的深度可設定爲〇 · 3//m左右,N +型射極層 1 5中的N型不純物表面濃度設定爲1 · 2 7 XI 02〇 a t oms/cm3 左右。 又如,P+型基極取出層1 6的深度可設定爲2 · 5 左右,P+型基極取出層1 6中的P型不純物表面濃 度設定爲2 · 8xl019a t oms/cm3左右。又N + 型低電阻層1 7的深度可設定爲4 · 5 //m左右’ N +型 低電阻層1 7中的N型不純物表面濃度設定爲5 · 0 X l〇15a t oms/cm3 左右。 接觸在N+型射極層1 5上及P+型基極取出層1 6 上形成射極層1 8,P型基本層(通道領域)1 4上以閘 絕緣膜1 9 A爲介形成閘電極2 0。在N +型低電阻層 1 7上形成相當厚度的場絕緣膜1 9。又半導體基板1 1 背面形成集極電極2 1。 有關本發明第1實施形態的穿透型I G B T,是採用 所謂低注入射極構造的薄厚度P型射極層。因此,不必爲 提升斷接特性而需要使用期限控制,即可防止使用期限控 制所引起的接通特性之劣化。 又,有關本發明第1實施形態的穿透型I G B T,是 調整N型漂移層(活性層)的厚度以確保耐壓度。又, I G B T電池的通道縮短化對於接通電壓低減有貢獻,特 別是形成滿足8 X W > L電池時,可同時實現特性提升( 接通電壓的低減)與充分確保耐壓度。 本^張尺度適用中國國家標準( CNS ) A4規格(210X297公釐) ^ -12- ---------0------1T------ (請先閲讀背面之注意事項再填寫本頁) •經濟部智慧財產局員工消費合作社印製 511177 A7 B7 五、發明説明(1〇ί 〔第2實施形態〕 第2圖爲有關本發明第2實施形態的穿透型I G Β Τ 電池部的剖面。 有關本實施形態的縱型裝置爲上述第一實施形態所相 關的穿透型I G Β Τ變形例,且含有上述第一實施形態相 關的穿透型IGBT全部特徵。 並且,本實施施形態的縱型裝置,除上述第一實施形 態所相關的穿透型I G Β Τ之特徵外,爲防止I G Β Τ電 池的通道短化時所產生的破壞,在I G Β Τ電池的通道部 追加Ρ型不純物層2 2爲其特徵。 如果僅將I G Β Τ電池的通道短化時,因其短化而容 易產生破損。本實施形態,.爲不改變I G Β Τ電池的臨界 値V t h並有效防止破壞,利用C Μ〇S製程( complementary metal oxide semiconductor process),在 1 G Β T電池的通道部追加P型不純物層2 2。 此處所稱C Μ 0 S製程,是指在通道部分注入離子之 後,形成閘氧化膜及閘電極的製程。此時Ρ型不純物層 2 2的表面濃度設定爲不超過“0 3(1^匕1..〇\1(1^ semiconductor)電晶體的臨界値V t h。 第3圖爲表示I GBT電池部表面部(橫方向)的不 純物濃度分布剖面。 I G Β T電池通道的P型基本層1 4端部之P型不純 物濃度分布並不均勻,具有明顯變化。原因爲P型基本層 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------0------1T------ (請先閲讀背面之注意事項再填寫本頁) -13- 經濟部智慧財產局員工消費合作社印製 511177 A7 ___B7 五、發明説明( 1 4是由離子注入與熱擴散所形成之故。結果I G B T電 池在進行通道縮短化時’通道部的濃度分布剖面,如圖所 示具有大變化傾度(實線)。如此,容易引起穿透等的元 件破壞。 因此,本實施形態是在I G B T電池的通道部,重新 以離子注入與熱擴散,形成P型不純物層2 2。結果,在 I G B T電池通道部的劑量得以追加,且I G B T電池的 通道濃度分布剖面亦得均勻化(虛線),可防止元件的破 壞與通道短化的接通電壓低降。 如此,有關本實施形態的縱型裝置,因具有P型不純 物層2 2,不需改變I G B T電池的臨界値即可降低通道 電阻,降低接通電壓。此外,在本實施形態的縱型裝置亦 使用薄型半導體基板,且採用低注入射極構造,所以不需 要使用年限控制亦可達成高速斷接效果。 〔第3實施形態〕 第4圖爲有關本發明第3實施形態的穿透型I G B T 電池部剖面。 有關本實施形態的縱型裝置亦爲上述第一實施形態所 相關的穿透型I G B T變形例,且含有上述第一實施形態 相關的穿透型I G B T全部特徵。 並且,本實施施形態的縱型裝置,除上述第一實施形 態所相關的穿透型I G B T之特徵外’更具有將N +型低 電阻層1 7上的場絕緣膜1 9以L 0 C 0 S法的氧化膜構 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 9 -------?τ------ (請先閲讀背面之注意事項再填寫本頁) -14- 511177 A7 B7 五、發明説明(d 成的特徵。 比如,在CMOS製程中,通常因CMOS部分的裝 置之製造工程採用L〇C 0 S法的氧化工程,所以有關本 實施形態的縱型裝置亦採用C Μ 0 S製程,且可採用 L〇C〇S法的氧化工程。因L 0 C〇S氧化膜的一部分 會崁入半導體基板1 1內,所以可確保充分厚度與緩和半 導體基板1 1上的落差,結果可防止配線的切斷等優點。 如此,有關本實施形態的縱型裝置,因採用 LOCOS氧化膜爲場絕緣膜1 9,可緩和半導體基板 1 1上的落差。又本實施形態的縱型裝置,爲使用薄型半 導體板且採用低注入射極構造’可不需使用期限控制’可 達成高速斷接的效果。 〔第4實施形態〕 第5圖爲有關本發明第4實施形態的穿透型I G B T 電池部的剖面。 有關本實施施形態縱型裝置’爲上述第3實施形態所 相關的穿透型I G B T變形例,且含有_h述第3實施形態 相關的穿透型I G B T全部特徵。 並且,本賓施形態的縱型裝置’除上述第3實施形態 所相關的穿透型I G BT之特徵外’更具有在P +型基極 取出層1 6的表面部形成溝槽2 .3 ’以提升斷接特性的特 徵。亦即,在P +型基極取出層1 6的表面部形成溝槽 2 3,使斷接時正孔(hole )的排出可進行得更通順。因此 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐1 ----IHIL·! (請先閲讀背面之注意事項再填寫本頁)
、tT 經濟部智慧財產局員工消費合作社印製 -15· 經濟部智慧財產局員工消費合作社印製 511177 A7 ______B7 ___ 五、發明説明(13> ,可實現高速斷接。 溝槽2 3可由多種方法形成。比如,在C Μ 〇 S製程 中採用L〇C〇S工程時,可利用此L 0 C〇S工程同時 形成溝槽2 3。 也就是在LOCOS工程形成LOCOS氧化膜19 時,同時在P+型基極取出層上形成LOCOS氧化膜。 然後,比如在元件周邊部(形成I G B T電池領域以外領 域),爲形成N +擴散層對L 0 C 0 S氧化膜1 9進行蝕 刻。此時,對於P +型基極取出層1 6上的L 0 C〇S氧 化膜亦加以飩刻,即可形成溝槽2 3。 關於C Μ 0 . S製程,將在後文詳述。 如此,有關本實施形態的縱型裝置,是採用 LOCOS氧化膜爲場絕緣膜19 ,而且利用LOCOS 氧化膜在P +型基極取出層1 6表面形成溝槽2 3 °如此 ,斷接時正孔的排出可進行得更爲通順而達成高速斷接。 〔第5實施形態〕 第6圖爲有關本發明第5實施形態的穿透型I G B τ 電池部的剖面。 有關本實施施形態縱型裝置的特徵,爲I G Β Τ電池 部的閘絕緣膜1 9 Α與閘電極2 0,及元件周邊部的閘絕 緣膜1 9 B與閘電極2 0 B,分別由相同材料同時形成。 換言之,依照本實施形態相所關的縱型裝置,是採用 C Μ 0 S製程,在不需大幅增加製造工程狀況下,可與 本紙張尺度適用中.國國家標準(CNS ) Α4規格(210Χ297公釐) ---0------1Τ------ (請先閲讀背面之注意事項再填寫本頁) -16- 經濟部智慧財產局員工消費合作社印製 511177 A7 B7 五、發明説明(14) I G B T電池部的I G B T電池同時形成元件周邊部的 Μ〇S電晶體。 此外,本實施形態不僅適用於具有緩衝層的穿透型裝 置,亦適用於無緩衝層的穿透型裝置或溝槽閘型裝置。又 本實施形態適用於縱型裝置亦適用於橫型裝置。 以下就本實施形態相關的動力裝置製造方法的具體例 加以說明。 首先如第7圖所示,以熱氧化法在Ν型半導體基板( 成爲Ν型漂移層1 3 ) 1 1上形成氧化膜3 1。 之後如第8圖所示,以P E P ( photo engraving p r o c e s s )在氧化膜3 1上形成抗蝕圖案,以此抗蝕圖案做 爲蝕刻幕罩,以R I E將I G B T電池部的氧化膜3 1去 除。去除抗蝕圖案後以離子注入法將N型不純物(比如磷 )注入半導體基板1 1內。 然後如第9圖所示,以熱氧化法在半導體基板1 1上 ,再度形成氧化膜3 2。此時半導體基板內已形成N +型 低電阻層1 7。 然後如第1 0圖所示,在氧化膜3 1上形成抗蝕圖案 ,以此抗蝕圖案做爲蝕刻幕罩,將元件周邊部的部分氧化 膜3 1去除。然後去除抗鈾圖案,且以熱氧化法將裸露在 元件周邊部的半導體基板1 1上形成薄氧化膜3 3以抑制 離子注入時的損傷。之後,以離子注入法將P型不純物( 比如硼)注入半導體基板1 1內。 然後如第1 1圖所示,以熱氧化·擴散法’在半導體 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------0—-----1T.------ (請先閲讀背面之注意事項再填寫本頁} -17- 經濟部智慧財產局員工消費合作社印製 511177 A7 ___B7_ 五、發明説明(^ 基板1 1內形成P型不純物層3 5。 然後如第1 2圖所示,以P E P在氧化膜3 4上形成 抗蝕圖案,以此抗蝕圖案做爲鈾刻幕罩,將I G B T電池 部及元件周邊部的氧化膜3 4去除。 之後如第1 3圖所示,去除抗蝕圖案且以熱氧化法, 將裸露在I G B T電池部及元件周邊部的半導體基板1 1 上,形成薄氧化膜3 3以抑制離子注入時的損傷。之後以 離子注入法將P型不純物(比如硼)注入半導體基板1 1 內。 然後如第1 4圖所示,以熱氧化·擴散法,在半導體 基板1 1內形成P型不純物層(P型基本層)1 4。 然後,再度進行去除I G B T電池部的氧化膜,形成 注入離子時抑制損傷的薄氧化膜之後,以離子注入法將P 型不純物(比如硼)注入半導體基板1 1內。 然後如第1 5圖所示,以熱氧化·擴散法,在半導體 基板1 1內形成P型不純物層(所謂N通道注入層)3 6 〇 然後如第1 6圖所示,以熱氧化法在半導體基板1 1 上形成薄氧化膜(閘氧化膜)。 之後,全面形成多晶矽(poly silicon )膜。又以P E P 在多晶砂膜上形成抗鈾圖案,以此抗鈾圖案做爲鈾刻幕罩 蝕刻多晶矽膜。最後在I G B T電池部形成閘電極2 0。 然後如第1 7圖所示,以抗蝕圖案做爲蝕刻幕罩,以 離子注入法將P型不純物(比如硼)注入半導體基板1 1 本紙張尺度適用中周國家標準(CNS ) A4規格(210X297公釐) 一一"" ----------0-------1T------ (請先閱讀背面之注意事項再填寫本頁) -18- 經濟部智慧財產局員工消費合作社印製 511177 A7 B7 五、發明説明(1θί 內。之後,再以其他抗蝕圖案做爲蝕刻幕罩,以離子注入 法將Ν型不純物(比如砷)注入半導體基板1 1內。但在 注入離子之前施以適當之氧化膜剝離或形成適當厚度的氧 化膜。 之後如第1 8圖所示,去除抗蝕圖案後.,如進行熱擴 散,即可在半導體基板1 1內形成Ρ+型接觸層1 6及Ν 型射極層1 5。 然後如第1 9圖所示,全面形成氧化膜3 8,再以 Ρ Ε Ρ在氧化膜3 8上形成抗蝕圖案,以此抗蝕圖案做爲 餓刻幕罩’飽刻氧化膜3 8形成接觸窗(contact hole)。 之後,在氧化膜3 8上形成電極(比如鋁),加以圖案蝕 刻,形成射極電極1 8及其他電極3 9。 由以上的製程,完成有關本發明縱型裝置的任一面之 構造。另外,有關本發明縱型裝置的另一面(背面)之構 造,是以離子注入、熱擴散或雷射退火等,對注入半導體 基板1 1內的離子施以活性化以完成。 又利用磊晶基板,亦可完成背面構造 依照這種製造方法’如採用C Μ 0 S製程,可以以同 製程(共通製程)形成I G Β Τ電池部與其控制電路(比 如以多晶砂形成電路等)。因此不致於大幅增加製程,可 降低製造成本。 另外,有關本發明的製造方法(C Μ〇S製程),不 僅是縱型動力裝置,對於橫型動力裝置(比如採用 LOCOS工程的SO I — CMOS製程的耐高壓I pd 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)' ------ I.^ I— 11訂. I ^ I (請先閱讀背面之注意事項再填寫本頁) -19- 經濟部智慧財產局員工消費合作社印製 511177 A7 B7 五、發明説明(17) (intelligent power device)之製造法)。 〔第6實施形態〕 第2 0圖爲有關本發明第6實施形態的穿透型 I G B T電池部的剖面。 在N型半導體基板11的一面(背面),形成P+型 集極層(射極層)1 0及N型緩衝層1 2。P+型集極層 1 0及N型緩衝層1 2,可由離子注入法將不純物注入半 導體基板1 1加以形成。 本實施形態的裝置,亦如同上述第1實施形態的裝置 ,採用所謂低注入射極構造。亦即,P +型集極層1 0的 表面濃度設定在1 χ1 〇18a t oms/cm3〜1 X 1 〇2〇a t oms/cm3範圍內,P+型集極層1 〇的 深度(厚度)設定在〇 · 1〜1 · 〇 # m範圍內。 N型標移層(活性層)I1 3的厚度,依元件的耐壓而 設定,比如,爲確保6 0 0 V左右的耐壓度時,N型漂移 層(活性層)1 3的厚度可設定在6 0 // m左右。 P型基本層1 4形成於N型漂移層1 3的表面領域。 在P型基本層1 4內形成N +型射極層1 5與P +型基極 取出層(接觸層)1 6。又在N型漂移層1 3內形成鄰接 於P型基本層1 4的N +型低電阻層1 7。N +型低電阻 層 17 是爲降低 J F E T (junction field effect transistor, 接面場效電晶體)效果而設置。 接觸在這些N +型射極層1 5上及P +型基極取出層 本紙張尺度適用中國國家標準(CNS ) A4規格(210'〆297公釐) ?T (請先閱讀背面之注意事項再填寫本頁) -20- χΠ77 Α7 _Β7 五、發明説明(18) 1 6上形成射極電極1 8,在Ρ型基本層(通道領域) 1 4上,以閘絕緣膜1 9 Α爲介形成閘電極2 0。閘電極 2 〇覆有絕緣膜1 9 B,以防止射極電極1 8與閘電極 2 〇的短路。又半導體基板1 1背面有集極電極2 1形成 〇 此外,在上述的I GBT,是由N型漂移層1 3、P 型基本層1 4、N +型射極層1 5、閘絕緣膜1 9 A及閘 電極2 0構成N通道Μ 0 S電晶體,當在電極2 0施加閘 電壓時,Ρ型基本層1 4表面會形成通道,供電子由Ν + 型射極層1 5注入Ν型漂移層1 3。 以下,就上述I G Β Τ的運作加以說明。 將接通運作的進行情形說明如下。 首先在射極電極18與集極電極21之間施加集極電 壓V C Ε狀態下,在射極電極1 8與閘電極2 0之間施加 指定的正聞電壓(接通電壓)V G Ε時,Ρ型基本層1 4 表面領域(通道領域)的導電型會由Ρ型反轉爲Ν型,形 成Ν通道。然後經此通道,由Ν +型射極層1 5向Ν型漂 移層(基本層)13注入電子。 又被注入Ν型漂移層1 3的電子,將朝向挾住Ν型緩 衝層1 2的Ρ +型集極層1 0與Ν型漂移層1 3所構成的 二極體以尋向方向偏移,所以正孔將由Ρ +型層1 0經由 Ν型緩衝層1 2注入Ν型漂移層1 3。 結果因傳導率解調使Ν型漂移層1 3的電阻大幅低減 ,因而主電流可在射極電極1 8與集極電極2 1之間流通 張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) ' (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -21 - 經濟部智慧財產局員工消費合作社印製 511177 A7 B7 五、發明説明(以 〇 將斷接運作的機制說明如下。 首先對閘電極2 0施加低於射極1 8電壓的電壓,比 如射極1 8的電壓爲Ο V時,施加負電壓。如此可使形成 於P型基本層1 4表面領域(通道領域)的N通道(反轉 層)消除,而停止由N+型射極層1 5對N型漂移層1 3 的電子注入。 結果使積蓄在N型漂移層1 3的一部分正孔經由P型 基本層1 4、1 6排出射極電極1 8,且殘餘部分與電子 再結合而消滅,因此遮斷流經射極電極1 8與集極電極 2 1間的主電流。 將電流放大率h F E定義爲集極電流I c除以電子電 流I e値,如(1 )式所示。 hFE=Ic/Ie ...... (1) 本發明人,發現在斷接過程中,電流放大率h F E的 極大値依N型緩衝層1 2的劑量與厚度,及p型集極層 1 0的劑量與厚度而變化,再1以電流放大率h F E的極大 値與下降時間(fall time ) t f有密切相關性。 以下就此關係加以詳述。 第2 1圖爲表示下降時間的電流波形,縱座標爲電流 値,橫座標爲時間。 ①爲設定N型緩衝層厚度爲1 · 2/zm,其劑量 1 · 8xl013a t oms/cm2,P型集極層厚度爲 0 · 3//m,其劑量 6 · 2xl013a t oms/cm2 的 本紙張尺度適财目目家標準(〇叫八4規格(210/297公菱) ' ""— (請先閱讀背面之注意事項再填寫本頁) -22- 經濟部智慧財產局員工消費合作社印製 511177 A7 B7___ 五、發明説明(2〇) 裝置之電流波形。 ②爲設定N型緩衝層厚度爲1 · 2/im ’其劑量 1 · 8xl013a t oms/cm2,P型集極層厚度爲 0 · 3//m,其劑量 2 · 2xl014a t 〇ms/cm2 的 裝置之電流波形。 換言之①與②爲表示N型緩衝層的厚度與劑量及P型 集極層的厚度之各數値加以固定,變動P型集極層的劑量 時,兩種裝置之電流波形。 由該圖求出各裝置的下降時間t f在’①的狀況(P 型集極層的劑量爲6 · 2 X 1 0 1 3 a t 〇 m s / c m 2 )時 爲1 43n s e c,②的狀況(P型集極層的劑量爲 2 · 2xl014a toms/cm2)時爲 395nsec 〇 如上所記,可知下降時間t f因P型集極層的劑量變 動而變化。以下就P型集極層的劑量變動影響下降時間 t f的變化原因加以說明。 第2 2圖爲表示斷接時的電流放大率h F E的時間變 移’縱座標爲電流放大率h F E,橫座標爲時間。 在此,①爲與第2 1圖之①的電流波形同一條件時的 波形,②爲與第2 1圖之②的電流波形同一條件時的波形 。易言之,①爲表示P型集極層的劑量爲6·2X1013 a t 〇 m s / c m 2的波形’②爲表示P型集極層的劑量爲 2 · 2xl〇14a t oms/cm2的波形。又第2 1圖與 第2 2圖的橫座標(時間)係相互對應。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) '〜' 一 -23- ---------0------1T-----ίφ— (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 511177 A7 B7___ 五、發明説明(21) 由該圖可知,電流値大致一定(第2 1圖之1 5A附 近)時,①及②的電流放大率h F E大致爲一定,且①的 電流放大率h F E與②的電流放大率h F E亦幾無差別。 但是,由斷接運作而電流値開始降低時,電流放大率 h F E亦逐漸增加。比較①與②可知,下降時間t f (或 斷接期間)較長的②時的電流放大率h F E値比下降時間 t f (或斷接期間)較短的①時的電流放大率hFE爲大 〇 易言之,①時電流放大率h F E的極大値約爲3,相 對應的②之電流放大率h F E的極大値爲8左右。 又電流放大率h F E爲極大値時,斷接過程時的電子 電流與穩定時的電子電流相比,雖差別不大,但如②時, 其電流放大率h F E的極大値約達8左右時,如(1 )式 所示,集極電流I c爲電子電流I e的8倍,此爲促使斷 接期間增加的原因。 關於電流放大率h F E的極大値與下降時間t f (或 斷接期間)的關係,進一步加以說明如下。 第2 3及2 4圖,分別表示斷接時的電子電流I e與 集極電流I c的電流波形,縱座標爲電流値,座標爲時間 〇 此外,第2 3圖爲表示對應於第2 1及2 2圖的①條 件之波形,第2 4圖圖爲表示對應於第2 1及2 2圖的② 條件之波形。又第2 3及2 4圖的橫座標(時間)係對應 於第2 1及2 2圖的橫座標(時間)。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) '~~一 -24- n II I 訂 I n n (請先閱讀背面之注意事項再填寫本頁) 511177 A7 _______B7_ 五、發明説明( ①的電流放大率h F E變化範圍如第2 2圖所示,約 爲1 · 6〜3 (極大値3產生在電流波形尾部4 2 〇 n s e c —帶),如第2 3圖所示,對電子電流I e的集 極電流I c放大率比較小,結果如第2 1圖所示,可縮短 下降時間t f (或斷接期間)。 相較之下,②的電流放大率h F E變化範圍如第2 2 圖所示,約爲1 · 8〜8 (極大値8產生在電流波形尾部 800nsec—帶)’如第24圖所示,對電子電流 1 e的集極電流I c放大率,比較大,結果如第2 1圖所 示,下降時間t f (或斷接期間)變得非常長。 由上面的說明,得知斷接過程中,電流放大率h F E 的極大値是隨P型集極層的劑量而變化,且此電流放大率 h F E是與下降時間t f (或斷接期間)密切相關。 在此,包括如第2 0圖所示的I G B T動力裝置,比 如,被要求將下降時間t f設在一定値以下。一般情形下 ,要求下降時間t f在2 0 0 n s e c左右或以下。如此 ’可將斷接損失Ε ό f f降低(比如,1 ni j左右或更低 値)。 本發明人’爲滿足這些要求,參照上述模擬結果,檢 討斷接時的電流放大率h F E値。結果判明,將斷接時的 電流放大率h F E設在5以下即可滿足上述要求。 易S之’製造滿足『斷接時的電流放大率h F E在5 以下』的動力裝置,即可將下降時間設定爲足夠短(比如 2 0 0 n s e c左右或更低値),且可維持足夠小的斷接 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)— " ------ ----—— —— — — — (請先閱讀背面之注意事項再填寫本頁) -!<» 經濟部智慧財產局員工消費合作社印製 -25- 經濟部智慧財產局員工消費合作社印製 A7 -—--__!Ζ__ 五、發明説明(2^ 宇貝失(比如,1 m J左右或更低値)。 以下’就如何製造滿足『斷接時的電流放大率h F E 在5以下』的動力裝置,加以檢討。 在上述模擬中,僅就穿透型I G B T的N型緩衝層的 厚度與劑量及P型集極層的厚度加以固定,而變動p型集 極層的劑量情形加以說明。 但是’進一步檢討結果獲知,斷接時的電流放大率 h F E ’受N型緩衝層的劑量與厚度及p型集極層的劑量 與厚度變化而改變。 以下就此原由加以說明。 使用期限十分長(1//S至1 0//S)時,如果N型 緩衝層的劑量爲Q N,N型緩衝層內擴散係數的平均爲 bDN,P型集極層的劑量爲QP,p型集極層內擴散係 數的平均爲b D P時,其電流放大率h F E可由(2 )式 表示之。 hFE-bDP-QP/bDN-QN...... (2) 在此,N型緩衝層內不純物濃度的平均bNbuffer與擴 散係數的平均b D N之間,及P型集極層內不純物濃度的 平均b N c ο 11 e c t ο 1·與擴散係數的平均b D P之間,比如,具 有第2 5圖所示的一定關係。 又N型緩衝層內不純物濃度的平均bNbuffer及P型集 極層內不純物濃度的平均bNcollector,可由(3 a )式與 (3 b )式表示之。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) — 訂 (請先閱讀背面之注意事項再填寫本頁) -26- 511177 A7 B7 五、發明説明( 〔數1〕 bNbuffer
QN WN (3a)
QN
Nbuffer(x)dx bNcollector
QP WP (3b)
,WP
QP
Ncollector(x)dx 經濟部智慧財產局員工消費合作社印製 上式WN表示N型緩衝層的厚度,WP表示p型集極 層的厚度。又Nbuffer ( x )表示N型緩衝層深度方向(χ 方向)的濃度分布,Nc oil ec tor ( X )表示p型集極層深度 方向(χ方向)的濃度分布。 總之,依據(2 )式、(3 a )式、(3 b )式及第 2 5圖所不關係圖而言,斷接時的電流放大率h f E,可 由N型緩衝層的劑星QN (或濃度分布Nbuffer(x))與 厚度WN ’及P型集極層的劑量qp (或濃度分布 Ncollector ( χ ))與厚度W P加以控制。 此外,對於上述模擬結果的兩件(①與②),亦確認 滿足(2)式、(3a)式及(3b)。 因此’將N型緩衝層的劑量與厚度及p型集極層的劑 量與厚度設定在滿足『斷接時的電流放大率h F E在5以 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇χ;297公釐) ---------^-----—tr------ c請先閱讀背面之注意事項存填寫本頁) -27- 511177 Α7 Β7 五、發明説明( 下』的條件下,製造動力裝置時,即可將下降時間t f改 善爲十分短,同時也將斷接損失E 〇 f f充分變小。 又比如,N型緩衝層的劑量與厚度,及p型集極層的 劑量與厚度中至少有一項已確定時,亦可將其他未定値設 定爲滿足『斷接時的電流放大率h F E在5以下』的條件 〇 比如,N型緩衝層的劑量Q N已確定時(比如,濃度 分布Nbuffei: ( X )的高峰値設定爲5 X 1 0 1 6 a t 〇 m s / c m 3以上時),可根據此,加以決定N型緩衝層的厚度 WN,或P型集極層的劑量QP及厚度WP。 又半導體基板(晶圓)的厚度已決定時(比如,約 7 Ο μ m或以下時)’可考量此値,加以決定N型緩衝層 的厚度或P型集極層的厚度。 此外,上述第1至第6實施形態中,構成動力裝置各 層的導電型’只是一例,其他比如,將各層導電型加以顛 倒的裝置亦可獲得本發明的效果,固不待言。 【發明之效果】 如上所述,依據本發明,第一,因可使用離子注入法 形成薄而低劑量的P型集極層,且可由N型漂移層確保耐 壓度,可達成降低製造成本及不致引起接通特性的劣化, 提升接通特性。 第二,由於採用C Μ 0 S製程製造動力裝置,可以以 同一製程形成電池部與控制部而減少製造工程數(或 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公楚) 1!!—I 1#! (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -28- 511177 經濟部智慧財產局員工消費合作社印製 A 7 B7 五、發明説明( PEP數),可實現降低製造成本。 第三’將N型緩衝層的劑量與厚度及p型集極層的劑 量與厚度定在’使斷接時的電流放大率在5以下,因此可 充分縮短下降時間,也可將斷接損失充分降低。 【圖面之簡要說明】 【第1圖】有關本發明第1實施形態之I G B T剖面 圖。 【第2圖】有關本發明第2實施形態之I G B T剖面 圖。 【第3圖】第2圖之裝置的半導體基板表面部濃度分 布剖面圖。 【第4圖】有關本發明第3實施形態之I G B T剖面 圖。 【第5圖】有關本發明第4實施形態之I G B T剖面 圖。 【第6圖】有關本發明第5實施形態之I G B T剖面 圖。 【第7圖】有關本發明第6實施形態的製造方法之一 工程剖面圖。 【第8圖】有關本發明第6實施形態的製造方法之一 工程剖面圖。 【第9圖】有關本發明第6實施形態的製造方法之一 工程剖面圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) , 訂—— I ^ (請先閱讀背面之注意事項再填寫本頁) -29- 經濟部智慧財產局員工消費合作社印製 511177 A7 ___ B7__ 五、發明説明(27) 【第1 0圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第1 1圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第1 2圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第1 3圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第1 4圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第1 5圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第1 6圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第1 7圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 ^ 【第1 8圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第1 9圖】有關本發明第6實施形態的製造方法之 一工程剖面圖。 【第2 0圖】有關本發明第7實施形態之I G B T剖 面圖。 【第2 1圖】斷接時之電流波形圖。 【第2 2圖】斷接時之電流放大率圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ297公釐) ^ ' I I I 訂 (請先閱讀背面之注意事項再填寫本頁) -30- 511177 A7 B7 五、發明説明( 係圖 【第2 3圖】斷接時之電子電流與集極電流關係圖。 【第2 4圖】斷接時之電子電流與集極電流關係圖。 【第2 5圖】不純物濃度之平均與擴散係數之平均關 〇 【第2 6圖】以往之I G B T剖面圖。 【圖號說明 10: 4 · 經濟部智慧財產局員工消費合作社印製 2 7 : 8 : 8 B 9 : 9 A 0 、 P型集極層 半導體基板 N型緩衝層 N型漂移層(N型基本層) P型基本層 N +型射極層 P +型基極取出層 N +型低電阻層 射極電極 :半導體層 絕緣膜 、1 9 B :閘絕緣膜 2 0 B :閘電極 集極電極 P型不純物層 溝槽 I . , _ 訂 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -31 -

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 511177 A8 B8 C8 D8 七、申請專利範圍 1 . 一種半導體裝置,係由:具有第1導電型的第1 基本層,及形成於前記第1基本層任一面的第2導電型集 極層,及形成於前記第1基本層與前記集極層間的第1導 電型的緩衝層,及選擇性地形成於前記第1基本層另一面 的第2導電型的第2基本層,及形成於前記第2基本層內 的第1導電型之射極層,及形成於位在前記射極層與前記 第1基本層間的前記第2基本層的第1表面領域上的閘電 極,其特徵爲: 前記第1基本層爲半導體基板所構成,前記集極層、 前記第2基本層及前記射極層,係分別由前記半導體基板 內的擴散層所構成,前記集極層的擴散深度設定在1 # m 以下。 2 ·如申請專利範圍第1項所記載之半導體裝置,其 中前記第1表面領域成爲電場效應電晶體的通道領域,且 在前記通道領域,形成與前記第2基本層相異之前記第2 導電型不純物層。 3 ·如申請專利範圍第1項所記載之半導體裝置,.其 中在前記第2基本層的第2表面領域形成溝槽,前記射極 層爲沿前記溝槽的邊緣配置。 4 ·如申g靑專利範圍第1項所記載之半導體裝置,宜 中前記第1基本層的另一面,是以鄰接在前記第2基本層 配置’形成具有低於前記第1基本層電阻値的第1導電型 低電阻層。 5 ·如申請專利範圍第1項所記載之半導體裝置,其 本張Xjlit用巾關家標準(CNS ) ( 210X 297公釐)二- -----------—----ITI---—-- (請先閲讀背面之注意事項再填寫本頁) 511177 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 中如設定前記第1基本層的厚度爲L,前記第1基本層、 前記集極層、前記緩衝層、前記第2基本層、前記射極層 及前記閘電極所構成電池的一半大小之尺寸爲W時,滿足 8 X W > L之關係。 6 ·如申請專利範圍第5項所記載之半導體裝置,其 中前記半導體基板的厚度在.7 0 /im以下。 7 · —種半導體裝置,係具備第1導電型的第1基本 層,及形成於前記第1基本層任一面的第2導電型的集極 層,及形成於前記第1基本層與前記集極層間的第1導電 型的緩衝層,及選擇性地形成於前記第1基本層另一面的 第2導電型的第2基本層,及形成在前記第2基本層內的 第1導電型之射極層,及形成於位在前記射極層與前記第 1基本層間的前記第2基本層的第1表面領域上的閘電極 特徵爲: 職足 5 2bDP.QP/bDN*QN (Q N爲前記緩衝層的劑量,b D N爲前記緩衝層內 擴散係數之平均値,Q P爲前記集極層的劑量,b D P爲 前記集極層內擴散係數之平均値)之條件。 8 ·如申請專利範圍第7項所記載之半導體裝置,其 中前記第1基本層爲半導體基板所構成,前記.集極層、前 記第2基本層及前記射極層,分別由前記半導體基板內的 擴散層所構成,前記集極層的擴散深度設定在1 // m以下 〇 . 9 .如申請專利範圍第7項所記載之半導體裝置,其 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 33 - -------'9------1T------«Φ. (請先閲讀背面之注意事項再填寫本頁) 511177 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 中前記半導體基板的厚度在7 〇 //m以下。 1 〇 ·如申請專利範圍第7項所記載之半導體裝置, 其中前記緩衝層中不純物濃度的最高値設定在5 X 1 〇 1 6 a t oms/cm3 以上。 1 1 · 一種在一個晶片內形成動力裝置與其控制部的 半導體裝置製造方法,其特徵爲: 使用一個蝕刻幕罩,以離子注入法在前記動力裝置的 形成領域及前記控制部的形成領域,同時注入不純物,在 前記動力裝置的形成領域,形成構成前記動力裝置的一部 分之第1不純物層,同時在前記控制部的形成領域,形成 構成控制元件的一部分之第2不純物層。 1 2 ·如申請專利範圍第1 1項所記載之半導體裝置 的製造方法,其中前記不純物爲N型不純物,前記第1不 純物層爲I G B T的射極層,前記第2不純物層爲N通道 電場效應電晶體的源極/汲極領域。 1 3 ·如申請專利範圍第1 1項所記載之半導體裝置 的製造方法,其中前記不純物爲P型不純物,’前記第丨不 純物層爲I G B T的集極層,前記第2不純物層爲P通道 電場效應電晶體的源極/汲極領域。 1 4 ·如申請專利範圍第1 1項所記載之半導體裝的 置製造方法,其中前記不純物爲N型不純物,前記第1不 純物層爲I G B T的射極層,前記第2不純物層爲N P N 型雙極電晶體的集極領域及射極領域。 1 5 ·如申請專利範圍第1 1項所記載之半導體裝s 本紙張尺度逋用中國國家標準(CNS ) A4規格(21 OX297公釐) -34 - (請先閲讀背面之注意事項再填寫本頁) 511177 A8 B8 C8 D8 六、申請專利範圍 的製造方法’其中前記不純物爲P型不純物,前記第1不 純物層爲I G B T的集極層,前記第2不純物層爲P N P 型雙極電晶體的射極領域及集極領域。 1 6 ·如申請專利範圍第1 2至1 5任一項所記載之 半導體裝置的製造方法,其中前記I G B T爲橫型。 1 7 · —種在一個晶片內形成動力裝置及其控制部的 半導體裝置製造方法,其特徵爲: 在前記動力裝置的形成領域與前記控制部的形成領域 ,分別形成導電膜,使用一個蝕刻幕罩,以R I E蝕刻前 記導電膜,在前記動力裝置的形成領域,形成構成前記動 力裝置的一部分之第1電極,同時在前記控制部的形成領 域,形成構成控制元件的一部分之第2電極。 1 8 ·如申請專利範圍第1 7項所記載之半導體裝置 的製造方法,其中前記第1電極爲I G B T的閘電極,前 記第2電極爲電場效應電晶體的閘電極。 ΙΦ------^-----ΙΦ (請先閲讀背面之注意事項再填寫本頁) 經濟來智慧財產局員工消費合作社印製 張又度適用中國國家標準(CNS) A4規格(210X297公釐) -35 -
TW090118881A 2000-09-28 2001-08-02 Semiconductor device and its manufacturing method TW511177B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000297698A JP4750933B2 (ja) 2000-09-28 2000-09-28 薄型パンチスルー型パワーデバイス

Publications (1)

Publication Number Publication Date
TW511177B true TW511177B (en) 2002-11-21

Family

ID=18779780

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090118881A TW511177B (en) 2000-09-28 2001-08-02 Semiconductor device and its manufacturing method

Country Status (5)

Country Link
US (2) US6620653B2 (zh)
EP (2) EP2333839B1 (zh)
JP (1) JP4750933B2 (zh)
CN (2) CN100565914C (zh)
TW (1) TW511177B (zh)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4750933B2 (ja) * 2000-09-28 2011-08-17 株式会社東芝 薄型パンチスルー型パワーデバイス
CN1138307C (zh) * 2000-12-21 2004-02-11 北京工业大学 低功耗半导体功率开关器件及其制造方法
US6831329B2 (en) * 2001-10-26 2004-12-14 Fairchild Semiconductor Corporation Quick punch through IGBT having gate-controllable DI/DT and reduced EMI during inductive turn off
US7701001B2 (en) * 2002-05-03 2010-04-20 International Rectifier Corporation Short channel trench power MOSFET with low threshold voltage
US7221010B2 (en) * 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP2005057235A (ja) * 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
JP4264316B2 (ja) * 2003-09-01 2009-05-13 株式会社豊田中央研究所 半導体装置とその製造方法
JP2005354031A (ja) * 2004-05-13 2005-12-22 Mitsubishi Electric Corp 半導体装置
JP4725040B2 (ja) * 2004-06-17 2011-07-13 富士電機システムズ株式会社 Soiトレンチ横型igbt
DE112005003720T5 (de) 2005-10-12 2008-09-11 Fuji Electric Holdings Co., Ltd., Kawasaki SOI-Trench-Lateral-IGBT
US7645659B2 (en) * 2005-11-30 2010-01-12 Fairchild Korea Semiconductor, Ltd. Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same
CN101501859B (zh) 2006-08-17 2011-05-25 克里公司 高功率绝缘栅双极晶体管
JP5128100B2 (ja) * 2006-09-29 2013-01-23 三菱電機株式会社 電力用半導体装置
JP2007074002A (ja) * 2006-12-18 2007-03-22 Hitachi Ltd 半導体装置
JP5012286B2 (ja) * 2007-07-27 2012-08-29 住友電気工業株式会社 酸化膜電界効果トランジスタ
JP4265684B1 (ja) 2007-11-07 2009-05-20 トヨタ自動車株式会社 半導体装置
JP5272410B2 (ja) * 2008-01-11 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
CN101976683B (zh) * 2010-09-25 2011-12-21 浙江大学 一种绝缘栅双极型晶体管及其制造方法
CN102842502B (zh) * 2011-06-22 2015-05-13 中国科学院微电子研究所 绝缘栅双极晶体管及其制作方法
CN102856193B (zh) * 2011-06-27 2015-05-13 中国科学院微电子研究所 Igbt器件及其制作方法
CN102856192B (zh) * 2011-06-27 2015-05-13 中国科学院微电子研究所 Igbt器件及其制作方法
JP2012124536A (ja) * 2012-03-23 2012-06-28 Sumitomo Electric Ind Ltd 酸化膜電界効果トランジスタおよびその製造方法
WO2013147274A1 (ja) 2012-03-30 2013-10-03 富士電機株式会社 半導体装置の製造方法
CN102637724A (zh) * 2012-03-31 2012-08-15 上海宏力半导体制造有限公司 绝缘栅双极型晶体管
US9685335B2 (en) 2012-04-24 2017-06-20 Fairchild Korea Semiconductor Ltd. Power device including a field stop layer
US20130277793A1 (en) 2012-04-24 2013-10-24 Fairchild Korea Semiconductor, Ltd. Power device and fabricating method thereof
US10181513B2 (en) 2012-04-24 2019-01-15 Semiconductor Components Industries, Llc Power device configured to reduce electromagnetic interference (EMI) noise
CN103578983A (zh) * 2012-08-01 2014-02-12 无锡华润上华半导体有限公司 场中止型绝缘栅型双极晶体管及其制造方法
US8618576B1 (en) * 2012-08-27 2013-12-31 Infineon Technologies Ag Semiconductor device with back side metal structure
CN103855154A (zh) * 2012-12-04 2014-06-11 上海华虹宏力半导体制造有限公司 集成mosfet的igbt器件及制造方法
JP6265594B2 (ja) 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
TWI553855B (zh) * 2013-05-06 2016-10-11 台灣茂矽電子股份有限公司 功率半導體及其製造方法
CN104332495B (zh) * 2013-07-22 2017-12-15 无锡华润上华科技有限公司 一种绝缘栅双极晶体管及其制造方法
CN104332494B (zh) * 2013-07-22 2018-09-21 无锡华润上华科技有限公司 一种绝缘栅双极晶体管及其制造方法
CN104347402A (zh) * 2013-07-30 2015-02-11 无锡华润上华半导体有限公司 一种绝缘栅双极型晶体管的制造方法
US20150076652A1 (en) * 2013-09-16 2015-03-19 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device
US9252292B2 (en) 2013-09-16 2016-02-02 Infineon Technologies Ag Semiconductor device and a method for forming a semiconductor device
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
WO2016013182A1 (ja) * 2014-07-24 2016-01-28 パナソニックIpマネジメント株式会社 炭化珪素半導体素子およびその製造方法
CN106092151A (zh) * 2015-06-29 2016-11-09 苏州森特克测控技术有限公司 一种耐高压工艺设计方法及耐高压芯片
CN107425060A (zh) * 2016-05-23 2017-12-01 株洲中车时代电气股份有限公司 新型igbt结构及其制作方法
CN107564814B (zh) * 2016-06-30 2020-11-10 株洲中车时代半导体有限公司 一种制作功率半导体的方法
CN107564952B (zh) * 2016-06-30 2021-06-22 株洲中车时代半导体有限公司 一种功率半导体
CN107564815B (zh) * 2016-06-30 2021-05-14 株洲中车时代半导体有限公司 一种制作功率半导体的方法
US20190006461A1 (en) * 2017-06-29 2019-01-03 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
US11069769B2 (en) * 2017-09-07 2021-07-20 Mitsubishi Electric Corporation Semiconductor device
JP7488153B2 (ja) * 2020-09-03 2024-05-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE58909474D1 (de) 1988-02-24 1995-11-30 Siemens Ag Verfahren zur Herstellung eines durch Feldeffekt steuerbaren Bipolartransistors.
US5994739A (en) * 1990-07-02 1999-11-30 Kabushiki Kaisha Toshiba Integrated circuit device
JPH05160407A (ja) * 1991-12-09 1993-06-25 Nippondenso Co Ltd 縦型絶縁ゲート型半導体装置およびその製造方法
DE4313170A1 (de) * 1993-04-22 1994-10-27 Abb Management Ag Leistungshalbleiterbauelement
JP3135762B2 (ja) * 1993-10-29 2001-02-19 株式会社東芝 半導体集積回路装置
US5466951A (en) 1993-12-08 1995-11-14 Siemens Aktiengesellschaft Controllable power semiconductor element with buffer zone and method for the manufacture thereof
KR100194661B1 (ko) * 1995-10-10 1999-07-01 윤종용 전력용 트랜지스터
JPH09172167A (ja) * 1995-12-19 1997-06-30 Toshiba Corp 半導体装置
US5894154A (en) * 1996-12-05 1999-04-13 Lucent Technologies Inc. P-channel MOS transistor
JPH10335649A (ja) * 1997-05-27 1998-12-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE19731495C2 (de) * 1997-07-22 1999-05-20 Siemens Ag Durch Feldeffekt steuerbarer Bipolartransistor und Verfahren zu seiner Herstellung
JP3431467B2 (ja) * 1997-09-17 2003-07-28 株式会社東芝 高耐圧半導体装置
JP3523056B2 (ja) * 1998-03-23 2004-04-26 株式会社東芝 半導体装置
US6303410B1 (en) * 1998-06-01 2001-10-16 North Carolina State University Methods of forming power semiconductor devices having T-shaped gate electrodes
ATE263433T1 (de) * 1998-07-17 2004-04-15 Infineon Technologies Ag Leistungshalbleiterbauelement für hohe sperrspannungen
JP2000260788A (ja) 1999-03-12 2000-09-22 Sharp Corp 半導体装置
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP4164962B2 (ja) * 1999-10-08 2008-10-15 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
JP4750933B2 (ja) * 2000-09-28 2011-08-17 株式会社東芝 薄型パンチスルー型パワーデバイス

Also Published As

Publication number Publication date
EP2333839B1 (en) 2018-08-01
EP1193767B1 (en) 2016-08-10
JP2002110985A (ja) 2002-04-12
EP1193767A3 (en) 2008-09-10
EP2333839A1 (en) 2011-06-15
US6620653B2 (en) 2003-09-16
EP1193767A2 (en) 2002-04-03
US6686613B2 (en) 2004-02-03
US20020048855A1 (en) 2002-04-25
CN1347158A (zh) 2002-05-01
US20030168718A1 (en) 2003-09-11
CN1841769A (zh) 2006-10-04
CN1262016C (zh) 2006-06-28
CN100565914C (zh) 2009-12-02
JP4750933B2 (ja) 2011-08-17

Similar Documents

Publication Publication Date Title
TW511177B (en) Semiconductor device and its manufacturing method
JP3413250B2 (ja) 半導体装置及びその製造方法
JP3471823B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
CN111081759B (zh) 一种增强型碳化硅mosfet器件及其制造方法
JP2515745B2 (ja) 半導体装置の製造方法
JPH09307104A (ja) 半導体装置およびその製造方法
US20070063269A1 (en) Trench IGBT with increased short circuit capability
JPH06244430A (ja) 半導体装置
KR0163875B1 (ko) 반도체장치 및 그 제조방법
CN214848631U (zh) 低压带栅单向可控硅静电防护器件
CN215815877U (zh) 高维持高失效双向可控硅静电防护器件
JPH06350031A (ja) 集積化構造保護回路
CN210443562U (zh) 一种横向静电感应晶体管
CN115188832B (zh) 一种高压jfet器件及其制备方法
KR20010094722A (ko) 고전압 소자 및 그 제조방법
JPH1098183A (ja) 半導体装置とその製造方法
KR100277680B1 (ko) 개선된 엘아이지비티 전력소자
KR0169790B1 (ko) 대전류 및 고속 스위칭 특성을 갖는 수직 구조 바이폴라 트랜지스터 및 그 제조 방법
JPH0870121A (ja) 絶縁ゲート型半導体装置
CN115411101A (zh) 一种多晶硅发射极igbt器件、制备方法及其应用
CN113451404A (zh) 功率mos器件及工艺方法
JPS60105265A (ja) 相補型半導体装置の製造方法
JPH10335346A (ja) ラテラルpnpバイポーラ電子デバイスおよびその製造方法
TW466765B (en) Manufacturing method and structure of bipolar transistor
CN115602679A (zh) 低压带栅单向可控硅静电防护器件及其制作方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees