TW384531B - Semiconductor device, method of manufacturing semiconductor device and a method of manufacturing lead frame - Google Patents
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
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- H05K3/3421—Leaded components
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- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
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Description
五、 經濟部中央標準局員工消费合作社印製 Λ7 Η 7 發明説明(1 ι·發明領域 本發明通常係有關一種半導體元件、製造半導體元件 的方法以及製造引線框的方法,{其是有關一種具有高密 度外接電極的半導體元件、製造這種半導體元件的方法以 及製造引線框的方法。 最近,產生了一項於支撐板上具有較小安裝面積的半 導體元件之需求,冑電子元件能夠小型化,。而且關於電極 與外接電極之腳距,亦產生了微細腳距半導體元件之需求 0 2.相關技術說明 第1A11C圖與第2圖繪示了相關技術中的樹脂密封型 式半導體元件。 參看第1A至1C圖,第一種樹脂密封式的半導體元件 包括有一個樹脂1、一個半導體晶片2、諸條外引線3、諸 條接線4以及一個晶粒墊,此半導體元件具有一個稱為 ss〇P(微縮外形封裝Shrink Small 0utline package)的封裝 結構,並安裝在一塊具有諸條彎成鷗翼形狀之外引線3的 支撐板上面。 參看第2圖,第二種數脂密封式半導體元件配置有數 脂1、半導體晶片2、接線4、錫球6以及—塊其上褒有半導 體晶片2的半導體晶片安裝板7。此半導體元件具有一個稱 為BGA(球柵陣列Ball Grid Array)的封裝結構,且裝於安 裝板上的電極零件係由錫球6所形成的。 第1A至1C圖中繪示之SSOP型式的半導體元件具有安 本紙張尺度適用中國國家摞準(CNS ) Λ4規格(210X 297^^.7" (邡先間讀背而之注意事項再"寫本頁)
4 經滴部中央標準局貝工消费合作社印製 Λ7 _ H7 五、發明説明(2 ) 裝面積過大的一個問題,此乃由於樹脂1中的内引線8與外 引線3之間的一個接合部分9以及外引線3兩者均佔了相當 大的面積。而且,第2圖中繪示之BG A型式的半導體元件 具有成本增加的一個問題,原因在於元件需要安f彳反7。 為了提供一種能夠解決上述問題之半導體元件,申請 者已經提出了日本Laid-Open專利申請案第9_162348號。 第3圖繪示了有關援引之申請案的半導體元件11〇。 第3圖中繪示之半導體元件11〇具有一個稱為Bcc(凸 塊晶片載架Bump Chip Carrier)的封裝結構,並具有一個 相當簡單的結構,包括有一個半導體晶片1^、一個樹脂 封裝件112以及金屬層113。金屬層113係沈積在樹脂突起 部分117上面,並與其一體成形於樹脂封裝件112的一個安 裝表面116上。半導體晶片111係利用導線接於金屬層 113上,而且,配置了鑲散凸塊119,以增加導線jig與金屬 層113之間的接合性。 具有上述結構之半導體元件11 0不再需要如相關技術 之SSOP型式的内引線及外引線,因此,内引線與外引線 之間以及外引線並不需要接合部分區域,因而使半導體元 件110能夠小型化。 而且,不再需要如相關技術之B G A型式中使用的安 裝板’原因在於並不需要支撐位於其上的錫球,因此可降 低半導體元件110的製造成本。再者,樹脂突起部分丨17與 金屬層113—起提供了與BGA型式半導體元件之錫球凸塊 相同的一個功能,因此可以增加構裝能力。 本紙張尺度適用中國國家標準(CNS ) Λ4“( 210χϋΈ ,rlΊ .訂 — (請先閱讀背而之注意事項再填寫本頁) 五、 發明説明(3 A7 •B7 然而,當嘗試提供電極腳距尺寸小於〇5mm的微細 腳距外接電極以滿足近來對半導體元件之小型化與微細腳 距的趨勢時可能會產生問題。關於第3圖中繪示之BCC結 構的半導體元件,夕卜接電極係由樹腊突起部分i 17與金屬 層113形成的’因此對於在半導體元件製造過程中形成引 線框的半則凹槽以及形成金屬層113而言,駭難得到 -個微細腳距結構。換句話說,構襄面積之減少受到了限 制,因此仍然需要進一步減少構裝面積。 丄而且,對於第2圖中繚示之BGA結構的半導體元件而 言’半導體元件之微細腳距結構需要更細的錫球6,因而 難以將這種微小錫球6安震於高精度的半導體安裝板7上面 〇 因此,需要一種具有微細腳距構裝電極和微小構裝面 積的樹脂密封式半導體元件,而降低其成本和尺寸,並且 需要-種製造這種半導體元件的方法,再者,冑要製造— 個引線框。 (請先間讀背而之注意事項#填寫本页) *-f 經"'部中央標準局員工消費合作社印" 因此,本發明的一般目的在於提供-種能夠滿足上述 需求之半導體元件'製造半導體元件的方法以及製造引線 框的方法。 本發明另一個更特殊之目的在於提供一種能夠得到微 細腳距結構之外接電極的半導體元件。 為了達到本發明之上述目的,則半導體元件包括有一 個密封於樹脂内的半導體晶片以及利用電氣方式連接半導 體晶片與外接電極的接合構件,纟中外接電極為鑲嵌凸塊 ----ΐτ------^--------- .I- - II - 本紙狀錢财咖家辟(CNS ) 經濟部中央標準局員工消費合作社印聚 Λ 7 ---- Ή 7 五、發明説明(4 ) — — ~ 〇 於上述半導體元件中,當導線被用作接合構件時,由 於打線機係用以形成鑲嵌凸塊,因此可利用導線接合製程 中使用的相同投備形成鑲嵌凸塊,因而降低設備成本。 本發明巧一個目的在於提供一種能夠得到微細腳距結 構之外接電極的半導體元件與後低結構的半導體元件。 為了達倒上述目的,則半導體元件包括有一個半導體 晶片、一個用以密封半導體晶片的樹脂封裝件、以暴露方 式配置在樹脂封裝件的一個安裝表面上之金屬層、以及利 電氣方式連接配置在半導體晶#上之電極接墊與金屬層 的接5構件。金屬層在安裝面上配置有鑲嵌凸塊,而鑲嵌 四塊係作為外接電極。 本發明另一個目的在於提供一種能夠在半導體晶片與 金屬層之間、以及金屬層與安裝板之間得到良好電氣接合 性的半導體元件。 為了達倒上述目的,則每個金屬層具有一個單層結構 ,並由金(Au)、鈀(Pd)和鋁(Α1)的其中一個製成其他實 J方有了此。母個金屬層可具有一個兩層的雙層結構, 其母層刀別由金(Au)、la (Pd)和銘(Α1)的其中一個製成 。每個金屬層可具有一個雙層結構,該結構具有一個由鈀 (pd)製成的外層和一個由鎳(Ni)製成的内層。而且,每個 金屬層可具有一個由鈀(Pd)製成的外層、鎳(Ni)製成的中 ]層/、飽(Pd)製成的内層組合而成或由金(au)製成的外層 、鎳(Ni)製成的中間層與鈀(pd)製成的内層組合而成之三 本紙張尺錢财國睛料( (、1句先閲7^^^之"意^^項#^^^本页)
、1T • — 8—Bfl 經滴部中央標準局負工消费合作社印聚 A7 -— _______ _ ,口 五、發明説明(5 ) · ................ 層、纟°構。再者,每個金屬層可具有一個由鈀(Pd)製成的外 層、錄(N!)製成的第一中間層、鈀(pd)製成的第二中間層 以及金(Au)製成的内層組合而成之四層結構。 本發明另一個目的在於提供一種能夠得到更高密度結 構之外接電極的半導體元件。 為了達到上述目的,則半導體元件包括有一個半導體 晶片、一個用以密封半導體晶片的樹脂封裝件、以及其中 一組末端係接於半導體晶片上面的電極接墊上,而另一組 末端則從樹脂封裝件中露出以形成安裝面末端的接合構件 ,其中從樹脂封裝件中露出的安裝面末端配置有諸個鑲嵌 凸塊,该鑲嵌凸塊係作為外接電極。 本叙明另一個目的在於提供一種能夠有效配置導線並 降低成本的半導體元件。 為了達到上述目的,則接合構件必須為導線,因此可 以使用半導體元件製造設備中常用的引線接合設備。 本發明另一個目的在於提供一種能夠得到後低結構之 導線環的半導體元件,以減少半導體元件之厚度。 為了達到上述目的,則導線必須從鑲嵌凸塊延伸至半 導體晶片上面的電極接墊處。由於導線接至鑲嵌凸塊的其 中一端變成第一個接合端,目此鑲嵌凸&的接合面積會變 的更大,因而增加了鑲嵌凸塊與導線之間的接合能力。 本發明另一個目的在於提供一種能夠防止鑲嵌凸塊之 不良接合並增加半導體元件可靠度的半導體元件。 為了達到上述目的,則從樹脂封裝件露出的一部份接
本紙張尺度適财關家_ ( CNS } (21〇X2^^'T (請先閱讀背而之vi.t事項#填寫本頁) 訂 Λ7 •B7 五、 發明説明(6 ) 合構件面積必須大於鐵嵌凸塊的接合面積^ #利用打線設 備自動形成鑲嵌凸塊時,由於接合位置的些微誤差並不影 響鑲篏凸塊與第一接合部分之接合,目此鑲嵌凸塊可以牢 牢地接在第一接合部分上面。 本啦明另-個目的在於提供—種用以製造上述半導體 的引線框,其具有一個簡單的結構。 為了達到上述目的,則金、屬層必須配置在與鑲嵌凸塊 位置對應的位置處。 本發明另-個目的在於提供—種用以製造上述半導體
的引線框,其能防止樹脂封裝件脫離引線框,目而增加了 製造半導體的產量。 B 為了達到上述目的,則必須在與形成樹脂封震件之位 置對應的-個位置處形成—個凹進部分,巾且,引線框更 包括有一個配置在凹進部分内側的中間金屬層。再者凹 進部分至少在„部分處有—塊區域未配置中間金屬層。 最後,凹進部分可於其内配置有凸出部分。 本發明另-個目的在於提供一種簡單的引線桓製造方 法。. 經滴部中央標準局工消費合作社印裝 為了達到上述目的,則製造引線框的方法包括 步驟: a) 於—基底材料上面形成第—個保護層; b) 藉由移除部分與通孔形成部分對應的第一保護層, 形成預定的第—保護層圖案,通孔係用關定或移動基底 材料; 本紙張尺度賴巾關家彳碑(CNS) Α4ΤΰΤ( 2ΐ〇χ1^'f~r~· 9
經濟部中央標準局貝工消费合作社印製 )、第保5處層圖案作為光罩,將基底材料蝕刻而形 成通孔; d) 移除第一保護層; e) 於基底材料上面形成第二個保護層; f) 藉由移除部分與金屬層形成部分對應的第二保護層 而形成佯護層開口 以拟忐猫+ & & ’以士成預疋的第二保護層圖案; g)於第—保遵層上面形成的保護層開口處形成金屬 :以及 h)移除第二保護層。 本發明另一個目的在於提供一種具有簡單製程的半導 體元件製造方法。 為了達到上述目的,則該方法包括有下列步驟: a) 將半導體晶》安裝於引線框上,並以電氣方式利用 接合構件連揍半導體晶片與金屬層; b) 將引線框上面的半導體晶片密封而形成樹脂封裝件 C)將引線框溶解而露出金屬層; d)於露出的一個金屬層安裝表面上形成鑲嵌凸塊。 另外,該方法包括有下列步驟: a) 將半導體晶片安裝於引線框上,並以電氣方式利用 接合構件連接半導體晶片與金屬層; b) 將引線框上面的半導體晶片密封而形成樹脂封裝件 > c) 將引線框及金屬層溶解,而使接合構件之安裝面末 本紙張尺度適用中國國家標準(CNS ) Λ4«ίϊΓΓ110xm^W) -----1 1. - I —'!卜---1 ---、π (誚先閱讀背而之注意事項再填寫本頁) 10 A7 \]Ί 五、 發明説明( 端露出; d)於露出的接合構件安裝面末端上形成鑲嵌凸塊。 本發明另一個目的在於提供一種製造半導體元件的方 法,該方法可在具有精細結構的眾多安裝面末端上形成外 電鍍層。_ ‘ 為·了達到上述目的,則該方法包括有下列步驟: a) 將半導體晶片安裝於引線框上,並以電氣方式利用 接合構件連接該半導體晶片與金屬層; b) 將引線框上面的半導體晶片密封而形成樹脂封裝件 » c) 將引線框及金屬層溶解,而使接合構件之安装面 端露出; ("先閲讀背而之注意事項再填寫本頁)
口v饮5饵仟受裝面末端上形成外 本發明另一個目的在於提供一種製造上述半導體元件 的方法,其能防止樹脂封裝件脫離引線桓,因而择加 造半導體元件的產量。 θ 為了達到上述目的,則該方法包括有下列步驟· a)將半導體晶片安裝_線框内形成的凹進 並=其中—組末端係接於半導體晶片上的電極接塾而另 端; 田旳接口構件,以形成安裝面末 b)將引線框内形成之凹進部分 形成樹脂封裝件; 導體日日片#封 〇將引線框轉,蚊接合構件之安^末端露出·, 製 而 ·='β 本紙張尺度適用中國國家標隼(CNS) m (2ί〇Χ297^\'^ 11 經淌部中央標準局負工消费合作社印製 五、發明説明(9 d) 於露出的接合構件 二n 扃面末%上形成鑲嵌凸塊》 而且,接合構件可以是導線或突出電極的其中一個。 當接合構件為導線時,步驟a)更包括有下列步驟: e) 將導線接於中間金屬層上面的第一接合步驟,以及 0藉由拉伸導線而將導線接於半導體晶片上面的第二 接合步驟。 由下列之詳細敘述中,並同時參看諸幅附圖,則本發 明之其他目的和進一步特色將變的很明顯。 第1A至1C圖繪示了相關技術之半導體元件的一個範 例。 第2圖繪示了相關技術之半導體元件的另一個範例。 第3圖繪示了相關技術之半導體元件的另一個範例。 第4圖綠示了本發明第一項實施例之半導體元件的一 個橫截面圖。 第5圖緣示了本發明第二項實施例之半導體元件的一 個橫截面圖。 第6A圖繪示了具有單層結構之金屬層。 第6B圖繪示了具有雙層結構之金屬層。 第6C圖繪示了具有三層結構之金屬層。 第6D圖繪示了具有四層結構之金屬層。 第7A至7H圖繪示了製造引線框之方法。 第8圖繪示了製造一半導體元件之方法、尤其是溶解 過程的第一項實施例之橫截面圖。 第9圖繪示了製造一半導體元件之方法、尤其是鑲嵌 本紙張尺度適用中國國家標率(CNS ) Λ4現枯(210x2<m>^) (請先閱讀背而之,江意事項#填寫本贯)
12 A7 Ή 7 五、發明説明(10 ) 凸塊成形過程的第一項實施例之橫截面圖。 (讀先閱讀背而之注意事項再填寫本Κ ) 第ίο圖繪示了本發明第三項實施例之半導體元件的橫 截面圖。 第11圖繪示了本發明第四項實施例之半導體元件的橫 截面圖。 第12圖繪示了本發明第五項實施例之半導體元件的橫 截面圖。 第13圖繪示了本發明第六項實施例之半導體元件的橫 截面圖。 第14圖繪示了製造一半導體元件之方法、尤其是晶片 安裝過程的第二項實施例之平面圖。 第15圖繪示了製造一半導體元件之方法、尤其是晶片 安裝過程的第二項實施例之橫截面圖。 第16圖繪示了製造一半導體元件之方法、尤其是溶解 過程的第二項實施例之橫截面圖。 第17圖繪示了本發明第七項實施例之半導體元件的横 截面圖。 經濟部中央標準局貝工消費合作社印製 第18圖繪示了本發明第八項實施例之半導體元件的橫 截面圖。 第19圖繪示了本發明第九項實施例之半導體元件 截面圖。 ' 第20Α及20Β圖分別繪示了本發明第_項及第二 施例之安裝結構。 、 第21八及仙圖分別繪示了本發明第三項及第四 本紙張尺度適用中國國象標準(CNS ) Λ4%犯(210Χ 297公垃 13 五、 發明説明(11 /ΚΊ •B7 施例之安裝結構。 第22A及22B圖繪示τ坐措, _ $不了 +導體元件的安裝情形。 第23圖繪示了利用莖4同+ z人 道触-丄 圖中緣示之第一項實施例的4 導體元件結構所建構之半導 截面圖。 導體湖組第-項實施例的相 第24騎示了利用第5圖中繪示之第二項實施例的半 導體70件結構所建構之半導 截面圖。 千褀、,且第-項實施例的横 第25圖綠示了利用第彳^国+一 植-„ 圖中繪不之第六項實施例的半 導體凡件結構所建構之半導體 守塍凡件模組第二項實施例的橫 截面圖。 、 第26圖為第六項實施例之半導體元件的一個鎮嵌 放大圖。 、第27圖繪示了本發明第十項實施例之半導體元件的橫 截面圖。 、 第2 8圖繪示了本發明第十項實施例之半導體元件的一 個變異之平面圖。 ' 蛵濟部中央標準局貝工消费合作社印製 第29圖繪示了第28圖讀示之半導體元件的 电 凸塊放大圖。 ^ 第3〇圖繪示了製造一半導體元件之方法、尤其是密封 過程的第三項實施例之橫截面圖。 ㈣圖繪示了製造-半導體元件之方法,其第三項實 施例的一個變異之橫截面圖。 第32圖繪示了製造一半導體元件之方法、尤其是密封 本紙張尺度適用中國國家標準(CNS ) Λ4規梠(210 X 297公轱 14 A7 Ή7 經濟部中央標率局员工消費合作社印製 五、發明説明(12 ) 過程的第四項實施例之橫截面圖。 第33圖繪示了製造一半導體元件之方法,其第四項實 施例的一個變異之橫截面圖。 第34圖繪示了製造一半導體元件之方法,其第四項實 施例的一個變異之平面圖。 第35圖繪示了製造一半導體元件之方法、尤其是密封 過程的第五項實施例之橫截面圖。 第36圖繪示了製造一半導體元件之方法,其第五項實 施例的一個變異之橫截面圖。 第37圖繪示了製造一半導體元件之方法,其第五項實 施例的一個變異之平面圖。 第38及39圖繪示了製造一半導體元件之方法,其第五 項實施例的一個變異之橫截面圖。 第40圖繪示了本發明第十一項實施例之半導體元件的 一個橫截面。 第41圖繪示了本發明第十二項實施例之半導體元件的 一個橫載面。 第42圖繪示了製造一半導體元件之方法、尤其是密封 過程的第六項實施例之橫截面圖。 第43圖繪示了本發明之第四項實施例之半導體元件模 組的一個横截面圖。 下文中將參看諸幅附圖敘述本發明的原理和實施例。 第4圖繪示了本發明第一項實施例之半導體元件i〇a 的橫截面圖,半導體元件10A具有相當簡單的一個結 本紙張尺度適用中國國家標準(CNS ) --- -----------衣-- ~··· (請先閲讀背而之注意事項再填寫本頁) *1Τ #1. 15 Λ7 Ή7 五、發明説明(13 ) —·— 一 包括有一個半導體晶片丨丨、一個樹脂封裝件12、金屬層^ 、一塊半導體晶片安裝板14以及一個鑲嵌凸塊丨7。 半導體晶片11於其上面配置有多個電極接墊,且其結 構能使半導體晶片U安裝於配置在半導體晶片安裝板14上 面的一個晶片固定樹脂15上,而且,舉例來說,樹脂封裝 件12係藉由環氧基樹脂製模(封装)而成。 金屬層13係成形於半導體晶片安裝板14的安裝表面μ 上,使其能夠露出。此半導體晶片安裝板14可配置成一塊 多層印刷導線板,例如環氧玻璃板、帶狀板或陶瓷板。亦 有可能使用一個引線框作為半導體晶片安裝板14,並使用 一塊具有通孔的單層結構板。 於半導體晶片安裝板14的一個上表面上配置有半導體 晶片11和用以密封半導體晶片u的樹脂封裝件12,而且配 置了諸條導線18,以將電極接於半導體晶片丨丨與配置在半 導體晶片安裝板14上表面上的接整(未示出)上。 經"部中央標準局貝工消费合作社印製 --^---------r--- 1C . 一 : (請先閱讀背而之注意事項再填寫本頁) . 文裝表面16係半導體晶片安裝板μ的一個下表面,其 上配置有上述的金屬層13,金屬層13係透過半導體晶片安 裝板14内侧形成之内部互聯接線而接於上述的接墊上,且 由於金屬層13係配置在半導體晶片安裝板14的安裝表面16 上,因此金屬層13具有平坦形狀。 鑲欲凸塊17係配置在金屬層13上面,這些鑲嵌凸塊17 從金屬層13向下突出,如圖中所示,因此能夠利用這些鑲 嵌凸塊17作為外接電極。而且,利用電氣方式將鑲嵌凸塊 17接於金屬層13上,鑲嵌凸塊17亦將以電氣方式經由半導 本紙張尺度適用中國國家標準(CNS ) Μ规格(210x2^—57 16 經濟部中央標準局貝工消費合作社印製 A7 —---- *J37 五、發明説明(H ) 體晶片安裝板14内之内部互聯接線、接墊、導線18以及電 極接墊而接於半導體晶片:^上,也就是說,金屬層13、半 導體晶片安裝板14以及導線18係作為插入件(接合構件), 而以電氣方式連接半導體晶片n與鑲嵌凸塊17。 如刖所述,藉由第2圖中繪示之bga結構的半導體元 件與第3圖中繪示之BCC結構的半導體元件ιι〇,則很難得 到腳距小於0.5 mm的一個微細腳距結構,然而藉由具有 上述結構之半導體10A,則由於外接電極係由鑲嵌凸塊17 所形成,因此可使外接電極具有微細腳距。 鑲嵌凸塊17係將直徑為20-30 v m之導線接合而成, 使其能夠形成細小的外接電極,藉以得到小於〇5 mm的 -個腳距。因此,利用鑲喪凸塊17作為外接電極,則可得 到比BGA結構及BCC結構的半導體元件具有更細腳距的外 接電極,使半導體元件l〇A能夠小型化,而得到更高密度 及多腳結構的一個半導體晶片〗丨。 如上所述,第3圖中繪示之Bcc結構的半導體元件ιι〇 係-種具有較小尺寸及厚度的半導體元件。關於Bcc結構 的半導體元件lio,本實施例之半導體元件1〇A並未配置 有第3圖中繪示之樹脂突起部分m。因此對本實施例之半 導體元件10 A而言,可得到—個其高度較B c c結構之半導 體疋件11〇減少一個樹脂突起部分117高度的後低結構。 而且’鑲嵌凸塊17係利用打線設備形成,因此,當使 用導線18作為本實施例中的接合構件時,镶喪凸塊η可利 用與導線18之接合製程中使用設備相同的設備形成,因此 本纸張尺度賴巾關緖aM cns ) (部先間讀介而之注意ΐ項孙4寫本頁)
、1T 17 經濟部中央標準局負工消费合作社印聚 Λ7 '^^____________Ή7五、發明説明(15 ) 並不需要獨立的設備用以形成鑲嵌凸塊17,使其能夠降低 設備成本及製造成本^ 一種製造上述結構之半導體元件i 〇 A的方法可利用製 造上述BGA結構(見第2圖)之半導體元件的一個方法完成 ,首先,將半導體晶片11安裝於半導體晶片安裝板14的上 表面上,其次,利用打線設備將諸條導線18配置在半導體 晶片11的電極接墊與半導體晶片安裝板14的接墊之間,之 後利用鑄模形成樹脂封裝件。 對於典型的一個BGA結構之半導體元件而言,於上 述製程之後將錫球配置在半導體晶片安裝板14的安裝表面 16上,然而,當根據本實施例製造半導體元件l〇A時,於 上述製程之後進行上述之錫球配置過程,並利用打線設備 形成鎮嵌凸塊17(鐵嵌凸塊成形製程)。 因此,製造半導體元件10A之方法可利用製造BGA結 構之半導體元件的方法加以完成,而且鑲嵌凸塊成形製程 亦可利用配置導線18用之打線設備完成,因此,如上所述 ,能夠降低設備成本以及製造成本。 現在考慮一種TAB(捲帶自動接合Tape Automated Bonding)技術,於TAB技術中,有一種裸晶型式、亦即未 經樹脂密封的半導體晶片被以覆晶方式裝於一塊板(薄板) 上。半導體晶月於其安裝表面上形成有突出電極(凸塊), 並藉將這些突出電極壓合於該板上所形成的接墊上面而進 行電氣接合。 利用這種安裝結構,則當配置具有較高密度與更多突 (請先閱讀背而之注意事項再填寫本頁) -訂------ ,1--- - —^1. _ * I - I · 本紙張尺度適用中國國家操準(CNS ) Λ4規格(210x297公發) 18 五、 經濟·邓中央標準局員工消費合作社印製 Λ7 •B7 發明説明(16 出電極之半導體元件時,必須增加仙於半導體晶片上的 壓合力量,以徹底將各突出電極安裝於接塾上。然而,當 使用這種將-裸晶型式的半導體晶片直接壓在板上的^ 覆晶安裝法時,該板可能會因凹凸不平的突出電極而變形 ’且當壓合力量增加時,半導體晶片本身可能會破裂,因 此就產生了較大之壓合力不能作用於半導體晶片上的一個 問題。 比較起來,對本實施例之半導體元件10A而言,半導 體晶片11係以樹脂封裝件12密封,使其能夠以較覆晶安裝 法更大的壓力女裝半導體晶片。因此,並不需要如覆晶安 裝法所要求使鑲嵌凸塊高度齊平的一個整平過程。 參看第6A至6D圖,現在將詳細敘述金屬層13。諸圖 均經過放大,以繪示其中一個金屬層13及其周圍。 如上所述,金屬層13配置有鑲嵌凸塊17,並可暴露於 半導體晶片安裝板14的安裝表面16上,由於金屬層13係於 安裝表面16上形成,因此其具有上述的平坦外形。 此金屬層13可由單層金屬形成,或者具有多金屬層的 一個疊層結構。第6A圖繪示了由單層金屬形成的金屬層 13A,而第68至60圖繪示了將多層金屬疊成的金屬層i3B 至 13D。 當選擇形成金屬層13(13A至13D)的材料時,由於鑲 嵌凸塊17將配置於其面上,因此金屬層丨3最外的表面必須 具有一個良好的接合能力。當金屬層13具有多層結構時, 相鄰層之間必須具有良好的接合能力。為了滿足上述需求 本紙張尺度通用宁國國家標準(CNS ) Λ4規枱(2]〇χ2ϋ^;' (請先閱讀背而之注意事項再填舄本頁)
19 經濟部中央標泽局負工消费合作社印製 A7 __—_____Η 7 五、發明説明(17 ) —+— —-- ,則金屬層13(13A至13D)可由下述材料製成。 關於第6A圖中繪示的一個單層結構金屬層nA,必須 選擇一個具有良好接合能力與良好焊接能力的材料。舉例 來說,能夠滿足這些要求的材料有金(Au)、鈀(pd)及鋁(ai) ,因此,金屬層13A可由金(Au)、鈀(pd)及鋁(A1)的其中 一個形成。 為了滿足這些要求,則第6B圖中繪示的一個雙層結 構金屬層13B可以配置成由纪(Pd)製成的外層13B-1與鎳 (Ni)製成的内層13B-2之組合。 第6C圖中繪示的一個三層結構金屬層13C可以配置成 由叙(Pd)製成的外層13C-1、鎳(Ni)製成的中間層13C_2與 lG(Pd)製成的内層13C-3之組合。另外,金屬層13c;亦可配 置成由金(Au)製成的外層13C-1、鎳(Ni)製成的中間層 13C-2與鈀(Pd)製成的内層13C_3之組合。藉由配置具有上 述其中一種組合之金屬層13C,則可滿足上述要求,並透 過中間層13C_2而增加外層13C-1與内層13C-3之接合能力 〇 關於第6D圖中繪示的一個四層結構金屬層13D,該金 屬層13D可配置成由把(Pd)製成的外層13D-1、鎳(Ni)製成 的第一中間層13D-2、鈀(Pd)製成的第二中間層13D-3以及 金(Au)製成的内層13D-4之組合。藉由配置具有上述組合 之金屬層13C,則可滿足上述要求,並增加13D-1、第一 中間層13D-2、第二中間層13D-3以及内層13D-4之接合能 力0 本纸張尺度適用中國國家標準(CNS )八4現格(210X21?7公垃) (請先閱讀背而之注意事項再填寫本頁) A.
'1T A7 *B7 五、發明説明(18 ) 下文將敘述本發明第二項實施例之半導體元件。 第5圖繪不了本發明第二項實施例之半導體元件1〇B 的—個橫截面圖。於第5圖中,與第4圖中繪示之第一項實 施例的半導體元件10A結構相同之元件以相同參考編號表 示,其進一步敘述則予以省略。 第一項實施例之半導體元件丨〇A配置有半導體晶片安 裝板14,並具有能夠將鑲嵌凸塊17配置在半導體晶片安裝 板14上所形成之金屬層丨3上面的一個結構。 相反地,本實施例之半導體元件1〇B並未配置有第一 實施例之半導體元件1〇Α中的半導體晶片安裝板14,因此 ’半導體元件10B之特徵在於金屬層13係直接配置在樹脂 封裝件12上面,換言之,在本實施例中,金屬層13係以暴 露方式於掛脂封裝件12的安裝表面16中形成,且作為外接 電極之鑲般凸塊17係配置在金屬層13上。 本實施例之半導體元件10B具有和第3圖中敘述之 BBC結構半導體元件11 〇類似的一個結構,然而,本實施 例之半導體元件10B卻由於含有鑲嵌凸塊丨7而有所不同, 该凸塊係作為外接電極,並以暴露方式配置在直接於樹脂 封裝件12安裝表面16上所形成之金屬層π的安裝面上,
由於沒有形成突起部分,例如第3圖中的樹脂突起部 分117,因此與第3圖中繪示之相關技術的半導體元件u〇 比較起來,本實施例之半導體元件10B可達到使外接電極( 鑲嵌凸塊17)尺寸減少,故外接電極可具有一個微細腳距 結構。而且關於樹脂突起部分117的高度,半導體元件10B 本紙張尺度適用中國國家標準(CNS ) Λ—ϋ ( 210Χ297々 ---;-------}------ΐτ------蹲 (請先閱讀背而之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 21 --—______.Η 7 五、發明説明(19 ) :................ .................———~- 與半導體元件110比較起來可具有一個後低結構。再者, 關於半導體晶片安裝板14的高度,半導體元件10B與第— 實施例之半導體元件10A比較起來可具有一個後低結構。 對於具有第3圖中繪示之結構的一個半導體元件丨丨〇而 言,由於金屬層113為凹陷形狀,因此導線118之接合面積 將會較小,為了得到堅固的導線接合,則將鑲嵌凸塊丨19 配置在通常具有凹陷形狀之金屬層丨13的一個内側上面, 4後將導線118接至鑲嵌凸塊119上。然而,由於鑲嵌凸塊 119的成升^過程需要這種結構,因此半導體元件11 〇的製程 變得更形加複雜。 相反地,本實施例之半導體元件丨〇B與第3圖中繪示 之半導體元件110並不相同,原因在於金屬層13並未具有 凹陷形狀,而使金屬層13上面的導線接合不必透過鑲嵌凸 塊就能完成,因而能夠簡化半導體元件丨〇B之結構及其製 程。 現在將敘述第二實施例之半導體元件10B的製造方法 。 久 半導體元件10B係利用第^^ 7H圖中繪示的一個引 線框20製成,此引線框20具有相當簡單的一個結構,而使 金屬層13能夠配置在一個導電金屬基底材料21之上表面上 與鑲嵌凸塊17配置處相對應的一個位置上面,而且,引線 框20係建構成使多個半導體元件10B能夠同時形成(亦即複 合成形),而使多組金屬層13亦能夠於導電金屬基底材料21 上面形成。 本紙張尺度適用中國國家標準(CNS ) Λ4規彳Μ 210Χ297,〉>Ιί ) --^-------〜A-- 二 /., (請先間讀背而之注意事項#填'"本Η ) 、1Τ # 經滴部中央樣準局员工消费合作社印掣 22 Λ7 ·Η7 五 經消部中央標準局貝工消费合作社印裝 '發明説明(20 參看第7Α至7Η圖,現在將敘述一種引線框2〇的製造 ςΐΜ先間讀背而之注愈事項孙填寫本哀) 方法,該製造方法係其中一種半導體元件10Β的製造方法 〇 為了製造引線框20,則製備了如第7Α圖中繪示之導 電金屬基底材料21。金屬基底材料21係配置成平板狀,並 可由鋼合金製成,然後有一個即將作為蝕刻保護層的第一 保護層19被批覆在此金屬基底材料21的兩個面上,第一保 護層19可以是一種感光樹脂,並可利用一個旋轉器批覆成 預定厚度(第一保護層成形過程)。 第一保護層19係利用圖中未示出的一個光罩曝光,接 著將曝光過的第一保護層19加工,以除去對應於第一保護 層19之通孔22位置的部分(移除部分以19a表示),藉以形 成第7B圖中繪示的一個預定保護層圖案(第一保護層圖案 成形程序)。 當第一保濩層圖案成形程序完成之後,於第一保護層 19成开> 之處的金屬基底材料21上面進行触刻,金屬基底材 料21係於第一保護層19之移除部分19a形成處蝕刻,因而 形成如第7C圖中繪示之通孔(蝕刻程序)。當金屬基底材料 21由鋼合金製成時,則可採用氯化鐵作為蝕刻劑。 虽餘刻程序完成之後,第一保護層丨9被從金屬基底材 料21中移除(第一保g蒦層移除程序),如第圖中所示,金 屬基底材料21形成了諸個通孔22。 當第一保護層移除程序完成之後,則將作為電鍍保護 層之第二保護層23配置在具有通孔22之金屬基底材料以的 210X297 公毋 木紙張尺度適用中國國家標準(CNS ) Λ4規#,( 23 五、 經消.邱中央標準局貞工消費合作社印製 Λ7 *H 7 發明説明(21 兩面(第一保遵層成形程序),於本實施例巾,以感光樹脂 製成的一個乾燥膜被用作第二保護層。 也就是說,當使用液體保護層時,由於保護層會流入 通孔22内,因此很難進行適當的保護層成形程序,而若利 用乾燥膜’則即使將諸通孔22配置在金屬基底材料21上面 ’保護層也不會進入通孔22内。 之後’利用圖中未示出的一個光罩將第二保護層23曝 光,然後將曝光過的第二保護層23加工,以除去對應於金 屬層13位置的部分(移除部分稱為罩幕孔23約,藉以形成 第7E圖情示的-個預定保護層圖案(第二保護層圖.案成 形程序)。 當第二保護層成形程序完成之後,以第二保護層作為 光罩而形成金屬層(金屬層成形程序),金屬層13係藉由電 鑛法而於罩幕孔23a中形成,第7F圖中繪示了配置有金屬 層13之金屬基底材料21。 金屬層13所需厚度可藉由控制電鍵時間的長短而達成 ,在本實施例中,電鍍法係用以形成金屬層13,然而亦可 採用分層成形技術,例如沈積法和濺鍍法。 利用上述之金屬層成形程序,可於金屬基底材料以上 面形成金屬層13’且於分離過程中,配置在金屬基底材料 21上面的金屬層13將連同樹脂封裝件12—起從引線框加中 移除,㈣,金屬層13必須具有某種程度能夠從金屬基底 材料21中分離的一個能力。 因此,為了維持上述的分離能力,舉例來說,可於金 參紙張尺度適用中國國家標準(CNS ) Λ4規核(2i〇x2^f (請先閲讀背而之注意事項再填寫本I)
24 經滴部中央標準局貝工消费合作社印製 Λ7 _______苎_____________—— ·— 五、發明説明(22 ) 屬層13在罩幕孔23a中形成之前將一種導電膏塗抹於罩幕 孔23a内側,之後可將金屬層13配置在導電膏上面。 當金屬層13已經於金屬層成形程序中完成之後,進行 一項第二保護層移除程序而將第二保護層23去除,因而形 成第7G及7H圖中繪示的引線框20。第7G圖為引線框的_ 個部分截面圖,而第7H圖為引線框的平面圖。如第7h圖 中所示’引線框20配置有多組金屬層π,其每個均用於個 別的半導體元件,而使半導體元件20B能夠以複合方式形 成。第7H圖繪示了同時形成兩列具有十二個半導體元件 的一個範例。 如上所述’利用傳統的薄膜成形技術、石版印刷技術 、蝕刻技術、以及電鍍技術可以很容易地以較少製造步驟 製造出引線框20。若利用引線框製造第3圖中繪示之半導 體元件110,則為了在金屬基底材料中形成凹陷部分,於 引線框製程中需要一個半蝕刻製程,以形成樹脂突起部分 1Π,然而本實施例中並不需要這種半蝕刻製程。因此, 與第3圖繪示之半導體元件11〇製程比較起來,半導體元件 的製程被簡化了。 下文中將敘述一種製造半導體元件1〇B的方法,該方 法採用了以上述方法製程的引線框2〇。 為了製造半導體元件20B,則必須將晶片固定樹脂j 5 批覆在引線框20的預定晶片安裝位置處,然後將半導體晶 片匕Π安I於晶片固㈣脂15的—個上方部分。晶片固定樹 /、有絕緣特性,且亦可作為一種黏著劑,以利用晶片 國家標準(cns ) '') (請先閲讀背而之注意事項再填寫本頁)
25 五、 發明説明(23 ) A7 Η 7 2固〇=脂15的—個黏著性而將半導體晶化安裝於引線框 之後,將引線框20裝於打線機上,接 配置在半導體晶片U上所渺杰夕發4 ’等深 斤形成之電極接墊與金屬層13之間 ^吏+導體晶片U與金屬層13透過導線18而以電氣 合(晶片安裝程序)。 當晶片安裝程序完成之後,將半導體晶片⑽封於引 線框20上面而形成樹脂封裝件12(密封程序),於此實施例 中,樹脂封裝件12係利用鑄模方式形成,然亦可利用構装 方式形成樹脂封裝件。 當密封程序完成之後,令樹脂封裝件12脫離引線框2〇 而形成個別的半導體元件1GB(溶解程序),以晴示了溶 解程序的-個圖形。於第8圖中綠示之範例中,樹脂封裝 件12係藉由喷濺一種蝕刻劑而從引線框2〇中分離,藉以 解引線框20。 溶 (請先閱讀背而之注意事項再填寫本頁) -m 經满部中央標準扃貝工消费合作社印聚 用於溶解程序之蝕刻劑必須選擇具有僅將引線框2 0溶 解但不會溶解金屬層13的一個性質,因而當引線框20被完 全溶解時,樹脂封裝件12會從引線框20中脫離。因此,以 溶解引線框20的一個方式使樹脂封裝件12脫離引線框2〇, 則可正確而容易地進行使樹脂封裝件12脫離引線框的一 個分離程序,於是增加了產量。 當溶解程序完成之後,作為外接電極之鑲嵌凸塊丨7於 金屬層13之安裝表面(曝光表面)上形成(鑲嵌凸塊成形程 序)° ---凌获-------- '1 I 1 - 1 · 本紙張尺度適用中國國家摞準(CNS ) /\4規梠(2丨 26 五 、發明説明(24 ) A7 •137 經濟部中央標準局貝工消费合作社印製 為了形成鑲嵌凸塊17 ’首先將一條從一根毛細管24( 見第9圖)頂端向下伸出的金質導線予以火花放電而形成— 個球形部分,然後向下垂直移動毛細管24,並以超音波頻 率震動之,使球形部分熔接於金屬層13上。 之後,向上垂直移動毛細管24,藉由拉伸金質導線而 將其切斷。湘上述方法,則鑲嵌凸塊17可於金屬層此 面成形’如第9圖中所示。而且若需要維持良好接合能力 的話’則在形成鑲“塊17之前必須於金屬層13之安裝表 面上進行化學處理,例如酸性處理。 因此’可製造出第5圖中繪示之半導體元件⑽。於 第1圖中綠示的習知技藝半導體元件製程中,必須切斷引 線然後將引線製成預定的形狀(例如鶴翼形狀),然而盥相 關技術比較起來,本實施例中並不需要這種製程,因此 化了半導體元件10B的製程。 而且,於第2圖中输示的習知技藝半導體元件製程 ,必須精確地將錫球6配置在半導體晶片安裝板7上面,叫 由於本實施财並不需要這種精蚊位程序,因此可加快 製程。於第3圖中缘示的f知技藝半導體元件製程中, 須進行上述的樹脂㈣部分117成形程序,而由於本實 例中並不需要這種樹脂突起部分成形㈣,因此簡化了 導體元件的製程。 下文中將敘述本發明第三項實施例之半導體元件。 第1〇圖繪示了本發明第三項實施例之半導體元件10C 的-個橫截面圖’於第U)圖中,與第4及5圖中繪示之第一 簡 中 而 必 施半 (¾先閲讀背面之注意市項再填寫本頁) —4 t紙掁尺度適用中國國家標準(CNS ) (2!〇Χ297ϋ 27 Λ7 •137 五、發明説明(25 ) 及第二項實施例相同的結構元件示以相同參考編號,其進 —步說明則予以省略,此亦可用於下述各項實施例。 (請先閱讀背而之注意事項再填寫本頁) 第二項實施例之半導體元件丨〇 B具有能夠使作為插入 件(接合構件)之導線18直接接於金屬層13安裝面末端上的 —個結構。由於本實施例之半導體元件10C的特徵在於金 屬層13配置有内嵌凸塊25,内嵌於樹脂封裝件12中,也就 是說在本實施例中,金屬層13在安裝表面上配置了鑲嵌凸 塊17,並於安裝表面的反側配置了内嵌凸塊25。
、1T 内嵌凸塊25係於上述半導體元件2〇3製程之晶片安裝 程序中配置導線18之前利用打線設備而在金屬層13上面成 形,然後將導線18配置在内嵌凸塊25之安裝面末端上(非 金屬層13上),以製成第1〇圖中繪示之半導體元件⑽。此 外,其他製程亦與上述雷同。 本實施例之半導體元件i 〇 c的結構使金屬層丨3上面配 置了内嵌凸塊25,且内嵌凸塊25係嵌入樹脂封裝件12中, 01. 因此内嵌凸塊25乃作為金屬層13的動片,α防止金屬層自 從樹脂封裝件12中剝落。 經濟部中央標準局員工消费合作社印製 下文中將敘述本發明第声項實施例之丰導體元件。 第11圖繪示了本發明第四項實施例之半導體元件1〇D 的一個橫截面圖。第―項實施例之半導體元件·係以導 、友8為插人件(接合構件),巾本實施例之半導體元件i〇D 的特欲在於以半導體晶片i i之電極接墊上面所形成的突出 電極26(例如錫球凸塊)作為插入件。 配置有突出電極26之半導體晶片u係直接接於金屬層 28 經消部中央標準局貝工消f合作社印製 Λ7 ____ m 友、發明説明(20 ) 13上’為了製造這種半導體元件1〇〇,則於半導體晶片^ 上之電極接墊上面預先形成突出電極26,而在晶片安裝程 序中,以覆晶方式將此半導體晶片丨!裝於引線框2〇上所形 成的金屬層13上面(見第7(3及711圖)。此外,其他製程亦 與上述雷同。 關於本實施例之半導體元件10D,半導體晶片u係透 過突出電極26而以覆晶方式裝於金屬層13上,使其並不需 要導線18以及配置導線所需空間,因此可減少半導體元件 之尺寸與厚度。 下文中將敘述本發明第五項實施例之半導體元件。 第12圖繪示了本發明第五項實施例之半導體元件10E 的一個橫截面圖,本實施例之半導體元件1〇E具有和第四 項實施例之半導體元件i 〇 D相同的一個結構。於本實施例 中,將樹脂封裝件12安裝表面16的反面(圖中的上表面)予 以拋光,以提供一個拋光面27讓半導體晶片u之上表面露 出。經過此拋光程序之後,半導體晶片〖丨的部分上表面亦 被搬光。 如本實施例中所示,藉由拋光樹脂封裝件的上表面, 可使半導體元件10E達到更進一步的後低結構,且由於有 邛伤的半導體晶片11於拋光面27處露出,因此在半導體 晶片11處產生的熱可以有效地散發掉而增加散熱性。 下文中將敘述本發明第六項實施例之半導體元件。 第13圖繪示了本發明第六項實施例之半導體元件l〇F 的一個橫截面圖。 (CNS ) ( 210x 297/>^· ^ ("先閲舒%"之注意事項再填,"本页)
29 經漪部中央標準局負工消費合作社印製 Α7 -_______«_7 五、發明説明(27 ) ....................... 本實施例之半導體元件10F的特徵在於其結構能使金 屬層13從第1G圖中繪示之第三實施例的半導體元件i〇c中 移除,換§之,作為外接電極之鑲嵌凸塊17係直接接於内 嵌凸塊25上。 根據本實施例之半導體元件1〇F,由於金屬層13之面 積並未大於鑲嵌凸塊17與内嵌凸塊25之面積,因此鑲嵌凸 塊17可配置成更細腳距的一個結構,而使外接電極能夠具 有更高的密度。 參看第14至16圖,現在將敘述第六項實施例中製造半 導體元件10F的方法,此方法亦引用了第二項實施例中製 造半導體元件的方法,此過程共通於第从至爪、8及9圖 敘述之第一項實施例中製造半導體元聰件的方法,此處 不予贅述。 第14圖綠示了引線框20於晶片安裝程序之後的平面圖 ,而第15圖繪示了引線框2〇於密封程序之後的一個橫截面 圖。 —如第7關中所示,用於第—項實施例中製造半導體 疋件10B的引線框2〇具有—彳@於對應鑲喪凸塊”之位置處 配置了金屬層13的結構,然而,用以形成半導體元件i〇F 之引線框2〇並不具有這種結構,反而具有-個使金屬層30( 下文中稱為中間金屬層3〇)能夠形成環狀而環繞著半導體 晶片U配置處的結構。料實施例中,中間金屬層刊係由見 銀(Ag)製成。 當進行卵时心H制成形程序 本紙張尺度適用中國國家標準(CNS ) ---3-IJ----1------、玎| -- ( (^先閱讀背而之注意事项#填'"本页) 30 經滴部中央標準局負工消费合作社印製 Λ7 ]]1 五、發明説明(28 ) 保護層圖案成形程序時,藉將罩幕孔2 3 a配置成環形使其 壤繞著半導體晶片11配置處,則可以很容易地形成中間金 屬層30 如下所示’半導體元件10F可由上面配置有中間金屬 層30的引線框20製成。首先,透過晶片固定樹脂15將半導 體晶片11固定在引線框20的預定安裝位置上,並於即將形 成鑲嵌凸塊17之中間金屬層30上面的預定位置處形成内嵌 凸塊,之後利用一部打線機將諸條導線18配置在半導體晶 片11上所形成之電極接墊28與中間金屬層30上所形成之内 嵌凸塊25之間。 由於中間金屬層30為環形,因此在如第Η圖中所示配 置導線18的一個情況中,所有導線18和電極接墊28均透過 中間金屬層3 0而短路(連接),於此狀態下進行密封程序, 使半導體晶片11、導線18以及内嵌凸塊25能夠嵌入樹脂封 裝件12中,如第15圖中所示。 於第14及15圖中繪示之晶片安裝程序與密封程序完成 之後進行溶解程序,第16圖敘述了本實施例之溶解程序。 本實施例之特徵在於中間金屬層30係連同引線框2〇—起溶 解。 舉例來說,用以溶解由銅合金製成之引線框2〇與銀 (Ag)製成之中間金屬層30兩者的蝕刻劑可以是—種銨類的 驗性敍刻劑’當引線框20和中間金屬層3〇兩者均被溶解時 ’内散凸塊25會從樹脂封裝件12中露出。此外,每個内散 塊2 5都將被絕緣。 '本紙張 ^適用 W [厂 ---- I----------'-*"------訂------ 】' ...... f請先閱讀背而之注念事項再填寫本!〕 31 經濟部中央標準局負工消費合作社印製 Λ? ———~——- —___ η 7 五、發明説明(29 ) ~ ——-- 當溶解程序完成之後,則進行鑲铁凸塊成形程序。作 為外接電極之鑲散凸塊m系利用打線設備而在從樹脂封裳 件12露出的内嵌凸塊25上面形成,因此,第η圖中繪示之 半導體元件10F係由上述的一系列製程所製成。 於上述製造半導體元件的方法中,引線框2()及中間金 屬層30兩者均被溶解而露出内嵌岛塊25(接合構件)之安裝 2部分,故用於密封程序之密封樹脂對中間金屬層3〇的附 著性並不佳,因此和第4圖中緣示之半導體元件心及_ 比較起來,其優點在於密封樹脂具有更廣泛的選擇性。 而且,由於中間金屬層3〇係於溶解程序中溶解,因此 並不需如第7H圖中繪示之引線框2〇所要求將金屬層㈣ 確地壓花於鑲嵌凸塊17上。 再者,由於中間金屬層3〇將被溶解,因此中間金屬層 3〇並不影響鑲嵌凸塊17之接合能力,故中間金屬層邛並^ 需如第一及第二項實施例之半導體元件1〇A和1〇B一樣由 多種材料所形成的一個結構,這可減少許多製程和成本。 下文中將敘述本發明第七及第八項實施例之半導體元 件。 第Π圖繪示了本發明第七項實施例的—個半導體元件 10G,本實施例之半導體元件1〇G的特徵在於其結構能使 金屬層13從第11圖中繪示之第四實施例的半導體元件 中移除。 第18圖繪示了本發明第八項實施例的—個半導體元件 10H,本實施例之半導體元件1〇ίί的特徵在於其結構能使 (210x297公# 7 (請先間讀背而之注意事項再填寫本頁)
32 經濟部中央標準局貝工消費合作社印製 Λ7 ·Β7 五、發明説明(30 ) ——— ' 金屬層13從第12圖中繪示之第五實施例的半導體元件1〇Ε 中移除。也就是說,第七及第八項實施例兩者之特徵在於 作為外接電極之鑲嵌凸塊17係直接接於半導體晶片U上面 所形成的突出電極26上。 而且’半導體元件10G及10Η可利用以中間金屬層3〇 製造半導體元件的方法製成,該方法已經參看第14至16圖 而敛述過。 關於第17及18圖中繪示之半導體元件1〇〇及1〇11,半 導體晶片11係以覆晶方式利用突出電極26安裝於鑲嵌凸塊 17上面,因而不再需要導線18以及配置導線所需空間。因 此,半導體元件10G及10Η之尺寸與厚度得以減小。值得 注意的是,對半導體元件10Η而言,樹脂封裝件12係於安 裝表面16的反面(圖中的上表面)拋光,以提供拋光面27讓 半導體晶片11之上表面露出,而使半導體元件1〇Η能夠達 到更進一步的後低結構,且由於有一部份的半導體晶片Η 於拋光面27處露出,因此在半導體晶片“處產生的熱可以 有效地散發掉而增加散熱性。 下文中將敘述本發明第九項實施例之半導體元件。 第19圖繪示了本發明第九項實施例的一個半導體元件 101,於第13圖繪示之第六項實施例的半導體元件i〇f中, 内嵌凸塊25配置了諸個鑲嵌凸塊17作為外接電極用。然而 本實施例之特徵在於其具有一個使内嵌凸塊25能夠配置外 電鍍層3 1的結構,而外電鍍層31可由焊劑製成。 具有上述結構之半導體元件101可利用第16圖中所之 (CNS ) AUUtf ( 2IOX297_iFy 一 = j-rIT~ (誚先間讀背而之注意事項再填寫本頁) 33 五、 發明説明(31 Λ7 m 解&序k ’接著進行外電鍍層成形程序 成形程序。舉例夾蚱,& + 釀瓜凸塊 °卜電鍍層3〗係於溶解程序中將焊劑 链在從樹難裝件12露出的内嵌凸塊25上面而形成。 射,作為外接電極之外魏層31可藉由電 鍍方式形成較有效率且較不費時。 換言之,關於第六實施例之半導體元件卿(見第 ’必___備在每個從樹脂封裝件12中露出的内嵌 鬼25上面形成鑲嵌凸塊17,然而如本實施例中所示藉 將外電制31配置斜接電極,%刊時料钱層㈣ 置;内甘人凸塊25上,因此可以有效率地將外電鍛層配置 在多個細小的内嵌凸塊25上面。 參看第20至22圖,現在將敘述上述實施例之半導體元 件10A至101中關於供將安裝在一塊安裝板”上面之安裝 結構。 經濟,邱中央標擎局員工消費合作杜印製 而且,在下列女裝結構的敘述中,以第三實施例之半 導體元件10C和第六實施例之半導體元件1〇F為範例。第 20A、21A及22A圖繪示了半導體元件1〇c之安裝結構及安 裝情形,而第20B、21B及22B圖繪示了半導體元件1〇F之 安裝結構及安裝情形,第20A及20B圖分別繪示了本發明 第一及第二實施例之安裝結構,第21A及21B圖分別繪示 了本發明第三及第四實施例之安裝結構,最後,第22八及 22B圖繪示了安裝情形。 如圖中所示,本實施例之特徵在於當半導體元件1〇c 、10F被裝於安裝板33上時,安裝表面16與安裝板33之間 本紙張尺度適用中國國家榇準(CNS ) Λ4規梠(210X2M公垃) 34 五 、發明説明(32 Λ7 Η 7 經濟部中央樣準局貝工消費合作社印製 配置有-個未填滿樹腊32,舉例來說,未填滿樹脂32係由 熱固性樹脂率成,並用以增加半導體元件1〇c、i〇f與安 裝板33之間的接合力。 、如上所述,半導體元件1GC、卿配置有镶嵌凸塊口 作為外接電極,而使外接電極具有微細腳距,巾且镶嵌凸 塊Π與文裝板33之間的接合面積得以減少。於第3圖緣示 之半導體元件no中,由於金屬層113的面積相當大,因此 並不需要配置一値未填滿樹脂,於安裝半導體元件ιι〇時 ,金屬層113與安裴板33之間的接合力非常強。 然而,本發明之半導體元件100:、1〇F配置了具有精 細結構的鎮嵌凸塊17,@此,鑲故凸塊17舆安裝板33之間 的接合力並無法在半導體元件10(:、1〇F與安裝板33之間 維持足夠的接合力。 士因此,如第22A及22B圖中所示,在本實施例之安裝 結構中,熱固性未填滿樹脂32係配置在半導體元件i〇c l〇F與安裝板33之間,半導體元件1()c、丨_安震板现 著未填滿樹脂32所產㈣接合力而接在—起。利用這樣的 一個結構,可將鑲嵌凸塊17配製成具有 ,並增加半導體元件㈣、·與安裝板33之間的卜Z 力。 此外,亦可利用下述兩種方法中的其中一種配置未填 滿樹脂32。藉由第2〇A及2〇B圖中繪示之第一種方法,可 於半導體元件1GC、1GF裝至安裝板33上之前將未填滿樹 脂32配置在半導體元件1〇c、1〇F的安裝表面“上,而 極 能 且 (請先閲请背而之注意事項孙填寫本莨
、1T #1. 私紙張尺度適用中國國家標隼(CNS ) ϋ (—[ 35 五、 發明説明(33 ) Μ Έ7 經滴中央標率局員工消費合作社印製 ,藉由第21A及21B圖中繪示之第二種方法,可在半導體 元件10C及10F裝於安裝板33上之前將未填滿樹脂32配置 於安裝板33上。 藉由任一種方法,則當半導體元件1〇c、1〇F被裝於 女裝板上時,可將未填滿樹脂32配置在半導體元件丨〇c、 l〇F與安裝板33之間,因此可增加半導體元件i〇c、ι〇ρ與 安裝板3 3之間的接合能力。 第23圖繪示了利用第4圖中繪示之第一實施例的半導 體凡件10A結構所建構的一個半導體元件模組4〇A,此外 ,第24圖繪示了利用第圖中繪示之第二實施例的半導體元 件10B結構所建構的一個半導體元件模組4〇B,最後,第乃 圖繪不了利用第13圖中繪示之第六實施例的半導體元件 10F結構所建構的一個半導體元件模組40C。 利用本發明之半導體元件結構來建構半導體元件模組 40A至40C,則藉由半導體元件模組4〇A至4〇c可使半導體 το件10A至101達到相同的效果,這些效果可能為半導體 元件模組40A至40C之尺寸及厚度減少外接電極腳距微 細以及簡化製程。 參看第13、16及26圖,現在將詳述第六項實施例之半 導體元件10F的導線18、鑲嵌凸塊17以及内嵌凸塊乃之接 合情形。 再參看第14至16圖,現在將敘述第六項實施例之半導 體元件10F的製程。於晶片安裝程序中,半導體晶片11係 安裝在配置有中間金屬層30的引線框20上面,且内嵌凸塊 本紙張尺度適用中國國家標率(CNS〉Λ4規梠 (2ί0χ297公轱) (請先閱讀背而之注意事項再填寫本頁) • ί —..I - - I ! I - JN 1J衣 —I. - -I I - 訂---------------- 36 經濟部中央標隼局貝工消f合作社印製 Λ7 ---— ________B7 五、發明説明(34 ) .——' 一.—— 25係成形於中間金屬層3〇上面的一個鑲嵌凸塊17預定成形 位置處’接著利用一部打線機將諸條導線18配置在半導體 曰曰片11上所形成之電極接電與配置在中間金屬層3〇上面的 内嵌凸塊25之間。 對於第六項實施例之半導體元件1〇F而言,當配置導 '線18時採用了標準的接合方法,於標準接合方法中,首先 將諸條導線18接於半導體晶片11之電極接塾28上(第-次 接合)’接著拉伸導線18並接於内嵌凸塊2 5上(第二次接合) 〇 當導線18配置好後,於密封程序中形成樹脂封裝件12 ’並於溶解程序中將引線框2〇移除,接著進行鎮散凸塊成 形程序,而使作為外接電極之鑲嵌凸塊17能夠於從樹脂封 裝件12中露出的内散凸塊25上面形成。 如第9圖中所述,為了形成鑲嵌凸塊17,首先將一條 從一根毛細管2 4頂端向下伸出的金質導線予以火花放電而 形成一個球形部分,然後向下垂直移動毛細管24,並以超 音波頻率震動之,使球形部分熔接於内嵌凸塊25上。之後 ,向上垂直移動毛細管24,以拉伸金質導線並將其切斷, 因而則鎮嵌凸塊17可於内嵌凸塊25上面成形。第26圖緣示 了所形成之鑲嵌凸塊17的一個放大圖。 於發明者所進行的一項實驗中可以發現到,即使非常 罕見,然而當利用上述方法形成鑲嵌凸塊17時,内嵌凸塊 25亦可能會從樹脂封裝件12中脫落,下文將敘述之。 為了將内嵌凸塊25固定於樹脂封裝件12上,則必須考 國國象標準(⑽)Λ4規#, ( 210X2<m># ]— 丨丨^_ — :- — i------ΐτ------ { ΐ?先閱讀背而之注意事!?再填寫本頁) 37 Λ7 η 7 五、發明説明(35 2兩個力里’丨&内嵌凸塊25與樹脂封裝件U之間的接 D力(F1),而另一個為内嵌凸塊25與導線18之間的接合力 (F2)而且’導致内叙凸塊25從樹脂封裝件u中脫落之力 為用以切斷&質導線的拉力㈣,因此可以瞭解的是,於 F3二+ F2的—個情況下,内礙凸似5將從樹脂封裝件12 中脫落目此為了防止内嵌凸塊25從樹脂封裝件η中脫落 ,必須增加接合力F1與接合力F2。 然而’當諸條導線18第二次接於内敌凸塊25上時,第 二次接合將以縫合方式進行,因此,《凸塊25與導線18 之間的接合力(F2)會小於第一接合面的接合力,而且第二 接口面上的接合部分體積較小,而使内概凸塊以與樹脂封 裝件I2之間的接合力(Fl)亦較小。基於上述理由,必須考 慮到在形成鑲嵌凸塊17時内嵌凸塊25可能會從樹脂封裝件 12中脫落。 下文中將敘述本發明第十項實施例之半導體元件。 第27圖繪示了裝於配置有未填滿樹脂32的安裝板上面 之第十項實施例中的一個半導體元件1〇1,本實施例之半 導體元件10J係建構成當形成鑲嵌凸塊17時,能夠防止第 一接合部分35從樹脂封裝件12中脫落。 本實施例之半導體元件10J的特徵在於導線34係從鑲 嵌凸塊17延伸至配置於電極接墊28上面的電極鑲嵌凸塊37 ,因此利用本實施例之結構,則每條導線34具有一個作為 接至鑲嵌凸塊17的一個安裝面之第一接合端(第一接合部 分3 5 )與接至電極鑲嵌凸塊3 7的第二接合端(第二接合部分 本纸張尺度適用中國國家標準(CNS ) ( 2I0X297^i'j (請先閱讀背而之注意事項再填寫本頁) 訂--- 經滴,邵中央標準局員工消費合作社印裝 38
經漪部中央標準局負工消費合作社印製 由於可能會以縫合方式進行之第二次接合無法直接在 37將於電極接墊28上面形成。 瓜凸龙 為了製造上述結構之半導體元件1〇J,首先於晶片安 裝程序中,首先將諸條導線34接在引線框2〇上面所$成之 :間金屬層30上面而形成第一接合部分35,然後朝半導體 晶片u上面所形成之電極鑲嵌凸塊37拉伸導線%而形成第 二接合部分37,接著第二讀諸條㈣3傳於電極鑲嵌凸 塊37上。於下文中,這種接合方法將稱為逆向接合法,而 且除了晶片安裝程序之外(密封程序、溶解程序、鑲拔凸 塊成形程序以及外電鍍層成形㈣),其他程序均與上述 諸項實施例中者相同。 利用上述製造方法,則接於鑲嵌凸塊17之第一接人部 分35係以針頭形接合方式形成的,而接至半導體晶片^ 第一接合部分36係以縫合接合方式形成的。 ,釘頭形接合所形成之接合部分的體積較縫合式接合所 形成者為大’因此在晶片安裝程序中使用逆向接合法則 第一接合部分(安裝面)與樹脂縣件125之間的接合力(fi) 會增加〇 現在將考慮第-接合部分35與導線34之間的接合力 (F2),值得注意的是,㈣頭形接合所形成之第一接合部 分35配置有諸條以整體方式接於其上的導線&,因此和導 線18係以縫合方式接於内嵌凸塊25上的結構比較起來,第 本紙張尺度適用中國國家標準(CNS ) Λ4現~~ (請先閱讀"而之注意事項再填,"本頁) 、1Τ 4. 39 Ν^Μ β Η ^ Ηψ ΐ於4备命一一 Ϊ耐,Τ5ΙΡ海蛛翁衆&择17^.食_ s+ , ^r ,¾ ^ ^s $ $ & ^WF Η 0- ^ u? Μ^ ——雜命咖ρ 今 3 5 _t_ ο 0 itb*, 蛛έ Λ i齊H斤森耻赞备彥奔翁衆&备1 7岑,& 琴餘命食* Θ际薄雖軚择3欲ΐ翁齋&择17浪#——翁命咖ρ 今3 5 Θ翁命,s itt. 4 _翁齊&择一 7书书麥雜许铖一餘命咖p 今35_t_® ο $ ^ ^丨翁命咖P今35濟翁齋&雜17h3s
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經滴部中央標準局員工消费合作社印" Λ 7 ---—______Β 7 — _ — 五、發明説明(40 ) — 相反地,如本實施例中所述,引線框38A於樹脂封裝 件12形成處配置有腔41八,因此,樹脂封裝件12係建構成 將一部份的樹脂封裝件12嵌入引線框38A之腔41A内,如 苐30圖中所示。 因此,在一部份嵌入腔41A内的樹脂封裝件12上會發 生一種銷定效應,這可防止樹脂封裝件12從引線框38A中 剝落,因此並不需要上述的固定程序,且由於生產出不良 品的機會降低,故能夠增加半導體元件的製造產量。 而且,於第30圖繪示之實施例中,諸條導線18係以標 準接合方式形成的,然而本實施例並不侷限於這種以標準 接合方式形成導線18的結構,反而可應用於第3丨圖繪示之 變化中以逆向接合方式形成導線34的結構。 參看第32圖,現在將敘述製造半導體元件之方法的第 四項實施例。 第32圖繪示了引線框3 8B經過密封程序之後的—個橫 截面圖,如圖中所示,如同在第三項實施例中一樣,引線 框38B配置有一條凹槽41B(下文稱為腔),於對應樹脂封装 件12形成位置的一個位置處形成。再者,本實施例之特徵 在於突起部分42係於腔41B内形成。 舉例來說,腔41B與突起部分42係於引線框製程中, 將一光罩配置在與凹入部分對應之位置上而於金屬基底材 料21(見第7A圖)上面進行半蝕刻而形成的,且在本實施例
中,有一中間金屬層39B配置在具有突起部分42之腔41A 的整個表面上。 本紙張尺度適用中國國家標準(CNS ) Λ视招'72丨0X 2ϋ————~ -- (請先閱讀背面之注意事項再填寫本頁) 、1Τ 43 經濟部中央標準局只工消費合作社印製 Λ7 ^ _______R 7 五、發明説明(41 ) — 利用上述結構,則當樹脂封裝件12被嵌入引線框38B 之腔41B内時,樹脂封裝件12與引線框38B之間的接合面 積會增加,這導致更強的一個錨定效應。因此,可確實防 止树脂封裝件12從引線樞38B中剝落,而使半導體元件之 製造產量增加。 而且,當於晶片安裝程序中將導線34接合時,突起部 刀42可用作利用打線設備自動辨識之光罩,因此當接合導 線34時,可達到更尚的定位精度,並能夠增加產量以及半 導體之可靠度。 此外,於第32圖繪示之實施例中,諸條導線18係以標 準接合方式配置,然而本實施例並不侷限於這種以標準接 合方式形成導線18的結構,反而可應用於如第33圖繪示的 個變化中以逆向接合方式形成導線34的結構。 參看第35圖,現在將敘述製造半導體元件之方法的第 五項實施例。 第35圖繪示了引線框38A經過密封程序之後的一個橫 截面圖,如BI中所示,#同在t造半導體元件之第三項及 第四項實施例中一樣,引線框38A配置有一條凹槽4iA(下 文稱為腔),於對應樹脂封裝件12形成位置的一個位置處 形成,該腔41A係與第30圖所述之第三項實施例中者相同 〇 於製造半導體元件之方法的第三項及第四項實施例中 ,中間金屬層39A、39B係於腔41A、41B的整個表面上形 成,然而在本實施例中,腔41A至少在周圍部分處有一塊 本紙張尺度適用中國國家標隼(CNS) ("先閱讀背而之注意事項孙填寫本頁)
44 Λ7 Β 7 經满部中央標準局K2C工消费合作社印製 五、發明説明(42 區域未配置中間金屬層39C(圖中L所示區域)。 因此,藉將不具有中間金屬層39C之區域配置在腔41A 周圍,則縱使當中間金屬層39C係由一種對引線框38A附 著性較低的金屬製成時,樹脂封裝件12依然能夠附著在引 線框38A上,因此可防止樹脂封裝件12從引線框38b中剝 落,而使半導體元件之製造產量增加。 而且,於第35圖繪示之實施例中,諸條導線18係以標 準接合方式配置,然而本實施例並不侷限於這種以標準接 合方式形成導線18的結構’反而可應用於如第妬圖繪示的 一個變化中以逆向接合方式形成導線3 4的結構。 參看第37至40圖,現在將敘述製造半導體元件之方法 的第五項實施例各個程序,下列敘述將以利用逆向接合方 式形成導線34作為範例。 第37圖繪示了引線框38A經過晶片安裝程序之後的一 個平面圖,如®中所示,除了腔41A之預定區域L外均配 置了中間金屬層39C,目此引線框38A於區域L中露出。在 本實施例中,巾間金屬層39c係、由對引線框38A附著性較 低的銀(Ag)製成,舉例來說,其可由銅(Cu)或銅合金製成 〇 半導體晶月11係利用晶片固定樹脂15固定在引線框 38A上面的—個預定«位置上,且中間金屬層39C與半 導體晶片11係利用導線34連接。由於諸條導線34係利用逆 向接合方式配置,因此接於中間金屬層39C之導線%末端 為第-接合部分35,而接於f導體晶片u之導線咐 本紙張尺度剌巾賴家料(⑽) tt I I I.''- - I I 1 ί -------i __ \_» .------訂------ 一 . .. ... (請先閱讀背而之注意事項4填寫本页) • - - I I I— 45 經^部中央標準局員工消费合作社印製 A7 ___ 1” 五、發明説明(43 ) ~~ ~~ 第二接合部分36。 第38圖繪示了引線框38A經過密封程序之後的—個横 截面圖,如圖中所示,藉由密封程序而在腔41A上面形成 樹脂封裝件12。如前所述,於腔41A周圍處形成了不具有 中金屬層39C的區域L,因此在區域L中,樹脂封裝件12與 引線框3 8 A係直接接合。 由於樹脂封裝件12與引線框38A之間具有良好的附著 性,因此樹脂封裝件12與引線框38A乃藉由嵌入腔41八内 的樹脂封裝件12所形成之錨定效應與區域L中的一個附著 力而牢牢地$在一起,因此樹脂封裝件12不會從引線框 3 8A中剝落。 當晶片安裝程序與密封程序完成之後,則進行第39圖 中繪示的一個溶解程序。於溶解程序中,中間金屬層39c 和引線框38A被溶解,然後第一接合部分35從樹脂封裝件 12中露出,且當中間金屬層39c被移除時,每個第一接合 部分35彼此之間變的具有絕緣性。 當溶解程序完成之後,則進行一項鑲嵌凸塊成形程序 。作為外接電極之鑲嵌凸塊i 7係利用打線設備而在從樹脂 封裝件12中露出的第一接合部分35上面形成,目此第圖 中繪不之半導體元件10K乃藉由進行一連串的上述製程而 製成的。此半導體元件10Κ具有一個其突出部分43係於基 底材料部分上面形成之結構,其將作為安裝面。 於上述實施例中,諸條導線34係以逆向接合方式配置 ,然而當採用標準接合方式哼亦可使用上述製法。第41圖 本紙張尺度適财_家轉(CNS) ---_----I----:-------π------ (請先閱讀背而之注意事項再填寫本頁) 46 經濟部中央標準局貝工消费合作社印製 A 7 -、 _ ; R7 五、發明説明(44 ) 中繪示之半導體元件l〇L係將上述製法用於標準接合方式 中而製成的。 此外,已經敘述過第35至41圖之各項實施例係除了僅 在腔41A周圍處配置有中間金屬層39c而其他區域並無配 置的一個結構’然而如同在上述第二項至第五項實施例中 所述’本實施例可應用於配置有金屬層i 3之半導體元件 10B 至 10E。 關於第二至第五項實施例之半導體元件1〇B至1〇e的 結構,於密封程序中在引線框2〇上面所形成之金屬層13面 積較小,然而,當金屬層13係由易從引線框2〇中剝落之金 屬製成時,雖然機率不高,但仍然會有樹脂封裝件12剝落 的一個可能性。因此將本實施例應用於第二至第五項實施 例之半導體元件10B至10E,則可防止樹脂封裝件12剝落 〇 參看第42圖,現在將敘述製造半導體元件之方法的第 六項實施例。 第42圖繪示了引線框38c經過密封程序之後的一個橫 截面圖,本實施例繪示了從單一引線框38C製造出多個半 導體元件的方法(一種所謂的複合成形)。 引線框38C上面安裝有多個半導體晶片u,而且關於 增加製造能力,則大體上於引線框38C的整個表面上形成 一個中間金屬層39D。有一個鑄模樹脂44(將被分割成樹 脂封裝件12)以單件形式覆蓋住多個半導體元件u,而引 線框3 8C並未配置單獨腔。 本紙張尺度適用中國國家摞準(CNS )如规梠(21〇Χ29ϋ^ ——^---,'----J,------1Τ------φ- (請先閲讀背而之注意事項再填寫本页) 47 五、 經濟部中央樣準局員工消費合作社印製 Λ7 B? 發明説明(45 ) 關於用以進行複合成形的一個結構,則當中間金屬層 39D係由對引線框3 8C附著性較低的材料製成時,鑄模樹 脂44可能會從引線框38C中剝落,導致此剝落的危險性在 這種複合成形的例子中特別高。 因此’在本實施例中,引線框38C配置了諸通孔45, 諸通孔34係配置在遠離半導體晶片丨丨配置區域的位置上, 因此當鑄模樹脂44於密封程序中形成時,這種作為鑄模樹 脂44的樹脂亦將填滿諸通孔45。 填入通孔45内的樹脂將產生一個錨定效應而將鑄模樹 脂44固定於引線框38C上,因此,鑄模樹脂料與引線框38c 之間的附著性得以增加,因而防止鑄模樹脂44從引線框 3 8C中剝落。 當雄、封程序完成之後,則進行一項溶解程序,以同時 移除引線框38C及中間金屬層39D。當溶解程序完成之後 ,多個半導體晶片11透過鑄模樹脂44連接,因此之後鑄模 樹脂44於第42圖中繪示之虛線處被分成個別元件(分割程 序)。 接著對個別元件進行鑲嵌凸塊成形程序而製造出半導 體το件,而且,上述之分割程序與鑲嵌凸塊成形程序可以 顛倒次序進行’也就是說,首先騎鑲嵌凸塊成形程序而 形成鑲极凸塊’接著進行分割程序而將鑄模樹脂料分成個 別元件。 第43圖緣不了將第27圖中緣示之第十項實施例的多個 半導體元件而安裝在一塊單一安裝板47上面的一個半導 Μ氏張尺度適用中國國家榡準(CNS ) ——:1丨-i 'Jΐτφ- (諳先閱讀背而之注意事項再填寫本頁) 210X297公处) 48 Λ7 -----. H7 ** I I· | I || , .. -*.-···.·,-一· |^· I II — 五、發明説明(46 ) 體元模組40D。 各半導體元件10J係以電氣方式利用安裝板47上面所 开/成之互連裝置48而彼此連接,且各半導體元件1〇J與安 裝板47之間.配置有一個未填滿樹脂5〇,而使鑲嵌凸塊17不 會受到因溫度變化而產生的過多應力。再者,每個配置在 安裝板47上表面之半導體元件1〇J係電氣方式透過諸穿孔 49而接於配置在安裝板47下表面上之安裝電極51上。 因此若使用多個半導體元件10j作為半導體元件模組 40D,則每個半導體元件1〇J會有上述的錨定效應。因此 半導體模組40D之尺寸及厚度得以降低、外接電極腳距 較窄、並簡化其製程。 再者’本發明並不侷限於這些實施例,反而可作各種 變更及修正,並不會偏離本發明之範圍。 本申請案係根據1998二月25曰歸檔的日本優先申請案 第10-043993號與1998七月7曰歸檔的日本優先申請案第 10-192011號,其整篇内容在此列作參考。 經濟部中央標準局員工消费合作杜印製 本紙張尺度適用中國國家標隼(cns ) μ现格(2i〇x2<m>^ ) 49 - 經濟部中央標準局員工消費合作社印製 -—__ Λ7 B7 、發明説明(47 ) ·...·--------- 元件標號對照 h·.數脂 15…晶片固定樹脂 2··.晶片 17、119···鑲嵌凸塊 3··.外引線 16、116.•安裝表面 4···接線 18、34、118...導線 5··.晶粒墊 19…第一保護層 6 · · ·锡球 19a…移除部分 7··.安裝板 20,38入,38丑,38(^...引線框 8··.内引線 21…基底材料 9·.·接合部分 22、45...¾孑匕 10A,10B,10C,10D,10E,10 23…第二保護層 F,10G,10H,10I,10J,10K,1 23a…罩幕孔 〇L,20B,110…半導體元件 24...毛細管 11、111…半導體晶片 25...内嵌凸塊 12、112…樹脂封裝件 26···突出電極 13,13A,13B,13C,13D,113 27...抛光面 ...金屬層 28···電極接墊 13B-1,13C_1,13D-1__ 外層 30,39A,39B,39C,39D·..· 13C-2...中間層 中間金屬層 13D-2…第一中間層 31…外電鍍層 13D-3...第二中間層 3 2、5 0…未填滿樹月旨 13B-2,13C-3,13D-4..内層 33、47…安裝板 14...安裝板 35.··第一接合部分 本紙張尺度適用中國國家標準(CNS ) /\4規格(210X297公# ) --^---Γ----「--- >. (請先閲讀背而之注意事項再填寫本頁)、
-'U ί Λ7 B7 五、發明説明(48 ) 36.. .第二接合部分 37.. .電極鑲嵌凸塊 40A,40B,40C,40D··· 半導體元件模組 41A、41B凹槽…腔 42、117…突起部分 43.. .突出部分 44…錄模樹脂 48…互連裝置 49.··穿孔 51.. .安裝電極 丨「 Ί'广1T#1 (請.先閱讀背而之注意事項#填寫本頁) 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) 格(2丨〇X?.97公犮) 51
Claims (1)
- 申請專利範圍 2. —種半導體元件,其包括有: 一個密封於樹脂内的半導體晶片;以及 以電氣方式連接該半導體晶片與外接電極之接合 構件, 其中該外接電極為鑲嵌凸塊。 —種半導體元件,其包括有: 經濟部中央標準局員工消費合作社印製 一個半導體晶片; 一個用以密封該半導體晶片的樹脂封裝件; 以暴露方式配置在該樹脂封裝件的一個安裝表面 之金屬層;以及 以電氣方式連接配置在半導體晶片上之電極接墊 與金屬層的接合構件, 其中該金屬層在安裝面上配置有鑲嵌凸塊,該鑲 嵌凸塊係作為外接電極。 3. 如申請專利範圍第2項之半導體元件,其中每個該金屬 層具有一個單層結構,並由金(Au)、鈀(pd)和鋁(A1)的 其中一個製成。 4. 如申請專利範圍第2項之半導體元件,其中每個該金屬 層具有一個兩層的雙層結構,其每一層分別由金(Au) 、崔巴(Pd)和铭(A1)的其中一個製成。 5. 如申請專利範圍第2項之半導體元件,其中每個該金屬 層具有一個雙層結構,該結構具有一個由鈀(Pd)製成 的外層和一個由鎳(Ni)製成的内層。 6·如申請專利範圍第2項之半導體元件,其中每個該金屬 請 先 閱 讀 背 面 之 注 意 事 項 再 旁 訂經濟部中央標準局員工消費合作社_製 A8 B8 C8 D8 六、申請專利範圍 層具有一個由鈀(Pd)製成的外層、鎳(Ni)製成的中間層 與鈀(Pd)製成的内層組合而成或由金(Au)製成的外層 、鎳(Ni)製成的中間層與鈀(pd)製成的内層組合而成之 三層結構。 7. 如申請專利範圍第2項之半導體元件,其中每個該金屬 層具有一個由鈀(Pd)製成的外層、鎳(Ni)製成的第一中 間層、鈀(Pd)製成的第二中間層以及金(Au)製成的内 層組合而成之四層結構。 8. —種半導體元件,其包括有 一個半導體晶片; ——個用以密封該半導體晶片的樹脂封裝件;以及 多個接合構件,其中一組末端係接於該半導體晶 片上面的電極接墊上,而另一組末端則從該樹脂封裝 件中露出以形成安裝面之末端, 其中該安裝面末端係從該樹脂封裝件中露出,並 配置有諸個鑲嵌凸塊,該鑲嵌凸塊係作為外接電極。 9. 如申請專利範圍第8項之半導體元件,丨中該接合構件 為導線。 10. 如申請料m圍第9項之半導體元件,纟巾該導線係從 鑲嵌凸塊延伸至半導體晶片上面的電極接墊。 a如申請專㈣圍"項之㈣體元件,丨巾該接合構件 有一部份從樹脂封裝件中露出,該部分之面積大㈣ 嵌凸塊的接點面積。 12·—種引線框,其包括有: (請先閱讀背面之注意事項再填寫本頁)53 經濟部中央標準局舅工消費合作社印製 A8 B8 C8 D8 申請專利範圍 配置在引線框的一個表面上之金屬層, 其中β亥金屬層係配置在與鑲般凸塊配置位置對應 的位置上。 ’以 13.如申請專利範圍第12項之引線框,其中每個該金屬層 具有一個單層結構,並由金(Au)、鈀(Pd)和鋁(Α1)的二 中一個製成。 、 14·如申請專利範圍第12項之引線框,其中每個該金屬層 具有一個兩層的雙層結構,其每一層分別由金(Au)、 Ιε (Pd)和鋁(A1)的其中一個製成。 15. 如申請專利範圍第12項之引線框,其中每個該金屬層 具有一個雙層結構,該結構具有一個由把(Pd)製成的 外層和一個由鎳(Ni)製成的内層。 16. 如申請專利範圍第12項之引線框,其中每個該金屬層 具有一個由鈀(Pd)製成的外層、鎳(Ni)製成的中間層與 把(Pd)製成的内層組合而成或由金(Au)製成的外層、 鎳(Ni)製成的中間層與鈀(Pd)製成的内層組合而成之三 層結構。 17. 如申請專利範圍第12項之引線框,其中每個該金屬層 具有一個由鈀(Pd)製成的外層、鎳(Ni;)製成的第一中間 層、鈀(Pd)製成的第二中間層以及金(Au)製成的内層 組合而成之四詹結構。 18_ —種引線框,其包括有一個凹進部分,其中該回進部 分係在與形成樹脂封裝件之位置對應的一個位置處形 成。 Μ氏張尺度逋用申國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁}54 A8 B8 C8 08 經濟部中央榡準局員工消費合作社印製 申請專利範圍 19. 如申請專利範圍第17項之引線框,其更包括有一個配 置在凹進部分内側的中間金屬層。 20. 如申吻專利範圍第丨7項之引線框,其中凹進部分至少 在周圍部分處有一塊區域未配置中間金屬層。 21. 如申明專利範圍第丨7項之引線框,其中該凹進部分於 其内配置有凸出部分。 22. -種用於半導體元件製造的引線框製造方法,該方法 包括有下列步驟: a) 於一基底材料上面形成第一個保護層; b) 藉由移除部分與通孔形成部分對應的第一保護 層,形成預定的第一保護層圖案,該通孔係用以固定 或移動基底材料; c) 以第一保護層圖案作為光罩,將基底材料蝕刻 而形成通孔; d) 移除第一保護層; e) 於基底材料上面形成第二個保護層; f) 藉由移除部分與金屬層形成部分對應的第二保 護層而形成保護層開口,以形成預定的第二保護層圖 案; g) 於第二保護層上面形成的保護層開口處形成金 屬層;以及 h) 移除第二保護層。 23. 如申請專利範团第22項^^4的方法,其中該 步驟g)係用以形成每個均、^声.'單層結構、並由金(Au) (請先閱讀背面之注意事項再填寫本頁) --- n n I - n55 申請專利範圍 A8 B8 C8 D8 、_d)和銘(A1)的其中-個製成辦屬層。 从如申請專利範圍第22項.^^|的方法,其中該 步驟g则以形成每個均具备屬結構的金屬層,且 其每-層分別由金(Au)、痛和銘㈧)的其中一個製 成。 惠. 25.如申請專利範圍第22項^^的方法,其中該 步驟g)係用以形成每個均具有雙層結構的金屬層,並 具有一個由飽(Pd)製成的外、層和一個由錄⑽製成的内 層 i% 26_如申請專利範圍第22項 的方法,其中該 步驟g}係用以形成具有-^固:七^㈣製成的外層、錄⑽ 製成的中間層與鈀(Pd)製咸的内層組合而成或由金(Au) 製成的外層、鎳(Ni)製成的中間層與鈀(pd)製成的内層 組合而成之三層結構的金屬層 27.如申請專科範圍第22項中造:号丨^^的方法,其中該 步驟g)係用以形成具有一摘每個均由把(Pd)製成的外層 ^ : V 、鎳(Νι)製成的第一中間養:、‘鈀(pd)製成的第二中間層 以及金(Au)製成的内層組合而成之四層結構的金屬層 (請先閔讀背面之注意事項再填寫本頁) 訂 Ψ. 經濟部中央標準局員工消費合作社印製 28. —種利用引線框製造半導體元件的方法,該方法包括 有下列步驟: a)將一半導體晶片安裝於引線框上,並以電氣方 式利用接合構件連接該半導體晶片與配置在引線框上 面的金屬層; 本紙張尺度適用中國國家操準(CNS ) A4規格(210X297公釐) -JO - 經濟部中央梯準局員工消費合作社印製 申請專利範圍 r封::引線框上面的半導體晶片密封而形成-個樹 c)將引線框$容解,^暴露方式將金屬層配置在 樹脂封裝件的一個表面上; 句於露出的-個金屬層安裝表面上形成鑲嵌凸塊 〇 29.—種製造半㈣元件之料,财法包括有下列步驟: • a)將-半導體晶片安裝於引線框上,纟以電氣方 式利用接合構件連接該半導體晶片與配置在引線框上 面的金屬層; b) 將引線框上面的半導體晶片密封而形成一個樹 .脂封裝件; c) 將引線框及金屬層溶解,而使接合構件之安裝 面末端露出; d) 於露出的接合構件安裝面末端上形成鑲嵌凸塊 30.-種製造半導體元件之方法,該方法包括有下列步驛: 、a)將一半導體晶片安裝於引線框上,並以電氣方 式利用接合構件連接該半導體晶片與配置在引線框上 面的金屬層; b) 將引線框上面的半導體晶片密封而形成一個樹 脂封裝件; c) 將引線框及金屬層溶解,而使接合構件之安裝 面末端露出; (請先聞讀背面之注意事項再填寫本貰) 訂A8 B8 C8 D8 製 申請專利範圍 d)於露出的接合構件5#面末端上形成外電鍍層 。 儿如申料㈣圍第半物元㈣方法,其 中該接合構件係導線出電極的其中一個。 A-種利用引線框製造半導體元件的方法,财法包括 有下列步驟: a) 將-半導體晶片安裝於引線框内形成的一個凹 進部分中,並形成其中-組末端係接於該半導體晶片 上的電極接塾而另一組末端從一樹脂封裝件露出的接 合構件,以形成安裝面末端; b) 將引線框内形成之凹進部分中的半導體晶片密 封而形成樹脂封裝件; 0將引線框溶解,而使接合構件之安裝面末端露 出; d)於露出的接合構件安裝面末端上形成㈣凸塊 ° /泠、 33_如申請專利範圍第22項的方法,其 中該引線框更包括有一個嫁麻凹進部分内側的中間 金屬層。: 34.如申請專利範圍第32項||_造半導體元件的方法,其 中該凹進部分至少在周|_分處有—壤區域未配置; 間金屬層。 !-,I 3 5.如申請專利範圍第3 2項::| ::製造半導體元件的方法,其 中该凹進部分於其内配置有凸出部分。 、 (21〇χ297公釐) (請先閱讀背面之注意事項再填寫本頁)58 六、申請專利範圍 A8 B8 C8 D8 /¾¾ 經濟部中央標準局員工消費合作社印製 36. 如申請專利範圍第32:^/-声’襄造半導體元件的方法,其 中該接合構件係導線孕電極的其中—個。 37. 如申請專利範圍第32g製造半導體元件的方法,其 中該接合構件為導線,並且 其中該步驟a)更包括有下列步驟: e) 將該導線接於中間金屬層上面的第一步驟,以 及 , f) 藉由拉伸該導線而將該導線接於半導體晶片上 面的第二步驟。 38. —種利用引線框製造半導體元件之方法,該方法包括 有下列步驟: a) 將一半導體晶片安裝於引線框内形成的一個凹 進部分中,並形成其中一組末端係接於該半導體晶片 上的電極接墊而另一組末端從一樹脂封裝件露出的接 合構件,以形成安裝面末端; b) 將引線框内形成之凹進部分中的半導體晶片密 封而形成樹脂封裝件; c) 將引線框溶解,而使接合構件之安裝面末端露 出; d) 於露出的接合構件安裝面末端上形成外電鍍層 Η举j 39.如申請專利範圍第造半導體元件的方法,其 中該引線框更包括有一:|υ:讀己置在凹進部分内侧的中間 金屬層。 本紙張尺度適用中國國家標準(CNS ) Α4規格21〇 X 297公羡) (請先閎讀背面之注意事項再填寫本頁) I---訂------ C 59申請專利範圍 4〇,^r!L#,Jirs"32^ * “凹進。P分至少在周丨ί:却分 間金屬層。 1”?丨韦㈣域未配置中 41.t申請專利範圍第32項,¾造半導體元件的方法,其 该凹進部分於其内配置有&出部分。 J»« rb JL± sfc ^ . . . 42.如申請專利範圍第32項 |造半導體元件的方法,其 ^ _切干等體元刮 中該接合構件料線或P電極㈣中_個。 如申請專利範圍第32項ϋ造半導體元件的方法 中該接合構件為導線,並且 其中該步驟a)更包括有下列步驟: Θ將該導線接於中間金屬層上面㈣-步驟, 及 f)藉由拉線而將該導線接於半導體晶片 铱一也 _ί·%αβ 其 以 上 面的第二步_ 半導屬元,件包括有-個半導體晶片、一個用以 (請先閲讀背面之注意事項再填寫本頁) --i..m -----Ί--^-----訂-- 經濟部中央標率局員工消費合作社印製 Ί · 、《且曰曰/1 、 一 1因巾 街封該半導體晶片的樹脂封裝件、以暴露方式配置 該樹脂封裝纪-個安裝表面之金屬層、以及以電 方式連接半導體W上之電極絲與金屬層 接合構作’备屬層在安裝面上配置有鑲嵌凸塊, 凸塊係作貧外接電極。 在氣的 鑲嵌 i 氏張尺度適用中國CNS) A4i^ ( 21qx297“t 60
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---|---|---|---|
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Publications (1)
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---|---|
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Family Applications (1)
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---|---|---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6720207B2 (en) | 2001-02-14 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device |
Families Citing this family (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001185651A (ja) * | 1999-12-27 | 2001-07-06 | Matsushita Electronics Industry Corp | 半導体装置およびその製造方法 |
JP3420153B2 (ja) | 2000-01-24 | 2003-06-23 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
KR20020029990A (ko) * | 2000-10-16 | 2002-04-22 | 윤종용 | 실장리드가 구비된 기판을 포함하는 반도체 패키지 및 그제조방법 |
TW465064B (en) * | 2000-12-22 | 2001-11-21 | Advanced Semiconductor Eng | Bonding process and the structure thereof |
KR100405948B1 (ko) * | 2001-03-16 | 2003-11-14 | 황길남 | 반도체 칩 패키지 및 그의 제조방법 |
US6893901B2 (en) * | 2001-05-14 | 2005-05-17 | Fairchild Semiconductor Corporation | Carrier with metal bumps for semiconductor die packages |
US20030054583A1 (en) * | 2001-09-20 | 2003-03-20 | Eastman Kodak Company | Method for producing an image sensor assembly |
JP4014912B2 (ja) * | 2001-09-28 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3727272B2 (ja) * | 2002-01-15 | 2005-12-14 | 沖電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
US8236612B2 (en) * | 2002-04-29 | 2012-08-07 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US6777265B2 (en) * | 2002-04-29 | 2004-08-17 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US7799611B2 (en) * | 2002-04-29 | 2010-09-21 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US6812552B2 (en) | 2002-04-29 | 2004-11-02 | Advanced Interconnect Technologies Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US7115998B2 (en) * | 2002-08-29 | 2006-10-03 | Micron Technology, Inc. | Multi-component integrated circuit contacts |
US20040058478A1 (en) * | 2002-09-25 | 2004-03-25 | Shafidul Islam | Taped lead frames and methods of making and using the same in semiconductor packaging |
US20040084508A1 (en) * | 2002-10-30 | 2004-05-06 | Advanpack Solutions Pte. Ltd. | Method for constraining the spread of solder during reflow for preplated high wettability lead frame flip chip assembly |
JP3952963B2 (ja) * | 2003-02-21 | 2007-08-01 | ヤマハ株式会社 | 半導体装置及びその製造方法 |
JP2005259915A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体装置およびその製造方法 |
US7868468B2 (en) * | 2004-11-12 | 2011-01-11 | Stats Chippac Ltd. | Wire bonding structure and method that eliminates special wire bondable finish and reduces bonding pitch on substrates |
KR101227228B1 (ko) * | 2004-11-12 | 2013-01-28 | 스태츠 칩팩, 엘티디. | 와이어 본드 배선 |
US8519517B2 (en) | 2004-11-13 | 2013-08-27 | Stats Chippac Ltd. | Semiconductor system with fine pitch lead fingers and method of manufacturing thereof |
US7731078B2 (en) * | 2004-11-13 | 2010-06-08 | Stats Chippac Ltd. | Semiconductor system with fine pitch lead fingers |
TWI249209B (en) * | 2004-12-22 | 2006-02-11 | Siliconware Precision Industries Co Ltd | Semiconductor package with support structure and fabrication method thereof |
JP4558539B2 (ja) * | 2005-03-09 | 2010-10-06 | 日立協和エンジニアリング株式会社 | 電子回路用基板、電子回路、電子回路用基板の製造方法および電子回路の製造方法 |
US8124459B2 (en) * | 2005-04-23 | 2012-02-28 | Stats Chippac Ltd. | Bump chip carrier semiconductor package system |
US7728437B2 (en) * | 2005-11-23 | 2010-06-01 | Fairchild Korea Semiconductor, Ltd. | Semiconductor package form within an encapsulation |
US20070216033A1 (en) * | 2006-03-20 | 2007-09-20 | Corisis David J | Carrierless chip package for integrated circuit devices, and methods of making same |
EP2084744A2 (en) * | 2006-10-27 | 2009-08-05 | Unisem (Mauritius) Holdings Limited | Partially patterned lead frames and methods of making and using the same in semiconductor packaging |
US8304874B2 (en) * | 2006-12-09 | 2012-11-06 | Stats Chippac Ltd. | Stackable integrated circuit package system |
US7635913B2 (en) * | 2006-12-09 | 2009-12-22 | Stats Chippac Ltd. | Stacked integrated circuit package-in-package system |
JP4618260B2 (ja) * | 2007-02-21 | 2011-01-26 | 日本テキサス・インスツルメンツ株式会社 | 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置 |
KR100871707B1 (ko) * | 2007-03-30 | 2008-12-05 | 삼성전자주식회사 | 깨짐을 억제하는 몰딩부를 갖는 웨이퍼 레벨 패키지 및 그제조방법 |
SG147330A1 (en) | 2007-04-19 | 2008-11-28 | Micron Technology Inc | Semiconductor workpiece carriers and methods for processing semiconductor workpieces |
US7701049B2 (en) * | 2007-08-03 | 2010-04-20 | Stats Chippac Ltd. | Integrated circuit packaging system for fine pitch substrates |
JP5058714B2 (ja) * | 2007-08-21 | 2012-10-24 | スパンション エルエルシー | 半導体装置及びその製造方法 |
CN102177579A (zh) * | 2008-11-05 | 2011-09-07 | 株式会社三井高科技 | 半导体装置及其制造方法 |
US8133759B2 (en) * | 2009-04-28 | 2012-03-13 | Macronix International Co., Ltd. | Leadframe |
US8115293B2 (en) * | 2009-12-08 | 2012-02-14 | Stats Chippac Ltd. | Integrated circuit packaging system with interconnect and method of manufacture thereof |
US9029991B2 (en) * | 2010-11-16 | 2015-05-12 | Conexant Systems, Inc. | Semiconductor packages with reduced solder voiding |
JP5894502B2 (ja) * | 2012-06-04 | 2016-03-30 | ローム株式会社 | ワイヤボンディング構造および半導体装置 |
US20140091465A1 (en) * | 2012-09-28 | 2014-04-03 | Texas Instruments Incorporated | Leadframe having sloped metal terminals for wirebonding |
JP5418928B2 (ja) * | 2012-12-03 | 2014-02-19 | 大日本印刷株式会社 | 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法 |
JP2016122807A (ja) * | 2014-12-25 | 2016-07-07 | Shマテリアル株式会社 | 半導体装置用基板及びその製造方法 |
JP6562495B2 (ja) * | 2014-12-26 | 2019-08-21 | 大口マテリアル株式会社 | 半導体装置の製造方法 |
JP2016122808A (ja) * | 2014-12-25 | 2016-07-07 | Shマテリアル株式会社 | 半導体装置用基板及びその製造方法 |
JP2016122809A (ja) * | 2014-12-25 | 2016-07-07 | Shマテリアル株式会社 | 半導体装置用配線部材及びその製造方法 |
JP6562494B2 (ja) * | 2014-12-26 | 2019-08-21 | 大口マテリアル株式会社 | 半導体装置の製造方法 |
JP6418398B2 (ja) * | 2015-09-01 | 2018-11-07 | 大口マテリアル株式会社 | 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法 |
JPWO2017163815A1 (ja) * | 2016-03-22 | 2019-01-31 | パナソニックIpマネジメント株式会社 | センサ |
US10522505B2 (en) | 2017-04-06 | 2019-12-31 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method for manufacturing the same |
JP2019012714A (ja) * | 2017-06-29 | 2019-01-24 | 株式会社ディスコ | 半導体パッケージの製造方法 |
JP6927634B2 (ja) * | 2017-09-20 | 2021-09-01 | 大口マテリアル株式会社 | 半導体素子搭載用基板及びその製造方法 |
US10177074B1 (en) | 2017-10-04 | 2019-01-08 | Semiconductor Components Industries, Llc | Flexible semiconductor package |
US11335570B2 (en) * | 2018-12-19 | 2022-05-17 | Texas Instruments Incorporated | Multirow gull-wing package for microelectronic devices |
US20200203243A1 (en) * | 2018-12-19 | 2020-06-25 | Texas Instruments Incorporated | Universal leaded/leadless chip scale package for microelecronic devices |
US20200203263A1 (en) * | 2018-12-19 | 2020-06-25 | Texas Instruments Incorporated | Low cost reliable fan-out chip scale packages |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62150749A (ja) | 1985-12-24 | 1987-07-04 | Fuji Electric Co Ltd | バンプ電極の形成方法 |
JPS62216347A (ja) | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | 半導体装置 |
US5157480A (en) * | 1991-02-06 | 1992-10-20 | Motorola, Inc. | Semiconductor device having dual electrical contact sites |
JPH0612493A (ja) * | 1992-06-25 | 1994-01-21 | Hitachi Ltd | ジェスチャ認識方法およびユーザインタフェース方法 |
US5496775A (en) * | 1992-07-15 | 1996-03-05 | Micron Semiconductor, Inc. | Semiconductor device having ball-bonded pads |
JPH06124953A (ja) | 1992-10-12 | 1994-05-06 | Matsushita Electron Corp | 半導体装置のバンプ形成方法 |
JP2551370B2 (ja) | 1993-12-27 | 1996-11-06 | 日本電気株式会社 | 半導体チップの実装方法 |
JPH07307409A (ja) * | 1994-05-12 | 1995-11-21 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH0878574A (ja) * | 1994-09-08 | 1996-03-22 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2595909B2 (ja) * | 1994-09-14 | 1997-04-02 | 日本電気株式会社 | 半導体装置 |
JPH0888249A (ja) | 1994-09-19 | 1996-04-02 | Taiyo Yuden Co Ltd | フェイスダウンボンディング方法 |
US5714803A (en) * | 1995-07-28 | 1998-02-03 | Sgs-Thomson Microelectronics, Inc. | Low-profile removable ball-grid-array integrated circuit package |
JP3129169B2 (ja) | 1995-11-08 | 2001-01-29 | 富士通株式会社 | 半導体装置及びその製造方法 |
US6072239A (en) * | 1995-11-08 | 2000-06-06 | Fujitsu Limited | Device having resin package with projections |
JP3189703B2 (ja) * | 1996-10-08 | 2001-07-16 | 富士通株式会社 | 半導体装置及びその製造方法 |
US5674785A (en) * | 1995-11-27 | 1997-10-07 | Micron Technology, Inc. | Method of producing a single piece package for semiconductor die |
JPH09213753A (ja) * | 1995-11-30 | 1997-08-15 | Ricoh Co Ltd | 半導体装置とプリント基板との接続構造体 |
JP2891665B2 (ja) * | 1996-03-22 | 1999-05-17 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
US6046499A (en) * | 1996-03-27 | 2000-04-04 | Kabushiki Kaisha Toshiba | Heat transfer configuration for a semiconductor device |
JP3863213B2 (ja) * | 1996-03-27 | 2006-12-27 | 株式会社ルネサステクノロジ | 半導体装置 |
US6107122A (en) * | 1997-08-04 | 2000-08-22 | Micron Technology, Inc. | Direct die contact (DDC) semiconductor package |
US6064114A (en) * | 1997-12-01 | 2000-05-16 | Motorola, Inc. | Semiconductor device having a sub-chip-scale package structure and method for forming same |
US5969461A (en) * | 1998-04-08 | 1999-10-19 | Cts Corporation | Surface acoustic wave device package and method |
-
1998
- 1998-07-07 JP JP10192011A patent/JPH11312749A/ja active Pending
- 1998-10-13 US US09/170,260 patent/US6541848B2/en not_active Expired - Fee Related
- 1998-10-15 TW TW087117105A patent/TW384531B/zh not_active IP Right Cessation
- 1998-10-20 KR KR1019980043821A patent/KR100301357B1/ko not_active IP Right Cessation
-
2003
- 2003-02-25 US US10/372,177 patent/US20030132533A1/en not_active Abandoned
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6720207B2 (en) | 2001-02-14 | 2004-04-13 | Matsushita Electric Industrial Co., Ltd. | Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device |
US6984880B2 (en) | 2001-02-14 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device |
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