TW384426B - Virtual channel memory system - Google Patents
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Description
A7 , ______B7 ')_________ 五、發明説明() 丨 广 發明所屬之領域 本發明係關於一種半導體記憶體之記憶系統 關於一種在存取複數個記憶體主文件時提供複數個 取通道的記憶系統。 發明背景 在習知的弯料處3¾篮虫,通常由避個處理_/處理疲 驟共用一個系統記憶體。此等多個處理器/處理步驟(亦即記 憶體主文件)係採用多工(multi-tasking)的方式對系統記憶 體(一般之系統記憶體或圖形幀緩衝記憶體)進行存取。記憶 體主文件(memory master)可爲中央處理器(CPU)、圖形處理 器、PCI匯流排主文件、及EISA/ISA匯流排主文件。各記 憶體主文件對系統記憶體的一個部分進行存取動作,因而 表現出fe址局部性(locality)、、時間局部性、及/或特定的]1: 域大小。因而需要一種能夠譲多個記憶體主文件對系統記 —- , 憶體有效率的進行存取動作的記憶系統。此外,若此記憶 系統能夠被動態修改以適應不同型式的記憶體主文件則更 佳。 圖1^5塊圖爲一採用共用記憶體結構之習知多重處 理系統100〇系統100包含處理器101a~ 101c、專用快取 --------------- 記憶體l〇2a〜102c、專用快取控制器103a〜103c、系統 匯流排104、全局主記憶體(global main memory) 105、及記 憶體控制器106。處理器101a〜101c透過公共平行系統匯 流排104來共用主記憶體105。快取記憶體102a〜102c通 _ 3 ^紙張尺度適用中ί國家標準(CNS ) A4規格(210X 297公) ~ (請先閱讀背面之注意事項 ΊΙ裝— 再本頁) -訂 本 經濟部中央橾準局員工消费合作杜印製 經濟部中央橾準扃貝工消費合作社印製 A7 · ♦ __B7_ 五、發明説明() 常使用較高速的SRAM陣列。而主記憶體105 —般則使用 較低速且較便宜的DRAM陣列。類似系統100之系統在下 列參考資料串有較謹盡的描述:⑴“Protocols Keep Data -------------- ---- Consistent’’,John Gallant,EDN March 14, 1991,pp. 41-50 (2) “High-Speed Memory Systems”,A. V. Pohm and Ο. P. Agrawal, Reston Publishing, 1983, pp. 79-83 ° 專用快取記憶體l〇2a〜102c可以減少處理器101a〜 l〇lc對主記憶體105進行存取動作的次數,因而降低系統 匯流排104之中傳送的次數。然而,快取記憶體l〇2a~ 102c 的價格較爲昂貴,在系統100中,每增加一個處理器便必 須增加一個昂貴的快取記憶體。此外,系統1〇〇中必須採 用控制邏輯以維持快取記憶體l〇2a〜102c與主記憶體105 中資料的一致性(稱爲“快取相關”,cache coherence)。關於 快取相關的問題在文獻中(“Scalable Shared Memory Multiprocessors”,M. Dubois and S. S. Thakkar,Kluwer Academic Publishers, 1992,pp· 153-166)有十分詳盡的說 明。維持快取相關所必須的控制邏輯會增加成本並影響系 統100的表現。另外,若提取進入快取記憶體102a〜102c 內的資料値並未被使用,主記憶體105與系統匯流排104 的功能也會受到妨 圖2爲另一習知多處理器系統200的方塊圖,其中包 含一劃分成爲模組206a〜206c之全局主記憶體204 〇各主 記憶體模組206a〜206c各自連接到所對應的一個快取記憶 體模組205a ~ 205c,快取記憶體模組205a ~ 205c則連接 _ 4_ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再0^. 本頁) •裝· 訂 經濟部中央橾準局貝工消费合作社印製 A7 ____B7 五、發明説明() 到主記憶體匯流排202,而處理器201a〜201c亦與主記憶 體匯流排202相連接,亦即快取記憶體模組205a〜205c與 主記憶體模組206a〜206c被處理器201a〜201c所共用。 系統 200 在“High-Speed Memory Systems”, Pohm et al.,pp. 75-79之中有詳細的說明。當處理器的數目約等於記憶體模 組(即快取記憶體模組)的數目時,便可能發生快取系統顛簸 (cache thrashing)。快取系統顛簸的形成有關於快取線的持 續變換,而快取系統顛簸通常會使系統的表現變差。 爲使SRAM快取記憶體的成本降至最低,某些習知技 術系魅使里附加預取(prefetch)緩衝器來放置指令與資料。 此等預取緩衝器能夠增加快取命中(cache hit)的比例而不 需要極大的快取記憶體。此等預取緩衝器在PCT專利申請 PCT/US93/01814 (WO 93/18459) , Kamamadakala Krishnamohan 等人所提出之“Prefetching Into a Cache to Minimize Main Memory Access Time and Cache Size in a Computer System”有詳盡描述。預取緩衝器係使用於一傳統 之分離的快取記憶體結構中,記憶頻寬由預取操作及快取 操作所共用。爲使其表現優於傳統之快取結構,需要艱深 的預取演算(具有預取得正確資訊的持續高或然率)與充足 的快取空間,且需要有效的組織(以提供較高的快取命中比 例)。 其餘習知系統利用DARM陣列之感測放大器作爲快 取記憶體。(請參考PCT專利公告PCT/US91/02590,M· ~^ _· ------------- 一~ κ_ Famiwald et al.)利用DARM陣列之感測放大器作爲快取記 ___5_ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閲讀背面之注意事項再 —裝-- 本頁)
-^/1 C 經濟部中央橾隼局wc工消賢合作社卬装 A7 B7 五、發明説明() 憶體的優點在於其低成本、主記憶體與快取記憶體之間具 有較高的傳送頻寬,而其快取命中存取時間相當於進行一 次CAS(column access)所需的時間,相對的亦較短。然而, 此系統之快取失誤(cache miss)存取時間則比一般DRAM 陣列(未使用感測放大器作爲快取記憶體)的記憶存取時間 長。此係因爲當感測放大器被用於快取記憶體時,即使 DRAM陣列並未被存取,DRAM陣列仍然會維持在頁式 狀態(page mode,或激活狀態activated mode) 〇因而一次快 取失誤會使DRAM系統進行一次預充電操作及接下來的 RAS(列存取,row access)及 CAS(行存取,column access) 操作。預充電操作所需的時間(即預充電時間)約爲進行一次 RAS操作所需時間的兩倍。g而總記憶體操作時間等於 DRAM陣列中所有預充電時間、RAS存取時間、以及CAS 存取時間的總和。然而,在DRAM陣列正常操作時,未進 行存f之DRAlvl^列係處於預充電狀態,且其記憶體存取 時間等於DRAM陣列的RAS存取時間及CAS存取時間之 和。 另一習知技術快取記憶系統包含一 SRAM快取記憶 體,其係設置於DRAM陣列中。此DRAM陣列包含四個 儲存體(bank)作爲主系統記憶體。SRAM快取記憶體包含 一個列快取暫存器,此列快取暫存器能夠儲存來自DRAM 陣列之儲存體的一整列資料。一最終列讀取(last row read, LRR)位址閂鎖器儲存來自DRAM陣列之LRR的位址。當 目前的讀取存取的位址等於儲存在LRR位址閂鎖器中的列
本紙张尺度適用中國國家標隼(CNS ) Λ4規格(2丨0X'297公釐) A7 B7 五、發明説明( 位址時,所要求的資料會從列暫存器中讀取,而非從DRAM 陣列讀出。於是,在由DRAM陣列中之四個儲存體所共用 的此一列快取暫存器會發生一次快取輸入。此一習知記憶 系統在 Ramtron International Corp.的“DM 2202 RDRAM 1MB x 4 Enhanced Dynamic RAM”之資料寿第 l 〜18 頁中 有詳細的描述。 因此需要設計出一種能夠克服上述習知記憶、系統之缺 點的新記憶系統。 發明槪述 . 依據本發明之記憶系統包含一主記憶體以及複數個與 主記憶體平行連接之虛存取通道,此主記憶體通常包含複 - 而各虛存取違道包含一組記憶存取資源 . (resource)用來對主記憶體進行存取。此等記憶存取資源可 包含如快取資源、脈衝串(burst斿取控制資源、與記憶體預 '
充電資源。各虛存取通道可由一外部記憶體主文件所個別 C 定位。 經濟部中央棣準局貝工消费合作社印聚 丨· (請先聞讀背面之注項再填窝本頁) 藉由使虛存取通道能夠由外部記憶體主文件進行定 位,此虛存取通道可以由連接到記憶系統之資料處理系統 依需求彈性運用於不同的記憶體主文件。例如,一份記憶 ' 體主文件可指定由2個虛存取通道進行存取,而其餘數個 ' 記憶體主文件則被指定共用一虛存取通道。在記憶系統正 ' 常操作時此等設定可爲固定模式,或動態的進行改變。此 等設定亦可因爲連接到不同的資料處例系統而進行修改, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 經濟部中央橾準局貝工消費合作社印装 A7 ____B7 _ 五、發明説明() 在本發明的一個實施例中,虛存取通道包含複數個可 快取之虛存取通道,以進行快取操作。在此實施例中,各 可快取虛存取通道包含一用來儲存至少一個快取資料輸入 的快取資料記憶體,及一用來儲存至少一個相對應之快取 位址輸入的快取位址記憶體。p虫提供zrMEJtSffl 道供_各記憶體主文件使用,各憶體车文件可息有二gM SEE 憶體資源二虛存取通道亦可包含一非快取虛存取通 道•其在快取失誤發生時會略過此可快取虛存取通道。 本發明亦提出一種存取記憶體陣列的方法,所包含的 步驟有:(1)將一虛存取通道連接到主記憶體陣列,其中該 虛存取通道具有複數個平行連接到記憶體陣列的虛存取通 道,各虛存取通道提供一組用來對記憶體陣列進行存取的 記憶體存取資源;(2)將各記憶體主文件由一或更多個虛存 取通道進行存取;⑶將存取位址從記憶體主文件提供到虛 存取系統;及(4)受存取位址控制,從虛存取通道中選擇一 個進行存取。 此方法尙可更進一步包含下列步驟:(5)將快取輸入 及相對應之快取位址輸入儲存於所選定之虛存取通道;⑹ 對存取位址與快取位址輸入進行比較;及⑺當存取位址符 合快取位址輸入時採用快取輸入。若是存取位址不符合快 取位址輸入時,則記憶體陣列可透過匯流排旁通電路(bus bypass circuit)進行存取。此時,所選定之虛存取通道的快 取輸入被更新以反映透過匯流排旁通電路進行存取的資料 値,且快取位址輸入被更新以反映所存取的位址。 8 (請先閲讀背面之注f項 —裝— 再本頁) .I.訂 -床- 0 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) 經濟部t夫梂準局貝工消费合作社印袈 A7 ____ B7 _ 五、發明説明() 在本方法的一種變化中,可以同時激活(activate)兩個 虛存取通道,其中之一係作用於虛存取通道與記憶體主文 件之間的介面,而另一虛存取通道則係作用於虛存取通道 與記憶體陣列之間的介面。如此可以增加記憶系統中操作 的一致性。 在本方法的另一種變化中,各虛存取通道的操作狀態 各自受到程式控制,例如各虛存取通道可以各自程式控制 成爲具有特殊的快取鏈結(chaining)狀態' 脈衝串長度、及 預充電狀態。如此使得虛存取通道各自受到調整,以最符 合所對應之記憶體主文件的操作需要。 從下文中本發明之較佳實施例的詳細說明,並參照所 附之圖示,當能對本發明的內容更加明瞭。 圖示之簡單說明 圖1爲一習知採用一共用記憶體架構之多處理器系統 , 的方塊圖。 圖2爲另一習知包含一區分成數個模組的全局主記憶 體之多處理器系統的方塊圖。 圖3之方塊圖顯示一依據本發明實施例的記憶系統。 圖4爲一依據本發明實施例之一的通道列快取記億體 及快取列位址暫存器之示意簡圖。 — 圖5爲一依據本發明之實施例,使用圖3所示記憶系 統的加速圖形處理器系統之方塊圖。 一 圖6爲一依據本發明之另—實施例,使用圖3所示記 _9____ 本紙張尺度適用中國國家標隼(CNS 規格(210X297公釐) (請先閲讀背面之注$項再_寫本頁) 01裝· ,訂 五、發明説明( A7 B7 憶系統的管線式(pipelined)圖形系統之方塊圖 經濟部中央標準局貝工消費合作社印製 符號之說明 1〜7 8 100 101a〜101c 102a〜102c 103a〜103c 104 105 106 200 201a〜201c 202 204 205a 〜205c 206a ~ 206c 300 301〜304 310 311 312 314 可快取虛存取通道 非快取虛存取通道 多重處理系統 處理器 專用快取記憶體 專用快取控制器 系統匯流排 全局主記憶體 記憶體控制器 多處理器系統 處理器 主記憶體匯流排 全局主記憶體 快取記憶體模組 主記憶體模組 記憶系統 記憶儲存體 記憶儲存體介面匯流排 匯流排旁通電路 記憶系統介面匯流排 記憶系統介面 (請先閲讀背面之注f項再填寫本頁)
本紙張尺度適用中國國家標準(CNS ) Λ4規格(210 X 297公釐) 經濟部中央樣準局員工消费合作社印製 A7 ____B7 五、發明説明() 315 系統匯流排 320 虛通道系統 325 虛鰱控制電路 401-404 儲存體列介面電路 501〜507 通道列快取介面電路 601〜607 通道列快取記憶體 701〜707 快取列位址暫存器 801 〜807 通道列快取介面電路 發明的詳細說明 (請先Μ讀背面之注$項再 1^II 本頁) 圖3之方塊圖顯示一依據本發明一實施例之記憶系統 300。記憶系統300包含記憶儲存體301〜304、儲存體列 介面電路(bank row interface circuit)401〜404,記憶儲存體介 面匯流排310、虛通道系統320、記憶系統介面匯流排 312、記憶系統介面314、及系統匯流排315 〇記憶系統 • 介面314透過系統匯流排315耦合到一個或多個外部記憶 體主文件(圖中未顯示)。 虛通道系統320包含記憶儲存體介面匯流排310、通 道列快取介面電路501〜507、通道列快取記憶體601〜607、 快取列位址暫存器701〜707、通道列快取介面電路 801〜807、匯流排旁通電路31卜記憶系統介面匯流排312、 及虛通道控制電路325。 一般而言’虛通道系統320提供了複數個獨立的記憶 體存取資源,在下文中將以“虛存取通道,,來表示之。各虛 本紙張尺度適用中國國家樣準(CNS ) A4規格(210X29?公釐) 鯉濟部中失樣率局貝工消貪合作社印製 A7 ___ B7_ 五、發明説明() 存取通道位於記憶儲存體301〜304與記億系統介面314之 間。虛通道系統320包含有八個虛存取通道1〜8,其中七 個可快取虛存取通道1〜7係由七個通道列快取記憶體 601〜607、其所對應之七個快取列位址暫存器701〜707、 及所對應之通道列快取介面電路501〜507與801〜807所定 義。非快取虛存取通道8貝[)係由匯流排旁通電路311所定 義。各可快取虛存取通道可作爲獨立的快取記億體,如下 文中所描述。而非快取虛存取通道8貝(I提供直接對記憶儲 存體301〜304存取的通道。 虛存取通道1〜8各自可透過系統300所位於之晶片的 插腳由外界控制。而虛存取通道1〜8可藉由虛通道控制電 路325分別定位。因此,一耦合到系統匯流排315之記憶 體主文件可將一 3位元位址信號供應至虛通道控制電路 325(透過記憶系統介面314) 〇在收到此3位元信號之後, 虛通道控制電路325從8個虛存取通道1〜8之中選擇其中 之一或將其中之一致能。藉此可將不同的記憶體主文件(如 CPU、記憶控制器、或圖形控制器)分配到各虛存取通道。 表1爲依據本發明實施例之一的虛存取通道位址一覽表。 (請先《讀背面之注$項再本頁) &I 3位元 定位之虛通道 道位址 ί定義元件參照數號) 000 1 (inc. 501, 601, 701, _______12 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐) A7 B7 五、發明説明() 801) 001 2 (inc. 502, 602, 702, 802) 010 3 (inc. 503, 603, 703, 803) 011 4 (inc. 504, 604, 704, 804) 100 5 (inc. 505, 605, 705, 805) 606 6 (inc. 506, 606, 706, 806) 660 7 (inc. 507, 607, 707, 807) 666 8 (inc. 366) (請先聞讀背面之注 I-- 項再^4本霣) 經濟部中央梂準局工消费合作社印装 虛存取通道使得各記憶體主文件均能夠使用其專靥之 通道對記憶系統300進行存取,以達到對記憶儲存體 301〜304之暢通無阻的高速存取。因而多個記憶體主文件 可以利用各自專屬的虛存取通道同時操作。各記憶體主文 件依照其操作上的需要,以其特有的速度對記憶儲存體 301〜304進行存取。位於記憶儲存體301〜304與虛存取通 道1〜8之間的單一匯流排310則表示在任一時間,記憶儲 存體301〜304與虛存取通道1〜8之間僅能有一種操作(讀/ 寫)。虛存取通道1〜8與記憶系統介面314之間的分離的匯 ___13_ 本紙張尺中國围家標準(CNS > A4規格(210X297公釐) A7 B7 _ 五、發明説明() 流排312貝[1代表表示在任一時間,虛存取通道1〜8與記憶 系統介面314之間僅能有一種操作。然而,記憶儲存體 301〜304與虛存取通道1〜8之間的操作及虛存取通道1〜8 與記憶系統介面314之間的操作則可以同時進行。 一旦虛存取通道1〜7被載入後,記憶系統300能夠提 供外部記憶體主文件非常快速的讀寫存取。虛存取通道的 載入係使用與標準SDRAM (synchronous DRAM)相同的操 作與定時序列。在此實施例中採用一種兩相指令/資料方 式,其中指令係在時序信號的第一相位進行解碼,並在時 序信號的第二相位時執行。因爲所有的可快取虛存取通_ 1〜7係由外部主記憶體控制器直接控制,其能夠將不同的 通道規劃到不同的記憶體主文件以防止相互干擾,所以町 快取虛存取通道1〜7能夠以峰値命中速率(peak hit rate)操 作而僅有少量或舱鱗快前萠簕的產生在多工系統環掩 下,藉由以外部主記憶體控制器直接控制通道,可快取礎 , 存取通道1〜7能夠有效的自動追蹤不同之動態改變的空_ 與時間局部性,並提供所有步驟高速的快取存取 當可快取虛存取通道1〜7並未進行快取功能時,記It 系統300的存取速度相當於SDRAM,而當可快取虛存取 通道1〜7進行快取功能時,其存取速度則會相當於PC的 第二級(L-2)快取記憶體。因而記憶系統300的速度增快至rJ 虛存取通道1〜7的極限存取速度。此表現當然會受到記(_ 系統介面314與系統匯流排315之操作頻寬的限制。在特 定的實施例中,一個單一記憶體主文件能夠透過多於〜個 _____14____ 表紙張尺度K中關家(CNS ) A4規格(210 X297公釐) ^ (請先聞讀背面之注意ί項再 Q*· 裝 .Μ 經濟部中央橾準局貝工消费合作社印装 A7 _____B7__ 五、發明説明() 虛存取通道進行存取,藉此使快取顛簸的可能性降至最 低。 接下來對本發明進行更詳細的說明。在實施例中,記 憶儲存體301〜304爲習知的動態隨機存取記憶體系統 (DRAM)陣列。使用DRAM陣列的原因在於其各記憶單元 所需之布局面積較小。然而,本發明並非僅能使用此種記 憶體來構成記憶儲存體301〜304 〇在其他實施例中,記憶 儲存體301〜304則係由SRAM陣列所構成。 在本實施例中,各記憶儲存體301〜304包含512列與 8192行記憶單元〇 8192行可定義出1024個8位元的位元 組(byte)。因而各記憶儲存體301〜304的容量分別爲512 kBytes,且記憶儲存體301〜304的總容量爲2 MBytes。本 發明並非受限於本實施例的記憶體容量或行/列組態。記憶 儲存體的組織,以行及列的數目來表示,係由記憶儲存體 中平行性的理想(desirability)以及晶片尺寸效率的限制所決 定。 此外,雖然圖3中顯示4個記憶儲存體301〜304 ’其 餘實施例亦可使用別種數目的記憶儲存體。例如在本發明 的其餘實施例中可以用單一個記憶儲存體、2個記憶儲存 體、8個記憶儲存體或16個記憶儲存體取代記憶儲存體 301〜304 〇記憶系統300中儲存體的數量取決於進行同時 操作所需要的數量。當預定的總記憶體容量被分成較多個 記憶儲存體時,記憶系統的粒度(granularity)亦增加。此外, 當使用更多的記憶儲存體,更大量的記憶儲存體可以被激 本紙張尺度適用中國國家標率(CNS ) A4規格(2丨OX297公釐) A7 B7 五、發明说明() 活(亦即連接到其所對應之感測放大器電路,爲行位址的到 準備,以進行讀或寫的操作)以進行多種操作,而其 餘的儲存體則由不可千擾的操作所佔用’如激活、預充電、 讀取、寫入、或更新操作。同時’用來提供一給定之記憶 體容量的記憶儲存體的數目受到晶片實際尺寸與包含記憶 系統300之記憶體晶片的成本所約束。
.•訂 經濟部中央橾準局貝工消費合作社印製 各記憶儲存體301〜304包含一感測放大器電路。各感 測放大器電路親合到所對應之記憶儲存體內的位元線 (ff),使得在一次讀或寫操作期間各感測放大器電路會儲存 一整列的資料(1024 bytes)。此等感測放大器在相關領域中 爲大家所熟知。各記憶儲存體3〇1〜304之感測放大器電路 分別耦合到儲存體列介面電路401〜404。由來自虛通道控 制電路325之位址信號所控制的儲存體列介面電路 401-404在記憶儲存體301〜304的感測放大器電路與記憶 儲存體介面匯流排310之間提供資料通路。儲存體列介面 電路401〜404被控制以確保在任何時間下,記憶儲存體 301〜304其中僅有一個能夠驅動記憶儲存體介面匯流排 310 〇儲存體列介面電路401〜404亦被控制成一或多個記 憶儲存體301〜304可以同時從記憶儲存體介面匯流排310 接收資料。 在其餘實施例中,記憶儲存體介面匯流排310可以比 記憶儲存體301〜304的感測放大器電路更寬或更窄。在本 寅施例中’感測放大器電路的寬度則爲記憶儲存體介面匯 流排310寬度的整數倍。另外,各感測放大器電路寬度爲 16 本紙張尺度逋用中國國家標準(CNS ) A4規格(2丨0><297公« 經濟部中央揉準局負工消费合作社印製 A7 1 __B7 五、發明説明() 1024 bytes(亦即記憶儲存體301〜304的物理寬度),而記憶 儲存體介面匯流排310的寬度則僅有64 hytef 19. h丨@。在 此例中,於一個讀取操作期間,所選定之記憶儲存體將一 個1024 byte列的資料提供到所連接的感測放大器電路。對 應於所選定之記憶儲存體的儲存體列介面電路接著將1024 byte列中16個64-byte字元(word)中的一個字元傳遞到記憶 儲存體介面匯流排310。如此所選定之儲存體列介面電路 可執行多重功能(multiplexing fimction)。 反而言之,在寫入操作的期間,欲寫入所選定之記憶 儲存體內的一個64-byte字元會被提供到記憶儲存體介面 匯流排310。適當的儲存體列介面電路進行一去多重功能 (de-multiplexing function),以將此 64-byte 字元傳遞到相對 應之感測放大器電路內16個64-byte字元位置中所選定的 —個字元位置。如此則儲存體列介面電路401〜404可執行 雙向多重/去多重功能。 此外,記憶儲存體介面匯流排310的寬度亦可爲感測 放大器電路寬度的整數倍。此時各儲存體列介面電路 401〜404會執行去多重功能,以將欲讀取的資料從所選定 之記憶儲存體(可以同時讀取多個儲存體)運輸到記憶儲存 體介面匯流排310內之匯流排線被選定的部份。相同的, 各儲存體列介面電路401〜404可執行多重功能,以將欲寫 入記憶儲存體301〜304的資料從所記憶儲存體介面匯流排 310內的部分匯流排線運輸到感測放大器電路。 記憶儲存體介面匯流排310從儲存體列介面電路 (諳先聞讀背面之注$項再本頁) 本紙張尺度適用中國國家棣準(CNS ) A4规格(2】0Χ297公釐) A7 B7 經濟部中央樣準局貝工消費合作社印装 五、發明説明() 401〜404平行延伸到通道列快取介面電路則〜507與匯流 排旁通電路311 〇通道列快取介面電路5〇1〜507提供記憶 儲存體介面匯流排310與所對應的通道列快取電路 601〜607之間的介面。通道列快取介面電路501〜507的寬 度可以較記憶儲存體介面匯流排310的寬度更寬或更窄。 如此則通道列快取介面電路501〜5〇7可以依需要在記憶儲 存體介面匯流排31〇之間執行多重與去多重的功能。在本 實施例中,通道列快取電路601〜607與記憶儲存體介面匯 流排310的寬度各別爲64 bytes,故本實施例並不需要多 重的功能。如下文所述,通道列快取介面電路501〜507的 操作係由虛通道控制電路325所控制。 設計記憶儲存體介面匯流排310的潛在意義爲定時控 制,其依據記憶儲存體301〜304即將進行讀取或寫入操 作,而將來自記憶儲存體301〜304或通道列快取電路 601〜607的信號選通(gate)到記憶儲存體介面匯流排310。 此外’潛在定時控制可確保通道列快取介面電路501〜507 在寫入記憶儲存體301〜304的操作期間只會驅動記憶儲存 體介面匯流排310 〇相同的,定時控制可確保儲存體列介 面電路401〜404在從記憶儲存體301〜304讀取資料的操作 期間只會驅動記憶儲存體介面匯流排310。 如前文所述’各通道列快取介面電路501〜507與所對 應之通道列快取記憶體601〜607相耦合。通道列快取記憶 體601〜607的數目決定記憶系統300中可快取虛存取通道 的數目。雖然本實施例使用七個可快取虛存取通道1〜7, (請先聞讀背面之注意事項再填寫本頁) 填寫本κ •钉
C 本紙張尺度刺7關冢標準(CNS ) A4規格(21()χ297公產
經濟部中央標準局貝工消费合作社印装 五、發明説明() 任何整數個可快取虛存取通道均可能使用,例如於另一實 施例中就使用15個可快取虛存取通道。可快取虛存取通道 的數目可以大於、等於、或小於記憶儲存體的數目。各通 道列快取記憶體601-607具有整數N個獨立的可載入 (loadable)並可定位(addressable)的快取輸入,其中N爲大於 或等於1的整數,亦即各通道列快取記憶體601〜607最少 具有一個快取輸入。各快取輸入的容量可以儲存相當於記 憶儲存體301〜304其中之一的一整列或其一部分的資料。 各通道列快取記憶體601〜607可從任一個記憶儲存體 301〜304中平行載入。 各通道列快取記憶體60L與所對應之一個快取列 位址暫存器701〜707相結合。各快取列位址暫存器701〜707 儲存有N個快取位址。亦即通道列快取記憶體601〜607中 的各快取輸入均有一儲存在快取列位址暫存器701〜707其 中之一內的相對應快取位址。 圖4爲依據本發明一實施例之通道歹[J快取記憶體601 與快取列位址暫存器701的示意圖。在此實施例中,N等 於2,因而通道列快取記憶體601具有兩個快取輸入601a 及601b,且在快取列位址暫存器701內有兩個相對應之快 取位址701a及701b。通道列快取記憶體601內的第一快 取輸入601a爲一 64-byte字元BG〜B63。快取列位址暫存器 701內之第一快取位址701a所儲存的位址可用來定義對應 於該64-byte字元B〇〜B63的⑴記憶儲存體' (2)列位址' (3)行位址。例如快取列位址暫存器701內之第一快取位址 19 (請先》讀背面之注f項再t本頁)
本紙張尺度適用中國國家標準(CNS ) A4規格(210X2^7公着) A7 B7 五、發明説明( 7〇la可以用來指示通道列快取記憶體601內的第一快取輸 入601a係來自記憶儲存體302、第256列、第64行。相 同的,通道列快取記憶體601內的第二快取輸入601b爲一 64-byte字元B’o〜B,63,其係由第二快取位址701b所定義。 雖然快取列位址暫存器701〜707在圖中係屬於記憶系 統300的一部份,在他種實施例中,此等快取列位址暫存 器亦可設置在對記憶系統300進行存取之記憶體主文件的 控制器內。 通道列快取介面電路801〜807將通道列快取記憶體 601〜607與快取列位址暫存器7〇1〜707耦合到記憶系統介 面匯流排312 〇請注意圖3所說明者爲記憶系統300之資 料途徑,而非位址途徑。因爲通道列快取記憶體 之頻寬爲64 bytes,而記憶系統介面匯流排312的頻寬爲! byte ’通道列快取介面電路8〇1〜8〇7需執行多重 能以使資料能夠在此等元件之間傳送。通道列快取介面電 路801〜807係受到虛遲控制電路325的控制,如下文中 之詳細說明。 經濟部中央梂準局負工消费合作社印装 匯流排旁通電路311在記憶儲存體介面匯流排31〇與 記憶系統介面匯流排312之間提供一非快取虛存取遜道了 因爲記憶儲存體介面匯流排310之頻寬爲64 bytes,^記 憶系統介面匯流排312的頻寬爲1 byte,匯流排旁通電; 311需執行多重/去多重功能以使資料能夠在此等匯流排之 間傳送。匯流排旁通電路311係受到虛通道控制325 的控制,如下文中之詳細說明。 20 本紙悵尺度適用中國國家標準(CNS ) Α4規格(2Ι()χ297公慶 ----— 五、發明説明( A7 B7 經濟部中央搮率局負工消费合作社印装 記憶系統介面匯流排312爲一平行匯流排,其將通道 列快取介面電路801〜807、匯流排旁通電路311、及虛通 道控制電路325耦合到記憶系統介面314。記憶系統介面 匯流排3 Π可爲多重的位址/資料匯流排。或者資料與位址 途徑可以由記憶系統介面匯流排312提供。記憶系統介面 314包含與記憶系統300結合之輸入/輸出插腳驅動器。若 記憶系統介面314耦合到位址/資料的多重匯流排,貝[j適當 的去多重器(de-multiplexer)亦需存在於記憶系統介面314 中。記憶系統介面314亦提供一進行任何邏輯電壓轉換 (logic voltage conversion)所必須的電路系統。 虛通道控制電路325包含用來控制儲存體列介面電路 401〜404、通道列快取介面電路501〜507、快取列位址暫 存器701〜707、通道列快取介面電路801〜807、以及匯流 排旁通電路311的控制邏輯。 記憶系統300的操作係以如下的方式進行。最初由耦 合到系統匯流排315的外部處理系統決定由某個記憶體主 文件透過某個虛存取通道進行存取。亦即外部處理系統將 各記憶體主文件分配到一或多個虛存取通道。各虛存取通 道可以被一或多個外部記憶體主文件進行存取。此等分配 係依據記憶體控制邏輯、系統BIOS、或操作系統之記憶 體管理器部分所決定。此等分配可爲靜態(static,亦即一旦分 配好便不再改變)或動態的(dynamic,亦即當系統資源變化 時,記憶體管理器便改變虛通道的分配)。虛通道可以依照 系統處理器的需求來進行分配。 請 先 閲 讀 背 意 事 項 再 旁
σ 21 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 五、發明説明() A7 B7 爲啓動一次記憶體存取,一外部記憶體主文件將下列 資訊提供給記憶系統介面314 : (1)現行存取位址,包含目 前存取之儲存體、列與行位址;(2)—讀/寫信號,用來指示 所進行之存取爲讀或寫的操作;⑶若目前之存取爲寫入操 作,則包含一寫入資料byte ;以及(4)複數個虛通道選擇信 號,用來辨別被此記憶體主文件存取之虛存取通道。 記憶系統介面314將虛通道選擇信號供應到虛通道控 制電路325,藉此通知虛通道控制電路325可以被記憶體 主文件存取之虛存取通道。記憶系統介面314亦將現行存 取位址供應到虛通道控制電路325。虛通道控制電路325 在接到信號之後,會將現行存取位址與儲存在所選定之虛 存取通道的快取列位址暫存器中之快取位址進行比較。舉 例而言,若虛通道選擇信號指定一包含通道快取列記憶體 001與快取列位址暫存器701的虛存取通道,貝(1虛通道控 制電路325會將現行存取位址與快取列位址暫存器701中 的快取位址701a及701b進行比對,以決定是否相符(即快 取命中)〇 (請先閱讀背面之注$項再填寫本X) —I,·—— !l·—. -01 經濟部t央標準局貝工消费合作社印製 讀取操作 若兩者並不相符(即快取失誤),且讀/寫信號指示所進 行之記憶體存取爲讀取操作,則虛醒控制電路325會使 一列1024資料位元組(data bytes)從記憶儲存體301〜304其 中之一被讀取。此特定之列與記憶儲存體係依據現行存取 位址來決定。被選定之記憶儲存體使用一傳統之SDRAM ___22_____ 本紙法尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央揉準局負工消费合作社印裝 A7 _____B7 五、發明説明() RAS-CAS指令序歹[((command sequence)進行存取。被定位 的一列資料位元組被供應到對應於所定位之記憶儲存體的 儲存體列介面電路。虛通道控制電路325更進一步使所對 應之儲存體列介面電路將一 64-byte的字元從該列1024資 料位元組選通到記憶儲存體介面匯流排310。此64-byte字 元係依據現行存取位址之行位址來決定。此64-byte字元包 含對應於現行存取位址及其餘63個連續資料位元組的資 料型式。此被定位之資料位元組通過匯流排旁通電路311 傳送到記憶系統介面314,並供應到記憶體主文件。在此 匯流排旁通電路311僅容許64-byte字元其中被選定的一個 位元組通過。 此外,此64-byte字元被從記憶儲存體介面匯流排310 傳送到通道列快取介面電路501〜507。虛通道控制電路325 僅將對應於所選定虛存取通道的通道列介面電路致能,藉 此使得此64-byte字元被當成快取輸入寫入所選定之虛存 取通道的通道列快取記憶體。舉例而言,虛通道控制電路 325可以將通道列快取介面電路501致能,以使64-byte字 元被寫入通道列快取記憶體601的快取輸入601a。虛通道 控制電路325更進一步將現行存取位址之儲存體位址、列 位址、及一部分的行位址(亦即用來指定64-byte字元的行 位置的部分)寫入到所選定之虛存取通道的快取列位址暫 存器內。例如虛通道控制電路325可以使現行存取位址之 適當部分被當成快取位址701a寫入快取列位址暫存器 701。 23 (請先閱讀背面之注f項再填寫本頁) I訂 本紙張又度適用中國國家標準(CNS > A4規格(210Χ:297公釐) 經濟部中央揉準局負工消費合作杜印裝 A7 _______B7_____ 五、發明説明() 若每個虛存取通道只有一個快取輸入,一次快取失誤 會造成所選定之虛存取通道的先前快取輸入與先前對應快 取位址被重寫。若虛存取通道深度(_h)大於1,一次快 取失誤會導致所選定之虛存取通道的快取輸入其中之一及 其相對應之快取位址的更新。用來選擇被更新之快取輸入 的方法包含一或數個下列步驟(但並不限定於此等步驟):(1) 重寫最少量的最近使用過之快取輸入:(2)以循環(round-robin) 的方式將輸入重寫; (3) 將快取輸入隨機的重寫; 及 (4) 將列位址最靠近新的列位址之快取輸入重寫。 虛通道控制電路325偵測現行存取位址是否和儀存在 由虛通道選擇信號所指定之虛存取通道的快取列位址暫存 器內的快取位址相符合(快取命中)。當偵測出爲快取命中 時,虛通道控制電路325將所選定虛存取通道的快取列介 面電路801〜807致能,以讓來自所選定虛存取通道之通道 列快取記憶體的被定位資料位元組通過。舉例而言,當現 行存取位址與儲存在快取列位址暫存器701內的快取位址 701a相同時,虛通道控制電路325可以使快取列介面電路 801讓來自通道列快取記憶體601之快取輸入601a的資料 位元組B3通過。在快取命中發生時,對通道列快取記憶體 601〜607的存取使得系統不需要對速度較慢的記憶儲存體 301〜304進行存取。 虛通道控制電路325亦可參予叢發讀取(burst read)存 取。在此實施例中,要求進行叢發讀取存取的記憶體主文 件提出一叢發致能控制信號,以告知虛通道控制電路325 本紙杀尺度適用中國國家標準(CNS ) A4洗格(2丨0乂297公着) (請先聞讀背面之注$項再填寫本頁)
五、發明説明() A7 B7 經濟部中央搮準局員工消费合作社印裝 此讀取操作將爲一叢發讀取存取。在此實施例中,虛通道 控制電路325包含一叢發存取控制暫存器(圖中未顯示)。舉 例而言,叢發存取控制暫存器可以是一 40-bit暫存器,被 分割成八個5-bit輸入。各5-bit輸入可用來定義八個虛存 取通道中所對應之虛存取通道的叢發存取長度。舉例而 言,虛存取通道的長度可以是2、4、8、16、32、或 64 bytes。依據使用虛存取通道進行存取之記憶體主文件的 特性,各虛存取通道可以有不同的叢發存取長度。依據資 料處理系統之記憶體主文件之特性的觀點,外部資料處理 系統對叢發存取控制暫存器進行程式控制。虛通道控制電 路325控制叢發存取操作。 在一較佳實施例中,採用遲列快取混淆(channel謂 cache aliasing)。在通道列快取混淆中,虛通道控制電路325 判斷現行存取位址是否與儲存在任一個快取列位址暫存器 701〜70*7中的快取位址相同。亦即現行存取位址係和所有 的快取列位址作比較,而非只與已定位虛存取通道中的快 取列位址作比較。若出現相符的情況,貝!1虛通道控制電路 325會使所需之資料位元組從含有所需資料位元組的虛存 取通道中取回,即使該虛存取通道並非虛通道選擇信號所 指定的虛存取通道。 寫入操作 若現行存取位址與任一虛存取通道的快取位址均不相 同(快取失誤),且讀/寫信號指定此次存取操作爲寫入操 _ _25_- - -__
本紙張尺度適用中國國家樣準(CNS ) Μ規格(210X297公釐) 經濟部中央揉準局貝工消费合作社印裝 A7 _ B7 五、發明説明() 作,則虛通道控制電路325會使由記憶體主文件提供之寫 入資料位元組被寫入由虛通道選擇信號所指定的通道列快 取記憶體601〜607。虛通道控制電路325另外會更新所對 應之快取列位址暫存器701〜707以呈現出新的現行存取位 址。因爲只有一個資料位元組被寫入通道列快取記憶體(其 可儲存64 bytes),其餘63 bytes則由適當的記憶儲存體供 應到通道列快取記憶體。 接下來的範例可以說明快取失誤時的寫入操作。首先 將現行存取位址、虛通道選擇信號、寫入控制信號、及資 料位元組從記憶體主文件傳送到虛通道控制電路325。在 本範例中假設虛通道選擇信號選定可快取虛存取通道1(包 含元件501、601、701及801),且資料位元組B3爲記憶 儲存體301〜304其中之一裡面的一個64-byte字元的第四個 資料位元組。 虛通道控制電路325將現行存取位址與快取列位址暫 存器701〜707的內容進行比對,且判定並不相同。於是虛 通道控制電路325將現行存取位址寫入快取列位址暫存器 701內的快取位址701a。虛通道控制電路325亦將資料位 元組B3寫入通道列快取記憶體601之快取輸入601a內的 第四個位元組位置。此寫入操作係透過快取列介面電路801 進行。虛通道控制電路32在記憶儲存體301〜304內之現行 存取位址上以近乎平行於該寫入操作的方式存取該64 bytes資料位元組。此64 bytes資料位元組被傳送到快取列 介面電路501 〇虛通道控制電路325控制快取列介面電路 (請先Η讀背面之注f項再填寫本頁)
本紙張尺度適用中國國家標芈(CNS ) A4規格(210X297公釐> 經濟部中央橾準局負工消費合作社印装 A7 _______B7_^_ 五、發明説明() 501進行位元組寫入遮罩功能(byte write masking function)。亦即快取列介面電路501僅允許64-byte字元之 位元組〇〜2與位元組4〜63通過,到達通道列快取記憶體 601的快取輸入601a 〇依據此方式可將一目前64-byte快 取輸入供應到通道列快取記憶體601 〇 資料位元組B3並非馬上直寫(write through)到記憶儲 存體301〜304 (亦即略去直寫步驟)。資料位元組B3反而保 留在通道列快取記憶體601內,直到快取輸入601a被重新 儲存,注意接下來對現行存取位址的任何讀取存取將會 導致資料位元組氐從通道列快取記憶體601中被適當的讀 取(因爲快取列混淆)。因此,通道列混淆可使快取監視(catch snooping)成爲非必要的動作。亦即不需要持續的監視新的 寫入位址來判斷一個新的寫入操作是否重寫記憶儲存體 301〜304而沒有將相對應的快取輸入更新。 若現行存取位址與任一虛存取通道中的快取位址相符 (快取命中),且讀/寫信號指定記憶體存取爲一寫入操作, 貝(I虛通道控制電路325會使記憶體主文件所提供之寫入資 料位元組被寫入造成快取命中的快取輸入。 舉例而言,若因爲現行存取位址相當於儲存在通道列 位址暫存器701內的快取位址701a造成快取命中,則虛通 道控制電路325會使新資料位元組傳送通過快取列介面電 路801,而將64-byte快取輸入601a其中的一個位元組重 寫。被重寫的位元組係由現行存取位址所決定。此新的資 料位元組會被快取列介面電路801傳送到64-byte快取輸入 _22- 1紙張尺度適用_國國家標準(<:~5)八4規格(2丨0\297公釐> (請先聞讀背面之注意事項再填寫本莧) 10^.
-'1T Q.. A7 B7 經濟部中央標準局貝工消费合作社印装 五、發明説明() 1 601a內適當的位元組位置。快取列介面電路801係依據來 1 1 自虛通道控制電路325的控制信號進行此等去多重功能。 1 1 如此便能維持記憶系統300內部之資料相關(data 〜· 請 先 coherence)〇 閱 I ! 快取輸入601a並非立刻重新儲存到記憶儲存體 | 1 % \ 301〜304內。儲存操作會被延遲到稍後的時間才進行。如 % 1 $ 1 此在將複數個連續的資料位元組寫入快取輸入601a時,不 1 ! 必每一個資料位元組都對記憶儲存體301〜304進行一次存 nr 1 取動作。每當記憶體主文件預計將會需要一個新的快取輸 Ά 1 I 1 入時,記憶體主文件可以提出重新儲存指令,以使快取輸 1 ·* * 入的內容被寫入適當的記憶儲存體中的適當的列。在虛存 1 取通道與記憶、系統介面314之間,重新儲存指令可以和其 •Ίτ 餘操作(讀或寫)同時提出。在本實施例中,在記憶儲存體 - 301〜304內可以同時提出多重重新儲存操作。由於重新儲 存指令係由記憶體主文件在不同的時間起始,同時重新儲 , 存操作會出現交錯(staggered)現象。此交錯現象可以確保記 q 憶儲存體介面匯流排310會在不同的時間被使用來完成從 虛存取通道1〜8到記憶儲存體301〜304的資料傳送操作。 爲使主記憶體控制器能夠輕易的追蹤匯流排310的狀態, 重新儲存操作被設計成能夠持續維持數個時序循環。 依據本發明的另一個實施例,虛存取通道亦可提供其 I I 他的記憶體存取功能。例如虛存取通道也可以在記憶系統 ,ι· ! 3〇〇中提供預取操作。預取係關於在其餘資料位元組從虛 1 1 存取通道被存取時,從記憶體陣列301〜304讀出資料位元 1 1 1 本紙張尺度適用中國國家榡準(CNS ) A4規格(2丨Ο X 297公釐) A7 B7 經濟部中央橾準局貝工消费合作社印装 五、發明说明() 組的操作。主記憶、體控制器被控制成用來確保在進行預取 操作之前會執行所有必要的重新儲存操作。 預取指令可以由記憶體主文件提出。預取指令指出一 特定的列將會被從記憶儲存體301〜304其中之一被讀出, 並透過記憶儲存體介面匯流排310被載入虛存取通道1〜8 之中某虛存取通道的一個特定輸入之中。預取指令可以和 有關於在虛存取通道1〜8與記憶系統介面314之間的在記 憶系統介面匯流排312上之資料讀寫操作同時提出。此 外,各記憶儲存體301〜304可以透過不同虛存取通道之不 同快取輸入分別進行預取操作。當然,因爲預取指令係在 不同的時間被提出/起始,此等對於記憶儲存體301〜304同 時進行之預取操作係被管線化(pipelined)(在不同的操作相 位交錯)。此外,執行時的交錯階段亦可確定在使用記憶儲 存體介面匯流排310將資料從記憶儲存體301〜304傳送到 虛存取通道1〜8時發生衝突。 依據本發明另一實施例,虛通道控制電路325可包含 -8-bit預充電控制暫存器’其對應於各虛存取通道各包含 一預充電控制位元。若一預充電控制位元爲第一邏輯値》 貝!1在所對應之虛存取通道會執行自動預充電。在自動預充 電狀態下,在對通道列快取記憶體的寫入操作之後,便對 記憶儲存體301〜304進行相對應的寫入操作。若一預充電 控制位元爲第二邏輯値,貝(I在所對應之虛存取通道會執行 非自動預充電。 如前文所述,記憶儲存體介面匯流排31〇在同一個時 29 Q (請先聞讀背面之注#^項再t本頁) . ••'1---1 · 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐〉 五、發明説明( A7 B7 經濟部中央揉準局貝工消费合作社印装 間內只能夠進行一種操作。類似的,S己憶系統介面匯流排 312在同一·個時間內只能夠進行一種操作。然而,記憶儲 存體介面匯流排310與記憶系統介面匯流排312可以同時 進行操作。舉例而言,在資料從通道列快取記億體讀取到 記憶系統介面314的同時,另一資料可以從記憶儲存體預 取到通道列快取記憶體。同樣的,在資料從通道列快取記 憶體讀取到記憶系統介面314的同時,亦可進行從通道列 快取記憶體到記憶儲存體的重新儲存操作。 在另一實施例中,可以平行連接多數個記憶系統(晶片) 以構建較大的通道列快取記憶體及較寬的輸出匯流排。例 如當八個相當於記憶系統300的記憶系統平行連接,就能 得到64-bit的輸出匯流排。在各記憶系統中存在有八個虛 存取通道,而各虛存取通道包含一通道列快取記憶體。因 此,各虛存取通道的寬度將爲512 bytes(8 X 64 bytes)。 在另一實施例中,藉由改變兩個通道列快取記憶體, 可以增加通道列快取記憶體的有效長度。例如可以使用如 下的方式改變通道列快取記憶體601及602 〇首先,在記 憶儲存體301內之一列內的第一個64-byte字元被寫入通道 列快取記憶體601內的一個快取輸入。舉例而言,此第一 64-byte字元可以是從記憶儲存體中讀出的一個1024-byte 列的前面64個位元組》接下來可以用一次一個位元組的方 式將此第一 64-byte字元從通道列快取記憶體601讀出。當 此第一 64-byte字元的各個位元組從通道列快取記憶體601 依序讀出時,第二64-byte字元被從記憶儲存體301讀出且 30 本紙張尺度適用中國國家梯準(CNS > Λ4規格(210X297公釐)
•訂 經濟部中央橾準局貝工消费合作社印装 A7 _ _B7_ 五、發明説明() 儲存於通道列快取記憶體602中。舉例而言’此第二64妙 字元可以是記憶體列的第二個64位元組。在第一以·1^ 字元的最後一個位元組從通道列快取記憶體601被讀出之 前,此第二64-byte字元均儲存於通道列快取記憶體602 中。因而在讀取第一* 64-byte子兀之後可以_LL刻讀出此第一 64-byte字元,兩者之間並不會產生間隔。 在另一實施例中,當第二64-byte字元的各個位元組 從通道列快取記憶體602依序讀出時,第三64-byte字元被 從記憶儲存體301讀出且儲存於通道列快取記憶體601 中。如此便可以將所有的64-byte字元串聯在一起’藉此構 建出具有無限長度的通道列快取記憶體。這種重複循環串 聯方式特別適用於趨向“walk and play hopscotch”通過記ft 體中較大區塊(block)的記憶體主文件。此等記憶體主文件 包含有關螢幕更新操作、於3D繪圖之反向雜操作中讀 取結構映像、及影像流處理的記憶體主文件。 • 虛通道控制電路325可包含一鏈接(chain)控制暫存 器,用來控制不同虛存取通道內的鏈接狀態。在一實施例 中,鏈接控制暫存器爲一 16-bit暫存器,以八個2-bit輸入 各自對應於八個虛存取通道。各2-bit輸入可用來定義下列 鏈接選項其中的一個:⑴不鏈接;(2)鏈接兩個快取輸入; (3)無限鏈接。外部資料處理系統依據記憶體主文件的操作 特性來程式控制此鏈接控制暫存器。 前文中各虛存取通道具有其獨立的操作特性,因而可 以依據各記憶體主文件的操作特性來修改虛存取通道,使 -----------____ 本紙張尺度適用中國國家標準(CNS > A4現格(21OX297公釐) Q----;-1l-tT^llo, (請先Η讀背面之注f項再填寫本頁) \ 五、發明説明( A7 B7 央 標 準 局 η 工 消 费 合 作 社 印 装 其符合各記憶體主文件的操作特性。 前述記憶系統可用於圖5及圖6所示之資料處理系 統。圖5爲一配備有加速圖形處理器(Accelerated Graphic Pi500ssor,AGP)之個人電腦PC1000的方塊圖。PC1000採 用一依據前述實施例的多工系統記憶體1009。系統記憶體 1009包含複數個平行連接的記憶系統300a〜30011,各記憶 系統300a〜300η相當於前述之記憶系統300(圖3) 〇處理器 1001、AGP 3D圖形處理器1002、南方電橋電路(south bridge circuit)1003(其爲 EISA/ISA 匯流排 1004 的主文 件)、以及PCI匯流排主文件1005(其與PCI組件1006形成 介面)各自獨立的對系統記憶體1009進行存取(透過北方電 橋電路1008) 〇 AGP電路1007在AGP處理器1002與北 方電橋電路1〇〇8之間提供介面。在使用時,各匯流排主文 件(即處理器1001、AGP處理器1002、南方電橋電路 1003、及PCI匯流排主文件1005)負責系統記憶體1009中 一或數個虛通道的控制。各虛通道的設定可爲硬連線式 (hardwired)、靜態的(static,在開機時由BIOS決定)、或由操 作系統核心之下的記憶體管理碼來動態的管理。四個快取 虛通道被分配到(1)處理器1〇〇1指令存取;(2)處理器1001 資料存取;(3) AGP處理器1002結構映像存取;及(4)PCI 匯流排主文件1005存取。而非快取虛通道被分配到(1)記憶 體更新及(2)ISA匯流排主文件1003 〇 圖6爲一採用多工記憶系統300之管線化圖形系統 1010 的方塊圖。Bit Blit In 引擎 1011、Bit Blit Out 引擎 32 * 、丨\ ··'>. m· m n 1^1 —I— - - - I ^^1 I— I -I i*· ^^1· Hi MaLm en ίΊββ— I— m >1 ----- : - ml 1-- y·- —I— —Ml 1^1 «I an— i n I (請先M讀背面之注$項再填寫本頁) 本紙張尺度適用中國國家梂準(CNS ) A4规格(210X297公釐) 經濟部中央梯準局貝工消費合作杜印裝 A7 __B7_ 五、發明説明() 1012、螢幕更新引擎1013、及多邊形描繪引擎1014(各爲 傳統的處理引擎)能夠個別成爲記憶體主文件,透過記憶體 請求交插邏輯(memory request interleaving logic) 1015 來進 行低等待時間記憶體(low latency memory)1016的存取。同 樣的,系統記憶體1016包含複數個平行連接的記憶系統 300a〜300η,各記憶系統300a〜300η相當於前述之記憶系 統300。而且各記憶體主文件1011〜1014可對系統記憶體 1016中的一或數個虛通道進行存取。 在另一實施例中,本發明之記憶系統被用於2D/3D圖 形幀緩衝器(frame buffer)。此時係將四個快取虛通道各自規 劃給螢幕更新步驟、3D顯示步驟、2D繪圖及多邊形塡充 步驟、及結構繪圖寫入步驟(texture mapped write process) 〇 非快取虛通道則規劃給記憶體更新步驟。 在又一實施例中,本發明係與SDRAM陣列相連接。 此時,在傳統的SDRAM記憶體晶片上須再加入三支插針 » (pin),以便能夠在四個快取虛通道與一個非快取虛通道之 中進行選擇。在進區塊與大區塊的存取時,分別可以 達到2.0到2.5倍的性能增益(performance gain)。 r—· 一~~ ·— ... — ._ 在另一實施例中,本發明係與RDRAM (RAMBUS DRAM)陣列相連接。RDRAM —般具有兩個儲存體,個別 包含有2 Kbytes的寫通快取(write through catch) 〇此處被修 改成爲四個包含1 Kbytes列快取的虛通道。在RDRAM請 求封包(request packets)內的位元被用來選擇虛存取通道。 單一個管線化多工控制器負責多個記憶體主文件。在 33 本紙張尺度逋用中國國家標ift ( CNS ) A4規格(210〆公釐) Ί, Γitr ; (請先閲讀背面之注意事項再填寫本頁) 經濟部中央搮率局員工消费合作社印裝 A7 __B7_ 五、發明説明() RDRAM記憶體晶片上可以達到80%的性能增益。 一般而言,各系統處理器可具有複數個記憶體主文 件,各自進行特定形式的處理任務。此等記憶體主文件可 以用不同的頻率對記憶體進行存取,取決於所進行的任 務。在每個位址區域,各記憶體主文件其連續讀/寫的位元 組的數目亦會表現出不同的特色。因此,即使只有一個實 體的裝置對記憶系統300進行存取,仍然可能存在多數個 記憶體主文件。在大部分的情況下會有複數個實體的裝置 對記憶系統300進行存取,而各實體的裝置又包含一或多 個記憶體主文件。 前文中針對本發明的原理以及較佳實施例進行描述。 然而,此等實施例僅供參考之用,本發明並非受限於此等 實施例。熟習本技藝者當能在不脫離下列申請專利範圍所 定義出的本發明之範疇的情況下,對上述實施例作出種種 變化。 «ΓΙ. n n fl m ϋ n - —^vi^ n I (請先閱讀背面之注項再填寫本頁) *·訂 ο. 本紙張尺度適用中國國家標準(CNS M4規格(2】0X297公釐)
Claims (1)
- 經濟部中央揉準扃負工消费合作社印製 A8 B8 1 ___ 六、申請專利範圍 1. 一種連接到系統匯流排之記憶系統’該記憶系統包 含: 一記憶體匯流排; —或多個記憶儲存體,該記憶體匯流排耦合; 複數個虛存取通道,平行耦合於該系統匯流排與該記 憶體匯流排之間,各該虛存取通道提供一組記憶體存取資 源,用來存取該一或多個記憶儲存體,各該虛存取通道可 以由該系統匯流排所供應之信號各別定位。 2. 如申請專利範圍第1項之記憶系統,其中該虛存取 通道包含複數個進行快取操作的可快取虛存取通道。 3. 如申請專利範圍第2項之記憶系統,其中各該可快 取虛存取通道包含一資料快取記憶體及一相對應的位址快 取記憶體。 4. 如申請專利範圍第3項之記憶系統,其中各該資料 快取記憶體包含複數個快取輸入,且各相對應的該位址快 •取記憶體包含複數個相對應的快取位址輸入。 5. 如申請專利範圍第2項之記憶系統,其中該虛存取 通道更包含一非快取虛存取通道,其用來旁通該可快取虛 存取通道》 6·如申請專利範圍第1項之記憶系統,其中更包含一 虛通道控制電路,其依據系統匯流排上接收的信號將該虛 存取通道致能。7.如申請專利範圍第2項之記憶系統,其中更包含一 預充電控制暫存器,用來儲存複數個預充電控制位元,各 _____ 35 本紙張纽it用 + H ® ( CNS ) A4^ ( 21() χ 297公瘦) "· ---------ο----J·-Ifr.-----J——0. (請先wtt背面之注f項再樓寫本頁) 經濟部中央標準局工消费合作社印装 A8 B8 C8 D8 申請專利範圍 該預充電控制位元對應到一個該可快取虛存取通道,其中 各該預充電控制位元係用來定義所對應之該可快取虛存取 通道所採用之預充電狀態。 8. 如申請專利範圍第2項之記憶系統,其中更包含一 脈衝串長度控制暫存器,用來儲存複數個脈衝串長度控制 位元組,务該脈衝串長度控制位元組對應到一個該可快取 虛存取通道,其中各該脈衝串長度控制位元組係用來定義 所對應之該可快取虛存取通道之脈衝串存取長度。 9. 如申請專利範圍第8項之記憶系統,其中各該脈衝 串長度控制位元組可以獨立的受到程式控制,以將不同的 脈衝串存取長度提供到不同的該可快取虛存取通道。 H)·如申請專利範圍第2項之記憶系統,其中更包含 一鏈接控制暫存器,用來儲存複數個鏈接控制位元組,其 中各該鏈接控制位元組係用來定義所對應之該可快取虛存 取通道所採用之鏈接狀態。 11.如申請專利範圍第1項之記憶系統,其中更包含 用來將資料從該記憶儲存體預取到該記憶體匯流排上特定 的該虛存取通道之裝置。 12·如申請專利範圍第11項之記憶系統,其中用來預 取資料之該裝置同時對不同的該記憶儲存體進行預取操 作。 以如申請專利範圍第11項之記億系統,其中用來預 取資料之該裝置係於資料在該系統匯流排與該虛存取通道 之間傳送的同時進行預取操作。 36 (請先!?讀背面之注意事項再«-窝本頁)各紙張纽逋用中國國家棣準(CNS)八4祕(210x297公釐) A8 . B8 ' C8 D8 六、申請專利範圍 14. 如申請專利範圍第1項之記憶系統,其中更包含 用來將儲存於該虛存取通道內之資料重新儲存到該記憶儲 存體的裝置。 15. 如申請專利範圍第14項之記憶系統,其中用來重 新儲存資料的該裝置同時對不同的該記憶儲存體進行重新 儲存操作。 16. 如申請專利範圍第14項之記憶系統,其中用來重 新儲存資料的該裝置係於資料在該系統匯流排與該虛存取 通道之間傳送的同時進行重新儲存操作。 Π. —種記憶系統,包含: 一第一介面電路,用來將該記憶系統耦合到一或多個 外部記憶體主文件,其中該第一介面電路從記憶體主文件 接收位址與資料資訊; 一第一匯流排,該第一介面電路耦合,來從該第 一介面電路接收位址與資料資訊; , 一主記憶體陣列; 經濟部中央揉準局員工消費合作社印製 (請先閲讀背面之注f項再填寫本頁) 一第二匯流排,與該主記憶體陣列耦合,其中該第二 匯流排接收從該主記憶體陣列讀取之資料値; 一匯流排旁通電路,用來將該第一匯流排耦合到該第 二匯流排; 複數個快取記憶體陣列,平行連接於該第一匯流排與 該第二匯流排之間,各該快取記憶體陣列從該第一匯流排 與該第二匯流排接收資料資訊;及 複數個快取位址陣列,平行連接於該第一匯流排與該 37 本紙張尺J史適元中國國家標準(CNS ) A4規格(210X297公^ ) 六、申請專利範圍 第二匯流排之間,各該快取位址陣列更耦合到相對應的一 個該快取記憶、體陣列,其中各該快取位址陣列與所對應的 該快取記憶體陣列形成一虛快取通道,該虛快取通道可以 被一或多個記憶體主文件所獨立定位。 18. 如申請專利範圍第17項之記憶系統,其中該記憶 體陣列包含複數個平行耦合到該第二匯流排的記憶儲存 BtUt 體。 19. 如申請專利範圍第17項之記憶系統,其中該記憶 體陣列具有一第一資料寬度,而該第二匯流排具有一第二 資料寬度,該記憶系統更包含一記憶體介面電路,該記憶 體介面電路對在記憶體陣列與第二匯流排之間傳送的資料 進行多重功能。 20. 如申請專利範圍第19項之記憶系統,其中該第一 資料寬度大於該第二資料寬度。 21. 如申請專利範圍第19項之記憶系統,其中該第一 ,資料寬度小於該第二資料寬度。 經濟部中央標準局員工消费合作社印製 (請先閲讀背面之注意事項再填窝本頁) 22. 如申請專利範圍第17項之記憶系統,其中更包含 複數個快取介面電路,其中>該快取介面電路耦合在所對 應之該快取記憶體陣列與該第二匯流排之間,該快取介面 電路受到控制,以將資料傳送到選定之該快取記憶體陣 列。 23. 如申請專利範圍第17項之記憶系統,其中更包含 複數個快取介面電路,其中各該快取介面電路耦合於所對 應之該快取記憶體陣列與該第一匯流排之間,該快取介面 38 本纸張尺度適用中國國家標準(CNS)A4規格(210X297公釐) 經濟部中央標準局貝工消费合作社印製 六、申請專利範圍 電路受到控制,當一記憶體主文件所提供之現行存取位址 與儲存在該快取位址陣列之位址相符時,會將資料從選定 之該快取記憶體陣列傳送到該第一匯流排,。 24.如申請專利範圍第17項之記憶系統,其中各該快 取記憶體陣列包含複數個快取輸入,且各該快取位址陣列 包含相對應的複數個快取位址。 25· —種由複數個記憶體主文件存取記憶體陣列的方 法,包含下列步驟: 將一虛存取系統耦合到該記憶體陣列,該虛存取系統 包含複數個平行連接到該記憶體陣列之虛存取通道,各該 虛存取通道提供一組記憶體存取資源,用來存取該記憶體 陣列; 指定各該記憶體主文件對一或多個該虛存取通道進行 存取; 將位址信號從該記憶體主文件供應到該虛存取系統; ,及 依據該位址信號,對所選定之該虛存取通道進行存 取。 26.如申請專利範圍第25項之方法,其中更包含下列 步驟: 將一快取輸入及相對應的快取位址輸入儲存在所選定 之該虛存取通道內; 將該位址信號與該快取位址輸入進行比較;及 若該位址信號與該快取位址輸入相符時,對其對應之 39 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) <請先閲讀背面之注意事項再蜞寫本頁) 訂- A8 · B8 C8 ____D8_ 六、申請專利範圍 快取輸入進行存取。 (請先B讀背面之注意事項再填寫本頁) 27. 如申請專利範圍第26項之方法,其中更包含當該 位址信號與該快取位址輸入不符時,透過一匯流排旁通電 路對該記憶體陣列進行存取,以及將所選定之該虛存取通 道更新以反映此一存取動作的步驟。 28. 如申請專利範圍第25項之方法,其中更包含將兩 個該虛存取通道同時激活的步驟。 29. 如申請專利範圍第25項之方法,其中更包含將複 數個該虛存取通道鏈接的步驟。 30. 如申請專利範圍第25項之方法,其中更包含分別 指定各該虛存取通道之脈衝串長度的步驟。 31. 如申請專利範圍第25項之方法,其中更包含分別 指定各該虛存取通道之預充電狀態的步驟。 32. 如申請專利範圍第25項之方法,其中更包含依據 該記憶體主文件之一所發出的預取指令,將資料從該記憶 *體陣列預取到被選定之該虛存取通道的步驟。 經濟部中央標準局員工消费合作社印製 33. 如申請專利範圍第32項之方法,其中更包含當進 行預取資料的步驟時,同時在一個該記憶體主文件與一個 該虛存取通道之間傳送資料的步驟。 34. 如申請專利範圍第25項之方法,其中該記憶體陣 列包含複數個記憶儲存體,該方法更包含依據該記憶體主 文件所發出之複數個預取指令,同時將資料從複數個該記 憶儲存體中預取到複數個所對應的該虛存取通道中的步 驟。 40 本紙張尺度適用中®國家標準(CNS)A4規格(210 X 297公釐) 經濟部中央標準局員工消费合作社印製 六、申請專利範圍 35·如申請專利範圍第32項之方法,更包含依據該記 憶體主文件之一所發出的重新儲存指令,將資料從選定的 一個該虛存取通道重新儲存到該記憶體陣列的步驟,其中 該重新儲存資料的步驟係與預取資料的步驟同時進行。 36. 如申請專利範圍第25項之方法,其中更包含依據 該記憶體主文件之一所發出的重新儲存指令,將資料從選 定的一個該虛存取通道重新儲存到該記憶體陣列的步驟。 37. 如申請專利範圍第36項之方法,其中更包含在重 新儲存資料步驟的同時,將資料在一個該記憶體主文件與 一個該虛存取通道之間傳送的步驟。 38. 如申請專利範圍第25項之方法,其中該記憶體陣 列包含複數個記憶儲存體,該方法更包含依據該記憶體主 文件所發出之複數個重新儲存指令,同時將資料從複數個 該虛存取通道中重新儲存到複數個所對應的該記憶儲存體 中的步驟。 · (請先聞讀背面之注意事項再填寫本頁)本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐)
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