TW201805947A - 包含多階記憶體單元之裝置及操作該裝置之方法 - Google Patents

包含多階記憶體單元之裝置及操作該裝置之方法 Download PDF

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Abstract

本發明揭示一種包含一記憶體元件及一選擇器器件之記憶體單元。資料可儲存於該記憶體元件及選擇器器件兩者中。該記憶體單元可藉由施加具有不同極性及量值之寫入脈衝而程式化。寫入脈衝之不同極性可將不同邏輯狀態程式化至該選擇器器件中。寫入脈衝之不同量值可將不同邏輯狀態程式化至該記憶體元件中。該記憶體單元可藉由讀取所有具有相同極性之讀取脈衝而讀取。可藉由在施加讀取脈衝時觀察不同臨限電壓來偵測該記憶體單元之邏輯狀態。不同臨限電壓可回應於寫入脈衝之不同極性及量值。

Description

包含多階記憶體單元之裝置及操作該裝置之方法
傳統記憶體單元包含一記憶體元件(其用於儲存一邏輯狀態)及一選擇器器件。記憶體元件及選擇器器件可位於具有一交叉點架構之一記憶體陣列中之一第一存取線路(例如字線)及一第二存取線路(例如位元線)之一交叉點處。在一些架構中，選擇器可耦合至字線且記憶體元件可耦合至位元線。選擇器器件可減少洩漏電流且允許選擇一單一記憶體元件以讀取資料及/或寫入資料。然而，交叉點架構中之傳統記憶體元件可不允許每單元儲存一個以上位元。每記憶體單元儲存一個以上位元可在無需增加一記憶體陣列之面積之情況下允許較大儲存容量。
本文揭示實例性裝置。一實例性裝置可包含一記憶體單元，其經組態以儲存對應於該記憶體單元之邏輯狀態之多個資料位元。該裝置亦可包含：一第一記憶體存取線路，其耦合至該記憶體單元；及一第二記憶體存取線路，其耦合至該記憶體單元。多個資料位元之至少一者可由在一寫入脈衝期間跨越該記憶體單元施加之一電流之一量值判定。多個資料位元之至少一者可由在該寫入脈衝期間跨越該記憶體單元施加之一電壓之一極性判定。 另一實例性裝置可包含具有一記憶體元件及電耦合至該記憶體元件之一選擇器器件之一記憶體單元。該實例性裝置亦可包含：第一記憶體存取線路及第二記憶體存取線路，各耦合至該記憶體單元；及第一存取線路驅動器及第二存取線路驅動器，其等耦合至各自記憶體存取線路。該第一存取線路驅動器及該第二存取線路驅動器經組態以依跨越該記憶體單元之一第一極性提供一第一電壓以將一第一邏輯狀態寫入該記憶體單元；且經組態以依跨越該記憶體單元之一第二極性提供一第二電壓以將一第二邏輯狀態寫入該記憶體單元。該第一存取線路驅動器及該第二存取線路驅動器亦經組態以依跨越該記憶體單元之該第一極性提供一第三電壓以將一第三邏輯狀態寫入該記憶體單元；且經組態以依跨越該記憶體單元之該第二極性提供一第四電壓以將一第四邏輯狀態寫入該記憶體單元。 本文揭示實例性方法。一實例性方法可包含選擇一寫入脈衝之一電壓及選擇該寫入脈衝之一極性。該實例性方法可進一步包括跨越一記憶體單元施加具有該電壓及極性之該寫入脈衝。該寫入脈衝可將一邏輯狀態寫入該記憶體單元。該邏輯狀態可至少部分地基於該寫入脈衝之該電壓及極性。 另一實例性方法可包含將具有一第一極性之一讀取脈衝施加於一記憶體單元。複數個邏輯狀態之該邏輯狀態可寫入該記憶體單元。該邏輯狀態可至少部分地基於跨越該記憶體單元施加之一寫入脈衝之一電壓及一極性。該實例性方法可進一步包含回應於該讀取脈衝而感測通過該記憶體單元之一電流及基於通過該記憶體單元之該電流判定該複數個邏輯狀態之該邏輯狀態。
下文闡述特定細節以提供本發明之實施例之一充分理解。然而，熟習技術者應清楚可在無需此等特定細節之情況下實踐本發明之實施例。再者，本文所描述之本發明之特定實施例依舉例方式提供且不應被用於使本發明之範疇受限於此等特定實施例。在其他例項中，熟知電路、控制信號、時序協定及軟體操作已詳細展示以避免不必要地致使本發明不清楚。 一記憶體陣列可包含各包含一記憶體元件及一選擇器器件之記憶體單元。在一些實施例中，一記憶體單元之記憶體元件及選擇器器件兩者用於儲存資料。利用記憶體單元之兩個元件可允許記憶體單元儲存多個資料位元。能夠儲存多個資料位元之記憶體單元可指稱一多階單元。多個資料位元可包含非整數數目個位元(例如1.5位元、2.5位元)。多個資料位元可對應於不同邏輯狀態(例如00、01、10、11)。例如，兩個位元之資料可依4個邏輯階儲存於記憶體單元中且1.5個位元之資料可依3個邏輯階儲存於記憶體單元中。邏輯階可與記憶體單元之不同臨限電壓(例如VTH )相關聯及/或與由記憶體單元展現之不同臨限電壓性質相關聯。一記憶體單元可藉由(例如)必須或似乎具有一特定臨限電壓而展現一臨限電壓性質。記憶體單元可或可不在展現臨限電壓性質時經歷一臨限事件。 一記憶體元件可包含一相變材料(PCM)。當PCM處於一非晶狀態中時，PCM可具有一高電阻。此可指稱一重設狀態。當PCM處於一結晶或半結晶狀態中時，PCM可具有比在非晶狀態中時低之一電阻。此可指稱一設定狀態。在一些實施例中，PCM可具有多個結晶狀態，其可具有不同電阻位準且對應於不同設定狀態。PCM之結晶狀態可取決於跨越該記憶體單元施加之一寫入脈衝之一電壓及/或電流之一量值。PCM之狀態之間的電阻之改變可影響PCM之一臨限電壓。例如，記憶體元件可至少部分地基於PCM之結晶狀態而展現一不同臨限電壓。 在一些實施例中，一選擇器器件可為不同於記憶體元件之一材料。在一些實施例中，選擇器器件可為一不同PCM、一硫屬化物材料及/或硫屬化物合金。由選擇器器件展現之臨限電壓可取決於跨越記憶體單元施加之讀取脈衝及寫入脈衝之相對電壓極性。例如，選擇器器件可在讀取是否寫入記憶體單元且接著使用相同電壓極性讀取時展現一第一臨限電壓。選擇器可在讀取是否寫入記憶體單元且接著使用不同(例如相反)電壓極性讀取時展現一第二臨限電壓。 記憶體元件之臨限電壓性質可基於施加於一記憶體單元之電壓及/或電流之量值，且選擇器器件之臨限電壓性質可基於施加記憶體單元之電壓極性。記憶體元件及選擇器器件之臨限電壓性質可組合以提供可經程式化以展現多個臨限電壓之一者之一記憶體單元。此等多個臨限電壓可用於對應於邏輯階，邏輯階對應於多個資料位元(例如VTH0 =11、VTH1 =10、VTH2 =01、VTH3 =00)。多個邏輯階可允許記憶體單元儲存多個資料位元。多個資料位元之一或多者可儲存於記憶體單元之不同實體位置中。在一些實施例中，一個位元之資料儲存於記憶體元件中且一個位元之資料儲存於選擇器器件中。例如，在一些實施例中，當記憶體元件具有多個結晶狀態時，多個資料位元可儲存於記憶體元件中且一個位元之資料可儲存於選擇器器件中。可使用記憶體元件與選擇器器件之間的資料之其他分佈。 一邏輯狀態可寫入記憶體單元，其可對應於一或多個資料位元。一邏輯狀態可藉由依不同電壓及/或電流量值施加不同極性之電壓而寫入記憶體單元。記憶體單元可藉由施加一單一極性之電壓而讀取。寫入及讀取協定可利用分別源自不同量值及極性之記憶體元件及選擇器器件之不同臨限電壓。記憶體單元可需要讀取短、相對低功率之脈衝。在一些實施例中，記憶體元件可包含一硫屬化物材料。在一些實施例中，選擇器器件可包含一硫屬化物材料。然而，選擇器器件之硫屬化物材料可或可不在讀取及/或寫入期間經歷一相變。在一些實施例中，硫屬化物材料可不為一相變材料。 圖1A繪示根據本發明之一實施例包含一記憶體100之一裝置。記憶體100包含具有經組態以儲存資料之複數個記憶體單元之一記憶體陣列160。記憶體單元可透過使用各種存取線路、字線(WL)及/或位元線(BL)存取於陣列中。記憶體單元可為非揮發性記憶體單元(諸如「反及」快閃單元及「反或」快閃單元)、相變記憶體單元或一般可為任何類型之記憶體單元。記憶體陣列160之記憶體單元可配置於一記憶體陣列架構中。例如，在一實施例中，記憶體單元配置於一三維(3D)交叉點架構中。在其他實施例中，可使用其他記憶體陣列架構(例如尤其係一單層交叉點架構)。記憶體單元可為經組態以儲存一資料位元之資料之單階單元。記憶體單元亦可為經組態以儲存一個以上資料位元之資料之多階單元。 一I/O匯流排128連接至佈線連接I/O匯流排128與一內部資料匯流排122、一內部位址匯流排124及/或一內部命令匯流排126之間的資料信號、位址資訊信號及其他信號之一I/O控制電路120。一位址暫存器(圖中未展示)可由待暫時儲存之I/O控制電路120提供位址資訊。在一些實施例中，I/O控制電路120可包含位址暫存器。I/O控制電路120透過一狀態暫存器匯流排132耦合至一狀態暫存器134。由狀態暫存器134儲存之狀態位元可回應於提供至記憶體100之一讀取狀態命令而由I/O控制電路120提供。狀態位元可具有各自值以指示記憶體及其操作之各種態樣之一組態條件。 記憶體100亦包含外部或透過命令匯流排126接收若干控制信號138之一控制邏輯110以控制記憶體100之操作。控制信號138可使用任何適當介面協定實施。例如，控制信號138可基於接腳(如常見於動態隨機存取記憶體及快閃記憶體(例如「反及」快閃)中)或基於作業碼。實例性控制信號138包含時鐘信號、讀/寫信號、時鐘賦能信號等等。一命令暫存器136耦合至內部命令匯流排126以儲存由I/O控制電路120接收之資訊且將該資訊提供至控制邏輯110。控制邏輯110可進一步透過狀態暫存器匯流排132存取一狀態暫存器134以(例如)在狀態條件改變時更新狀態位元。控制邏輯110可經組態以提供內部控制信號至記憶體100之各種電路。例如，回應於接收一記憶體存取命令(例如讀、寫)，控制邏輯110可提供內部控制信號以控制各種記憶體存取電路以執行一記憶體存取操作。在記憶體存取操作期間使用各種記憶體存取電路，且各種記憶體存取電路一般可包含諸如解碼器電路、供給泵電路、存取線路驅動器、資料及快取暫存器、I/O電路以及其他之電路。 位址暫存器提供區塊列位址信號至一解碼器電路140且提供行位址信號至一解碼器電路150。解碼器電路140及解碼器電路150可用於選擇用於記憶體操作(例如讀取及寫入操作)之記憶體單元之區塊。解碼器電路140及/或解碼器電路150可包含經組態以提供信號至記憶體陣列160中之存取線路之一或多者以執行記憶體操作之一或多個存取線路驅動器。例如，讀取脈衝及寫入脈衝可提供至存取線路用於讀取及寫入操作。存取線路驅動器可耦合至記憶體陣列160之存取線路。存取線路驅動器可使用由電壓電路154提供之一電壓驅動存取線路。電壓電路154可提供在記憶體100之操作期間(例如在記憶體存取操作期間)使用之不同電壓V1、V2、…、VN。由電壓電路154提供之電壓V1、V2、…、VN可包含大於提供至記憶體100之一電源電壓之電壓、小於提供至記憶體100之一參考電壓(例如接地電壓)之電壓以及其他電壓。 一資料I/O電路170包含經組態以基於自控制邏輯110接收之信號促進I/O控制電路120與記憶體陣列160之間的資料傳送。在各種實施例中，資料I/O電路170可包含一或多個感測放大器、暫存器、緩衝器及用於感測邏輯狀態、管理記憶體陣列160與I/O控制電路120之間的資料傳送之其他電路。例如，在一寫入操作期間，I/O控制電路120接收待透過I/O匯流排128寫入之資料且經由內部資料匯流排122將該資料提供至資料I/O電路170。資料I/O電路170基於由解碼器電路140及解碼器電路150指定之一位置處之控制邏輯110提供之控制信號而將該資料寫入記憶體陣列160。在一讀取操作期間，資料I/O電路基於由解碼器電路140及解碼器電路150指定之一位址處之控制邏輯110提供之控制信號自記憶體陣列160讀取資料。資料I/O電路經由內部資料匯流排122提供讀出資料至I/O控制電路。接著，I/O控制電路120將讀出資料提供於I/O匯流排128上。 在一些實施例中，控制邏輯110控制電路(例如存取線路驅動器)使得在記憶體陣列160之一記憶體單元上之一寫入操作器件，一第一電壓(例如0 V)可提供至一選定字線且一第二電壓可提供至一選定位元線。記憶體單元可位於選定字線及位元線之交叉點處。基於待儲存於對應於選定字線及位元線之位址處之邏輯狀態，該第二電壓可高於或低於提供至字線之電壓。該第二電壓之振幅可基於待儲存於對應於選定字線及位元線之位址處之邏輯狀態(例如對於「00」係-6 V，對於「01」係-4 V，對於「10」係+4 V且對於「11」係+6 V)。在一些實施例中，在一寫入操作期間，基於待儲存於位址處之邏輯狀態，選定位元線可總是提供一特定電壓，且字線可提供高於或低於位元線之電壓之一電壓。 在一些實施例中，在一記憶體單元上之一讀取操作期間，一第一電壓(例如0 V)可提供至一選定字線且一第二電壓(例如-5 V、+5 V)可提供至一選定位元線。該記憶體單元可位於選定字線及位元線之交叉點處。該第二電壓可大於或小於提供至字線之該第一電壓，然而，該第二電壓可針對提供每次讀取操作提供相同電壓極性。記憶體單元之邏輯狀態可由耦合至選定位元線之一感測放大器感測。記憶體單元之經感測之邏輯狀態可提供至資料I/O電路170。 圖1B繪示根據本發明之一實施例之一記憶體陣列160。記憶體陣列160包含複數個存取線路(例如存取線路WL-0、WL-1、WL-2、WL-3、WL-4及存取線路BL-0、BL-1、BL-2、BL-3、BL-4)。記憶體單元(圖1B中未展示)可位於存取線路之交叉點處。記憶體陣列160之複數個個別記憶體單元或記憶體單元之群組可透過存取線路WL-0、WL-1、WL-2、WL-3、WL-4及存取線路BL-0、BL-1、BL-2、BL-3、BL-4存取。資料可自記憶體單元讀取或寫入記憶體單元。一解碼器電路140耦合至該複數個存取線路WL-0、WL-1、WL-2、WL-3、WL-4，其中各自存取線路驅動器242、243、244、245、246偏壓各自存取線路WL-0、WL-1、WL-2、WL-3、WL-4之各者。一解碼器電路150耦合至該複數個存取線路BL-0、BL-1、BL-2、BL-3、BL-4，其中各自存取線路驅動器252、253、254、255、256偏壓各自存取線路BL-0、BL-1、BL-2、BL-3、BL-4之各者。 內部控制信號由(例如)控制邏輯110提供至存取線路驅動器252、253、254、255、256以偏壓各自存取線路BL-0、BL-1、BL-2、BL-3、BL-4。內部控制信號亦由(例如)控制邏輯110提供至存取線路驅動器242、243、244、245、246以偏壓各自存取線路WL-0、WL-1、WL-2、WL-3、WL-4。控制邏輯110可為在接收命令(諸如讀取、寫入等等)之後判定哪些偏壓信號需要依何種偏壓位準提供至哪些信號線之一狀態機。需要提供至存取線路WL-0、WL-1、WL-2、WL-3、WL-4、BL-0、BL-1、BL-2、BL-3、BL-4之偏壓信號可取決於將回應於一接收命令而執行之一操作。 圖2係繪示根據本發明之一實施例之記憶體單元之一陣列200之一部分的一圖。在一些實施例中，陣列200可用於實施圖1之記憶體陣列160。在圖2中所繪示之實例中，陣列200係包含第一數目個導線230-0、230-1、…、230-N (例如存取線路，其等可在本文中指稱字線)及第二數目個導線220-0、220-1、…、220-M (例如存取線路，其等可在本文中指稱位元線)之一交叉點陣列。一記憶體單元225位於字線230-0、230-1、…、230-N及位元線220-0、220-1、…、220-M之交叉點之各者處且記憶體單元225可在一兩端子架構中運作(例如其中一特定字線230-0、230-1、…、230-N及位元線220-0、220-1、…、220-M充當記憶體單元225之電極)。 記憶體單元225可為電阻可變記憶體單元(例如在其他類型之記憶體單元中尤其係RRAM單元、CBRAM單元、PCRAM單元及/或STT-RAM單元)。記憶體單元225可包含可程式化於不同資料狀態之一材料(硫屬化物)。例如，記憶體單元225可包含一組合物，其可包含硒(Se)、砷(As)、鍺(Ge)、矽(Si)或其等之組合。亦可使用其他材料。例如，記憶體單元225可經寫入以回應於(例如)所施加之寫入電壓及/或電流脈衝而儲存對應於特定資料狀態之特定位準。實施例不受限於一特定材料或若干特定材料。例如，材料可為由各種摻雜或非摻雜材料形成之一硫屬化物。可用於形成記憶體元件或選擇器器件之材料之其他實例尤其可包含二進位金屬氧化物材料、巨磁阻材料及/或各種基於聚合物之電阻可變材料等。 在操作時，陣列200之記憶體單元225可藉由經由選定字線230-0、230-1、…、230-N及位元線220-0、220-1、…、220-M跨越記憶體單元225施加一電壓(例如一寫入電壓)而寫入。一感測(例如讀取)操作可用於回應於施加於各自單元耦合至其之選定字線230-0、230-1、…、230-N之一特定電壓藉由感測(例如)對應於各自記憶體單元之一位元線220-0、220-1、…、220-M上之電流而判定一記憶體單元225之資料狀態。 圖3係繪示記憶體單元之一陣列300之一部分的一圖。在一些實施例中，陣列300可用於實施圖1之記憶體陣列160。在圖3中所繪示之實例中，陣列300組態於一交叉點記憶體陣列架構(例如一三維(3D)交叉點記憶體陣列架構)中。多層交叉點記憶體陣列300包含安置於在一第一方向上延伸之字線(例如230-0、230-1、…、230-N及212-0、212-1、…、212-N)與在一第二方向上延伸之位元線(例如220-0、220-1、…、220-M及214-0、214-1、…、214-M)之交替(例如交錯)層之間的若干連續記憶體單元(例如205、215、225)。層之數目可(例如)在數目上擴展或可在數目上減少。記憶體單元205、225之各者可組態於字線(例如230-0、230-1、…、230-N及212-0、212-1、…、212-N)與位元線(例如220-0、220-1、…、220-M及214-0、214-1、…、214-M)之間使得一單一記憶體單元205、225直接與其各自位元線及字線電耦合且與其各自位元線及字線電串聯。例如，陣列300可包含依如一單一儲存元件或多個儲存元件般小之一粒度之可針對資料操作(例如感測及寫入)存取之可個別定址(例如可隨機存取)記憶體單元之一三維矩陣。在若干實施例中，記憶體陣列300可包含比圖3中之實例中所展示多或少之層、位元線、字線及/或記憶體單元。 圖4係根據本發明之一實施例之一記憶體陣列400之一部分之一繪示。記憶體陣列400之該部分可包含於圖1之記憶體陣列160中。記憶體陣列400可包含一第一存取線路405及一第二存取線路435。為了易於參考，第一存取線路亦可指稱一字線(WL) 405且第二存取線路亦可指稱一位元線(BL) 435。如圖4中所展示，WL 405平行於頁面之平面延伸，且BL 435延伸至頁面之平面，垂直於WL 405。一記憶體單元440可位於WL 405與BL 435之交叉點處。記憶體單元440可包含一選擇器器件415。選擇器器件415可由一第一電極410耦合至WL 405且耦合至一第二電極420。電極420可將選擇器器件415耦合至包含於記憶體單元440中之一記憶體元件425。記憶體元件425可由一第三電極430耦合至BL 435。記憶體元件425可包含一硫屬化物材料。在一些實施例中，該硫屬化物材料可為一相變材料，但可使用其他材料。在一些實施例中，選擇器器件415亦可包含一硫屬化物材料。在一些實施例中，選擇器器件415可包含在操作期間不經歷一相變之一材料。在一些實施例中，記憶體元件425及/或選擇器器件415可包含一三進位組合物，其可包含硒(Se)、砷(As)、鍺(Ge)及其等之組合。在一些實施例中，記憶體元件425及/或選擇器器件415可包含一四進位組合物，其可包含矽(Si)、Se、As、Ge及其等之組合。亦可使用其他材料。 如下文所更詳細描述，可使用第一存取線路WL 405及第二存取線路BL 435將電壓及/或電流提供至記憶體單元440。第一存取線路WL 405及第二存取線路BL 435亦可用於感測記憶體單元440之一電壓及/或電流。電壓及/或電流可提供至記憶體單元440以將資料寫入記憶體單元，且可感測電壓及/或電流以自記憶體單元440讀取資料。電路(諸如存取線路驅動器)可耦合至存取線路WL 405及BL 435以提供電壓至記憶體單元440，且一感測放大器可耦合至存取線路WL 405及/或BL 435以感測記憶體單元440之一電壓及/或電流。基於所感測之電壓及/或電流，可判定由記憶體單元440儲存之一或多個邏輯值。 記憶體元件425可經寫入以儲存由一寫入操作儲存至少兩個不同邏輯狀態(例如「1」、「0」)之一者。在一些實施例中，不同邏輯狀態可由記憶體元件425之不同臨限電壓(VTH )表示。例如，一「1」邏輯狀態可由一第一VTH 表示且一「0」邏輯狀態可由一第二VTH 表示。記憶體元件425展現之臨限電壓可基於包含於記憶體元件425中之一相變材料(PCM)之一狀態(例如非晶或結晶)。PCM之狀態可基於在一寫入操作期間施加於記憶體單元440之一寫入脈衝之一電流之量值。在一些實施例中，電壓之量值可用於調整該寫入脈衝之該電流之量值。記憶體元件425之狀態可藉由在一讀取操作期間施加一讀取脈衝而判定。寫入脈衝及讀取脈衝可使用第一存取線路405及第二存取線路435施加於記憶體單元440。 選擇器器件415可經寫入以由一寫入操作儲存至少兩個邏輯狀態(例如「1」、「0」)之一者。在一些實施例中，不同邏輯狀態可由選擇器器件415之不同臨限電壓(VTH )表示。例如，一「1」邏輯狀態可由一第一VTH 表示且一「0」邏輯狀態可由一第二VTH 表示。選擇器器件415展現之臨限電壓可基於在一寫入操作期間施加於記憶體單元440之一寫入脈衝之一極性及在一讀取操作期間施加於記憶體單元440之一讀取脈衝之一極性。寫入脈衝及讀取脈衝可使用第一存取線路405及第二存取線路435施加於記憶體單元440。 在一些實施例中，記憶體單元440可組態為BL 435與WL 405之間的一兩端子器件。一第一邏輯狀態可藉由依一第一電壓處之一第一極性跨越記憶體單元440施加一電壓(例如一寫入脈衝)而寫入記憶體單元440。一第二邏輯狀態可藉由依一第二電壓處之該第一極性跨越記憶體單元440施加一電壓(例如一寫入脈衝)而寫入記憶體單元440。一第三邏輯狀態可藉由依一第三電壓處之一第二極性(其可與該第一極性相反)跨越記憶體單元440施加一電壓(例如一寫入脈衝)而寫入記憶體單元440。一第四邏輯狀態可藉由依一第四電壓處之該第二極性跨越記憶體單元440施加一電壓(例如一寫入脈衝)而寫入記憶體單元440。在一些實施例中，該第一電壓及該第三電壓可為相同量值。在一些實施例中，該第二電壓及該第四電壓可為相同量值。 記憶體單元440可由跨越記憶體單元440 (例如使用BL 435及WL 405)施加一電壓(例如一讀取脈衝)。在一些實施例中，藉由依該第一極性跨越記憶體單元440施加一電壓而讀取記憶體單元440。在其他實施例中，藉由依該第二極性跨越記憶體單元440施加一電壓而讀取記憶體單元440。記憶體單元440可總是使用相同極性讀取。當記憶體單元440使用依記憶體單元440依其寫入之相同電壓極性之一電壓讀取時，選擇器器件415可展現一第一VTH 。當記憶體單元440使用依記憶體單元440依其寫入之相反電壓極性之一電壓讀取時，選擇器器件415可展現一第二VTH 。在一些實施例中，不管寫入脈衝及讀取脈衝之極性如何，記憶體元件425可展現相同臨限電壓。在一些實施例中，記憶體元件425之臨限電壓可基於跨越記憶體單元440施加之寫入脈衝之量值。基於記憶體元件425及選擇器器件415之臨限電壓，記憶體單元440之不同臨限電壓可用於表示不同邏輯狀態。 當記憶體單元440係一兩端子器件時，端子之間的電壓之相對值判定跨越記憶體單元440施加之電壓之量值及極性。例如，提供一3 V電壓至BL 435及提供一0 V電壓至WL 405導致相同於在BL 435處提供一6 V電壓及在WL 405處提供一3 V電壓之量值及極性。在一些實施例中，其他非負(例如0 V或更大)、負及/或正電壓可提供至記憶體存取線路。如本文所使用，正向極性指示BL 435設定為高於WL 405之一電壓且反向極性指示BL 435設定為低於WL 405之一電壓。然而，使用「正向」及「反向」極性係依舉例方式，且本發明之實施例不受限於本文所描述之特定極性方向。 圖5係根據本發明之一實施例之一記憶體單元之邏輯狀態之臨限電壓的一電壓圖500。在圖5中所展示之實施例中，記憶體單元之一記憶體元件可程式化為兩個邏輯狀態之一者且記憶體單元之一選擇器器件可程式化為兩個邏輯狀態之一者以將兩個資料位元儲存於記憶體單元中，其可對應於記憶體單元之總數為4個邏輯狀態。為了闡釋本發明之原理，申請案將描述一4個邏輯狀態記憶體單元。然而，可使用具有2個、3個、6個、8個或其他數目個邏輯狀態之一記憶體單元。 記憶體單元之臨限電壓係當讀取記憶體單元時觀察到之臨限電壓。可使用依每次讀取時之相同極性(例如依正向極性)之一讀取電壓讀取記憶體單元。VTH0 可在記憶體單元依相同於讀取電壓之極性之一低電壓寫入時觀察於記憶體單元中。此可對應於邏輯State11 。就低電壓而言，意謂適當程式化一PCM記憶體元件至一設定狀態之一電壓。例如，記憶體單元可已依一正向極性寫入一低電壓且接著依該正向極性讀取。在一些實施例中，多列電壓量值可用於讀入或寫入記憶體單元。例如，在一些實施例中，一第一低電壓量值可用於依一第一極性寫入記憶體單元且一第二低電壓量值可用於依一第二極性寫入記憶體單元。 相反，VTH1 可在記憶體單元依與讀取電壓相反之極性之低電壓寫入時觀察於記憶體單元中。此可對應於邏輯State10 。例如，記憶體單元可依一反向極性寫入一低電壓且接著依一正向極性讀取。在一些實施例中，多個高電壓量值可用於讀入或寫入記憶體單元。例如，在一些實施例中，一第一稿電壓量值可用於依一第一極性寫入記憶體單元且一第二高電壓量值可用於依一第二極性寫入記憶體單元。 VTH2 可在記憶體單元依相同於讀取電壓之極性之一高電壓寫入時觀察於記憶體單元中。此可對應於邏輯State01 。就高電壓而言，意謂適當程式化一PCM記憶體元件至一重設狀態之一電壓。例如，記憶體單元可已依一正向極性寫入一高電壓且接著依該正向極性讀取。 最後，VTH3 可在記憶體單元依與讀取電壓相反之極性之高電壓寫入時觀察於記憶體單元中。此可對應於邏輯State00 。例如，記憶體單元可已依一反向極性寫入一高電壓且接著依一正向極性讀取。 如由圖5所繪示，在一些實施例中，可對於相較於依相同極性寫入及讀取之記憶體單元之依相反極性寫入及讀取之記憶體單元觀察不同臨限電壓。即使在使用相同或類似量值電壓寫入脈衝時可觀察此等不同臨限電壓。總而言之，在圖5中所繪示之實施例中，State11 藉由依一第一極性施加一低電壓而寫入。State10 藉由依一第二極性施加該低電壓而寫入。State01 藉由依該第一極性施加一高電壓而寫入，且State00 藉由依該第二極性施加該高電壓而寫入。應瞭解可使用邏輯狀態至不同臨限電壓之不同指派。例如，指派給State01 及State10 之臨限電壓可反轉。臨限電壓之量值及/或由記憶體單元展現之臨限電壓之間的差異可至少部分地基於包含於記憶體元件及/或選擇器器件中之材料。記憶體單元之可能邏輯狀態之數目可至少部分地基於包含於記憶體元件及/或選擇器器件中之材料。記憶體元件及/或選擇器器件之實體幾何形狀可影響記憶體單元之臨限電壓位準及/或可能邏輯狀態之數目。 圖6係根據本發明之一實施例之4個例示性寫入脈衝605、610、615、620之一電壓圖600。寫入脈衝605、610、615、620可用於在一寫入操作期間將一邏輯狀態寫入一記憶體單元(諸如圖4中所展示之記憶體單元440)。可藉由提供一第一電壓至BL及提供一第二電壓至WL而施加寫入脈衝。耦合至記憶體單元可耦合至其之存取線路之電路可用於提供第一電壓(例如包含於圖1之解碼器電路140及150中之存取線路驅動器)。電路可由一控制邏輯(例如圖1之控制邏輯110)提供之內部控制信號控制。施加於記憶體單元之所得電壓係第一電壓與第二電壓之間的差異。在一些實施例中，寫入脈衝可為相同於讀取脈衝之持續時間。在一些實施例中持續時間係10 ns至50 ns。在一些實施例中，持續時間係1 ns至100 ns。在一些實施例中，持續時間係1 ns至1 μs。在一些實施例中，寫入記憶體單元可耗費相同於讀取記憶體單元之時間。儘管在圖6中展示為方形脈衝，但可實施其他形狀之寫入脈衝。其他適合寫入脈衝形狀包含(但不限於)三角形、梯形及/或正弦形。在一些實施例中，寫入脈衝可包含前導邊緣及/或後緣。 寫入脈衝之極性可為一第一極性或一第二極性(例如正向或反向)。寫入脈衝605可依一第一極性將一電壓VW3 施加於一記憶體單元(例如6 V處之位元線及0 V處之字線)。寫入脈衝605之極性可相同於讀取脈衝(圖6中未展示)之極性。此可將邏輯狀態State01 寫入圖5中所展示之記憶體單元。如圖5中所展示，當寫入脈衝605將State01 寫入記憶體單元時，記憶體單元在讀取時展現臨限電壓VTH2 。 寫入脈衝610可依該第一極性將一電壓VW2 施加於一記憶體單元(例如4 V處之位元線及0 V處之字線)。寫入脈衝610之極性可相同於讀取脈衝(圖6中未展示)之極性。此可將邏輯狀態State11 寫入圖5中所展示之記憶體單元。如圖5中所展示，當寫入脈衝610將State11 寫入記憶體單元時，記憶體單元在讀取時展現臨限電壓VTH0 。 寫入脈衝615可依一第二極性將一電壓VW1 施加於一記憶體單元(例如-4 V處之位元線及0 V處之字線或0 V處之位元線及4 V處之字線)。寫入脈衝615可具有與寫入脈衝605、610及讀取脈衝(圖6中未展示)相反之極性。寫入脈衝615可將邏輯狀態State10 寫入記憶體單元。如圖5中所展示，當寫入脈衝615將State10 寫入記憶體單元時，記憶體單元在讀取時展現臨限電壓VTH1 。 寫入脈衝620可依該第二極性將一電壓VW0 施加於一記憶體單元(例如-6 V處之位元線及0 V處之字線或0 V處之位元線及6 V處之字線)。寫入脈衝620可具有與寫入脈衝605、610及讀取脈衝(圖6中未展示)相反之極性。寫入脈衝620可將邏輯狀態State00 寫入記憶體單元。如圖5中所展示，當寫入脈衝620將State00 寫入記憶體單元時，記憶體單元在讀取時展現臨限電壓VTH3 。 在一些實施例中VW0 及VW3 可具有相同電壓量值。在一些實施例中，VW0 及VW3 可具有不同量值。VW0 及VW3 可經選定以完全熔融一PCM或熔融包含於一記憶體單元之一記憶體元件中之一PCM之至少一部分。在一些實施例中VW1 及VW2 可具有相同電壓量值。在一些實施例中，VW1 及VW2 可具有不同量值。VW1 及VW2 之量值可經選定以使包含於一記憶體單元之一記憶體元件中之一PCM結晶。 在一些實施例中，可對應於兩個或兩個以上不同臨限電壓之兩個或兩個以上狀態可與記憶體單元之一相同邏輯狀態相關聯。例如，一記憶體單元可具有三種邏輯狀態：StateA 、StateB 及StateC 。在此實例中，圖5中所展示之State10 及State01 可對應於一相同邏輯狀態(例如StateB )且圖6中所展示之兩個寫入脈衝610及615可用於將StateB 寫入記憶體單元。可使用邏輯狀態之其他組合。在一些實施例中，具有三種邏輯狀態之一記憶體單元可對應於一1.5位元記憶體單元。在一些實施例中，可期望對應於相同狀態之具有不同臨限電壓之兩個或兩個以上邏輯狀態在不同邏輯狀態之不同臨限電壓之間提供足夠差異。例如，當如圖5中所展示之VTH1 及VTH2 係類似值時，可期望VTH1 及VTH2 對應於相同邏輯狀態。 儘管相對於電壓繪製及描述圖6中所展示之寫入脈衝，但可相對於電流繪製及描述寫入脈衝且寫入脈衝可在本發明之範疇內。在一些實施例中，電壓與電流成比例，且不考慮其他因數，增加或減少一寫入脈衝之電流可對一記憶體器件之操作具有類似於增加或減少一寫入脈衝之電壓之影響。 圖7A至圖7C分別係根據本發明之實施例之例示性讀取脈衝705、710、715之電壓圖。耦合至記憶體單元可耦合至其之存取線路之電路可用於提供讀取脈衝(例如包含於圖1之解碼器電路140及150中之存取線路驅動器)。電路可由一控制邏輯(例如圖1之控制邏輯110)提供之內部控制信號控制。一讀取脈衝可為施加於記憶體單元達一時間段(例如10 ns至50 ns、1 ns至100 ns、1 ns至1 μs)之一電壓VR 。在一些實施例中，讀取脈衝可為圖7A中所展示之一方形脈衝705。在一些實施例中，如圖7B中所展示，讀取脈衝可為一斜坡710，即，一線性遞增電壓可跨越記憶體單元施加。在一些實施例中，讀取脈衝可為如圖7C中所展示之一階梯715，其中量值增加之兩個或兩個以上離散電壓在不同時間段處跨越記憶體單元施加。可實施其他形狀之讀取脈衝。其他適合讀取脈衝形狀包含(但不限於)三角形、梯形及/或正弦形。在一些實施例中，讀取脈衝可包含前導邊緣及/或後緣。儘管讀取脈衝705、710、715全部展示為具有正向極性，但讀取脈衝705、710、715可依反向極性實施。在一些實施例中，讀取脈衝可總是使用相同極性施加(例如所有讀取脈衝展現正向極性，所有讀取脈衝展現反向極性)。 在一些實施例中，可使用圖4中所繪示之記憶體單元440實施記憶體單元。可藉由提供一第一電壓至一位元線(例如BL 435)及提供一第二電壓至一對應字線(例如WL 405)而施加讀取脈衝。耦合至與待讀取之記憶體單元相關聯之一位元線之一感測放大器(圖中未展示)可用於回應於讀取操作而感測通過記憶體單元之電流且提供指示由記憶體單元儲存之邏輯狀態之一輸出信號。感測放大器可包含於包含記憶體單元之一記憶體中。例如，感測放大器可包含可耦合至一記憶體陣列之記憶體之其他讀取及寫入電路、解碼電路、暫存器電路等等。當一讀取脈衝施加於一記憶體單元時，該記憶體單元在該讀取脈衝超過該記憶體單元之臨限電壓時傳導電流。感測放大器可偵測通過記憶體單元之一電流IS 。當低於臨限電壓之一讀取脈衝施加於一記憶體單元時，該記憶體單元不傳導電流。感測放大器可偵測較少或無通過記憶體單元之電流。在一些實施例中，一臨限電流ITH 可經界定以感測由記憶體單元儲存之邏輯狀態。臨限電流ITH 可設定為可在記憶體單元回應於讀取脈衝而不臨限時通過記憶體單元時一電流，但等於或低於在記憶體單元回應於讀取脈衝而臨限時通過記憶體單元之一期望電流。即，臨限電流ITH 應高於位元線及/或字線之一洩露電流。當感測放大器偵測到Is ≥ITH 時，一邏輯狀態可自記憶體單元讀取。可使用偵測跨越記憶體單元之一電流及/或一電壓之其他方法。 在一些實施例中，臨限事件可用於判定記憶體單元之邏輯狀態。例如，使用圖7B中所展示之斜坡讀取脈衝710，可在讀取脈衝710依一電壓(V)時偵測一臨限事件(例如Is ≥ITH )。V可小於或等於VR 。至少部分地基於偵測到臨限事件時V之值，可判定記憶體單元之邏輯狀態。繼續此實例，若VR = 6V，則VTH0 = 4 V、VTH1 = 4.5 V、VTH2 = 5.0 V且VTH3 = 5.5 V。若在偵測到一臨限事件時V等於5.0 V或稍大於5.0 V，則可判定記憶體單元處於如圖5中所展示之State01 中。類似地，若讀取脈衝係一階梯(諸如圖7C中之讀取脈衝715)，則當偵測到一臨限事件時階梯之階級之電壓V可用於判定記憶體單元之一邏輯狀態。 在一些實施例中，自當施加讀取脈衝至當偵測到臨限事件(例如偵測到跨越記憶體單元之一電壓或電流)之一時間可用於判定記憶體單元之邏輯狀態。例如，若依一電壓臨限一記憶體單元之一時間可已知及/或達到一讀取脈衝(例如具有一電壓斜坡之一讀取脈衝)之一電壓之一時間可已知。返回一電壓斜坡讀取脈衝之實例(諸如圖7B中所展示之讀取脈衝710)，可已知電壓斜坡係介於依0 ns至10 ns之0 V至4.1 V、依11 ns至15 ns之4.2 V至4.6 V、依16 ns至20 ns之4.7 V至5.1 V與依21 ns至30 ns之5.2 V至6 V之間。若在8 ns處偵測到一臨限事件，則記憶體單元可判定為具有一VTH =4V且記憶體單元之邏輯狀態可判定為State11 。所提供之實例係為了闡釋且不應解釋為使本發明受限於所給定之實例。 儘管相對於電壓繪製及描述圖7A至圖7C中所展示之讀取脈衝，但可相對於電流繪製及描述讀取脈衝且讀取脈衝可在本發明之範疇內。在一些實施例中，電壓與電流成比例，且不考慮其他因數，增加或減少一讀取脈衝之電流可對一記憶體器件之操作具有類似於增加或減少一寫入脈衝之電壓之影響。 多種寫入及讀取協定可與如參考圖5至圖7所描述之具有臨限電壓性質之一記憶體單元一起使用。 圖8係根據本發明之一實施例用於寫入一記憶體單元之一方法800之一流程圖。在一些實施例中，方法800可由圖1之記憶體100使用以寫入邏輯狀態，在一些實施例中其可對應於至一記憶體單元之位元，且該記憶體單元可由圖4中所展示之記憶體單元440實施。例如，控制邏輯110可提供內部控制信號至記憶體100中之各種電路以執行方法800。記憶體單元可展現圖5至圖7中所繪示之臨限電壓特性。在一些實施例中，一第一位元可儲存於記憶體元件425中，且一第二位元可儲存於選擇器器件415中。在步驟805處，針對一寫入脈衝選擇一電壓。可基於待寫入記憶體元件425之一第一位元選擇一寫入脈衝之一電壓量值。例如，可選擇一高量值以將「0」寫入記憶體元件425且可選擇一低量值以將「1」寫入記憶體元件425。在步驟810處，針對該寫入脈衝選擇一極性。可基於待寫入選擇器器件415之一第二位元選擇寫入脈衝之一極性。例如，可選擇一正向極性以將「1」寫入選擇器器件415且可選擇一反向極性以將「0」寫入選擇器器件415。在步驟815處，依選定電壓及極性施加寫入脈衝。可跨越記憶體單元440施加依選定電壓量值及極性之寫入脈衝。在一些實施例中，可藉由對WL 405及BL 435充電至適當電壓而施加寫入脈衝。在施加寫入脈衝之後，記憶體單元440可展現對應於第一位元及第二位元之值之一臨限電壓。例如，記憶體單元440可展現圖5中所展示之臨限電壓之一者。 在一些實施例中，步驟805及810可以倒序執行。在一些實施例中，步驟805及810可同時執行。在一些實施例中，第一位元及第二位元之位置可反轉。即，第一位元可寫入選擇器器件415且第二位元可寫入記憶體元件425。在一些實施例中，多個位元(例如兩個以上邏輯狀態)可儲存於記憶體元件425中。 方法800可用於寫入具有其他數目個位元及/或邏輯狀態之記憶體單元。在一些實施例中，電壓量值及/或極性選擇之特定組合可組合成相同邏輯狀態。例如，對於一三階記憶體單元，在步驟815之後，記憶體單元440可展現僅對應於三種邏輯狀態之臨限電壓。在此實例中，對於步驟805處選擇之一特定電壓量值，不管步驟810處選擇哪種極性，相同邏輯狀態可寫入記憶體單元440。可使用電壓量值及極性之其他組合。 圖9係根據本發明之一實施例之用於讀取一記憶體單元之一方法900之一流程圖。在一些實施例中，方法900可由圖1之記憶體100使用以寫入一記憶體單元，且該記憶體單元可由圖4中所展示之記憶體單元440實施。例如，控制邏輯110可提供內部控制信號至記憶體100中之各種電路以執行方法900。記憶體單元可展現圖5至圖7中所繪示之臨限電壓特性。方法900可利用一斜坡電壓讀取脈衝(例如圖7B中所展示之讀取脈衝710)。讀取脈衝可高達一最大電壓VR 之一遞增電壓位準。讀取脈衝可為每次由一記憶體執行一讀取操作時之相同極性。讀取脈衝之最大電壓VR 可選定為大於記憶體單元440之邏輯狀態之一或多者之臨限電壓。在一些實施例中，讀取脈衝之最大電壓可足夠高以臨限依任何邏輯狀態之一記憶體單元。例如，在一些實施例中VR = 6 V、VTH0 = 4 V、VTH1 = 4.5 V、VTH2 = 5.0 V且VTH3 = 5.5 V。在一些實施例中，VR 可選擇為落於VTH2 與VTH3 之間(例如VR =5.25 V)。可使用讀取脈衝之其他最大電壓及記憶體單元之其他臨限電壓分佈。 在步驟905處，一讀取脈衝施加於記憶體單元。該讀取脈衝之極性可為相同於或不同於施加於記憶體單元之一寫入脈衝之一極性。讀取脈衝之電壓可如圖7B中所展示線性地斜坡上升或非線性地(例如指數地)斜坡上升。在一些實施例中，電壓增加直至在記憶體單元中偵測到一臨限事件。 在步驟910處，偵測記憶體單元之一臨限事件。在一些實施例中臨限可由一感測放大器偵測。在一些實施例中，可回應於讀取脈衝及/或臨限事件而這次一電壓及/或電流。在一些實施例中，在步驟910處，未偵測到記憶體單元之臨限事件。在此等實施例中，VR 可選定為低於記憶體單元之最高臨限電壓(例如VR = 6.0 V且VTH3 = 6.5 V)。 在步驟915處判定記憶體單元之邏輯狀態。在一些實施例中，記憶體單元之邏輯狀態可為複數個邏輯狀態之一者。在一些實施例中，記憶體單元之邏輯狀態由臨限記憶體單元所需之電壓判定。在其中在步驟910處未偵測到臨限事件之實施例中，可判定記憶體單元處於具有最高臨限電壓之邏輯狀態中。在一些實施例中，臨限記憶體單元所需之時間可用於判定記憶體單元之邏輯狀態。例如，若一記憶體單元在2 ns與4 ns之間臨限，則可判定處於State11 中且若記憶體單元在8 ns與10 ns之間臨限，則可判定處於State00 中。其他時間分佈可係可行的。在一些實施例中，使用臨限所需之時間可與一電壓斜坡脈衝(諸如圖7B中之讀取脈衝710)一起使用。 用於讀取一記憶體單元之方法900可係破壞性的。即，應用讀取脈衝可改變記憶體單元之臨限電壓，且因此，改變記憶體單元之邏輯狀態。因此，記憶體單元之邏輯狀態可需要在讀取記憶體單元之後重寫。記憶體單元之邏輯狀態可在步驟915之後重寫。一寫入操作(諸如方法800)可用於將邏輯狀態重寫至記憶體單元。 圖10係根據本發明之一實施例之用於讀取一記憶體單元之一方法1000之一流程圖。在一些實施例中，方法1000可由圖1之記憶體100使用以讀取一記憶體單元，且該記憶體單元可由圖4中所展示之記憶體單元440實施。記憶體單元可展現圖5至圖7中所繪示之臨限電壓特性。方法1000可利用一階梯電壓讀取脈衝(例如圖7C中所展示之讀取脈衝715)。 在步驟1005處，一第一電壓(例如4 V)跨越記憶體單元施加。在步驟1010處，可偵測一臨限事件。若偵測到一臨限事件，則可在步驟1035處判定一第一邏輯狀態(例如State11 )，且可省略方法1000中所展示之其他步驟。 若在步驟1010處未偵測到臨限事件，則在步驟1015處大於第一電壓之一第二電壓(例如4.5 V)可跨越記憶體單元施加。在步驟1020處，可偵測一臨限事件。若偵測到一臨限事件，則可在步驟1035處判定一第二邏輯狀態(例如State10 )，且可省略方法1000中所展示之其他步驟。 若在步驟1010處未偵測到臨限事件，則在步驟1025處大於第一電壓及第二電壓之一第三電壓(例如5V)可跨越記憶體單元施加。在步驟1030處，可偵測到一臨限事件。若偵測到一臨限事件，則在步驟1035處可判定一第三邏輯狀態(例如State01 )。若未偵測到臨限事件，則在步驟1035處可判定一第四邏輯狀態(例如State00 )。 在一些實施例中，即使在步驟1010及/或步驟1020處偵測到一臨限事件，階梯電壓讀取脈衝之額外電壓可施加於記憶體單元。即，額外步驟不自方法1000省略。在一些實施例中，階梯電壓讀取脈衝可包含三個以上或三個以下電壓。可至少部分地依據記憶體單元之邏輯狀態之可能數目判定包含於讀取脈衝中之電壓之數目。例如，在具有可對應於1.5個位元之三個邏輯狀態(例如StatesA-C )之一記憶體單元中，階梯電壓讀取脈衝可包含兩個電壓且步驟1025及1030可自方法1000省略。 用於讀取一記憶體單元之方法1000可係破壞性的。即，施加讀取脈衝可改變記憶體單元之臨限電壓，且因此，改變記憶體單元之邏輯狀態。因此，記憶體單元之邏輯狀態可需要在讀取記憶體單元之後重寫。記憶體單元之邏輯狀態可在步驟1035之後重寫。一寫入操作(諸如方法800)可用於將邏輯狀態重寫至記憶體單元。 可在不背離本發明之原理之情況下使用本文所描述之其他寫入及讀取協定及/或對協定之修改。例如，在一些方法中，感測電流及/或電壓可受限於一特定時間週期。時間週期可自起始一讀取脈衝至在起始該讀取脈衝之後之一時間點(例如20 ns)。在一些實施例中，一記憶體單元可依一正向極性讀取且依正向或反向極性寫入。在一些實施例中，記憶體單元可依一反向極性讀取且依正向或反向極性寫入。 在一些實施例中，記憶體單元之記憶體元件及/或選擇器器件之材料可在依一反向極性讀取時展現若干邏輯狀態之臨限電壓之間的一較大差異。在一些實施例中，記憶體單元之記憶體元件及/或選擇器器件之材料可在依一正向極性讀取時展現若干邏輯狀態之臨限電壓之間的一較大差異。可選擇讀取脈衝之機械以提供臨限電壓之間的較大差異。 根據本發明之實施例之記憶體可用於包含(但不限於)計算系統、電子儲存系統、攝影機、電話、無線器件、顯示器、晶片集、機上盒或遊戲系統之多種電子器件之任何者中。 應自前述瞭解儘管已為了繪示在本文中描述本發明之特定實施例，但可在不偏離本發明之精神及範疇之情況下實行各種修改。相應地，除受限於隨附申請專利範圍之外，本發明不被限制。
100‧‧‧記憶體
110‧‧‧控制邏輯
120‧‧‧I/O控制電路
122‧‧‧內部資料匯流排
124‧‧‧內部位址匯流排
126‧‧‧內部命令匯流排
128‧‧‧I/O匯流排
132‧‧‧狀態暫存器匯流排
134‧‧‧狀態暫存器
136‧‧‧命令暫存器
138‧‧‧控制信號
140‧‧‧解碼器電路
150‧‧‧解碼器電路
154‧‧‧電壓電路
160‧‧‧記憶體陣列
170‧‧‧資料I/O電路
200‧‧‧陣列
200-0至200-M‧‧‧導線
205‧‧‧記憶體單元
212-0至212-N‧‧‧字線
214-0至214-M‧‧‧位元線
215‧‧‧記憶體單元
220-0至220-M‧‧‧導線
225‧‧‧記憶體單元
230-0至230-N‧‧‧導線
242‧‧‧存取線路驅動器
243‧‧‧存取線路驅動器
244‧‧‧存取線路驅動器
245‧‧‧存取線路驅動器
246‧‧‧存取線路驅動器
252‧‧‧存取線路驅動器
253‧‧‧存取線路驅動器
254‧‧‧存取線路驅動器
255‧‧‧存取線路驅動器
256‧‧‧存取線路驅動器
300‧‧‧陣列
400‧‧‧記憶體陣列
405‧‧‧第一存取線路/字線(WL)
410‧‧‧第一電極
415‧‧‧選擇器器件
420‧‧‧第二電極
425‧‧‧記憶體元件
430‧‧‧第三電極
435‧‧‧第二存取線路/位元線(BL)
440‧‧‧記憶體單元
500‧‧‧電壓圖
600‧‧‧電壓圖
605‧‧‧寫入脈衝
610‧‧‧寫入脈衝
615‧‧‧寫入脈衝
620‧‧‧寫入脈衝
705‧‧‧讀取脈衝
710‧‧‧讀取脈衝
715‧‧‧讀取脈衝
800‧‧‧方法
805‧‧‧步驟
810‧‧‧步驟
815‧‧‧步驟
900‧‧‧方法
905‧‧‧步驟
910‧‧‧步驟
915‧‧‧步驟
1000‧‧‧方法
1005‧‧‧步驟
1010‧‧‧步驟
1015‧‧‧步驟
1020‧‧‧步驟
1025‧‧‧步驟
1030‧‧‧步驟
1035‧‧‧步驟
BL-0‧‧‧存取線路
BL-1‧‧‧存取線路
BL-2‧‧‧存取線路
BL-3‧‧‧存取線路
BL-4‧‧‧存取線路
V‧‧‧電壓
V1至VN‧‧‧電壓
VR‧‧‧電壓
VTH‧‧‧臨限電壓
VTH0‧‧‧臨限電壓
VTH1‧‧‧臨限電壓
VTH2‧‧‧臨限電壓
VTH3‧‧‧臨限電壓
VW0‧‧‧電壓
VW1‧‧‧電壓
VW2‧‧‧電壓
VW3‧‧‧電壓
WL-0‧‧‧存取線路
WL-1‧‧‧存取線路
WL-2‧‧‧存取線路
WL-3‧‧‧存取線路
WL-4‧‧‧存取線路
圖1A係根據本發明之一實施例之一記憶體之一方塊圖。圖1B係根據本發明之一實施例之一記憶體陣列之一方塊圖。 圖2係根據本發明之一實施例之一記憶體陣列之一部分之一示意圖。 圖3係根據本發明之一實施例之一記憶體陣列之一部分之一示意圖。 圖4係根據本發明之一實施例之一記憶體陣列之一部分之一繪示。 圖5係根據本發明之一實施例之臨限電壓之一電壓圖。 圖6係根據本發明之一實施例之寫入脈衝電壓之一電壓圖。 圖7A至圖7C係根據本發明之一實施例之讀取脈衝電壓之電壓圖。 圖8係根據本發明之一實施例之一方法之一流程圖。 圖9係根據本發明之一實施例之一方法之一流程圖。 圖10係根據本發明之一實施例之一方法之一流程圖。
200‧‧‧陣列
220-0至220-M‧‧‧導線
225‧‧‧記憶體單元
230-0至230-N‧‧‧導線

Claims (40)

  1. 一種裝置，其包括： 一記憶體單元，其包含： 一記憶體元件；及 一選擇器器件，其電耦合至該記憶體元件； 一第一記憶體存取線路，其耦合至該記憶體單元； 一第二記憶體存取線路，其耦合至該記憶體單元； 一第一存取線路驅動器，其耦合至該第一記憶體存取線路；及 一第二存取線路驅動器，其耦合至該第二記憶體存取線路， 其中該第一存取線路驅動器及該第二存取線路驅動器經組態以： 依跨越該記憶體單元之一第一極性提供一第一電壓以將一第一邏輯狀態寫入該記憶體單元， 依跨越該記憶體單元之一第二極性提供一第二電壓以將一第二邏輯狀態寫入該記憶體單元， 依跨越該記憶體單元之該第一極性提供一第三電壓以將一第三邏輯狀態寫入該記憶體單元，且 依跨越該記憶體單元之該第二極性提供一第四電壓以將一第四邏輯狀態寫入該記憶體單元。
  2. 如請求項1之裝置，其中在該記憶體單元上之一讀取操作期間，該記憶體單元展現一臨限電壓，其中該臨限電壓取決於寫入該記憶體單元之一邏輯狀態。
  3. 如請求項1之裝置，其中該第一邏輯狀態、該第二邏輯狀態、該第三邏輯狀態及該第四邏輯狀態對應於儲存於該記憶體單元中之資料之一第一位元及一第二位元之值。
  4. 如請求項3之裝置，其中該第一位元儲存於該記憶體元件中且該第二位元儲存該選擇器器件中。
  5. 如請求項4之裝置，其中該第一位元之一值至少部分地基於該第一電壓或該第二電壓是否跨越該記憶體單元施加。
  6. 如請求項4之裝置，其中該第二位元之一值至少部分地基於該第一極性或該第二極性是否跨越該記憶體單元施加。
  7. 如請求項1之裝置，其中該記憶體單元包括一硫屬化物材料。
  8. 如請求項1之裝置，其中該記憶體單元包括矽(Si)、硒(Se)、砷(As)及鍺(Ge)之至少一者。
  9. 如請求項1之裝置，其中該第一電壓及該第二電壓係相等量值且該第三電壓及該第四電壓係相等量值。
  10. 如請求項1之裝置，其中該第三邏輯狀態及該第四邏輯狀態對應於一相同邏輯狀態。
  11. 如請求項1之裝置，其中該第一存取線路驅動器經組態以提供一負電壓且該第二存取線路驅動器經組態以提供一非負電壓以提供具有該第一極性之該第一電壓或該第三電壓。
  12. 如請求項1之裝置，其中該第一存取線路驅動器經組態以提供一第一非負電壓且該第二存取線路驅動器經組態以提供一第二非負電壓以提供具有該第一極性之該第一電壓或該第三電壓，其中該第二非負電壓大於該第一非負電壓。
  13. 一種裝置，其包括： 一記憶體單元，其經組態以儲存多個資料位元，其中該多個資料位元對應於該記憶體單元之邏輯狀態； 一第一記憶體存取線路，其耦合至該記憶體單元；及 一第二記憶體存取線路，其耦合至該記憶體單元， 其中該多個資料位元之至少一者由在一寫入脈衝期間跨越該記憶體單元施加之一電流之一量值判定，且其中該多個資料位元之至少一者由在該寫入脈衝期間跨越該記憶體單元施加之一電壓之一極性判定。
  14. 如請求項13之裝置，其中該多個資料位元儲存於該記憶體單元中之不同實體位置中。
  15. 如請求項13之裝置，其中該記憶體單元包含一記憶體元件及耦合至該記憶體元件之一選擇器器件。
  16. 如請求項15之裝置，其中由該電壓之該極性判定之該多個資料位元之該至少一者儲存於該選擇器器件中。
  17. 如請求項15之裝置，其中由該電流之該量值判定之該多個資料位元之該至少一者儲存於該記憶體元件中。
  18. 如請求項13之裝置，其中該第一記憶體存取線路經組態以提供一第一非負電壓且該第二記憶體存取線路經組態以提供一第二非負電壓以提供具有該第一極性之該寫入脈衝，其中該第二非負電壓大於該第一非負電壓。
  19. 如請求項13之裝置，其中該電流之該量值係複數個量值之一者，其中該記憶體單元之一相變材料之一結晶狀態至少部分地取決於該電流之該量值，且其中該記憶體單元之一邏輯狀態至少部分地取決於該相變材料之該結晶狀態。
  20. 如請求項13之裝置，其中該記憶體單元回應於一讀取操作而展現複數個臨限電壓之一者，其中該複數個臨限電壓對應於該記憶體單元之該等邏輯狀態。
  21. 如請求項13之裝置，其進一步包括包含複數個記憶體單元及耦合至該複數個記憶體單元之至少一些記憶體單元之複數個記憶體存取線路之一記憶體陣列， 其中該記憶體單元係該複數個記憶體單元之一者且該第一記憶體存取線路及該第二記憶體存取線路係該複數個記憶體存取線路之各者。
  22. 如請求項21之裝置，其中該記憶體陣列係一二維(2D)陣列或一三維(3D)陣列。
  23. 如請求項13之裝置，其進一步包括耦合至該第一記憶體存取線路或該第二記憶體存取線路之一感測放大器，該感測放大器經組態以回應於一讀取操作而感測通過該記憶體單元之一電流。
  24. 一種方法，其包括： 選擇一寫入脈衝之一電壓； 選擇該寫入脈衝之一極性； 跨越一記憶體單元施加具有該電壓及極性之該寫入脈衝，其中該寫入脈衝將一邏輯狀態寫入該記憶體單元，其中該邏輯狀態至少部分地基於該寫入脈衝之該電壓及極性。
  25. 如請求項24之方法，其中選擇該電壓對應於選擇待寫入該記憶體單元之一第一位元之一值。
  26. 如請求項24之方法，其中選擇該極性對應於選擇待寫入該記憶體單元之一第二位元之一值。
  27. 如請求項24之方法，其中該電壓係兩個電壓之一者且該極性係兩個極性之一者，且該邏輯狀態係4個邏輯狀態之一者。
  28. 如請求項24之方法，其中該邏輯狀態係複數個邏輯狀態之一者，其中該複數個包含至少三個邏輯狀態。
  29. 如請求項28之方法，其中該記憶體單元之該邏輯狀態對應於多個位元，其中該多個資料位元儲存於該記憶體單元中之不同實體位置中。
  30. 一種方法，其包括： 將具有一第一極性之一讀取脈衝施加於一記憶體單元，其中複數個邏輯狀態之一邏輯狀態寫入該記憶體單元，其中該邏輯狀態至少部分地基於跨越該記憶體單元施加之一寫入脈衝之一電壓及一極性； 回應於該讀取脈衝而感測通過該記憶體單元之一電流；及 基於通過該記憶體單元之該電流判定該複數個邏輯狀態之該邏輯狀態。
  31. 如請求項30之方法，其中使用一感測放大器感測該電流。
  32. 如請求項30之方法，其中該讀取脈衝係一斜坡電壓脈衝。
  33. 如請求項32之方法，其中該斜坡電壓脈衝之一電壓線性增加。
  34. 如請求項32之方法，其中該斜坡電壓脈衝之一電壓非線性增加。
  35. 如請求項32之方法，其中至少部分地基於感測該電流之一時間判定該邏輯狀態。
  36. 如請求項30之方法，其中該讀取脈衝係一階梯電壓脈衝，其中該電壓階梯脈衝包含至少兩個電壓位準。
  37. 如請求項36之方法，其中在感測該電流時至少部分地基於該階梯電壓脈衝之一電壓位準判定該邏輯狀態。
  38. 如請求項30之方法，其中回應於該記憶體單元之一臨限事件而感測該電流。
  39. 如請求項30之方法，其中該讀取脈衝之一持續時間係介於1奈秒至1微秒之間。
  40. 如請求項30之方法，其進一步包括在判定該邏輯狀態之後將該邏輯狀態重寫至該記憶體單元。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110827896A (zh) * 2018-08-13 2020-02-21 美光科技公司 用于操作基于隔离的存储器的方法和设备
US11948626B2 (en) 2019-03-29 2024-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistors with silicon and metal oxide channels

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US9799381B1 (en) * 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same
US10636485B1 (en) 2017-06-07 2020-04-28 Hrl Laboratories, Llc Time interleaved writing (TIW) of phase change material (PCM) for infrared spatial light modulator (ISLM)
US10497447B2 (en) * 2017-06-29 2019-12-03 SK Hynix Inc. Memory device capable of supporting multiple read operations
US10546632B2 (en) 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10381075B2 (en) 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
US10269442B1 (en) 2017-12-28 2019-04-23 Micron Technology, Inc. Drift mitigation with embedded refresh
US10354729B1 (en) 2017-12-28 2019-07-16 Micron Technology, Inc. Polarity-conditioned memory cell write operations
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US10340267B1 (en) * 2017-12-29 2019-07-02 Micron Technology, Inc. Semiconductor devices including control logic levels, and related memory devices, control logic assemblies, electronic systems, and methods
US10297290B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
WO2019182591A1 (en) * 2018-03-21 2019-09-26 Intel Corporation Selector element with negative differential resistance (ndr) element for low voltage bipolar memory devices
US10622558B2 (en) 2018-03-30 2020-04-14 Intel Corporation Non-volatile memory cell structures including a chalcogenide material having a narrowed end and a three-dimensional memory device
US10424372B1 (en) * 2018-04-19 2019-09-24 Micron Technology, Inc. Apparatuses and methods for sensing memory cells
US10755781B2 (en) * 2018-06-06 2020-08-25 Micron Technology, Inc. Techniques for programming multi-level self-selecting memory cell
KR102636534B1 (ko) * 2018-08-20 2024-02-15 에스케이하이닉스 주식회사 칼코게나이드 재료 및 이를 포함하는 전자 장치
US10803939B2 (en) * 2018-08-22 2020-10-13 Micron Technology, Inc. Techniques for programming a memory cell
KR102144536B1 (ko) * 2018-11-20 2020-08-12 한양대학교 산학협력단 리키지 전류를 감소시키는 상변화 메모리 소자
US11335402B2 (en) * 2018-12-19 2022-05-17 Micron Technology, Inc. Systems and techniques for accessing multiple memory cells concurrently
US10985212B2 (en) * 2019-04-16 2021-04-20 Micron Technology, Inc. Multi-component cell architectures for a memory device
KR20200129453A (ko) * 2019-05-08 2020-11-18 에스케이하이닉스 주식회사 전자장치, 메모리 소자, 및 메모리 소자의 동작방법
US10943657B1 (en) 2019-08-19 2021-03-09 Micron Technology, Inc. Mitigation of voltage threshold drift associated with power down condition of non-volatile memory device
KR20220108144A (ko) * 2019-12-03 2022-08-02 마이크론 테크놀로지, 인크. 메모리 디바이스 및 이의 동작 방법
TWI760924B (zh) 2019-12-03 2022-04-11 美商美光科技公司 用於存取記憶體單元之方法及系統
KR20220095255A (ko) * 2019-12-03 2022-07-06 마이크론 테크놀로지, 인크 메모리 셀에 액세스하기 위한 방법 및 시스템
US11177009B2 (en) * 2019-12-30 2021-11-16 Micron Technology, Inc. Multi-state programming of memory cells
US11170853B2 (en) * 2020-03-04 2021-11-09 Micron Technology, Inc. Modified write voltage for memory devices
US11107523B1 (en) * 2020-03-24 2021-08-31 Intel Corporation Multi-level cell (MLC) cross-point memory
CN115485776A (zh) 2020-05-13 2022-12-16 美光科技公司 用于存取存储器单元的基于计数器的方法和系统
TWI747532B (zh) * 2020-05-27 2021-11-21 旺宏電子股份有限公司 記憶體裝置
US11139034B1 (en) * 2020-07-15 2021-10-05 Micron Technology, Inc. Data-based polarity write operations
US11295822B2 (en) * 2020-08-14 2022-04-05 Micron Technology, Inc. Multi-state programming of memory cells
US11295811B2 (en) * 2020-08-27 2022-04-05 Micron Technology, Inc. Increase of a sense current in memory
US11587635B2 (en) 2020-09-04 2023-02-21 Micron Technology, Inc. Selective inhibition of memory
US11367484B1 (en) 2021-01-21 2022-06-21 Micron Technology, Inc. Multi-step pre-read for write operations in memory devices
JP2022147390A (ja) 2021-03-23 2022-10-06 キオクシア株式会社 記憶装置
US11664073B2 (en) 2021-04-02 2023-05-30 Micron Technology, Inc. Adaptively programming memory cells in different modes to optimize performance
US11615854B2 (en) 2021-04-02 2023-03-28 Micron Technology, Inc. Identify the programming mode of memory cells during reading of the memory cells
US11514983B2 (en) 2021-04-02 2022-11-29 Micron Technology, Inc. Identify the programming mode of memory cells based on cell statistics obtained during reading of the memory cells
US11664074B2 (en) 2021-06-02 2023-05-30 Micron Technology, Inc. Programming intermediate state to store data in self-selecting memory cells
US11694747B2 (en) 2021-06-03 2023-07-04 Micron Technology, Inc. Self-selecting memory cells configured to store more than one bit per memory cell
US11735276B2 (en) 2021-06-28 2023-08-22 Micron Technology, Inc. Programming techniques for polarity-based memory cells

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2514582C2 (de) 1975-04-03 1977-05-26 Siemens Ag Schaltung zur erzeugung von leseimpulsen
JP3647736B2 (ja) 2000-09-29 2005-05-18 株式会社東芝 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置
US6873538B2 (en) 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
AU2002331580A1 (en) 2002-08-14 2004-03-03 Intel Corporation Method for reading a structural phase-change memory
US6867996B2 (en) 2002-08-29 2005-03-15 Micron Technology, Inc. Single-polarity programmable resistance-variable memory element
US6856534B2 (en) 2002-09-30 2005-02-15 Texas Instruments Incorporated Ferroelectric memory with wide operating voltage and multi-bit storage per cell
US7606059B2 (en) 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
US7394680B2 (en) 2003-03-18 2008-07-01 Kabushiki Kaisha Toshiba Resistance change memory device having a variable resistance element with a recording layer electrode served as a cation source in a write or erase mode
EP1609154B1 (en) 2003-03-18 2013-12-25 Kabushiki Kaisha Toshiba Phase change memory device
WO2004090984A1 (en) 2003-04-03 2004-10-21 Kabushiki Kaisha Toshiba Phase change memory device
US7499315B2 (en) 2003-06-11 2009-03-03 Ovonyx, Inc. Programmable matrix array with chalcogenide material
US20050041467A1 (en) 2003-06-18 2005-02-24 Macronix International Co., Ltd. Chalcogenide memory
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
JP2005076280A (ja) 2003-08-29 2005-03-24 Honko Mfg Co Ltd 移動式水洗トイレの排水装置
JP4424952B2 (ja) 2003-09-16 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
TW200527656A (en) 2004-02-05 2005-08-16 Renesas Tech Corp Semiconductor device
JP4701427B2 (ja) 2004-04-28 2011-06-15 パナソニック株式会社 スイッチング素子およびそれを用いたアレイ型機能素子
JP2007536680A (ja) 2004-05-03 2007-12-13 ユニティ・セミコンダクター・コーポレーション 不揮発性プログラマブルメモリ
US7106625B2 (en) 2004-07-06 2006-09-12 Macronix International Co, Td Charge trapping non-volatile memory with two trapping locations per gate, and method for operating same
CN1770494B (zh) 2004-09-24 2010-05-05 旺宏电子股份有限公司 硫族化合物储存器
US7324377B2 (en) 2004-10-29 2008-01-29 Macronix International Co., Ltd. Apparatus and method for programming and erasing virtual ground EEPROM without disturbing adjacent cells
US7200045B2 (en) 2004-12-30 2007-04-03 Macronix International Company, Ltd. Method for programming a charge-trapping nonvolatile memory cell by raised-Vs channel initialed secondary electron injection (CHISEL)
TWI431761B (zh) 2005-02-10 2014-03-21 Renesas Electronics Corp 半導體積體電路裝置
JP4535439B2 (ja) 2005-02-10 2010-09-01 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7280390B2 (en) * 2005-04-14 2007-10-09 Ovonyx, Inc. Reading phase change memories without triggering reset cell threshold devices
JP5049483B2 (ja) * 2005-04-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
US7345907B2 (en) 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7426128B2 (en) 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
KR100729357B1 (ko) 2005-08-25 2007-06-15 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치
US7289359B2 (en) 2005-09-09 2007-10-30 Macronix International Co., Ltd. Systems and methods for using a single reference cell in a dual bit flash memory
JP2007088626A (ja) 2005-09-20 2007-04-05 Sony Corp テレビジョン装置
US7859896B2 (en) 2006-02-02 2010-12-28 Renesas Electronics Corporation Semiconductor device
US7626859B2 (en) 2006-02-16 2009-12-01 Samsung Electronics Co., Ltd. Phase-change random access memory and programming method
KR20070082473A (ko) 2006-02-16 2007-08-21 삼성전자주식회사 문턱 전압제어 ｐｒａｍ의 프로그램 방법
US7414883B2 (en) 2006-04-20 2008-08-19 Intel Corporation Programming a normally single phase chalcogenide material for use as a memory or FPLA
JP2007324544A (ja) 2006-06-05 2007-12-13 Fuji Xerox Co Ltd 積層型半導体パッケージ
KR101446581B1 (ko) 2006-07-31 2014-10-06 쌘디스크 3디 엘엘씨 멀티-레벨 수동 소자 메모리 셀 어레이를 판독하는 방법과 장치
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
KR100874910B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 수직형 열방출 통로를 갖는 적층형 반도체 패키지 및 그제조방법
US7697316B2 (en) 2006-12-07 2010-04-13 Macronix International Co., Ltd. Multi-level cell resistance random access memory with metal oxides
US7515461B2 (en) 2007-01-05 2009-04-07 Macronix International Co., Ltd. Current compliant sensing architecture for multilevel phase change memory
US7609559B2 (en) 2007-01-12 2009-10-27 Micron Technology, Inc. Word line drivers having a low pass filter circuit in non-volatile memory device
ITRM20070107A1 (it) 2007-02-27 2008-08-28 Micron Technology Inc Sistema di inibizione di autoboost locale con linea di parole schermata
JP5539610B2 (ja) 2007-03-02 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 相変化メモリのプログラム方法と読み出し方法
US7960224B2 (en) 2007-04-03 2011-06-14 Macronix International Co., Ltd. Operation method for multi-level switching of metal-oxide based RRAM
KR101469831B1 (ko) 2007-04-30 2014-12-09 삼성전자주식회사 향상된 읽기 성능을 갖는 멀티-레벨 상변환 메모리 장치 및그것의 읽기 방법
KR101219774B1 (ko) 2007-07-20 2013-01-18 삼성전자주식회사 전이금속 산화막을 갖는 반도체소자의 제조방법 및 관련된소자
KR20090016199A (ko) 2007-08-10 2009-02-13 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
KR101374319B1 (ko) 2007-08-24 2014-03-17 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 동작 방법
JP5172269B2 (ja) 2007-10-17 2013-03-27 株式会社東芝 不揮発性半導体記憶装置
US8098517B2 (en) 2007-10-31 2012-01-17 Ovonyx, Inc. Method of restoring variable resistance memory device
KR20090045653A (ko) 2007-11-02 2009-05-08 삼성전자주식회사 다이오드-스토리지 노드를 포함하는 비휘발성 메모리 소자및 이를 포함하는 크로스 포인트 메모리 어레이
EP2070712A1 (en) 2007-12-14 2009-06-17 Renolit AG Method of controlling resolution in inkjet printing
DE102008003637B4 (de) 2008-01-09 2010-05-12 Qimonda Ag Integrierter Schaltkreis, Verfahren zum Programmieren einer Speicherzellen-Anordnung eines Integrierten Schaltkreises, und Speichermodul
US7729163B2 (en) 2008-03-26 2010-06-01 Micron Technology, Inc. Phase change memory
US8077505B2 (en) 2008-05-07 2011-12-13 Macronix International Co., Ltd. Bipolar switching of phase change device
US20110080781A1 (en) 2008-06-11 2011-04-07 Nxp B.V. Phase change memory device and control method
JP5227133B2 (ja) 2008-10-06 2013-07-03 株式会社日立製作所 半導体記憶装置
US8009455B2 (en) * 2009-01-20 2011-08-30 Ovonyx, Inc. Programmable resistance memory
KR101519363B1 (ko) 2009-02-16 2015-05-13 삼성전자 주식회사 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치
JP4956598B2 (ja) 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US20100226163A1 (en) 2009-03-04 2010-09-09 Savransky Semyon D Method of resistive memory programming and associated devices and materials
JP2010244607A (ja) 2009-04-03 2010-10-28 Elpida Memory Inc 半導体記憶装置
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US20100284211A1 (en) 2009-05-05 2010-11-11 Michael Hennessey Multilevel Nonvolatile Memory via Dual Polarity Programming
US8098507B2 (en) * 2009-07-13 2012-01-17 Seagate Technology Llc Hierarchical cross-point array of non-volatile memory
US8248836B2 (en) * 2009-07-13 2012-08-21 Seagate Technology Llc Non-volatile memory cell stack with dual resistive elements
JP5558090B2 (ja) 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
US8847186B2 (en) 2009-12-31 2014-09-30 Micron Technology, Inc. Self-selecting PCM device not requiring a dedicated selector transistor
WO2011087038A1 (ja) * 2010-01-13 2011-07-21 株式会社日立製作所 磁気メモリ、磁気メモリの製造方法、及び、磁気メモリの駆動方法
KR20110088906A (ko) 2010-01-29 2011-08-04 삼성전자주식회사 가변 저항 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
JP5291248B2 (ja) 2010-03-30 2013-09-18 パナソニック株式会社 抵抗変化型不揮発性記憶素子のフォーミング方法及び抵抗変化型不揮発性記憶装置
US8828788B2 (en) 2010-05-11 2014-09-09 Micron Technology, Inc. Forming electrodes for chalcogenide containing devices
KR101623546B1 (ko) 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8547720B2 (en) 2010-06-08 2013-10-01 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines
TW201212317A (en) 2010-06-18 2012-03-16 Sandisk 3D Llc Memory cell with resistance-switching layers
US8351241B2 (en) 2010-06-24 2013-01-08 The Regents Of The University Of Michigan Rectification element and method for resistive switching for non volatile memory device
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
JP2012064254A (ja) 2010-09-14 2012-03-29 Toshiba Corp 不揮発性半導体記憶装置
US8462580B2 (en) 2010-11-17 2013-06-11 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternatrie polarity
US9227456B2 (en) 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
KR20120073086A (ko) 2010-12-24 2012-07-04 삼성전자주식회사 가변 저항 소자, 상기 가변 저항 소자를 포함하는 반도체 장치 및 상기 반도체 장치의 동작 방법
US8487293B2 (en) 2010-12-30 2013-07-16 Micron Technology, Inc. Bipolar switching memory cell with built-in “on ”state rectifying current-voltage characteristics
JP5723253B2 (ja) 2011-01-31 2015-05-27 ルネサスエレクトロニクス株式会社 半導体装置
JP2012174766A (ja) * 2011-02-18 2012-09-10 Toshiba Corp 不揮発性抵抗変化素子
US8891293B2 (en) 2011-06-23 2014-11-18 Macronix International Co., Ltd. High-endurance phase change memory devices and methods for operating the same
US9305644B2 (en) 2011-06-24 2016-04-05 Rambus Inc. Resistance memory cell
US8866121B2 (en) 2011-07-29 2014-10-21 Sandisk 3D Llc Current-limiting layer and a current-reducing layer in a memory device
US9030870B2 (en) 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
KR101807247B1 (ko) 2011-09-23 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
JP2013114737A (ja) 2011-11-28 2013-06-10 Internatl Business Mach Corp <Ibm> 相変化メモリ・セルをプログラミングするための方法、コンピュータ・プログラム、および装置、ならびに相変化メモリ・デバイス（相変化メモリ・セルのプログラミング）
JP5915121B2 (ja) 2011-11-30 2016-05-11 凸版印刷株式会社 抵抗変化型不揮発性メモリ
US8614911B2 (en) 2011-12-22 2013-12-24 International Business Machines Corporation Energy-efficient row driver for programming phase change memory
US8854872B2 (en) 2011-12-22 2014-10-07 International Business Machines Corporation Drift mitigation for multi-bits phase change memory
KR20130091146A (ko) 2012-02-07 2013-08-16 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
US8658997B2 (en) * 2012-02-14 2014-02-25 Intermolecular, Inc. Bipolar multistate nonvolatile memory
KR101929530B1 (ko) 2012-02-21 2019-03-15 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 구동 방법
US8804399B2 (en) 2012-03-23 2014-08-12 Micron Technology, Inc. Multi-function resistance change memory cells and apparatuses including the same
GB2502569A (en) 2012-05-31 2013-12-04 Ibm Programming of gated phase-change memory cells
US9183929B2 (en) 2012-08-29 2015-11-10 Micron Technology, Inc. Systems, methods and devices for programming a multilevel resistive memory cell
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
JP2014049745A (ja) 2012-08-31 2014-03-17 Toshiba Corp 半導体記憶装置、及びその製造方法
US8729523B2 (en) 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
WO2014045512A1 (ja) 2012-09-18 2014-03-27 学校法人中央大学 不揮発性記憶装置およびその制御方法
KR101956794B1 (ko) 2012-09-20 2019-03-13 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
US8913422B2 (en) 2012-09-28 2014-12-16 Intel Corporation Decreased switching current in spin-transfer torque memory
US9437266B2 (en) 2012-11-13 2016-09-06 Macronix International Co., Ltd. Unipolar programmable metallization cell
US10186658B2 (en) 2012-12-26 2019-01-22 Sony Semiconductor Solutions Corporation Memory device and method of manufacturing memory device
US9001554B2 (en) 2013-01-10 2015-04-07 Intermolecular, Inc. Resistive random access memory cell having three or more resistive states
US8964442B2 (en) 2013-01-14 2015-02-24 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
US10546998B2 (en) 2013-02-05 2020-01-28 Micron Technology, Inc. Methods of forming memory and methods of forming vertically-stacked structures
US8861258B2 (en) 2013-02-21 2014-10-14 Sandisk 3D Llc Set/reset algorithm which detects and repairs weak cells in resistive-switching memory device
US9118007B2 (en) 2013-03-14 2015-08-25 Crossbar, Inc. RRAM with dual mode operation
US9047944B2 (en) 2013-04-24 2015-06-02 Micron Technology, Inc. Resistance variable memory sensing
KR20140128482A (ko) 2013-04-25 2014-11-06 에스케이하이닉스 주식회사 저항변화 메모리 소자와 이를 위한 쓰기제어 회로, 이를 포함하는 메모리 장치 및 데이터 처리 시스템과 동작 방법
US9230646B2 (en) 2013-04-25 2016-01-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof
JP6251885B2 (ja) 2013-04-26 2017-12-27 パナソニックＩｐマネジメント株式会社 抵抗変化型不揮発性記憶装置およびその書き込み方法
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
US9105468B2 (en) 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder
US9312005B2 (en) 2013-09-10 2016-04-12 Micron Technology, Inc. Accessing memory cells in parallel in a cross-point array
KR102184989B1 (ko) 2013-09-11 2020-12-01 삼성전자주식회사 반도체 패키지 및 그 제조방법
US20150070965A1 (en) * 2013-09-12 2015-03-12 Sandisk 3D Llc FET LOW CURRENT 3D ReRAM NON-VOLATILE STORAGE
KR102189684B1 (ko) 2013-12-05 2020-12-11 삼성전자주식회사 반도체 메모리 장치의 동작 방법
US9019754B1 (en) 2013-12-17 2015-04-28 Micron Technology, Inc. State determination in resistance variable memory
JP6613142B2 (ja) 2014-01-17 2019-11-27 ソニーセミコンダクタソリューションズ株式会社 スイッチ素子および記憶装置
KR102159258B1 (ko) 2014-04-04 2020-09-23 삼성전자 주식회사 메모리 장치 및 상기 메모리 장치의 동작 방법
US9275730B2 (en) 2014-04-11 2016-03-01 Micron Technology, Inc. Apparatuses and methods of reading memory cells based on response to a test pulse
US20150311031A1 (en) 2014-04-25 2015-10-29 Ims Nanofabrication Ag Multi-Beam Tool for Cutting Patterns
KR102151183B1 (ko) * 2014-06-30 2020-09-02 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법
KR101646365B1 (ko) 2014-10-27 2016-08-08 한양대학교 산학협력단 3차원 크로스바-포인트 수직 다층 구조의 상보적 저항 스위칭 메모리 소자
US9620712B2 (en) 2014-10-31 2017-04-11 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US9990990B2 (en) 2014-11-06 2018-06-05 Micron Technology, Inc. Apparatuses and methods for accessing variable resistance memory device
US20160225459A1 (en) 2015-01-30 2016-08-04 Micron Technology, Inc. Apparatuses operable in multiple power modes and methods of operating the same
US9514815B1 (en) 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
US9805794B1 (en) 2015-05-19 2017-10-31 Crossbar, Inc. Enhanced erasing of two-terminal memory
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US9799381B1 (en) 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10157670B2 (en) 2016-10-28 2018-12-18 Micron Technology, Inc. Apparatuses including memory cells and methods of operation of same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110827896A (zh) * 2018-08-13 2020-02-21 美光科技公司 用于操作基于隔离的存储器的方法和设备
CN110827896B (zh) * 2018-08-13 2023-09-08 美光科技公司 用于操作基于隔离的存储器的方法和设备
US11869585B2 (en) 2018-08-13 2024-01-09 Micron Technology, Inc. Segregation-based memory
US11948626B2 (en) 2019-03-29 2024-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistors with silicon and metal oxide channels

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