TW201237969A - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
TW201237969A
TW201237969A TW100149598A TW100149598A TW201237969A TW 201237969 A TW201237969 A TW 201237969A TW 100149598 A TW100149598 A TW 100149598A TW 100149598 A TW100149598 A TW 100149598A TW 201237969 A TW201237969 A TW 201237969A
Authority
TW
Taiwan
Prior art keywords
substrate
interconnect
interconnect layer
annealing
microwave
Prior art date
Application number
TW100149598A
Other languages
English (en)
Other versions
TWI469227B (zh
Inventor
Tatsunori Isogai
Tomonori Aoyama
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201237969A publication Critical patent/TW201237969A/zh
Application granted granted Critical
Publication of TWI469227B publication Critical patent/TWI469227B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Description

201237969 六、發明說明： 【發明所屬之技術領域】 本文描述的實施例係關於一種製造一半導體裝置之方 法》 本申請案基於且主張來自2011年3月3日申請之先前曰本 專利申請案第2011-46134號之優先權之權利，該案之全文 以引用方式併入本文中。 【先前技術】 在形成一MOS電晶體之半導體製程中，一般在一含有氫 之氛圍中在最後製程中執行一晶圓之熱處理。歸因於此熱 處理，藉由氫而終止及穩定化存在於一基板與一閘極絕緣 體之間的一界面中之懸鍵（未結合鍵）。因此，在該基板與 該閘極絕緣體之間的界面之界面位準密度減小。一般而 言，此製程稱為燒結製程（或氫燒結製程）。 在下-代或更遲一代之一高效能LSI中，需要將習知上 尚未使用的材料應用於LSI製造製程以形成―閘極電極、 -互連、-層間介電質、一記憶體元件及類似物。此等材 料中之一些材料可在特性上明顯劣化，此係歸因於高溫度 熱處理或在氫燒結製程中含有氫之氛圍減少。 可藉由在氫燒結製程中降低溫度而抑制 劣化。然而，在此情況下，氫分子之……此4 風刀于之擴散速率及氫分子盥 w鍵之間的反應速率亦變低。因此，就原始目的而言，2 需降低溫度，gp ’減小界面位準密度。因此 ： 減小基板與閘極絕緣體之間 種可 間的界面之界面位準密度同時抑 161369.doc 201237969 制LSI材料之特性劣化之製程。 【發明内容】 本文描述的一實施例係一種製造一半導體裝置之方法， 該方法包含在一基板上形成一電晶體，該電晶體包含一間 極絕緣體及一閘極電極。該方法進一步包含藉由執行第一 製程及第二製程一或多次而在該基板上形成一互連結構， 該互連結構包含一或多個互連層，該第一製程在該基板上 形成一互連層’且該第二製程將該互連層處理成一互連圖 案。該方法進一步包含藉由繼包含在該一或多個互連層中 之至少一互連層在該基板上處理成一互連圖案之後，用一 微波輻照該基板而退火該基板。 【實施方式】 現將參考隨附圖式說明實施例。 (第一實施例） 圖1A至圖3B係展示一種製造一第一實施例之一半導體 裝置之方法之側視截面圖。在該第一實施例中，一邏輯 LSI製造為該半導體裝置。 如在圖1A中展示，隔離絕緣體1〇1首先形成在一基板1〇〇 中。邏輯LSI之MOS電晶體Tr接著形成在該基板1〇〇上且形 成在該等隔離絕緣體1 0 1之間。 如下文描述般形成MOS電晶體Tr。閘極絕緣體1〇2之一 絕緣材料及閘極電極103之一電極材料首先接連地形成在 基板1〇〇上，且該電極材料接著蝕刻成該等閘極電極1〇3。 接著，延伸區域104經形成以夾置該等間極電極1〇3，且側 161369.doc 201237969 壁絕緣體105接著形成在該等閘極電極l〇3之側表面上。接 著，源極及没極區域106經形成以夾置該等閘極電極1 。 儘管在本實施例中該基板100係一半導體基板（諸如石夕基 板）’但是該基板100可係一絕緣體（SOI)基板上之半導體。 如在圖1B中展示’ 一層間介電質1〇7接著形成在基板ι〇〇 上以覆蓋MOS電晶體Tr。接觸插塞1〇8形成在該層間介電 質107中。一第一互連層110作為互連層之一第一層形成在 該層間介電質107上。儘管在本實施例中該第一互連層n〇 係一金屬互連層，但是該第一互連層110可係一多晶石夕互 連層（後文描述的其他互連層亦係如此）。該第一互連層1 1 〇 經由該等接觸插塞108而電連接至該基板1 〇〇或閘極電極 103 ° 各接觸插塞108包含一插塞材料及形成在該插塞材料下 方之一障壁金屬層。例如，該插塞材料係鎢（Wp同樣， 第一互連層110包含一互連材料及形成在該互連材料下方 之一障壁金屬層。例如，該互連材料係鋁（A1)。後文描述 的通孔插塞及其他互連層亦係如此。 如在圖2A中展示，第一互連層丨丨〇接著藉由乾式蝕刻（諸 如反應離子钮刻（RIE))而處理成互連圖案。以此方式，該 第一互連層110之互連圖案形成在基板1〇〇上方。 在本實施例中’在圖1B中展示的製程及在圖2A中展示 的製程總共重複三次。因此，如在圖2b中展示，一第一層 間介電質109作為層間介電質之一第一層，一第一通孔插 塞111作為一第一通孔插塞層中之一通孔插塞，一第二互 161369.doc 201237969 連層113之互連圖案作為互連層之一第二層，一第二層間 介電質112作為層間介電質之一第二層，一第二通孔插塞 114作為一第二通孔插塞層中之一通孔插塞，及一第三互 連層115之互連圖案作為互連層之一第三層形成在基板 上方，以及層間介電質107形成在互連結構、接觸插塞ι〇8 及第一互連層110下方。在圖1B及圖2A中展示的製程分別 係第一製程及第二製程之實例。 以此方式，包含三個互連層110、113及115之互連結構 形成在基板100上方。第一互連層110係互連結構中之一最 低互連層，且第三互連層115係互連結構中之一最高互連 層0 本貫施例之半導體裝置可僅包含一或兩個互連層，或者 可包含四個或四個以上互連層。在前者情況下，在圖财 圖2A中展示的製耘僅執行一次或兩次。在後者情況下，在 圖1B及圖2A中展示的製程重複四次或四次以上。 如在圖3A中展示，一鈍化膜116接著形成在第二層間介 電質112上以覆蓋第二互連層! (5。例如，該鈍化膜⑴係 藉由用電漿化學氣相沈積（CVD)接連地沈積一氧化矽膜及 一氮化矽膜而形成。 如在圖3A中展示，鈍化膜116接著係藉由微影術及姓刻 而部分移除以在該鈍化膜116中形成—孔隙。因此，第三 互連層115之-部分暴露在該孔隙中。最後暴露於該孔隙 中之該第三互連層115之一部分稱為烊墊電極。 加熱基板100之一燒結製程接著經執行以降低基板1〇〇與 161369.doc 201237969 閘極絕緣體102之間的界面之界面位準密度（圖3B)。在本 實施例中，該基板1 00之微波退火執行為燒結製程。換言 之，藉由用一微波轄照該基板1 〇〇而退火該基板丨。因 此’該基板100與該閘極絕緣體102之間的界面之界面位準 密度降低。 以此方式，在本實施例中，繼形成第三互連層115(其係 最咼互連層）及將該第三互連層115處理成互連圖案之後執 行基板100之微波退火。後文將描述繼形成及處理最高互 連層之後執行微波退火之優點。 在本實施例中，繼形成及處理鈍化膜116之後執行微波 退火。然而’可在形成或處理該鈍化膜1 1 6之前執行微波 退火，只要在形成及處理第三互連層115之後執行微波退 火。 在本貫施例中’ MOS電晶體Tr及多層互連結構係在微波 退火之前藉由在圖1A至圖3A中展示的製程而形成。然 而’在微波退火之前執行的製程可不同於在圖1A至圖3A 中展示的製程。 使用微波之燒結製程之另一實例係一種藉由憑藉用微波 輻照而在基板上方之一空間中產生電漿且接著用在電漿中 產生的活性物種（諸如離子及自由基）輻照基板而獲得一燒 結效果之方法。另一方面，在本實施例之燒結製程中，藉 由用微波輻照基板100且藉此退火該基板丨〇〇而獲得燒結效 果。本實施例具有即使未藉由用微波輻照而產生電漿亦可 獲得燒結效果之一優點。 161369.doc 201237969 (1)微波退火之細節1 後文中，將詳細描述在圖3B中執行的微波退火。 在本實施例中，微波退火執行為如上文描述的燒結製 粒彳政波退火具有選擇性地加熱存在一缺陷之一位點而不 加熱整個基板100之一性質。 在本實施例之燒結製程中加熱目標不是整個基板丨00， 而是基板100與閘極絕緣體1〇2之間的界面。界面係材料不 連續地變更且局部存在大量缺陷之一位點◊因此，在本實 施例中，可藉由執行微波退火作為燒結製程而選擇性地加 熱界面（其係加熱目標）。 根據此一燒結製程，變成可能的是，甚至在一低溫下藉 由選擇性地加熱基板100與閘極絕緣體1〇2之間的界面而有 效地降低該界面之界面位準密度。換言之，變成可能的 疋，甚至在一低溫下獲得可降低界面位準密度之燒結效 果因此，甚至在半導體裝置包含因高溫熱處理而在特性 上劣化之一材料之情況下’可能使用微波退火來執行燒結 裝私’同時藉由在—低溫下執行燒結製程而抑制此材料之 特性劣化。 將自懸鍵之角度來描述微波退火對界面之效果。 圖4A至圖4C係說日月微波退火對㈣之效果之示意圖。 圖4A示意地展示形成基板1〇〇之矽剛子、形成閘極 絕緣體102之石夕（Si)原子及氧（〇)原子以及此等原子當中之 /、價鍵在圖4A中，X表示存在於該基板丄〇〇與該問極絕 緣體102之間的一界面s中之一懸鍵。 161369.doc 201237969 如上文描述’微波退火具有選擇性地加熱具有缺陷之一 位點而不加熱整個基板1 0 〇之性質。然而，在微波退火之 機制方面，仍存有疑點。然而’提議一種由不完整Si_Si鍵 吸收微波且當用微波輻照矽時其等鄰近處之溫度局部上升 之模型。考量此模型，認為微波退火對如在圖4B及圖4C 中展示的懸鍵有效果。 圖4B及圖4C展示當分別在不含有氩之一氛圍及含有氫 之氣圍中執行微波退火時獲得的懸鍵之變更。在前者情 況下’在界面S處變更Si-o鍵配對且經由一氧（〇)原子而麵 合懸鍵（圖4B)。另一方面，在後者情況下，由氫原子 終止懸鍵（圖4C)。 自此，§忍為使用微波退火之燒結製程在不含有氫之氛圍 及含有氫之氛圍兩者中皆有效。因此，在本實施例中可 在不含有氫之氛圍及含有氫之氛圍之任一者中執行燒結製 程。 然而，為了增強燒結效果，需在含有氫之氛圍中執行燒 結製裎。另一方面，若半導體裝置包含因含氫氛圍減少而 在特性上劣化之-材料’則需在不含有氫之氛圍中執行燒 結製程。 當供應氫至待執行燒結製程之一反應腔室中時，氫可單 獨供應至該反應腔室中，或可以與另—氣體之—混合物供 :此氣體之一實例包含一惰性氣體，諸如氮^氫 七、應^法之另-實例包含—種先前在m〇s電晶體h附近安 裝-虱供應源且在燒結製程時排放氫之方法。&方法之— 161369.doc 201237969 特定實例包含一種先前在MOS電晶體Tr附近形成一含有氫 之薄膜之方法，及一種先前藉由自基板1〇〇之背面植入氫 離子而使該基板100含有氫之方法。 在本實施例中，藉由用微波輻照，不僅加熱基板100與 閘極絕緣體102之間的界面，且加熱該基板丨〇〇。然而，一 般而言，該基板1 〇〇與該閘極絕緣體i 〇2之間的界面中因材 料不連續地變更而存在大量缺陷，使得微波被此等缺陷選 擇性地吸收。作為微波退火之一機制’亦考量一種由缺陷 吸收的微波之能量導致在該基板】〇〇與該閘極絕緣體1 之 間的界面中之一些界面反應之模型。 將比較使用微波退火之燒結製程之效果與其他燒結製程 之效果。 圖5係展示當在多種條件下執行燒結製程時在基板丨〇 〇與 閘極絕緣體102之間的界面之界面位準密度之量測結果2 一圖表。 在圖5中，藉由與在不執行燒結製程之情況下設定為1之 界面位準密度之比率指示當已執行多種燒結製程時之界面 位準达度。在任何此等燒結製程中，基板1〇〇之溫度係“ο 。。。 ’、 在具有一 Ar氛圍之一熱處理爐中加熱基板1〇〇之情況 下界面位準密度近似在0·62至0.81之一範圍中。此外， 在具有一 Ar/H2氛圍之一熱處理爐中加熱基板1〇〇之情況 下’界面位準密度近似在〇.66至〇 82之一範圍中。 另—方面’在藉由微波退火加熱基板1〇〇之情況下，界 161369.doc 201237969 面位準密度改良為近似〇 32。此係像由圖5中之一虛線表 不的尚溫氫燒結一樣好的一結果。在此高溫氫燒結中，在 具有一氛圍（其含有近似10%之η2)之一熱處理爐中於45〇t>c 下執行加熱達30分鐘。應明白在低至35〇。(：的溫度下，微 波退火帶來燒結程度相同於45〇。〇下之高溫氫燒結之一燒 結效果。 自上文描述的結果明白與其他燒結製程相比，當在相同 處理溫度下執行燒結製程達相同處理時間週期時微波退火 對降低界面位準密度係有效的。 (2)微波退火之細節2 將再次參考圖3B詳細描述使用微波退火之燒結製程，其 關於此點：.繼形成及處理最高互連層之後執行燒結製程。 在本實施例中，如上文描述，繼形成及處理第三互連層 115(其係最高互連層）之後執行微波退火。此主要具有下文 描述的兩個優點。 第 存在可避免繼燒結製程之後的互連處理毀壞基板 1 〇〇與閘極絕緣體102之間的界面之一優點。 由於在乾式蝕刻期間基板！ 00暴露於電漿，所以基板丨〇〇 與閘極絕緣體102之間的界面之特性劣化。因此，若繼燒 結製程之後執行互連層之處理，則藉由燒結製程改良的界 面之特性再次劣化。因&，在本實施例中，繼處理最高互 連層之後執行使用微波退火之燒結製程。因此，可避免繼 燒結製程之後的互連處理毀壞界面。 第二，存在可避免供應給基板100與閘極絕緣體1〇2之間 161369.doc 12 201237969 電漿影響而逃出 的界面之氫原子受在互連處理期間產生的 之一優點。 〃：繼燒結製程之後執行互連層之處理，則供應給界面之 風原:歸因於乾式钱刻之電聚影響而逃出。因此，在本發 明之實施例中，繼處理最高互連層之後執行使用微波退火 之燒結製程。因此，可避免供應給界面之氫原子歸因於電 漿影響而逃出。 ^下文描述’存在兩種由電漿致使的界面毀壞。第一種 毀壞係當電漿離子與界面碰撞時致使的—實體毁壞。此毁 裒稱為離子碰&毀壞。第二種毀壞係因電漿使互連廣充電 且此等電荷流人界面中之—事實致使的—毁壞。此毀壞稱 為充電毀壞。 一般而言，邏輯Lsi之互連結構包含大量互連層（例如， 在近似十層中之互連層）。然而，一般而t，由處理第二 互連層及後續互連層對界面造成的離子碰撞毀壞小於由處 理第一互連層造成的毁壞，為此，認為隨著互連層之層次 變兩，1) MOS電晶體Tr與互連層之間的距離變大；2)互連 圖案變大且變簡單；及3)由較低層次層間介電質及互連層 給疋的保護效果變好。另一方面，一般而言，與由處理第 一互連層對界面造成的充電毀壞相比，由處理第二互連層 及後續互連層對界面造成的充電毀壞歸因於天線效果而變 大0 因此’若考量到由互連處理造成的離子碰撞及充電毀 壞’由處理第二互連層及後續互連層對界面造成的毁壞及 161369.doc •13- 201237969 影響被認為係輕微的，則可繼形成及處理第一互連層之後 執行使用微波退火之燒結製寿呈。具體言之，可結何時間 執行燒結製程’只要繼在圖2A中展示的製程中處理第一互 連層11G之後執行該燒結製程。亦可在此—燒結製程中獲 得甚至在一低溫下有效地降低界面位準密度之效果。又 (3)微波退火之設定條件 將描述圖3 B之微波退火之設定條件。 在本實施例t，藉由使用（例如）在範圍2·45 〇沿至25 GHz中之-微波來執行微波退火，其中基板⑽之溫度朝 整至範圍200°C至450。(：中（較佳在範圍3〇〇t：至4〇〇t：中）， 且供應在範圍10 W/cm2至1〇 kw/cm>之電力達在範圍} 秒至60分鐘中之一時間週期。 在退火期間氛圍可係含有一惰性氣體（諸如N 2⑷或 Ar(氬）)作為其主要組份之__氛圍，或可係含有—惰性氣體 及占該惰性氣體之！ 0%至5〇%(例如’近似i 〇%)之&(幻之 -氛圍。在退火期間壓力可係高壓、大氣壓及低壓之任何 者0 在微波退火中使用的微波退火設備可係一單—晶圓處理 類型’或可係一分批次處理類型。在圖扣之製程中用微波 輻照之次數可係一次，或者可係兩次或兩次以上。 將補充描述微;皮。微波被規定為具有在範圍3〇〇撕至 3 THz中之一頻率之一電磁波（在範圍1〇〇 ^爪至^爪中之一 波長）。在微波頻率方面，2.45 GHz、5.80 gHz及24.125 GHz被指定為ISM(工業 '科學及醫療用途）頻帶。關於此 161369.doc 14 201237969 等頻率之微波，可廉價地獲得用於產生該等微波之磁控 管。因此，需在本實施例中藉由使用具有在如上文描述的 犯圍2.45 GHz至25.0 GHz中之-頻率之微》皮來執行微波退 火。 此外，5.8 GHz係用以加熱矽之一最適合頻率。因此， 在基板100係一矽基板之情況下，需將微波頻率設定至接 近5.8 GHz之一頻率，例如在範圍3 〇只2至8 GHz中之一頻 率。因此，可使基板1〇〇之加熱效率係良好的。即使基板 100係除一矽基板之外的一半導體基板，但用於加熱之最 適合頻率沒多大區別。因此，在範圍3 GHz至8 GHz中之頻 率亦在除加熱矽基板之外的半導體基板中有效。 (4)微波退火中之微波輻照面 將描述圖3B之微波退火中之一微波輻照面。 在本實施例之微波退火中，僅可用微波輻照基板1〇〇之 正面或背面’或者可用微波輻照正面及背面兩者。 一般而言，若在具有一多層互連結構之一 LSI中用微波 輻照基板之正面，則微波被互連層反射及吸收，且因此在 一些情況下導致互連圖案，其取決於基板之平面内溫度分 佈。自上文來看此種基板，該基板通常具有MOS的電晶體 被互連隱藏之一結構。在此情況下，若用微波輻照基板之 正面，則認為並未用微波充分輻照基板與閘極絕緣體之間 的界面，使得無法獲得一足夠好的燒結效果。 在此情況下，有效的是用微波輻照基板之背面。電路圖 案通常不存在於基板之背面上且互連層不形成於該背面 161369.doc 15 201237969 上。因此’認為用來輻照背面之微波有效地及均勻地作用 於界面。 因此’在本實施例中，需在多層互連結構中互連層數目 係大的之情況下用微波輻照基板100之背面。因此，甚至 在互連層數目係大的之情況下，亦變得可能用微波輻照基 板100與閘極絕緣體1〇2之間的界面且獲得一足夠好的燒結 效果》 另一方面’在本實施例中，可用微波輻照基板1〇〇之正 面。此一輻照具有與用微波輻照基板100之背面相比可容 易執行輻照製程之一優點。 在本實施例中，可同時用微波輻照基板100之正面及背 面兩者。即使在輻照正面中存在一部分未被微波施加，該 微波亦可藉由自背面輻照而施加於此一部分，從而導致一 優勢。在此情況下，一絕緣膜可形成於基板100之背面 上’且可移除該經形成絕緣膜。此外，基板100可經處理 以藉由在用微波輻照之前拋光該基板1 〇〇之背面而在移除 絕緣膜的同時變薄。此製程具有改良自背面施加的微波之 透射率之一優點。 在用微波輻照基板1 00之正面及背面兩者之情況下，需 同時用微波輻照正面及背面兩者。然而，可按次序輻照正 面及背面兩者。 (5)第一實施例之效果 最後，將描述第一實施例之效果。 如上文描述，在本實施例中微波退火執行為燒結製程。 161369.doc 16 201237969 根據此一燒結製程，可能甚至在一低溫下藉由選擇性地加 熱基板100與間極絕緣體102之間的界面而有效地降低該界 面之界面位準密度。因此，甚至在半導體裝置包含因高溫 熱處理而在特性上劣化之一材料之情況下，變成可能執行 燒結製程同時藉由在一低溫下執行微波退火而抑制此一材 料之特性劣化。 此外，可在一含有氫之氛圍及一不含有氫之氛圍之任_ 者中執行使用微波退火之燒結製程。因此在本實施例中， 甚至在半導體裝置包含因含氫氛圍減少而在特性上劣化之 一材料之情況下，可能執行燒結製程同時藉由在一不含有 氫之氛圍中執行微波退火而抑制此一材料之特性劣化。 以此方式，本實施例提議為半導體裝置之燒結製程，該 半導體裝置包含易受一高溫及一氫氛圍影響之_材料，且 本實施例對改良此一材料之可靠度作出貢獻。存在因一高 溫及一氫氛圍而劣化之一考量之一材料之實例包含金屬 (諸如 Sr、Cu、Ni、Bi、Mn、Hf、Zr、Ti、AKMg)及含有 此等金屬元素之金屬化合物。 在本實施例中’㈣成最高互連層及將該最高互連層處 理成互連圖案之後執行使用微波退火之燒結製程。因此， 可能避免在互連處理期間電漿毀壞界面且避免繼燒結製程 之後歸因於電漿影響而逃出。 然而，在半導體裝置係邏輯LSI之情況下，若由處理第 一互連層及後續互連層造成的毁壞及影響被認為係輕微 的’則可繼形成及處理第一互連層之後執行使用微波退火 161369.doc -17- 201237969 之燒結製程。 在本實施例中，已例示微波退火之設定條件。然而’可 採納其他設定條件。然而，關於設定條件，需設定可充分 降低基板100與閘極絕緣體102之間的界面之界面位準密2 而不劣化半導體裝置之其他材料之特性之條件。 又 在本實施例中，半導體裝置提議為邏輯LSI。然而，半 導體裝置可係另一類型的IC。例如，半導體裝置可係一 CMOS影像感測器，其需要一律如邏輯LSI之一穩定界面。 在本實施例中，可藉由雙波紋方法而形成及處理各互連 層。在此情況下，藉由以下製程而形成各互連層：〗）藉由 乾式蝕刻或類似方法而在一層間介電質中形成接觸孔或導 通孔及互連溝渠之一製程；2)繼形成孔及溝渠之後在層間 介電質上形成一障壁金屬層及一互連層之一製程；及”藉 由化學機械拋光（CMP)、乾式蝕刻或類似方法以將互連層3 處理成互連圖案而移除該互連層之一不必要部分之—製 程。又在此情況下，可繼處理最高互連層或處理第—互連 層之後執行燒結製程。此外，在藉由CMp而移除互連層之 不必要部分之情況下，可繼形成最高互連層之互連溝渠或 形成第一互連層之互連溝渠之後執行燒結製程。 後文中，將描述一第二實施例，其係第一實施例之一修 改。將描述的重點在於第二實施例與第一實施例之區別。 (第二實施例） 圖6A至圖8B係展示一種製造第二實施例之一半導體裝 置之方法之側視截面圖。在第二實施例中，一半導體記憔 161369.doc • 18· 201237969 體LSI製造為半導體裝置。 本實施例中之半導體裝置與第一實施例中之半導體裝置 之不同點在於包含一半導赠 ^ 千¥體°己隐體兀件。半導體記憶體元 可形成於-基板表面上’或可形成於一互連層中。使記 憶體元件包含在基板表面上之半導㈣置之實例包含一 ⑽AM，該DRAM具有—溝渠電容器及類㈣。另_方 面’使記憶體元件包含在互連層中之半導體裝置之實例包 含一㈣M，該DRAM具有—堆疊電容器、mc類型之— 鐵電隨機存取記憶體（FeRAM)、_磁阻隨機存取記憶體 (MRAM)、-電阻隨機存取記憶體（㈣綱、—相變記憶 體(PCM)及類似物。本實施例可應用於此等記憶體之任： 後文中，作為一實例，將藉由採取具有一電容器.Cp之— 半V體§己憶體LSI作為半導體記憶體元件而描述製造本實 施例之半導體裝置之方法。 圖6A展示形成在基板200上或形成在基板2〇〇中之隔離絕 緣體201、閘極絕緣體202、閘極電極203、延伸區域2〇4、 側壁絕緣體205、源極及汲極區域206、一層間介電質2〇7 及接觸插塞208。圖6A進一步展示作為互連層之一第一層 形成於該基板200上之一第一互連層210。圖6A進一步展示 形成於該基板200上之半導體記憶體LSI之MOS電晶體Tr。 可藉由在圖1A至圖2A中展示的製程而形成此等組件。 MOS電晶體Tr之實例包含單元電晶體、選擇電晶體、周邊 電晶體及類似物。 161369.doc 19- 201237969 圖6A進一步展示形成於第一互連層210中之電容器cpe 該電容器Cp包含按次序堆疊在一接觸插塞2〇8上之一下電 極211、一電容器絕緣體212及一上電極213。該上電極Η〕 及該下電極2U之各者可僅由一金屬層形成，或可藉由堆 疊兩個或兩個以上金屬層而形成。 可藉由接連地形成上電極213之一電極材料、電容器絕 緣體212之-絕緣材料及下電極211之—電極材料及藉由敍 刻而處S A等材料而形成電纟器Cp。可在形成及處理第一 互連層210之前形成電容器Cp，或可在形成及處理第一互 連層210之後形成電谷器Cpe第一互連層21〇之互連圖案與 電容器Cp係藉由作為層間介電質之一第一層之一第一層間 介電質209而彼此絕緣，此將於後文中描述。 如在圖6B中展示，第一層間介電質2〇9形成於定位於互 連結構下方之層間介電質2〇7上以覆蓋第一互連層21〇及電 容器Cp。一第一通孔插塞214作為一第一通孔插塞層中之 通孔插塞形成於第一層間介電質2〇9中。一第二互連層 216作為互連層之一第二層形成於第一層間介電質2〇9上。 如在圖7A中展示，第二互連層216接著藉由乾式蝕刻（諸 如RIE)而處理成互連圖案。以此方式，第二互連層216之 互連圖案形成於第一層間介電質2〇9上。 在本實施例中，接著執行相似於圖2B及圖3 A之製程。 因此，如在圖7B及圖8 A中展示，一第二層間介電質2丨5作 為層間介電質之一第二層、一第二通孔插塞217作為一第 二通孔插塞層中之一通孔插塞、一第三互連層218之互連 161369.doc -20- 201237969 圖案作為互連層之―第三層及—鈍化膜219形成在基板2〇〇 上方。 加熱基板200之一燒結製程接著經執行以降低基板2〇〇與 閘極絕緣體202之間的界面之界面位準密度（圖8B)。在本 實施例中，基板200之微波退火一律如第一實施例執行為 燒結製程。換言之，藉由用微波輻照基板200而退火基板 200。因此，基板2〇〇與閘極絕緣體2〇2之間的界面之界面 位準密度降低。 關於微波退火之設定條件，需要設定條件，在該等條件 下基板200與閘極絕緣體2〇2之間的界面之界面位準密度降 低可降低至所需程度，而在半導體裝置中之其他材料（例 如’電容器Cp之材料）之特性不劣化。 已藉由採取各記憶體胞係由至少一電晶體Tr及一電容器 Cp形成之情況作為一實例而描述本實施例。然而，記憶體 胞可僅由一電晶體形成。包含此一記憶體胞之半導體記憶 體之實例包含浮動閘極類型或電荷捕獲類型之一快閃記憶 體、一電晶體類型之一鐵電記憶體、一 1T_DRAM及類似 物。此外，記憶體胞可由至少一電晶體及一變阻元件形 成。具有此一記憶體胞之半導體記憶體之實例包含一 MRAM、一 ReRAM、一 pCM及類似物。此外，可二維地安 置記憶體胞’或可三維地安置記憶體胞。 (第二實施例之效果） 最後’將描述第二實施例之效果。 如上文描述，本實施例中之微波退火一律如第一實旅例 161369.doc 201237969 執行為燒結製程。因此根據本實施例，可能甚至在一低溫 下藉由選擇性地加熱基板1〇〇與閘極絕緣體1〇2之間的界面 而有效地降低該界面之界面位準密度。此外在本實施例 中’甚至在半導體裝置包含因高溫或一氫氛圍而在特性上 劣化之一材料之情況下’可能執行燒結製程同時藉由在一 低溫下或在一不含有氫之氛圍中執行微波退火而抑制此一 材料之特性劣化。 此外，—半導體記憶體LSI製造為本實施例中之半導體 裝置。因此’在燒結製程中記憶體元件材料之特性劣化造 成一問題。然而，根據本實施例，由於可甚至在一低溫下 有效地降低界面位準密度，所以可能執行燒結製程同時抑 制記憶體元件材料之特性劣化。 此外，如在第一實施例中，在本實施例中，繼形成及處 理最高互連層之後執行使用微波退火之燒結製程。因此， 可能避免在互連處理期間電漿毀壞界面且避免繼燒結製程 之後歸因於電漿影響而逃出。 根據本實施例，在半導體裝置係半導體記憶體lsi之情 況下，可能抑制由燒結製程致使的記憶體元件材料之特性 劣化。因此在本實施例中，在本情況中，其中1}半導體裝 置之互連層之總數目係1^(其中或2以上之—整數 N個互連層包含含記憶體元件之-或多個互連層；及3)包 含在-或多個互連層中之一最高互連層係第κ個互連層二 中K係滿足由i认秦】表示的關係之一整數），可繼形成及 處理一第（K+ 1)個互連層之後執行燒結製程。 16l369.doc -22· 201237969 此將參考圖6A至圖8B來描述。半導體裝置之互連層之 總數目N係3。包含記憶體元件之一或多個互連層當中之最 高層之層數目K係1(換言之，記憶體元件僅存在於第一互 連層210中）。因此，在本實施例中，可繼形成及處理第二 互連層216之後執行使用微波退火之燒結製程。換言之， 可在任何時間執行燒結製程，只要在繼圖7A之製程中處理 第二互連層216之後。此在（例如）由處理第三互連層218對 界面造成的毀壞及影響被認為係輕微的之情況下有用。 此外’在本實施例中，可藉由雙波紋方法而形成及處理 各互連層。又在此情況下，可繼處理最高耳連層或處理第 (κ+υ個互連層之後執行燒結製程。此外，在藉由cMp而 執行互連層之不必要部分之移除之情況下，可繼形成最高 互連層之互連溝渠或形成第（K+1)個互連層之互連溝渠之 後執行燒結製程。 雖然已描述特定實施例，但是此等實施例已僅藉由實例 而呈現，且並非意欲限制本發明之範疇。確實，可依各種 其他形式具體實施本文描述的新穎方法；此外，可在不背 離本發明之精神之情況下在本文描述的方法之形式上做出 多種省略、替換及變更。隨时請專·狀其等等效物 意欲涵蓋亦將落於本發明之料及精神㈣此轉式或修 改。 【圖式簡單說明】 圖1A至圖3B係展示一種製造—第一實施例之一半導體 裝置之方法之側視截面圖； 161369.doc •23· 201237969 圖4A至圖4C係說明微波退火對懸鍵之效果之示意圖； 圖5係展示當在多種條件下執行燒結製程時一基板與— 閘極絕緣體之間的界面之界面位準密度之量測結果之一圖 表；及 圖6A至圖8B係展示一種製造一第二實施例之—半導體 裝置之方法之側視截面圖。 【主要元件符號說明】 100 基板 101 隔離絕緣體 102 閘極絕緣體 103 閘極電極 104 延伸區域 105 側壁絕緣體 106 源極及汲極區域 107 層間介電質 108 接觸插塞 109 第一層間介電質 110 第一互連層 111 第一通孔插塞. 112 第二層間介電質 113 第二互連層 114 第二通孔插塞 115 第三互連層 116 鈍化膜 I61369.doc 201237969 200 基板 201 隔離絕緣體 202 閘極絕緣體 203 閘極電極 204 延伸區域 205 側壁絕緣體 206 源極及汲極區域 207 層間介電質 208 接觸插塞 209 第一層間介電質 210 第一互連層 211 下電極 212 電容器絕緣體 213 上電極 214 第一通孔插塞 215 第二層間介電質 216 第二互連層 217 第二通孔插塞 218 第三互連層 219 鈍化膜 Cp 電容器 Tr MOS電晶體 161369.doc -25-

Claims (1)

  1. 201237969 七、申請專利範圍： 1· 一種製造一半導體裝置之方法，該方法包括： 在一基板上形成一電晶體，該電晶體包含一閘極絕緣 體及一閘極電極； 藉由執行第一製程及第二製程一或多次而在該基板上 形成一互連結構，該互連結構包含一或多個互連層，該 第一製程在該基板上形成一互連層，且該第二製程將該 互連層處理成一互連圖案；及 藉由繼包含在該一或多個互連層中之至少一互連層在 該基板上處理成一互連圖案之後用一微波輻照該基板而 退火該基板。 2. 如請求項丨之方法，其中繼包含在該一或多個互連層中 之一最高互連層形成在該基板上且該最高層處理成一互 連圖案之後執行該退火。 3. 如請求項丨之方法，其中當執行該退火時該基板之一溫 度等於或低於450°C。 4. 如請求項丨之方法，其中當執行該退火時該基板之一溫 度等於或高於200°C。 5. 如請求们之方法’其中在包含氫分子之一氛圍中執行 該退火。 月求項1之方法，其中在包含氫分子及一惰性氣體之 一氣圍令執行該退火。 月长項1之方法，其中用該微波輻照該基板之一正面 及/或一背面。 l61369.doc 201237969 8·如請求項7之方法，其中繼拋光該背面之後用該微波輻 照該背面。 9.如凊求項1之方法，其中該微波之一頻率係2.45 GHz至 25.0 GHZ。 1 〇·如吻求項1之方法，其中該微波之一頻率係3 GHz至8 GHz。 Π.如請求項丨之方法，其中繼一含有氫之膜形成在該電晶 體附近之後執行該退火。 12. 如請求項丨之方法，其中繼氫植入該基板中之後執行該 退火。 13. —種製造—半導體裝置之方法，該方法包括： 在—基板上形成一邏輯電路之一電晶體，該電晶體包 含一閘極絕緣體及一閘極電極； 藉由執行第一製程及第二製程一或多次而在該基板上 I成互連結構，該互連結構包含一或多個互連層，該 第製私使在該基板上形成一互連層，且該第二製程將 該互連層處理成一互連圖案；及 藉由繼包含在該-或多個互連層中之一最低互連層形 成在該基板上且該冑低互連層處理成—互連^案之後用 一微波輻照該基板而退火該基板。 如請求項13之方法’其中當執行該退火時該基板之一溫 度等於或低於450。(：。 1 5 ·如請求項13之方法，其中在包含ϋ八工 匕3虱刀子之一氛圍中執行 該退火。 161369.doc 201237969 其令用s亥微波輕照該基板之一正面 16.如請求項13之方法 及/或一背面。 17· —種製造一半導體裝置之方法，該方法包括： _基板上开乂成一圮憶體電路之一電晶體，該電晶體 包含一閘極絕緣體及一閘極電極； 錯由執行第-製程及第二製程心欠而在該基板上形成 一互連結構’該互連結構包含N個互連層，其中N係2或2 以上之一整數，該第一製程在該基板上形成一互連層， 且該第二製程將該互連層處理成一互連圖案；及 藉由繼一第（K+1)個互連層形成在該基板上且該第 (Κ+1)個互連層處理成—互連圖案之後，用__微波輻照 該基板而退火該基板，其中該關互連層包含含記憶體 儿件之-或多個互連層且_第〖個互連層係包含在該一 或多個互連層中之一最高互連層’其中尺係滿足一關係 lSKSN-i之一整數。 18.如》月求項17之方法’其中當執行該退火時該基板之一溫 度等於或低於45(TC。 19·如吻求項17之方法，其中在包含氫分子之—氛圍中執行 該退火。 其中用該微波輻照該基板之一正面 20.如請求項17之方法 及/或背面。 161369.doc
TW100149598A 2011-03-03 2011-12-29 半導體裝置之製造方法 TWI469227B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011046134A JP5615207B2 (ja) 2011-03-03 2011-03-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
TW201237969A true TW201237969A (en) 2012-09-16
TWI469227B TWI469227B (zh) 2015-01-11

Family

ID=45852654

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100149598A TWI469227B (zh) 2011-03-03 2011-12-29 半導體裝置之製造方法

Country Status (4)

Country Link
US (1) US9082822B2 (zh)
JP (1) JP5615207B2 (zh)
TW (1) TWI469227B (zh)
WO (1) WO2012117787A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI464846B (zh) * 2012-10-18 2014-12-11
TWI675393B (zh) * 2015-11-09 2019-10-21 美商應用材料股份有限公司 用於處理基板的背側之方法及工具
TWI692114B (zh) * 2018-11-20 2020-04-21 財團法人金屬工業研究發展中心 矽基疊層的形成方法及矽基太陽能電池的製造方法
TWI784884B (zh) * 2015-12-18 2022-11-21 美商英特爾股份有限公司 製造電子裝置及電腦裝置之方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140199822A1 (en) * 2013-01-15 2014-07-17 Micron Technology, Inc. Methods of forming semiconductor device structures including an insulative material on a semiconductive material, and related semiconductor device structures and semiconductor devices
JP6092676B2 (ja) * 2013-03-25 2017-03-08 株式会社日立国際電気 半導体装置の製造方法、基板処理装置及びプログラム
JP5943888B2 (ja) * 2013-08-28 2016-07-05 株式会社東芝 半導体装置の製造方法
JP6134274B2 (ja) 2014-02-17 2017-05-24 株式会社東芝 半導体製造装置および半導体装置の製造方法
JP5939363B2 (ja) * 2014-04-18 2016-06-22 富士電機株式会社 半導体装置の製造方法
WO2015159984A1 (ja) * 2014-04-18 2015-10-22 富士電機株式会社 半導体装置の製造方法
JP5939362B2 (ja) * 2014-04-18 2016-06-22 富士電機株式会社 半導体装置の製造方法
JP6387791B2 (ja) 2014-10-29 2018-09-12 富士電機株式会社 半導体装置の製造方法
US9385156B2 (en) * 2014-11-26 2016-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a back side illuminated (BSI) image sensor
JP2016225573A (ja) * 2015-06-03 2016-12-28 株式会社東芝 基板処理装置および基板処理方法
JP6596285B2 (ja) 2015-09-24 2019-10-23 東芝メモリ株式会社 マイクロ波照射装置および基板処理方法
WO2018055730A1 (ja) * 2016-09-23 2018-03-29 株式会社日立国際電気 基板処理装置、半導体装置の製造方法および記録媒体
US11295962B2 (en) 2018-07-10 2022-04-05 The Board Of Trustees Of The Leland Stanford Junior University Low temperature process for diode termination of fully depleted high resistivity silicon radiation detectors that can be used for shallow entrance windows and thinned sensors
US11430512B2 (en) * 2020-06-29 2022-08-30 Taiwan Semiconductor Manufacturing Company Limited Semiconducting metal oxide memory device using hydrogen-mediated threshold voltage modulation and methods for forming the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8907323D0 (en) * 1989-03-31 1989-05-17 Atomic Energy Authority Uk Improvements in or relating to electronic devices
WO1993010556A1 (en) 1991-11-22 1993-05-27 Tadahiro Ohmi Apparatus for forming oxide film, heat treatment apparatus, semiconductor device, manufacturing method therefor
JPH0766197A (ja) 1993-08-25 1995-03-10 Sony Corp 半導体装置の製造方法
US20020031920A1 (en) * 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
US6521977B1 (en) * 2000-01-21 2003-02-18 International Business Machines Corporation Deuterium reservoirs and ingress paths
US6475855B1 (en) 2000-03-01 2002-11-05 Micron Technology, Inc. Method of forming integrated circuitry, method of forming a capacitor and method of forming DRAM integrated circuitry
KR20030040865A (ko) 2001-11-16 2003-05-23 주식회사 하이닉스반도체 암전류를 감소시키기 위한 이미지센서의 제조 방법
AU2002367179A1 (en) * 2001-12-26 2003-07-15 Tokyo Electron Limited Substrate treating method and production method for semiconductor device
JP4001498B2 (ja) * 2002-03-29 2007-10-31 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜の形成システム
JP4619637B2 (ja) * 2003-09-09 2011-01-26 財団法人国際科学振興財団 半導体装置及びその製造方法
US7397073B2 (en) * 2004-11-22 2008-07-08 International Business Machines Corporation Barrier dielectric stack for seam protection
JP4781806B2 (ja) 2005-12-20 2011-09-28 シャープ株式会社 半導体記憶装置およびその製造方法
US7572709B2 (en) * 2006-06-29 2009-08-11 Intel Corporation Method, apparatus, and system for low temperature deposition and irradiation annealing of thin film capacitor
JP2008108769A (ja) 2006-10-23 2008-05-08 Seiko Epson Corp 半導体装置の製造方法
US20080173985A1 (en) * 2007-01-24 2008-07-24 International Business Machines Corporation Dielectric cap having material with optical band gap to substantially block uv radiation during curing treatment, and related methods
DE102007035837A1 (de) * 2007-07-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer Kornorientierungsschicht
US8299455B2 (en) * 2007-10-15 2012-10-30 International Business Machines Corporation Semiconductor structures having improved contact resistance
JP5368070B2 (ja) 2008-05-08 2013-12-18 シャープ株式会社 固体撮像素子およびその製造方法、電子情報機器
JP2010010578A (ja) 2008-06-30 2010-01-14 Canon Inc 半導体装置及びその製造方法
JP2010016128A (ja) 2008-07-02 2010-01-21 Canon Inc 固体撮像装置及びその製造方法
US7985617B2 (en) * 2008-09-11 2011-07-26 Micron Technology, Inc. Methods utilizing microwave radiation during formation of semiconductor constructions
KR20100060652A (ko) * 2008-11-28 2010-06-07 주식회사 동부하이텍 반도체 소자의 제조 방법
JP2010182764A (ja) 2009-02-04 2010-08-19 Sony Corp 半導体素子とその製造方法、及び電子機器
JP2010232239A (ja) 2009-03-26 2010-10-14 Toshiba Corp 半導体装置
JP2011035371A (ja) 2009-07-07 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体製造装置
JP5537102B2 (ja) 2009-09-11 2014-07-02 株式会社東芝 半導体装置の製造方法
JP5297323B2 (ja) 2009-09-30 2013-09-25 株式会社東芝 半導体装置の製造方法
US9059319B2 (en) * 2010-01-25 2015-06-16 International Business Machines Corporation Embedded dynamic random access memory device and method
JP5433462B2 (ja) 2010-03-03 2014-03-05 株式会社東芝 半導体装置の製造方法
US8580686B1 (en) * 2012-04-23 2013-11-12 Globalfoundries Inc. Silicidation and/or germanidation on SiGe or Ge by cosputtering Ni and Ge and using an intralayer for thermal stability
JP2014006433A (ja) * 2012-06-26 2014-01-16 Dainippon Screen Mfg Co Ltd パターン描画装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI464846B (zh) * 2012-10-18 2014-12-11
TWI675393B (zh) * 2015-11-09 2019-10-21 美商應用材料股份有限公司 用於處理基板的背側之方法及工具
TWI784884B (zh) * 2015-12-18 2022-11-21 美商英特爾股份有限公司 製造電子裝置及電腦裝置之方法
TWI692114B (zh) * 2018-11-20 2020-04-21 財團法人金屬工業研究發展中心 矽基疊層的形成方法及矽基太陽能電池的製造方法

Also Published As

Publication number Publication date
US9082822B2 (en) 2015-07-14
TWI469227B (zh) 2015-01-11
JP2012186189A (ja) 2012-09-27
US20140004690A1 (en) 2014-01-02
WO2012117787A1 (en) 2012-09-07
JP5615207B2 (ja) 2014-10-29

Similar Documents

Publication Publication Date Title
TW201237969A (en) Method of manufacturing semiconductor device
CN102637739B (zh) 具有张应力增加的绝缘膜的半导体器件及其制造方法
JP6887307B2 (ja) 半導体装置の製造方法
TW200849557A (en) Semiconductor device and method for manufacturing the same
TWI227036B (en) Method of manufacturing semiconductor device
TW201013781A (en) Film forming method of silicon oxide film, silicon oxide film, semiconductor device, and manufacturing method of semiconductor device
KR20060085735A (ko) 높은 유전율을 갖는 유전체 구조물, 이의 제조 방법, 이를포함하는 불휘발성 반도체 메모리 장치 및 그 제조 방법
TW200418145A (en) Semiconductor memory device and the manufacturing method thereof
TW200522278A (en) Method for manufacturing flash memory device
TW200408118A (en) Flash memory cell and method of manufacturing the same
US10504779B2 (en) Hydrogenation and nitridization processes for reducing oxygen content in a film
CN105762109A (zh) 半导体结构的形成方法
WO2021118815A1 (en) Oxygen radical assisted dielectric film densification
JP2010080709A (ja) シリコン酸化膜の形成方法および不揮発性半導体記憶装置の製造方法
JP2014502783A (ja) 水素障壁で封止された強誘電性キャパシタ
CN113809160A (zh) 一种无金场板GaN基射频器件及其制作方法
TW200805492A (en) Low-temperature dielectric formation for devices with strained germanium-containing channels
TW514995B (en) Semiconductor device and method for fabricating a semiconductor device
WO2014089825A1 (zh) 半导体器件及其制备方法
TWI443744B (zh) 具有經改善絕緣特性之介電層之製造方法及具有經改善絕緣特性之介電層之半導體結構之製造方法
Kim et al. Electrical properties of crystalline Ta2O5 with Ru electrode
US11942358B2 (en) Low thermal budget dielectric for semiconductor devices
TWI220538B (en) Manufacturing method of metal gate
JP2004363151A (ja) 半導体記憶装置およびその製造方法
KR20030003321A (ko) 반도체 소자의 커패시터 제조 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees