KR20030003321A - 반도체 소자의 커패시터 제조 방법 - Google Patents

반도체 소자의 커패시터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자를 제작함에 있어 특히 커패시터 유전막의 열처리 공정을 종래의 고온 열처리 공정을 하지 않고, 레이저 빔을 이용하여 표면에만 열에너지를 집중시킴으로써 소자의 신뢰성이 향상된 커패시터를 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 커패시터 제조방법은, 소정의 구조물이 형성된 기판에 커패시터 옥사이드를 증착하는 단계; 상기 커패시터 옥사이드를 선택적으로 식각하여 홀을 형성하는 단계; 상기 홀 내부에 하부전극을 형성하는 단계; 상기 하부전극위에 고유전율 산화막을 증착하는 단계; 상기 고유전율 산화막위에 원자증착방법을 이용하여 열흡수체 메탈막을 증착 하는 단계; 상기 열흡수체 메탈막에 레이저 빔을 조사하는 단계; 상기 열흡수체 메탈막을 제거하는 단계; 및 상기 고유전율 산화막위에 상부전극을 증착하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 커패시터 제조 방법{Method for fabricating capacitor in semiconductor memory device}
본 발명은 반도체 소자의 커패시터 제조 방법에 관한 것으로, 특히 커패시터 고유전막을 열처리하는 방법에 관한 것이다.
반도체 소자의 고집적화 경향은 예외 없이 모든 소자 제조 공정 단계에 종래의 기술적 한계를 극복할 수 있는 새로운 기술을 요구한다. 그 중에서도 특히 메모리 소자에서 소자동작에 충분한 정전용량을 확보하기 위한 커패시터 제조기술의 개발은 필수 불가결한 요소이다. 반도체 소자의 커패시터 기술의 변화를 가장 간단하고도 함축적으로 표현할 수 있는 수학식1과 같다.
C = εo*εr* d/A
( C : 캐패시턴스, εo: 진공 유전율,εr: 유전체의 상대 유전율, d : 유전막의 두께, A : 커패시터 면적)
위의 식에서 보는 바와 같이 메모리 소작의 동작에 필요한 충분한 정전용량을 확보하기 위해서는 고유전율의 유전막을 사용하는 벙법, 유전체의 두께를 감소하는 방법과 3차원 구조 형성으로 커패시터 면적을 충분히 확보하는 방법이 있으나, 유전체의 두께를 감소하는 방법은 각각 유전체막의 물성에 의한 물리적 한계에 도달하게 되고 그 이하의 두께에서는 누설전류 특성을 확보할 수 없게 된다.
특히 (Ba1-xSrx)TiO3(BST), SrTiO3(STO) 등의 고유전막의 경우는 유전체(Dielectric)두께가 감소함에 따라 유전율이 급격히 감소하는 사이즈효과(Size Effect)도 나타나게 된다.
3차원 구조로 단위 셀당 커패시터 면적을 최대한 확보하기 위해 적층(stack) 구조의 콘케이브 형태 또는 실린더 형태의 커패시터에서 커패시터의 높이를 높이는 방법이 있으나 이 또한 플레이트 전극물질, 배리어 메탈, 메탈 배선등의 단차 피복성 및 사전 메탈 절연층(Pre metal dielectric, PMD) 증착 및 평탄화 공정등을 고려할 때 커패시터 높이를 증가시키는 방법도 한계에 도달하게 된다.
결국 일정치 이상의 정전용량을 확보하기 위해서는 일정 두께로 증착된 Ta2O5, (TiO2)x(Ta2O5)1-x, (Ba1-xSrx)TiO3(BST), SrTiO3(STO)등의 고 유전막을 소정의 막질 개선공정으로 최대의 고유전 특성과 누설 전류 특성을 확보하는 것이 관건이라고 할 수 있다.
메모리 소자의 커패시터 유전막으로 ONO(Silicon Oxide/Silicon Nitride/Silicon Oxide), NO(Silicon Nitride/Silicon Oxide) 세대 이후는 Ta2O5, BST, STO등의 고유전막을 MOCVD(Metal Organic Chemical Vapor Deposition)방법으로 주로 증착하고 있다.
그러나 상기의 막들은 증착 상태 그대로는 많은 양의 불순물을 포함하고 있고 비정질 상태를 유지하므로 커패시터의 누설전류 특성을 개선하고 유전막을 결정화 시켜 고유전 특성을 확보하기 위해 후속을 산화분위기 혹은 불활성 분위기의 고온 열처리가 필요하다.
이러한 후속 고온 열처리를 종래의 반도체 소자 제조방법으로 실시하는 경우를 보면 다음과 같다.
도1a를 참조하여 살펴보면, 소정의 구조물이 형성된 기판(110)에 층간절연층(115)을 증착하고 식각하여 콘택홀을 형성한다.
상기 콘택홀에 불순물이 함유된 폴리 실리콘을 전면 증착한 후 다시 전면 식각하여 상기 콘택홀에 일정 깊이로 리세스(recess)된 스토리지 노드 콘택 플러그(117)를 형성한다. 상기 홀의 리세스된 곳을 배리어메탈(barrier metal)(119)로 매립된 후 커패시터 옥사이드(Oxide)(122)를 증착한다. 이어 상기 커패시터 옥사이드를 패터닝하여 홀을 형성하고, 콘케이브 커패시터 구조의 하부전극(125)을 형성한다.
이어 도1b를 참조하여 살펴보면, 상기 콘케이브 구조의 하부전극(125)위에 고 유전율 산화막(130)을 증착하고 후속으로 산화 혹은 불활성 분위기에서 급속 열처리(Rapid thermal process, RTP) 또는 로 열처리(furnace anneal)방법으로 고온 열처리 한 다음, 이후 상부전극(135)을 증착하여 커패시터 제조를 완료한다.
상기와 같은 커패시터 제 조방법은 고유전율 산화막(130) 증착후의 고온열처리 공정에서 스토리지 노드 콘택 플러그(117) 상부에 매립된 배리어 메탈1(19)을 산화시키거나 또는 워드라인(word line), 비트라인(bit line)(도시되지 않음)을 구성하는 메탈을 산화시켜 콘택 불량을 유발하거나 높은 열공정에 따른 응집(thermal budget)이 그대로 하부의 트랜지스터에 전달되어 임플란트(implant)된 불순물의 원하지 않는 동작을 일어나는등 소자의 신뢰성을 떨어뜨리는 문제가 있다.
본 발명은 반도체 소자의 커패시터 고유전율 산화막을 열처리 하는 공정에서 배리어메탈, 워드라인 및 비트라인의 메탈레이어의 특성을 열화시키지 않는 커패시터 제조 방법을 제공함을 그 목적으로 한다.
도1a 내지 도1b는 종래 기술을 보여주는 공정 단면도.
도2a 내지 도2d는 본 발명의 바람직한 실시예에 의한 공정 단면도.
도3a 내지 도3d는 본 발명의 다른 바람직한 실시예에 의한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 기판 215 : 층간절연층
217 : 스토리지 노드 콘택 플러그218 : 접촉막
219 : 배리어 메탈222 : 커패시터 옥사이드
225 : 하부전극230 : 고유전율 산화막
231 : 열 흡수체 메탈막235 : 상부전극
상기와 같은 문제점을 해결하기 위한 본 발명은, 소정의 구조물이 형성된 기판에 커패시터 옥사이드를 증착하는 단계; 상기 커패시터 옥사이드를 선택적으로 식각하여 홀을 형성하는 단계; 상기 홀 내부에 하부전극을 형성하는 단계; 상기 하부전극위에 고유전율 산화막을 증착하는 단계; 상기 고유전율 산화막위에 원자증착방법을 이용하여 열흡수체 메탈막을 증착 하는 단계; 상기 열흡수체 메탈막에 레이저 빔을 조사하는 단계; 상기 열흡수체 메탈막을 제거하는 단계; 및 상기 고유전율 산화막위에 상부전극을 증착하는 단계를 포함하여 이루어진다.
본 발명은 고유저율 산화막을 증착한 후 상부에 열 흡수체로 메탈막을 증착한 후 레이저빔(Laser Beam)을 조사(irradiation)하여 고유전율 산화막 부분에만 열에너지를 집중시켜 하부의 배리어 메탈이나 워드라인 및 비트라인의 메탈 레이어나 트랜지스터 특성은 열화시키지 않고 높은 정전용량과 낮은 누설 전류의 캐피시터를 제조하는 기술이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본발명의 바람직한 실시예를 보여주는 공정단면도이다.
먼저, 도2a를 참조하여 살펴보면, 소정의 구조물이 형성된 기판(210)에 층간절연층(215)을 증착하고 식각하여 콘택홀을 형성한다.
상기 콘택홀에 불순물이 함유된 폴리 실리콘을 전면 증착한 후 다시 전면 식각하여 상기 콘택홀에 0.05 ~ 0.2 ㎛ 깊이로 리세스(recess)된 스토리지 노드 콘택 플러그(217)를 형성한다. 상기 홀의 리세스된 곳을 오믹콘택(Ohmic contact)을 위해 티타늄막으로 0.02 ~ 0.08㎛의 두께로 전면 증착하고 N2 분위기에서 600 ~ 750℃ 의 온도로 열처리 한다. 이어 습식식각법으로 콘택홀 내부의 미 반응 티타뉴을 제거하여 티타늄실리사이드(218)층만 남겨둔다.
이후 배리어메탈(barrier metal)로 티타늄나이트라이드를 0.05 ~ 0.12㎛ 의 두께로 전면증착하고 화학적기계적 연마법(CMP)을 사용하여 콘택홀 내부에 TiN(219)를 매립한다. 이때 TiN막 대신 TiAlN, TiSiN 또는 TaSiN 막으로 콘택홀 내부를 매립할 수 있다.
이어서, 도2b를 참조하여 살펴보면, 커패시터 옥사이드(222)을 증착한 후 홀을 형성한다. 상기 홀 내부에 하부전극(225)으로 TiN막을 0.02 ~ 0.05 ㎛의 두께로 전면 증착하고 포토레지스터를 증착한다음 화학기계연마를 하거나, 전면 식각 한 후 포토 레지스터를 제거한다. 이때 하부전극(225)으로 TiN막 대신 Ru 또는 Pt막을 이용할 수 있다.
이어서, 도2c를 참조하여 살펴보면, 상기 하부전극(225) 위에 소정의 세정과정을 거친후 고유전율 산화막(230)으로 (TiO2)x(Ta2O5)1-x을 MOCVD 증착방법으로 90 ~ 500 Å의 두께로 증착한다. 이때 TiO2의 mol.% 비는 5.0 ~ 10.0%로 조절한다. 이때 MOCVD증착방법 대신 원자증착방법(Atomic layer deposition, 이하 ALD)으로 증착할 수 있고, 상기의 고유전율 산화막으로는 Ta2O5, (Ba-xSrx)TiO3(BST), SrTiO3(STO)등의 막을 이용하여 증착할 수 있다.
이후 스텝 커버리지 특성이 우수한 원자층증착(Atomic layer deposition, ALD)방법을 이용하여 열 흡수체로 이용될 TiN막(231)을 100 ~ 1000Å 두께로 증착한다. 이때 TiN(31)막 대신 W, Ta, Ru 막을 이용해서 증착할 수 있다.
이후 레이저 빔(Laser Beam)을 이용하여 0.1 ~ 10 J/cm2 의 파워로 1 ~ 100 초의 시간동안 상기 TiN(231) 표면에 조사한다(irradiation)한다. 이때 TiN(231)은 레이저 빔의 에너지를 흡수하는 흡수체 역할을 하며, 레이저빔의 빛에너지를 열에너지로 변환하여 레이저 빔이 조사되는 짧은 시간동안 높은 열에너지를 유전체에 공급한다. 상기의 레이저빔 처리를 통해 고유전율 산화막(230)이 고유전 특성(50 ~ 130)을 가지는 고온 상(Phase)이 형성된다.
상기 레이저빔 공정을 진행할 시에 고유전율 산화막(230) 부분에만 열에너지를 집중시켜 하부의 배리어 메탈(219)이나 워드라인,비트라인의 메탈레이어 및 트랜지스터 특성은 열화시키지 않는다.
이어서, 도2d를 참조하여 살펴보면, 상기 TiN막(231)을 습식식각으로 제거한 후 상부전극(235)으로 TiN을 증착한다. 여기서 TiN막(231)을 제거하는 것은 레이저 빔 처리후에 TiN막의 특성이 열화되기 때문이다. 상부전극으로는 TiN막 대신 W, WN, Ru, Pt등을 이용하여 증착할 수 있다.
도3a 내지 도3d는 본발명에 또다른 실시예를 보여주는 공정 단면도이다. 이하 도면을 참조하여 상세히 설명한다.
먼저, 도3a를 참조하여 살펴보면, 도1a를 참조하여 살펴보면, 소정의 구조물이 형성된 기판(310)에 제2 층간절연층(315)을 증착하고 식각하여 콘택홀을 형성한다.
상기 콘택홀이 형성된 기판에 불순물이 함유된 폴리 실리콘을 전면증착한 후 다시 전면 식각하여 스토리지 콘택 플러그(317)를 형성한다..
이어서, 도3b를 참조하여 살펴보면, 상기 구조물이 형성된 반도체 기판에 커패시터 옥사이드(322)을 증착한 후 홀을 패터닝한다.
이어 상기 홀 내부에 하부전극(323)으로 폴리 실리콘막을 0.02 ~ 0.05 ㎛의 두께로 전면증착하고 포토 레지스터를 증착하여 화학기계연마 또는 전면 식각한 후 포토 레지스터를 제거한다. 이때 폴리 실리콘막 대신 비정질 실리콘 막을 증착한후 열처리 하여 구상화된(Rugged) 폴리 실리콘으로 변환하여 커패시터 표면적을 증대시킬 수 있다.
이어서, 도3c를 참조하여 살펴보면, 하부전극(323) 위에 소정의 세정과정을 거친후 고유전율 산화막인 (TiO2)x(Ta2O5)1-x 막(330)을 유기금속 화학기상증착법(Metal Organic Chemical Vapor Deposition, 이하 MOCVD)으로 90 ~ 500 Å의 두께로 증착한다. 이때 TiO2의 mol.% 비는 5.0 ~ 10.0% 범위로 조절하여증착한다. 이때 MOCVD증착방법 대신 원자증착방법으로 증착할 수 있고, 상기의 고윤전율 산화막 대신 Ta2O5, (Ba-xSrx)TiO3(BST), SrTiO3(STO)등의 막을 이용하여 증착할 수 있다.
이후 스텝 커버리지 특성이 우수한 ALD 방법을 이용하여 열 흡수체 메탈막인 TiN막(331)을 100 ~ 1000Å 두께로 증착한다. 이때 TiN(331)막 대신 W, Ta, Ru 막을 증착할 수 있다. 이후 레이저 빔(Laser Beam)을 이용하여 0.1 ~ 10 J/cm2의 파워로 1 ~ 100 초의 시간동안 표면에 조사한다(irradiation) 한다.
이때 TiN(331)은 레이저 빔의 에너지를 흡수하는 흡수체 역할을 하여 레이저빔의 빛에너지를 열 에너지로 변환하여 레이저 빔이 조사되는 짧은 시간동안 높은 열에너지를 유전체에 공급한다. 상기의 처리를 통해 고유전율 산화막(330)이 고유전율(50 ~ 130) 특성을 나타내는 고온 상(Phase)이 형성된다. 또한 고유전율 산화막(330) 부분에만 열에너지를 집중시켜 하부의 워드라인, 비트라인의 메탈레이어나 트랜지스터(도시되지 않음) 특성은 열화시키지 않는다.
이어서, 도3d를 참조하여 살펴보면, TiN막(331)을 습식식각으로 제거한 후 상부전극(335)으로 TiN을 증착한다. 이 때 TiN막(331) 대신 W, WN, Ru, Pt등을 증착할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 반도체 소자를 제작함에 있어 특히 커패시터 유전막의 열처리 공정을 종래의 고온 열처리 공정을 하지 않고, 레이저 빔을 이용하여 표면에만 열에너지를 집중시킴으로써 소자의 신뢰성이 향상된 커패시터를 제조할 수 있다.

Claims (11)

  1. 소정의 구조물이 형성된 기판에 커패시터옥사이드를 증착하는 단계;
    상기 커패시터 옥사이드를 선택적으로 식각하여 홀을 형성하는 단계;
    상기 홀 내부에 하부전극을 형성하는 단계;
    상기 하부전극위에 고유전율 산화막을 증착하는 단계;
    상기 고유전율 산화막위에 원자증착방법을 이용하여 열흡수체 메탈막을 증착 하는 단계;
    상기 열흡수체 메탈막에 레이저 빔을 조사하는 단계;
    상기 열흡수체 메탈막을 제거하는 단계; 및
    상기 고유전율 산화막위에 상부전극을 증착하는 단계
    를 포함하는 반도체 소자의 커패시터 제조 방법.
  2. 제 1 항에 있어서,
    상기 열흡수체 메탈막으로 TiN, W, Ta 또는 Ru 중 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제 1 항에 있어서,
    상기 레이저 빔은 파워를 0.1 ~ 10J/㎤ 로 하는 것을 특징으로 하는 반도체 소자의 반도체 소자의 커패시터 제조 방법.
  4. 제 1 항에 있어서,
    상기 레이저 빔은 시간을 1 ~ 100초 범위로 조사 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  5. 제 1 항에 있어서,
    상기 하부전극은 TiN, Ru 또는 Pt 중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  6. 제 1 항에 있어서,
    상기 고유전율 산화막으로는 (TiO2)x(Ta2O5)1-x, Ta2O5, (Ba-xSrx)TiO3(BST) 또는 SrTiO3(STO)중에서 선택된 하나로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  7. 제 8 항에 있어서,
    상기 고유전율 산화막의 두께는 90 ~ 500Å의 범위의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  8. 제 1 항에 있어서,
    상기 상부전극으로는 TiN, W, WN, Ru 또는 Pt 중에서 선택된 하나로 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  9. 제 1 항에 있어서,
    상기 소정 공정이 완료된 기판은, 커패시터 콘택 플러그가 형성된 구조인 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  10. 제 9 항에 있어서,
    상기 커패시터 콘택 플러그는 불순물이 함유된 다결정실리콘, 티타늄실리사이드 및 티타늄나이트나이드가 적층되어 형성된 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  11. 제 1 항에 있어서,
    상기 하부전극은 불순물이 함유된 다결정실리콘으로 형성하고, 구상화 공정을 진행하는 것을 특징으로 하는 커패시터 제조 방법.
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