TW201140758A - Semiconductor device and driving method thereof - Google Patents

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Jun Koyama
Kiyoshi Kato
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Description

201140758 六、發明說明： 【發明所屬之技術領域】 本發明有關使用半導體元件的半導體裝置，該半導體 裝置的製造方法，以及該半導體裝置的驅動方法。 【先前技術】 使用半導體元件的儲存裝置係廣泛地分類成爲二種類 :揮發性儲存裝置，其在當電源供應停止時會失去所儲存 的資料；以及非揮發性儲存裝置，其即使在當電源供應停 止時亦可保持所儲存的資料。 揮發性儲存裝置的典型實例係DRAM(動態隨機存取 記憶體）。DRAM係以此方式而儲存資料，亦即，選擇儲 存元件中所包含：電晶體且將電荷儲存於電容器之中的方 式。 在該電容器中的電荷由於自上述原理之DRAM讀取資 料而喪失；因此，每次當讀出資料時，寫入操作係必要的 。此外’包含於儲存元件中的電晶體具有漏電流，且即使 當未選擇電晶體時，電荷亦會流入至電容器之內或流出， 以致使資料保持時間縮短。針對該理由，以預定時隔之寫 入操作（再新操作）係必要的，且因而，難以充分地降低功 率消耗。再者，因爲當電源供應停止時會失去所儲存的資 料’所以爲了要長時間保持資料，將進一步需要使用磁性 材料或光學材料的另一儲存裝置。 揮發性儲存裝置的另一實例係SRAM(靜態隨機存取記 201140758 憶體）。SRAM係藉由使用諸如正反器之電路而保持所儲存 的資料，且因此，並不需要再新操作，此係勝過DRAM之 優點。然而，因爲使用諸如正反器之電路，所以每儲存容 量的成本會變高。此外，與在DRAM中一樣地，當電源供 應停止時，會失去SRAM中所儲存的資料。 非揮發性儲存裝置的典型實例係快閃記憶體。快閃記 憶體包含浮動閘極於電晶體中的閘極電極與通道形成區之 間，且藉由保持電荷於浮動閘極之中而儲存資料。因此， 快閃記憶體具有其中資料保持時間極長（幾乎永久）且並不 需要在揮發性儲存裝置中係必要的再新操作（例如，請參 閱專利文獻1)。 然而，包含於儲存元件中的閘極絕緣層會由於在寫入 資料中所產生的穿隧電流而劣化，以致使該儲存元件在預 定次數的資料寫入後停止其之功能。爲了要降低此問題的 不利效應，例如，係使用其中使儲存元件的寫入資料次數 均等化的方法。然而，此方法涉及複雜的週邊電路。此外 ，使用該方法並不能解決使用壽命之基本問題。換言之， 快閃記憶體並不適用於其中將頻繁地重寫入資料之應用。 此外，針對保持電荷於浮動閘極中或去除該電荷，高 壓係必要的。進一步地，其將耗費相對長的時間來保持或 去除電荷，且因此，並非容易以更高的速度來執行資料的 寫入或拭除。 進一步地，爲了要確保寫入的準確性，保持複數個狀 態於一儲存元件中之所謂多値記憶體包含複雜的電路，而 -6 - 201140758 導致操作速度的降低° [參考文件] 專利文獻1:日本公開專利申請案第S57-l〇5889號 【發明內容】 鑑於上述問題’本發明之一實施例的目的在於提供一 種半導體裝置，該半導體裝置具有其中即使當不供應電力 時亦可保持所儲存之資料’且在寫入資料的次數上並無限 制的結構。 本發明之一實施例的目的在於提供一種半導體裝置， 其中可抑制電晶體的臨限電壓上之變化的不利效應，且可 清楚及容易地區別複數個狀態（例如，三個或更多個的狀 態）。 本發明之一實施例係具有使用氧化物半導體所形成的 電晶體及使用除了氧化物半導體外之材料所形成的電晶體 之堆疊層結構的半導體裝置。 本發明之一實施例係半導體裝置，該半導體裝置包含 可根據位元線之電位與所讀出之電位間的比較結果而選擇 校正用之電壓的電路，使得可清楚且容易地區別複數個狀 態（例如，三個或更多個的狀態）。 例如’該半導體裝置可使用下文所敍述的結構。 本發明之一實施例係一種半導體裝置，包含：源極線 :位元線；字線；記億體胞格，係連接至位元線及字線； 驅動器電路’用於第二信號線及字線，其驅動複數個第二 201140758 信號線及複數個字線，以便選擇藉由所輸入之位址信號所 指明的記憶體胞格；寫入電路，其輸出寫入電位至第一信 號線；讀取電路，其比較自連接至所指明之記憶體胞格的 位元線所輸入之位元線的電位與複數個讀取電位；控制電 路，其根據該位元線的電位與該複數個讀取電位之間的比 較結果而選擇複數個電壓的其中一者用於校正；以及電位 產生電路，其產生寫入電位及複數個讀取電位而供應至寫 入電路及讀取電路。 本發明之一實施例係一種半導體裝置，包含：源極線 :位元線；字線；記憶體胞格，係連接至位元線及字線 驅動器電路，用於第二信號線及字線，其驅動複數個第二 信號線及複數個字線，以便選擇藉由所輸入之位址信號所 指明的記憶體胞格；寫入電路，其在第一寫入操作中，輸 出第一寫入電位至第一信號線，且在第二寫入操作中，輸 出複數個第二寫入電位的其中一者至第一信號線；讀取電 路’其比較自連接至所指明之記憶體胞格的位元線所輸入 之位元線的第一電位與複數個第一讀取電位於第一讀取操 作中’且比較自連接至所指明之記憶體胞格的位元線所輸 入之位元線的第二電位與複數個第二讀取電位於第二讀取 操作中，而讀出記憶體胞格的資料；控制電路，其根據該 位元線的第一電位與複數個第一讀取電位之間的比較結果 而選擇複數個電壓的其中一者用於校正，且選擇複數個第 二寫入電位的其中一者；以及電位產生電路，其產生第一 寫入電位、複數個第二寫入電位、複數個第一讀取電位、 -8 - 201140758 及複數個第二讀取電位而供應至寫入電路及讀取電路。 本發明之一實施例係一種半導體裝置，包含：源極線 :位元線；第一信號線；複數個第二信號線；複數個字線 ;複數個記憶體胞格，係並聯連接於源極線與位元線之間 :驅動器電路，用於第二信號線及字線，其驅動複數個第 二信號線及複數個字線，以便選擇藉由所輸入之位址信號 所指明的記憶體胞格；寫入電路.，其輸出寫入電位至第一 信號線；讀取電路，萁比較自連接至所指明之記憶體胞格 的位元線所輸入之位元線的電位與複數個讀取電位；控制 電路，其根據位元線的電位與複數個讀取電位之間的比較 結果而選擇複數個電壓的其中一者用於校正；以及電位產 生電路，其產生寫入電位及複數個讀取電位而供應至寫入 電路及讀取電路。該複數個記憶體胞格的其中一者包含： 第一電晶體，其包含第一閘極電極、第一源極電極、及第 一汲極電極；第二電晶體，其包含第二閘極電極、第二源 極電極、及第二汲極電極；以及第三電晶體，其包含第三 閘極電極、第三源極電極、及第三汲極電極。第一電晶體 係設置於包含半導體材料的基板，以及第二電晶體包含氧 化物半導體層。第一閘極電極係電性連接至第二源極電極 或第二汲極電極的其中一者；源極線係電性連接至第一源 極電極；第一汲極電極係電性連接至第三源極電極；位元 線係電性連接至第三汲極電極；第一信號線係電性連接至 第二源極電極或第二汲極電極的其中另一者；複數個第二 信號線的其中一者係電性連接至第二閘極電極；以及複數 -9 - 201140758 個字線的其中一者係電性連接至第三閘極電極。 本發明之一實施例係一種半導體裝置，包含 :位元線；第一信號線；複數個第二信號線；複 :複數個記憶體胞格，係並聯連接於源極線與位 :驅動器電路，用於第二信號線及字線，其驅動 二信號線及複數個字線，以便選擇藉由所輸入之 所指明的記憶體胞格；寫入電路，其係在第一寫 輸出第一寫入電位至第一信號線，且在第二寫入 出複數個第二寫入電位的其中一者至第一信號線 路’其係在第一讀取操作中比較自連接至所指明 胞格的位元線所輸入之位元線的電位與複數個第 位’且在第二讀取操作中比較自連接至所指明之 格的位元線所輸入之位元線的電位與複數個第二 ’而讀出記憶體胞格的資料；控制電路，其根據 第一電位與複數個第一讀取電位之間的比較結果 數個電壓的其中一者用於校正，且選擇複數個第 位的其中一者；以及電位產生電路，其產生第一 、複數個第二寫入電位、複數個第一讚取電位、 第二讀取電位，而供應至寫入電路及讀取電路。 記憶體胞格的其中一者包含：第一電晶體，其包 極電極、第一源極電極、及第一汲極電極；第二 其包含第二閘極電極、第二源極電極、及第二汲 以及第三電晶體’其包含第三閘極電極、第三源 及第三汲極電極。第一電晶體係設置於包含半導 :源極線 數個字線 元線之間 複數個第 位址信號 入操作中 操作中輸 ;讀取電 之記憶體 一讀取電 記憶體胞 讀取電位 位元線的 而選擇複 二寫入電 寫入電位 及複數個 該複數個 含第一閘 電晶體， 極電極； 極電極、 體材料的 -10- 201140758 基板，以及第二電晶體包含氧化物半導體層。第一閘極電 極係電性連接至第二源極電極或第二汲極電極的其中一者 ，源極線係電性連接至第一源極電極；第一汲極電極係電 性連接至第三源極電極；位元線係電性連接至第三汲極電 極；第一信號線係電性連接至第二源極電極或第二汲極電 極的其中另一者；複數個第二信號線的其中一者係電性連 接至第二閘極電極；以及複數個字線的其中一者係電性連 接至第三閘極電極。 在上述結構中，第一電晶體可包含通道形成區，係設 置於包含半導體材料的基板；雜質區，係設置以便使通道 形成區夾在中間；第一閘極絕緣層，係在通道形成區的上 面；第一閘極電極，係在第一閘極絕緣層之上；以及第一 源極電極及第一汲極電極，係電性連接至雜質區。 在上述結構中，第二電晶體可包含第二閘極電極，係 在包含半導體材料的基板之上；第二閘極絕緣層，係在第 二閘極電極之上；氧化物半導體層，係在第二閘極絕緣層 之上；以及第二源極電極及第二汲極電極，係電性連接至 氧化物半導體層。 在上述結構中，較佳的是，使用單晶半導體基板或 SOI基板做爲包含半導體材料的基板。尤其，較佳的是， 半導體材料係矽。 在上述結構中，較佳的是，氧化物半導體層包含 Ga-Ζη-Ο基氧化物半導體材料。氧化物半導體層可包含 InzGazZnO7之晶體。進一步地，較佳的是，氧化物半導體 -11 - 201140758 層的氫濃度係5xl019原子/立方公分或更小，較佳的是， 第二電晶體的截止狀態電流係lxl (ΓΙ3Α或更小。 注意的是，在此說明書及其類似者之中，“在...之上” 及“在…之下”的用語無需一定要分別意指“直接在…之上” 及“直接在…之下”的位置。例如，“第一閘極電極係在閘極 絕緣層之上”的表示並未排除其中組件係設置於閘極絕緣 層與第一閘極電極之間的情況。進一步地，“在…之上”及“ 在…之下”的用語係僅針對說明的便利性而使用，且除非 另有指明，否則亦可在其中位置關係係反轉的情況中彼此 互相交換。 此外，在此說明書及其類似者之中，“電極”及“導線” 之用語並不具有功能性限制。例如，“電極”會有時候被使 用做爲部分的“導線”，且反之亦然。再者，“電極”或“導 線”的用語也可意指以積體方式所形成之複數個“電極”或“ 導線”。 進一步地，例如當使用具有相反極性的電晶體時或當 電流流動的方向在電路操作中改變時，“源極”及“汲極”的 功能有時候可彼此互相交換。因此，“源極”及“汲極”的用 語可在比說明書及其類似者之中彼此互相置換。 在此說明書及其類似者之中，“電性連接”之用語意指 具備具有任何電性功能的物體被設置於該處之間的連接。 在具有任何電性功能的物體上並無特殊的限制，只要電性 信號可透過其而傳送且接收即可。 具有電性功能的物體之實例係諸如電晶體的切換元件 -12- 201140758 ，電阻器，電感器’電容器，以及除了電極及導線外之具 有各式各樣功能的元件。 大致地，“SOI基板”之用語意指其中矽半導體層係設 置於絕緣表面上的基板；然而’在此說明書及其類似者之 中，“SOI基板”之用語在其種類中亦包含其中使用除了矽 之外的材料所形成的半導體層係設於絕緣表面之上的基板 。也就是說，包含於“SOI基板”之中的半導體層並未受限 於矽半導體層。在該“SOI基板”中的基板並未受限於諸如 矽晶圓之半導體基板，且在其種類中可包含諸如玻璃基板 、石英基板、藍寶石基板、或金屬基板之非半導體基板。 換言之，該“SOI基板”在其種類中亦包含具有絕緣表面之 導電基板及設置有由半導體材料所形成之層的絕緣基板。 此外，在此說明書及其類似者之中，“半導體基板”之用語 不僅意指僅使用半導體材料所形成的基板，而且意指包含 半導體材料的任何基板。亦即，在此說明書及其類似者中 ，該“SOI基板”亦係包含於“半導體基板”的種類之中。 依據本發明之一實施例，提供一種半導體裝置，其中 使用除了氧化物半導體外的材料之電晶體係設置於下方部 分之中，以及使用氧化物半導體之電晶體係設置於上方部 分之中。 因爲使用氧化物半導體之電晶體的截止狀態電流極低 ’所以所儲存之資料可藉由使用該電晶體而保持極長的時 間。換言之，因爲再新操作變成不必要或再新操作的頻率 可極低，所以可充分地降低功率消耗。此外，即使當不供 -13- 201140758 應電力時，亦可長時間地保持所儲存的資料。 進一步地，可無需高壓地將資料寫入且並不會造成元 件的劣化。再者，因爲資料係根據電晶體的開/關狀態而 被寫入’所以可易於實現高速操作。此外，並不需要拭除 資料的操作。 進一步地，因爲使用除了氧化物半導體外的材料之電 晶體可比使用氧化物半導體之電晶體更高速度地操作，所 以可使用該電晶體而高速度地讀出所儲存的資料。 依據本發明一實施例，用於校正的電壓係根據位元線 的電位與讀出電位間之比較結果而被選擇，以致可準確且 容易地區別複數個狀態（例如，三個或更多個的狀態）。因 而’可提供具有優異特徵之多値型半導體裝置。 以此方式，提供使用除了氧化物半導體外的材料之電 晶體及使用氧化物半導體之電晶體二者，以及提供根據位 元線的電位與該讀出電位而選擇用於校正之電壓的電路， 以致可實現具有新穎特性的半導體裝置。 【實施方式】 本發明之實施例的實例將參照附圖而敍述於下文。注 意的是，本發明並未受限於以下的說明，且由熟習於本項 技藝之該等人士所易於瞭解的是，在此所揭示之模式和細 節可以以各式各樣方式來加以修正而不會背離本發明的精 神和範疇。因此，本發明不應被解讀爲受限於本文中所包 -14- 201140758 含之實施例的內容。 注意的是，爲易於瞭解的綠故，在圖式及其類似物中 之各個結構的位置、尺寸、範圍、或其類似者並未被準確 地顯示於某些情況中。因此，本發明之實施例無需一定要 受限於圖式及其類似物中所揭示之該位置、尺寸、範圍、 或其類似者。 此外，在此說明書及其類似者之中，諸如“第一 ”、“ 第二”、及“第三”之順序數字係爲了要避免組件的混淆而 被使用，且該等用語並不具有數字上之限制。 (實施例1) 在實施例1中，將參照第1圖、第2A及2B圖、第 3A至3H圖、第4A至4G圖、第5A至5D、第6圖、第 7A及7B圖 '第8A及8B圖、第9圖、第10圖、第11A 及11B圖、第12A及12B圖、以及第13A及13B圖來敍 述本發明一實施例之半導體裝置的結構及閘極絕緣層。 <半導體裝置的電路組態> 第1圖描繪半導體裝置之電路組態的實例。該半導體 裝置包含使用除了氧化物半導體外之材料的電晶體160, 以及使用氧化物半導體的電晶體1 62。在第1圖中，爲清 楚說明使用於電晶體1 62之氧化物半導體，將以參考符號 OS來加以表示。 電晶體1 60的閘極電極係電性連接至電晶體1 62之源 -15- 201140758 極電極或汲極電極的其中一者。第一導線（第一線，亦稱 爲源極線）係電性連接至電晶體160的源極電極。第二導 線（第二線，亦稱爲位元線）係電性連接至電晶體1 60的汲 極電極。第三導線（第三線，亦稱爲第一信號線）係電性連 接至電晶體162之源極電極或汲極電極的其中另一者。第 四導線（第四線，亦稱爲第二信號線）係電性連接至電晶體 162的閘極電極。 因爲相較於使用氧化物半導體的電晶體，使用除了氧 化物半導體外之材料的電晶體160可更高速度地操作，所 以所儲存的資料可藉由使用電晶體1 60而予以高速地讀取 。此外，使用氧化物半導體的電晶體162具有極低的截止 狀態電流之特性。針對該理由，電晶體1 60之閘極電極的 電位可藉由關閉電晶體1 62而保持極長的時間。 資料的寫入，保持，及讀取可使用可保持閘極電極之 電位的優點而以下文所敍述的方式來予以執行》 首先，將敍述資料的寫入和保持。首先，第四導線的 電位係設定爲使電晶體1 62開啓的電位，以致使電晶體 162開啓。因此，可將第三導線的電位供應至電晶體160 的閘極電極（寫入）。之後，第四導線的電位係設定爲使電 晶體162關閉的電位，以致電晶體162關閉，而電晶體 1 60之閘極電極的電位可藉以保持（保持）。 因爲電晶體1 62的截止狀態電流極低，所以可長時間 地保持電晶體1 60之閘極電極的電位。例如，當電晶體 1 60之閘極電極的電位係電晶體1 60開啓之電位時，則可 -16- 201140758 長時間地保持電晶體1 60的導通狀態。另一方面，當電晶 體1 60之閘極電極的電位係電晶體1 60關閉之電位時，則 可長時間地保持電晶體1 60的截止狀態。 其次，將敍述資料之讀取。當預定的電位（低電位）係 在其中電晶體1 60的導通狀態或截止狀態被如上述地保持 於該處的狀態中供應至第一導線時，第二導線的電位會根 據電晶體1 60是否導通或截止而變化。例如，當電晶體 1 60導通時，第二導線的電位係依據第一導線的電位而變 化。對照地，當電晶體1 60截止時，第二導線的電位並不 改變。 在此方式中，第二導線的電位係與其中保持資料之狀 態中的預定電位相比較，資料可藉以讀出。 接著，將敍述資料之重寫入。資料的重寫入係以與資 料的寫入及保持之方式相似的方式而執行。也就是說，第 四導線的電位係設定爲使電晶體1 62開啓的電位，以致使 電晶體1 62開啓。因此，可將第三導線的電位（用於新的 資料之電位）供應至電晶體1 6 0的閘極電極。之後，第四 導線的電位係設定爲使電晶體1 6 2關閉的電位，以致使電 晶體1 62關閉，而新的資料可藉以儲存。 在依據本發明的半導體裝置中，資料可藉由如上述地 再寫入資料而被直接地重寫入。由於該理由的緣故，並不 需要快閃記憶體或其類似物所必要的拭除操作，以致可防 止因爲拭除操作所引起之操作速度的降低。也就是說，可 實現半導體裝置的高速操作。 -17- 201140758 雖然在上述說明中使用其中電子係 電晶體，但不用多說地，可使用其中電 通道電晶體而取代η通道電晶體。 進一步地，可添加任何其他的組件 ，可將電容器連接至電晶體1 6 0的閘極 的源極電極或汲極電極，使得可改善電 <半導體裝置的平面結構及橫剖面結構> 第2Α及2Β圖描繪第1圖中所描繪 構的實例。第2Α圖描繪該半導體裝置 2Β圖描繪該半導體裝置的平面視圖。凳 第2 Β圖中之線A 1 - A 2及線Β 1 - Β 2的榜 2B圖中所描繪的半導體裝置包含使用 外之材料的電晶體160於下方部分中， 導體的電晶體162於上方部分中。雖然 係η通道電晶體，但可使用p通道電晶 通道做爲電晶體1 60係容易的。 電晶體160包含：通道形成區1Π 導體材料的基板100中；雜質區114及 該等區域可共同地簡稱爲雜質區），係 成區1 1 6夾在中間：閘極絕緣層1 08， 區1 1 6之上；閘極電極1 1 〇，係設置於 上；以及源極電極或汲極電極的其中一 電極或汲極電極的另一者1 3 Ob係電性遺 多數載子的η通道 洞係多數載子的ρ 至上述結構。例如 丨電極或電晶體162 位變動的容許度。 的半導體裝置之結 的橫剖面，以及第 $ 2Α圖對應於沿著 !剖面。第2Α及第 除了氧化物半導體 以及使用氧化物半 電晶體1 6 0及1 6 2 j體。尤其，使用Ρ ;，係設置於包含半 高濃度雜質區120( 設置以便使通道形 係設置於通道形成 閘極絕緣層1 〇 8之 者130a及該源極 i接至雜質區1 1 4。 -18- 201140758 側壁絕緣層1 1 8係設置於閘極電極1 1 〇的側表 高濃度雜質區1 20係配置於當在橫剖面視圖中觀察 與側壁絕緣層1 1 8重疊之基板1 00的區域中。金屬 區124係配置於高濃度雜質區120之上。元件隔離 106係設置於基板100上，以便圍繞電晶體160。 緣層126及層間絕緣層128係設置以便覆蓋電晶體 源極及汲極電極130a及130b各係透過形成於層間 126及128中的開口，而電性連接至金屬化合物區 也就是說，源極及汲極電極130a及130b各係透過 合物區124，而電性連接至高濃度雜質區120及 114。以類似於與源極及汲極電極130a及130b之 置的電極1 3 0 c係電性連接至閘極電極1 1 0。 電晶體162包含：閘極電極136d，係設置於層 層1 2 8之上；閘極絕緣層1 3 8，係設置於閘極電極 上；氧化物半導體140，係設置於閘極絕緣層138 以及源極電極及汲極電極的其中一者142a及該源 或該汲極電極的另一者1 42b，係設置於氧化物半 14〇之上，且電性連接至氧化物半導體層140。 閘極電極136d係設置以便嵌入在形成於層間 1 2 8之上的絕緣層1 3 2中。與閘極電極1 3 6 d相似地 136a、電極136b、及電極136c係分別形成與源極 電極130a、源極及汲極電極130b、及電極130c接 保護絕緣層1 44係設置於電晶體1 62之上，以 化物半導體層1 40的一部分接觸。層間絕緣層1 46 面上。 時並不 化合物 絕緣層 層間絕 【160° 絕緣層 124 ° 金屬化 雜質區 方式設 間絕緣 1 36d 之 之上； 極電極 導體層 絕緣層 電極 及汲極 frtm 觸。 便與氧 係設置 -19- 201140758 於保護絕緣層144之上。到達源極或汲極電極142a或源 極或汲極電極1 42b的開口係形成於保護絕緣層1 44及層 間絕緣層146之中。電極1 50d或電極150e係透過個別的 開口而與源極及汲極電極142a及源極或汲極電極142b接 觸。與電極150d及150e相似地，電極150a、電極150b 、及電極1 50c係透過設置於閘極絕緣層1 3 8、保護絕緣層 1 44、及層間絕緣層146中的開口，而分別形成與電極 136a、電極136b、及電極136c接觸。 較佳的是，氧化物半導體層140係高度純化的氧化物 半導體層，其中諸如氫的雜質係充分地去除。更明確地說 ，在該氧化物半導體層〗40中之氫的濃度係5xl019原子/ 立方公分或更少，較佳地，5xl018原子/立方公分或更少 ，更佳地，5x1 017原子/立方公分或更少。此外，該氧化 物半導體層1 40較佳地包含足夠數量的氧，使得由於氧之 不足的缺陷可降低。具有充分降低之氫濃度而高度純化的 氧化物半導體層140具有小於lxlO12/立方公分，較佳地 ，lxlO11/立方公分或更少的載子濃度。具有優異的截止狀 態電流之特徵的電晶體162可透過變成本徵或實質上本徵 之此氧化物半導體的使用而獲得。例如，當汲極電壓Vd 係+1V或+10V且閘極電壓Vg係在-5V至-20V的範圍之中 時，截止狀態電流係lxl〇_13A或更少。使用藉由氫濃度充 分降低而高度純化的氧化物半導體層1 40來降低電晶體 1 62的截止狀態電流，則具有新穎結構的半導體裝置可藉 以實現。注意的是，在氧化物半導體層140中之氫的濃度 -20- 201140758 係藉由二次離子質譜測定法（SIMS)而測量。 絕緣層1 52係設置於層間絕緣層146之上。電極154a ，電極154b，電極154c，及電極154d係設置以便嵌入於 絕緣層152之中。電極154a係與電極15〇a接觸。電極 1 54b係與電極1 50b接觸。電極1 54c係與電極1 50c及電 極150d接觸。電極154d係與電極150e接觸。 也就是說，在第2A及2B圖中所描繪的半導體裝置中 ，電晶體1 60的閘極電極1 1 0與電晶體1 62的源極及汲極 電極 142a 係透過電極 130c、136c、150c、154c、及 150d 而電性連接。 <半導體裝置的製造方法> 接著，將敍述半導體裝置之製造方法的實例。首先， 將參照第3A至3H圖來敍述在下方部分中之電晶體160 的製造方法於下文，且然後，參照第4A至4G圖及第5A 至5D圖來敍述在上方部分中之電晶體162的製造方法。 <下方電晶體的製造方法> 首先，製備包含半導體材料的基板1〇〇(請參閱第3A 圖）。做爲包含半導體材料的基板100，可使用由矽、碳化 矽、或其類似物所製成之單晶半導體基板或多晶半導體基 板；由矽鍺或其類似物所製成之化合物半導體基板；SOI 基板；或其類似物。在實施例1之中，將敍述使用單晶矽 基板做爲包含半導體材料之基板1 00的實例。大致地， -21 - 201140758 “SOI基板”之用語意指其中矽半導體層係設置於絕緣表面 之上的基板；然而，在此說明書及其類似者之中，“SOI 基板”之用語在其種類中亦包含其中使用除了矽之外的材 料所所形成的半導體層係設置於絕緣表面之上的基板。也 就是說，包含於“SOI基板”之中的半導體層並未受限於矽 半導體層。該“SOI基板”亦在其種類中包含諸如設置有半 導體層之玻璃基板而具有絕緣層設置於其間的絕緣基板。 用作形成元件隔離絕緣層之罩幕的保護層1 02係形成 於基板100之上（請參閱第3A圖）。做爲保護層102，例如 可使用利用氧化矽、氮化矽、氧化氮化矽、或其類似物所 形成的絕緣層。在此步驟之前或之後，可將給予η型導電 性的雜質元素或給予ρ型導電性的雜質元素添加至基板 1〇〇’以便控制電晶體的臨限電壓。當包含於基板100中 的半導體材料係矽時，可使用磷、砷、或其類似物做爲給 予η型導電性的雜質；可使用硼、鋁、鎵、或其類似物做 爲給予ρ型導電性的雜質。 接著，藉由使用保護層102做爲罩幕之蝕刻法來去除 並未覆蓋有保護層102的區域中（在暴露的區域中）之基板 1〇〇的—部分。因而，形成隔離的半導體區1〇4(請參閱第 3 Β圖）。做爲蝕刻法，較佳地執行乾蝕刻法，但亦可執行 濕蝕刻法。蝕刻氣體及蝕刻劑可根據將被蝕刻之層的材料 而適當地選擇。 然後’形成絕緣層以便覆蓋半導體區1 04，且選擇性 地去除與半導體區丨〇4重疊之區域中的絕緣層，以致使元 -22- 201140758 件隔離絕緣層1 0 6形成（請參閱第3 B圖）。該絕緣層係使 用氧化矽，氮化矽，氧化氮化矽，或其類似物而形成。做 爲用以去除該絕緣層之方法，可使用蝕刻處理及諸如CMP 之硏磨處理的任一者。保護層102係在半導體區104的形 成之後或在之元件隔離絕緣層106的形成之後被去除。 接著，形成絕緣層於半導體區104之上，且形成包含 導電材料之層於該絕緣層之上。 該絕緣層用作閘極絕緣層，且較佳地具有使用藉由 CVD法、濺鍍法、或其類似方法所形成之包含氧化矽、氧 化氮化矽、氮化矽、氧化給、氧化鋁、氧化鉬、或其類似 物的膜之單層結構或堆疊層結構。選擇性地，該絕緣層可 以以使得半導體區104的表面係藉由高密度電漿處理或熱 氧化處理而氧化或氮化的方式來加以形成。高密度電漿處 理可使用例如諸如He、Ar、Kr、或Xe之稀有氣體，及諸 如氧、氮、氧化氮、氨、或氫之氣體的混合氣體而執行。 在該絕緣層的厚度上並無特殊的限制；例如，該絕緣層可 具有大於或等於1奈米（nm)且小於或等於100奈米（nm)的 厚度。 包含導電材料之層可使用諸如鋁、銅、鈦、鉅、或鎢 之金屬材料而形成。包含導電材料之層亦可使用諸如包含 導電材料之多晶矽的半導體材料而形成》在用以形成包含 導電材料之層的方法上並無特殊的限制；可使用諸如蒸鍍 法’ CVD法’濺鍍法，或旋塗法之各式各樣的膜形成方法 。實施例1中所敍述的係其中使用金屬材料而形成包含導 -23- 201140758 電材料之層的情況之實例。 之後，選擇性地蝕刻絕緣層及包含導電材料之層，以 致使閘極絕緣層1 08及閘極電極1 1 0形成（請參閱第3 C圖 )° 其次，形成覆蓋閘極電極1 1 0的絕緣層1 1 2(請參閱第 3C圖）。然後，將磷（P)、砷（As)、或其類似物添加至半導 體區104，以致使具有淺接面深度的雜質區114形成於基 板1〇〇之中（請參閱第3C圖）。雖然爲了要形成η通道電 晶體而在實施例1中添加磷或砷，但在形成ρ通道電晶體 的情況中，可添加諸如硼（Β)或鋁（Α1)之另一雜質元素。透 過雜質區114的形成，通道形成區116可形成於閘極絕緣 層108下面的半導體區104之中（請參閱第3C圖）。所添 加之雜質的濃度可適當地設定；較佳的是，當半導體元件 的尺寸係極端地減少時，濃度增加，而可藉以抑制短通道 效應。在實施例1中，雜質區1 1 4係在絕緣層1 1 2的形成 之後形成；或者，絕緣層112可在雜質區114的形成之後 形成。 接著，形成側壁絕緣層1 1 8(請參閱第3D圖）。絕緣層 係形成以便覆蓋絕緣層1 1 2，且然後，接受高度各向異性 蝕刻，因而，該側壁絕緣層1 1 8可以以自行對齊的方式形 成。此時，較佳地部分蝕刻該絕緣層1 1 2，使得閘極電極 的頂部表面及雜質區114的頂部表面暴露。 然後，形成絕緣層以便覆蓋閘極電極11 〇、雜質區 1 1 4、側壁絕緣層1 1 8、及其類似物。接著，將磷（P) '砷 -24- 201140758 (As)、或其類似物添加至其中絕緣層與雜質區114接觸的 區域，以致使高濃度雜質區120形成（請參閱第3E圖）。 之後’將絕緣層去除，且形成金屬層122以便覆蓋閘極電 極1 1 0、側壁絕緣層1 1 8、高濃度雜質區1 2 0、及其類似物 (請參閱第3 E圖）。可使用諸如真空蒸鍍法、濺鍍法、或 旋塗法之各式各樣的膜形成方法，以供形成金屬層122之 用。較佳的是’金屬層122係使用可與包含於半導體區 1〇4中之半導體材料反應的金屬材料而形成爲低阻金屬化 合物。該金屬材料的實例係鈦、鉬、鎢、鈷、及鈾。 接著’執行熱處理，以致使金屬層1 22與半導體材料 反應。因此’形成與高濃度雜質區120接觸的金屬化合物 區124(請參閱第3F圖）。當閘極電極1 1〇係使用多晶矽或 其類似物而形成時，則金屬化合物區亦形成於閘極電極 11〇與金屬層122接觸的區域中。 做爲熱處理，例如可使用透過閃光燈的照射。雖然無 需多言的是，可使用另外的熱處理方法，但較佳地，係使 用可極短時間達成熱處理的方法，以便在金屬化合物的形 成中改善化學反應的可控制性。金屬化合物區係藉由金屬 材料與半導體材料的反應而形成，且具有足夠高的導電率 。該等金屬化合物區可適當地降低電阻及改善元件特徵。 金屬層122係在形成金屬化合物區124之後被去除。 其次’形成層間絕緣層1 26及層間絕緣層1 28，以便 覆蓋透過上述步驟所形成的組件（請參閱第3 G圖）。層間 絕緣層1 2 6及1 2 8可使用諸如氧化矽、氧化氮化矽、氮化 -25- 201140758 矽、氧化飴、氧化鋁、或氧化鉬的無機絕緣材料而形成。 選擇性地，可使用諸如聚醯乙胺或丙烯酸之有機絕緣材料 。雖然使用層間絕緣層1 26及層間絕緣層1 28的雙層結構 於實施例1中，但層間絕緣層的結構並未受限於此結構。 在層間絕緣層1 2 8的形成之後，較佳地，透過C Μ P、飽刻 法、或其類似方法而使層間絕緣層1 2 8的表面平坦化。 然後，形成到達金屬化合物區1 2 4的開口於層間絕緣 層之中，且形成源極及汲極電極130a及130b於該等開口 之中（請參閱第3H圖）。例如，源極及汲極電極130a及 1 3 Ob可以以此方式而形成，亦即，導電層係藉由P VD法 、CVD法、或其類似方法而形成於包含開口的區域中，且 然後，部分之導電層係藉由蝕刻法、CMP、或其類似方法 而去除的方式。 在其中源極及汲極電極13 0a及13 0b係藉由去除部分 導電層而形成的情況中，較佳地執行使得表面平坦化的處 理。例如，當薄的鈦膜或薄的氮化鈦膜係形成於包含開口 的區域中，且鎢膜係隨後形成以便嵌入於該等開口之中時 ，可去除該鎢膜、鈦膜、氮化鈦膜、或其類似物的不必要 部分，且可藉由隨後的CMP來改善表面的平坦性。藉由 以此方式而使包含源極及汲極電極130a及130b的表面平 坦化，則可在稍後後的步驟中有利地形成電極 '導線、絕 緣層、半導體層、或其類似物。 雖然在此僅顯示源極及汲極電極130a及130b與金屬 化合物區124接觸，但亦可在此步驟中形成與閘極電極 -26- 201140758 110及其類似物接觸的電極（例如，在第2A圖中之電極 130c)。在使用於源極及汲極電極130a及130b的材料上 並無特殊的限制；可使用各式各樣的導電材料。例如，可 使用諸如鉬、鈦、鉻、鉬、鎢、鋁、銅、鉸、或銃之導電 材料。 透過上述步驟，可形成使用包含半導體材料之基板 100的電晶體160。進一步地，可在上述步驟之後形成電 極、導線、絕緣層、或其類似物。當導線具有包含層間絕 緣層及導電層之堆疊層結構的多層結構時，則可提供高度 積體的半導體裝置。 <上方電晶體的製造方法> 其次，將參照第4A至4G圖及第5A至5D圖來敍述 用以製造電晶體162於層間絕緣層128之上的步驟。在描 繪用以製造電極、電晶體1 62、及其類似物於層間絕緣層 128上之步驟的第4A至4G圖及第5A至5D圖中，將省 略配置於電晶體162之下面的電晶體160及其類似物。 首先，形成絕緣層1 3 2於層間絕緣層1 2 8、源極及汲 極電極130a及13 0b、及電極130c之上（請參閱第4A圖） 。該絕緣層132可藉由PVD法，CVD法，或其類似方法 而形成。該絕緣層1 3 2可使用諸如氧化矽，氧化氮化矽， 氮化矽，氧化給，氧化鋁，或氧化鉅之無機絕緣材料而形 成。 其次，形成到達源極及汲極電極1 3 0a及1 3 Ob以及電 -27- 201140758 極130c的開口於該絕緣層132中。此時，開口亦形成於 其中將於稍後形成閘極電極1 3 6 d的區域中。然後，形成 導電層134以便嵌入於該開口之（請參閱第4B圖）。該等 開口可藉由使用罩幕或其類似物的蝕刻法而形成。該罩幕 可藉由使用光罩或其類似物之曝光而形成。濕蝕刻法或乾 鈾刻法可使用做爲該蝕刻法；就微製造而言，較佳地，係 使用乾蝕刻法。導電層134可藉由諸如PVD法或CVD法 之膜形成方法而形成。例如，該導電層1 3 4可使用諸如鉬 、鈦、鉻、鉬、鎢、鋁、銅、鈸、或钪之導電材料，或任 何該等材料的合金或化合物（例如，氮化物）而形成。 更明確地說，可使用例如其中薄的鈦膜係藉由PVD 法而形成於包含開口的區域中，以及薄的氮化鈦膜係藉由 CVD法而形成，且然後，使鎢膜形成以便嵌入於該等開口 之中的方法。藉由PVD法所形成的鈦膜具有減少氧化物 膜於與下方電極（在此，源極及汲極電極130a及13 0b，電 極130c，及其類似物）之介面處，以降低與該等下方電極 之接觸電阻的功能。在鈦膜的形成之後所形成的氮化鈦膜 具有防止導電性材料之擴散的阻障功能。銅膜可在鈦，氮 化鈦，或其類似物之阻障膜的形成之後藉由電鍍法而形成 〇 在形成導電層134之後，導電層134的一部分係藉由 蝕刻法、CMP、或其類似方法而予以去除，以致使絕緣層 132暴露，且使電極136a、136b、及136c以及閘極電極 136d形成（請參閱第4C圖）。當電極136a、136b、及136c -28- 201140758 以及閘極電極136d係藉由去除導電層134的一部分而形 成時，則較佳地執行使得表面平坦化之處理。藉由以此方 式而使絕緣層132，電極136a、136b、及136c，以及閘極 電極136d之該等表面平坦化，則可在稍後的步驟中有利 地形成電極、導線、絕緣層、半導體層、或其類似物。 其次，形成閘極絕緣層1 3 8以便覆蓋絕緣層1 3 2，電 極136a、136b、及136c，以及閘極電極136d(請參閱第 4D圖）。該閘極絕緣層138可藉由CVD法，濺鍍法，或其 類似方法而形成。較佳地，該閘極絕緣層1 3 8包含氧化矽 、氮化矽、氮氧化矽、氧化氮化矽、氧化鋁、氧化給、氧 化鉬、或其類似物。注意的是，閘極絕緣層1 3 8可具有單 層之結構或堆疊層的結構。例如，閘極絕緣層1 3 8可使用 氮氧化矽而藉由使用矽甲烷（SiH4)、氧、及氮做爲源氣體 的電漿CVD法來予以形成。在閘極絕緣層138的厚度上 並無特殊的限制；例如，閘極絕緣層1 3 8可具有大於或等 於10奈米且小於或等於5 00奈米的厚度。在使用堆疊層 之結構的情況中，例如較佳的是，該閘極絕緣層1 3 8係具 有大於或等於5〇奈米且小於或等於200奈米之厚度的第 一閘極絕緣層，與在該第一閘極絕緣層上之具有大於或等 於5奈米且小於或等於300奈米之厚度的第二閘極絕緣層 的堆疊。 藉由雜質之去除而變成本徵或實質本徵之氧化物半導 體（高度純化的氧化物半導體）係相當靈敏於介面位準及介 面電荷；因此’當使用該氧化物半導體於氧化物半導體層 -29 * 201140758 時，與閘極絕緣層的介面係重要的。換言之，將與高度純 化的氧化物半導體層接觸之閘極絕緣層1 3 8需具有高的品 質。 例如，較佳地，該閘極絕緣層1 3 8係藉由使用微波 (2.45GHz)之高密度電漿CVD法而形成，因爲閘極絕緣層 138可變得密質，且可具有高的耐壓及高的品質。當高度 純化的氧化物半導體層與高品質的閘極絕緣層彼此互相地 密接時，則可降低介面位準且可使介面特徵有利。 不用多說地，即使當使用高度純化的氧化物半導體層 時，可使用諸如濺鍍法或電漿CVD法之另外的方法，只 要可形成具有高品質的絕緣層做爲閘極絕緣層即可。可使 用其中與氧化物半導體之介面的品質及特徵係透過在絕緣 層的形成後所執行之熱處理來加以改善的絕緣層。總之， 係形成具有有利的膜品質做爲閘極絕緣層1 3 8且可降低與 氧化物半導體層之介面位準密度以形成有利介面的絕緣層 做爲閘極絕緣層1 3 8。 在85t透過2xl06V/cm之12小時的閘極偏壓一溫度 應力測試（BT測試）中，若將雜質添加至氧化物半導體時， 在雜質與氧化物半導體的主要成分間之鍵結會由於高的電 場（B :偏壓）及高的溫度（T :溫度）而斷裂，且所產生的懸 浮鍵會導致臨限電壓（Vth.)的漂移。 對照地，氧化物半導體的雜質（尤其是氫和水）應盡可 能多地降低，且在氧化物半導體與閘極絕緣層之間的介面 特徵應如上述地製成有利，則可藉以獲得即使透過BT測 -30- 201140758 試亦係穩定的電晶體。 接著，形成氧化物半導體層於閘極絕緣層1 3 8的上面 ，且藉由諸如使用罩幕的蝕刻法之方法來予以處理，使得 可形成島狀氧化物半導體層140(請參閱第4E圖）。 做爲氧化物半導體層，可使用利用以下之任一者的氧 化物半導體層：諸如In-Sn-Ga-Zn-Ο基金屬氧化物之四成 分的金屬氧化物；諸如In-Ga-Ζη-Ο基金屬氧化物，In-Sn-Ζη-0基金屬氧化物，In-Al-Zn-Ο基金屬氧化物，Sn-Ga-Ζη-0基金屬氧化物，Al-Ga-Ζη-Ο基金屬氧化物，或Sn-Al-Ζη-Ο基金屬氧化物之三成分的金屬氧化：諸如In-Zn-〇基金屬氧化物，Sn-Zn-Ο基金屬氧化物，Al-Ζη-Ο基金 屬氧化物，Zn-Mg-Ο基金屬氧化物，Sn-Mg-Ο基金屬氧化 物，或In-Mg-Ο基金屬氧化物之二成分的金屬氧化物：或 In-Ο基金屬氧化物，Sn-O基金屬氧化物，或Zn-O基金屬 氧化物。Si2可包含於上述的氧化物半導體層之中。 做爲氧化物半導體層，可使用藉由InMO3(ZnO)m(m>0) 所表示的薄膜。在此，Μ代表選擇自Ga、A1、Μη、及Co 之一或更多個金屬元素。例如，Ga、Ga和Al、Ga和Μη、Ga 和Co、或其類似物可使用做爲M。在藉由InMO3(ZnO)m(m>0) 所表示的氧化物半導體膜中，包含Ga做爲Μ之氧化物半 導體係稱爲In-Ga-Zn-0基氧化物半導體，且該In-Ga-Zn-〇基氧化物半導體的薄膜稱爲In-Ga-Ζη-Ο基氧化物半導體 (In-Ga-Zn-Ο基非晶膜）或其類似物。 在實施例1中，做爲氧化物半導體層之非晶氧化物半 -31 - 201140758 導體層係藉由使用用以沈積In-Ga-Ζη-Ο基氧化物半導體 靶極的濺鍍法而形成。對非晶氧化物半導體層之矽的添加 可抑制該層的晶體化；因此，氧化物半導體層可使用包含 2至10重量百分比之Si 02的靶極而形成。 做爲使用於藉由濺鍍法而形成氧化物半導體層的靶極 ，例如可使用包含氧化鋅做爲其主要成分的金屬氧化物靶 極。此外，例如可使用用以沈積包含In、Ga、及Zn氧化 物半導體的靶極（ln203: Ga203: ZnO=l : 1 : 1[克分子比] 及In : Ga : Zii=l : 1 : 0.5[克分子比])。進一步選擇性地 ，可使用用以沈積包含In、Ga、及Zn之氧化物半導體的 革巴極（In2〇3 : Ga2〇3 : ZnO=l : 1 : 2[克分子比]或 Ιη203 : Ga2〇3: ZnO=l : 1 : 4[克分子比])。用以沈積氧化物半導 體之靶極的充塡率係大於或等於90%且小於或等於1〇〇% ，較佳地，大於或等於95%(例如，99.9%)。密質氧化物 半導體層係使用用於以高充塡率來沈積氧化物半導體之靶 極而形成。 較佳地，其中形成氧化物半導體層的氛圍係稀有氣體 (典型地’氬）氛圍、氧氛圍、或包含稀有氣體（典型地，氬 )及氧之混合氛圍。特定地，例如較佳地使用高純度氣體 ’其中諸如氫、水 '氫氧基、或氧化物之雜質被去除至百 分之幾（較佳地，十億分之幾）的濃度。 在形成氧化物半導體層中，基板係保持於維持在降低 壓力的處理室之中，且基板溫度係設定爲loot至60(TC ，較佳地’ 200 °C至400 °C。該氧化物半導體層係在當加熱 -32- 201140758 基板時的同時被形成，以致可降低氧化物半導體層的雜質 濃度。此外，亦可降低由於濺鍍法所造成的損壞。然後， 將去除氫及水的濺鍍氣體引入至正在去除殘留水分的處理 室內，且使用金屬氧化物做爲靶極，以致使氧化物半導體 層形成。爲了要求去除留在處理室中的水分，較佳地使用 儲氣真空泵。例如，可使用低溫栗、離子泵、或鈦升華泵 。抽空單元可爲設置有冷凝系統的渦輪泵。在透過低溫泵 而抽空的沈積室中，例如係去除氫原子及諸如水（h2o)之 包含氫原子的化合物（且亦較佳地去除包含碳原子的化合 物）；因而，可藉以降低形成於沈積室中之氧化物半導體 層的雜質濃度。 例如，氧化物半導體層可在以下情形下被形成：基板 與靶極間之距離係100毫米；壓力係0.6帕（Pa):直流 (DC)功率係0.5kW ;以及氛圍係氧（氧之流動速率比係 100%)。較佳地，使用脈波直流（DC)電源供應器，因爲在 膜沈積之中所產生的粉狀物質（亦稱爲粒子或灰塵）可降低 以及厚度分佈會均勻。該氧化物半導體層的厚度係大於或 等於2奈米且小於或等於200奈米，較佳地，大於或等於 5奈米且小於或等於30奈米。適當的厚度會根據氧化物半 導體材料而有所不同；該厚度係根據將被使用之材料而適 當地設定。 在氧化物半導體層係藉由濺鍍法而形成之前，較佳的 是，在閘極絕緣層138之表面上的灰塵係藉由其中引入氬 氣體且產生電漿之逆濺鍍法而予以去除。在此，與其中離 -33- 201140758 子和濺鍍靶極碰撞的正規濺鍍法對照地，該逆濺鍍法係其 中離子與將被處理的表面碰撞使得該表面被修正的方法。 用以使離子與將被處理的表面碰撞之方法的實例係其中， 在氬氛圍中將高頻電壓施加至該表面使得電漿產生於基板 附近的方法。可使用氮氛圍，氯氛圍，氧氛圍，或其類似 氛圍來取代氬氛圍。 做爲氧化物半導體層的蝕刻方法，可使用乾蝕刻法或 濕蝕刻法。不用多說，可將乾蝕刻法及濕蝕刻法結合而使 用。蝕刻條件（例如，蝕刻氣體或蝕刻溶液，蝕刻時間， 及溫度）係根據材料而適當設定，以致可將氧化物半導體 層蝕刻成爲所欲的形狀。 使用於乾蝕刻法之蝕刻氣體的實例係包含氯之氣體（ 諸如，氯氣（Cl2)，氯化硼（BC13)，氯化矽（SiCl4)，或四氯 化碳（CC14)之氯基氣體）。選擇性地，可使用包含氟之氣體 (諸如，氟化碳（cf4)，氟化硫（SF6)，氟化氮（NF3)，或三氟 甲烷（CHF3)之氟基氣體），溴化氫（HBO，氧氣（02)，添加 諸如氦（He)或氬（Ar)之稀有氣體的任一該等氣體，或其類 似物。 做爲乾蝕刻法，可使用平行板RIE(反應性離子蝕亥!J ) 法或ICP(電感耦合式電漿）蝕刻法。爲了要將氧化物半導 體層蝕刻成爲預定的形狀，可適當地設定蝕刻條件（例如 ，施加至線圈電極之電功率的數量，施加至基板側電極之 電功率的數量，以及在基板側的電極溫度）。 做爲使用於濕蝕刻法的蝕刻劑，可使用磷酸、醋酸、 -34- 201140758 及硝酸的混合溶液，過氧化氫氨混合液（3 1重量百分比之 過氧化氫溶液：28重量百分比之氨溶液：水=5: 2: 2)， 或其類似物。同樣地，亦可使用諸如IΤ Ο 0 7 N之蝕刻劑（由 Kanto Chemical Co., Inc·所生產）。 接著，較佳地，執行第一熱處理於該氧化物半導體層 之上。該氧化物半導體層可透過第一熱處理而脫水或脫氫 。第一熱處理的溫度係高於或等於300 °C且低於或等於 750°C，較佳地高於或等於400°C且低於基板的應變點。例 如，可將基板引入至其中使用電阻加熱元件或其類似物的 電爐之內，且使該氧化物半導體層在氮氛圍中接受450°C 之熱處理1小時。在該熱處理之期間，該氧化物半導體層 140並未暴露至空氣，以致可防止水和氫的進入。 熱處理設備並未受限於電爐，且可爲用以藉由來自諸 如加熱之氣體的媒質之熱輻射或熱傳導而加熱物體的設備 。例如，可使用諸如氣體快速熱退火（GRTA)設備或燈快速 熱退火（LRTA)設備之快速熱退火（RTA)設備。LRTA設備 係用以藉由來自諸如鹵素燈，金屬鹵化物燈，氙弧燈’碳 弧燈，高壓鈉燈，或高壓水銀燈之燈所發射出之光輻射（ 電磁波）而加熱物體的設備。GRTA設備係用以使用高溫氣 體來執行熱處理的設備。做爲該氣體，可使用例如氮或諸 如氬的稀有氣體之並不會由於熱處理而與物體反應的惰性 氣體。 例如，做爲第一熱處理，可如下地執行GRTA處理： 基板係放置於具有6 5 0。(：至7 〇 〇 °C之高溫的惰性氣體中’ -35- 201140758 加熱數分鐘，且自惰性氣體取出。該GRTA處理致能短時 間的高溫熱處理。此外’即使當溫度超過基板的應變點時 ，仍可使用GRTA處理，因爲其係短時間的熱處理。 注意的是，該第一熱處理係較佳地執行於包含氮或稀 有氣體（例如，氦、氖、或氬）做爲其主要成分，且不包含 水、氫、及其類似物的氛圍中。例如，所引入至熱處理設 備之內的氮或諸如氦、氖、及氬之稀有氣體的純度係大於 或等於6Ν(99·9999%)，較佳地大於或等於7Ν(99·99999%) (亦即，雜質濃度係小於或等於1 ppm，較佳地，小於或等 於 0· 1 ppm)。 根據第一熱處理的情形或氧化物半導體層的材料，該 氧化物半導體層可結晶化成爲單晶或多晶。例如，氧化物 半導體層可變成具有9 0%或更大，或80%或更大之結晶度 的微晶氧化物半導體層。進一步地，根據第一熱處理的情 形或氧化物半導體層的材料，該氧化物半導體層可爲不包 晶體成分之非晶氧化物半導體層。 進一步地，在氧化物半導體層中，可將微晶（晶粒尺 寸係大於或等於1奈米且小於或等於20奈米，典型地大 於或等於2奈米且小於或等於4奈米）混合於非晶氧化物 半導體（例如，氧化物半導體層的表面）之中。 氧化物半導體層的電性特徵可藉由包含微晶於非晶半 導體中而改變。例如，當氧化物半導體層係使用用以沈積 In-G a-Ζη-0基氧化物半導體之靶極而形成時，該氧化物半 導體層的電性特徵可藉由其中使具有電性各向異性之 -36- 201140758
In2Ga2Zn〇7的晶粒配向之微晶部分的形成而改變。 特定地，例如，當晶粒係配置以致使1112〇32211〇7的c 軸垂直於氧化物半導體層的表面時，則可改善平行於該氧 化物半導體層表面之方向中的導電性，且可改善垂直於該 氧化物半導體層表面之方向中的絕緣性質。再者，此微晶 部分具有抑制諸如水或氫的雜質進入至氧化物半導體層之 內的功能。 注意的是，包含微晶部分之該氧化物半導體層可藉由 以GRTA處理未加熱氧化物半導體層的表面而形成。進一 步更佳地，該氧化物半導體層可藉由使用其中Zn的數量 係比In或Ga的數量更小之濺鍍靶極而形成。 用於氧化物半導體層140的第一熱處理可在處理成爲 島狀氧化物半導體層140之前，執行於氧化物半導體層之 上。在該情況中，於第一熱處理之後，可將基板自加熱設 備取出且執行光微影術步驟。 注意的是，因爲第一熱處理在氧化物半導體層140上 之脫水或脫氫的功效，所以可將第一熱處理稱爲脫水處理 、脫氫處理、或其類似處理。例如，該脫水處理或脫氫處 理可在形成氧化物半導體層之後，在將源極電極及汲極電 極堆疊於氧化物半導體層1 40上之後，或在將保護絕緣層 形成於源極及汲極電極上之後執行。該脫水處理或脫氫處 理可執行複數次。 其次，形成源極或汲極電極142a及源極或汲極電極 M2b爲與該氧化物半導體層14〇接觸（請參閱第4F圖）。 -37- 201140758 該源極及汲極電極142a及142b可以以此方式形成，亦即 ，形成導電層以便覆蓋氧化物半導體層1 40，且然後，予 以選擇性地蝕刻。 導電層可藉由諸如濺鍍法之PVD法，或諸如電發 CVD法之CVD法而形成。做爲導電層的材料，可使用選 擇自鋁、鉻、銅、妲、鈦、鉬、或鎢之元素；包含該等元 素之任一者做爲成分的合金；或其類似物。可使用選擇自 錳、鎂、锆、鈹、或钍之一或更多個材料。可使用與選擇 自鈦、鉬、鎢、鉬、鉻、鈸、或銃之一或更多個元素結合 的鋁。 導電層可使用導電性金屬氧化物而形成。該導電性金 屬氧化物的實例係氧化銦（Ιη203)，氧化錫（Sn02)，氧化辞 (ZnO)，氧化銦及氧化錫的合金（In203-Sn02，有時候稱爲 ITO)，氧化銦及氧化鋅的合金（Ιη203-Ζη0)，以及包含矽或 氧化矽之該金屬氧化物材料。 導電層可具有單層結構或包含二或更多層的堆疊層結 構。例如，該導電層可具有包含矽之鋁膜的單層結構，其 中鈦膜係堆疊於鋁膜之上的雙層結構，其中鈦膜、鋁膜、 及鈦膜係以此順序而堆疊的三層結構。 此處，在形成使用於蝕刻的罩幕中，較佳地使用紫外 光、KrF雷射光、或ArF雷射光以供曝光之用。 電晶體的通道長度（L)係由源極或汲極電極142a的下 方邊緣部分與源極或汲極電極142b的下方邊緣部分之間 的距離所決定。針對其中通道長度（L)係小於25奈米之情 •38- 201140758 況中的曝光，用以形成罩幕的曝光係透過極遠紫外線而執 行，該極遠紫外線的波長係數奈米至數百奈米，其係極短 的。透過極遠紫外線的曝光的解析度高，且聚焦的深度大 。由於該等理由的緣故。將於稍後形成之電晶體的通道長 度（L)可大於或等10奈米且小於或等於1 000奈米，以及 電路可更高速度地操作。此外，截止電流係極低，而可防 止功率消耗增加。 導電層和氧化物半導體層1 4 0的材料及蝕刻情形可適 當調整，使得在導電層的蝕刻中不會將氧化物半導體層 140去除。該氧化物半導體層140可在蝕刻步驟中被部分 地鈾刻，且因此，具有根據材料及蝕刻情形的刻槽部分（ 凹陷部分）。 氧化物導電層可形成於氧化物半導體層140與源極或 汲極電極142a之間及/或氧化物半導體層140與源極或汲 極電極1 42b之間。該氧化物導電層及用以形成源極及汲 極電極142a及142b的金屬層可連續地形成（連續的膜沈 積）。該氧化物導電層可作用成爲源極區或汲極區。該氧 化物半導體層可降低源極區或汲極區的電阻，使得電晶體 可高速地操作。 爲了要降低將被使用之罩幕的數目或步驟的數目，蝕 刻步驟可透過使用多色調罩幕所形成之阻體罩幕的使用而 執行，該多色調罩幕係曝光罩幕，其可透射光而具有複數 個強度。透過多色調罩幕之使用所形成的阻體罩幕具有複 數個厚度（具有似階梯形狀），且進一步地，可藉由灰化法 -39- 201140758 而改變形狀；因此，該阻體罩幕可使用於用以處理成爲不 同圖案之複數個蝕刻步驟中。也就是說，對應於至少兩種 不同圖案的阻體罩幕可藉由使用多色調罩幕而形成。因此 ，可降低曝光罩幕的數目且亦可降低對應之光微影術步驟 的數目，而可藉以簡化處理。 較佳地，在上述步驟之後，透過諸如N20、N2、或Ar 之氣體的使用而執行電漿處理。此電漿處理可去除附著在 氧化物半導體層之暴露表面上的水或其類似物。可執行使 用氧及氬之混合氣體的電漿處理。 接著，無需暴露至空氣而將保護絕緣層144形成爲與 氧化物半導體層140的一部分接觸（請參閱第4G圖）。 該保護絕緣層144可藉由諸如濺鍍法之可防止諸如水 及氫的雜質混合至保護絕緣層144的方法而適當地形成。 保護絕緣層144具有至少1奈米的厚度。保護絕緣層144 可使用氧化矽、氮化矽、氧氮化矽、氧化氮化矽、或其類 似物而形成。保護絕緣層144可具有單層之結構或堆疊層 的結構。在形成保護絕緣層1 4 4中的基板溫度係較佳地高 於或等於室溫，且低於或等於3 00 °C。較佳地，用以形成 保護絕緣層I44的氛圍係稀有氣體（典型地，氬）氛圍、氧 氛圍、或包含稀有氣體（典型地，氬）和氧的混合氛圍。 包含於保護絕緣層1 44中的氫會導致該氫進入至氧化 物半導體層之內，或提取該氧化物半導體層之中的氧，而 可能減低背通道側之氧化物半導體層的電阻，且可能形成 寄生通道。因此，在形成保護絕緣層144中不使用氫，使 -40- 201140758 得保護絕緣層144盡可能包含少的氫。 此外，爲了不使氫、氫氧基、或水包含於氧化物半導 體層140及保護絕緣層1 44之中，較佳地，形成保護絕緣 層144且同時去除留在處理室中的水。 爲了要去除留在處理室中的水分，較佳地使用儲氣真 空泵。例如，較佳地使用低溫泵、離子泵、或鈦升華泵。 抽空單元可爲設匱有冷凝系統的渦輪泵。在透過低溫泵而 抽空的沈積室中，例如係去除氫原子及諸如水（H20)之包 含氫原子的化合物；因而，可降低形成於沈積室中之保護 絕緣層1 44的雜質濃度。 做爲使用以形成保護絕緣層1 44的濺鍍氣體，較佳地 使用高純度氣體，其中諸如氫、水、氫氧基、或氫化物之 雜質被去除至百萬分之幾（較佳地，十億分之幾）的濃度。 其次，第二熱處理係較佳地執行於惰性氣體氛圍或氧 氣體氛圍之中（較佳地，在2 0 0 °C至4 0 0 °C，例如在2 5 0 °C 至3 5 0°C )。例如，第二熱處理係在氮氛圍中執行於2 5 0°C ，1小時。該第二熱處理可降低電晶體之電性特徵中的變 化。 進一步地，熱處理可在空氣中執行於100 °C至200 t ，1小時至3 0小時。比熱處理可執行於固定的溫度；選擇 性地，可重複地執行以下之加熱溫度的改變複數次：該加 熱溫度係自室溫增加至高於或等於1 〇〇 °C且低於或等於 200 °c之溫度；然後’降低至室溫。此熱處理可在形成保 護絕緣層之前執行於降低壓力之下。熱處理時間可在降低 -41 - 201140758 壓力之下縮短。例如，此熱處理可取代第二熱處理而執行 ，或可在第二熱處理之前或之後執行。 接著，形成層間絕緣層146於保護絕緣層144之上（ 請參閱第5A圖）。該層間絕緣層146可藉由PVD法， C VD法’或其類似方法而形成。該層間絕緣層丨46可使用 諸如氧化矽，氧化氮化矽，氮化矽，氧化給，氧化鋁，或 氧化鉬之無機絕緣材料而形成。在該保護絕緣層1 46的形 成之後，較佳地’使該保護絕緣層146的表面透過CMP、 蝕刻法、或其類似方法而平坦化。 其次，形成到達電極136a、136b、及136c以及源極 或汲極電極142a及142b的開口於層間絕緣層146、保護 絕緣層144、及閘極絕緣層138之中。然後，形成導電層 148 ’以便嵌入於該等開口之中（請參閱第5B圖）。該等開 口可藉由諸如使用罩幕之蝕刻法的方法而形成。該罩幕可 藉由諸如使用光罩之曝光的方法而形成。可使用濕蝕刻法 或乾蝕刻法做爲該蝕刻法；就微製造而言，乾蝕刻法係較 佳的。導電層148可藉由諸如PVD法或CVD法之膜形成 方法而形成。例如，該導電層1 4 8可使用諸如鉬、鈦、鉻 、鉅、鎢、鋁、銅、鈸、或銃之導電材料，或任何該等材 料的合金或化合物（例如，氮化物）而形成。 特定地，可使用例如其中薄的鈦膜係藉由PVD法而 形成於包含開口的區域中，以及薄的氮化鈦膜係藉由CVD 法而形成，且然後，使鎢膜形成以便嵌入於該等開口之中 的方法。此處，藉由PVD法所形成的鈦膜具有減少氧化 -42- 201140758 物膜於與下方電極（在此，電極136a、13 6b、及136c以及 源極或汲極電極142a及142b)之介面處，以降低與該等下 方電極之接觸電阻的功能。在鈦膜的形成之後所形成的氮 化鈦膜具有防止導電性材料之擴散的阻障功能。銅膜可在 鈦，氮化鈦，或其類似物之阻障膜的形成之後藉由電鍍法 而形成。 在形成導電層148之後，導電層148的一部分係藉由 蝕刻法、CMP、或其類似方法而予以去除，以致使層間絕 緣層 146暴露，且使電極 150a、150b、150c、150d、及 150e形成（請參閱第5C圖）。注意的是，當該等電極150a 、15 0b、150c、150d、及150e係藉由去除導電層148的 一部分而形成時，則較佳地執行使得表面平坦化之處理。 層間絕緣層146及該等電極1 50a、150b、1 50c、150d、及 1 5 Oe的表面係以此方式而平坦化，在稍後步驟中之電極、 導線、絕緣層、半導體層、或其類似物可藉以有利地形成 〇 然後，形成絕緣層152，且形成到達電極150a、150b 、1 5 0 c、1 5 0 d、及1 5 0 e的開口於絕緣層1 5 2之中。在形 成導電層以便嵌入於該等開口之後，導電層的一部分係藉 由蝕刻法、CMP、或其類似方法而予以去除。因此，可使 絕緣層152暴露且使電極154a、154b、154c、及154d形 成（請參閱第5D圖）。此步驟係與形成電極150a及其類似 物的步驟相似；因此，將不重複其之詳細說明。 在其中電晶體1 62係藉由上述方法而形成的情況中， -43- 201140758 氧化物半導體層140的氫濃度係5x1 019原子/立方公分或 更少，且電晶體162的截止狀態電流係lXl〇13A或更少。 具有優異特徵的電晶體162可藉由施加由於充分降低氫濃 度所高度純化的氧化物半導體層1 40而予以獲得。此外， 可製造出具有優異特徵，且包含使用除了氧化物半導體外 之材料而形成於下方部分中的電晶體160及使用氧化物半 導體而形成於上方部分中的電晶體162之半導體裝置。 注意的是，碳化矽（例如，4H-SiC)係可比擬氧化物半 導體的半導體材料。氧化物半導體及4H-SiC具有某些共 同點。一實例係載子密度。在室溫之氧化物半導體的本徵 載子密度係估計爲大約l(T7/cm3;此値係極低，而與4H-SiC中之載子密度（6.7xl(TM/Cm3)相似。當氧化物半導體 之該少數載子密度與矽之本徵載子密度（大約 1.4x 101()/Cm3)相較時，可易於瞭解到氧化物半導體的本徵載子 密度係有效地低。 此外，該氧化物半導體的能帶間隙係3.OeV至3.5eV ，且4H-SiC的能帶間隙係3.26eV，此意指該氧化物半導 體及碳化矽二者係寬帶隙半導體。 另一方面，在氧化物半導體與碳化矽之間具有處理溫 度之主要的差異。例如，在使用碳化矽的半導體處理中， 在1 5 00 °C至2000°C之用於摻雜物活化的熱處理係必要的 ，以致難以形成碳化矽與使用除了碳化矽外的半導體材料 所形成之半導體元件的堆疊。此係因爲半導體基板，半導 體元件，及其類似物會由於此高溫而損壞。相反地，氧化 -44- 201140758 物半導體可透過在300°C至500°C(等於或低於大約7〇(TC 最大値之玻璃躍遷溫度）之熱處理而形成；因此，半導體 元件可在積體電路係使用另一半導體材料而形成之後，使 用氧化物半導體來加以形成。 氧化物半導體具有浚越於碳化矽之優點，其中可使用 諸如玻璃基板之低熱阻的基板。此外，當與碳化矽相較時 ，氧化物半導體亦具有其中能量成本可充分降低之優點， 因爲並不需要在高溫的加熱溫度。 雖然已在氧化物半導體的性質上進行許多的硏究，但 該等硏究並不包含在能隙中充分降低局部位準本身的觀念 。依據本發明之一實施例，高度純化之半導體係藉由去除 可爲局部位準之原因的水或氫而形成。此係根據在能隙中 之局部位準本身被充分降低的觀念。因而，可製造出優異 的工業產品。 氧可在氫或水之去除的同時被去除。鑑於上述，藉由 供應氧至由於氧空缺而產生之金屬的懸浮鍵且降低由於氧 空缺的局部位準，可形成更高度純化（i型）的氧化物半導 體。例如，可將氧過量的氧化物膜形成爲與通道形成區密 接，以及可執行200°C至400°C(典型地’大約250°C)的熱 處理，則氧可藉以供應自氧化物膜，而減低由於氧空缺的 局部位準。 減低氧氛圍或充分去除氫或水的氛圍中之溫度的步驟 可跟隨在第二熱處理之後，氧可藉以供應至氧化物半導體 -45- 201140758 在氧化物半導體中的施體被認爲屬於0.1 eV至0.2 eV 之淺位準，而在由於過量氫的傳導帶、由於氧不足的深位 準、或其類似者之下。爲了要消除此缺陷，盡可能多地降 低氫且充分地供應氧的技術觀念將是正確的。 通常，氧化物半導體被視爲η型半導體；然而，依據 本發明之一實施例，i型半導體係藉由去除雜質，尤其是 水或氫，而實現。就此點而言，可謂本發明之一實施例包 含新穎的技術觀念，因爲不同於使用矽而藉由添加雜質所 形成的i型半導體。 <包含氧化物半導體之電晶體的導電機制> 將參照第6圖，第7圖，第8A及8B圖，及第9圖來 敍述包含氧化物半導體之電晶體的導電機制。注意的是， 以下說明係根據易於瞭解之理想情勢的假定，且無需一定 要反映真實的情勢。而且，應注意的是，以下說明僅係硏 討，且並不影響本發明之有效性。 第6圖係包含氧化物半導體之電晶體（薄膜電晶體）的 橫剖面視圖。氧化物半導體層（OS)係設置於閘極電極 (GEI)之上，而閘極絕緣層（GI)介於其間，且源極電極（S) 及汲極電極（D)係設置於該處之上。絕緣層係設置以便覆 蓋源極電極（S)及汲極電極（D)。 第7圖係第6圖中之A-A’剖面的能帶圖（示意圖）。在 第7圖中，黑色圓（·）及白色圓（〇）分別表示電子及電洞 ，且具有電荷（-q，+q)。就所施加至汲極電極的正電壓 -46- 201140758 (vD>0)而言，虛線顯示其中並無電壓施加至閘極電極的情 況（vG = o)，以及實線顯示其中正電壓施加至閘極電極的情 況（vG = 0)。在其中並無電壓施加至閘極電極的情況中’因 爲高的位準，所以沒有載子（電子）自電極注入至氧化物半 導體側，以致電流並不流動，而意指截止狀態。相反地， 當正電壓施加至閘極電極時，位障降低，且因此，電流流 動，而意指導通狀態。 第8A及8B圖係第6圖中之B-B’剖面的能帶圖（示意 圖）。第8A圖描繪其中正電壓（VG>0)施加至閘極電極 (GEI)且載子（電子）流動於源極電極與汲極電極之間的導通 狀態。第8B圖描繪其中負電壓（VG<0)施加至閘極電極 (GEI)且少數載子並不流動的截止狀態。 第9圖描繪真空位準與金屬的函數（φΜ)之間以及真空 位準與氧化物半導體的電子親和力（Ζ )之間的關係。 在正常溫度時，金屬中的電子會衰減且費米（Fermi)位 準係位於傳導帶之中。在另一方面，習知之氧化物半導體 係η型半導體，其中費米位準（EF)係遠離位在帶隙中間的 本徵費米位準（Ei)，且位於更靠近傳導帶。注意的是，已 知地，一部分的氫係氧化物半導體中之施體，且係致使氧 化物半導體成爲η型半導體的一因子。 相反地，依據本發明一實施例之氧化物半導體係本徵 (i型）或實質本徵之氧化物半導體，其係藉由自氧化物半 導體去除η型半導體之因子的氫且使該氧化物半導體純化 ，以致可盡可能多地防止除了氧化物半導體的主要成分外 -47- 201140758 之元素（亦即，雜質元素）包含於其中而獲得。換言之，特 性在於純化的i型（本徵）半導體或接近的半導體並非藉由 添加雜質元素，而是藉由盡可能多地去除諸如氫或水之雜 質所獲得。因此，費米位準（EF)可與本徵費米位準（Ei)相 比較。 假定氧化物半導體的帶隙（Eg)係3.15eV且電子親合力 (义）係4.3V。包含於源極電極及汲極電極中之鈦（Ti)的功 函數係實質地相等於氧化物半導體的電子親和力（X)。在 該情況中，電子之宵特基障層並未形成於金屬與氧化物半 導體之間的介面處。 同時，電子會在閘極絕緣層與純化氧化物半導體之間 的介面附近（就能量而言，其係穩定之氧化物半導體的下 方部分）移動，如第8 Α圖中所描繪地。 此外，如第8B圖中所描繪地，當負電位施加至閘極 電極（GEI)時，因爲少數載子之電洞實質地爲零，所以電 流的値係極接近零。 在此方式中，本徵（i型）或實質本徵氧化物半導體係 藉由純化以致使除了主要成分外的元素（亦即，雜質元素） 盡可能少地被包含而獲得。因此，在氧化物半導體與閘極 絕緣層之間的介面之特徵會變成明顯。針對該理由’閘極 絕緣層必須能形成與氧化物半導體之有利介面。特定地’ 較佳的是使用例如藉由使用以VHF帶至微波帶之範圍中 的電源供應頻率所產生之高密度電漿的CVD法所形成的 絕緣層，藉由濺鍍法所形成的絕緣層，或其類似物。 • 48 - 201140758 當使氧化物半導體純化且使氧化物半導體與閘極絕緣 層間之介面有利時，在其中電晶體具有例如1X1 〇4微米的 通道寬度（W)及3微米的通道長度（L)之情況中，可實現 1(Γ13Α或更少的截止狀態電流以及0.1 V/dec的副臨限擺動 (S値）（對1 0 0奈米厚之閘極絕緣層）。 氧化物半導體係如上述地純化，以便盡可能少地包含 除了主要成分之外的元素（亦即，雜質元素），使得薄膜電 晶體可以以有利的方式來操作。 <修正實例> 第10圖，第11A及11B圖，第12A及12B圖，以及 第13A及13B圖描繪半導體裝置之結構的修正實例。下文 將敍述其中電晶體162具有與上述結構不同之結構的各半 導體裝置做爲修正實例。也就是說，電晶體1 6 0之結構係 與上述結構相同。 第10圖描繪包含電晶體162之半導體裝置的實例， 其中閘極電極136d係配置於氧化物半導體層14〇的下面 ，以及源極及汲極電極l42a及142b係與該氧化物半導體 1 4 0的底部表面接觸。注意的是，平面結構可適當地改變 以對應於橫剖面；因此，此處僅顯示橫剖面。 在第10圖中的結構與第2A圖中的結構間之大的差異 在於其中氧化物半導體層14〇連接至源極或汲極電極142a 或l42b的位置。也就是說，在第2A圖中的結構之中，氧 化物半導體層1 4 0的頂部表面係與源極或汲極電極1 4 2 a -49- 201140758 及142b接觸；而在第10圖中的結構之中，氧化物半導體 層140的底部表面係與源極或汲極電極〗423及142b接觸 。此外，在接觸位置中的差異會造成其他電極、絕緣層、 及其類似物之不同的配置。各個組件的細節係與第2A及 2B圖之該等細節相同。 特定地，該半導體裝置包含：閘極電極136d，係設置 於層間絕緣層1 2 8之上；閘極絕緣層1 3 8，係設置於閘極 電極136d之上；源極或汲極電極l42a及142b,係設置於 閘極絕緣層1 3 8之上；以及氧化物半導體層1 40，係與源 極或汲極電極142a及142b的頂部表面接觸。 閘極電極1 36d係設置以便嵌入在形成於層間絕緣層 128上的絕緣層132之中。與閘極電極136d相似地，電極 136a、電極136b、及電極136c係分別形成爲與源極或汲 極電極130a、源極或汲極電極130b、及電極130c接觸。 保護絕緣層1 44係設置於電晶體1 62之上，以便與氧 化物半導體層1 40的一部分接觸。層間絕緣層1 46係設置 於保護絕緣層144之上。到達源極或汲極電極142a及 M2b的開口係形成於保護絕緣層144及層間絕緣層146之 中。電極150d及電極150e係透過個別的開口，而分別形 成爲與源極或汲極電極142a及源極或汲極電極142b接觸 。與電極150d及電極150e相似地，電極150a、150b、及 150c係透過設置在閘極絕緣層138、保護絕緣層144、及 層間絕緣層146中的開口，而分別形成爲與電極136a、 136b、及 1 36c 接觸。 -50- 201140758 絕緣層152係設置於層間絕緣層146之上。電極154a ，154b，150c，及154d係設置以便嵌入於該絕緣層152 之中。電極154a係與電極150a接觸。電極154b係與電 極15 0b接觸。電極154c係與電極150c及電極150d接觸 。電極154d係與電極150e接觸。 第11A及11B圖各描繪其中閘極電極136d係配置於 氧化物半導體層140上之結構的實例。第11A圖描繪其中 源極及汲極電極142a及142b係與氧化物半導體層140的 底部表面接觸之結構的實例。第11B圖描繪其中源極及汲 極電極142a及142b係與氧化物半導體層140的頂部表面 接觸之結構的實例。 在第11A及11B圖中之結構與在第2A及10圖中之 該等結構間之大的差異在於閘極電極1 3 6d係配置於氧化 物半導體層140之上。再者，在第11A圖中之結構與在第 1 1 B圖中之結構間之大的差異在於，其中源極及汲極電極 142a及142b係與氧化物半導體層140的底部表面或頂部 表面接觸。此外，該等差異會造成其他的電極，絕緣層， 及其類似物之不同的配置。各個組件的細節係與第2A及 2B圖以及其類似圖的該等細節相同。 特定地，第11A圖中所描繪的半導體裝置包含：源極 及汲極電極142a及142b，係設置於層間絕緣層128之上 :氧化物半導體層140，係與源極及汲極電極142a及 1 42b的頂部表面接觸；閘極絕緣層1 3 8，係設置於氧化物 半導體層1 40之上；以及閘極電極1 3 6d，係在閘極絕緣層 -51 - 201140758 138與氧化物半導體層140重疊之區域中的閘 1 3 8之上。 第11B圖中之半導體裝置包含：氧化物半導 ，係設置於層間絕緣層1 28之上；源極及汲極， 及142b，係設置成爲與氧化物半導體層140的頂 觸；閘極絕緣層1 3 8，係設置於氧化物半導體層 極及汲極電極142a及142b之上；以及閑極電極 在閘極絕緣層138與氧化物半導體層140重疊之 閘極絕緣層1 3 8之上》 注意的是，在第11A及11B圖中的結構之中 可將組件（例如，電極150a或電極154a)自第2A 或其類似圖中之結構予以省略。在該情況中，可 製造過程之簡化的二次功效。不用多說地，可在 2B圖及其類似圖中的結構中省略非本質之組件。 第12A及12B圖各描繪其中元件的尺寸係相 閘極電極136d係配置於氧化物半導體層140的 況的實例。在該情況中，用於表面之平坦度及作 所需位準係相對地適度，以致無需將導線、電極 似物形成爲被嵌入於絕緣層之中。例如，閘極賃 及其類似物可在導電層的形成之後，藉由圖案化 注意的是，雖然並未顯示於此，但電晶體1 60可 的方式而形成。 在第12A圖中的結構與在第12B圖中的結構 差異在於，其中源極及汲極電極142a及142b係 極絕緣層 體層M0 | 極 1 4 2 a 部表面接 1 4 0和源 136d ，係 區域中的 ，有時候 及2B圖 獲得諸如 第2A及 對地大且 下面之情 用範圍的 、及其類 i 極 1 36d 而形成。 以以相似 間之大的 與氧化物 -52- 201140758 半導體層1 4〇的底部表面或頂部表面接觸。此外，此 會造成其他的電極，絕緣層，及其類似物被以不同的 而配置。各個組件的細節係與第2A及2B圖以及其類 的該等細節相同。 特定地，第12A圖中之半導體裝置包含：閘極 13 6d係設置於層間絕緣層128之上；閘極絕緣層138 設置於閘極電極136d之上；源極及汲極電極142a及 ，係設置於閘極絕緣層1 3 8之上；以及氧化物半導 14〇’係與源極及汲極電極142a及142b的頂部表面 〇 第12B圖中之半導體裝置包含：閘極電極136d 設置於層間絕緣層1 28之上；閘極絕緣層1 3 8，係設 閘極電極13 6d之上；氧化物半導體層140，係設置於 絕緣層1 3 8與閘極電極1 3 6 d重疊的區域中的閘極絕 138之上；以及源極及汲極電極142a及142b，係設 爲與氧化物半導體層140的頂部表面接觸。 而且，應注意的是，在第12A及12B圖中的結構 ，有時候可將組件自第2A及2B圖或其類似圖中之結 以省略。同時，在該情況中，可獲得製造過程之簡化 效。 第13A及13B圖各描繪其中元件的尺寸係相對地 閘極電極136d係設置於氧化物半導體層140的上面 況的實例。而且，在該情況中，表面之平坦度及作用 的所需位準係相對地適度，以致無將導線、電極、及 差異 方式 似圖 電極 ，係 142b 體層 接觸 ，係 置於 聞極 緣層 置成 之中 構予 的功 大且 之情 範圍 其類 -53- 201140758 似物形成爲被嵌入於絕緣層之中。例如，閘極電極1 36d 及其類似物可在導電層的形成之後，藉由圖案化而形成》 注意的是，雖然並未顯示於此，但電晶體1 60可以以相似 的方式而形成。 在第13A圖中的結構與在第13B圖中的結構間之大的 差異在於，其中源極及汲極電極142a及142b係與氧化物 半導體層M0的底部表面或頂部表面接觸。此外，此差異 會造成其他的電極，絕緣層，及其類似物被以不同的方式 而配置。各個組件的細節係與第2A及2B圖以及其類似圖 的該等細節相同。 特定地，第13A圖中之半導體裝置包含：源極及汲極 電極142a及l42b，係設置於層間絕緣層128之上；氧化 物半導體層140，係與源極及汲極電極142a及142b的頂 部表面接觸；閘極絕緣層1 3 8，係設置於源極及汲極電極 142a及14 2b和氧化物半導體層140之上；以及閘極電極 Ued，係設置於閘極絕緣層138與氧化物半導體層140重 疊的區域中的閘極絕緣層138之上。 第13B圖中之半導體裝置包含：氧化物半導體層140 ’係設置於層間絕緣層128之上；源極及汲極電極142a 及！42b，係設置爲與氧化物半導體層14〇的頂部表面接觸 閘極絕緣層1 3 8，係設置於源極及汲極電極1 42 a及 142b和氧化物半導體層〗4〇之上；以及閘極電極136(1， 係設置於閘極絕緣層138與氧化物半導體層140重疊的區 域中的閘極絕緣層1 3 8之上。 -54- 201140758 注意的是’在第13A及13B圖中的結構之中’有時候 可將組件自第2A及2B圖或其類似圖中之結構予以省略。 而且，在該情況中，可獲得製造過程之簡化的功效。 如上述，具有新穎結構的半導體裝置可依據本發明之 一實施例而實現。在實施例1之中’係敍述其中半導體裝 置係藉由堆疊電晶體1 60及電晶體1 62而形成之各實例； 然而，該半導體裝置並未受限於此結構。此外’實施例1 顯示其中電晶體160的通道長度方向係垂直於電晶體162 的通道長度方向之各實例；然而，電晶體1 60及1 62之間 位置關係並未受限於此實例。電晶體1 60及電晶體1 62可 設置成爲彼此互相重疊。 在實施例1中，爲簡明之緣故，係敍述具有最小儲存 單元（1位元）的半導體裝置；然而，該半導體裝置的結構 並未受限於此。更先進的半導體裝置可藉由適當地連接複 數個半導體裝置而形成。例如，NAND型或NOR型半導體 裝置可藉由使用複數個上述半導體裝置而形成。佈線組態 並未受限於第1圖中之佈線組態，且可適當地加以改變》 依據此實施例的半導體裝置可儲存資料極長的時間， 因爲電晶體162的截止狀態電流低。也就是說，並不需要 其中在DRAM及其類似物中所必要的再新操作，以致可抑 制功率消耗。此外，依據此實施例之半導體裝置可實質地 使用成爲非揮發性的儲存裝置。 因爲資料的寫入或其類似者係透過電晶體1 62的開關 操作而執行，所以高壓並非必要且元件的劣化不致發生。 -55- 201140758 再者，資料係根據電晶體的開/關狀態而被寫入或被拭除 ，因而，可易於實現高速度的操作。此外，亦係有利的是 ，其中並不需要在快閃記億體或其類似物中所必要之用以 拭除資料的操作。 因爲使用除了氧化物半導體外的材料之電晶體可操作 於比使用氧化物半導體之電晶體更高的速度，所以所儲存 的資料可藉由使用該電晶體而高速地讀出。 在實施例1中所述的該等結構及方法可與其他實施例 中所述的任一結構及方法適當地結合。 (實施例2) 在實施例2中，將敍述依據本發明一實施例之半導體 裝置的電路組態及操作。 第14圖描繪半導體裝置（在下文中亦稱作記憶體胞格） 之電路圖的實例。第14圖中所顯示的記憶體胞格200包 含源極線SL，位元線BL，第一信號線S1，第二信號線 S2，字元線WL，電晶體201，電晶體202，及電晶體203 。電晶體201及203係使用除了氧化物半導體之外的材料 而形成；電晶體202係使用氧化物半導體而形成。 電晶體20 1的閘極電極與電晶體202之源極電極及汲 極電極的其中一者係彼此互相電性連接。源極線S L係電 性連接至電晶體201的源極電極，以及電晶體201的汲極 電極係電性連接至電晶體2 03的源極電極。位元線BL係 電性連接至電晶體203的汲極電極。第一信號線S 1係電 -56- 201140758 性連接至電晶體202之源極電極及汲極電極的其中另一者 。第二信號線S2係電性連接至電晶體202的閘極電極。 字線WL係電性連接至電晶體203的閘極電極。 第15圖描繪寫入電路211的實例。第一信號線S1係 經由開關而電性連接至寫入電位Vwrite或Vsl_0。該開關 係由信號φχνί或信號φκ〗所控制。 第16圖描繪讀取電路212的實例。該讀取電路212 包含感測放大器。讀取電路2 1 2係電性連接至位元線B L 。位元線B L係經由開關而電性連接至電阻器R的一端子 。電阻器R的另一端子係連接至電位Vdd。然後，由電阻 器R與連接至位元線B L的負載間之電阻比所決定的電位 Vin係輸入至感測放大器的一輸入端子。該感測放大器的 此一輸入端子係經由開關或其類似物而連接至位元線，且 電位Vin亦稱作位元線的電位。電阻器R並未受限於電阻 器元件’只要其可實際地作用成爲電阻器即可；該電阻器 R可爲二極體連接之電晶體，閘極電極係由另一信號所控 制的電晶體’另一電路，或其類似物。該感測放大器的另 一端子係連接至讀取電位Vread。位元線BL係經由開關 而連接至電位VBL_0。該等開關係由信號φΓ1或信號φΓ2 所控制。 接著，將敍述第1 4圖中所描繪之記億體胞格200的 寫入操作及讀取操作。記億體胞格200可具有各式各樣的 電位，因爲電晶體201的有效電阻會根據儲存於結點a的 電荷或電位而變化。由於電晶體2 02的截止狀態電流極低 -57- 201140758 或實質地爲零，所以在結點A的電荷或電位會長時間地保 持。在以下說明中，“寫入”意指對記憶體胞格中之結點 A的充電，或來自該結點A的放電，使得記憶體胞格具有 預定的狀態。“讀取”之用語意指依據記憶體之狀態所決 定的電位與預定的電位的比較。“寫入”及“讀取”之用 語亦各意指根據以下情況的意義：“寫入”或“資料寫入 ”有時候意指其中將預定的資料寫入至記憶體胞格中一系 列的操作；以及“讀取”及“資料讀取”意指其中將儲存 於記億體胞格中的資料讀出之一系列的操作。 在其中將資料寫入至記憶體胞格200之內的情況中， 源極線S L的電位係設定爲〇 V，且字線WL的電位係設定 爲0V，而關閉電晶體203，以及第二信號線S2的電位係 設定爲Vdd，而開啓電晶體202。進一步地，在連接至位 元線BL的讀取電路212中，被提供（致能）信號φΓ2且解提 供信號φι： 1 (使失能）。因此，電位VBL_0係施加至位元線 BL。進一步地，在連接至第一信號線S1的寫入電路211 中，係解提供信號φ\ν2且被提供信號_ 1，以致寫入電路 211具有寫入狀態。因此，對應於將被寫入之資料的寫入 電位V w ri t e係施加至第一信號線S 1。注意的是，在寫入 結束時，於改變第一信號線S 1的電位之前，第二信號線 S2的電位係設定爲0V，而關閉電晶體202。 因而，對應於第一信號線S1之電位Vwrite的電荷被 儲存於結點A，以致寫入對應於該資料的狀態。因爲電晶 體2 02的截止狀態電流極低或實質地爲零，所以電晶體 -58- 201140758 20 1之閘極電極的電位可長時間地保持。 在其中資料自記憶體胞格200讀取的情況中，源極線 SL的電位係設定爲0V，且字線WL的電位係設定爲Vdd ，而開啓電晶體203，以及第二信號線S2的電位係設定 爲0V，而關閉電晶體202。進一步地，在連接第一信號線 S1的寫入電路211中，被提供信號（|)W2且解提供信號<()wl 。因此，電位VS 1 _0係施加至第一信號線S 1。進一步地 ，在連接至位元線B L的讀取電路2 1 2中，係解提供信號 (t>r2且被提供信號（J>r 1，以致讀取電路2 1 2具有讀取狀態。 在此方式中，記億體胞格200中之電晶體201的有效 電阻係根據記億體胞格2 〇〇中之結點Α的狀態而決定。資 料讀取係藉由比較讀取電位Vread與根據記億體胞格200 中之電晶體201的有效電阻所決定的電位Vin(位元線的電 位V i η)’而透過讀取電路2 1 2來予以執行。 在讀取電路中所比較之“位元線的電位Vin(電位Vin ”包含經由開關或其類似物而連接至位元線的感測放大器 之輸入端子的結點之電位。換言之，在讀取電路中所比較 的電位無需一定要僅與位元線的電位相同。 其次’將敍述本發明一實施例之寫入操作。如第17 圖中所描繪地，本發明之一實施例的寫入操作包含三個步 驟：第一寫入（用以獲得變化之資料的寫入），第一讀取（用 以獲得變化之資料的讀取）’及第二寫入（針對將被儲存之 資料的寫入）。各步驟將敍述於下文。 弟一寫入係爲了要使記憶體胞格初始化而執行，以致 -59- 201140758 使記憶體胞格具有預定的狀態。特定地，上述之寫入操作 係使用Vwi(用於初始化的電位）做爲寫入電位Vwrite而執 行。 第一讀取係爲了要獲得記憶體胞格中之變化的資料而 執行。電晶體20 1的臨限電壓在記憶體胞格之間變化，且 例如，具有第1 8 A圖中所描繪的分佈。 因此，根據記憶體胞格的有效電阻所決定之感測放大 器的輸入端子之結點的電位Vin(或位元線BL的電位）亦在 執行第一寫入後的第一讀取中變化；例如，電位Vin具有 由第18B圖所描繪的分佈。 鑑於上述，在第一讀取中，爲了要獲得記憶體胞格中 之變化的資料，係詳細地讀出與讀取相關之位元線BL的 電位 Vin。特定地，使用選擇自複數個電位 Vri_0至 Vri_m的電位Vri_j(j係大於或等於0且小於或等於m的 整數）做爲施加至讀取電路2 1 2中之感測放大器的讀取電 位Vread，且相互比較Vin與Vri_j。此比較係透過改變 Vri_j中之j而執行複數次。因而，可決定有關讀取之位 元線的電位Vin屬於由Vri_j所畫分的區段（由Vri_j及 Vri_(j + 1)所畫分的區段）。 例如，電位Vri_j(j係大於或等於0且小於或等於m 的整數）係決定，以便在其中記億體胞格中之電晶體201 的臨阻電壓Vth滿足以下關係：V0+jxAVth<Vth<V0+(j+l)xAVth 的情況中’滿足 Vri_j<Vin<Vri_(j + l)。由 VO + ixAVth 與 V0 + (i + l)xAVth之間的VO+jxAVth所畫分的區段係稱作區 -60- 201140758 段i(i係大於或等於0且小於或等於m- 1的整數）。例如， 滿足上述關係的Vri_j可藉由模擬或實驗而決定。 V〇 ’ m及Ath係決定使得包含於正常記憶體胞格中之 電晶體201的臨限電壓大於或等於v〇，且小於或等於 VO + (m+l)XAVth。在寫入後的記憶體胞格之狀態的分佈寬 度係由Ath所決定。^th愈小，則在寫入後的記憶體胞格 之狀態的分佈愈窄。將被寫入至記億體胞格內之資料的多 値位準“ η ” ，電源供應電位，及其類似者係針對該決定 而考慮。 在Vri上的變化主要係由於電晶體20 1之Vth上的變 化所導致；然而，可具有另外的原因。也就是說，即使當 電晶體201的Vth固定時，電位Vin仍可具有窄的分佈。 考慮該情況，爲更準確起見，較佳地將電位Vri_j設定爲 Vri—j之分佈的代表値。 下文將使用實例來敍述使用複數個電位 Vri_0至 Vri_m(m係大於〇的整數）於第一讀取中以供多重比較之 用的方法。例如，比較係以複數個電位Vri_l至Vri_(m-1)而順序地執行（m-1)次，使得可決定記憶體胞格之電晶體 2〇1的臨限電壓Vth所屬之區段。 可使用如第1 9圖中所描繪之使用回授的比較結果而 執行比較複數次的方法。下文將使用第19圖來敍述其中 記憶體胞格之電晶體201的臨限電壓Vth所屬之區段係藉 由在其中m係8的情況中執行比較三次而決定的方法。 首先，使用靠近複數個電位Vri_0至Vri_8之中心的 -61 - 201140758 電位Vri_4做爲讀取電位Vread，且執行與電位Vin的第 一比較。當第一比較結果產生的是，感測放大器的輸出爲 “0”（SA_OUT= “0”）亦即，電位 Vin<電位 Vri_4 時，則 使用靠近複數個電位Vri_l至Vri_4之中心的電位Vri_2 做爲讀取電位Vread，且執行與電位Vin的第二比較。另 —方面，當感測放大器的輸出爲“ 1 ” （S A_OUT= “ 1 ”）， 亦即，電位Vin>電位Vri_4時，則使用靠近複數個電位 Vri_4至Vri_7之中心的電位Vri_6做爲讀取電位Vread， 且執行與電位Vin的第二比較。 當使用電位Vri_2做爲讀取電位Vread的比較產生 SA_OUT= “0” ，亦即，電位Vin<電位VriJ時，則使用 Vri_l做爲讀取電位Vread，且執行與電位Vin的第三比 較。同樣地，當 SA_OUT= “ 1 ” ，亦即，電位 Vin>電位 Vri_2時，則使用Vri_3做爲讀取電位Vread，且執行與電 位Vin的第三比較。相似地，當使用電位Vri_6做爲讀取 電位Vread的比較產生SA_OUT= “0” ，亦即，電位Vin< 電位Vri —6時，則使用Vri_5做爲讀取電位Vread，且執 行與電位Vin的第三比較。同樣地，當SA_OUT= “ 1” ， 亦即，電位Vin>電位Vri_6時，則使用Vri_7做爲讀取電 位Vread，且執行與電位Vin的第三比較。 當第三比較產生電位Vin<電位Vri_l時，則可決定記 憶體胞格之電晶體201的臨限電壓Vth屬於區段0(SE0)。 同樣地，可決定記憶體胞格之電晶體20 1的臨限電壓Vth 屬於：區段1(SE1)，當電位Vin>電位Vri 1時；區段 -62- 201140758 2(SE2)，當電位Vin<電位Vri_3時；區段3(SE3)，當電位 Vin>電位Vri_3時；區段4(SE4)，當電位Vin<電位Vri_5 時；區段 5(SE5)，當電位 Vin>電位 Vri_5時；區段 6(SE6)，當電位Vin<電位Vri_7時；區段7(SE7)，當電位 Vin>電位Vri_7時。在此方式中，藉由以回授的比較結果 來執行比較複數次，則即使在其中區段的數目m之比較次 數爲2M的情況中，亦可將比較次數降低至Μ。 在其中比較係在第一讀取中執行複數次的情況中，除 在第一比較中之外，並不包含位元線的充電及放電，此可 致能高速讀取。 雖然在上文係敍述其中執行比較複數次的實例做爲使 用複數個電位Vri_0至Vri_m(m係大於0的整數）之比較 的方法，但可僅執行比較一次。特地定，可設置（m- 1 )個 感測器於讀取電路之中。 其次’在第二寫入（將被儲存之資料的寫入）中，將寫 入預定的資料至記憶體胞格之內。在此實施例中，係寫入 ‘‘ 0” 、 “ 1 ” ..... “ η- 1 ”之η個値做爲資料。此外， 用以寫入資料‘i’ （i係大於或等於0且小於或等於η的 整數）於其中電晶體201的臨限電壓係典型値Vth_typ之記 憶體胞格中的寫入電位係由Vw_i所表示。 在第二寫入中’當將資料“ i ”寫入至記億體胞格之 內時’資料寫入係使用根據記憶體胞格所屬之區段而校正 的寫入電位來予以執行。例如，其中在該處之電晶體2 0 1 的臨限電壓之典型値Vth_typ屬於區段i〇，則在區段 -63- 201140758 (i0 + k)(k係大於或等於-i〇且小於或等於m-1-iO)中用於校 正的電壓係kxAVth。臨限電壓及對應於電晶體201的臨 限電壓之各區段之用於校正的電壓係顯示於第1表之中。 [第1表] 區段 臨限電壓(V) 用於校正的電壓(V) 0 V0 〜VO+AVth -i〇x AVth 1 VO+AVth 〜V0+2X AVth -(i0-1)x AVth ; ♦ * 10 VO+iO X △ Vth 〜V0+(i0+1) χ A Vth 0 iO+1 V0+(i0+1)x AVth〜V0+(i0+2)x AVth AVth ! m-1 V0+(m_1)x △Vth 〜VO+mX AVtli (m-1-iO)x AVth 例如，在此實施例中，用於校正的電壓係：在區段i〇 中的〇;在比區段i〇更大AVtli的下一區段中的AVtli ;以 及在比區段i〇更小AVtli的下一區段中的-Δνα。在其中 記憶體胞格屬於區段（i〇 + k)的情況，資料寫入係使用校正 的寫入電位Vw_i + kxAVth而執行。 藉由以此方式來寫入資料，可使寫入後之狀態的分佈 變窄。結果，可增加多値位準。進一步地，當與具有驗證 而該驗證包含複數次之資料寫入及資料讀取的習知寫入操 作相較時，依據本發明一實施例的寫入操作，僅在開始包 含一資料寫入及資料讀取，而可達成高速寫入。 第2〇A圖描繪在無校正之資料寫入後的實例（亦即， 在其中用於校正之各電壓係0V的情況中），以及第20B圖 -64- 201140758 描繪在具有校正之資料寫入後的實例。在第20A圖中，寫 入電位係固定而不考慮記憶體胞格，且在寫入後的狀態具 有與電晶體201之臨限電壓分佈相似程度的分佈。因而， 例如記憶體胞格可儲存與四値一樣少的狀態。相反地，在 第2 0B圖之中，因爲寫入電壓係針對各個記憶體胞格而校 正，所以在寫入後的狀態具有大約AVth之狹窄的分佈。 因而，例如記憶體胞格可儲存與1 6値一樣大的分佈。 其次，將敍述依據本發明之一實施例的讀取操作（所 儲存資料）的讀取操作。 爲了要讀取“ ” “ 1 ” ..... “ η-1 ”之n個値做 爲資料，使用選擇自複數個電位Vri_0至Vri_n-2(n-2係 大於〇的整數）之電位Vri_j(j係大於或等於〇且小於或等 於n-2)做爲讀取電位Vread，而執行比較複數次。該讀取 電位Vri_j係設定爲在用以自具有資料“ j ”的記憶體胞格 讀取資料之電位Vin的値，與用以自具有資料“j + 1”的 記憶體胞格讀取之電位V i η的値之間的電位。 下文將使用實例來敍述使用複數個電位 Vri_0至 Vri_n-2(n-2係大於0的整數）之多重比較的方法。例如， 比較係以複數個電位Vri_0至Vri_n-2而順序地執行（η-i) 次，使得可決定記憶體胞格具有資料“ “ i，，..... “ η”之個別狀態中的狀態。選擇性地，可使用在第—讀 取上使用第19圖所敍述之方法相似的方法。在該情況中 ，可縮減用於資料讀取之比較的次數。進一步選擇性地， 可設置（η-1)個感測放大器，而資料讀取可藉由—比較而執 -65- 201140758 行。 各個特定的操作電壓（電位）之實例係顯示於第2表中 。例如，多値位準η可爲16，電源供應電位Vdd可爲2V ，電晶體201之臨限電壓的典型値Vth_typ可爲0.3V，電 晶體201之臨限電壓的區段寬度Δνα可爲0.04V，電晶 體201之臨限電壓的區段之數目及第一讀取之讀取電位 Vin的區段之數目m各可爲8，以及第一寫入之寫入電位 Vwi 可爲 0.98 V。 [第2表]
多値位準(η) 16 電源供應位準(Vdd) 2V 電晶體201之臨限電壓的典型値(Vth_typ) 0.3V 電晶體201之臨限電壓的區段寬度(ΔνΛ) 0.04V 電晶體201之臨限電壓的區段數目及第一讀取中的區段數目(m) 8 電晶體201之臨限電壓的區段0之下限値(V0) 0.12V 在第一寫入中的寫入電位(Vwi) 0.98V VBL.0 OV ， VS 1.0 OV 進一步地，可使用以下：第3表中所述的値做爲對應 於電晶體2 0 1之臨限電壓的個別區段之用於校正的電壓； 第4表中所述的値做爲用於第一讀取的讀取電位Vri_0至 Vri_8 :第5表中所述的値做爲用於第二寫入之校正前的 寫入電位Vw_0至Vw_15;以及第6表中所述的値做爲用 於儲存之資料的讀取之讀取電位Vr_0至Vr-14。藉由使用 -66- 201140758 該等電壓値，可以以2V或更小於Vdd來執行寫入操作及 讀取操作。 [第3表] 區段 臨限電壓(V) 校正之値(V) 0 0.12 〜0.16 -0.16 1 0.16 〜0.20 -0.12 2 0.20 〜0.24 -0.08 3 0_24 〜0.28 -0.04 4 0.28 〜0.32 0 5 0.32-0.36 0.04 6 0.36 〜0.40 0.08 7 0.40 〜0.44 0.12 [第4表]
Vri_i (V) Vri_0 1.52 Vri.1 1.56 Vri_2 1.6 Vri.3 1.64 Vri_4 1.68 Vri_5 1.72 Vri_6 1.75 Vri_7 1.78 Vri.8 1.87 -67- 201140758 [第5表] Vw.i(V) Vw-0 0.16 Vw.1 0.48 Vw_2 0.58 Vw_3 0.68 Vw.4 0.78 Vw.5 0.88 Vw_6 0.98 Vw_7 1.08 Vw_8 1.18 Vw.9 1.28 Vw.10 1.38 VwJ 1 1.48 Vw_12 1.58 Vw_13 1.68 VwJ 4 1.78 VwJ 5 1.88 -68- 201140758 [第6表] Vr.i(V) Vr.O 1.98 Vr.1 1.96 Vr_2 1.92 Vr_3 1.88 Vr_4 1.82 Vr.5 1.74 Vr.6 1.64 Vr_7 1.54 Vr.8 1.44 Vr.9 1.3 Vr.10 1.16 Vr_11 1.02 Vr_12 0.86 Vr.13 0.68 Vr.14 0.5 如上述地’本發明之一實施例的寫入操作包含三個步 驟：第一寫入（用以獲得變化之資料的寫入），第一讀取（用 以獲得變化之資料的讀取）’及第二寫入（針對將被儲存之 資料的寫入）。記憶體胞格的變化之資料係透過第一寫入 及第一讀取而獲得，且預定的資料係在第二寫入中透過校 正之寫入電壓的使用而寫入至記億體胞格之內，而該校正 之寫入電壓係根據記憶體胞格的變化之資料而校正。因而 ’可使寫入操作後的狀態之分佈變窄。 第21圖描繪依據本發明—實施例之包含krxikcxkw) 之記憶體胞格陣列的半導體裝置之方塊電路圖的實例。例 如，在其中多値位準η係4的情況中，儲存容量係2xkrx -69- 201140758 (kcxkw)位元，以及在其中多値位準n係I6的情況中，儲 存容量係4xkrx(kCXkw)位元。通常，在其中多値位準η係 2k(k係大於或等於1之整數）的情況中，記憶體容量係比 其中多値位準爲2的情況中大k倍。 第21圖中所描繪的半導體裝置包含：kr個字線WL 及kr個第二信號線 S2 ; kcxkw個位元線BL(1_1)至 BL(kw_kc)及 kcxkw 個第一信號線 Sl(〗_l)至 Sl(kw_kc); 記憶體胞格陣列210，其中複數個記憶體胞格200(1，1)至 200(kr，kw_kc)係配置於 kr(列）xkcxkw(行）（kr，kc，及 kw 各係自然數）的矩陣中；以及週邊電路，諸如讀取電路212 、寫入電路211'複數個多工器219、用於第二信號和字 線的驅動器電路213、行解碼器214、位址緩衝器215、資 料緩衝器218、電位產生電路217、及控制電路216。做爲 另外的週邊電路，可設置再新電路或其類似電路。注意的 是’在此，kr係由行解碼器214所獨立選擇之行的數目， 以及kw係在同時所選擇之行的數目。 第14圖中所示的電路可施加至記憶體胞格2 00。典型 地使用爲此實施例中之各記憶體胞格的記憶體胞格200(i ’ j)(i係大於或等於1且小於或等於kr的整數，以及j係 大於或等於1且小於或等於kcxkw的整數）係連接至位元 線BL(j)，第一信號線S】（j)，字元線WL(i)，第二信號線 S 2 (i) ’及源極導線。進一步地，位元線 B L (1 _ 1)至 BL(kw_kc)及第一信號線Sl(l_l)至Sl(kw_kc)係連接至多 工器219。字線WL(1)至WL(kr)及第二信號線S2(l)至 -70- 201140758 S2(kr)係連接至用於第二信號線及字線的驅動器電路213 〇 接著，將敍述各電路。第15圖中所示之電路及第16 圖中所示之電路可分別施加至寫入電路211及讀取電路 212。 多工器2 1 9輸入行解碼器2 1 4的輸出信號做爲控制信 號，且連接選擇自kc個位元線的位元線至讀取電路212。 特定地，被提供kc個控制信號中之一信號，且將由提供 之控制信號所控制的位元線連接至線B L_S。該多工器2 1 9 亦連接選擇自kc個第一信號線的第一信號線至寫入電路 2 1 1。特定地，被提供kc個控制信號中之一信號，且將由 提供之控制信號所控制的第一信號線連接至線S 1 _S。 行解碼器214使用自位址緩衝器215所輸出的行位址 ，自控制電路2 1 6所輸出的控制信號，或其類似信號做爲 輸入信號，且提供由該位址所指明之一輸出信號及解提供 其他的輸出信號。 在其中kc爲1之半導體裝置的情況中，行解碼器214 及多工器219無需一定要被提供。在該情況中，寫入電路 211可直接連接至第一信號線S1，且讀取電路212可直接 連接至位元線B L。 用於第二信號線及字線的驅動器電路213使用自位址 緩衝器2 1 5所輸出的列位址，自控制電路2 1 6所輸出的控 制信號，或其類似信號做爲輸入信號，且施加個別之預定 電位至該位址所指明的字線及第二信號線，以及至其他的 -71 - 201140758 字線及其他的第二信號線。 電位產生電路217依據自控制電路216所輸出之控制 信號’而輸出寫入電位Vwrite、讀取電位Vread、VBL_0 、VS1_0、或其類似電位。做爲寫入電位Vvvrite，Vwi及 依據寫入資料及第一讀取之結果所校正的入電位Vw_j (j 係大於或等於〇且小於或等於（η-1)的整數）係在第一寫入 及第二寫入中分別地輸出。做爲讀取電位Vread，電位 Vr_j(j係大於或等於0且小於或等於（n-2)的整數）及電位 Vri_j(j係大於或等於0且小於或等於（m+Ι)的整數）係在資 料讀取操作及第一讀取中分別地輸出。該等電位係由控制 電路的輸出信號所指明。例如，可提供數位至類比轉換器 (DAC)而使用具有自控制電路所輸出之電壓位準的數位信 號做爲輸入信號。 電位產生電路217可輸出複數個寫入電位Vwrite及 複數個讀取電位Vread。例如，在其中提供複數個寫入電 路211且將不同的電位寫入至該處的情況中，適當的電位 可藉由該複數個寫入電位Vwrite而供應至寫入電路21 1。 另一方面，例如在其中提供複數個讀取電路212且使用如 第1 9圖中所描繪之以回授的比較結果來執行比較複數次 之方法的情況中，適當的電位可藉由該複數個讀取電位 Vread而供應至讀取電路212。 位址緩衝器215使用輸入至半導體裝置的位址信號或 自控制信號電路所輸出之控制信號做爲輸入信號，且依據 該控制信號而以預定之時序來輸出預定的行位址或預定的 -72- 201140758 列位址。可設置位址暫存器。 資料緩衝器218使用輸入至半導體裝置的信號Din、 來自讀取電路212的輸出信號、或自控制電路216所輸出 的控制信號做爲輸入信號，且輸出將被輸入至寫入電路 211的信號、自半導體裝置所輸出的信號Dout、或將被輸 入至控制電路2】6的信號做爲輸出信號。該資料緩衝器 2 1 8包含資料暫存器，且依據控制信號而以預之時序來儲 存各個輸入信號至資料暫存器之內。所輸入至控制電路 216的輸出信號係用以選擇寫入電位Vwrite或讀取電位 Vread之信號，其係例如將被寫入至記憶體胞格之內的資 料或自記憶體胞格所讀出的資料。 控制電路2 1 6使用諸如WE、RE、或CLK之所輸入至 半導體裝置的信號或來自資料緩衝器218之輸出信號做爲 輸入信號，且輸出各式各樣的控制信號至電位產生電路 217、位址緩衝器215、資料緩衝器218、行解碼器214、 用於第二信號線及字線的驅動器電路213、或其類似電路 做爲輸出信號。該控制信號係用以執行資料寫入操作或資 料讀取操作的時序控制信號，或具有諸如將被使用之電位 的資料之控制信號。尤其，在第二寫入中，在校正之寫入 電位上的資料係由寫入電位上的資料及用於校正之電壓上 的資料所產生，且該資料被輸出。控制電路216可包含 ROM，用以自寫入電位上的資料及用於校正之電壓上的資 料來產生校正之寫入電位上的資料。例如，在其中在寫入 電位上的資料係4位元，在用於校正之電壓上的資料係3 -73- 201140758 位元，以及在校正之寫入電位上的資料係6位元的情況中 ，可設置8K位元ROM。選擇性地，可設置算術電路，用 以自寫入電位上的資料及用於校正之電壓上的資料來產生 校正之寫入電位上的資料。 雖然在此實施例中之讀取電位Vread係產生於電位產 生電路217之中，但該讀取電位Vread可藉由另外的結構 而產生。例如，可設置記憶體胞格及具有與用以產生Vin 之電路相同組態的參考電路，且可控制包含於該參考電路 中之記憶體胞格的結點A之電位，而產生讀取電位Vread 。進一步地，雖然在此實施例中之讀取電路212包含一感 測放大器，但可設置複數個感測放大器。藉由提供複數個 感測放大器於讀取電路2 1 2中，可降低讀取之次數。 依據此實施例的半導體裝置可儲存資料極.長的時間， 因爲電晶體202的截止狀態電流低。也就是說，並不需要 其中在DRAM或其類似物中係必要的再新操作，以致可抑 制功率消耗。此外，依據此實施例的半導體裝置可實質地 使用成爲非揮發性記憶體裝置。 進一步地，因爲資料寫入或其類似者係透過電晶體 2 02的開關操作而執行，所以高壓並非必要且元件的劣化 不致發生。再者，因爲資料係根據電晶體的開/關而被寫 入或拭除，所以可易於實現高速度的操作。進一步地，可 藉由控制將被輸入至電晶體的電位而直接地重寫入資料。 針對該理由，並不需要其中在快閃記憶體或其類似物中所 必要之拭除操作，使得可防止操作速度由於拭除而降低。 -74- 201140758 進一步地，藉由使用利用非氧化物 操作於比利用氧化物半導體之電晶體更 ，可高速地讀出所儲存之資料。 進一步地，因爲依據此實施例的半 型，所以可增加單位面積的儲存容量》 體裝置的尺寸降低及高積體性。 如上述地，可獲得記憶體胞格之變 依據該變化資料的寫入電位寫入至記憶 ，在資料寫入後之記憶體胞格的狀態分 可增加多値的位準。依據本發明一實施 直接控制具有浮動狀態之結點的電位， 藉由具有第一寫入、第一讀取、及第二 入操作，而高度準確地予以控制。因而 入及資料讀取複數次之驗證的習知寫入 ，現高速度的寫入。 (實施例3) 在實施例3之中，將參照第22 A至 含依據上述任一實施例之半導體裝置的 依據上述實施例之半導體裝置可保持資 電力時亦然。此外，由於寫入或拭除之 再者，半導體裝置可高速地操作。再者 導體裝置而提供具有新穎結構的電子裝 實施例之半導體裝置可積體及安裝於電 半導體之材料且可 高的速度之電晶體 導體裝置係多値類 因而，可達成半導 化的資料，且可將 體胞格之內，因而 佈可變窄。從而， 例的寫入操作，可 以致使臨限電壓可 寫入之三步驟的寫 ，當與包含資料寫 操作相較時，可實 22F圖來敍述各包 電子裝置之實例。 料，即使當不供應 劣化並不會發生。 ，可藉由使用該半 置。依據上述任一 路板或其類似物之 -75- 201140758 上，且可配置在電子裝置的內部。 第22 A圖描繪包含依據上述實施例之半導體裝 記型個人電腦》該筆記型個人電腦包含主體301 302，顯示部303，鍵盤304，及其類似物。依據本 實施例之半導體裝置係施加至筆記型個人電腦，該 個人電腦可藉以保持資料，即使當不供應電力時亦 外，由於寫入或拭除之劣化並不會發生。再者，該 個人電腦可高速地操作。由於該等理由，較佳地係 據本發明一贲施例之半導體裝置至筆記型個人電腦 第22B圖描繪包含依據上述實施例之半導體裝 人數位助理（PDA)。主體311係設置有顯示部313 介面3 1 5，操作鈕3 1 4，及其類似物。其係附件之尖 係使用以操作PDA。依據本發明一實施例之半導體 施加至PDA，該PDA可藉以保持資料，即使當不 力時亦然。此外，由於寫入或拭除之劣化並不會發 一步地，該PDA可高速地操作。由於該等理由， 係施加依據本發明一實施例之半導體裝置至PDA » 第22C圖描繪電子書閱讀器3 20做爲包含依據 施例之半導體裝置的電子紙之實例。電子書閱讀器 含二外殼：外殼321及外殼323。外殼321及外殻 透過合葉3 3 7而結合，以致使該電子書閱讀器3 2 0 合葉337做爲軸而打開及閉合。透過此結構，電子 器32〇可與紙張書本一樣地使用。依據本發明一實 半導體裝置係施加至電子紙，該電子紙可藉以保持 置的筆 ，外殼 發明一 筆記型 然。此 筆記型 施加依 〇 置的個 ，外部 筆3 1 2 裝置係 供應電 生。進 較佳地 上述實 3 20包 3 2 3係 可透過 書閱讀 施例之 資料， -76- 201140758 即使當不供應電力時亦然。此外’由於寫入或拭除之劣化 並不會發生。進一步地，該電子紙可高速地操作。由於該 等理由，較佳地係施加依據本發明一實施例之半導體裝置 至電子紙。 顯示部3 25係結合於外殼321中，以及顯示部3 27係 結合於外殼323中。顯示部325及顯示部327可顯示一影 像或不同的影像。當顯示部325及顯示部327顯示不同的 影像時，例如右顯示部（在第22C圖中之顯示部3 25 )可顯 示正文以及左顯示部（在第22C圖中之顯示部3 27)可顯示 影像。 第2 2C圖描繪其中外殼321係設置有操作部及其類似 物的實例。例如，外殼3 2 1係設置電源開關3 3 1，操作鍵 333，揚聲器335，及其類似物。頁面可透過操作鍵333而 翻面。注意的是，鍵盤，指標裝置，或其類似物亦可設置 在提供顯示部於上之外殼的表面上。再者，外部連接端子 (例如，耳機端子，USB端子，或可連接至諸如AC轉接器 及USB電纜之各式各樣電纜的端子）、記錄媒體插入部、 及其類似物可設置於外殼的背面或側面。進一步地’該電 子書閱讀器320可具有電子字典的功能。 電子書閱讀器3 20可無線地傳送及接收資料。透過無 線通訊’可自電子書伺服器來採購及下載書資料或其類似 物。 電子紙可施加至各式各樣領域中之裝置，只要該等裝 置可顯示資訊即可。例如，除了電子書閱讀器之外，電子 -77- 201140758 紙可使用於海報、諸如火車之運輸工具中的廣告、在諸如 信用卡之各式各樣卡片中的顯示、及其類似物。 第22D圖描繪包含依據上述實施例之半導體裝置的行 動電話。該行動電話包含二外殻：外殻340及外殼341。 外殻341係設置有顯示面板342’揚聲器343，微音器344 ，指標裝置346，相機鏡頭347 ’外部連接端子3 48，及其 類似物。外殼340係設置有用以充電行動電話的太陽能電 池349，外部記億體槽3 50，及其類似物。此外，天線係 結合於外殻34 1中。依據本發明一實施例之半導體裝置係 施加至行動電話，該行動電話可藉以保持資料，即使當不 供應電力時亦然。此外，由於寫入或拭除之劣化並不會發 生。進一步地，該行動電話可高速操作。由於該等理由， 較佳地係施加依據本發明一實施例之半導體裝置至行動電 話。 顯示面板342具有觸控面板功能，顯示爲影像複數個 操作鍵345係藉由虛線而顯示於第22D圖之中。該行動電 話具有升壓電路，用以將輸出自太陽能電池349的電壓升 壓至各電路所需之電壓。此外，除了上述結構之外，該行 動電話可包含無接點1C晶片、小的記錄裝置、或其類似 物。 在顯示面板342上之顯示的方向可根據應用而適當地 改變。進一步地，可將相機鏡頭347設置於與顯示面板 3 42相同的表面上，以致可使用該行動電話爲視訊電話。 揚聲器343及微意器344可使用於視訊電話傳呼，記錄及 -78- 201140758 播放聲音’及其類似者，以及語音傳呼。此外，在 殼3 40及外殼341係如第22D圖中所描繪地展開之 ’外殻340及341可滑動使得一者重疊於另一者之 此’行動電話的尺寸可縮減而使該行動電話適用於彳 外部連接端子3 48可連接至諸如AC轉接器或 纜之各式各樣的電纜，以致使該行動電話可被充電 行資料通訊。此外，該行動電話可藉由插入記錄媒 部記憶體槽3 5 0之內，而儲存及移動大量的資料。 地’除了上述功能之外，該行動電話可具有紅外線 能、電視接收功能，或其類似功能。 第22E圖描繪包含依據上述實施例之半導體裝 位相機。該數位相機包含主體361，顯示部（A)367 部3 6 3 ’操作開關3 6 4，顯示部（B ) 3 6 5，電池3 6 6， 似物。依據本發明一實施例之半導體裝置係施加至 機’該數位相機可藉以保持資料，即使當不供應電 然。此外’由於寫入或拭除之劣化並不會發生。進 ’該數位相機可高速地操作。由於該等理由，較佳 加依據本發明一實施例之半導體裝置至數位相機。 第22F圖描繪包含依據上述實施例之半導體裝 視機。在電視機3 70中，顯示部3 73係結合於外殼 。影像可顯示於顯示部3 7 3之上。外殼3 7 1係由第 中所示之結構中的支架375所支撐。 電視機3 70可藉由外殻371之操作開關或分離 器380而操作。透過遙控器38〇的操作鍵379，可 其中外 情況中 上。因 闇帶。 USB電 或可執 體至外 進一步 通訊功 置的數 ，目鏡 及其類 數位相 力時亦 —步地 地係施 置的電 371中 22F圖 的遙控 控制頻 -79- 201140758 道及音量且可控制顯示部373上所顯示的影像。此外，遙 控器3 80可包含顯示部3 77，用以顯示輸出自遙控器380 的資料。依據本發明一實施例之半導體裝置係施加至電視 機，該電視機可藉以保持資料，即使當不供應電力時亦然 。此外，由於寫入或拭除之劣化並不會發生》再者，該電 視機可高速地操作。由於該等理由，較佳地係施加依據本 發明一實施例之半導體裝置至電視機。 注意的是，電視機3 70係較佳地設置有接收器、調變 解調器、及其類似物。一般的電視廣播可透過接收器而接 收。此外，當電視機係經由調變解調器而以有線或無線來 連接至通訊網路時，則可執行單向（自傳送器至接收器）或 雙向（傳送器與接收器之間，或接收器之間）的資料通訊。 在實施例3中所敍述的結構及方法可與其他實施例中 所敍述的任一結構及方法適當地結合。 此申請案係根據2009年1 1月13曰在日本專利局所 申請之日本專利申請案序號2009-26034 1，該申請案的全 部內容係結合於本文以供參考之用。 【圖式簡單說明】 在附圖中： 第1圖係描繪半導體裝置的電路圖； 第2A及2B圖係橫剖面視圖及平面視圖，用以描繪半 導體裝置； 第3A至3H圖係橫剖面視圖，描繪半導體裝置的製 -80- 201140758 造步驟 第4A至4G圖係橫剖面視圖，描繪半導體裝置的製 造步驟 ； 第5A至5D圖係橫剖面視圖，描繪半導體裝置的製 造步驟 > 第6圖係包含氧化物半導體之電晶體的橫剖面視圖； 第7圖係沿著第6圖中之A-A’部分的能帶圖（示意圖） ' 第8A圖係描繪其中施加正電壓（VG>0)至閘極（GEI)之 狀態的圖式，及第8B圖係描繪其中施加負電壓（VG<0)至 閘極（GEI)之狀態的圖式； 第9圖係描繪真空位準與金屬之功函數（φΜ)間的關係 及真空位準與氧化物半導體之親合力（X)間的關係之圖式 » 第1 0圖係描繪半導體裝置的橫剖面視圖； 第1 1 Α及1 1 Β圖係各描繪半導體裝置的橫剖面視圖； 第1 2A及1 2B圖係各描繪半導體裝置的橫剖面視圖； 第1 3 A及1 3 B圖係各描繪半導體裝置的橫剖面視圖； 第1 4圖描繪記憶體胞格； 第15圖描繪寫入電路； 第1 6圖描繪讀取電路； 第1 7圖描繪寫入操作的流程； -81 - 201140758 第18A及18B圖各描繪電荷的分佈； 第1 9圖係用以描繪操作的流程圖； 第2 0 A圖描繪在無校正地寫入資料後之狀態的實例， 及第2 0B圖描繪在資料係透過校正而被寫入後之狀態的實 例； 第21圖描繪半導體裝置；以及 第22A至22F圖各描繪電子裝置。 【主要元件符號說明】 1 00 :基板 102 :保護層 1 04 :半導體區 106 :元件隔離絕緣層 108，138:閘極絕緣層 1 10，136d :閘極電極 1 12，132，152 :絕緣層 1 14 :雜質區 1 1 6 :通道形成區 1 1 8 :側壁絕緣層 120 :高濃度雜質區 122 :金屬層 124 :金屬化合物區 126，128，146 :層間絕緣層 130a，130b，142a，142b:源極或汲極電極 -82 - 201140758 130c， 136a〜136c， 150a〜150e， 154a〜154d:電極 140 :氧化物半導體層 144 :保護絕緣層 1 3 4，1 4 8 :導電層 160， 162， 201 ， 202 ：電晶體 200 :記憶體胞格 203 :電容器 2 1 0 :記憶體胞格陣列 21 1 :寫入電路 2 1 2 :讀取電路 2 1 3 :驅動器電路 2 1 4 :列解碼器 2 1 5 :位址緩衝器 2 1 6 :控制電路 217:電位產生電路 2 1 8 :資料緩衝器 219 :多工器 301 ， 311， 361 ：主體 302， 321， 323， 340， 341， 371 ：外殼 303 > 313， 325， 327， 373， 377:顯示部 304 :鍵盤 3 1 2 :尖筆 3 1 4 :操作鈕 3 1 5 :外部介面 -83- 201140758 3 20:電子書閱讀器 3 3 1 :電源開關 333， 345， 379 ：操作鍵 335 ， 343 :揚聲器 337 :合葉 3 4 2 :顯示面板 344 :微音器 346 :指標裝置 347 :相機鏡頭 348 :外部連接端子 3 4 9 :太陽能電池 3 50 :外部記憶體槽 3 63 :目鏡部 3 6 4 :操作開關 3 65 :顯示部（B) 3 6 6 :電池 3 6 7 :顯示部（A) 3 7 0 :電視機 375 :支架 3 80 :遙控器

Claims (1)

  1. 201140758 七、申請專利範圍： 種半導體裝置，包含： 源極線； 位元線； 字線； 第一信號線； 第二信號線； 記憶體胞格，係連接至該源極線、該位元線、該字線 、該第一信號線、及該第二信號線； 驅動器電路，係組構以驅動該第二信號線及該字線， 以便選擇藉由位址信號所指明之該記憶體胞格； 寫入電路，係組構以輸出寫入電位至該第一信號線； 讀取電路，係組構以比較該位元線的電位與複數個讀 取電位； 控制電路，係組構以根據該位元線的該電位與該複數 個讀取電位之間的比較結果，而選擇複數個電壓的其中一 者用於校正；以及 電位產生電路，係組構以產生該寫入電位及該複數個 讀取電位，而供應至該寫入電路及該讀取電路。 2.—種半導體裝置，包含： 源極線： 位元線； 字線； 第一信號線； -85- 201140758 第二信號線： 記憶體胞格，係連接至該源極線、該位元線、該字線 、該第一信號線、及該第二信號線； 驅動器電路，係組構以驅動該第二信號線及該字線， 以便選擇藉由位址信號所指明之該記憶體胞格； 寫入電路，係組構以在第一寫入操作中，輸出第一寫 入電位至該第一信號線，且在第二寫入操作中，輸出複數 個第二寫入電位的其中一者至該第一信號線； 讀取電路，係組構以在第一讀取操作中，比較該位元 線的第一電位與複數個第一讀取電位，且在第二讀取操作 中，比較該位元線的第二電位與複數個第二讀取電位，而 讀出該記憶體胞格的資料； 控制電路，係組構以根據該位元線的該第一電位與該 複數個第一讀取電位之間的比較結果而選擇複數個電壓的 其中一者用於校正，且選擇該複數個第二寫入電位的其中 一者；以及 電位產生電路，係組構以產生該第一寫入電位、該複 數個第二寫入電位、該複數個第一讀取電位、及該複數個 第二讀取電位，而供應至該寫入電路及該讀取電路。 3. —種半導體裝置，包含： 源極線； 位元線； 第一信號線； 複數個第二信號線； -86- 201140758 複數個字線； 複數個記憶體胞格，係並聯連接於該源極線與該位元 線之間； 驅動器電路，係組構以驅動該複數個第二信號線及該 複數個字線，以便選擇藉由位址信號所指明之該記憶體胞 格； 寫入電路，係組構以輸出寫入電位至該第一信號線； 讀取電路，係組構以比較該位元線的電位與複數個讀 取電位： 控制電路，係組構以根據該位元線的該電位與該複數 個讀取電位之間的比較結果，而選擇複數個電壓的其中一 者用於校正；以及 電位產生電路，係組構以產生該寫入電位及該複數個 讀取電位，而供應至該寫入電路及該讀取電路， 其中該複數個記憶體胞格的其中一者包含： 第一電晶體，其包含第一閘極電極、第一源極電極 、及第一汲極電極； 第二電晶體，其包含第二閘極電極、第二源極電極 、及第二汲極電極；以及 第三電晶體，其包含第三閘極電極、第三源極電極 、及第三汲極電極； 其中該第一電晶體係設置於包含半導體材料的基板之 中， 其中該第二電晶體包含半導體層，該半導體層包含In- -87- 201140758 Ga-Ζη-Ο爲主之半導體材料， 其中該第一閘極電極係電性連接至該第二源極 該第二汲極電極的其中一者， 其中該源極線係電性連接至該第一源極電極， 其中該第一汲極電極係電性連接至該第三源極 其中該位元線係電性連接至該第三汲極電極， 其中該第一信號線係電性連接至該第二源極電 第二汲極電極的其中另一者， 其中該複數個第二信號線的其中一者係電性連 第二閘極電極，且 其中該複數個字線的其中一者係電性連接至該 極電極。 4.如申請專利範圍第3項之半導體裝置，其中 電晶體包含通道區，係設置於包含該半導體材料的 之中；雜質區，係設置以便使該通道區夾在中間； 極絕緣層，係在該通道區的上面；該第一閘極電極 該第一閘極絕緣層之上；以及該第一源極電極及該 極電極，係電性連接至該等雜質區。 5 .如申請專利範圍第3項之半導體裝置，其中 電晶體包含該第二閘極電極，係在包含該半導體材 基板之上；第二閘極絕緣層，係在該第二閘極電極 該半導體層’係在該第二閘極絕緣層之上；以及該 極電極及該第二汲極電極，其係電性連接至該半導, 6.如申請專利範圍第3項之半導體裝置，其中 電極或 _極， 極或該 接至該 第三閘 該第一 該基板 第一閘 ，係在 第一汲 該第二 料的該 之上； 第二源 層。 包含該 -88 - 201140758 半導體材料之該基板係單晶半導體基板或SOI基板。 7.如申請專利範圍第3項之半導體裝置，其中該半導 體材料係矽。 8 .如申請專利範圍第3項之半導體裝置，其中該半導 體層係氧化物半導體層。 9.如申請專利範圍第3項之半導體裝置，其中該半導 體層包含In2Ga2Zn072晶體。 1〇·如申請專利範圍第8項之半導體裝置，其中該氧化 物半導體層的氫濃度係5x1 〇19原子/立方公分或更小。 1 1 ·如申請專利範圍第3項之半導體裝置，其中該第二 電晶體之截止狀態的電流係1X10-"A或更小。 12_ —種半導體裝置，包含： 源極線； 位元線； 第一信號線； 複數個第二信號線； 複數個字線； 複數個記憶體胞格，係並聯連接於該源極線與該位元 線之間： 驅動器電路，係組構以驅動該複數個第二信號線及該 複數個字線，以便選擇藉由位址信號所指明之該記憶體胞 格； 寫入電路，係組構以在第一寫入操作中，輸出第一寫 入電位至該第一信號線，且在第二寫入操作中，輸出複數 -89- 201140758 個第二寫入電位的其中一者至該第一信號線； 讀取電路’係組構以在第一讀取操作中，比較該位元 線的第一電位與複數個第一讀取電位，且在第二讀取操作 中’比較該位元線的第二電位與複數個第二讀取電位，而 讀出該記憶體胞格的資料； 控制電路’係組構以根據該位元線的該第一電位與該 複數個第一讀取電位之間的比較結果而選擇複數個電壓的 其中一者用於校正，且選擇該複數個第二寫入電位的其中 一者：以及 電位產生電路’係組構以產生該第一寫入電位、該複 數個第二寫入電位、該複數個第一讀取電位、及該複數個 第二讀取電位，而供應至該寫入電路及該讀取電路， 其中該複數個記憶體胞格的其中一者包含： 第一電晶體，其包含第一閘極電極、第一源極電極 、及第一汲極電極； 第二電晶體，其包含第二閘極電極、第二源極電極 、及第二汲極電極；以及 第三電晶體，其包含第三閘極電極、第三源極電極 、及第三汲極電極； 其中該第一電晶體係設置於包含半導體材料的基板之 中， 其中該第二電晶體包含半導體層，該半導體層包含In-Ga-Ζη-Ο爲主之半導體材料， 其中該第一閘極電極係電性連接至該第二源極電極或 -90- 201140758 該第二汲極電極的其中一者， 其中該源極線係電性連接至該第一源極電極， 其中該第一汲極電極係電性連接至該第三源極電極， 其中該位元線係電性連接至該第三汲極電極， 其中該第一信號線係電性連接至該第二源極電極或該 第二汲極電極的其中另一者， 其中該複數個第二信號線的其中一者係電性連接至該 第二閘極電極，且 其中該複數個字線的其中一者係電性連接至該第三閘 極電極。 13.如申請專利範圍第12項之半導體裝置，其中該第 一電晶體包含通道區，係設置於包含該半導體材料的該基 板之中；雜質區，係設置以便使該通道區夾在中間；第一 閘極絕緣層，係在該通道區的上面；該第一閘極電極，係 在該第一閘極絕緣層之上；以及該第一源極電極及該第— 汲極電極，係電性連接至該等雜質區。 1 4 ·如申請專利範圍第1 2項之半導體裝置，其中該第 二電晶體包含該第二閘極電極，係在包含該半導體材料的 該基板之上；第二閘極絕緣層，係在該第二閘極電極之上 ，該半導體層’係在該第二閘極絕緣層之上；以及該第二 源極電極及該第二汲極電極，其係電性連接至該半導體層 〇 1 5 .如申請專利範圍第1 2項之半導體裝置，其中包含 該半導體材料之該基板係單晶半導體基板或S0I基板。 -91 - 201140758 16. 如申請專利範圍第12項之半導體裝置，其中該半 導體材料係矽。 17. 如申請專利範圍第12項之半導體裝置，其中該半 導體層係氧化物半導體層。 1 8 ·如申請專利範圍第1 2項之半導體裝置，其中該半 導體層包含In2Ga2Zn07之晶體。 19.如申請專利範圍第17項之半導體裝置，其中該氧 化物半導體層的氫濃度係5x1 019原子/立方公分或更小。 2 0.如申請專利範圍第12項之半導體裝置，其中該第 二電晶體之截止狀態的電流係1x1 0_13A或更小。 21.—種半導體裝置之驅動方法，該半導體裝置包括 源極線； 位元線； 字線； 第一信號線； 第二信號線； 驅動器電路，係組構以驅動該第二信號線及該字線， 以便選擇藉由位址信號所指明之該記憶體胞格； 寫入電路； 讀取電路； 控制電路： 電位產生電路；以及 該記憶體胞格，係連接至該源極線、該位元線、該字 -92- 201140758 線、該第一信號線、及該第二信號線， 該半導體裝置之驅動方法包含： 在第一寫入操作中，自該寫入電路輸出寫入電位至該 第一信號線，該第一信號線係連接至所指明之該記憶體胞 格； 在第一讀取操作中，比較該位元線的第一電位與複數 個第一讀取電位於該讀取電路中，且根據其之比較結果而 選擇用於校正之複數個電壓的其中一者於該控制電路中； 以及 在第二寫入操作中，輸出根據用於校正之該電壓所校 正的寫入電位至該第一信號線，該第一信號線係連接至所 指明之該記憶體胞格。 22.—種半導體裝置之驅動方法，該半導體裝置包括 源極線； 位元線； 字線； 第一信號線； 第二信號線； 驅動器電路，係組構以驅動該第二信號線及該字線， 以便選擇藉由位址信號所指明之該記億體胞格； 寫入電路； 讀取電路； 控制電路； -93- 201140758 電位產生電路；以及 該記憶體胞格，係連接至該源極線、該位元線、該字 線、該第一信號線、及該第二信號線， 該半導體裝置之驅動方法包含： 在第一寫入操作中，自該寫入電路輸出寫入電位至該 第一信號線，該第一信號線係連接至所指明之該記憶體胞 格； 在第一讀取操作中，比較該位元線的第一電位與複數 個第一讀取電位於該讀取電路中，且根據其之比較結果而 選擇用於校正之複數個電壓的其中一者於該控制電路中； 在第二寫入操作中，輸出根據用於校正之該電壓所校 正的寫入電位至該第一信號線，該第一信號線係連接至所 指明之該記憶體胞格；以及 在第二讀取操作中，比較該位元線的第二電位與複數 個第二讀取電位於該讀取電路中，而讀出該記憶體胞格的 資料。 •94-
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102612714B (zh) * 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
KR101803254B1 (ko) 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN103985760B (zh) 2009-12-25 2017-07-18 株式会社半导体能源研究所 半导体装置
KR101777624B1 (ko) 2009-12-25 2017-09-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011086871A1 (en) * 2010-01-15 2011-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5743790B2 (ja) 2010-08-06 2015-07-01 株式会社半導体エネルギー研究所 半導体装置
US8520426B2 (en) 2010-09-08 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
US8659957B2 (en) * 2011-03-07 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP2012209543A (ja) 2011-03-11 2012-10-25 Semiconductor Energy Lab Co Ltd 半導体装置
US8848464B2 (en) 2011-04-29 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI536388B (zh) * 2012-01-12 2016-06-01 Sharp Kk Semiconductor memory circuits and devices
KR102295888B1 (ko) 2012-01-25 2021-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6259575B2 (ja) * 2012-02-23 2018-01-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
CN104205228B (zh) * 2012-04-12 2016-09-07 夏普株式会社 半导体存储装置
US8929128B2 (en) 2012-05-17 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Storage device and writing method of the same
KR102119914B1 (ko) 2012-05-31 2020-06-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2867387A4 (en) * 2012-06-29 2016-03-09 Semiconductor Energy Lab METHOD OF USING CATHODIC SPUTTER TARGET AND METHOD OF MANUFACTURING OXIDE FILM
US9437273B2 (en) 2012-12-26 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6405097B2 (ja) 2013-02-28 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
WO2014142332A1 (en) * 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
US9887212B2 (en) 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP6487738B2 (ja) 2014-03-31 2019-03-20 株式会社半導体エネルギー研究所 半導体装置、電子部品
JP6739150B2 (ja) * 2014-08-08 2020-08-12 株式会社半導体エネルギー研究所 半導体装置、発振回路、位相同期回路及び電子機器
KR102481037B1 (ko) * 2014-10-01 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선층 및 그 제작 방법
JP6667267B2 (ja) * 2014-12-08 2020-03-18 株式会社半導体エネルギー研究所 半導体装置
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
JP6115882B1 (ja) * 2016-03-04 2017-04-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
EP3621078B1 (en) * 2018-09-10 2021-10-27 IMEC vzw Non-volatile memory based on ferroelectric fets
US11422886B2 (en) * 2020-01-09 2022-08-23 Microsoft Technology Licensing, Llc Die level data redundancy in solid state storage devices
CN111785723B (zh) * 2020-07-24 2023-07-11 上海华虹宏力半导体制造有限公司 一种分栅式存储器的制造方法
KR102405521B1 (ko) * 2021-01-06 2022-06-03 연세대학교 산학협력단 강유전체 메모리 장치 및 이의 리드/라이트 방법
CN116133407B (zh) * 2022-05-17 2023-07-21 北京超弦存储器研究院 一种半导体器件结构及其制造方法、dram和电子设备

Family Cites Families (173)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56163585A (en) * 1980-05-17 1981-12-16 Semiconductor Res Found Semiconductor memory
EP0049326A1 (en) * 1980-10-03 1982-04-14 Rockwell International Corporation Semi-conductor memory device for digital and analog memory application using single MOSFET memory cells
DE3171836D1 (en) * 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60130160A (ja) * 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62274773A (ja) 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2775040B2 (ja) * 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
CA2158467A1 (en) * 1993-03-17 1994-09-29 Richard D. Freeman Random access memory (ram) based configurable arrays
JP3311092B2 (ja) * 1993-07-23 2002-08-05 株式会社東芝 多値メモリ
JPH07211084A (ja) * 1994-01-18 1995-08-11 Sunao Shibata 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3153730B2 (ja) * 1995-05-16 2001-04-09 株式会社東芝 不揮発性半導体記憶装置
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5808932A (en) * 1996-12-23 1998-09-15 Lsi Logic Corporation Memory system which enables storage and retrieval of more than two states in a memory cell
KR100219519B1 (ko) 1997-01-10 1999-09-01 윤종용 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
US6016268A (en) * 1997-02-18 2000-01-18 Richard Mann Three transistor multi-state dynamic memory cell for embedded CMOS logic applications
US5995410A (en) * 1997-06-20 1999-11-30 Micron Technology, Inc. Multiplication of storage capacitance in memory cells by using the Miller effect
KR100339023B1 (ko) 1998-03-28 2002-09-18 주식회사 하이닉스반도체 문턱전압을조절할수있는플래쉬메모리장치의센싱회로
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3110397B2 (ja) 1998-09-30 2000-11-20 日本電気アイシーマイコンシステム株式会社 不揮発性半導体記憶装置の書き込み方法および記録媒体
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3955409B2 (ja) 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP4246400B2 (ja) * 1999-05-13 2009-04-02 株式会社日立製作所 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2003060060A (ja) * 2001-08-21 2003-02-28 Fujitsu Ltd 半導体集積回路装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2003151298A (ja) * 2001-11-13 2003-05-23 Sharp Corp 電気的消去・書き込み可能な不揮発性半導体記憶装置の試験装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
US6560142B1 (en) * 2002-03-22 2003-05-06 Yoshiyuki Ando Capacitorless DRAM gain cell
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US6704218B2 (en) * 2002-04-02 2004-03-09 Agilent Technologies, Inc. FeRAM with a single access/multiple-comparison operation
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) * 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4086583B2 (ja) * 2002-08-08 2008-05-14 シャープ株式会社 不揮発性半導体メモリ装置およびデータ書き込み制御方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6809979B1 (en) * 2003-03-04 2004-10-26 Fernandez & Associates, Llp Complete refresh scheme for 3T dynamic random access memory cells
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005050424A (ja) 2003-07-28 2005-02-24 Renesas Technology Corp 抵抗値変化型記憶装置
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
JP2005268662A (ja) 2004-03-19 2005-09-29 Seiko Epson Corp ３次元デバイスの製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100689818B1 (ko) 2004-11-05 2007-03-08 삼성전자주식회사 절연층상 단결정 반도체 박막 형성방법 및 그에 의해제조된 반도체소자
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7173859B2 (en) * 2004-11-16 2007-02-06 Sandisk Corporation Faster programming of higher level states in multi-level cell flash memory
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US7206230B2 (en) 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
US7196928B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling during read operations of non-volatile memory
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5127161B2 (ja) 2005-05-30 2013-01-23 株式会社半導体エネルギー研究所 半導体装置
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
TWI429327B (zh) * 2005-06-30 2014-03-01 Semiconductor Energy Lab 半導體裝置、顯示裝置、及電子設備
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP4163203B2 (ja) 2005-08-08 2008-10-08 株式会社日立製作所 液晶表示装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) * 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
EP1796162A3 (en) * 2005-12-06 2010-06-02 Canon Kabushiki Kaisha Circuit element having capacitor and field effect transistor comprising nanowires
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US7457163B2 (en) 2006-06-01 2008-11-25 Sandisk Corporation System for verifying non-volatile storage using different voltages
US7440331B2 (en) 2006-06-01 2008-10-21 Sandisk Corporation Verify operation for non-volatile storage using different voltages
TWI333210B (en) 2006-06-01 2010-11-11 Sandisk Corp Non-volatile storage system and verify operation for non-volatile storage using different voltages
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP2008084471A (ja) * 2006-09-28 2008-04-10 Toshiba Corp 半導体記憶装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7580302B2 (en) * 2006-10-23 2009-08-25 Macronix International Co., Ltd. Parallel threshold voltage margin search for MLC memory application
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7561465B2 (en) * 2006-12-28 2009-07-14 Advanced Micro Devices, Inc. Methods and systems for recovering data in a nonvolatile memory array
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR100886429B1 (ko) * 2007-05-14 2009-03-02 삼성전자주식회사 반도체 소자 및 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
US8049253B2 (en) * 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101283539B1 (ko) * 2007-08-29 2013-07-15 삼성전자주식회사 역전 구조의 비휘발성 메모리 소자, 그 스택 모듈 및 그제조 방법
TWI453915B (zh) * 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009158528A (ja) 2007-12-25 2009-07-16 Sharp Corp 半導体装置
JP5190275B2 (ja) 2008-01-09 2013-04-24 パナソニック株式会社 半導体メモリセル及びそれを用いた半導体メモリアレイ
JP5219529B2 (ja) 2008-01-23 2013-06-26 キヤノン株式会社 電界効果型トランジスタ及び、該電界効果型トランジスタを備えた表示装置
JP5121478B2 (ja) * 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP4519923B2 (ja) 2008-02-29 2010-08-04 株式会社東芝 メモリシステム
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101877149B1 (ko) 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104600074A (zh) * 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
WO2011058882A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and manufacturing method thereof, and transistor
CN102612714B (zh) * 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
KR101803254B1 (ko) * 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120099475A (ko) 2009-12-04 2012-09-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011129233A1 (en) 2010-04-16 2011-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5351863B2 (ja) 2010-09-17 2013-11-27 シャープ株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP2014203505A (ja) 2013-04-10 2014-10-27 マイクロンメモリジャパン株式会社 半導体装置

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