TW200910373A - Dynamic impedance control for input/output buffers - Google Patents

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TW200910373A TW097117419A TW97117419A TW200910373A TW 200910373 A TW200910373 A TW 200910373A TW 097117419 A TW097117419 A TW 097117419A TW 97117419 A TW97117419 A TW 97117419A TW 200910373 A TW200910373 A TW 200910373A
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Description

200910373 九、發明說明 [相關申請案] 此申請案主張於2007年6月8曰申請之美國臨時申 請案號60/942,7 8 9的優先權，以參考方式將其全部內容包 含於此。 【發明所屬之技術領域】 本發明主要有關於輸入/輸出緩衝器的阻抗控制。 【先前技術】 同步動態隨機存取記憶體（SDRAM )記憶體控制器用 於個人電腦及各式各樣的電子產品之中，一般而言，其中 微處理器與S DRAM係嵌於產品中以界定產品之控制特徵 與使用者介面。SDRAM記憶體控制器允許微處理器在運 作程式時有效率地存取高速之SDRAM。 隨著晶片製造商不斷縮小矽製程特徵尺寸，使矽技術 朝向越來越好的電性及經濟性能，但當時脈與資料速率隨 著每新的一代倍數增加，晶片與系統應用之間的實體介面 中產生嚴重的信號完整性之問題。在較高時脈速率，信號 完整性崩潰，主要因爲記憶體控制器晶片與SDRAM晶片 間的互連中之傳輸線效應。 傳輸線效應，其包括反射、衰減、串音及地面反彈， 皆對晶片間之互連中的信號品質的下降造成影響。互連中 的晶片至晶片反射若未恰當地處理會完全毀掉任何高速系 -4- 200910373 統中的信號完整性。 所有的傳輸線具有由導體幾何及圍繞導體之絕緣媒介 的介電質常數所界定之特性阻抗及特性信號速度。在傳輸 線來回傳播的信號反射若不加以控制可能會使信號品質下 降至無法使用的地步。然而’若驅動傳輸線一端之電路的 來源阻抗匹配在線的另一端之電路的終止阻抗，則傳輸線 中不會產生信號反射。當使用半導體電路，典型CMOS (互補金屬氧化物半導體）電晶體，來驅動信號至晶片外 的印刷電路板（PCB )跡線上以由印刷電路板上的另一晶 片上的半導體電路接收時，若跡線之接收端並未以接近傳 輸線阻抗的某阻抗加以終止，則經常發生顯著的信號反 射。 以前，以具有比PCB跡線的特性阻抗低許多的輸出阻 抗之輸入/輸出（I/O )緩衝器來驅動高速信號。使用具有 匹配跡線之特性阻抗的電阻値之固定電阻器來終止PCB跡 線。在一些應用中，一將固定電阻器與驅動緩衝器串接以 改善信號的完整性。雙資料率（DDR ) SDRAM的出現驅 使半導體產業尋找將來源與終止阻抗內部化的方式，以免 除在這些新的記憶體系統中匹配PCB跡線阻抗所需之固定 的外部電阻器。動機永遠爲降低成本與減少耗電量。已清 楚證實當有匹配的終止阻抗時DDR記憶體系統中可獲得 良好的信號完整性。只要終止吸收傳播到線的末端之信號 就不會發生反射。在這些系統中，先前故意讓驅動線之電 路的來源阻抗低於PCB跡線的特性阻抗已產生有較佳抗雜 200910373 訊力之較大信號擺幅。 CMOS I/O電路可設計成在特定情況下頗好却 輸線阻抗，但在電路預期之整個製程、電壓 (PVT )範圍中會呈現大阻抗變化，經常超過2_· 消P VT變化，電路設計師已爲晶片外驅動（0 C D ) 上終止（ODT )內建了 一些可調整性。 目前已有多種可編程輸出阻抗之解決方法，戈 速收發器邏輯（HSTL)及DDR應用中。在許多II 輸出阻抗控制可有少如兩各驅動設定。在許多情祝 出阻抗並非相對於阻抗參考動態設定。 【發明內容】 根據一廣泛態樣，本發明提供一種結合之驅® 電路，包含：可變阻抗上拉網路、可變阻抗下拉雜 於設定該上拉網路之組態之至少一控制輸入、用於 下拉網路之組態之至少一控制輸入；該設備具有紹 模式，其中該可變阻抗上拉網路組態成具有上拉嫌 阻抗，以及該可變阻抗下拉網路組態成具有下拉絕 阻抗，該上拉網路及該下拉網路結合作用爲分裂紹 設備具有驅動操作模式，其中：欲驅動高輸入’診 路組態成當開啓時產生一特定阻抗；欲驅動低輸/ 拉網路組態成當開啓時產生一特定阻抗。 在一些實施例中，一種設備包含：核心邏輯、 I/O (輸入/輸出），各具有個別的I/O墊、針對各 匹配傳 及溫度 .。欲抵 及晶粒 其在高 況中， 中，輸 I及終止 丨路、用 •設定該 1止操作 丨路終止 丨路終止 •止；該 :上拉網 .，該下 複數個 I/O，如 200910373 上述之個別的結合之驅動及終止電路，該結合之驅動及終 止電路作爲從該核心邏輯產生輸出以及終止該核心邏輯的 外部輸入。 在一些實施例中，該上拉及下拉網路當在驅動及終止 模式之間轉換時，動態切換於兩阻抗設定之間。 在一些實施例中，該設備進一步包含：針對各I/O， 預先驅動器邏輯包含及-或-及邏輯，其接收指示驅動高 之第一輸入、指示驅動低之第二輸入、以及指示終止的第 三輸入，以及相應地切換於兩阻抗設定之間。 在一些實施例中，該電路結合將該些阻抗相對於阻抗 參考作校準之校準邏輯。 在一些實施例中，一種設備包含：核心邏輯、複數個 輸入，各具有個別的輸入墊、以及複數個輸出，各具有個 別的輸出墊；針對各輸入墊，永久地組態於終止模式中的 如上述之個別的結合之驅動及終止電路；針對各輸出墊， 永久地組態於驅動模式中的如上述之個別的結合之驅動及 終止電路。 在一些實施例中，一種設備包含：如上述之結合之驅 動及終止電路、控制器，其產生該些控制輸入作爲該結合 之驅動及終止電路是否在驅動模式或終止模式中之函數。 在一些實施例中，該上拉網路包含平行連接在一起之 複數個電晶體，藉由選擇性啓通該複數個電晶體之某數量 來控制該上拉網路之該可變阻抗；該下拉網路包含平行連 接在一起之複數個電晶體，錯由擇性啓通該複數個電晶 200910373 體之某數量來控制該下拉網路之該可變阻抗。 在一些實施例中，一種設備包含：如上述之結合之驅 動及終止電路、該結合之驅動及終止電路的至少一部分之 副本，以用來執行校準。 在一些實施例中，該設備進一步包含：控制器，其控 制在如下之四步驟中執行的校準：1 )當一資料輸出爲邏 輯高時，針對驅動模式校準上拉網路、2 )當一資料輸出 爲邏輯低時，針對驅動模式校準下拉網路、3 )針對終止 模式校準上拉網路、以及4 )針對終止模式校準下拉網 路。 在一些實施例中，該上拉網路包含複數個P型金屬氧 化物半導體場效電晶體（mosfet )，以及該下拉網路包含 複數個N型mo sfet，該設備進一步包含控制在如下之四步 驟中執行的校準之控制器：1 )當一資料輸出爲邏輯低 時，N裝置輸出阻抗校準，以判斷針對驅動模式致能該些 N型電晶體的幾個、2)當一資料輸出爲邏輯高時，P裝置 輸出阻抗校準，以判斷針對驅動模式致能該些P型電晶體 的幾個；3 ) N裝置終止校準，以判斷針對終止模式致能 該些N型電晶體的幾個、以及4 ) P裝置終止校準，以判 斷針對終止模式致能該些P型電晶體的幾個。 在一些實施例中，該上拉網路及該下拉網路各完全由 P型電晶體或N型電晶體所形成，該設備進一步包含：控 制器，其控制在如下之兩步驟中執行的校準：1 )當一資 料輸出爲邏輯高時，針對驅動模式校準上拉網路、以及 -8- 200910373 2 )針對終止模式校準上拉網路。 在一些實施例中，該上拉網路包含複數個 N型 mosfet，以及該下拉網路包含複數個N型mosfet，該設備 進一步包含控制在如下之兩步驟中執行的校準之控制器： 1 )當一資料輸出爲邏輯低時，N裝置輸出阻抗校準，以 判斷針對驅動模式致能該些N型電晶體的幾個、以及2 ) N裝置終止校準，以判斷針對終止模式致能該些N型電晶 體的幾個。 在一些實施例中，該設備進一步包含：互連，其傳送 共同校準値至各結合之驅動及終止電路。 在一些實施例中，該互連使用一或更多溫度表碼來遞 送該些校準値。 在一些實施例中，該上拉網路包含P型電晶體，以及 該下拉網路包含N型電晶體，以及其中該互連遞送：第一 校準値，其設定當一資料輸出爲邏輯低時，針對驅動模式 致能該些N型電晶體的幾個、第二校準値，其設定當一資 料輸出爲邏輯高時，針對驅動模式致能該些P型電晶體的 幾個、第三校準値，其設定針對終止模式致能該些N型電 晶體的幾個、以及第四校準値，其設定針對終止模式致能 該些P型電晶體的幾個。 在一些實施例中，一種設備包含：複數個如上述之結 合之驅動及終止電路、互連，其傳送共同校準値至各結合 之驅動及終止電路、針對各結合之驅動及終止電路，預先 驅動器電路選擇性施加該些校準値之一，作爲該特定結合 200910373 之驅動及終止電路在輸出邏輯低或輸出邏輯高的驅動模式 中或在終止模式中的函數。 根據另一廣泛態樣，本發明提供一種結合之ODT (晶 粒上終止）以及OCD (晶片外驅動）電路，包含爲終止電 晶體雙倍之驅動電晶體。 根據另一廣泛態樣，本發明提供一種晶片上終止電 路，包含：至少一上拉電晶體，其連接至至少一下拉電晶 體、輸入，其連接於該上拉電晶體及該下拉電晶體之間， 該至少一上拉電晶體及至少一下拉電晶體作用爲終止該輸 入。 在一些實施例中，該至少一上拉電晶體包含可選擇性 致能之第一複數個電晶體，以及該至少一下拉電晶體包含 可選擇性致能之第二複數個電晶體，致能之該第一及第二 複數個電晶體的數量設定該電路的終止阻抗。 根據另一廣泛態樣，本發明提供一種提供結合之驅動 及終止的方法，該方法包含：在終止操作模式中，將可變 阻抗上拉網路組態成具有上拉網路終止阻抗，以及將可變 阻抗下拉網路組態成具有下拉網路終止阻抗，該上拉網路 及該下拉網路結合作用爲分裂終止、在驅動操作模式中， 欲驅動高輸入，將該上拉網路組態成當產生第一驅動阻 抗、在驅動操作模式中’欲驅動低輸入，將該下拉網路組 態成當產生第二驅動阻抗。 在一些實施例中’該方法進一步包含：在該終止模式 及該驅動模式之間選擇操作模式。 -10- 200910373 在一些實施例中，將該上拉網路組態成具有上拉網路 終止阻抗包含選擇性啓通形成該上拉網路之複數個電晶體 的某數量、將該下拉網路組態成具有下拉網路終止阻抗包 含選擇性啓通形成該下拉網路之複數個電晶體的某數量。 在一些實施例中，該方法進一步包含：執行校準，以 校準該上拉終止阻抗、該下拉終止阻抗、該第一驅動阻 抗、及該第二驅動阻抗。 在一些實施例中’執行校準包含：當一資料輸出爲邏 輯高時，針對驅動模式校準該上拉網路、當一資料輸出爲 邏輯低時，針對驅動模式校準該下拉網路、針對終止模 式校準該上拉網路、以及針對終止模式校準該下拉網路。 在一些實施例中’中執行校準包含：當一資料輸出爲 邏輯高時’針對驅動模式校準該上拉網路，以產生第一校 準結果、當一資料輸出爲邏輯低時，針對驅動模式使用該 第一校準結果來校準該下拉網路、針對終止模式校準該上 拉網路，以產生第二校準結果、以及針對終止模式使用該 第二校準結果來校準該下拉網路。 【實施方式】 兹參照第1圖’其顯示兩種不同的DDR輸入/輸出 (I/O )單元架構的平面佈置圖。以3 0泛指傳統單元架 構’包括核心介面邏輯1 0、位準轉換器及輸入緩衝器 1 2、預先驅動器丨4、晶粒上終止（〇dt ) 1 6、晶片外驅動 (OCD) 18、靜電放電（ESD)鉗位二極體20及接合/探 -11 - 200910373 針墊22。見例如Jedec標準；2008年4月，DDR SDRAM 規格，JESD79-2E ( JESD79-2D 之修訂）。 以3 2泛指本發明之一實施例所提供的單元架構，其 中有核心1 0、位準轉換器及輸入緩衝器1 2、預先驅動器 1 4、E S D 2 0及墊2 2。然而，在此實施例中，晶粒上終止 1 6及晶片外驅動1 8並非爲分別的構件，而提供爲結合的 晶粒上終止/晶片外驅動（OCT/ODT) 34。 雖考慮第1圖之單元I/O架構32用於連接諸如 SDRAM記憶體裝置之言己憶體裝置的記憶體控制器之I/O， 此I/O架構可用於其他應用中，如在真實的記憶體裝置本 身及任何高速CMOS晶片至晶片互連上，例如包括CPU、 FPGA、控制器、記憶體等等。 注意到在傳統單元架構3 0中，有分別的 0 D T及 OCD ;在一可能的特定實施尺寸的範例中，總高度爲260 μιη以及寬度爲4〇μιη。典型使用電阻器實施ODT 16而典 型使用電晶體實施OCD 18。 第1圖爲單元架構中可實施OCD/ODT功能之一特定 的範例。更一般，在此提供之合倂的OCD/ODT可用於需 要終止與驅動兩者的任何單元架構中。在又一實施例中， 在具有專門的終止及驅動功能之單元中實施合倂的〇CD/ ◦ DT電路，其中針對每一個利用相同電路之不同實例，藉 此簡化設計與測試。 茲參照第2Α圖，顯示合倂之ODT/OCD之簡單的區 塊圖。顯示分別經由開關50及52使可變電阻上拉網路40 -12- 200910373 連接至可變電阻下拉網路42。開關5 0當關閉時將上拉網 路40連接至I/O墊46及ESD結構（未圖示）。開關50 具有輸入41，提供整個ODT/OCD上拉網路的動態開/關控 制。開關52當關閉時將下拉網路42連接至I/O墊46及 ESD結構。同樣地，開關52具有輸入43，提供整個ODT /OCD下拉網路的動態開/關控制。控制4 1允許以高速啓 通及關閉ODT及OCD功能的每一個之上拉網路。同樣 地，控制43允許以高速啓通及關閉ODT及OCD功能的 每一個之下拉網路。第一及第二開/關控制41及43動態 切換上拉及下拉電阻網路至開或關以產生輸出或接收輸 入。典型地，墊46經由PCB跡線連接至諸如SDRAM的 記憶體裝置（未圖示）。上拉網路40具有控制輸入48， 其提供ODT及Ο CD之每一個的阻抗控制。下拉網路42 具有控制輸入53，其提供ODT及OCD之每一個的阻抗控 制。亦顯示輸入緩衝器5 1。輸入緩衝器連接以從墊46接 收信號，並經由接收器電路（未圖示）遞送給核心（亦未 圖示）。可變電阻網路40及42兩者主要爲具有可變電阻 之電晶體網路。在一些實施例中，這些可變電阻網路包括 一組電晶體，可切換入或出電路以相應地變化電路之啓通 電阻。網路之關閉電阻實質上爲僅呈現漏電流之斷路。在 —些實施例中，第一及第二電阻控制（48及53)爲準靜 態控制，其之狀態，一旦針對特定校準過的電阻設定後， 無需再度改變，只要電阻網路之操作條件不會導致電阻明 顯地改變。於再次校準時，可改變電阻控制之狀態以針對 -13- 200910373 不同的操作條件達到希望的電阻。 欲在ODT模式中運作’第一及第二開/關控制 43分別啓通上拉網路40及下拉網路42。此外，阻 輸入48及53用來將上拉網路40及下拉網路42的 定成供終止用的校準値。接收到的信號經由墊46 經過輸入緩衝器5 1並遞送至電路的其餘部分 示）。藉由同時啓通上拉網路及下拉網路兩者中 體，輸出驅動器可用來產生分裂終止電阻器網路的 性。換言之，控制器的輸出電晶體可用來終止輸入1 欲在OCD模式中運作，當欲輸出邏輯高時， 入41及43啓通上拉網路40，並關閉下拉網路 外，阻抗控制4 8用來將上拉網路的電阻設定成驅 上拉網路的經校準値。當欲輸出邏輯低時，控制I 及4 3啓通下拉網路4 2，並關閉上拉網路4 0。此外 控制5 3用來將下拉網路的電阻設定成驅動用之下 的經校準値。注意到OCD及ODT功能爲互斥。 四倍資料率（QDR ) SRAM (靜態隨機存取記 爲具有獨立輸入及輸出墊的SRAM的一種。合倂之 〇 CD連接至此種裝置仍有其應用之處，因爲針對輸 出兩者可用共同I/O單元設計之不同實例，藉此 計。在此情況中，一特定的合倂ODT/O CD實例將 組態成ODT或OCD。第2B圖描繪其中類似第1圖 ODT/OCD用於經由電性路徑與QDR SRAM通訊的 料率（QDR) SRAM控制器中之一特定範例。在所 41及 抗控制 電阻設 輸入， (未圖 的電晶 阻抗特 言號。 控制輸 42 〇 ]1：匕 動用之 w Λ 4 1 ，阻抗 拉網路 憶體） :ODT/ 入及輸 簡化設 永久性 之合倂 四倍資 示的範 -14- 200910373 例中’電性路徑包括’從控制器到SRAM，控制器 接合墊8 0、控制器的封裝導線8 2、球體8 4、電路 86、另一球體88、SRAM的封裝導線90及SRAM 接合墊92。該圖並未按照比例繪製，其中典型地電 線8 6顯示比電性路徑之任何其他元件較長。電性 以完美的互連節點作用，以及因而一些寄生電阻、 及電容與電性路徑有關連，其會讓高速信號有嚴重 線效應。注意到並未顯示額外的接收電路（如接收 等等）’但針對用於ODT之電路的實例至少會存在 輸出阻抗與QDR輸出驅動器中啓通之電晶體 反比。參照第2B圖，典型至少在上拉網路40中 (如16個）NMOS電晶體43，以及在下拉網路42 似數量的NMOS電晶體45。在一些實施例中，爲 僅需啓通上拉網路40，因爲在網路A及B中的電 相同的種類（在此情況中Ν Μ Ο S )並且其大小設計 準電壓（Vo = VDDQ/2 )提供相同的上拉及下拉阻抗。 參照第2C圖，顯示如何在具有由相同種類之 所形成的上拉與下拉網路的電路中執行校準的一 型。針對作校準使用I/O單元之副本。上拉網路 Rpu 200及下拉網路描繪成RPD 202。切換組態成 是連接著，而RPD總是斷接著。這以單一開關 示，但亦可使用與第2A圖之開關50及52等效之 關或使用實施可變電阻上拉及下拉網路的電晶體來 其中與第2A圖之開關50等效之RPU的連結爲打 的晶片 板跡線 的晶片 路板跡 路徑不 電感、 的傳輸 緩衝器 〇 數量呈 有數個 中有類 了校準 晶體爲 成在校 電晶體 範例模 描繪爲 R p υ總 203顯 一對開 實施， 開，以 -15- 200910373 及與第2A圖之開關52等效之RPU的連結爲關閉。副本 電路經由墊204連接至在此所示之範例中爲50歐姆的參 考電阻器Rzq。副本電路之輸入20 1亦連接至類比比較器 206之一輸入。類比比較器206有第二輸入203，連接至 在所示範例中設定爲Vddq/2的參考電壓。當電路之輸出 201小於參考電壓203時，類比比較器206之輸出ZC0MP 208爲低，以及當輸出201大於參考電壓203時爲高。當 輸出V〇 201等於參考電壓203時，輸出ZCOMP 208爲未 定。欲校準輸出阻抗，變化Rpu 200 (藉由變化電路組 態，例如藉由變化提供電阻之電晶體的數量）直到ZC0MP 208從「零」切換至「一」。當發生這個狀況時，輸出電 壓剛好超過參考電壓，以及將電路組態辨別爲用於設定真 實1/◦單元的輸出阻抗。注意到當輸出V〇 201非常接近 VDD〇/2時，上拉電阻値非常接近校準電阻器Rzq的値，因 爲橫跨具有相同電流之每一個電阻器有相同的電壓。 在一·些實施例中，使用DDR輸入緩衝器實施類比比 較器2 0 6。此種緩衝器爲專門的類比比較器，其針對速度 而非準確度或增益設計。此種類比比較器的輸出爲數位， 並且設計成根據其類比輸入的相對値從一邏輯位準突然地 切換至另一位準。 例如，欲校準輸出阻抗使其匹配第2C圖中所示之 5 0 Ω電阻，啓通之電晶體的數量可累進地變化，藉由改變 施加致參考驅動器上拉網路之上拉電晶體的閘極之選擇/ 致能信號，直到輸出V〇 20 1大於但盡可能接近vDDq/2。 -16- 200910373 Q D R輸出驅動器的恰當校準將會在此設定，並且一旦設定 好參考QDR輸出驅動器，在分享校準參考驅動器設定之 所有QDR驅動器中，將在正常操作期間啓通輸出驅動器 電晶體的正確數量（X )。例如，當將線驅動成高時，將 啓通上拉網路中之1 6個電晶體的X個，以及當將線驅動 成低時，將啓通下拉網路中之1 6個電晶體的X個。 第2B圖之上拉網路及下拉網路皆由n型電晶體所形 成。這特別適合QDR應用。如前述，這得允許執行簡化 的校準。更一般地，在具有由相同種類之電晶體所形成的 上拉網路及下拉網路的任何實施例中，僅需針對ODT及 0 CD的每一個校準上拉及下拉網路之一，因爲上拉網路及 下拉網路的校準値會相同。 在第2A及2B圖的範例中，上拉網路顯示成與致能上 拉網路之切換元件分開，以及下拉網路顯示成與致能下拉 網路之切換元件分開。然而，在一些實施例中，藉由使電 晶體形成上拉及下拉網路之一部分來實施該切換功能。 作爲D D R 3控制器的輸出驅動器之一範例係顯示在第 2D圖中。DDR3輸出驅動器某程度上與第2B圖中所示之 QDR控制器輸出驅動器類似；然而，上拉網路40包括 PMOS電晶體47而非NMOS電晶體。因此，需分開執行 上拉網路及下拉網路的校準，因爲pM〇S及NMOS電晶體 可有不同的電阻特性。亦可有針對〇DT模式操作之接收 緩衝器（未圖示）。針對DDR3，在互斥時間中’各I/O 功能在輸入及輸出模式兩者中作用。 -17- 200910373 藉由同時啓通上拉網路及下拉網路兩者中的電晶體， DDR3輸出驅動器可用來產生分裂終止電阻器網路之阻抗 特性。換言之’ DDR3控制器的輸出電晶體可用來終止輸 入信號。 炫參考弟3圖討論與第1圖之單兀架構32 —致之I/O 單元架構的詳細實施例。如下述，第3圖之電路顯示成包 括測試用之測試輸入以及正常輸入。應了解到可省略測試 輸入及對應的電路而不影響電路的正常操作。詳言之，電 路顯示成包括核心邏輯1 0、位準轉換器1 2、預先驅動器 14、包括上拉p型電晶體P<15:0> 110及下拉n型電晶體 Ρ<15:0> 1 12之結合的OCD/ODT電晶體34、及由ESD鉗 位二極體116及ESD鉗位二極體118及墊120所構成之 ESD 20。針對此範例，假設預先驅動器1 4包括驅動丨6個 上拉電晶體之16個預先驅動器88，以及驅動16個下拉電 晶體之1 6個預先驅動器90，但此數量依照實施而定。上 拉電晶體1 10在標示爲PAD內部網（PADI )的點連接至 下拉電晶體II2。亦顯示電阻器RP 117，連接padI至墊 22。電阻器RP 1 1 7爲擴散型電阻器，具有大佈線面積用 來保護輸出電晶體不受到毀滅性的E S D效應。電阻器限制 進入輸出電阻器之ESD電流，其若過量，可能會在電晶體 中觸發驟回（snap-back )而破壞電晶體。設置此電阻器防 止驟回的發生。電阻器Rp亦在1 1 4連接至輸入緩衝器 (未圖示）。電路具有 VDD 60、Vss 62、VDDQ 61、及 Vssq 63之連結。這些爲I/O單元之電源軌端子。電源軌 -18- 200910373 爲用來散佈電源至沿著矽晶片的周圍配置之I/O單元的金 屬匯流排。VDDQ連接至"Ο電源供應器，其例如針對 DDR1標稱地設定爲2.5V、針對DDR2爲1.8V以及針對 DDR3爲1.5V。VSSq爲VDDQ電源供應器之〗/〇接地返 回。VDD端子連接至核心供應器，其針對目前深次微米技 術，係典型設定至在1 ·〇至2.0伏特範圍中之電壓。Vss 爲V D D電源供應器之核心接地返回。雖兩者皆標稱地爲 〇_〇伏特’ VSSQ及Vss爲不同的晶粒上接地網。兩接地 爲分開以將核心與I/O切換雜訊隔離開來。 核心邏輯10包括電路64，接收由SJ、DO、DJ、 〇E、OJ、及TE所構成之輸入66。這些輸入之功能如下： SJ當低時選擇正常輸入（D〇及〇E)以及當高時選擇 測試輸入（D J及Ο J ); DO爲當ΟΕ=1時至墊的正常資料輸出。當D〇 = l時 墊爲高，當DO = 0時墊爲低； DJ爲當ΟJ= 1時至墊的測試資料輸出。當dJ = 1時墊 爲高，當DJ = 0時墊爲低； OE爲正常輸出致能。當〇Ε=ι時，晶片外驅動器 (OCD )爲致能以及晶粒上終止（；〇dt )爲禁能。當 〇E = 〇時’ OCD爲禁能（三態）以及若ΤΕ=ι時，〇DT爲 致能。 OJ爲測試輸出致能，以及具有與〇E相同的功能；以 及
Te爲終止致能。這允許墊驅動器電晶體作爲分裂終 -19- 200910373 止。當TE二1時，終止會在OCD爲三態時（OE (或OJ) =1 )啓通。這通常針對僅驅動應用爲低以及資料I/O應用 爲高。
核心邏輯64的輸出包括DPU 68、TON 70及DPD 72，其如下作用： DPU爲驅動上拉控制。當此爲高時，令驅動上拉電晶 體啓通。當低時，令驅動上拉電晶體關閉； DPD爲驅動下拉控制。當此爲高時，令驅動下拉電晶 體啓通。當低時，令驅動下拉電晶體關閉；以及 TON爲終止開啓控制。當高時，在 OE或 OJ變低 時，上拉及下拉電晶體兩者皆致能以一起啓通形成分裂終 止。當低時，終止功能完全禁能並不受到OE或OJ之狀 態的影響。 這三個輸出DPU 68、TON 70及DPD 72爲位準轉a〇6 換器12的輸入，其產生DPUH 78、TONH 80、DPDH 82 及TONH 84，其爲用來驅動I/O預先驅動器88及90之 DPU 68、TON 70及DPD 72之高電壓型式。 有64位元的阻抗控制匯流排，稱爲ZIOH<63:0>，用 來控制上拉電晶體11 0及下拉電晶體1 1 2。阻抗控制匯流 排ZIOH爲第2A圖之阻抗控制輸入如何實施的一特定範 例。各預先驅動器接收阻抗控制匯流排之特定位元，以及 經位準轉換之輸出 DPUH 78、TONH 80、DPDH 82及 TONH 84的特定者，如下述。21〇^1<6 3:0>包括下列： 1 6位元ZI Ο Η < 3 1 : 1 6 >用於控制0 c D模式中的上拉電 -20- 200910373 晶體110’每一電晶體一位元； 10位元21011<63:48>用於控制ODT模式中的上拉電 晶體1 1 0，每一電晶體一位元； 16位元21〇11<15:10>用於控制〇cd模式中的下拉電 晶體112 ’每一電晶體一位元；以及 16位元乙1011<47:3 2>用於控制〇DT模式中的下拉電 晶體112，每一電晶體一位元。 各預先驅動器88包括及閘92與及閘94，具有連接至 或閘9 6之個別的輸入’該或閘9 6具有饋送經過個別的反 向緩衝器98的輸出’反向緩衝器98之輸出驅動上拉電晶 體1 1 0之一的閘極。及閘9 2接收D P U Η 7 8 ( A 1 )以及 ZIOH<31:16>(A2)的位兀之一。及閘 94 接收 TONH 80 (B1)以及 ZIOH<63:48>(B2)的位元之—。 類似地’各預先驅動器9 0包括及閘1 〇 0與及閘1 〇 2， 具有連接至或聞104之個別的輸入，該或閘丨具有饋送 經過個別的反向緩衝器1 0 6的輸出，反向緩衝器丨〇 6之輸 出驅動上拉電晶體120之一的閘極。及聞1〇〇接收DpDH 82 ( C1 )以及 ZIOH<15:0> ( C2 )的位元之一。及閘 ι〇2 接收 TONH 84 ( D1 )以及 ZIOH<47:3 2> ( D2 )的位元之 - 。 內建於預先驅動器88及90中之及-或-及邏輯作爲獨 控制驅動器及終止阻抗的局速多工器。及-或-及 許在驅動時任何數量的上拉及下拉電晶體交替地啓通及關 閉，以及在終止時任何數量的上拉及下拉電晶體一起啓通 -21 - 200910373 及關閉。預先驅動器邏輯關閉未被ZIOH<63:0”匯流排76 選擇的所有OCD/ODT電晶體34並防止他們切換。僅被選 擇的OCD/ODT電晶體以高速切換。 第3圖之電路64的一詳細範例實施顯示在第4A圖 中。如於第 3圖中，有輸入66(由 SJ、D〇、DJ、OE、 OJ、TE 所構成）及輸出 DPU 68、DPD 70、及 TON72。 DO及DJ爲至第一多工器200的輸入，該第一多工器200 產生輸出DD 204。OE及OJ爲至第二多工器2〇2的輸 入，該第二多工器202產生輸出EE 206。DD 204連接及 閘2 0 8的第一輸入，以及至及閘2 1 0的反向輸入，及閘 20 8的輸出爲DPU 68。EE 2 06連接及閘20 8的第二輸 入，以及至及閘210的第二輸入，及閘210的輸出爲DPD 70。EE 206亦連接至及閘212的第一反向輸入。TE連接 至及閘2 1 2的第二輸入，及閘2 1 2的輸出爲τ 〇N 7 2。 第4 B圖中的2 1 4泛指電路6 4的真値表，顯不如何產 生爲 SJ、DO、DJ、〇E、OJ、及 TE之函數的DPU、 DPD、及 TON。 預先驅動器8 8及9 0操作成經位準轉換的D P U Η、 ΤΟΝΗ、及TPDH之函數。與爲類似之測試操作相反’將 於下描述正常操作（SJ = 〇)。 OCD模式 在OCD模式操作中，〇e爲高以致能輸出。只要0E 爲高TE的狀態不相干。〇 〇在任何特定時刻爲0或1 ’反 -22- 200910373 映將產生之輸出。若D◦爲1 (列2 1 6及2 1 7 )，則針對 ZIOH<6 3 : 〇>中的每一個「1」，會藉由預先驅動器88啓 通上拉電晶體1 1 0的個別一者。類似地，若DO爲0 (列 218及219)，則針對ZIOH<15:0>中的每一個「1」，會 啓通下拉電晶體1 1 2的個別一者。 0DT模式 唯一使0DT模式啓動的一組輸入爲：0E爲低以禁能 輸出以及TE=1以致能ODT ( T0N=1 )。此爲真値表214 的列220。若TON爲1，則針對ZIOH<63: 48>中的每一 個「1」，會藉由上拉電晶體〗1〇啓通上拉電晶體110的 個別一者，以及針對ZIOH<47 :32>中的每一個「1」，會 啓通下拉電晶體112的個別一者。 校準 在一些實施例中，提供校準機制以識別用於0DT及 ◦CD模式之適當數量的電晶體，以及尤其識別針對這些模 式的每一個啓通多少個上拉及/或下拉電晶體。在一些實 施例中，在裝置操作期間週期性動態地進行校準，以允許 在改變操作條件下作調整。 在一些實施例中，執行如下列之四階段的校準： 1 ) N裝置輸出阻抗校準一此判斷針對0CD模式當 DO爲〇時致能多少個η型電晶體112， 2 ) Ρ裝置輸出阻抗校準一此判斷針對0 C D模式當D 0 -23- 200910373 爲1時致能多少個P型電晶體11 0 ; 3 ) Ν裝置終止校準一此判斷針對〇 D Τ致能多少個η 型電晶體1 1 2 ;以及 4 ) Ρ裝置終止校準-此判斷針對ODT致能多少個ρ 型電晶體1 1 〇。 更一般地，可以類似方式執行上拉網路校準及下拉網 路校準。所述之電路大部分係針對每一接腳作副本。然 而，在一些實施例中，校準並非針對每一接腳執行。更確 切地，執行一次校準，並預期相同校準結果可應用至所有 的接腳。假設用於結合的OCD/ODT針對多接腳之多個電 晶體將爲相同積體電路之一部分，並因此具有類似的性 質，則此預期爲合理。在一些實施例中，結合的〇CD/ ODT之副本用來校準所有的I/O。 將包括在結合的OCD/ODT中之電晶體的數量可選擇 作爲可編程性所希望之範圍的函數，以及電晶體之電阻/ 驅動特性的函數。在一些實施例中，一組電晶體用來提供 從30歐姆至90歐姆之可編程性範圍，但此當然可依特定 實施而定。 在一些實施例中，使用葛雷碼（gray eode)來編碼控 制器，並接著將此轉換成溫度表碼輸出。溫度表_ @名_ _ 字具有單一組的零或更多1，其接續在單一組的零或更多 〇之後，構成該碼字。使用此種溫度表碼確保致能一組連 續的電晶體（上拉或下拉）。在一特定的範例中，4位元 葛雷碼用來指示1 6種可能的排列之一，並且轉譚成i 6位 -24- 200910373 元溫度表碼’含有每一個電晶體一位元。可使用葛雷至溫 度表解碼方法而非二位元至溫度表方法，以防止當改變阻 抗碼（ZIOH<6 3:〇>)時在驅動器輸出上發生故障。 所述之範例皆有關於結合的OCD/ODT電路。更一般 地，提供可提供結合的驅動及終止之電路。 第5圖爲提供結合的驅動及終止之方法的流程圖。方 法從步驟5-1開始，在終止操作模式中，組態可變電阻上 拉網路以具有上拉網路終止電阻，並組態可變電阻下拉網 路以具有下拉網路終止電阻，上拉網路及下拉網路結合作 爲分裂終止。在步驟5-2中，在驅動操作模式中，欲驅動 高輸出，組態上拉網路以產生第一驅動阻抗。在步驟5-3 中，在驅動操作模式中，欲驅動低輸出，組態下拉網路以 產生第二驅動阻抗。執行第5圖中之步驟的順序明顯地取 決於驅動對終止兩者之順序，並取決於驅動模式期間欲驅 動之資料。 第6圖爲校準第5圖之第一方法之流程圖。方法從步 驟6-1開始，其中當資料輸出爲邏輯高時針對驅動模式校 準上拉網路。該方法繼續到步驟6 -2，其中當資料輸出爲 邏輯低時針對驅動模式校準下拉網路。該方法繼續到步驟 6-3 ’其中針對終止模式校準上拉網路。該方法繼續到步 驟6 - 4，其中針對終止模式校準下拉網路。 第7圖爲校準第5圖之第二方法之流程圖。方法從步 驟7-1開始，其中當資料輸出爲邏輯高時針對驅動模式校 準上拉網路，以產生第一校準結果。該方法繼續到步驟7- -25- 200910373 2’其中當資料輸出爲邏輯低時使用第一校準結果來校準 下拉網路。這假設使用相同的程序形成用於下拉網路及上 拉網路之電晶體，並因此這兩者可用相同的校準。該方法 繼續到步驟7_3，其中針對終止模式校準上拉網路，以產 生第二校準結果。該方法繼續到步驟7_4，其中針對終止 模式使用第二校準結果來校準下拉網路。 所述之實施例參照可變電阻上拉網路、可變電阻下拉 網路、終止電阻、及電阻參考。更一般地，實施例可利用 可變阻抗上拉網路、可變阻抗下拉網路、終止阻抗、及阻 抗參考。 有鑑於上述教示可有本發明之各種的變更與變化。因 此，應了解到在所附之申請專利範圍的範疇內，可以非在 此特別描述者來施行本發明。 【圖式簡單說明】 參考附圖描述本發明之實施例，附圖中： 第1圖爲比較傳統單元架構與本發明之一實施例所提 供之單元架構的平面佈置圖；. 第2A圖爲本發明之一實施例所提供之合倂的晶片上 驅動/晶粒上終止的區塊圖； 第2B圖爲本發明之一實施例所提供之合倂的晶片上 驅動/晶粒上終止的區塊圖，其適用於四倍資料率應用； 第2 C圖爲會如何執行校準的電路圖； 第2D圖爲本發明之一實施例所提供之合倂的晶片上 -26- 200910373 驅動/晶粒上終止的區塊圖’其適用於D D R 3應用； 第3圖爲本發明之一實施例所提供之I/O單元架構的 詳細區塊圖； 第4 A圖爲第3圖之核心邏輯功能的區塊圖； 第4B圖爲第4A圖之邏輯圖的真貫表； 第5圖爲提供結合的驅動與終止之方法的流程圖； 第6圖爲校準第5圖之方法的第一方法之流程圖；以 及 第7圖爲校準第5圖之方法的第二方法之流程圖。 【主要元件符號說明】 1 〇 :核心介面邏輯 12:位準轉換器及輸入緩衝器 1 4 :預先驅動器 1 6 :晶粒上終止（〇 D T ) 18 :晶片外驅動（OCD) 2〇:靜電放電（ESD)鉗位二極體 2 2.接合/探針塾 3 0 :傳統單元架構 3 2 :單元架構 34 :結合的晶粒上終止/晶片外驅動（OCT/〇DT ) 4〇 :上拉網路 41 、 43 :輸入 42 :下拉網路 -27- 200910373 46 : I/O 墊 4 8、5 3 :控制輸入
47 ： PMOS 5 0、5 2 :開關 5 1 :輸入緩衝器 64 :電路 66 :輸入 80 :控制器的晶片接合墊 82 :控制器的封裝導線 8 4 :球體 8 6 :電路板跡線 8 8 :另一球體 90 : SRAM的封裝導線 92 : SRAM的晶片接合墊 8 8、9 0 :預先驅動器 92、 94、 100、 102 ：及閘 96、 104:或閘 9 8、1 0 6 :反向緩衝器 1 1 0 :上拉p型電晶體 1 1 2 :下拉η型電晶體 1 1 6、1 1 8 : E S D 鉗位二極 1 1 7 :電阻器 120 ：墊 200 :上拉網路 200910373 200 :第一多工器 2 0 1 ·•輸入 202 :下拉網路 202 :第二多工器 2 0 3 :第二輸入 204 ：墊 204 ' 206 ：輸出 206 :類比比較器 20 8 :輸出
208 ' 210、 212 ：及閘 2 1 4 :真値表 2 1 5 〜2 2 0 :歹[J

Claims (1)

  1. 200910373 十、申請專利範圍 1. 一種結合之驅動及終止電路，包含： 可變阻抗上拉網路； 可變阻抗下拉網路； 至少一控制輸入，用於設定該上拉網路之組態； 至少一控制輸入，用於設定該下拉網路之組態； 該設備具有終止操作模式，其中該可變阻抗上拉網路 組態成具有上拉網路終止阻抗，以及該可變阻抗下拉網路 組態成具有下拉網路終止阻抗，該上拉網路及該下拉網路 結合作用爲分裂終止； 該設備具有驅動操作模式，其中： 欲驅動高輸出，則該上拉網路組態成當開啓時產生一 特定阻抗； 欲驅動低輸出，則該下拉網路組態成當開啓時產生一 特定阻抗。 2 . —種設備，包含： 核心邏輯； 複數個I/O (輸入/輸出），各具有個別的I/O墊； 針對各I/O，如申請專利範圍第1項之個別的結合之 驅動及終止電路； 該結合之驅動及終止電路作用爲從該核心邏輯產生輸 出及終止該核心邏輯的外部輸入。 3 .如申請專利範圍第2項之設備’其中該上拉及下拉 網路當在驅動及終止模式之間轉換時’動態切換於兩阻抗 -30- 200910373 設定之間。 4.如申請專利範圍第2項之設備，進一步包含： 針對各I/O，預先驅動器邏輯包含及一或-及邏輯’ 其接收指示驅動高之第一輸入、指示驅動低之第二輸入' 以及指示終止的第三輸入，以及相應地切換於兩阻抗設定 之間。 5 .如申請專利範圍第1項之電路，其係結合將該些阻 抗相對於阻抗參考作校準之校準邏輯。 6 . —種設備，包含： 核心邏輯； 複數個輸入，各具有個別的輸入墊，以及複數個輸 出，各具有個別的輸出墊； 針對各輸入墊，永久地組態於終止模式中的如申請專 利範圍第1項之個別的結合之驅動及終止電路； 針對各輸出墊，永久地組態於驅動模式中的如申請專 利範圍第1項之個別的結合之驅動及終止電路。 7.—種設備，包含： 如申請專利範圍第1項之結合之驅動及終止電路； 控制器，其產生該些控制輸入作爲該結合之驅動及終 止電路是否在驅動模式或終止模式中之函數。 8 .如申請專利範圍第1項之結合之驅動及終止電路， 其中： 該上拉網路包含平行連接在一起之複數個電晶體，藉 由選擇性啓通該複數個電晶體之某數量來控制該上拉網路 -31 - 200910373 之該可變阻抗； 該下拉網路包含平行連接在一起之複數個電晶體’藉 由選擇性啓通該複數個電晶體之某數量來控制該下拉網路 之該可變阻抗。 9 . 一種設備，包含： 如申請專利範圍第1項之結合之驅動及終止電路； 該結合之驅動及終止電路的至少一部分之副本，以用 來執行校準。 1 0.如申請專利範圍第9項之設備，進一步包含： 控制器，其控制在如下之四步驟中執行的校準： 1 )當一資料輸出爲邏輯高時，針對驅動模式之上拉 網路校準； 2 )當一資料輸出爲邏輯低時，針對驅動模式之下拉 網路校準； 3 )針對終止模式之上拉網路校準；以及 4 )針對終止模式之下拉網路校準。 1 1 ·如申請專利範圍第9項之設備，其中該上拉網路 包含複數個 P型金屬氧化物半導體場效電晶體 (mosfet)，以及該下拉網路包含複數個N型mosfet電晶 體’該設備進一步包含控制在如下之四步驟中執行的校準 之控制器： 1 )當一資料輸出爲邏輯低時，N裝置輸出阻抗校 準’以判斷針對驅動模式致能該些N型電晶體的幾個； 2)當一資料輸出爲邏輯高時，P裝置輸出阻抗校 -32- 200910373 準，以判斷針對驅動模式致能該些p型電晶體的幾個； 3 ) N裝置終止校準，以判斷針對終止模式致能該些 N型電晶體的幾個；以及 4 ) P裝置終止校準，以判斷針對終止模式致能該些P 型電晶體的幾個。 1 2 .如申請專利範圍第9項之設備，其中該上拉網路 及該下拉網路各完全由P型電晶體或N型電晶體所形成， 該設備進一步包含： 控制器，其控制在如下之兩步驟中執行的校準： 1 )當一資料輸出爲邏輯高時，針對驅動模式之上拉 網路校準；以及 2 )針對終止模式之上拉網路校準。 1 3 .如申請專利範圍第9項之設備，其中該上拉網路 包含複數個N型mosfet電晶體，以及該下拉網路包含複 數個N型mo sfet電晶體，該設備進一步包含控制在如下 之兩步驟中執行的校準之控制器： 1 )當一資料輸出爲邏輯低時，N裝置輸出阻抗校 準，以判斷針對驅動模式致能該些N型電晶體的幾個； 2 ) N裝置終止校準，以判斷針對終止模式致能該些 N型電晶體的幾個。 14.如申請專利範圍第9項之設備，進一步包含： 互連，其傳送共同校準値至各結合之驅動及終止電 路。 1 5 .如申請專利範圍第1 4項之設備，其中該互連使用 -33- 200910373 一或更多溫度計碼來遞送該些校準値。 1 6 .如申請專利範圍第1 5項之設備，其中該上拉網路 包含P型電晶體，以及該下拉網路包含N型電晶體，以及 其中該互連遞送： 第一校準値，其設定當一資料輸出爲邏輯低時，針對 驅動模式致能該些N型電晶體的幾個； 第二校準値，其設定當一資料輸出爲邏輯高時，針對 驅動模式致能該些P型電晶體的幾個； 第三校準値，其設定針對終止模式致能該些N型電晶 體的幾個；以及 第四校準値，其設定針對終止模式致能該些P型電晶 體的幾個。 17.—種設備，包含： 複數個如申請專利範圍第1項之結合之驅動及終止電 路； 互連，其傳送共同校準値至各結合之驅動及終止電 路； 針對各結合之驅動及終止電路，預先驅動器電路選擇 性施加該些校準値之一，作爲該特定結合之驅動及終止電 路在輸出邏輯低或輸出邏輯高的驅動模式中或在終止模式 中的函數。 1 8 . —種結合之ODT (晶粒上終止）以及OCD (晶片 外驅動）電路，包含爲終止電晶體雙倍之驅動電晶體。 1 9 . 一種晶片上終止電路，包含： -34- 200910373 至少一上拉電晶體，其連接至至少一下拉電晶體； 輸入，其連接於該上拉電晶體及該下拉電晶體之間， 該至少一上拉電晶體及至少一下拉電晶體作用爲終止該輸 入。 20.如申請專利範圍第1 9項之電路，其中該至少一上 拉電晶體包含可選擇性致能之第一複數個電晶體，以及該 至少一下拉電晶體包含可選擇性致能之第二複數個電晶 體，致能之該第一及第二複數個電晶體的數量設定該電路 的終止阻抗。 2 1 · —種提供結合之驅動及終止的方法，該方法包 含： 在終止操作模式中，將可變阻抗上拉網路組態成具有 上拉網路終止阻抗，以及將可變阻抗下拉網路組態成具有 下拉網路終止阻抗，該上拉網路及該下拉網路結合作用爲 分裂終止； 在驅動操作模式中，欲驅動高輸出，將該上拉網路組 態成產生第一驅動阻抗； 在驅動操作模式中，欲驅動低輸出，將該下拉網路組 態成產生第二驅動阻抗。 2 2.如申請專利範圍第21項之方法，進一步包含： 在該終止模式及該驅動模式之間選擇操作模式。 2 3.如申請專利範圍第21項之方法，其中： 將該上拉網路組態成具有上拉終止阻抗包含選擇性啓 通形成該上拉網路之複數個電晶體的某數量； -35- 200910373 將該下拉網路組態成具有下拉終止阻抗包含選擇性啓 通形成該下拉網路之複數個電晶體的某數量。 24·如申請專利範圍第21項之方法，進一步包含： 執行校準，以校準該上拉終止阻抗、該下拉終止阻 抗、該第一驅動阻抗、及該第二驅動阻抗。 2 5 ·如申請專利範圍第24項之方法，其中執行校準包 含： 當一資料輸出爲邏輯高時，針對驅動模式校準該上拉 網路； 當一資料輸出爲邏輯低時，針對驅動模式校準該下拉 網路； 針對終止模式校準該上拉網路；以及 針對終止模式校準該下拉網路。 2 6 ·如申請專利範圍第2 4項之方法，其中執行校準包 含： 當一資料輸出爲邏輯高時’針對驅動模式校準該上拉 網路，以產生第一校準結果； 當一資料輸出爲邏輯低時，針對驅動模式使用該第一 校準結果來校準該下拉網路； 針對終止模式校準該上拉網路，以產生第二校準結 果；以及 針對終止模式使用該第二校準結果來校準該下拉網 路。 -36-
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8606211B2 (en) 2009-06-23 2013-12-10 Qualcomm Incorporated High dynamic range receiver front-end with Q-enhancement
TWI806269B (zh) * 2021-11-11 2023-06-21 瑞昱半導體股份有限公司 具有自參考阻抗的集成電路

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772533B1 (ko) 2006-09-27 2007-11-01 주식회사 하이닉스반도체 온 다이 터미네이션 회로 및 그의 구동 방법
TW200910373A (en) * 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers
US7771115B2 (en) 2007-08-16 2010-08-10 Micron Technology, Inc. Temperature sensor circuit, device, system, and method
KR101639762B1 (ko) * 2009-02-02 2016-07-14 삼성전자주식회사 출력 버퍼 회로 및 이를 포함하는 집적 회로
JP5539403B2 (ja) 2009-02-12 2014-07-02 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッド オンダイ終端のための終端回路
US9608630B2 (en) * 2009-05-06 2017-03-28 Micron Technology, Inc. Reference voltage circuits and on-die termination circuits, methods for updating the same, and methods for tracking supply, temperature, and/or process variation
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
KR101166643B1 (ko) * 2010-09-07 2012-07-23 에스케이하이닉스 주식회사 데이터 출력 회로
KR20120121707A (ko) * 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US8643419B2 (en) * 2011-11-04 2014-02-04 Silicon Laboratories Inc. Flexible low power slew-rate controlled output buffer
KR101874584B1 (ko) * 2012-04-03 2018-07-04 삼성전자주식회사 전압 방식 구동기
US8797084B2 (en) 2012-08-31 2014-08-05 International Business Machines Corporation Calibration schemes for charge-recycling stacked voltage domains
US8957700B2 (en) * 2012-09-28 2015-02-17 Analog Devices, Inc. Apparatus and methods for digital configuration of integrated circuits
CN102915756B (zh) * 2012-10-09 2015-05-20 无锡江南计算技术研究所 Ddr3信号端接结构
USRE49506E1 (en) 2012-12-03 2023-04-25 Samsung Electronics Co., Ltd. High/low speed mode selection for output driver circuits of a memory interface
US9130557B2 (en) 2012-12-03 2015-09-08 Samsung Electronics Co., Ltd. Operating method of input/output interface
WO2014099291A1 (en) * 2012-12-18 2014-06-26 Borgwarner Inc. Tensioner with spring force control in a second bore
CN103077736B (zh) * 2012-12-21 2015-12-09 西安华芯半导体有限公司 一种可兼容ddr2和ddr3的ocd模块
WO2014112453A1 (ja) * 2013-01-16 2014-07-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR102044478B1 (ko) 2013-04-22 2019-11-13 삼성전자주식회사 드라이버 및 이를 포함하는 메모리 컨트롤러
US9454500B2 (en) * 2013-06-17 2016-09-27 Nxp B.V. Network communication control apparatus, system and method
KR102098243B1 (ko) 2013-07-19 2020-05-26 삼성전자주식회사 집적 회로 및 그것의 데이터 입력 방법
US9166565B2 (en) * 2013-10-17 2015-10-20 Qualcomm Incorporated Calibrated output driver with enhanced reliability and density
KR20150049267A (ko) 2013-10-29 2015-05-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102185284B1 (ko) * 2013-12-12 2020-12-01 삼성전자 주식회사 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법
US9429610B2 (en) * 2014-01-16 2016-08-30 Qualcomm Incorporated Voltage dependent die RC modeling for system level power distribution networks
CN104135268B (zh) * 2014-06-27 2017-04-12 晨星半导体股份有限公司 适用于ddr的信号传输电路
US9754093B2 (en) * 2014-08-28 2017-09-05 Ncr Corporation Methods and a system for automated authentication confidence
US10224935B2 (en) 2014-10-30 2019-03-05 Hewlett-Packard Development Company, L.P. Ratioed logic with a high impedance load
CN106158006B (zh) * 2015-04-14 2019-05-17 中芯国际集成电路制造(上海)有限公司 输出缓冲器
KR20160148112A (ko) * 2015-06-15 2016-12-26 에스케이하이닉스 주식회사 출력 드라이버 및 이를 이용하는 반도체 장치 및 시스템
TWI590247B (zh) 2015-08-27 2017-07-01 新唐科技股份有限公司 驅動電路
US9910482B2 (en) 2015-09-24 2018-03-06 Qualcomm Incorporated Memory interface with adjustable voltage and termination and methods of use
KR102409872B1 (ko) * 2015-12-02 2022-06-17 에스케이하이닉스 주식회사 송신 회로 및 반도체 장치
US10425386B2 (en) * 2016-05-11 2019-09-24 Oracle International Corporation Policy enforcement point for a multi-tenant identity and data security management cloud service
CN107452420B (zh) * 2016-05-31 2020-01-10 辰芯科技有限公司 存储装置和存储器控制器
KR102584637B1 (ko) 2016-08-22 2023-10-05 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
US10003335B2 (en) * 2016-08-25 2018-06-19 SK Hynix Inc. Data transmission device, and semiconductor device and system including the same
CN106656157A (zh) * 2016-11-18 2017-05-10 深圳市紫光同创电子有限公司 一种用于可编程逻辑器件的缓冲电路
CN108123709B (zh) * 2016-11-30 2021-08-06 上海复旦微电子集团股份有限公司 输出电路
KR102672957B1 (ko) * 2017-02-13 2024-06-10 에스케이하이닉스 주식회사 데이터 출력 버퍼
US10003336B1 (en) * 2017-03-14 2018-06-19 Xilinx, Inc. Integrated driver and termination circuit
KR102310508B1 (ko) * 2017-09-12 2021-10-08 에스케이하이닉스 주식회사 임피던스 조절 회로 및 이를 포함하는 집적 회로
US11063591B2 (en) 2017-10-20 2021-07-13 Marvell Asia Pte, Ltd. Multi-termination scheme interface
US10585835B1 (en) * 2018-11-20 2020-03-10 Micron Technology, Inc. Methods and apparatuses for independent tuning of on-die termination impedances and output driver impedances, and related semiconductor devices and systems
CN109741778A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 一种dram输出驱动电路及其减小漏电的方法
US10637474B1 (en) * 2019-07-09 2020-04-28 Nanya Technology Corporation OCD and associated DRAM
US11677399B1 (en) * 2022-01-04 2023-06-13 Nanya Technology Corporation Interface circuit
CN115397079B (zh) * 2022-10-28 2023-04-28 深圳市爱图仕影像器材有限公司 一种通信阻抗匹配电路、灯具和灯具控制系统

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134311A (en) * 1990-06-07 1992-07-28 International Business Machines Corporation Self-adjusting impedance matching driver
US5107230A (en) * 1991-04-26 1992-04-21 Hewlett-Packard Company Switched drivers providing backmatch impedance for circuit test systems
US5194765A (en) * 1991-06-28 1993-03-16 At&T Bell Laboratories Digitally controlled element sizing
US5457407A (en) * 1994-07-06 1995-10-10 Sony Electronics Inc. Binary weighted reference circuit for a variable impedance output buffer
US5666078A (en) * 1996-02-07 1997-09-09 International Business Machines Corporation Programmable impedance output driver
US5990701A (en) * 1997-06-25 1999-11-23 Sun Microsystems, Inc. Method of broadly distributing termination for buses using switched terminators
US6060907A (en) * 1997-06-25 2000-05-09 Sun Microsystems, Inc. Impedance control circuit
US5955894A (en) * 1997-06-25 1999-09-21 Sun Microsystems, Inc. Method for controlling the impedance of a driver circuit
JP3579856B2 (ja) * 1997-07-08 2004-10-20 株式会社日立製作所 半導体集積回路システム
US6087847A (en) * 1997-07-29 2000-07-11 Intel Corporation Impedance control circuit
JPH11185479A (ja) * 1997-12-22 1999-07-09 Toshiba Corp 半導体集積回路
US6064224A (en) * 1998-07-31 2000-05-16 Hewlett--Packard Company Calibration sharing for CMOS output driver
US6118310A (en) * 1998-11-04 2000-09-12 Agilent Technologies Digitally controlled output driver and method for impedance matching
US6166563A (en) * 1999-04-26 2000-12-26 Intel Corporation Method and apparatus for dual mode output buffer impedance compensation
US6255874B1 (en) * 1999-07-28 2001-07-03 National Semiconductor Corporation Transistor channel width and slew rate correction circuit and method
KR100308791B1 (ko) * 1999-09-07 2001-11-05 윤종용 반도체 장치의 프로그래머블 임피던스 콘트롤 출력회로 및 프로그래머블 임피던스 콘트롤 방법
US6326802B1 (en) * 1999-09-30 2001-12-04 Intel Corporation On-die adaptive arrangements for continuous process, voltage and temperature compensation
US6326829B1 (en) * 1999-10-14 2001-12-04 Hewlett-Packard Company Pulse latch with explicit, logic-enabled one-shot
US6501293B2 (en) * 1999-11-12 2002-12-31 International Business Machines Corporation Method and apparatus for programmable active termination of input/output devices
US6329836B1 (en) * 2000-05-26 2001-12-11 Sun Microsystems, Inc. Resistive arrayed high speed output driver with pre-distortion
US6445245B1 (en) * 2000-10-06 2002-09-03 Xilinx, Inc. Digitally controlled impedance for I/O of an integrated circuit device
US6509757B1 (en) * 2001-08-02 2003-01-21 Agilent Technologies, Inc. Binary weighted thermometer code for PVT controlled output drivers
JP3721117B2 (ja) * 2001-10-29 2005-11-30 エルピーダメモリ株式会社 入出力回路と基準電圧生成回路及び半導体集積回路
US6885959B2 (en) * 2002-10-29 2005-04-26 Intel Corporation Circuit and method for calibrating DRAM pullup Ron to pulldown Ron
US6937055B2 (en) * 2002-12-23 2005-08-30 Mosaic Systems, Inc. Programmable I/O buffer
US7119549B2 (en) * 2003-02-25 2006-10-10 Rambus Inc. Output calibrator with dynamic precision
US6847225B2 (en) * 2003-03-21 2005-01-25 Infineon Technologies Ag CML (current mode logic) OCD (off chip driver)—ODT (on die termination) circuit for bidirectional data transmission
JP3733128B2 (ja) * 2003-04-28 2006-01-11 トレックスデバイス株式会社 Ｄｃ／ｄｃコンバータの制御回路
JPWO2004112139A1 (ja) * 2003-06-10 2006-09-28 富士通株式会社 半導体装置とその製造方法
US6894529B1 (en) * 2003-07-09 2005-05-17 Integrated Device Technology, Inc. Impedance-matched output driver circuits having linear characteristics and enhanced coarse and fine tuning control
JP4258309B2 (ja) * 2003-08-01 2009-04-30 住友電気工業株式会社 半導体製造装置用サセプタおよびそれを搭載した半導体製造装置
KR100583636B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치
US6864704B1 (en) * 2003-09-24 2005-03-08 Altera Corporation Adjustable differential input and output drivers
JP4086757B2 (ja) * 2003-10-23 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体集積回路の入出力インターフェース回路
US7133884B1 (en) 2003-11-26 2006-11-07 Bmc Software, Inc. Unobtrusive point-in-time consistent copies
US6967501B1 (en) * 2003-12-18 2005-11-22 Integrated Device Technology, Inc. Impedance-matched output driver circuits having enhanced predriver control
KR100533383B1 (ko) * 2004-03-12 2005-12-06 주식회사 하이닉스반도체 출력 드라이버 회로
KR100541557B1 (ko) * 2004-04-13 2006-01-10 삼성전자주식회사 메모리 모듈 및 이 모듈의 반도체 메모리 장치의 임피던스교정 방법
WO2006067777A2 (en) * 2004-12-23 2006-06-29 Nualight Limited Display cabinet illumination
US7135884B1 (en) 2005-01-13 2006-11-14 Advanced Micro Devices, Inc. Voltage mode transceiver having programmable voltage swing and external reference-based calibration
KR100575006B1 (ko) * 2005-04-12 2006-04-28 삼성전자주식회사 Ｏｃｄ 회로와 ｏｄｔ 회로를 제어할 수 있는 반도체 장치및 제어 방법
US7389194B2 (en) * 2005-07-06 2008-06-17 Rambus Inc. Driver calibration methods and circuits
JP2007036546A (ja) * 2005-07-26 2007-02-08 Nec Electronics Corp インピーダンス調整回路と方法
US20070024317A1 (en) 2005-07-29 2007-02-01 Hansen James E Apparatus for obtaining precision integrated resistors
KR100744039B1 (ko) 2005-09-27 2007-07-30 주식회사 하이닉스반도체 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치
KR100733430B1 (ko) 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 장치
KR100753035B1 (ko) * 2005-09-29 2007-08-30 주식회사 하이닉스반도체 온-다이 터미네이션 테스트 장치
JP5069507B2 (ja) * 2006-06-30 2012-11-07 エスケーハイニックス株式会社 データ入出力ドライバのインピーダンスを調整可能な半導体装置
US7417452B1 (en) * 2006-08-05 2008-08-26 Altera Corporation Techniques for providing adjustable on-chip termination impedance
US7692446B2 (en) * 2006-08-24 2010-04-06 Hynix Semiconductor, Inc. On-die termination device
US7459930B2 (en) * 2006-11-14 2008-12-02 Micron Technology, Inc. Digital calibration circuits, devices and systems including same, and methods of operation
TW200910373A (en) * 2007-06-08 2009-03-01 Mosaid Technologies Inc Dynamic impedance control for input/output buffers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8606211B2 (en) 2009-06-23 2013-12-10 Qualcomm Incorporated High dynamic range receiver front-end with Q-enhancement
TWI806269B (zh) * 2021-11-11 2023-06-21 瑞昱半導體股份有限公司 具有自參考阻抗的集成電路

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