TW200522083A

TW200522083A - Power-up circuit in semiconductor memory device

Info

Publication number: TW200522083A
Application number: TW093105834A
Authority: TW
Inventors: Chang-Ho Do
Original assignee: Hynix Semiconductor Inc
Priority date: 2003-12-30
Filing date: 2004-03-05
Publication date: 2005-07-01
Also published as: KR20050068332A; TWI261265B; JP2010080047A; KR100605574B1; JP2005196929A; DE102004010353A1; US20050141287A1; US6961270B2; JP5102268B2; CN100419911C; CN1637943A

Description

200522083 玖、發明說明：【發明所屬之技術領域】本發明係關於一種半導體元件；並且更特別的是關於一用於半導體記憶元件之啓動電路。【先前技術】在一半導體記憶元件當中，設置有各種不同的內部邏輯與一內部電壓產生區塊，用於穩定被包含在一半導體記憶元件當中的元件之操作在該半導體記憶元件被正常地操作之前，該內部邏輯應當被初始化爲一個已預定的狀態。該內部電壓產生區塊提供一偏壓 Va給該內部邏輯。在供應一電源供應電壓 VDD之後，若該內部電壓並沒有到達一適恰的電壓準位時，就會產生一些問題，諸如造成一半導體記憶元件之可靠性下降的拴住（latch-up)現象。因此，一半導體記憶元件係設置有一啓動電路，其用於初始化該內部邏輯，並且預防由於不穩定的內部電壓造成的拴住現象。當一半導體記憶元件在他的初始狀態開始被供應一電源供應電壓VDD時，該啓動電路控制該內部邏輯’使得該內部邏輯能夠在一電源供應電壓VDD之電壓準位係高過於一電源供應電壓 VD D之臨界電壓準位之後，能夠被操作。該輸出自啓動電路之啓動信號會偵測該電源供應電壓 VDD之電壓準位的上升，從而當電源供應電壓VDD之電 200522083 壓準位係局於臨界電壓準位時，該啓動信號從一邏輯低準位被改變爲邏輯高準位。在另一方面’若該電源供應電壓VDD之電壓準位係低於該臨界電壓準位，該啓動信號變成一邏輯低準位。通常來說，在電源供應電壓VDD被供應到該半導體 ’ 記憶元件之後，當假使該啓動信號在〜邏輯低準位，被設* 置在內部邏輯之閂鎖器係被初始化爲一預定的狀態，並且該內部電壓產生區塊也同樣被初始化。同時，該臨界電壓準位是一個必要的電壓準位，其係爲了讓該內部邏輯正常 I 化的被操作。爲了讓類比電路被穩定的初始化，該臨界電壓準位通常被設定高於一金氧半（MOS)電晶體之定限電壓。第1圖爲一槪要的電路圖顯示包含在一半導體記憶元件中的習知啓動電路。如圖所示，該習知啓動電路包括一電源供應電壓準位隨耦器單元1〇〇、一電源供應電壓觸發器單元110以及一 φ 緩衝器單元120 ° 該電源供應電壓準位隨耦器單元1〇〇產生一偏壓 Va，其係對一電源供應電壓 VDD成比例的線性地增加或減少。該電源供應電壓觸發器單元110用於偵測：該電源‘ 供應電壓VDD之電壓準位爲回應於該偏壓Va會變成其之臨界電壓準位。該緩衝器單元1 2 0會緩衝輸出自該電源供應電壓觸發 200522083 器單元1 1 0之一偵測閂信號（detect bar signal ) detb，用於產生一啓動信號pwrup。此中，該電壓準位隨耦器100設置有連接在介於該電源供應電壓VDD與一地電壓VSS間的第一電阻器R1與第二電阻器R2，用於電壓分配。該電源供應電壓觸發器單元110包括一 P通道金屬氧化物半導體（PMOS)電晶體MPO，一 N通道金屬氧化物半導體（NMOS)電晶體MNO與一第一反向器INVO。

該PMOS電晶體MPO係連接於介於電源供應電壓VDD 與節點N1之間，並且其之閘極連接於地電壓VSS。該NMOS 電晶體MNO係連接介於地電壓VSS與結點N1之間，並且其之閘極係連接於偏壓Va。該第一反向器INVO會接收到來自該結點 N 1之偵測信號det以輸出該偵測閂信號 detb。此中，該PMOS電晶體MPO能夠被其他具有如同與該PMOS電晶體MPO相同有效電阻之其他負載元件所替代。同時，該緩衝器單元120係設置有複數之反向器INVI 到INV4，用於接收該偵測閂信號detb，以輸出該啓動信號 pwrup。第2圖爲一時序圖，顯示如第1圖所示之啓動電路之運作。該輸出自電源供應電壓準位隨耦器單元 1 〇〇的偏壓 200522083

Va跟隨著一顯示如下的數學公式。 R2

V a =-X V D D R1 +R2 公式1 那即是，該偏壓Va依照該電源供應電壓V D D的電壓· 準位增加而增加。如果該偏壓Va係增加到大於一 NM Ο S · 電晶體MNO之定限電壓，該NMOS電晶體MNO開啓並且該偵測信號det依靠該PMOS電晶體MPO與該NMOS 電晶體MNO其上之電流流動而被改變。在一初始狀態，該偵測信號det係跟隨該電源供應電壓VDD而被增加。之後，隨著該偏壓Va的增加，該NMOS 電晶體MNO具有一增加的電流流動並且該偵測信號det 在一預定之電源供應電壓VDD的電壓準位被改變爲邏輯低準位。在此同時，當偵測信號det之準位越過第一反向器IN VO之邏輯定限値時，一偵測閂信號detb之準位係隨著電源供應電壓VDD而被增加。該輸出自第一反向器IN VO 之偵測閂信號detb係在緩衝器單元 1 2 0被緩衝並且輸出，當作具有一邏輯局位準的啓動信號pwrup。同時，若該半導體記憶元件被關閉，當該電源供應電· 壓VDD變爲低於臨界電壓準位時，該電源供應電壓準位讀隨耦器單元1 1 0改變該啓動信號pwrup爲一邏輯低準位。然而，當該半導體記憶元件在電源供應電壓VDD穩定之後能夠被正常地操作時，卻可能發生由於一電源雜訊或一電阻之電力消耗造成之電源供應電壓 V D D之瞬間的· 200522083 下降。因此，在偵測到瞬間電力下降之後習知的啓動電路可能會重置該啓動信號pwrup到一個邏輯低準位。由於用於一半導體記憶元件之操作電壓隨著技術的進步而傾向於具有一低電壓準位，上述之問題可能在該半導體記憶元件被操作時發生。隨著該電源供應電壓VDD再度穩定，該啓動信號 pwrup係回歸到一邏輯高準位。然而，該啓動信號pwrup 之重置，可能導致該半導體記憶元件不良操作。

因此，令人滿意的是降低電源供應電壓VDD之臨界電壓準位以用於預防啓動信號pwriip之不正常重置。然而，假若臨界電壓準位被降低了，包含在該半導體記憶元件之內部邏輯，係在導致內部邏輯之不穩定初始化的一低電壓準位被初始化。

因此，藉由使用該習知的啓動電路要預防啓動信號 pwrup不正常的重置以及增加用於內部邏輯之穩定初始化的足夠邊界幾乎是不可能的。【發明內容】因此，本發明之一目的就是爲提供一用於使用在具有預防一啓動信號之不正常重置以及增加用於內部邏輯之穩定初始化的足夠邊界的一用於半導體記憶元件的啓動電路。根據本發明之一觀點，提供一電源供應電壓準位隨耦器單元用於輸出一第一偏壓與一第二偏壓，其係與一電源 200522083 供應電壓成比例的增加或下降；一第一電源供應電壓偵測單元，用於當電源供應電壓減少時，偵測啓動信號之邏輯準位已經被改變之該第一臨界電壓之準位，以回應一第一偏壓；一第二電源供應電壓偵測單元，用於當電源供應電壓· 增加時，偵測啓動信號之邏輯準位已經被改變之該第二臨' 界電壓之準位，以回應一第二偏壓；以及一觸發器單元，用於當該電源供應電壓減少時，反轉一該觸發器單元之輸出信號以回應輸出自該第一電源供應電壓偵測單元的第一偵測信號以及當該電源供應電壓增加時’ 一輸出自第二電源供應電壓偵測單元之一第二偵測信號的其中之一，其中該第二臨界電壓準位係高於第一臨界電壓準位。根據本發明之其他觀點，提供一電源供應電壓準位隨耦器單元用於輸出一偏壓，其係與一電源供應電壓成比例的增加或下降；一第一電源供應電壓偵測單元，用於當電源供應電壓下降時，偵測該啓動信號之邏輯準位已經被改變之第一臨 Η 界電壓準位，以回應該偏壓；一第二電源供應電壓偵測單元，用於當電源供應電壓~ 增加時，偵測該啓動信號之邏輯準位已經被改變之第二臨界電壓準位，以回應該偏壓；以及一觸發器單元，用於當該電源供應電壓減少時’ -10- 源壓偵一圖電電二第的一應第於隨第供一高伴該源之係考自電元位參出該單準件輸當測壓元應及偵電憶回以壓界記以號電臨體號信應二導信測供第半出偵源該之輸一電中明之第二其發元的第，本單元自一據。器單出之。根述發測輸中位 1 一描觸偵一其準式，被該壓，的壓方下細一電時號電施以詳轉應加信界實，反供增測臨 ί 式最 1 第之明。發路本電據動根啓明的說件 , 元圖億路記電體的導要·半槪於一用爲 j 圖之 3 例第施實佳 200522083 如圖所示，該啓動電路包括一電源供應電壓準位隨耦器單元200、一第一電源供應電壓偵測單元21 0A、一第二電源供應電壓偵測單元21 0B、一觸發器單元220以及一緩衝器單元2 3 0。該電源供應電壓準位隨耦器單元200會產生一第一偏壓V 1以及一第二偏壓V2，其係與一電源供應電壓成比例的增加或下降。該第一電源供應電壓偵測單元2 1 0 A會使用來偵測：爲了回應一第一偏壓VI，電源供應電壓VDD之電壓準位會變成一電源供應電壓 VDD之第一臨界電壓準位，並且因而輸出一第一偵測閂信號detlb。該第二電源供應電壓偵測單元 2 1 0B會使用來偵測：爲了回應一第二偏壓V2，電源供應電壓VDD之電壓準位會變·成一電源供應電壓VDD之第二臨界電壓準位，並且

-11- 200522083 因而輸出一第二偵測閂信號det2b。此中，該第二臨壓準位被設定高於第一臨界電壓準位。該觸發器單元22 0在當電源供應電壓VDD減少反相該觸發器單元220的一輸出信號，以回應一第一閂信號detlb，或者是當電源供應電壓VDD增加時，該觸發器單元220的一輸出信號，以回應一第二偵測號 det2b 。該緩衝單元23 0會緩衝一輸出自觸發器單元220 輸出信號，以輸出一啓動信號pwrup。該電源供應電壓準位隨耦器單元 2 0 0包括串列於電源供應電壓VDD以及一地電壓VSS之間的一第阻器R1、一第二電阻器R2與一第三電阻器R3，係電壓分配。此中，該第一到第三電阻器R1到R 3能諸如金氧半（MOS )電晶體等主動元件所替代。該第一電源供應電壓偵測單元2 1 0 A包括一第一道金氧半（PMOS)電晶體MP1、一第一 N通道金 (NMOS)電晶體MN1以及一第一反向器INVS。該第一 PM0S電晶體MP1係連接於該電源供應 VDD與一第一結點N2之間，並且該第一 PMOS電晶體之閘極係連接於該地電壓VSS。該第一 NMOS電晶體係連接於該地電壓VSS與該第一節點N2之間，並 NMOS電晶體MN1之閘極會接收該第一偏壓V1。該反向器INV5會從第一結點 N2接收一第一偵測界電時，偵測反相閂信的一連接一電用於夠被 P通氧半電壓 MP 1 MN 1 且該第一信號 -12- 200522083 detl。此中’該第一 PM〇s電晶體ΜΡι能夠被諸如電阻器等其他的負載元件所取代。該第二電源供應電壓偵測單元 2 1 0 B包含一第二 PMOS電晶體MP2、一第二NMOS電晶體MN2以及一第二反向器INV6。該第二PMOS電晶體MP2係連接於該電源供應電壓 VDD與一第二結點N3之間，並且該第二pm〇S電晶體MP2 之閘極係連接於該地電壓VSS。該第二NMOS電晶體MN2 係連接於該地電壓V S S與該第二節點N 3之間，並且該第二NMOS電晶體MN2之閘極會接收該第二偏壓V2。該第二反向器INV6會從該第二節點N3接收一第二偵測信號 det2。此中，該第二PM0S電晶體Mp2能夠被諸如電阻器等其他的負載元件所取代。該觸發器單元220包括一第三pm〇S電晶體MP3、一第三NMOS電晶體MN3以及一由第三與第四反相器INV7 與IN V 8所形成的反相器閂鎖。該第三PMOS電晶體MP3係連接於該電源供應電壓 V D D與一第三結點N 4之間，並且該第三ρ μ Ο S電晶體Μ P 3 的閘極會接收輸出自該第一電源供應電壓偵測單元2 1 0 A 的第一偵測閂信號det lb。該第三NM〇S電晶體MN3係連接於該地電壓V S S以及該第三結點N4之間，並且該第三 Ν Μ Ο S電晶體Μ Ν 3的閘極會從該第二電源供應電壓偵測單元2 1 0Β接收到該第二偵測閂信號det2b。 200522083 該緩衝單元 2 3 0包括一第五與第六反相器INV9與 INV10，用於緩衝一輸出自觸發器單元2 2 0的輸出信號以輸出該啓動信號pwrup。第4圖爲一時序圖，顯示如第3圖所示之啓動電路之運作。參考第3圖與第4圖，啓動電路的操作係在下面被描述。該第一與第二偏壓 VI與V2分別跟隨顯示於下的數學公式。 R2 + R3

V 1 =-X VDD 公式2 R1+R2+R3 R3

V2=-xVDD R1+R2+R3 公式 3 那即是，在該電源供應電壓 VDD開始將被供應到該啓動電路之後，隨著該電源供應電壓 VDD增加，該第一偏壓 V1係與該電源供應電壓VD D成比例的增加。由於該第一 NMOS電晶體MN1被關閉，該第一偵測信號detl 也同樣的與該電源供應電壓VDD成比例的增加。之後，假使該第一偏壓V1變爲高於該第一 NMOS電晶體MN1之定限電壓，該第一 NMOS電晶體MN1會導通。之後，該第一偵測信號det 1之信號準位會被改變爲一邏輯低準位。因此，該第一偵測閂信號det 1 b係被從第一反相器IN V 5 -14- 200522083 輸出，當作一個邏輯高準位，並且其係與該電源供應電壓 VDD成比例的增力口。同樣的，假使該第二偏壓V2變爲高於該第二NMOS 電晶體MN2之定限電壓，該第二NMOS電晶體MN2會導通。之後，該第二偵測信號det2之信號準位會被改變爲一邏輯低準位。因此，該第二偵測閂信號det2b係被從第二反相器INV6輸出，當作一個邏輯高準位，並且其係與該電源供應電壓V D D成比例的增加。

同時，由於該第一偏壓VI經常是高於第二偏壓V2, 當該電源供應電壓VDD增加時，該第一 NMOS電晶體MN1 係比第二NMOS電晶體MN 2還早導通。因此，該第二偵測信號det2之邏輯準位會在電源供應電壓VDD之更高的電壓準位，係大於第一偵測信號det 1之邏輯準位被改變之電源供應電壓VDD的電壓準位，而被改變。

在另一方面，當該電源供應電壓VDD減少時，該第二NMOS電晶體MN2會比第一 NMOS電晶體MN1更早被截止。因此，該第一偵測信號d e 11之邏輯準位會在電源供應電壓VDD之更低的電壓準位，係低於第二偵測信號 det2之邏輯準位被改變之電源供應電壓VDD的電壓準位’ 而被改變。該第一臨界電壓準位是該電源供應電壓 VDD之一個第一偵測信號之邏輯準位被改變的一個電壓準位，並且該第二臨界電壓準位是該電源供應電壓 VDD之一個第二偵 -15- 200522083 測信號之邏輯準位被改變的一個電壓準位。當該電源供應電壓VD〇開始要被供應到該啓動電路時’該第一與第二偵測閂信號detlb與det2b係爲一邏輯低準位。因此，位於該第三節點N4之一電壓準位係藉由第二PMOS電晶體MP3而跟電源供應電壓VDD成比例的增力口。若該電源供應電壓VDD增加到該第一臨界電壓準位，該第一偵測閂信號d e 11 b會變成一邏輯高準位。當該電源供應電壓VDD係介於該第一臨界電壓準位與該第二臨界電壓準位時’該第二偵測閂信號d e t 2 b之邏輯準位係維持爲一邏輯低準位。因此，由於包含在觸發器單元22〇中的反相器邏輯的關係，該第三結點N4會留在一邏輯高準位。之後’假右該電源供應電壓V D D增加到第二臨界電壓準位，該第二偵測閂信號det2b之邏輯準位會改變爲邏輯高準位。因此，該第三NM0S電晶體MN3會被導通，改變該第三節點N4之邏輯準位爲一邏輯低準位。因此，在一輸出自反相器閂鎖的輸出信號被緩衝單元23〇緩衝過之後，該啓動信號pwrup變成邏輯高準位。之後，假若該電源供應電壓VDD減少到第二臨界電壓準位桌一偵測問信號det2b之邏輯準位會改變爲邏輯低準位。當該電源供應電壓VDD係介於該第二臨界電壓準位與該第一臨界電壓準位時，該第一偵測閂信號det i b 200522083 之邏輯準位係維持爲一邏輯高準位。因此，由於反鎖，該第三結點 N 4會留在一邏輯低準位。之後，假若該電源供應電壓 VDD減少到第一壓準位，該第一偵測閂信號detlb之邏輯準位會改輯低準位。因此，該第三 PMOS電晶體 MP3會被導通，第三節點N4之邏輯準位爲一邏輯高準位。因此，信號pwrup變成一邏輯低準位。如上所述，當該電源供應電壓 VDD增加時，信號pwrup之邏輯準位會在一相對的高臨界電壓準第二臨界電壓準位）被改變。然而，當該電源供應電減少時，該啓動信號pwrup之邏輯準位會在一相對界電壓準位（即第一臨界電壓準位）被改變。該電源供應電壓並不只有在半導體記憶元件關少，而也在當該半導體記憶元件在操作時發生電力減少。啓動信號pwriip之邏輯準位在當一半導體記正常操作時不會被改變是被期望的。由於該第一臨準位被設定爲，與給予提高電源下降之電壓準位相對地來的低，因此根據本發明之啓動電路能夠預防電源下降所造成的電源信號pwrup的不正常重置。由於該第二臨界電壓準位被設定爲相對地高，因此得用於內部邏輯之穩定初始化的一足夠邊界。第5圖爲一電路圖，說明根據本發明之第二最相器閂臨界電變爲邏改變該該啓動該啓動位（即 m VDD 的低臨閉時減下降時憶元件界電壓比較相肇因於另外，能夠獲佳實施 -17- 200522083 例之一啓動電路。如圖所示，該啓動電路包括一電源供應電壓準位隨耦器單元300、一第一電源供應電壓偵測單元310A、一第二電源供應電壓偵測單元310B、一觸發器單元 3 2 0以及一緩衝器單元3 3 0。該電源供應電壓準位隨耦器單元 3 00輸出一偏壓 Va，其係對一電源供應電壓 VDD成比例的線性地增加或減少。

該第一電源供應電壓偵測單元3 1 0 A用於偵測該電源供應電壓VDD之電壓準位變成電源供應電壓VDD之第一臨界電壓準位，以回應於該偏壓Va。該第二電源供應電壓偵測單元 3 1 0 2用於偵測該電源供應電壓VDD之電壓準位變成電源供應電壓VDD之第二臨界電壓準位，以回應於該偏壓Va。此中該第二臨界電壓準位係高於第一臨界電壓準位。

該觸發器單元3 20在當電源供應電壓VDD減少時，反相該觸發器單元3 20的一輸出信號，以回應一第一偵測閂信號detlb，或者是當電源供應電壓VDD增加時，反相該觸發器單元3 2 0的一輸出信號，以回應一第二偵測閂信號 d e t 2 b 〇該緩衝單元3 3 0會緩衝一輸出自觸發器單元3 20的一輸出信號，以輸出一啓動信號pwrup。如上所述，根據第二最佳實施例之啓動電路係相同於 -18- 200522083 第3圖所不的啓動電路’除了一個單一偏壓的使用是不同的之外。因此，該觸發器單元3 2 0以及該緩衝單元3 3 0係分別相同於顯示在第3圖的觸發器單元220與緩衝單元230。因而，包含在觸發器單元320以及緩衝單元330當中的元件的詳細描述被省略。

同時，該電源供應電壓準位隨耦器單元 300包括串列連接於電源供應電壓VDD以及一地電壓VSS之間的一第一電阻器R4以及一第二電阻器R5，係用於電壓分配。該第一電源供應電壓偵測單元310A包含一第一 PMOS 電晶體 MP4、一第一 NMOS電晶體MN4以及一第一反向器 INV 1 1 ° 該第一 PMOS電晶體MP4係連接於該電源供應電壓

VDD與一第一結點N5之間，並且該第一 PMOS電晶體MP4 之閘極係連接於該地電壓VSS。該第一 NMOS電晶體MN4 係連接於該地電壓VSS與該第一節點N5之間，並且該第一 NMOS電晶體MN4之閘極會接收該偏壓Va。該第一反向器INV1 1會從第一結點N5接收一第一偵測信號deU。此中，該第一 PMOS電晶體MP4能夠被諸如電阻器等其他的負載元件所取代。該第二電源供應電壓偵測單元310B包含一第二PMOS 電晶體MP5、一第二NMOS電晶體MN5以及一第二反向器 INV 1 2 ° -19- 200522083 該第二PMOS電晶體MP5係連接於該電源供應電壓 VDD與一第二結點 N6之間，並且該第二PM0S電晶體 MP6之閘極係連接於該地電壓VSS。該第二NM0S電晶體 MN5係連接於該地電壓VSS與該第二節點N6之間，並且該第二NM0S電晶體MN5之閘極會接收該偏壓Va。該第二反向器INV 1 2會從該第二節點N6接收一第二偵測信號 det2。此中，該第二PM0S電晶體MP5能夠被諸如電阻器等其他的負載元件所取代。

如上所述，該第一與第二電源供應電壓偵測單元3 1 0 A 與3 1 0 2係接收相同的電壓信號（即爲偏壓Va )。因此，第一與第二NM0S電晶體MN4與MN5之尺寸係被設定爲互相不同的，或者第一與第二NM0S電晶體 MN 4與MN5之有效電阻係被設定爲互相不同的，以致於該第一與第二電源供應電壓偵測單元3〗〇A與3 1 〇2能夠偵測電源供應電壓VDD的不同電壓準位。

那即是，假使該第二NM0S電晶體MN5的寬度被設定爲窄於第一 NM0S電晶體MN4之寬度，一第二NM0S 電晶體MN 5的操作電源會成爲相對弱於第一 NM 0 S電晶體MN4之操作電源。因此，第二偵測信號det2之邏輯準位已經被改變的第二臨界電壓準位係經常高於第一偵測信號det 1之邏輯準位已經被改變的第一臨界電壓準位。相同的，若一第二PM0S電晶體MP5之有效電阻係 -20- 200522083 少於第一 Ρ Μ 0 S電晶體Μ P 4之有效電阻，亦可獲得同樣的結果。根據第二最佳實施例的啓動電路之操作，係相於顯示於第3圖之啓動電路之操作。因此根據本發明之第一以及第二最佳實施例之啓動電‘ 路，能夠預防由於一電源下降之啓動信號的不正常重置，、並且供應一有效電壓準位，用於在一半導體記憶元件裡面的內部邏輯之穩定初始化。必然地該啓動電路能夠增進半導體記憶元件的穩定性。 Φ 雖然本發明已經被特殊之實施例所描述，很明顯的熟悉此項技藝者將可藉此對其做出各種改變與修改，但是不能背離聲明在下的申請專離範圍之精神與領域。【圖式簡單說明】伴隨著與最佳實施例與附圖結合之詳細描述，本發明之上述及其他目標之優點與特徵，將會變的非常明顯，在其中： φ 第1圖爲一槪要的電路圖，顯示一習知啓動電路；第2圖爲一時序圖，顯示如第1圖所示之啓動電路之運作；、弟3圖爲一槪要的電路圖，說明根據本發明之第一最-佳貫施例之一啓動電路；第4圖爲一時序圖，顯示如第3圖所示之啓動電路之運作；以及弟5圖爲一電路圖，說明根據本發明之第二最佳實施 •21- 200522083 例之一啓動j 電路。【主要元件之代表符號 ] 100 …電源供應電壓準位隨耦ί 器單元 110 … 電源供應電壓觸發器單元 1 20 …緩衝器單元 VDD …電源電壓 VSS …地電壓 MP0-MP4 …P通 [道 :金：屬 ί孽 ,化 ;物 1半 :導 r 雕 :體 f (PMOS)電丨 MN0-NM4 … N通道金屬氧化物半導體（NM0S)電晶 INV1-INV16 … 反相器 p w r up …啓動信號 Rl -R2 … 電阻器 N 1 -N7 …節點 Va …偏壓 D e t …偵測信號 D e t b …偵測閂信號 200 … 電源供應電壓準位隨耦器單元 2 10 … 電源供應電壓偵測單元 220 …重置預防單元 230 …緩衝器單元 D e t b n ··· 輸出信號 2 1 〇A .·· 第 — 電源供應電壓偵測單元 2 1 OB … 第二電源供應電壓偵測單元 3 00 … 電源供蹲 Λ11*、電壓準位隨耦器單元

-22- 200522083 310A … 第一電源供應電壓準位隨耦器單元 310B … 第二電源供應電壓準位隨耦器單元 3 2 0 … 觸發器單兀 3 3 0 … 電源供應電壓準位隨耦器單元

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Claims

200522083 拾、申請專利範圍： 1 · 一種用於一半導體記憶元件之啓動電路，包含：一電源供應電壓準位隨耦器單元，用於輸出一第一偏壓以及一第二偏壓’其係與一電源供應電壓成比例的增加或下降；一第一電源供應電壓偵測單元，用於當電源供應電壓下降時，偵測啓動信號之邏輯準位已經被改變之該第一臨界電壓之準位，以回應一第一偏壓；一第二電源供應電壓偵測單元，用於當電源供應電壓增加時，偵測啓動信號之邏輯準位已經被改變之該第二臨界電壓之準位，以回應一第二偏壓；以及一觸發器單元，用於當該電源供應電壓減少時，反轉該觸發器單元之一輸出信號以回應輸出自該第一電源供應電壓偵測單元的一第一偵測信號以及當該電源供應電壓增加時，一輸出自第二電源供應電壓偵測單元之一第二偵測信號的其中之一，其中該第二臨界電壓準位係高於第一臨界電壓準位。 2 ·如申請專利範圍第1項之啓動電路，更包括一緩衝單元，用於緩衝一輸出自觸發器單元之輸出信號，從而輸出該啓動信號。 3 ·如申請專利範圍第1項之啓動電路，其中該電源供應電壓準位隨耦器單元包括一第一負載元件、一第二負載元件以及一第三負載元件，他們全部都連接在電源 •24- 200522083 供應電壓與一地電壓之間，用於輸出該第〜偏壓到一介於該第一負載元件以及該第二負載元件之間的共同節點，並且輸出該第二偏壓到一介於該第=負載元件以及該第三負載元件之間的第二共同節點。 4 ·如申請專利範圍第1項之啓動電路，其中該第一電源· 供應電壓偵測單元包含： - 一第一負載元件連接於該電源供應電壓與〜第一節點之間；一第一 NMOS電晶體連接在該第一節點以及一地電壓之間’用於透過該第一 NMOS電晶體的一閘極 · 接收該第一偏壓；以及一連接至該第一節點的第一反相器。 5·如申請專利範圍第4項之啓動電路，其中該第一負載兀件被具體化爲一 PMOS電晶體’其係連接於該電源供應電壓與該第一節點之間，並且其之閘極係連接於該地電壓。 6 ·如申請專利範圍第4項之啓動電路，其中該第二電源 __ 供應電壓偵測單元包含：一第二負載元件連接於該電源供應電壓與一第二節點之間； - 一第二NMOS電晶體連接在該第二節點以及該地電壓、之間’用於透過該第二ΝΜ Ο S電晶體的一閘極接收該第二偏壓；以及一連接至該第二節點的第二反相器。 -25- 200522083 7*如申請專利範圍第6項之啓動電路，其中該第二負載元件被具體化爲一 PM0S電晶體，其係連接於該電源供應電壓與該第二節點之間，並且該ρ Μ Ο S電晶體之閘極係連接於該地電壓。 8 ·如申請專利範圍第1項之啓動電路，其中該觸發器單- 元包括：、〜被第一偵測信號控制的上拉（pull-up )單元；以及被弟—偵測信號控制的下拉（p u 11 - d 〇 w η )單元。 9 ·如申請專利範圍第6項之啓動電路，其中該觸發器單 ® 元包括：〜PMOS電晶體，其係連接於該電源供應電壓與一第 ^節點之間，並且透過該PMOS電晶體之閘極接收該第一偵測信號；以及、第三NM〇S電晶體，其係連接於該地電壓與該第三節點之間，並且透過該第三NMOS電晶體之閘極，接收一第二偵測信號。 $ 1 G ·如申請專利範圍第9項之啓動電路，其中該觸發器單元更包括一連接於該第三節點之閂鎖單元。 1 1 ·〜種用於一半導體記憶元件之啓動電路，包含： ^ 〜電源供應電壓準位隨耦器單元用於輸出一偏壓' Va，其係對一電源供應電壓Vdd成比例的線性地增加或減少；〜第一電源供應電壓偵測單元，用於當電源供應電壓 -26- 200522083 減少時，偵測啓動信號之邏輯準位已經被改變之該第一臨界電壓之準位，以回應該偏壓；一第二電源供應電壓偵測單元，用於當電源供應電壓增加時，偵測啓動信號之邏輯準位已經被改變之該第二臨界電壓之準位，以回應該偏壓；以及一觸發器單元，用於當該電源供應電壓減少時’反轉一該觸發器單元之輸出信號以回應輸出自該第一電源供應電壓偵測單元的第一偵測信號以及當該電源供應電壓增加時，一輸出自第二電源供應電壓偵測單元之一第二偵測信號的其中之一，其中該第二臨界電壓準位係高於第一臨界電壓準位。 1 2 ·如申請專利範圍第1 1項之啓動電路，更包括一緩衝單元，用於緩衝一輸出自觸發器單元之輸出信號，從而輸出該啓動信號。 1 3 ·如申請專利範圍第1 1項之啓動電路，其中該電源供應電壓準位隨耦器單元包括連接於電源供應電壓以及一地電壓之間的一第一負載元件以及一第二負載元件，係用於電壓分配。 1 4 ·如申請專利範圍第〗i項之啓動電路，其中該第一電源供應電壓偵測單元包含：一第一負載元件連接於該電源供應電壓與一第一節點之間；一第一 NMOS電晶體連接在該第一節點以及一地電壓 -27· 200522083 之間’用於透過該第—NMOS電晶體的一閘極接收該偏壓；以及一連接至該第一節點的第一反相器。 1 5 ·如申g靑專利範圍第i 4項之啓動電路，其中該第一負載元件被具體化爲一 PM〇S電晶體，其係連接於該電源供應電壓與該第一節點之間，並且其之閘極係連接於該地電壓。 1 6 ·如申請專利範圍第丨4項之啓動電路，其中該第二電源供應電壓偵測單元包含：一第一負載兀件連接於該電源供應電壓與一第二節點之間；一第二NMOS電晶體連接在該第二節點以及該地電壓之間，用於透過該第二NMO S電晶體的一閘極接收該偏壓，以及一連接於該第二節點的第二反相器，其中該第二NMOS 電晶體的寬度係窄於第一 NMOS電晶體的寬度。 1 7 ·如申請專利範圍第1 4項之啓動電路，其中該第二電源供應電壓偵測單元包含：一第二負載元件連接於該電源供應電壓與一第二節點之間；一第二NMOS電晶體連接在該第二節點以及該地電壓之間，用於透過該第二NMOS電晶體的一閘極接收該偏壓；以及 -28- 200522083 一連接於該第二節點的第二反相器，其中該第二負載元件的有效電阻係少於該第一負載元件的有效電阻。 1 8 ·如申請專利範圍第1 6項之啓動電路，其中該第二負載元件被具體化爲一 Ρ Μ Ο S電晶體，其係連接於該電源供應電壓與該第二節點之間，並且該PMOS電晶體之閘極係連接於該地電壓。 1 9 ·如申請專利範圍第1 7項之啓動電路，其中該第二負載元件被具體化爲一 PMOS電晶體，其係連接於該電源供應電壓與該第二節點之間，並且該Ρ Μ Ο S電晶體之閘極係連接於該地電壓。 2 〇 .如申請專利範圍第1 1項之啓動電路，其中該觸發器單元包括：一被第一偵測信號控制的上拉（p u 11 - u ρ )單元；；以及一被第二偵測信號控制的下拉（p u 11 - d 〇 w η )單元。 2 1 .如申請專利範圍第1 6項之啓動電路，其中該觸發器單元包括：一 PMOS電晶體，其係連接於該電源供應電壓與一第三節點之間，並且透過該Ρ Μ 0 S電晶體之閘極接收該第一偵測信號；以及一第三NM0S電晶體，其係連接於該地電壓與該第三節點之間，並且透過該第三Ν Μ 0 S電晶體之閘極，接收一第二偵測信號。 22·如申請專利範圍第17項之啓動電路，其中該觸發器單 -29- 200522083 元包括：一 PMOS電晶體，其係連接於該電源供應電壓與一第三節點之間，並且透過該PMOS電晶體之閘極接收該第一偵測信號；以及一第三NMOS電晶體，其係連接於該地電壓與該第三節點之間，並且透過該第三NMOS電晶體之閘極，接收一第二偵測信號。 2 3 .如申請專利範圍第2 1項之啓動電路，其中該觸發器單元更包括一連接於該第三節點之閂鎖單元。 2 4.如申請專利範圍第22項之啓動電路，其中該觸發器單元更包括一連接於該第三節點之閂鎖單元。

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