KR970004217B1 - 반도체장치 - Google Patents

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KR970004217B1
KR970004217B1 KR1019930001224A KR930001224A KR970004217B1 KR 970004217 B1 KR970004217 B1 KR 970004217B1 KR 1019930001224 A KR1019930001224 A KR 1019930001224A KR 930001224 A KR930001224 A KR 930001224A KR 970004217 B1 KR970004217 B1 KR 970004217B1
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semiconductor device
semiconductor chip
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plate
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다카유키 오쿠토모
모리히코 이케미즈
Original Assignee
가부사키가이샤 도시바
사토 후미오
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Abstract

없음

Description

반도체장치
제1도는 인쇄회로 기판상에 마운트된 본 발명의 제1실시예에 따른 반도체장치의 단면도.
제2도는 제1도에 도시된 반도체장치에 사용된 테이프 캐리어의 평면도.
제3도는 제1도에 도시된 반도체장치가 마운트된 인쇄회로 기판을 확대한 단면도.
제4도는 제1도에 도시된 반도체장치가 마운트된 인쇄회로기판상의 리드와이어 부분을 나타낸 평면도.
제5도는 제4도에 나타낸 리드와이어의 다른예를 나타낸 평면도.
제6도(A)는 제2도에 도시된 테이프캐리어의 6A-6A선에 따른 단면도.
제6도(B)는 제2도에 도시된 6B-6B선에 따른 단면에 대응하면서 인쇄회로기판상에 마운트된 후의 반도체장치를 나타낸 부분단면도.
제7도(A)는 제2도에 도시된 테이프 캐리어의 6A-6A선에 따른 구조의 다른예를 나타낸 단면도.
제7도(B)는 제2도에 도시된 테이프 캐리어의 6B-6B선에 따른 단면에 대응하면서 인쇄회로 기판상에 마운트된 후의 반도체장치의 구조의 다른예를 나타낸 부분단면도.
제8도(A)는 제2도에 도시된 테이프 캐리어의 6A-6A선에 따른 구조의 또다른예를 나타낸 단면도.
제8도(B)는 제2도에 도시된 테이프 캐리어의 6B-6B선에 따른 단면에 대응하면서 인쇄회로 기판상에 마운트된 후의 반도체장치의 또다른 예를 나타낸 부분단면도.
제9도(A) 내지 제9도(C)는 인쇄회로 기판상에 마운트된 본 발명의 제2 내지 제4실시예에 따른 반도체장치의 단면도.
제10도는 본 발명의 제5실시예에 따른 반도체장치의 단면도.
제11도는 본 발명의 제6실시예에 따른 반도체장치를 설명하기 위한 것으로, 제2도에 도시된 테이프 캐리어의 6A-6A선에 따른 단면에 대응하는 단면도.
제12도는 본 발명의 제6실시예에 따른 반도체장치를 설명하기 위한 것으로, 제2도에 도시된 테이프 캐리어의 6A-6A선에 따른 단면에 대응하면서 인쇄회로 기판상에 마운트된 후의 구조의 예를 나타낸 단면도.
제13도는 밑부분으로부터 바라본 본 발명의 제5실시예에 따른 반도체장치의 평면도.
제14도는 제13도의 14-14선에 따른 단면도이면서 패킹 트레이에 세트된 제13도의 반도체장치를 나타낸 도면.
제15도는 제13도의 15-15선에 따른 단면도이면서 패킹 트레이에 세트된 제13도의 반도체장치를 나타낸 도면.
제16도(A)는 밑부분으로부터 바라본 본 발명의 제9실시예에 따른 반도체장치의 평면도.
제16도(B)는 제16도(A)에 도시된 반도체장치의 16B-16B선에 따른 부분단면도.
제17도는 인쇄회로 기판상에 마운트된 본 발명의 제10실시예에 다른 반도체장치의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체칩10 : 캐리어 테이프
11 : 절연막13 : 장치구멍
15 : 리드19 : 접착제
20 : 금속판21 : 보강판
31~33 : 리드선34~36 : 땜납층
[산업상의 이용분야]
본 발명은 테이프 캐리어 패키지(TCP; tape carrier package)형 반도체 장치에 관한 것으로 특히 사용 핀수의 증가와 소형화에 따라 용이하게 발생하는 왜곡을 방지할 수 있음과 더불어 우수한 고주파 특성을 갖춘 반도체 장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래 반도체장치의 패키지 구조는 알루미나로 이루어진 세라믹용기내에 형성된 집적회로를 갖춘 반도체 장치를 밀봉하기 위한 세라믹 패키지를 포함하는 바, 예컨대 프라스틱 패키지는 수지를 사용하여 반도체칩을 몰딩함으로써 얻어지고, 포팅수지 밀봉 프라스틱패키지는 캐리어 테이프상에 반도체칩을 마운팅함과 더불어 반도체칩상에 액체 수지를 떨어뜨림으로서 반도체칩을 밀봉하기 위해 사용된다.
또한, 캐리어 테이프는 TAB(Tape Automated Bonding) 테이프로 불리워지고, 배선패턴(리드)에 예컨대 폴리이미드 필림과 같은 절연막상에서 동박을 라미네이팅함과 더불어 포토에칭공정에서 동박을 선택적으로 에칭함으로써 형성된다. 범프전극이 반도체칩상에 형성되고, 테이프 캐리어상에 형성된 배선패턴이 범프전극에 본드되며, 이때 포팅수지가 배선패턴의 내부리드부와 반도체칩상에 떨어짐과 더불어 포팅수지를 경화시키기 위해 열처리가 수행된다. 한편, 포팅수지 대신 몰드수지를 사용함으로써 배선패턴의 내부리드부와 반도체칩을 밀봉할 수 있다.
예컨대, 상기한 TAB기술은 PROCEEDING SECOND INTERNATIONAL TAB SYMPOSIUMFEBRUARY 5-7, 1990 pp. 7-15 "VLSI PACKAGING TRENDS-AN UPDATE" J. CourtneyMiller와, pp, 230-249 "USING ADVANCE PULSED HOTBAR SOLDER TECHNOLOGY FORRELIABLEE POSITIONING AND MOUNTING OF HIGH LEAD COUNT FLAT PACKS AND TAB DEVICES" Gero Zimmer에 개시되어 있다.
최근, 직접도의 증가와 반도체장치의 기능수 및 반도체장치의 소형화에 따라 사용 핀수가 증가되고, 테이프 캐리어상에 형성된 리드의 폭과 리드간의 거리가 감소된다, 따라서, 인접리드 신호선 또는 전원선이라면, 나사법칙에 따라 리드에 흐르는 전류에 의해 자장이 발생되어 왜곡이 야기되고, 결과적으로 신호선에 흐르는 전류나 전압이 변하여 반도체장치가 오동작하게 되며, 동작주파수가 높아질대(예컨대, 100MHz 이상) 왜곡이 중요시 된다.
왜곡을 방지하기 위해 리드간의 접지패턴(접지된 리드)을 배치함과 더불어, 예컨대 캐리어 테이프의 하부 표면(배선패턴이 형성된 상부표면에 반대되는)상의 접지된 금속박막을 형성하는 리드간의 거리를 증가시키는데 영향을 주는 다양한 방법이 제한되고 있다.
그러나, 리드간의 간격이 증가하면, 반도체자아치에서 사용될 수 있는 핀수를 증가시키는 것이 어려워지게 되고, 더욱이 접지리드가 리드간에 배치되면, 핀수를 증가시키는 것이 어려워지게 되어 접지리드가 반도체장치에서 요구되는 신호선으로서 사용되지 못한다. 더욱이, 캐리어 테이프의 하부표 면상에 접지된 금속막을 형성하기 위해 예컨대 다음과 같은 복잡한 캐리어 테이프 형성공정의 단계가 요구된다. 즉, 예컨대 금속막이 증착에 의해 테이프 캐리어의 하부표면(절연막)상에 먼저 형성되고, 다음에 관통구멍이 접지되도록 절연막내에 형성된다. 그 후, 금속막과 배선패턴에서의 접지리드가 서로 전기적으로 연결되도록 관통구멍의 내부 부분이 금속판으로 된다.
더욱이, TCP형 반도체장치의 캐리어 테이프에서 야기되는 비틀림 또는 왜곡의 문제가 왜곡에 부가하여 야기된다. 캐리어 테이프에서 비틀림이나 왜곡이 야기되면, 외부리드 부분의 평탄성이 저하되어 리플로우 솔더링에 의해 인쇄회로 기판상에 반도체소자를 마운트하기 어렵게 되어 만족스럽지 못하 마운팅을 야기시킨다.
비틀림 또는 왜곡이 다름과 같은요소에 의해 테이프 캐리어에서 야기된다.
먼저, 반도체칩이 마운트된 캐리어 테이프가 그 상태에서 릴상에 감겨져 저장과 전송됨으로써 캐링 테이프는 비틀려지는 경향이 있다. 캐리어 테이프에서의 비틀림이나 왜곡은 캐리어 테이프가 단일 반도체칩 단위의 짧은 시트로 잘려진 후, 그 자체의 TCP에서의 비틀림이나 왜곡의 형태로 남는다. 포터링 수지의 치유공정이 릴상에 감겨진 캐리어 테이프에 영향을 미치고, 열처리가 치유공정에 영향을 미침으로써 비틀림이나 왜곡이 열처리공정에서의 캐리어 테이프에서 야기된다.
캐리어 테이프에서 발생하는 상기한 비틀림이나 왜곡을 방지하기 위한 방법으로서, 접착재의 사용에 의해 캐리어 테이프에 보강판을 본딩하는 방법이 일본국 특허공개공보 제3-125440호에 개시되어 있다. 또한, 금속판이 보강판으로서 사용될 수 있는 특허가 공개되어 있지만, 이 특허공개공보에 개시된 구조는 보호판으로서의 기능을 갖고 있지 않아 상기한 왜곡을 방지할 수 없게 된다. 더욱이, 사아기 특허 공개공보에 개시된 구조에 따르면, 리드와 리드의 측면간에 형성된 공간이 노출되어 습기에 대한 저항력이 낮아지게 됨으로써 습기의 침투를 허용하게 되어 리드간의 절연이 불충분하게 된다.
더욱이, TCP형 반도체장치는 개개의 반도체장치로 분할된 후 다른 형태의 패키지 구조에 비해 저장과 전송을 위한 반도체장치로 위급되기 어렵다. 그리고, 밑표면상의 외부리드를 마운팅하기 위한 지지부재를 갖춘 패킹 트레이에 세트되는 동안 와이어 본딩형 반도체장치가 저장 또는 전송된다. 반도체장치가 리드부분상에 지지될 수 있는 이유는 리드프레임의 두께가 약 150μm이고 기계적 강도가 높기 때문이다. 반대로, TCP형 반도체장치의 리드는 약 35μm이고, 지지부재상에 외부리드를 마운팅함으로써 주 몸체를 안정되게 지지할 수 없게 됨으로써 종래 기술에서 사용된 패킹 트레이에 세트된 반도체장치와 함께 반도체장치를 저장 및 전송시킬 수 없게 된다.
[발명의 목적]
본 발명은 상기한 점을 감한하여 발명된 것으로, 고주파수특성이 우수하면서도 핀 갯수의 증가를 방해하지 않고 캐리어 테이프의 형성처리를 복잡하게 만들지 않으면서 누화의 발생을 방지할 수 있도록 된 TCP형 반도체장치를 제공하고자 함에 그 제1목적이 있고, 누화의 발생을 방지하면서 캐리어 테이프의 평탄성을 향상시킬 수 있도록 된 TCP형 반도체장치를 제공하고자 함에 그 제2목적이 있으며, 용이하게 저장하고 운반할 수 있도록 된 TCP형 반도체장치를 제공하고자 함에 그 제3목적이 있다.
[발명의 구성 및 작용]
상기 제1 및 제2목적을 달성하기 위해 본 발명의 반도체장치는, 반도체칩과; 밑면을 갖춤과 더불어 상기 반도체칩에 연결된 내부리드부와 이 내부리드부로부터 연장되는 외부리드부를 각각 포함하는 리드에 갖춘 배선패턴; 배선패턴의 밑면과 접하는 표면을 갖춤과 더불어 하부 표면을 갖춘 보호판; 배선패턴의 밑면에 상기 보호판을 접착하는 절연접착제; 상기 반도체칩이 탑재되는 기저판 및; 상기 기저판상에 위치하면서 상기 외부리드부에 연결되고, 적어도 하나가 접지됨과 더불어 상기 보호판에 전기적으로 연결된 다수의 리드선을 구비하여 구성되고; 상기 보호판의 저면과 상기 외부리드부에 대해 상기 리드선의 연결이 실질적으로 동일 평면으로 되는 것을 특징으로 한다.
이와 같은 구성에 의하면, 보호막이 설치되기 때문에 누화를 방지할 수 있고 고주파수특성을 향상시킬 수 있게 된다. 또, 보호막이 접착제를 사용하여 캐리어테이프에 접합되기 때문에 보호판을 사용함에 따라 사용가능한 핀의 갯수를 감소시키지 않고, 또한 캐리어테이프의 형성처리를 복잡하게 만들지도 않게 된다. 또한 보호판으로서 금속판이 사용되는 경우에는 금속판의 견고성이 높아지게 되어 캐리어 테이프의 휘어짐이나 왜곡을 감소시킬 수 있고, 또한 캐리어 테이프의 평탄성이 향상되게 된다.
상기 제3목적을 달성하기 위해 본 발명의 반도체장치는, 반도체칩과; 이 반도체칩이 위치하는 장치구멍을 갖춘 절연막; 이 절연막의 윗면과 밑면중 한쪽 면에 형성되고, 각각 내부리드부와 이 내부리드부로부터 연장되어 형성된 외부리드부를 포함하는 복수의 리드를 갖춘 배선패턴; 상기 절연막의 밑면에 접하도록 배치되고, 패킹 트레이의 도출부가 끼워지는 구멍을 갖춘 보강판 및; 이 보강판을 상기 절연막의 밑면에 접착하기 위한 접착제를 구비하여 이루어진 것을 특징으로 한다.
이와 같은 구성에 의하면, 반도체장치가 패킹 트레이의 저부(bottom portion)상에 형성된 돌출부를 보강판에 형성된 구멍과 맞물리도록 하여 고정되어 있기 때문에 반도체장치의 저장 및 운반을 간단화할 수 있게 된다.
(실시예)
이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1도는 인쇄회로기판상에 탑재된 본 발명의 제1실시예에 따른 반도체장치의 도면도이다. 동 도면에서 복수의 리드(15)로 이루어진 배선패턴은 절연막의 밑면에 형성되고, 상기 리드(15)의 내부리드부(15A)는 반도체칩(1)의 각 패드상에 형성된 대응하는 범프전극에 접합되며, 그 외부리드부(15B)는 각각 땜납층(36)을 매개해서 인쇄회로기판(30)상에 형성된 대응하는 리드선(32)에 접속되어 있다. 그리고 리드(15)중 접지선으로 기능하는 리드(15G)의 내부리드부(15GA)는 반도체칩(1)의 패드상에 형성된 범프전극에 접합되고, 그 외부리드부(15GB)는 땜납층(34)을 매개해서 접지된 리드선(33)에 접속되어 있다. 또 금속판(20)은 절연접착제(19)를 매개해서 리드(15)의 윗면에 접착되고 땜납층(35)을 매개해서 리드선(33)에 접속되어 있고, 반도체칩(1)과 내부리드부(15A)는 포팅수지(potting 機能; 18)로 밀봉되어 있다.
제2도는 제1도의 반도체장치에 사용되는 캐리어 테이프를 나타낸 것으로, 반도체장치(1)와 금속판(20)이 캐리어 테이프(10)에 부착되고 캐리어 테이프(10)가 아직 개별 반도체장치로 분리되지 않은 상태로 나타낸 도면이다. 캐리어 테이프(10)의 기저부재용 절연막(11)으로서는 유연성이 있는 폴리이미드나 폴리에스터와 같은 플라스틱막이 사용될 수 있는데, 본 예에서는 상기 절연막(11)으로서 두께가 약 75~125㎛인 폴리이미드막이 사용된다. 절연막(11)은 스트립(strip)형상의 부재이고, 캐리어 테이프(10)를 길이 방향으로 이송하기 위해 사용되는 이송구멍(12)은 캐리어 테이프의 양쪽 측단부에 규칙적인 간격으로 형성되어 있다. 절연막(11)의 중앙부에는 반도체칩(1)이 설치되는 장치구멍(13)이 형성되어 있고, 이 장치구멍(13)의 4개 측면에는 각각 폭이 좁은 사다리꼴형상의 구멍(14-1~14-4)이 형성되어 장치구멍(13)을 둘러싸고 있다.
그리고, 절연막(11)상에는 배선패턴이 형성되어 있는데, 이 배선패턴은 절연막(11)상에 예컨대 구리 도금이나 스퍼터링으로 두께가 약 35㎛인 구리포일(foil)을 형성하고, 이 구리포일을 포토에칭법으로 패터닝함으로써 형성된다. 이 패선패턴은 다수의 리드(15)을 구성하는데, 각 내부리드부(15A)의 전단부는 장치구멍(13)으로 연장되도록 배치되고, 각 외부리드부(15B)의 일부는 대응하는 구멍(14-1~14-4)에 노출되어 있다. 제2도에서 리드(15)는 서로 다른 4개 방향에서 반도체칩(1)으로부터 연장되어 형성되어 있지만, 서로 대향하는 2개 방향에서 반도체칩(1)으로부터 연장되도록 형성되어도 된다.
또 반도체칩(1)은 장치구멍(13)에 설치되고, 내부리드(15A)의 전단부는 반도체칩(1)상에 선형적으로 배열된 패드 또는 패드상에 형성된 범프전극과 같은 접속전극(도시되지 않음)에 접합된다. 그리고 금속판(20)은 구멍(14-1~14-4)으로 둘러싸인 절연막(11)의 영역내에 있는 리드(15)의 배선패턴형 성표면에 절연접착제(19)를 매개해서 접합된다. 여기서 접착된(19)로서는 약 150℃의 온도에서 경화되는 열셋팅(thermosetting) 접착제가 사용된다. 또 금속판(20)은 예컨대 금속몰드로 순수한 구리판을 프레스하여 중앙부에 구멍을 갖는 정방형틀(square frame) 형태로 형성된다.
제2도의 예시에서는 반도체칩(1)과 내부리드부(15A)사이의 접속부가 내부리드부의 아랫쪽에 배치되기 때문에, 반도체칩(1)은 금속판(20)과 마찬가지로 절연막(11)의 배선패턴형성영역상에 설치되어있다. 또한 금속판(20)은 제1도에 도시된 바와 같이 접지되는 리드선(33)에 접속되어 보호판으로서 기능하는 바, 리드(15) 사이의 누화(漏話)는 금속판(20)에 의해 방지될 수 있다.
또한 장치구멍(13)에 설치된 반도체입(1)은 절연막(11)의 장치구멍(13)의 주변영역과 함께 에폭시수지나 실리콘과 같은 코팅수지(포팅수지; 18)를 사용하여 밀봉된다.
그리고 상기 캐리어 테이프(10)는 각 반도체장치용으로 분리되고, 리드는 외부리드부(15B)가 인쇄회로기판상에 용이하게 탑재될 수 있도록 구부려진다. 이때 외부리드부(15b)의 전단부는 금속판(20)과 동일한 평면내에 있으면서 또한 반도체장치가 인쇄회로기판상에 탑재될 때 기저판의 표면과 실질적으로 평행하게 되도록 세트하는 것이 바람직하다.
제3도는 인쇄회로기판의 확대 단면도이고, 제4도는 인쇄회로기판중 반도체장치가 탑재되는 부분의 일부회로패턴을 나타낸 평면도이다. 제3도 및 제4도에 나타낸 바와 같이 인쇄회로가 회로기판(30)상에 형성되어 있는데, 이 인쇄회로는 다수의 리드선(31, 32, 33)으로 구성되고, 이 리드선은 납땜에 의해 반도체장치의 외부리드부(15b)의 전단부에 접속된다. 그리고 접속영역에는 땜납부(34, 35, 36)가 설치되어 있다. 상기 리드선(31)은 전원에 접속되고, 상기 리드선(32)은 신호선에 접속되며, 상기 리드선(33)은 접지되는데, 상기 접지된 리드선(33)은 점선으로 표시된 금속판이 설치되는 영역으로 연장된다. 땜납층(34, 35)은 금속판의 2부분에 배치되는데 땜납층(34)은 외부리드부와의 접속용으로 사용되고, 땜납층(35)은 금속판(20)과의 접속용으로 사용된다. 외부리드부와의 접속용 땜납층(36)은 외부리드선(31, 32)의 각각에 설치되어 있다. 반도체장치의 각 외부리드부는 예컨대 리폴로잉(reflowing)에 의해 땜납을 매개해서 회로기판(30)에 접속된다. 리드선은 반도체장치가 회로기판(30)상에 납재될 때 반도체장치의 주변영역상에 배열되도록 회로기판상에 형성된다.
그리고 리드선(33)상에 설치된 땜납층(34)은 접지선으로 가능하는 외부리드부(15B)중 한개에 접속된다. 제1도에 도시된 바와 같이 반도체장치를 회로기판(30)상에 탑재시키기 위해서는 반도체장치와 회로기판(30)을 반도체장치의 외부리드부(15B)의 전단부가 땜납층(34)과 접속하고 금속판(20)이 땜납층(35)과 접촉하도록 세트하여 배열한 다음에 반도체장치를 리플로잉에 의해 탑재시킨다. 본 실시예에서는 2개의 땜납층(34, 35)을 단일 리드선(33)에 형성하여 금속판(20)이 외부리드부에 접속되도록 하였지만, 외부리드부는 금속판(20)이 접속되는 동일한 리드선에 접속될 필요는 없고다른 리드선에 접속되어도 된다.
상술한 구성에 의하면, 금속판이 보호효과를 갖고 있기 때문에 누화가 방지될 수 있어 고주파특성이 향상될 수 있고 동작주파수가 100MHz이 상인 반에서도 누화가 효과적으로 방지될 수 있다. 그리고 금속판이 접착제(19)를 사용하여 절연막(11)에 접합되어 있기 때문에 금속판은 핀갯수의 증가에 장애로 작용하지 않고 캐리어 테이프 처리를 복잡하게 만들지 않게 된다. 또한 캐리어 테이프가 개별 반로 분리된 다음에 절연막(11)에 접합된 금속판의 견고성 때문에 캐리어 테이프(10)에 휘어짐이나 왜곡이 존재하지 않게 된다. 따라서 인쇄회로기판상에 반를 탑재시키는 공정에서 외부리드부의 수평성이 향상될 수 있어 외부리드부와 인쇄회로의 접착성이 향상 될 수 있게 된다. 또 패키지의 기계적 강도가 금속판에 의해 향상되고, 반도체장치가 회로기판상에 탑재된 다음에 반도체장치의 신뢰성이 향상되며, 반도체칩(1)으로부터 발생된 열이 금속판(20)에서 방열되는 효과를 얻을 수 있게 된다.
본 출원의 발명자들이 종래 반도체장치와 본 발명 반도체장치의 휘어짐 정도를 측정하였는 바, 본 발명의 경우에는 금속판(20)이 두께가 300㎛이고 외형의 한쪽 측면의 길이가 27mm이며 중심간격의 한쪽 측면의 칫수가 15mm일 때 본 발명의 캐리어 테이프(10)에서 발생된 휘어짐은 종래의 반도체장치에서 발생된 약 442㎛의 휘어짐에 비하여 약 178~50㎛로 감소되었다. 또한 스트레스를 줄이기 위해 금속판내에 홈이나 절단부를 형성한 경우에는 케리어 테이프에서 발생되는 휘어짐이나 왜곡이 현저히 감소될 수 있게 된다.
상술한 실시예에서는 금속판(20)로서 순수한 구리파을 사용하였지만, 금속판으로서 알루미늄판이나 듀랄루민판 또는 니펠이 도금된 구리판을 사용하여도 된다.
제5도는 제4도에 도시된 인쇄회로기판으로 팬턴의 다른예를 나타낸 도면으로, 회로기판(20)상에 형성된 전원리드선(31)과 신호리드선(32)은 반도체소자가 형성되는 영역의 주변부를 따라 배열되어 있다. 그리고 접지리드선(33)은 접지된 리드선(31, 32) 내부의 영역에 배치된 링형상부(ring-form 部)를 갖추고, 이 링형 상부로부터 리드선(31, 32) 사이에 연장되어 형성된 리드아웃부(lead-out 部)가 반도체장치의 아랫쪽에 배치되어 있다. 이러한 구성에 의하면 금속판(20)을 링형상부의 원하는 부분에 접속시킬 수 있고, 신뢰성이 향상되도록 그들간의 접속영역을 증대시킬 수 있게 된다.
제6도(A)는 제2도에 도시된 절연막(11)의 6A-6A선에 따른 단면도이고, 제6도(B)는 반도체장치가 인쇄회로기판으로 기판상에 탑재 된 다음에 6B-6B선에 따른 부분의 단면도이다. 도면에 나타낸 바와 같이 절연막(11)에 접합된 금속판(20)상에 피복된 접착제(19)가 리드(15)의 윗면뿐만 아니라 측면도 피복하고 있어서 리드(15)가 접착제(19)에 묻혀 있는 형태로 되어 있으므로, 수분에 대한 저항성을 향상시킬 수 있게 됨과 더불어 리드(15)간의 절연성도 향상시킬 수 있게 된다.
제7도(A) 및 제7도(B)는 각각 제6도(A) 및 제6도(B)에 대응하는 캐리어 테이프(10)의 구성예이다 본 실시예에서는 리드(15)가 접착제(23)를 매개해서 절연막(11)에 접합되어 있는데, 접착제(23)로서는 열플라스틱 에폭시수지에 열셋팅 에폭시수지를 혼합하여 형성한 에폭시수지를 사용한다. 열셋팅 수지가 혼합되는 경우에는 접착제 기계적강도가 열셋팅 수지의 함유량에 따라 적절하게 조절될 수 있다. 또한 본 실시예에서는 리드(15)를 접착제(19)로 피복함으로써 리드(15)의 절연성과 수분에 대한 저항성을 향상시킬 수 있게 된다.
제7도(A) 및 제7도(B)에 도시된 캐리어 테이프는 절연막과 접착제 및 리드의 3개층으로 구성되어 일반적으로 3층 캐리어 테이프라고 한다. 이러한 3층 캐리어 테이프와 제6도(A) 및 제6도(B)에 도시된 2층 캐리어 테이프 이외에 제8도(A) 및 제8도(B)에 도시된 단층 캐리어 테이프가 캐리어 테이프로서 설치되어 본 발명의 반도체장치에 사용될 수 있다. 단층 캐리어 테이프는 일반적으로 두께가 약 70㎛의 Cu판과 같은 테이프형상의 금속판을 에칭하여 형성되고, 2층 캐리어 테이프는 절연막에 약 20~40㎛의 두께를 갖는 배선 패턴을 구리도금이나 스퍼터링으로 형성한다. 여기서, 패터닝되지 않는 구리포일상에 폴리이미드 등을 분사하여 붙이고 나서 구리포일과 폴리아미드를 패터닝한 다음에 에칭하는 방법이 제공될 수 있다. 3층 캐리어 테이프는 접착제를 사용하여 전해질용 구리나 압연된 구리와 같은 금속포일을 하이-폴리머(high-polymer)막에 접합하여 얻어진 구조를 갖추고 있는데, 상기 금속포일의 표면은 접합력을 증가시키 위해 거칠게 되어 있다. 이러한 상태에서는 에칭이나 표면도금을 효과적으로 수행할 수 있게 된다. 금속포일과 하이-폴리머를 접합한 다음에 접착제가 부착되고, 그후 포토리소그라피법으로 에칭처리를 행하여 배선패턴을 형성한다. 상기 접착제로서는 폴리이미드나 에폭시, 아크릴수지 또는 페놀 부티랄과 같은 접착재료를 사용할 수 있다. 캐리어 테이프상에 배선패턴을 구성하는 리드는 일반적으로 부식에 대한 저항성을 향상시키기 위해 전기도금된다. 여기서 도금은 Au나 Sn을 투입도금(immersion-plating)하거나 전기도금함으로써 달성되고, 절연막은 폴리이미드 이외에 폴리에스터나 폴리파라바닉산과 같은 재료를 사용하여 형성될 수 있다.
제8도(A) 및 제8도(B)에 도시된 실시예에서는 단층 캐리어 테이프가 사용되기 때문에 금속판(20)은 접착제(19)를 매개해서 직접 리드(15)에 접속되는데, 이때 충분히 큰 보호효과를 얻기 위해서는 리드(15)를 접착제에 매립할 필요가 있다. 리드 및 금속배선이 제7도(A) 및 제7도(B)에 도시된 경우와 제8도(A) 및 제8도(B)에 도시된 경우중 양쪽에서 동일한 리드선에 접속되어 있으므로, 리드(15)는 리드선 및 외부리드부(15B)의 전단부에 접촉하도록 세트된 금속판의 표면이 실질적으로 동일한 평면에 세트되도록 형성되어야 한다.
다음으로 제9도(A) 내지 제9도(C)를 참조하여 반도체칩과 리드의 구성예를 설명한다.
리드(15)가 접속되는 반도체칩(1)을 표면을 주표면이라 정의할 때 제1도에 도시된 반도체장치의 주표면의 윗쪽을 향하도록 세트되고 절연막(11)이 리드(15)상에 형성되는 구성을 제1형태[표면상/막상형태(face-up/film-up type)]로 정의하고, 절연마가(11)이 리드(15)상에 형성되고 반도체칩(1)의 주표면의 아랫쪽의 회로기판을 향하도록 세트되는 구성을 제2형태[표면하/막상형태; 제9도(A) 참조]로 정의하며, 절연막(11)이 리드(15)의 아랫쪽에 형성되고 반도체칩(1)의 주표면의 윗쪽을 향하도록 세트되는 구성을 제3형태[표면상/막하형태; 제9도(B) 참조]로 정의하고, 절연막(11)이 리드(15)의 아랫쪽에 형성되고 반도체칩(1)의 주표면이 아랫쪽의 반도체칩을 향하도록 세트되는 구성을 제4형태[표면하/막하형태; 제9도(C) 참조]로 정의할 경우, 본 발명은 상술한 형태들중 어느 하나에 적용될 수 있다. 그러나, 제3 및 제4형태에서는 절연막(11)이 리드(15)의 아랫쪽에 형성되어 있기 때문에 금속판(20)이 리드(15)의 아랫쪽에 형성되어야 하고 리드(15)가 금속판(20)을 접합하기 위한 접착제(19)로 피복되지 않는 바, 이들 제3 및 제4형태의 반도체장치는 리드간의 절연성과 수분에 대한 저항성면에서 상기 제1 및 제2형태의 반도체장치보다 우수하지 않다.
계속해서, 제10도를 참조하여 본 발명의 제5실시예에 대해 설명한다. 본 실시예에 있어서 땜납범프(24)가 금속판(20)을 회로기판(30)상에 형성된 접지된 리드선(33)에 접속하도록 형성되고, 땜납범프(25, 23)가 외부리드(15B, 15GB)의 전단부상에 형성되며, 반도체장치가 탑재된 다음에 외부리드부(15B)의 전단부를 리드선(32)에 접속하고 외부리드부(15GB)와 금속판(20)의 전단부를 접지된 리드선(33)에 접속하도록 열처리를 받는다. 또한 본 실시예에서는 금속판(20)이 리드선(33)에 접속되어 있기 때문에 금속판(20)과 리드선(33)의 접촉면과 외부리드부(15GB)의 전단부가 동일한 평면에 세트되도록 형성되어 있지만, 반도체칩(1)이 회로기판(30)과 접촉하도록 세트되어 있지 않기 때문에 상기 접촉면을 반드시 동일한 평면에 형성할 필요는 없다.
제11도는 제2도에 도시된 캐리어 테이프의 6A-6A선에 따른 단면에 대응하여 본 발명의 제6실시예에 따른 반자의 단면도이다. 캐리어 테이프는 예컨대 폴리이미드로 이루어진 절연막(11)가 Cu로 이루어진 리드(15)로 구성된 베선패턴을 갖추고 있는데, 이들은 폴리이미드와 같은 접착제(23)로 접합되어 있다. 그리고 본 실시예에서는 폴리이미드와 같은 하이-폴리머 절연체로 이루어진 층간막(27)이 금속판(2)과 리드(15)사이에 삽입되어 있는데, 이 층간막(27)은 예컨대 폴리이미드 접착제(26)을 사용하여 금속판(20)에 접합되어 있다. 또 캐리어 테이프와 층간막(27)을 접합하기 위해서는 예컨대 열세팅 에폭시수지를 열플라스틱 에폭시 수지로 혼합하여 형성된 수지로 이루어진 접착제(19)가 사용된다. 접착제(19)가 리드(15)의 노출된 부분을 완전히 매립하고 있기 때문에 리드(15)에 대해 충분히 높은 절연보호성을 얻을 수 있게 된다. 또한 충간막(27)이 사용되는 경우에는 리드(15)를 형성하는데 사용되는 Cu의 열팽창계수와 층간막(27)의 재료인 폴리이미드의 열팽창계수가 서로 비슷하기 때문에 금속판(20)이 탑재시에 발생되는 열과 제조시의 온도사이클에 의해 분리되는 것을 효과적으로 방지할 수 있게 된다.
층간막(27)을 사용하여 금속판(20)과 리드(15)사이의 절연성을 충분히 높게 하는 구조는 제12도에 도시된 단층 캐리어 테이프나 두께가 약 80㎛인 얇은 리드프레임용으로 적합하다, 단층 캐리어 테이프에서는 리드(15)를 지지하는 절연막이 사용되지 않기 때문에 리드(15)가 구부러지거나 불규칙적으로 배열되는 경향이 있지만, 금속판(20)이 보호판으로 가능할 뿐만 아니라 리드의 불규칙적인 배열이나 구부러짐을 방지하여 패키지의 기계적 강도를 증가시키도록 보강판으로서 기능하게 된다. 또한 층간막(27)은 금속판(20)과 리드(15)사이의 충분한 절연성을 보다 효과적으로 확보하게 된다.
제13도는 본 발명의 제8실시예에 따른 반도체장치의 밑도면이고, 제14도 및 제15도는 패킹 트레이(packing tray)에 세트된 반도체장치를 나타낸 것으로, 제14도는 제13도의 14-14선을 따른 도면도이고, 제15도는 제13도의 15-15선을 따른 단면도이다. 본 실시예에서는 구멍(28-1~28-4)이 상술한 각 실시예에서 금속판(20)의 4개 모서리부에 형성되어 있다. 제14도 및 제15도에 나타낸 바와 같이 상기 구멍(28-1~28-4)에 대응하는 위치의 저부(bottom portion)상에 형성된 돌출부(41-1~41-4)를 갖춘 패킹 트레이(40)가 설치되어 있는데, 반도체장치는 금속판(20)의 구멍(28-1~28-4)에 상기 돌출부(41-1~41-4)가 맞물리도록 함으로써 고정되어 있다.
이와 같은 구성에 의하면, 반도체장치가 패킹 트레이에 고정되기 때문에 반도체장치의 저장 및 운반이 간단화된다.
구멍(28-1~28-4)이 형성되는 경우 리드(15)가 구멍(28-1~28-4)에 위치되면, 돌출부가 리드(15)를 손상시킬 우려가 있으므로, 구멍(28-1~28-4)의 형성시에 구멍(28-1~28-4)을 리드와는 다른 위치에 형성할 필요가 있다. 제14도는 제13도에 도시된 반도체장치의 14-14선에 따른 단면도로서, 동 도면에서는 외부 리드부(15b)가 단면에 나타나지 않으므로 그에 대응하는 부분이 점선으로 표시되어 있다. 마찬가지로 제15도는 제13도에 도시된 반도체장치의 15-15선에 따른 단면도로서, 동도면에서는 금속판(20)의 구멍(28-1~28-4)과 패킹 트레이(40)의 돌출부(41-1~41-1)가 단면에 나타나지 않으므로 그에 대응하는 부분들이 점선으로 표시되어 있다.
제16도(A)는 본 발명의 제9실시예에 따른 반도체장치의 밑도면이고, 제16도(B)는 제16도(A)에 도시된 반도체장치의 16B-16B선에 다른 부분단면도이다. 제16도(A)에 도시된 바와 같이 보강판(21)은 예컨대 폴리이미드로 이루어진 절연막(11)에 접합되고, 리드(15)가 접착제(22)를사용하여 보강판(21)에 부착되어 있다.
상기 보강판(21)의 재료로서는 구리와 같은 금속이어도 되고, 보강판(21)이 접지리드에 접속되지 않기 때문에 견고성이 충분하다면 절연체이어도 된다. 구멍(29-1~29-4)이 보강판(21)이 모서리부분에 형성되어 있는데, 이 경우에는 구멍(29-1~29-4)에 대응하는 위치의 저부상에 형성된 돌출부(41-1~41-4)를 갖춘 패킹 트레이(40)가 사용되고, 반도체장치는 구멍(29-1~29-4)에 상기 돌출부(41-1~41-4)가 맞물리도록 함으로써 고정될 수 있다.
다음으로 제17도를 참조하여 본 발명의 제10실시예를 설명한다. 상술한 제1 내지 제8실시예에서는 금속판(20)이 회로기판(30)의 부근에 배치되어 있는데, 이러한 구조는 회로기판상의 리드선과의 접속을 위해 적합한 것이다. 그러나 금속판(20)이 리드(15)의 윗쪽에 배치되어도 되는 바, 이러한 구조는 금속판(20)이 회로패턴을 구성하는 리드중 접지된 리드(15)에 전기적으로 접속되어야 하는 경우에 적합한 것이다. 이 때문에 상기 금속판(20)과 리드(15)를 서로 접속시키기 위해 접속용 돌출부 또는 범프(37)가 금속판(20)이나 리드(15)상에 형성되어 있다. 리드(15)를 포함하는 배선패턴에 금속판(20)을 접속시키기 위해 절연접착제(19)가 사용되는데, 접합시에 돌출부가 금속판과 리드사이에서 눌려져서 접합부로부터 접착제가 제거되면 배선패턴과 금속판(20)이 효과적으로 전기적으로 접속되고, 리드(15)는 회로기판(30)상에 형성된 리드선(31)에 선택적으로 접속된다. 이러한 구조는 제8도에 도시된 바와 같이 절연막이 리드(15)에 접합되지 않은 반도체 장치에 적용될 수 있고, 또한 상기 구조에 의하면 예컨대 폴리이미드로 이루어진 층간절연막을 리드(15)와 금속판(20) 사이에 배치할 수 있다.
상기 실시예들에서 설명된 반도체장치에서는 반도체장치를 탑재하기 위한 기저판으로서 인쇄회로기판이 사용되었지만, 직접회로나 수동소작 형성된 반도체기판 또는 직접회로와 수동소자가 형성된 반도체기판 또는 직접회로나 수동소자가 형성된 반도체기판이 사용되어도 된다. 그리고 반도체장치의 표면상에 예컨대 스퍼터링으로 알루미늄의 리드선을 형성한 다음, 그 결과적인 구조의 표면을 Au나 Sn등으로 도금하고 나서, 이 반도체구조상에 상기 실시예들과 마찬가지로 반도체장치를 탑재해도 된다.
한편, 본 발명은 상술한 실시예에 한정되지 않고 본 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형 및 수정할 수 있다.

Claims (9)

  1. 반도체칩과; 밑면을 갖춤과 더불어 상기 반도체칩에 연결된 내부리드부와 이 내부리드부로부터 연장되는 외부리드부를 각각 포함하는 리드를 갖춘 배선패턴; 배선패턴의 밑면과 접하는 표면을 갖춤과 더불어 하부 표면을 갖춘 보호판; 배선패턴의 밑면에 상기 보호판을 접착하는 절연접착제; 상기 반도체칩이 탑재되는 기저판 및; 상기 기저판상에 위치하면서 상기 외부리드부에 연결되고, 적어도 하나가 접지됨과 더불어 상기 보호판에 전기적으로 연결된 다수의 리드선을 구비하여 구성되고; 상기 보호판의 저면과 상기 외부리드부에 대해 상기 리드선의 연결이 실질적으로 동일 평면으로 되는 것을 특징으로 하는 반도체장치.
  2. 반도체칩과; 밑면을 갖춤과 더불어 상기 반도체칩에 연결된 내부리드부와 이 내부리드부로부터 연장되는 외부리드부를 각각 포함하는 리드를 갖춘 배선패턴; 배선패턴의 밑면과 접하는 표면을 갖춘 보호판; 배선패턴의 밑면에 상기 보호판을 접착하는 절연접착제; 상기 반도체칩이 탑재되는 기저판; 상기 기저판상에 위치하면서 상기 외부리드부에 연결되고, 적어도 하나가 접지됨과 더불어 상기 보호판에 전기적으로 연결된 다수의 리드선 및; 상기 보호판과 상기 접지된 리드선중 하나에 형성되고, 상기 보호판과 상기 접지된 리드선을 전기적으로 연결시키는 돌출부를 구비하여 구성된 것을 특징으로 하는 반도체장치.
  3. 반도체칩과; 이 반도체칩이 위치하는 장치구멍을 갖춘 절연막; 이 절연막의 윗면과 밑면중 한쪽 면에 형성되고, 각각 내부리드부와 이 내부리드부로부터 연장되어 형성된 외부리드부를 포함하는 복수의 리드를 갖춘 배선패턴; 상기 절연막의 밑면에 접하도록 배치되고, 패킹 트레이의 돌출부가 끼워지는 구멍을 갖춘 보강판 및; 이 보강판을 상기 절연막의 밑면에 접착하기 위한 접착제를 구비하여 이루어진 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 보강판이 금속판인 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 반도체칩이 탑재된 기저판과, 상기 기저판상의 상기 외부리드부에 연결된 다수의 리드선을 더 구비하여 구성되고, 상기 리드선중 적어도 하나가 접지됨과 더불어 상기 보강판에 전기적으로 연결된 것을 특징으로 하는 반도체장치.
  6. 반도체칩과; 이 반도체칩이 위치하는 장치구멍을 갖춘 절연막; 이 절연막의 윗면에 형성된 리드를 갖추면서 각각 상기 반도체칩에 접속된 내부리드부와 이 내부리드로부터 연장되어 형성된 외부리드부를 포함하는 배선패턴; 상기 절연막의 상면에 접하도록 배치된 보호판; 이 보호판의 밑면을 상기 절연막이 상면에 접착하기 위한 절연접착제; 상기 반도체칩이 탑재되는 기저판; 이 기저판상에 형성되면서 접지된 적어도 하나의 리드선을 포함하고, 상기 적어도 하나의 접지된 리드선이 접지되어지는 적어도 하나의 리드에 전기적으로 연결된 다수의 리드선 및; 상기 보호판의 밑면과 상기 배선패턴내의 상기 접지된 리드선중 하나에 형성되어, 상기 접지된 리드를 상기 보호막의 밑면에 전기적으로 접속하기 위한 돌출부를 구비하여 이루어진 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 배선패턴이 상기 접착제에 매립된 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 반도체칩이 배지되는 장치구멍을 갖춘 절연막을 더 구비하여 구성된 것을 특징으로 하는 반도체장치.
  9. 제2항에 있어서, 상기 반도체칩이 배치되는 장치구멍을 갖춘 절연막을 더 구비하여 구성된 것을 트깅으로 하는 반도체장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101935469B1 (ko) 2017-09-15 2019-04-03 영농조합법인 광수 적층 용기

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW263596B (ko) * 1992-12-28 1995-11-21 Mitsui Mining & Smelting Co
JPH06204285A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 半導体装置及びその製造方法
JP3238004B2 (ja) * 1993-07-29 2001-12-10 株式会社東芝 半導体装置の製造方法
JP2500785B2 (ja) * 1993-09-20 1996-05-29 日本電気株式会社 半導体パッケ―ジ用フィルムキャリアテ−プ及びこれを用いた半導体装置
US5586270A (en) * 1993-09-30 1996-12-17 Intel Corporation Method and apparatus for upgrading a central processing unit and existing memory structure in a computer system
WO1995010852A1 (en) * 1993-10-12 1995-04-20 Atmel Corporation Bonding of leads directly over chip active areas
US5905300A (en) * 1994-03-31 1999-05-18 Vlsi Technology, Inc. Reinforced leadframe to substrate attachment
KR950034696A (ko) * 1994-05-16 1995-12-28 김광호 초박형 반도체 패키지 및 그 제조방법
KR100248035B1 (ko) * 1994-09-29 2000-03-15 니시무로 타이죠 반도체 패키지
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
US5945741A (en) * 1995-11-21 1999-08-31 Sony Corporation Semiconductor chip housing having a reinforcing plate
US5615475A (en) * 1995-01-30 1997-04-01 Staktek Corporation Method of manufacturing an integrated package having a pair of die on a common lead frame
DE19520676A1 (de) * 1995-06-07 1996-12-12 Deutsche Telekom Ag Hybridschaltung und Verfahren zur Herstellung derselben
US5602422A (en) * 1995-06-16 1997-02-11 Minnesota Mining And Manufacturing Company Flexible leads for tape ball grid array circuit
JP3501316B2 (ja) * 1995-06-16 2004-03-02 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5663530A (en) * 1995-08-01 1997-09-02 Minnesota Mining And Manufacturing Company Wire bond tape ball grid array package
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
JP3243684B2 (ja) * 1995-09-12 2002-01-07 シャープ株式会社 デバイスの実装構造
US5760465A (en) * 1996-02-01 1998-06-02 International Business Machines Corporation Electronic package with strain relief means
JP2910670B2 (ja) * 1996-04-12 1999-06-23 日本電気株式会社 半導体実装構造
JP2908350B2 (ja) * 1996-10-09 1999-06-21 九州日本電気株式会社 半導体装置
US5939775A (en) * 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
JP2933554B2 (ja) * 1996-11-28 1999-08-16 九州日本電気株式会社 半導体装置およびその製造方法
JPH10173003A (ja) * 1996-12-13 1998-06-26 Sharp Corp 半導体装置とその製造方法およびフィルムキャリアテープとその製造方法
JP3779789B2 (ja) 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6249046B1 (en) 1997-02-13 2001-06-19 Seiko Epson Corporation Semiconductor device and method for manufacturing and mounting thereof, and circuit board mounted with the semiconductor device
KR19980080551A (ko) * 1997-03-25 1998-11-25 사또아끼오 수지 패키지, 반도체장치 및 수지 패키지의 제조방법
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
US6104619A (en) * 1997-12-16 2000-08-15 Kabushiki Kaisha Toshiba Tape carrier package and its fabrication method therefor
JP3147071B2 (ja) * 1998-01-19 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
KR100259080B1 (ko) * 1998-02-11 2000-06-15 김영환 히트 스프레드를 갖는 리드 프레임 및 이를 이용한반도체 패키지
SG77652A1 (en) * 1998-03-18 2001-01-16 Hitachi Cable Semiconductor device lead-patterning substrate and electronics device and method for fabricating same
US5880520A (en) * 1998-03-31 1999-03-09 Micron Technology, Inc. Low mutual inductance lead frame device
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
DE19904138B4 (de) * 1999-02-03 2008-10-16 Deutsche Telekom Ag Verfahren zur Herstellung von Kontakthügeln für die Chipeinbettung in Dünnfilmanordnungen
US6204683B1 (en) 1999-05-18 2001-03-20 Intel Corporation Apparatus and method for reducing crosstalk in an integrated circuit which includes a signal bus
US6975021B1 (en) * 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
US6384487B1 (en) * 1999-12-06 2002-05-07 Micron Technology, Inc. Bow resistant plastic semiconductor package and method of fabrication
US6700210B1 (en) * 1999-12-06 2004-03-02 Micron Technology, Inc. Electronic assemblies containing bow resistant semiconductor packages
US6621166B2 (en) * 2000-05-19 2003-09-16 International Rectifier Corporation Five layer adhesive/insulator/metal/insulator/adhesive tape for semiconductor die packaging
KR100393945B1 (ko) * 2001-02-24 2003-08-06 이노스텍 (주) 금속 박막 저항체 소자의 제조 방법 및 이를 이용한 금속 박막 온도 센서의 제조 방법
JP3476442B2 (ja) * 2001-05-15 2003-12-10 沖電気工業株式会社 半導体装置及びその製造方法
US20050230821A1 (en) * 2004-04-15 2005-10-20 Kheng Lee T Semiconductor packages, and methods of forming semiconductor packages
US20050285281A1 (en) * 2004-06-29 2005-12-29 Simmons Asher L Pad-limited integrated circuit
JP4009872B2 (ja) * 2006-03-07 2007-11-21 セイコーエプソン株式会社 半導体装置の製造方法
JP2008141122A (ja) * 2006-12-05 2008-06-19 Denso Corp 樹脂モールド電子部品及びその製造方法
JP5555974B2 (ja) * 2007-11-27 2014-07-23 パナソニック株式会社 圧電デバイスとこれを用いた電子機器、及び自動車
US7667306B1 (en) * 2008-11-12 2010-02-23 Powertech Technology Inc. Leadframe-based semiconductor package
WO2010075447A1 (en) * 2008-12-26 2010-07-01 Megica Corporation Chip packages with power management integrated circuits and related techniques
DE102010001711A1 (de) * 2010-02-09 2011-08-11 Robert Bosch GmbH, 70469 Halbleiter-Bauelement und entsprechendes Herstellungsverfahren
US9147656B1 (en) 2014-07-11 2015-09-29 Freescale Semicondutor, Inc. Semiconductor device with improved shielding
US9337140B1 (en) 2015-09-01 2016-05-10 Freescale Semiconductor, Inc. Signal bond wire shield
KR20180032985A (ko) * 2016-09-23 2018-04-02 삼성전자주식회사 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스
DE102016124270A1 (de) * 2016-12-13 2018-06-14 Infineon Technologies Ag Halbleiter-package und verfahren zum fertigen eines halbleiter-package

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60154644A (ja) * 1984-01-25 1985-08-14 Hitachi Ltd 半導体装置
US4891687A (en) * 1987-01-12 1990-01-02 Intel Corporation Multi-layer molded plastic IC package
JPH0624212B2 (ja) * 1989-10-09 1994-03-30 ローム株式会社 電子部品
US4992628A (en) * 1990-05-07 1991-02-12 Kyocera America, Inc. Ceramic-glass integrated circuit package with ground plane
JPH0828394B2 (ja) * 1990-11-28 1996-03-21 三菱電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101935469B1 (ko) 2017-09-15 2019-04-03 영농조합법인 광수 적층 용기

Also Published As

Publication number Publication date
JPH0669275A (ja) 1994-03-11
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