KR910001872B1 - 반도체장치 - Google Patents

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KR910001872B1 KR1019870002018A KR870002018A KR910001872B1 KR 910001872 B1 KR910001872 B1 KR 910001872B1 KR 1019870002018 A KR1019870002018 A KR 1019870002018A KR 870002018 A KR870002018 A KR 870002018A KR 910001872 B1 KR910001872 B1 KR 910001872B1
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thin film
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마사유키 도오죠
야스히사 오아나
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가부시키가이샤 도시바
와타리 스기이치로
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Abstract

내용 없음.

Description

반도체장치
제1도는 본 발명의 1실시예에 따른 액티브매트릭스기판을 나타낸 등가회로도,
제2도는 제1도에 도시된 액티브매트릭스기판의 요부를 확대해서 나타낸 평면도,
제3도는 하층금속막이 사용되지 않은 액티브매트릭스기판을 나타낸 것으로, 제2도에서와 같이 A-A'선에 따라 절단한 단면도,
제4도(a) 및 제4도(b)는 본 발명의 다른 실시예를 나타낸 것으로, 제2도에서와 같이 A-A'선 및 B-B'선에 따라 절단한 단면도,
제5도는 하층금속막이 사용된 액티브매트릭스기판을 나타낸 것으로, 제2도에서와 같이 A-A'선에 따라 절단한 단면도,
제6도는 하층금속막이 사용되지 않은 본 발명의 다른 실시예에 따른 MOS트랜지스터를 나타낸 단면도,
제7도는 하층금속막이 사용된 본 발명의 또 다른 실시예에 따른 MOS트랜지스터를 나타낸 다면도,
제8도는 다층과 단층구조에서 본 발명에 따른 전극배선재료의 저항율을 비교해서 나타낸 도면,
제9도(a) 및 제9도(b)는 단층과 다층구조에서 본 발명에 따른 전극배선재료의 X선회절데이터를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 11 : 어드레스라인
13 : 데이터라인 15 : 박막트랜지스터
17 : 게이트전극 18 : 소오스전극
19 : 드레인전극 21 : 화소전극(표시전극)
23 : 캐패시터 31 : Si3N4막(절연막)
33 : 비정질실리콘(a-Si)막 118 : 앙극산화막
41 :소오스전극 43 : 드레인전극
132 : SiO2막(절연막) 217a217b : 몰리브덴-탄탈(Mo-Ta)합금막
401 : 실리콘기판 403 : 필드절연막
405 : 게이트산화막 407 : 게이트전극
409 : 소오스영역 411 : 드레인전극
413 :산화막 415a, 415b :컨택트홀
417 :소오스전극 419 :드레인전극
501 : 실리콘기판 503 : 필드절연막
505 : 게이트산화막 527 : MoSi2막
531 : Mo-Ta합금막.
(산업상의 이용분야)
본 발명은 전극배선재료에 관한 것으로, 특히 이러한 전극배선재료를 사용하게 되는 반도체장치와 표시장치용 구동회로기판에 관한 것이다.
(종래의 기술 및 그 문제점)
최근, 비정질실리콘(a-Si)막을 이용한 박막트랜지스터 (TFT)를 스위칭소자로 채용하고 있는 액티브매트릭스형 액정표시장치가 크게 주목되고 있는데, 이는 박막트랜지스터어레이를 저온에서 비정질실리콘막(a-Si)과 비정질글래스기판을 사용해서 형성하게 되면 대형 스크린과 고품질 및 고선명도를 갖는 값싼 패널표시장치(플랫형 텔레비젼)를 실현할 수 있기 때문이다.
여기서, 역스태거드(逆 staggered) 박막트랜지스터는 예컨대 글래스기판과 글래스기판상에 형성배치된 게이트전극배선, 이 게이트전극배선상에 형성된 비정질실리콘(a-Si)막 및 절연막을 갖는 구조로 되어 있고, 박형반도체막과 데이터라인이 두께가 제한됨에도 불구하고 어드레스라인과 게이트전극상에 형성되어야하기 때문에 극히 얇은 두께를 갖는 박형 전극배선을 형성할 필요가 있게 된다.
그런데, 이와 같은 다층구조(multi-layered 構造)를 형성시킬 때, 하층전극배선은 그 상층이 파손되는것을 방지하기 위해 단층모서리를 테이퍼 (taper)처리하도록 되어 있으므로, 예컨대 실행가능성 (가공성)과 게이트절연막으로서의 안정된 산화물막의 형성가능성 및 연속적인 세척공정에서 예컨대 황산과 과산화수소에 대한 저항성 (내성)이 필요하게 된다.
이에 대해, 통상적으로 이러한 조건을 만족시켜 줄 수 있는 게이트전극배선재료로서는 탄탈(tantalum)과 티타늄(titanium)등과 같은 여러가지 금속막이 사용되고 있는데, 특히 대형 영상스크린을 만들 수 있으면서 고선명도를 얻기 위해서는 이런 재료가 보다 전기저항이 적고 가공성이 좋으며 연속적인 공정에서 화학약품에 대해 우수한 내성을 가져야만 한다. 또, 소오스와 드레인배선이 기판상에 형성되게 되는 스태거드(staggered) 박막트랜지스터가 채용되는 경우에는 소오스와 드레인전극배선재료에도 상기와 같은 특성이 요구되고, 또 이러한 문제는 액티브매트릭스형이 아닌 액정포시장치에서도 유사하게 발생하게 된다.
그러므로, 액티브매트릭스형 액정표시장치상에서 가능한 한 적은 수의 표시화소를 사용하여 대형 영상스크린을 얻기 위해서는 박막트랜지스터에서 미세하면서도 긴 게이트와 데이터라인이 신호선으로 필요하게 되고, 펄스신호의 지연으로 말미암아 파형이 변형(왜곡)되는 현상을 제거해 주기 위해서라도 저항성이 충분히 적어야만 한다.
여기서, 대형 영상스크린과 고선명도의 액티브매트릭스형 액정표시장치는 대단히 많은 수의 박막트랜지스터를 사용해서 이루어지게 된다. 예컨대, 400어드레스라인x400데이터라인 어레이에서는 160,000화소가 필요하게 되므로 어레이내에 그와 같이 많은 박막트랜지스터를 완전히 형성시켜 주지가 곤란하여 다층막구조에서 배선층간의 회로적인 단락이라던가 캐패시터의 회로적인 단락, 배선의 회로적인 개방(open) 또는 박막트랜지스터의 결함등과 같은 여러가지의 결함이 수반되게 된다. 이 경우, 표시장치에 대해 점결함이 허용되는 경우에는 배선층의 회로적인 개방이 쉽게 개선될 수 있게 되는 바, 즉 어드레스라인이 파손된 경우일지라도 그 어드레스라인의 양측 종단으로부터 공급되는 신호에 의해 개선해 줄 수가 있고, 또 신호전압을저장하는 캐패시터의 회로적인 단락은 박막트랜지스터의 오프저항을 충분히 크게 해주거나 액정의 저항율을 크게 해 주면 그러한 캐패시티를 설치할 필요가 없기 때문에 회피할 수 있게 된다. 이에 대해, 배선층사이의 회로적인 단락은 치명적인 결함을 야기시키게 되는 바, 예컨대 어드레스라인과 데이터라인사이에서 회로적인 단락이 발생하게 되면 라인결함이 배선층을 따라 발생하게 되어 그러한 결함을 쉽게 개선해 줄 수 없게 되는 것이다.
그런데, 다층구조에서 층사이의 회로적인 단락을 방지해 주기 위한 방법으로서는, 일본국 특공소 제60-54478호에 제안되어 있는 바와 같이, 탄탈로 어드레스라인과 게이트전극을 형성해서 그와 같은 구조의 표면을 양극적으로 산화시켜 주면서 SiO2또는 Si3N4,막을 퇴적시켜 놓은 다층절연막구조가 소개되어 있는데,이 방법에 의하면, 어드레스라인의 저항이 탄탈의 양극산화에 의해 증가되어 예컨대 44mmx60mm의 영상스크린에 대한 220×240화소의 박막트랜지스터구조에서 약 60kΩ의 라인저항을 갖는 탄탈에 의한 150mm두께의 어드레스라인이 약 700Å이하로 산화되게 되면, 라인저항은 약 110kΩ으로 되게 된다.
이와 같이 라인저항이 증가하게 됨으로써 파형왜곡이 어드레스펄스신호의 지연에 의해 커지게 되고, 그 결과 어드레스라인의 종단과 입력단에서 데이터기입에 시간차가 발생하게 되므로 화질의 균등화가 손상되게된다. 또 탄탈막이 두께가 증대되면 라인저항이 감소될 수도 있지만, 만일 탄탈막이 너무 두꺼워지게 되면 벗겨져 데이터라인의 회로적인 개방의 원인으로 되게 된다.
한편, 탄탈보다 적은 저항을 갖는 재료로서 몰리브덴이 알려져 있는데, 이 몰리브덴은 화학약품에 대해 열등한 저항성을 갖고 있어 황산과 과산화수소의 혼합용액으로 세척해 줄 수가 없고, 그 표면에 양호한 절연막을 형성시켜 줄 수가 없기 때문에 액티브매트릭스기판에서의 어드레스라인에 요구되는 적절한 특성을 갖지 못하게 된다
또, 이와 같은 문제는 단결정실리콘기판을 사용하는 반도체집적회로에서도 유사하게 발생하게 되는데, 예컨대 다이나믹 RAM으로 대표되는 메모리집적회로는 그 패킹(Packing)밀도가 더욱 집적화되고 있고, 지금까지는 메모리집적회로에 사용되는 MOS트랜지스터의 게이트전극배선으로 대개 불순물도우프다결정실리콘막을 이용하고 있지만, 이것은 소자 또는 장치의 고집적화와 미세화를 향상시키기 위해서는 다결정실리콘막에서 너무 큰 고유저항을 수반하게 된다. 또, 이에 대해 몰리브덴실리사이드(MoSi2)가 다결정실리콘보다 저항성을 적게 갖고 있는 재료로 알려져 있기는 하나, 이와 같은 재료를 가지고 약 1M비트의 다이나믹RAM을 실현시켜 주게 되면 전극배선의 저항때문에 소모전력이라던지 신호의 지연 및 잡음같은 문제들이 증가하게 된다.
(발명의 목적)
이에 본 발명은 상기와 같은 문제점들을 해소하기 위해 발명된 것으로, 전기적인 저항이 작은 합금을 사용하는 전극배선재료를 제공함으로써 소자의 고집적화와 미세화가 가능하고, 고화질의 대형 영상스크린을 실현하는 표시장치용 구동회로기판을 실현할 수 있도록 된 반도체장치를 제공하고자 함에 그 목적이 있다.
(발명의 구성)
상기와 같은 목적을 달성하기 위한 본 발명에서는, 몰리브덴-탄탈(Mo-Ta)합금이 비정질실리콘막을 사용하는 박막트랜기스터의 게이트전극재료 또는 드레인과 소오스전극재료로서 사용됨과 더불어 단결정실리큰기판상의 게이트건극배선재료로도 사용되게 되는 바, 이때 탄탈(Ta)의 합성비는 30∼84원자%이다.
또, 몰리브덴,(Mo)과 탄탈(Ta)의 총량은 탄소(C)와 산소(0), 아르콘(Ar), 수소(H) 및 질소(N)등과 같은 다른 물질이 5원자%이하의 범위로 포함될 경우, 약 95원자%이상이 된다.
그리고, 본 발생에서는 Mo-Ta합금이 탄탈(Ta)과 몰리브덴(Mo) 및 티타늄(Ti)과 같은 재료보다도 적은 저항을 가질 뿐만 아니라 몰리브덴실리사이드(MoSi2)보다도 적은 저항을 갖게 되고, 가공성이 우수하면서 각종 처리액체에 대해서도 우수한 내성을 갖게 되며, 실리콘과 같은 반도체와의 오옴성 접촉특성도 우수해 지게된다.
여기서, 상기 탄탈은 2가지의 결정구조를 갖게 되는 바 그 하나는 정방형 (tetragonal type)이고, 다른 하나는 체심입방형(bodycentered cubic type)인데 그중 정방형 결정조직을 갖는 탄탈은 격자상수가 ao=5.34Å, Co=9.94Å으로 되어 β-Ta라고 불리운다. 증착된 박막의 고유저항이 ρ=180~220μΩ·cm로되게 되는데, 박막은 대개 이런 결정형을 갖게 된다..
그 다음에 체심입방형 결정조직을 갖는 탄탈은 ao=3.30Å의 격자상수를 가지므로 α-Ta는 고유저항이 P=10~150μΩ·cm로 되게 되는데, 벌크(bulk)금속이 대개 이런 구조를 갖게 된다. 그리고 α-Ta는 고유저항이 현저하게 적어 그 불안정한 저항과 100~300ppm/℃의 큰 저항은 도계수, 크랙(crack)의 방생용이성, 균일치 않은 표면 및 박리용이성(peelabitity)등 때문에 박막을 형성해 주기가 매우 곤란하게 된다.
그러나 본 발명의 Mo-Ta합금은 박막형으로서 α-Ta과 같이 작은 고유 저항특성을 갖게 되고, 또 β-Ta같이 박막형성이 쉽게 이루어질 수 있는 것이다. 여기서, 작은 저항을 갖는 몰리브덴(Mo)과 탄탈(Ta)의 합금을 제공하기 위해 α-Ta의 경우에서처럼 체심입방격자형 결정구조를 갖는 탄탈(Ta)과 몰리브덴(Mo)을 합성 시켜주는 경우를 고려해 보면, Mo-Ta합금이 박막으로 되는 경우, Ta합성비율범위가 클때(84%이상일때) 대개 정방형 결정구조를 나타내게 되고, 이와 달리 Mo-Ta합금이 체심입방형의 하층금속막상에 다층으로 적층되는 경우에는 그 합금막은 결정의 에피텍셜성장(epitaxaial growht)과 같은 하층금속막상의 특유한 결정구조 때문에 Ta합성비율범위가 큰 경우 (84％이상)에 체심입방구조를 취하게 된다. 그에 따라 저오옴성전극배선을 Ta합성비율값과 무관하게 실현할 수 있게 된다.
(작용)
본 발명에 의하면, 어드레스배선과 게이트전극은 표시장치용 구동회로 기판에서 저항이 현저하게 낮아지게 되므로, 비록 대형 영상스크린에서 고선명도가 달성되더라도 어드레스신호의 전송지연시간을 충분히 단축시켜줄 수가 있고, 또 저항을 어드레스배선층두께를 증가시키지 않고서도 감소시킬 수 있게 되며, 테이퍼엣칭(taper etching)도 쉽게 실현할 수 있게 됨으로써 상층의 데이터라인의 파손을 방지해 줄 수 있게 된다.
그리고, 본 발명의 어드레스라인과 게이트전극에는 양질을 양극산화막이 형성될 수 있도록 되어 있어서, 양극산화막과 예컨데 기상성장법(CVD)에 의해 형성되는 SiO막으로 이루어지는 다층절연막이 게이트절연막으로 사용되고, 어드레스와 데이터라인의 교차점에는 박형 반도체막이 층사이의 절연막인 층간절연막으로서 게이트절연막상에 형성되게 된다.
[실시예]
이하, 본 발명의 각 실시예를 예시도면을 참조해서 상세히 설명한다.
먼저, 여러 가지의 금속 또는 합금막을 비정질실리콘막(a-Si)과 다결정실리콘막 및 단결정실리콘막기판등이 사용되고 있는 반도체장치의 전극배선재료로해서 체계적으로 실험한 결과, Ta과 Mo의 특정한도의 합성범위내에서 이들 합성배선재료가 그 전기적인 저항에 있어 종래의 배선용 Ta이나 Mo에 비해 낮은 전기저항을 갖게 될 뿐만 아니라 가공성면에서도 우수한 특성을 나타내고, 또 실리콘에 대한 오옴성 접촉특성과 산화막형성면에서도 우수한 특성을 나타내게 됨을 알 수 있었다.
즉, 본 발명에 따른 반도체장치에서는, 전극배선재료로서 30~84원자％의 Ta합성범위를 갖는 Mo-Ta합금막을 사용하면, 그렇나 특성을 나타내게 되었던 바, 본 발명에 따른 반도체장치의 배선재료로서 사용되는 Mo-Ta합금막의 합성비는 다음과 같이 제한되게 됨을 알 수 있었다.
먼저, Ta의 합성비가 30원자％미만일 경우, 합금막은 큰 전기적 저항과 불충분한 산화막형성특성 및 혼합용해액에 대한 내산성에 좋지 않았으나, Ta의 합성비가 84원자％이상인 경우에는 합금막이 우수한 가공성뿐만 아니라 우수한 산화막형성특성 및 혼합용해액에 대한 우수한 내산성을 나타내었다. 그러나,이 후자의 경우에는 큰 전기적 저항이 수반되었다.
여기서, 본 발명에 따른 실시예를 실제장치에다 적용시킨 것에 대해 설명하기 전에 본 발명의 Mo-Ta합금막과 다른 전극배선막재료사이의 여러 가지 특성을 비교해 보면, 다음과 같은 표를 얻을 수 있게 된다. 이 표에서 Mo과 Ta의 함유량에 관해 그의 소수점이하는 생략하였다.
[표 1]
Figure kpo00001
여기서, 각 전극배선막은 실온에서 스퍼터링(sputtering)법에 의해 형성시켜 주게 되는데, 본 발명에 따른 합금막의 저항은 표에 나타낸 바와 같이 실온적층후 Ti와 Cr, β-Ta 및 MoSi2막의 고유저항보다 적을뿐만 아니라, 특히 84원자％이하에서는 Mo막보다도 그 고유저항이 적어지게 됨을 알 수가 있고, 적층후열처리를 하게 되면 고유저항이 더욱 낮아지게 되는 것을 알 수가 있다. 또, 이 합금막은 MoSi막에서와 같이 우수한 건식엣칭가공성을 나타낼 뿐만 아니라 신속한 테이퍼형성가공도 용이하였다.
한편, Mo과 Ti 및 Cr막은 양질의 열산화막으로 될 뿐만 아니라 통상적으로 널리 사용되고 있는 H2SO4와 H2O2의 혼합세 정액에 대해서도 우수한 저항성을 나타내었다. 이와 더불어 본 발명의 합금막은 실리콘과의 양호한 오옴상 접촉특성과 SiO2와의 저반응성때문에 실리콘을 이용한 반도체장치와 양호한 적합성을 나타내기도 하였다.
또, 표에서 O(양호)와 △(다소 양호) 및 x (불량)의 평가는 CF4계의 건식엣칭성과 CF4계의 건식엣칭성에 의한 테이퍼각도의 제어성에 의해 행해진 것이고, 열산화막형성에 대한 평가는 400℃정도에서 핀홀없이 3×106V/cm이상의 내압(breakdown electric field)과 1x10-8A/cm의 누설전류밀도를 갖는 산화막을 얻을수 있는가의 여부에 따라 행해질 것이며, 양극산화막형성에 대한 평가는 400℃정도에서 핀홀없인 3×108V/cm이상의 내압(breakdown electric field)과 I×10-1A/cm이하의 누설전류밀도를 갖는 산화막을 얻을 수 있는가의 여부에 따라 행해진 것이고, 또 실리콘과의 초옴성 접촉특성평가는 접촉영역에 양호한 MoSi82형성될 수 있는가의 여부에 따라 행해진 것이며, 산화만과의 비반온성에 대한 평가는 400℃정도의 온도에서의 반응 여부에 따라 이루어진 것이다.
제8도는 스퍼터링법에 의해 글래스기판상에 단층막으로 형성된 Mo-Ta합금막과 하층 Mo막상에 형성된 Mo-Ta합금막을 갖는 다층막사이의 고유저항을 비교해서 나타낸 것으로, 이 단층막에서 Ta의 합성비가 84원자％를 초과하게 되면 고유저항이 갑자기 상승하게 되지만, 다층막에서는 Ta의 합성비가 증가(84원자％이상)되더라도 고유저항이 증가되지 않게 되는 바, 이점이 단층막파의 비교에서 크게 다른 점으로 된다.
그런데, 통상적으로 박막은 스퍼터링법에 의해 형성되지만, 예컨대 전자비임증착법에 의해서도 형성될 수 있게 되고, 또 하층금속막은 주로 상층 Mo-Ta합금막의 결정구조에 의해 결정되게 되므로 하층금속막은 거의 100Å이상의 두께를 가질 필요가 있으며, 체심입방격자형 금속으로서는 Mo나 Ta와 격자상수가 비슷한 V와 Cr, Fe, Nb, Mo 및 W를 사용할 뿐만 아니라 탄탈의 합성비가 84원자％이하의 범위를 갖는 Mo-Ta합금을 사용할 수도 있다.
제9도(A)와 제9도(B)는 각각 단층Mo-Ta합금막(Ta는 84원자％이상)과 다층Mo/Ta합금막(Ta는 84원자％이상)의 X선회절결과를 나타낸 것으로, 여기서는 Ta가 84원자%이상인 단층Mo-Ta합금막은 정방형인 반면 하층막으로서 Mo막을 갖는 다층막은 체심입방형이라는 것을 알수가 있는데, 이러한 결정구조의 차이가 제8도에서처럼 고유저항의 차이로 나타나게 된다.
이하, 본 발명의 전극재료를 사용해서 장치를 형성하는 과정을 예시도면을 참조해서 설명한다.
제1도는 역스태거드형 박막트랜지스터를 사용하는 액티브매트릭스형 액정표시장치에다 본 발명의 배선재료를 적용시킨 등가회로도로서, 어드레스라인(11 ; 111, 112,‥‥‥, 11n)과 데이터라인(13 ; 13i, 132‥‥‥ 13n)이글래스기판(1)상에 매트릭스형태로 배열되고, 이들의 각 교차점에 박막트랜지스터 (15 ; 1511, 1512‥‥15mn)가 배치되어 있는데, 이 박막트랜지스터 (15pq ; p=1, 2‥‥‥m, q=1, 2‥‥‥n)는 어드레스라인(11p)에 연결된 게이트전극(pq)과 데이터라인(13q)에 연결된 소오스전극(18pq) 및 화소전극(21pq)을 매개로 액정셀(liuqidcrystal cell)에 연결된 드레인전극(19pq)을 구비하고 있다.
여기서, 제1도에 도시된 캐패시터 (23pq)는 생략할 수도 있고, 또 실질적으로 게이트전극(17pq)은 어드레스라인(11p)과 일체로 형성되기도 한다
제2도는 제1도의 기판에서 하나의 화소영역 (2122)을 확대시켜 놓은 평면도이다.
한편, 액정표시장치는 다음과 같이 만들어지게 되는데, 이에 대해서는 제3도를 참조해서 설명하기로 한다.
먼저, 글래스기판(1)상에 Mo-Ta합금막을 스퍼터링법으로 적층시켜 주게 되는데, 그 결과적인 구조는 게이트전극(17)을 형성시켜 주기 위해 PEP(photo-engraving process)법으로 패터닝해 주게 되며, 이렇게 형성된 게이트전극(17)은 어드레스라인(11 ; 제1도참조)과 같은 재료를 사용하여 같은 공정으로 어드레스라인(11)과 일체화되도록 형성시켜 주게 된다. 이 공정에서는 게이트전극(17)과 어드레스라인(11)상에서 일어날 수 있는 공정상의 파손을 방지해 주기 위해 엣지(edge)가 테이퍼처리되도록 되어 있는데, 이에 대해서는 테이퍼엣칭공정에서 레지스터와 CF4+02를 사용하여 신속하게 수행될 수 있도록 한다.
그리고, 본 실시예에 따른 게이트전극(17)은 200nm의 두께와 30㎛길이를 갖게 되는데, 이는 어드레스라인(11)의 두께와 같다. 이어, 200nm두께의 Si3N4막(31)이 상기 공정을 마친 구조상에 게이트절연막으로서 형성되고, 불순물이 주입되지 않은 300nm두께의 비정질실리콘(a-Si)막(33)과 50nm두께의 n+형 a-Si(35) 및 50nm의 Mo막(37)이 차례로 형성되게 되며, 이와 같이 형성된 3층에서 박막트랜지스터영역 및 어드레스영역(11)의 교차점과 그 어드레스라인(11)상의 데이터라인이 각각 엣칭에 의해 남아 있게 된다. 여기서, 상기 공정은 게이트절연막이 적층형성되기 전에 이루어져야 한다는 점이 중요하다1.리고, 상기 게이트전극(17)은 PEP법에 의해 패터닝뙤게 되는데, 이때 다량의 유기(예컨대 잔존하고 있는 레지스트)와 무기오염물질이 그 게이트전극(17)의 표면에 존재하게 되므로, 그에 대한 세척공정은 게이트전극(17)이 글래스기판을 H2S04와 H2O2의 혼합용액에 담금으로써 이루어지도록 하는데, 본 발명의 합금막에 의한 게이트전극(17)은 세척액에 대해 충분한 내부식성과 내엣칭성을 갖고 있기 때문에 엣칭이 일어나지 않게 된다.
다음에는 각 화소에 대한 표시전극(21)이 150nm두께의 ITO(indium tinoxide)막에 의해 형성되고, 마지막으로 상기 공정의 결과적인 구조에 데이터라인(13)과 소오스전극(41) 및 드레인전극(43)이 연속적으로 형성되도록 하기 위해 Al막을 적출시켜 패터닝해 주게 된다. 이때, 상기 소오스전극(41)은 표시전극(21)과 접촉되도록 제1도에 도시된 데이터라인(13)과 일체로 형성시켜 주게 되는 바, 이 경우 액정층이 액티브매트릭스기판과 그에 대향되는 전극기판사이에 협지시켜 액정표시장치를 만들게 된다. 그리고, 세척공정이 부적절하게 되면 드레인 및 소오스전극과 게이트전극사이에 불량한 브레이크다운전압(breakdown voltage)이 발생하여 층간단락현상이 일어나게 되어 예컨대 영상표시에 라인결함현상등이 발생하게 되는바, 본 발명에 따른 실시예에서는 화학적으로 내부식성을 갖고 있기 때문에 충분한 세척을 할 수 있게 된다. 또, 비록 Si3N4막(31)을 게이트전극(17)의 표면상에다 열산화막으로서 형성시켜 주어도 좋은 바, 실제로는 게이트전극(17)을 형성시킨 다음 160nm두께의 산화막을 대기압하의 산소분위기에서 400℃로 1시간동안 열산화처리하여 형성시켜 주게 되며, 이와 같이 해서 형성된 열산화막은 내압이 5.2×105V/cm이상이면서 23의 유전율을 각게 된다. 그리고, 열산화막에 이어 Si3N4막(31)을 게이트절연막으로 적층시켜 층과 층의 단락에 의한 결함을 효과적으로 방지해 줄 수가 있게 되고, 또 2번째의 절연막을 얇게 할 수가 있게 됨으로써 박막트랜지스터의 임계전압을 낮추어 줄 수 있는 잇점도 갖게 된다.
또한, 상기한 게이트전극영역에 한정되지 않고 게이트전극전체 또는 교차되는 배선상에 다 열산화막을 형성시켜 주게되면, 특히 교차점에서의 층간단락에 의한 결함을 방지해 줄 수가 있게 되고, 게이트전극표면과 그 이외의 표면을 양극적으로 산화시켜 주게 되면 양질의 산화막을 형성시켜 줄 수 있게 된다.
제4도(A)와 제4도(B)는 게이트전극의 표면이 양극적으로 산화된 본 발명의 또 다른 실시예를 나타낸 것으로, 제4도(B)는 제2도에서와 같이 A-A'선을 따라 절단한 단면도이고, 제4도(B)는 제2도에서와 같이 B-B'선을 따라 절단한 단면도로서, 어드레스라인(11)과 게이트전극(17)이 형싱된 다음 그 표면상에 양극산화막(118)이 형성되게 되는데, 이 양극산화막(118)형성이 본 발명에서는 0.01wt%의 구연산용액에서 이루어지게 된다. 그후, 200nm두께의 SiO2막(132)을 상기 공정을 거친 결과구조의 전포면상에다 플라즈마인헨스CVD(plasma enhanced CVD)법으로 형성시켜 준 다음, 불순물이 주입되지 않은 a-Si막(33)과 n-형 a-Si막(35) 및 Mo막(37)을 연속적으로 상기 실시예에서와 같은 두께로 형성시켜 주고, 이어 표시전극(21)과 소오스전극(41) 및 드레인전극(43)을 동일한 방법으로 형성시켜 준다.
따라서, 본 발명에 따른 액티브매트릭스기판에서의 박막트랜지스터는 게이트절연만으로서의 SiO2막(132)및 양극산화막(118)과 함께 형성되고, 각각의 어드레스라인(11)과 데이터라인(13)의 교차점에는 a-Si막(33)의 다층막과 n+형 a-Si막(35) 및 Mo막(37)이 층간절연층으로 형성되는 SiOa막(132)과 양극산화막(115)의 절연막상에 형성되게 된다.
여기서 액티브매트릭스기판을 제5도를 참조해서 설명하면 다음과 같다.
먼저, 그래스기판(1)상에다 어드레스라인과 일체로 되는 게이트전극이 하층금속막으로서 30nm두께의 Mo-Ta합금막(2l7a ; Ta이 80%)과 상층금속막으로서 170nm두께의 Mo-Ta합금막(Ta이 95% ; 217b)이 다층막구조로 형성되고, 이 게이트전극을 형성시켜 쭌 다음 세척공정을 상기 실시예에서와 같은 방법으로 수행하며, 이 공정을 거친 결과구조의 표면에다 게이트절연막으로서 150nm의 SiO2막을 형성시켜 준 다음 300nm두께의 불순물이 주입되지 않은 a-Si막(33)과 50nm두께의 n+형 a-Si막을 연속적으로 그 구조표면에 적층시켜 박막트랜지스터영역에 섬형상(island pattern)을 형성하게 된다.
이어, 소오스전극(41)과 드레인전극(43)을 상기 결과구조의 표면상에 알루미늄(Al)층으로 형성시켜 주게되는데, 이 소오스전극(41)은 상기한 바와 같이 데이터라인(13)과 일체로 형성되고, 섬형상과 같은 a-Si막의 형성에 이어 ITO화소전극(21)이 a-Si막과 인접하게 형성되게 된다.
이때, 드레인전극(43)은 화소전극(21)에 전기적으로 접속되게 된다.
이와 같은 방법으로 표면적이 19.2cm×25.6cm, 화소핏치가 400㎛, 어드레스라인의 폭이 30㎛인 액정표시장치가 제작되게 되는 것이다.
이 실시 예에서는 어드레스라인(11)이 12.8kΩ의 저항치를 갖게 되는바, 이에 대해 어드레스라인을 다른재료로 형성시켜 주는 경우에는 이들 다른 재료에서의 티타늄(Ti)과 크롬(Cr), 몰리브덴(Mo), 탄탈(Ta)및 Mo-Ta합금[탄탈(ta)은 60%]이 각각 200.5kΩ, 55.4kΩ, 22.6kΩ, 100.9kΩ 및 19.2kΩ으로 되게 된다
이 실시 예에서는 비정질실리콘(a-Si)막에 의한 박막트랜지스터를 사용하고 있는 액티브매트릭스형 액정표시장치에 대해 설명했지만, 본 발명은 비정질 실리콘(a-Si)다이오드와 MIM(Metal insulator metal)소자를 사용하는 액정표시장치에도 동일하게 적용시킬 수가 있다.
제6도는 본 발명의 전극배선재료가 MOS집적회로의 게이트전극배선부로서 사용된 실시예의 MOS트랜지스터부를 나타낸 것으로, 수 Ωㆍcm의 고유저항을 갖는 P형 단결정실리콘기판(401)상에다 필드절연막(403)을 형성시킨 다음 40nm두께의 게이트산화막(405)을 소자영역에다 열산화로 형성시켜 주며, 이어 300nm두께의 Mo-Ta(Mo는 60원자%, Ta는 40원자％)합금막을 스퍼터링방법으로 형성시켜 주고, 그 결과구조의 표면에다 PEP법과 건식엣칭법으로 패터닝하여 엣지가 테이퍼된 게이트전극(407)을 형성시켜 주게 된다.
그리고, p이온을 게이트전극(407)을 마스크로 하여 I×10+5도오즈/cm2, 100KeV의 레벨로 상기 공정의 결과구조표면내에다 주입시켜 주고, 그 결과구조의 표면을 1000℃에서 30분간 열처리하여 소오스영역(409)과 드레인영역(411)을 형성시켜 주게 되는데, 이 게이트전극(407)의 고유저항이 열처리공정에서 1.3×10-5cm로 감소되게 된다.
이어, l㎛두께를 갖는 CVD산화막(413)을 그 결과적인 구조의 표면에다 형성시켜 준 다음 여기에 컨택트흘(415a, 415b)을 형성시켜 주고, 마지막으로 알루미늠(Al)막을 상기 결과적인 구조의 표면에다 증착시켜패터닝공정에 의해 소오스와 드레인전극(417, 419)을 형성시켜 준다.
이와 같이 본 발명에 의하면, 게이트전극의 고유저항이 MoSi2막을 사용하는 종래의 경우에 비해 1/5로되고, 게이트지연시간이 보다 단축되는 회로특성을 얻을 수 있게 되며, 1000℃의 열처리하에서도 하층게이트산화막과 게이트전극의 반응이 일어나지 않게 되어 신뢰성이 높은 소자특성을 얻을 수 있게 된다.
다음에는 제7도를 참조해서 게이트전극이 하층에 금속막을 사용하여 형성된 실시예에 대해 설명한다.
먼저, 수 Ω ·cm의 고유저항을 갖는 P형 실리콘기판(501)에는 필드절연막(503)이 형성되고, 30nm두께의게이트산화막(505)이 소자영역에 열산화에 의해 형성된다. 이어서 20nm두께의 MoSi2막(527)과 20nm두께의 Mo막(529) 및 200nm두께의 Mo-Ta합금(95원자%)막(531)이 그 게이트산화막(505)의 표면에 연속적으로 적층되고, 이 적층구조를 900℃로 30분간 열처리하게 된다.
이 경우에 중간층인 MO막(529)은 MoSi2막으로 변형되고, 그에 따른 다층막은 CF4와 O2를 사용하여 플라즈마엣칭처리에 의해 테이퍼처리해서 게이트전극을 형성하게 된다. 이때, P이온을 I×10+5/cm+5과 100KeV에서 그 결과적인 구조의 표면에 주입시켜 1000℃로 30분간 열처리함으로써 소오스영역과 드레인영역(511)을 형성하게 된다.
이어, CVD산화막(513)을 그 결과적인 구조의 전표면에다 형성시킨 다옴 컨택트홀(515a, 515b)을 형성시켜 주고, 마지막으로 Al막을 그 표면에다 증착시켜 패터닝해줌으로써 구조의 표면에 소오스와 드레인전극(517,519)을 형성하게 된다.
이 실시예에서는 게이트전극배선의 고유저항이 MoSi2,막만을 사용하는 구조에 비해 115로 되어 보다 짧은 게이트지연시간을 얻을 수 있게 된다.
그리고, 본 발명은 상기한 실시예에 한정되지 않고 예컨대 Mo-Ta합금을 Mo타겟트(target)와 Ta타:)i트를 이용하여 이를 동시에 코-스퍼터링 (Co-sputtering)법에 의해 얻을 수 있게 되고, 또한 Mo와 T;1-~포함하는 유기가스의 열분해에 의해 동일한 합금막을 얻을 수 있게 된다. 그리고, 본 발명은 비정질실리콘(a-Si)막과 다결정실리콘막 및 단결정실리콘막과 같은 실리콘막뿐만 아니라 CdSe와 Te, GaAs막과 같은다른 반도체재료를 이용하는 경우에도 적용시킬 수 있게 된다.
([발명의 효과)
이상 설명한 바와 같이 본 발명에 의하면, 고유저항이 상당히 작고, 가공성과 안정성이 우수한 Mo-Ta합캄막을 전극배선재료로 이용함으로써 각종 반도체장치소자의 미세화와 대면적화 및 고질적화를 달성할 수있게 된다.

Claims (10)

  1. 30∼84원자%의 탄탈합성비를 갖는 몰리브덴-탄탈합금을 사용하는 전극상호접속막(527,531)을 갖춘것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 몰리브덴-탄탈합금은 몰리브덴과 탄탈의 총량이 95원자oyo이상인 것을 특징으로 하는 반도체 장치
  3. 제1항에 있어서, 몰리브덴-탄탈합금을 적어도 1층이상 갖는 다층배선이 갖추어진 것을 특징으로 하는 반도체 장치.
  4. 절연기판(1)과, 이 절연기판(1)상에서 상호교차되게 설치되어 30∼84원자％의 탄탈합성비를 갖는 몰리브덴-탄탈합광으로 형성된 다수의 어드레스라인(11)과 데이터라인(13) 이들 어드레스라인(11)과 데이터라인(13)의 교차점에 각각 형성되어 어드레스라인(11)에 접속되는 게이트전극(17)과 데이터라인드뜨그에 접속되는 소오스전극(18)을 갖춘 다수의 박막트랜지스터(15) 및, 이들 박막트랜지스터(15)의 드레인전극(19)에
    접속되는 다수의 표시전극(21)을 구비하고 있는 것을 특징으로 하는 표시장치용 구동회로기판.
  5. 제4항에 있어서, 몰리브덴-탄탈합금은 몰리브덴-한발의 총량이 95원자％이상인 것을 특징으로 하는 보시장치용 구동회로기판.
  6. 제4항에 있어서, 몰리브덴-탄탈합캄층을 적어도 1개이상 포함하고 있는 것을 특징으로 하는 표시장치용 구동회로기관.
  7. 제4항에 있어서, 상기 박막트랜지스터(15)는 어드레스라인르(11)과 일체로 형성된 게이트전극(17)을 갖추고, 반도체박막(33,35.37)은 양극산화막 또는 열산화막을 포함하는 게이트절연막(31)을 매개로 상기 게이트전극(17)상에 형성되며, 드레인과 소오스전극(43,41)은 반도체박막상에서 그 데이터라인(13)과 동일한 도전재료로 형성되는 것을 특징으로 하는 표시장치용 구동회로기판.
  8. 제4항에 있어서, 어드레스라인(11)의 양극산화막(118) 또는 열산화막(118)을 포함하는 층간절연막과 박막트랜지스터(15)의 반도체박막과 동시에 형성되는 반도체박막(33, 35, 37)은 각각의 데이터라인(13)사이에 형성되는 것을 특징으로 하는 표시장치용 구동회로기판.
  9. 체심입방구조의 결정형을 갖는 하층금속막과 84원자％이상의 탄탈합성비를 갖는 상층 몰리브덴-탄탈합금막을 갖는 다층구조로 구성된 것을 특징으로 하는 전극배선재료.
  10. 제11항에 있어서, 상층금속막은 84원자％이하의 탄탈합성비를 갖는 몰리브덴-탄탈합성막인것을 특징으로 하는 전극배선재료.
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