KR20230023689A - 표시장치 - Google Patents

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KR20230023689A
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layer
semiconductor layer
gate electrode
oxide semiconductor
display device
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사카에 타나카
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미쿠니 일렉트론 코포레이션
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Abstract

표시장치는, 산화물 반도체층과, 제1 게이트 전극과, 제1 절연층과, 투명 도전층을 포함하는 트랜지스터와, 투광성을 가지는 제1 전극과, 제2 전극과, 발광층과, 전자 수송층을 포함하는 유기 EL 소자를 포함한다. 제1 게이트 전극은 산화물 반도체층과 겹치는 영역을 포함하고, 제1 절연층은 제1 게이트 전극과 산화물 반도체층 사이에서 마련되고, 투명 도전층은, 제1 절연층과 산화물 반도체층 사이에서 마련되고, 산화물 반도체층과 접하는 영역을 포함한다. 제1 전극은 제2 전극과 겹치는 영역을 포함하고, 발광층은 제1 전극과 제2 전극 사이에서 마련되고, 전자 수송층은, 제1 전극과 발광층 사이에서 마련되고, 제1 전극은 투명 도전층에서부터 연속하고 있다.

Description

표시장치{DISPLAY DEVICE}
본 발명은, 표시장치의 구조 및 제조 방법과 관련된다. 본 발명의 일 실시 형태는, 표시장치의 화소에 마련되는 트랜지스터 및 표시 소자의 구조 및 그러한 제조 방법과 관련된다.
본원은 2017년 5월 31일자로 출원되고, 그 전부의 내용이 참조로서 여기에 통합되는, 일본특허출원 2017-107278호에 기반하고 그 우선권의 이익을 주장한다.
액티브 매트릭스형 표시장치는, 각 화소에, 표시 소자와, 표시 소자를 구동하는 트랜지스터가 마련되어 있다. 표시 소자로서는, 한 쌍의 전극 사이에 액정층이 마련된 액정 소자, 음극 및 양극이라고 불리는 전극 사이에 유기 전기루미네선스(electroluminescence) 재료를 포함하는 층이 마련된 유기 전기루미네선스 소자(이하, "유기 EL 소자"라고도 함)가 적용되고, 트랜지스터로서는, 비정질 실리콘 반도체, 다결정 실리콘 반도체, 더 근래에는 산화물 반도체를 사용한 박막 트랜지스터가 적용되고 있다.
예를 들면, 유기 EL 소자와, 실리콘으로 구성된 반도체층과, 게이트 절연층과, 게이트 전극을 가지는 구동 트랜지스터가 마련된 표시장치가 개시되고 있다(예를 들면, 특개 2007-053286호 공보). 또한, 유기 EL 소자와, 이 유기 EL 소자를 구동하는 트랜지스터를, 산화물 반도체를 이용하여 일체적으로 형성한 표시장치가 개시되고 있다(예를 들면, 특개 2014-154382호 공보 참조).
본 개시의 일 실시 형태와 관계되는 표시장치는, 산화물 반도체층과, 제1 게이트 전극과, 제1 절연층과, 투명 도전층을 포함하는 트랜지스터와, 투광성을 가지는 제1 전극과, 제2 전극과, 발광층과, 전자 수송층을 포함하는 유기 EL 소자를 포함한다. 제1 게이트 전극은 산화물 반도체층과 겹치는 영역을 포함하고, 제1 절연층은 제1 게이트 전극과 산화물 반도체층 사이에서 마련되고, 투명 도전층은, 제1 절연층과 산화물 반도체층 사이에서 마련되고, 산화물 반도체층과 접하는 영역을 포함한다. 제1 전극은 제2 전극과 겹치는 영역을 포함하고, 발광층은 제1 전극과 제2 전극 사이에서 마련되고, 전자 수송층은, 제1 전극과 발광층 사이에서 마련되고, 제1 전극은 투명 도전층에서부터 연속하고 있다.
도 1은, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 구조를 나타내는 단면도이고;
도 2a는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 도면이고, 제1 게이트 전극을 형성하는 단계를 나타내고;
도 2b는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 도면이고, 제1 절연층, 투명한 도전막 및 산화물 반도체층을 형성하는 단계를 나타내고;
도 3a는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 도면이고, 다계조 마스크로 노광하는 단계를 나타내고;
도 3b는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 도면이고, 레지스터 마스크가 형성된 단계를 나타내고;
도 4a는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 도면이고, 제2 도전막 및 제3 도전막을 에칭하는 단계를 나타내고;
도 4b는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 도면이고, 제3 도전막을 에칭하는 단계를 나타내고;
도 5a는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 도면이고, 산화물 반도체층을 형성하는 단계를 나타내고;
도 5b는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 도면이고, 제2 절연층 및 제4 도전막을 형성하는 단계를 나타내고;
도 6은, 본 발명의 일 실시 형태와 관계되는 표시장치의 구성을 설명하는 도면이고;
도 7은, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 등가 회로를 나타내고;
도 8은, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구성을 설명하는 평면도를 나타내고;
도 9a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구성을 나타내는 단면도이고, 도 8여 나타내는 A1-A2 선에 따른 단면 구조를 나타내고;
도 9b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구성을 나타내는 단면도이고, 도 8에서 나타내는 B1-B2에 따른 단면 구조를 나타내고;
도 10a는, 표시장치의 구조와 동작시에 있어서의 전하의 영향을 나타내고;
도 10b는, 표시장치의 동작시에 있어서 게이트 전극에 신호가 인가되는 기간을 나타내고;
도 11a 및 도 11b는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 단면 구조를 나타내고;
도 12는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 평면도를 나타내고;
도 13a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 12에서 나타내는 A1-A2 선에 따른 단면 구조를 나타내고;
도 13b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 12에서 나타내는 B1-B2에 따른 단면 구조를 나타내고;
도 14a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 12에서 나타내는 A1-A2 선에 대응하는 영역의 단면 구조를 나타내고;
도 14b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 12에서 나타내는 B1-B2 선에 대응하는 영역의 단면 구조를 나타내고; 도 15는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 평면도를 나타내고;
도 16a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 15에서 나타내는 A1-A2 선에 따른 단면 구조를 나타내고;
도 16b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 15에서 나타내는 B1-B2에 따른 단면 구조를 나타내고;
도 17은, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 평면도를 나타내고;
도 18a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 17에서 나타내는 A1-A2 선에 따른 단면 구조를 나타내고;
도 18b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 17에서 나타내는 B1-B2에 따른 단면 구조를 나타내고;
도 19는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 평면도를 나타내고;
도 20a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 19에서 나타내는 A1-A2 선에 따른 단면 구조를 나타내고;
도 20b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 19에서 나타내는 B1-B2에 따른 단면 구조를 나타내고;
도 21a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 19에서 나타내는 A1-A2 선에 대응하는 영역의 단면 구조를 나타내고;
도 21b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 19에서 나타내는 B1-B2 선에 대응하는 영역의 단면 구조를 나타내고;
도 22a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 19에서 나타내는 A1-A2 선에 대응하는 영역의 단면 구조를 나타내고;
도 22b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 19에서 나타내는 B1-B2 선에 대응하는 영역의 단면 구조를 나타내고;
도 23a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 8에서 나타내는 A1-A2 선에 대응하는 영역의 단면 구조를 나타내고;
도 23b는, 도 8에서 나타내는 B1-B2 선에 대응하는 영역의 단면 구조를 나타내고;
도 24a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 8에서 나타내는 A1-A2 선에 대응하는 영역의 단면 구조를 나타내고;
도 24b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 8에서 나타내는 B1-B2 선에 대응하는 영역의 단면 구조를 나타내고;
도 25a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 8에서 나타내는 A1-A2 선에 대응하는 영역의 단면 구조를 나타내고;
도 25b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 8에서 나타내는 B1-B2 선에 대응하는 영역의 단면 구조를 나타내고;
도 26은, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구성을 설명하는 평면도를 나타내고;
도 27a는, 본 발명의 일 실시 형태와 관계되는 표시장치를 설명하는 단면도이고, 도 26에서 나타내는 A3-A4 선에 대응하는 영역의 단면 구조를 나타내고;
도 27b는, 본 발명의 일 실시 형태와 관계되는 표시장치를 설명하는 단면도이고, 도 26에서 나타내는 B3-B4 선에 대응하는 영역의 단면 구조를 나타내고;
도 28a는, 본 발명의 일 실시 형태와 관계되는 표시장치를 설명하는 단면도이고, 도 26에서 나타내는 A3-A4 선에 대응하는 영역의 단면 구조를 나타내고;
도 28b는, 본 발명의 일 실시 형태와 관계되는 표시장치를 설명하는 단면도이고, 도 26에서 나타내는 B3-B4 선에 대응하는 영역의 단면 구조를 나타내고;
도 29는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 평면도를 나타내고;
도 30a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 29에서 나타내는 A3-A4 선에 따른 단면 구조를 나타내고;
도 30b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 29에서 나타내는 B3-B4에 따른 단면 구조를 나타내고;
도 31a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 29에서 나타내는 A3-A4 선에 따른 단면 구조를 나타내고;
도 31b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 29에서 나타내는 B3-B4에 따른 단면 구조를 나타내고;
도 32a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 29에서 나타내는 A3-A4 선에 따른 단면 구조를 나타내고;
도 32b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 29에서 나타내는 B3-B4에 따른 단면 구조를 나타내고;
도 33a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 29에서 나타내는 A3-A4 선에 따른 단면 구조를 나타내고;
도 33b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 29에서 나타내는 B3-B4에 따른 단면 구조를 나타내고;
도 34는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 평면도를 나타내고;
도 35a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 34에서 나타내는 A3-A4 선에 따른 단면 구조를 나타내고;
도 35b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 34에서 나타내는 B3-B4에 따른 단면 구조를 나타내고;
도 36a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 34에서 나타내는 A3-A4 선에 따른 단면 구조를 나타내고;
도 36b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 34에서 나타내는 B3-B4에 따른 단면 구조를 나타내고;
도 37a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 34에서 나타내는 A3-A4 선에 따른 단면 구조를 나타내고;
도 37b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법을 설명하는 단면도이고, 도 34에서 나타내는 B3-B4에 따른 단면 구조를 나타내고;
도 38은, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 39는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 38에서 나타내는 A5-A6 선에 따른 단면 구조를 나타내고;
도 40은, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 41a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 40에서 나타내는 A7-A8 선에 따른 단면 구조를 나타내고;
도 41b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 구조를 나타내는 단면도이고, 도 40에서 나타내는 B5-B6 선에 따른 단면 구조를 나타내고;
도 42는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 43은, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 42에서 나타내는 A9-A10 선에 따른 단면 구조를 나타내고;
도 44는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 45a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 44에서 나타내는 A11-A12 선에 따른 단면 구조를 나타내고;
도 45b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 44에서 나타내는 B7-B8 선에 따른 단면 구조를 나타내고;
도 46은, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 단면도이고, 레이저 빛의 조사에 의해 산화물 반도체층을 저저항화하는 처리를 나타내고;
도 47a는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 단면도이고, 제2 게이트 전극 측에서 레이저 빛을 조사하는 처리를 나타내고;
도 47b는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 단면도이고, 제1 게이트 전극 측에서 레이저 빛을 조사하는 처리를 나타내고;
도 48a는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 단면도이고, 제2 게이트 전극 측에서 레이저 빛을 조사하는 처리를 나타내고;
도 48b는, 본 발명의 일 실시 형태와 관계되는 트랜지스터의 제작 방법을 설명하는 단면도이고, 제1 게이트 전극 측에서 레이저 빛을 조사하는 처리를 나타내고;
도 49는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 50a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 49에서 나타내는 A13-A14 선에 따른 단면 구조를 나타내고;
도 50b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 49에서 나타내는 B9-B10 선에 따른 단면 구조를 나타내고;
도 51은, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 52a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 51에서 나타내는 A15-A16 선에 따른 단면 구조를 나타내고;
도 52b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 51에서 나타내는 B11-B12 선에 따른 단면 구조를 나타내고;
도 53a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 51에서 나타내는 A15-A16 선에 따른 단면 구조를 나타내고;
도 53b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 51에서 나타내는 B11-B12 선에 따른 단면 구조를 나타내고;
도 54는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 55a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 54에서 나타내는 A17-A18 선에 따른 단면 구조를 나타내고;
도 55b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 54에서 나타내는 B13-B14 선에 따른 단면 구조를 나타내고;
도 56a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 54에서 나타내는 A17-A18 선에 따른 단면 구조를 나타내고;
도 56b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 54에서 나타내는 B13-B14 선에 따른 단면 구조를 나타내고;
도 57은, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 58a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 57에서 나타내는 A19-A20 선에 따른 단면 구조를 나타내고;
도 58b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 57에서 나타내는 B15-B16 선에 따른 단면 구조를 나타내고;
도 59는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 평면도를 나타내고;
도 60a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 59에서 나타내는 A21-A22 선에 따른 단면 구조를 나타내고;
도 60b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 59에서 나타내는 B17-B18 선에 따른 단면 구조를 나타내고;
도 61a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 59에서 나타내는 A21-A22 선에 따른 단면 구조를 나타내고;
도 61b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 59에서 나타내는 B17-B18 선에 따른 단면 구조를 나타내고;
도 62a는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 59에서 나타내는 A19-A20 선에 따른 단면 구조를 나타내고;
도 62b는, 본 발명의 일 실시 형태와 관계되는 표시장치의 화소의 구조를 나타내는 단면도이고, 도 59에서 나타내는 B15-B16 선에 따른 단면 구조를 나타낸다.
이하, 본 발명의 실시 형태를, 도면 등을 참조하면서 설명한다. 단, 본 발명은 많은 다른 형태를 포함하고, 이하에 예시하는 실시 형태에 한정하여 해석되는 것은 아니다. 본 명세서에 첨부된 도면은 설명을 보다 명확하게 하기 위해, 실제의 모양과 비교하여, 각부의 폭, 두께, 형태 등에 대해서 모식적으로 나타내어지는 경우가 있지만, 이는 어디까지나 일례이고, 본 발명의 내용을 반드시 한정하는 것은 아니다. 또한, 본 발명에 있어서, 어떤 도면에 기재된 특정한 요소와, 다른 도면에 기재된 특정의 요소가 동일 또는 대응하는 관계에 있을 때, 동일한 부호(또는 부호로서 기재된 숫자 후에 a, b 등을 교부한 부호)를 교부하고, 반복의 설명을 적절히 생략하는 일이 있다. 또한, 각 요소에 대한 "제1", "제2"라고 부기된 문자는, 각 요소를 구별하기 위해서 이용되는 편의적인 표지이며, 특별한 설명이 없는 한 그 이상의 의미를 갖지 않는다.
본 명세서에 있어서, 어떤 부재 또는 영역이 다른 부재 또는 영역의 "위에(또는 아래에)"이라고 하는 경우, 특별한 한정이 없는 한 이것은 다른 부재 또는 영역의 직상(또는 직하)에 있는 경우뿐만 아니라 다른 부재 또는 영역의 상방(또는 하방)에 있는 경우를 포함한다. 즉, 다른 부재 또는 영역의 상방(또는 하방)에 있는 부재 또는 영역 사이에서 다른 구성요소가 포함되어 있는 경우도 포함한다.
그런데, 표시장치의 생산성을 높이기 위해서, 투명 절연물 기판을 투입하고 나서 액티브한 매트릭스 소자 기판이 완성되기까지의 시간을 단축할 필요가 있다. 그렇지만, 다결정 실리콘을 사용한 트랜지스터로 상보형 회로를 가지는 액티브한 매트릭스 소자 기판을 제작하고자 하면 8장 이상의 포토마스크가 필요하다. 또한, 레이저 아닐링에 의해 제작되는 다결정 실리콘 막은 결정성에 불균형이 있기 때문에, 구동 트랜지스터로서 이용하면 표시 품질을 열화시키는 문제가 있다.
한편, 산화물 반도체를 사용한 트랜지스터는, 캐리어 농도를 정밀하게 제어할 필요가 있다. 산화물 반도체는, 복수의 금속 산화물로 구성된 화합물 반도체의 일종이고, 제조 공정에 있어서는, 조성의 제어 및 산소 결손의 제어 및 불순물의 제어를 할 필요가 있다. 한편, 디바이스 구조로부터 채널의 캐리어 농도를 제어하려면, 백 게이트를 마련하는 것이 유효하지만, 구조를 복잡화하고, 제조에 필요한 포토마스크의 수가 증가한다는 문제가 있다.
산화물 반도체를 사용한 구동 트랜지스터의 경우, 드레인을 유기 EL 소자의 음극과 접속하기 위해, 유기 EL 소자는 전자 수송층을 발광층보다 먼저 형성하는, 소위 역적층 구조로 할 필요가 있지만, 이 경우에는 정공 수송층 측에서 적층하는 순서로 적층하는 구조와 동등한 특성을 얻을 수 없다는 문제가 있다. 이하에서 말하는 몇몇의 실시 형태에 있어서는, 이러한 과제 중 하나 또는 복수를 극복하는 것이 가능한 표시장치의 한 종류를 나타낸다.
제1 실시 형태:
1-1. 트랜지스터의 구조
도 1은, 본 발명의 일 실시 형태와 관계되는 트랜지스터 100a의 구조를 단면도로 나타낸다. 트랜지스터 100a는, 절연 표면을 가지는 기판 102에 마련된, 제1 게이트 전극 104, 제1 절연층 106, 산화물 반도체층 112, 제2 절연층 114, 제2 게이트 전극 116을 포함한다.
산화물 반도체층 112의 한 쪽의 면의 측(기판 102측)에 제1 게이트 전극 104가 배치된다. 산화물 반도체층 112와 제1 게이트 전극 104 사이에서 제1 절연층 106이 배치된다. 산화물 반도체층 112의 다른 쪽의 면의 측(기판 102의 반대측)에 제2 게이트 전극 116이 배치된다. 산화물 반도체층 112와 제2 게이트 전극 116사이에서는 제2 절연층 114가 배치된다. 제1 게이트 전극 104와 제2 게이트 전극 116과는, 제1 절연층 106, 산화물 반도체층 112 및 제2 절연층 114를 사이에 두는 것으로 중첩하는 영역을 포함하도록 배치된다. 트랜지스터 100a는, 산화물 반도체층 112가 제1 게이트 전극 104 및 제2 게이트 전극 116과 중첩하는 영역에 채널이 형성된다. 제1 절연층 106은, 산화물 반도체층 112와 제1 게이트 전극 104가 겹치는 영역에서 게이트 절연막으로서 기능하고, 제2 절연층 114는 산화물 반도체층 112와 제2 게이트 전극 116이 겹치는 영역에서 게이트 절연막으로서 기능한다.
산화물 반도체층 112와 제1 절연층 106사이에서는 제1 투명 도전층 108a 및 제2 투명 도전층 108b가 배치된다. 제1 투명 도전층 108a 및 제2 투명 도전층 108b는, 산화물 반도체층 112와 접하여 마련된다. 제1 투명 도전층 108a의 일단과, 제2 투명 도전층 108b의 일단은, 제1 게이트 전극 104 및 제2 게이트 전극 116과 겹치도록 배치된다. 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 한 쪽은 소스 영역으로서, 다른 쪽은 드레인 영역으로서 기능한다. 도 1에서 나타내는 구조에 의하면, 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 일단이, 제1 게이트 전극 104 및 제2 게이트 전극 116과 겹치도록 배치되는 것으로, 산화물 반도체층 112에서 오프셋 영역(저항이 높은 영역)이 형성되지 않으므로, 온 전류를 높일 수 있다.
제1 투명 도전층 108a를 접하여 제1 배선 110a가 마련되고, 제2 투명 도전층 108b를 접하여 제2 배선 110b가 마련된다. 제1 배선 110a는 제1 투명 도전층 108a과 산화물 반도체층 112 사이에서 배치되고, 제2 배선 110b는 제2 투명 도전층 108b과 산화물 반도체층 112 사이에서 배치된다. 제1 배선 110a 및 제2 배선 110b를, 각각 제1 투명 도전층 108a 및 제2 투명 도전층 108b과 접하여 마련하는 것으로, 후술되는 것처럼 리소그래피 공정의 횟수를 삭감할 수 있다. 본 실시 형태와 관계되는 트랜지스터 100a에 의하면, 산화물 반도체층 112에서 채널이 형성되는 영역이 제1 배선 110a 및 제2 배선 110b에서 떨어져 있는 것으로, 배선 재료로서 이용되는 금속에 의한 오염이 방지된다.
1-2. 트랜지스터의 동작·기능의 설명
트랜지스터 100a는, 산화물 반도체층 112의 한 쪽에 제1 게이트 전극 104가 배치되고, 다른 쪽에 제2 게이트 전극 116이 배치된다. 이 구조에 있어서, 제1 게이트 전극 104 및 제2 게이트 전극 116의 한 쪽에 일정 전위(고정 전위)를 주는 것으로, 백 게이트로서 이용할 수 있다. 트랜지스터 100a는 실질적으로 n 채널형이므로, 예를 들면, 제1 게이트 전극 104 및 제2 게이트 전극 116의 한 쪽에 소스 전위보다 낮은 전위를 주어, 그것을 백 게이트 전극으로서 기능시킬 수 있다. 이것에 의해, 트랜지스터 100a의 역치 전압의 제어를 할 수 있다. 또한, 트랜지스터 100a는, 제1 게이트 전극 104 및 제2 게이트 전극 116에 같은 게이트 전압을 주는 것으로, 듀얼 게이트 트랜지스터로서 동작시킬 수 있다. 이것에 의해, 트랜지스터 100a는, 온 전류의 향상, 주파수 특성의 향상을 도모할 수 있다.
1-3. 산화물 반도체층
산화물 반도체층 112는, 원소로서, 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 알루미늄(Al), 마그네슘(Mg)로부터 선택된 일종 또는 복수종을 포함한다. 예를 들면, 산화물 반도체층 112를 형성하는 산화물 반도체 재료로서는, 반도체 특성을 나타내는, 4원계 산화물 재료, 3원계 산화물 재료, 2원계 산화물 재료 및 일원계 산화물 재료가 적용된다. 예를 들면, 4원계 산화물 재료로서, In2O3-Ga2O3-SnO2-ZnO계 산화물 재료, 3원계 산화물 재료로서 In2O3-Ga2O3-ZnO계 산화물 재료, In2O3-SnO2-ZnO계 산화물 재료, In2O3-Al2O3-ZnO계 산화물 재료, Ga2O3-SnO2-ZnO계 산화물 재료, Ga2O3-Al2O3-ZnO계 산화물 재료, SnO2-Al2O3-ZnO계 산화물 재료, 2원계 산화물 재료로서 In2O3-ZnO계 산화물 재료, SnO2-ZnO계 산화물 재료, Al2O3-ZnO계 산화물 재료, MgO-ZnO계 산화물 재료, SnO2-MgO계 산화물 재료, In2O3-MgO계 산화물 재료, 일원계 산화물 재료로서, In2O3계 금속 산화물 재료, SnO2계 금속 산화물 재료, ZnO계 금속 산화물 재료 등을 이용할 수 있다. 또한, 상기 산화물 반도체에 실리콘(Si), 니켈(Ni), 텅스텐(W), 하프늄(Hf), 티탄(Ti)가 포함되어 있을 수 있다. 덧붙여, 예를 들면, 상기에서 나타낸 In-Ga-Zn-O계 산화물 재료는, 적어도 In과 Ga과 Zn를 포함하는 산화물 재료이며, 그 조성비에 특별히 제한은 없다. 또한, 다른 표현을 하면, 산화물 반도체층 112는, 화학식 InMO3(ZnO) m(m> 0)으로 표기되는 박막을 이용할 수 있다. 여기서, M는, Ga, Al, Mg, Ti, Ta, W, Hf 및 Si에서 선택된 1개, 또는 복수개의 금속 원소를 나타낸다. 덧붙여, 상기의 4원계 산화물 재료, 3원계 산화물 재료, 2원계 산화물 재료, 일원계 산화물 재료는, 포함되는 산화물이 화학양론적 조성인 것에 한정되지 않고, 화학양론적 조성으로부터 벗어난 조성을 가지는 산화물 재료에 의해 구성될수도 있다.
산화물 반도체층 112는, 스퍼터링 법으로 제작된다. 예를 들면, 산화물 반도체층 112는, 상기의 4원계 산화물 재료, 3원계 산화물 재료, 2원계 산화물 재료, 일원계 산화물 재료에 대응하는 스퍼터링 타겟을 이용하여, 스퍼터 가스로서 아르곤(Ar), 크세논(Xe) 등의 희가스, 또는 희가스와 산소(O2)의 혼합 가스를 이용하여 제작할 수 있다.
산화물 반도체층 112는, 트랜지스터 100a의 채널층을 형성하기 위해서, 캐리어 농도가 1Х1015/cm3~5Х1018/cm3 정도인 것이 바람직하다. 산화물 반도체층 112의 캐리어 농도가 이 범위이면, 노멀리-오프(normally-of)의 트랜지스터를 실현할 수 있다. 또한, 107로부터 1010 정도의 온 전류와 오프 전류의 비(온/오프 비)를 얻을 수 있다.
1-4. 투명 도전층
제1 투명 도전층 108a 및 제2 투명 도전층 108b는, 전도성을 가지는 금속 산화물 재료, 금속 질화물 재료 또는 금속 산 질화물 재료를 이용하여 제작된다. 금속 산화물 재료로서는, 예를 들면, 산화 인듐주석(In2O3·SnO2:ITO), 산화 인듐 아연(In2O3·ZnO:IZO), 산화 주석(SnO2)을 이용할 수 있다. 이러한 금속 산화물 재료는, 산화물 반도체층 112와 양호한 옴 접촉을 형성할 수 있다.
또한, 제1 투명 도전층 108a 및 제2 투명 도전층 108b는, 금속 산화물 재료로서, 산화 티탄(TiOx) 등을 적용할 수 있어, 금속 질화물 재료로서는, 질화 티탄(TiNx), 질화 지르코늄(ZrNx) 등을 적용할 수 있고, 금속 산 질화물 재료로서는, 산 질화 티탄(TiOxNy), 산 질화 탄탈(TaOxNy), 산 질화 지르코늄(ZrOxNy), 산 질화 하프늄(HfOxNy) 등을 적용할 수 있다. 또한, 이러한 금속 산화물 재료, 금속 질화물 재료, 금속 산 질화물 재료에, 전도성을 향상시키는 미량의 금속 원소가 첨가되어 있을 수 있다. 예를 들면, 니오브가 도프된 산화 티탄(TiOx:Nb)를 이용할 수 있다. 이러한 금속 산화물 재료, 금속 질화물 재료, 금속 산 질화물 재료를 이용하는 것으로, 제1 배선 110a 및 제2 배선 110b과 접촉시킨 경우에도 안정성을 확보할 수 있다. 즉, 이러한 금속 산화물 재료, 금속 질화물 재료, 금속 산 질화물 재료를 이용하는 것으로, 낮은 전위를 가지는 알루미늄(Al)과의 산화 환원 반응(국소적인 전지 반응)을 방지할 수 있다.
1-5. 절연층
제1 절연층 106 및 제2 절연층 114는, 무기 절연 재료를 이용하여 형성된다. 무기 절연 재료로서는, 산화 실리콘, 질화 실리콘, 산 질화 실리콘, 산화 알루미늄 등을 적용할 수 있다. 제1 절연층 106 및 제2 절연층 114는, 이러한 무기 절연 재료로 되는 막의 단층 또는 복수의 막이 적층된 구조를 가진다. 예를 들면, 제1 절연층 106으로서, 기판 102 측에서, 질화 실리콘 막과 산화 실리콘 막이 적층된 구조를 적용할 수 있다. 또한, 제2 절연층 114는, 산화물 반도체층 112 측에서, 산화 실리콘 막, 질화 실리콘 막이 적층된 구조를 적용할 수 있다. 제1 절연층 106 및 제2 절연층 114는, 이렇게 복수종의 무기 절연막을 적층하는 것으로, 내부 응력의 작용을 완화할 수 있고, 또한, 수증기 등에 대한 장벽을 높일 수 있다.
덧붙여, 제1 절연층 106 및 제2 절연층 114는, 산화물 반도체층 112와 접하는 면이 산화 실리콘 막, 산 질화 실리콘 막, 산화 알루미늄 막인 것이 바람직하다. 산화물 반도체층 112에 산화물의 절연막이 접하여 마련되는 것으로(다시 말해, 산화물 반도체층 112에 질화물의 절연막이 접하여 마련되지 않도록 하는 것으로), 산화물 반도체층 112에 도너를 발생시키는 수소 등의 불순물의 확산을 저감할 수 있게 된다. 또한, 산화물 반도체층 112에 산화물의 절연막을 접하여 마련하는 것으로, 산화물 반도체층 112에 산소 결손에 기인하는 결함(도너)이 생성하는 것을 방지할 수 있게 된다.
1-6. 게이트 전극
제1 게이트 전극 104 및 제2 게이트 전극 116은, 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 지르코늄(Zr) 등의 금속 재료를 이용하여 제작된다. 예를 들면, 제1 게이트 전극 104 및 제2 게이트 전극 116은, 알루미늄(Al), 몰리브덴·텅스텐(MoW) 합금 등의 막을 이용하여 제작된다. 또한, 제1 게이트 전극 104 및 제2 게이트 전극 116은, 알루미늄 합금, 구리합금, 또는 은합금을 이용하여 제작될 수도 있다. 알루미늄 합금으로서는, 알루미늄·네오디뮴 합금(Al-Nd), 알루미늄·네오디뮴·니켈 합금(Al-Nd-Ni), 알루미늄·카본·니켈 합금(Al-C-Ni), 동·니켈 합금(Cu-Ni) 등을 적용할 수 있다. 게다가 제1 게이트 전극 104 및 제2 게이트 전극 116은, 산화 인듐주석(ITO), 산화 인듐 아연(IZO), 산화 아연(ZnO) 등의 투명한 도전막으로 형성할 수 있다.
1-7. 배선
제1 배선 110a 및 제2 배선 110b는, 알루미늄(Al), 구리(Cu) 등의 도전율이 높은 금속 재료가 이용된다. 예를 들면, 제1 배선 110a 및 제2 배선 110b는, 알루미늄 합금, 구리합금, 또는 은합금을 이용하여 제작된다. 알루미늄 합금으로서는, 알루미늄·네오디뮴 합금(Al-Nd), 알루미늄·티탄 합금(Al-Ti), 알루미늄·실리콘 합금(Al-Si), 알루미늄·네오디뮴·니켈 합금(Al-Nd-Ni), 알루미늄·카본·니켈 합금(Al-C-Ni), 동·니켈 합금(Cu-Ni) 등을 적용할 수 있다. 이러한 금속 재료를 이용하면, 내열성을 가짐과 동시에, 배선 저항을 저감할 수 있다.
1-8. 제조 방법
다음으로, 트랜지스터 100a의 제조 공정에 대해서 설명한다. 도 2a는, 기판 102의 위에 게이트 전극 104를 형성하는 단계를 나타낸다. 기판 102로서는, 예를 들면, 투명한 절연물 기판이 이용된다. 투명 절연물 기판으로서는, 알루미노규산염(aluminosilicate) 글라스, 알루미노붕규산염 (aluminoborosilicate) 글라스 등으로 예시되는 무알칼리 유리 기판, 석영 기판이 이용된다.
우선, 기판 102의 일 표면에 제1 도전막 103이 형성된다. 그 후, 제1 도전막 103의 위에 리소그래피 공정에 의해 레지스터 마스크가 형성되고, 에칭 가공에 의해 제1 게이트 전극 104가 형성된다. 제1 도전막 103의 막두께에 제한은 없지만, 예를 들면, 100nm~2000nm 정도의 막두께로 제작된다. 제1 게이트 전극 104는, 단면시(視)에 있어서, 단면이 테이퍼 형상으로 되어 있는 것이 바람직하다. 제1 게이트 전극 104는, 단면에 테이퍼 형상을 가지는 것으로, 제1 절연층 106에 의해 확실히 덮일 수 있게 된다. 따라서, 제1 게이트 전극 104를 형성하기 위한 에칭 공정에서는, 레지스터 마스크를 식각하면서 제1 도전막 103을 이방성 에칭하는, 소위 테이퍼 에칭을 실시하는 것이 바람직하다. 제1 게이트 전극 104를 형성한 후에 남는 레지스터 마스크는, 박리액에 의한 처리, 애싱 처리에 의해 제거된다.
도 2b는, 제1 게이트 전극 104의 상층에, 제1 절연층 106, 제2 도전막 107, 제3 도전막 109를 형성하는 단계를 나타낸다. 제2 도전막 107로부터는, 제1 투명 도전층 108a 및 제2 투명 도전층 108b가 형성되고, 제3 도전막 109로부터는, 제1 배선 110a 및 제2 배선 110b가 형성된다. 제1 절연층 106은, 무기 절연막으로 형성된다. 예를 들면, 제1 절연층 106으로서, 플라스마 CVD(Chemical Vapor Deposition) 법에 의해, 산화 실리콘 막, 질화 실리콘 막, 산 질화 실리콘 막으로부터 선택된 일종 또는 복수종의 막이 성막된다. 또한, 제1 절연층 106으로서 산화 알루미늄 막을 제작하는 것에는, 알루미나의 스퍼터링 타겟을 이용하며, 스퍼터링 법에 의해 성막된다. 제1 절연층 106은 게이트 절연층으로서 이용된다. 그 때문에, 제1 절연층 106의 막두께는, 100nm~500nm 정도의 막두께로 성막된다.
제1 투명 도전층 108a 및 제2 투명 도전층 108b를 형성하는 제2 도전막 107은, 전도성을 가지는 금속 산화물 재료, 금속 질화물 재료, 또는 금속 산 질화물 재료의 피막을 스퍼터링 법에 의해 성막하는 것으로 제작된다. 예를 들면, 제1 투명 도전층 108a 및 제2 투명 도전층 108b를 형성하는 제2 도전막 107은, 30nm~200nm의 막두께를 가지는 전도성을 가지는 금속 산화물 재료의 막으로 제작된다. 또한, 제1 배선 110a 및 제2 배선 110b를 형성하는 제3 도전막 109는, 금속 재료 또는 합금 재료의 막을 스퍼터링 법에 의해 제작한다. 제1 배선 110a 및 제2 배선 110b를 형성하는 제3 도전막 109는, 저저항화를 도모하기 위해, 200nm~2000nm의 금속막에 의해 제작된다.
도 3a는, 제1 배선 110a, 제2 배선 110b, 제1 투명 도전층 108a 및 제2 투명 도전층 108b를 성형하는 리소그래피 공정을 나타낸다. 여기에서는, 다계조 노광 법(하프톤 노광 법)이 적용되고, 1장의 포토마스크에 의해, 제1 배선 110a, 제2 배선 110b, 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 패턴이 형성된다.
제3 도전막 109의 상에 포지티브형의 포토레지스트 막 205를 형성한다. 포토레지스트 막 205의 노광에는 다계조 마스크 201을 이용한다. 다계조 마스크 201에는, 다계조 마스크 패턴 203으로서, 노광기의 해상도 이하의 슬릿을 마련하고, 그 슬릿부는 빛의 일부를 차단하고 중간 노광을 실현되는 그레이 톤 마스크와, 반 투과 막을 이용하여 중간 노광을 실현되는 하프톤 마스크가 알려져 있지만, 본 실시 형태에 있어서는 쌍방의 다계조 마스크 201을 사용할 수 있다. 다계조 마스크 201을 사용하고 노광하는 것으로, 포토레지스트 막 205에는 노광 부분, 중간 노광 부분, 미노광 부분의 3종류의 부분이 형성된다.
그 후, 포토레지스트 막 205를 현상하는 것으로, 도 3b에서 나타낸 것처럼, 두께가 다른 영역을 가지는 레지스터 마스크 207a가 형성된다. 도 3b에서는, 레지스터 마스크 207a가, 제1 배선 110a 및 제2 배선 110b가 형성되는 영역에 대응하는 부분의 막두께가 두껍게 되고, 그것 이외의 영역이 상대적으로 적어지도록 형성된 모양을 나타낸다.
레지스터 마스크 207a를 사용하여 제3 도전막 109 및 제2 도전막 107이 에칭된다. 에칭의 조건에 제한은 없지만, 예를 들면, 금속 재료로 형성되는 제3 도전막 109가 혼산 에칭액을 사용한 Ÿ‡ 에칭으로 수행되고, 금속 산화물 재료 등으로 형성되는 제2 도전막 107은 염소계 가스를 사용한 드라이 에칭이 수행된다. 이 단계에서, 제1 투명 도전층 108a 및 제2 투명 도전층 108b가 형성된다. 이 에칭 후에, 애싱 처리에 의해, 레지스터 마스크 207a의 막두께가 얇은 영역을 제거하고, 제3 도전막 109의 표면을 노출시키는 처리가 수행된다. 도 4a는, 애싱 처리가 행해진 후의 레지스터 마스크 207b를 나타낸다. 레지스터 마스크 207b는, 제3 도전막 109의 위에 잔존하고 있는 상태가 된다.
다음으로, 노출한 제3 도전막 109의 에칭이 수행된다. 이러한 에칭은, 예를 들면, 혼산 에칭액을 사용한 Ÿ‡ 에칭으로 수행된다. 금속 산화물 등으로 형성되는 제2 도전막 107은, 혼산 에칭액에 의해 에칭되기 어려운 것으로 선택비는 비교적 높은 것을 취할 수 있다. 그 때문에, 하층의 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 형상이 보관 유지된다. 도 4b는, 제3 도전막 109가 에칭되어, 제1 배선 110a 및 제2 배선 110b가 형성된 단계를 나타낸다. 덧붙여, 제3 도전막 109를 에칭한 후, 레지스터 마스크 207b는 애싱에 의해 제거된다.
애싱 처리에 의해, 이미 형성되고 있는 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 표면은 산소 플라스마에 노출되게 된다. 그러나, 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 성분으로서 포함되는 티탄(Ti), 탄탈(Ta), 하프늄(Hf), 지르코늄(Zr)는, 산화물로 되어도 전도성을 가진다. 그 때문에, 산소 플라스마에 노출되었다고 하더라도, 후의 공정으로 제작되는 산화물 반도체층 112와 양호한 컨택트를 형성할 수 있다.
도 5a는, 산화물 반도체층 112를 형성하는 단계를 나타낸다. 산화물 반도체층 112는, 제1 투명 도전층 108a, 제2 투명 도전층 108b, 제1 배선 110a 및 제2 배선 110b를 가리도록 형성된다. 산화물 반도체층 112는, 스퍼터링 법에 의해 제작된다. 스퍼터링 타겟으로는, 산화물 반도체 재료를 소결한 것이 적용된다. 산화물 반도체층 112는, 20nm~100nm 예를 들면, 30nm~50nm의 막두께로 제작된다.
도 5b는, 산화물 반도체층 112의 상에 제2 절연층 114, 제4 도전막 115를 형성하는 단계를 나타낸다. 제2 절연층 114는, 제1 절연층 106과 같이 제작된다. 또한, 제4 도전막 115는, 제1 도전막 103과 같이 제작된다. 그 후, 제4 도전막 115를 에칭하는 것으로, 제2 게이트 전극 116이 형성된다. 이것에 의해, 도 1에서 나타내는 트랜지스터 100a가 제작된다.
본 실시 형태와 관계되는 트랜지스터 100a의 제조 방법에 의하면, 다계조 마스크를 이용하는 것으로, 제조에 필요한 포토마스크의 수를 삭감할 수 있게 된다. 또한, 다계조 마스크를 이용하는 것으로, 1회의 노광에 의해 복수의 패턴(제1 투명 도전층 108a 및 제2 투명 도전층 108b과, 제1 배선 110a 및 제2 배선 110b)를 제작할 수 있다. 이것에 의해, 트랜지스터 100a를 가지는 집적회로 소자의 생산성을 높여, 제조 코스트를 저감할 수 있다.
도 1에서 나타낸 것처럼, 제1 배선 110a 및 제2 배선 110b과, 제1 게이트 전극 104 및 제2 게이트 전극 116은, 서로 겹쳐서 배치되지 않는다. 트랜지스터 100a의 채널 영역(제1 게이트 전극 104 및 제2 게이트 전극 116이 산화물 반도체층 112와 겹치는 영역)에서, 제1 배선 110a 및 제2 배선 110b를 가능한 한 이격하여 배치하는 것으로, 금속 원소에 의한 오염을 방지할 수 있다. 예를 들면, 배선 재료로서 이용되는 구리(Cu)은, n형 반도체인 산화물 반도체에 대해 킬러 불순물이 된다(산화물 반도체의 특성을 열화시켜, 멸실시키는 불순물이 됨). 이것에 대해, 본 실시 형태에서와 같이, 제1 배선 110a 및 제2 배선 110b를 트랜지스터 100a의 채널 영역에서 멀리하여 배치하는 것으로, 제1 배선 110a 및 제2 배선 110b에 구리(Cu)가 포함되어 있었다고 해도, 산화물 반도체층 112에 대한 구리(Cu)의 오염을 저감할 수 있다.
제2 실시 형태:
본 실시 형태는, 제1 실시 형태에서 나타낸 트랜지스터와 같은 구조를 가지는 트랜지스터에 의해 구성되는 표시장치의 일례를 나타낸다. 도 6에서 나타낸 것처럼, 표시장치 120은, 복수의 화소 122를 포함하는 표시 영역 121, 주사선 구동 회로 123, 데이터 선 구동 회로 125를 포함한다. 도 6에서는 도시되지 않았지만, 복수의 화소 122에는, 표시 소자로서 유기 EL 소자와, 이 유기 EL 소자를 구동하는 트랜지스터가 마련되어 있다.
2-1. 등가 회로
도 7은, 본 실시 형태와 관계되는 표시장치의 화소 122의 등가 회로를 나타낸다. 화소 122는, 선택 트랜지스터 124, 구동 트랜지스터 126, 용량 소자 128, 유기 EL 소자 130을 포함한다. 선택 트랜지스터 124 및 구동 트랜지스터 126은, 제1 실시 형태에서 나타낸 트랜지스터 100a와 같은 구성을 가진다. 즉, 도 7은 듀얼 게이트 구조의 트랜지스터를 나타내고, 선택 트랜지스터 124는, 제1 게이트 전극 104b 및 제2 게이트 전극 116b를 가지고, 구동 트랜지스터 126은, 제1 게이트 전극 104a 및 제2 게이트 전극 116a를 가지고 있다.
도 7에서, 선택 트랜지스터 124 및 구동 트랜지스터 126은, n 채널형이다. 선택 트랜지스터 124의 게이트(제1 게이트 전극 104b 및 제2 게이트 전극 116b)는, 게이트 신호선 132a과 접속된다. 선택 트랜지스터 124의 입출력 단자(소스 및 드레인)의 한 쪽의 단자는 데이터 신호선 134와 접속되고, 다른 쪽의 단자는 구동 트랜지스터 126의 게이트(제1 게이트 전극 104a 및 제2 게이트 전극 116a)과 접속된다. 구동 트랜지스터 126의 게이트(제1 게이트 전극 104a 및 제2 게이트 전극 116a)는, 선택 트랜지스터 124의 입출력 단자의 다른 쪽의 단자와 접속된다. 구동 트랜지스터 126의 드레인은 유기 EL 소자 130과 접속되고, 소스는 제2 공통 배선 136b과 접속된다. 용량 소자 128은, 한 쪽의 단자가 선택 트랜지스터 124의 입출력 단자(소스 및 드레인)의 다른 쪽의 단자와 접속되고, 다른 쪽의 단자가 제1 공통 배선 136a과 접속된다. 제1 공통 배선 136a 및 제2 공통 배선 136b에는, 예를 들면, 접지 전위가 주어진다.
유기 EL 소자 130은, 한 쪽의 단자가 구동 트랜지스터 126의 드레인과 접속되고, 다른 쪽의 단자가 전원 선 138과 접속된다. 전원 선 138은, 공통 배선 136보다 높은 전위인 전원 전위 VDD가 주어진다. 본 실시 형태에 있어서, 유기 EL 소자 130이 구동 트랜지스터 126의 드레인과 접속되는 측의 단자가 음극이고, 전원 선 138과 접속되는측의 단자가 양극이다.
2-2. 화소의 구성
도 7에서 나타내는 등가 회로에 대응하는 화소 122a의 평면 구조의 일례를 도 8에서 나타낸다. 또한, 도 8에서 나타내는 A1-A2 선 및 B1-B2 선에 대응하는 단면 구조를 도 9a 및 도 9b에서 각각 나타낸다. 도 9a는, 구동 트랜지스터 126 및 유기 EL 소자 130의 단면 구조를 나타내고, 도 9b는 선택 트랜지스터 124 및 용량 소자 128의 단면 구조를 나타낸다. 이하의 설명에서는, 도 8, 도 9a 및 도 9b를 적절히 참조하여 설명한다. 덧붙여, 도 8에서 나타내는 화소 122a의 평면도에 있어서, 유기 EL 소자 130의 구조는 생략되고 있다.
2-2-1. 구동 트랜지스터
구동 트랜지스터 126은, 제1 실시 형태에서 나타낸 트랜지스터 100a와 같은 구성을 가진다. 즉, 구동 트랜지스터 126은, 제1 게이트 전극 104a, 제1 절연층 106, 제1 산화물 반도체층 112a, 제2 절연층 114, 제2 게이트 전극 116a가 적층된 구조를 가진다. 제1 게이트 전극 104a는, 기판 102와 제1 절연층 106 사이에서 마련된다. 제2 게이트 전극 116a는, 제2 절연층 114의 상층(기판 102와 반대측의 면)에 마련된다.
제1 절연층 106과 제1 산화물 반도체층 112a사이에서는, 제1 투명 도전층 108a 및 제2 투명 도전층 108b가 마련된다. 제1 투명 도전층 108a과 제2 투명 도전층 108b는, 평면시에 있어서 제1 게이트 전극 104a 및 제2 게이트 전극 116b를 양측으로부터의 사이에 두도록 마련된다. 제1 투명 도전층 108a 및 제2 투명 도전층 108b는, 제1 산화물 반도체층 112a과 접하도록 마련된다.
구동 트랜지스터 126은, 제1 투명 도전층 108a, 또는 제1 투명 도전층 108a가 제1 산화물 반도체층 112a과 접하는 영역이 드레인 영역으로 되고, 제2 투명 도전층 108b, 또는 제1 산화물 반도체층 112a가 제2 투명 도전층 108b과 접하는 영역이 소스 영역으로 된다.
구동 트랜지스터 126의 제2 투명 도전층 108b는, 제1 산화물 반도체층 112a과, 제1 공통 배선 136a 및 제2 공통 배선 136b과 전기적으로 접속된다. 제1 공통 배선 136a는, 제1 게이트 전극 104a과 동일층 구조로 마련되고, 제2 공통 배선 136b는, 선택 트랜지스터 124와 전기적으로 접속되는 데이터 신호선 134와 동일층 구조로 마련된다. 제1 공통 배선 136a과 제2 투명 도전층 108b는, 제1 절연층 106에서 마련된 제1 컨택트 홀 117a를 통해 전기적으로 접속된다. 제2 공통 배선 136b는, 제2 투명 도전층 108b의 상면과 직접 접하고 있다.
제1 절연층 106은, 예를 들면, 기판 102 측에서, 제1 질화 실리콘 막 141a, 제1 산화 실리콘 막 140a가 적층된 구조를 가진다. 제2 절연층 114는, 제1 산화물 반도체층 112a의 측에서, 제2 산화 실리콘 막 140b, 제2 질화 실리콘 막 141b가 적층된 구조를 가진다.
구동 트랜지스터 126은, 제1 산화물 반도체층 112a가 제1 게이트 전극 104a 및 제2 게이트 전극 116a과 중첩하는 영역에 채널이 형성된다. 따라서, 제1 산화물 반도체층 112a는 채널이 형성되는 영역에서, 산화 실리콘 막 140a, 140b과 접하여 마련된다. 제1 산화물 반도체층 112a는, 절연성을 가지는 산화물의 막과 접하여 마련되는 것으로 산소 결손의 생성이 억제된다. 산화 실리콘 막 140a, 140b는, 제1 산화물 반도체층 112a에서 산소를 뽑아 내지 않도록 산소 결손이 없는 것이 바람직하고, 오히려 산소를 과잉으로 포함하는 것이 바람직한 것으로 여겨진다. 산소를 과잉으로 포함하는 산화 실리콘 막 140a, 140b는, 제1 산화물 반도체층 112a에 대한 산소의 공급 근원이 될 수 있기 때문이다. 여기서, 산소를 과잉으로 포함하는 산화 실리콘 막으로는, 화학양론적 조성에 대해 산소를 다량 포함하는 것을 포함하고, 또한, 격자내에 산소를 포함하는 경우도 있을 수 있는 것으로 한다. 덧붙여, 제1 절연층 106 및 제2 절연층 114는, 산화 실리콘 막에 대신하여 산 질화 실리콘 막, 산화 알루미늄 막을 적용할 수 있다.
구동 트랜지스터 126은, 평탄화층 142에 의해 덮힌다. 평탄화층 142는, 예를 들면, 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 폴리아미드 수지 등의 유기 수지 재료에 의해 형성된다. 평탄화층 142는, 제조 단계에서, 유기 수지 재료의 전구체를 포함하는 조성물을 도포했을 때에, 도막의 레벨링 작용에 의해 표면이 평탄화된다. 평탄화층 142는, 다른 형태로서, 산화 실리콘 막 등의 무기 절연막을 플라스마 CVD 법 등으로 성막한 후, 화학적 기계 연마(CMP)에 의해 표면이 평탄화된 것으로도 될 수 있다.
평탄화층 142와 제2 절연층 114에는 개구부 144가 마련된다. 이러한 개구부 144에 겹쳐서 유기 EL 소자 130의 음극인 제1 전극 146이 배치된다. 유기 EL 소자 130은, 적어도 개구부 144의 영역에 복수의 층을 적층하는 것에 의해 형성된다.
본 실시 형태에 있어서, 구동 트랜지스터 126은 듀얼 게이트 구조를 가지고 있는 것으로 전류 구동 능력이 향상한다. 그 때문에, 유기 EL 소자 130을 구동하기에 알맞고 충분한 전류를 공급할 수 있다. 만일, 유기 EL 소자의 동작점이 변동했다고 하더라도, 동작점의 변동에 따라 정전류 구동을 할 수 있다.
2-2-2. 선택 트랜지스터
선택 트랜지스터 124는, 제1 실시 형태에서 나타낸 트랜지스터 100a과 같은 구성을 가진다. 즉, 선택 트랜지스터 124는, 제1 게이트 전극 104b, 제1 절연층 106, 제2 산화물 반도체층 112b, 제2 절연층 114, 제2 게이트 전극 116b가 적층된 구조를 가진다. 선택 트랜지스터 124는, 제2 산화물 반도체층 112b가 제1 게이트 전극 104b 및 제2 게이트 전극 116b과 중첩하는 영역에 채널이 형성된다. 제1 절연층 106과 제2 산화물 반도체층 112b 사이에서, 제3 투명 도전층 108c 및 제4 투명 도전층 108d가 마련된다. 제3 투명 도전층 108c 및 제4 투명 도전층 108d는, 제2 산화물 반도체층 112b과 접하여 마련되는 것으로, 소스 영역, 드레인 영역으로서 기능한다. 제3 투명 도전층 108c과 제4 투명 도전층 108d는, 평면시에 있어서 제1 게이트 전극 104b 및 제2 게이트 전극 116b를 양측으로부터 사이에 두도록 마련된다.
제3 투명 도전층 108c는, 데이터 신호선 134와 전기적으로 접속된다. 데이터 신호선 134는, 제1 실시 형태에서 말하는 투명 도전층 108과 산화물 반도체층 112 사이에서 마련되는 배선층 110과 동일층 구조로 마련된다. 데이터 신호선 134는, 제3 투명 도전층 108c의 상면과 직접 접하고 있다. 또한, 산화물 반도체층 112b는, 데이터 신호선 134가 배설되는 영역까지 연장되어, 데이터 신호선 134를 가리도록 마련된다. 데이터 신호선 134는, 제3 투명 도전층 108c과 직접 접촉하고 있는 것으로, 컨택트 홀을 통해 접속되는 경우와 비교해 접촉 면적이 증대되므로, 접촉 저항을 저감할 수 있다. 또한, 데이터 신호선 134는, 상면 및 측면이 제2 산화물 반도체층 112b으로 덮이는 것으로, 제조 공정에 있어서 산화성 분위기 및 환원성 분위기에 노출되지 않는 것으로 된다. 그 때문에 데이터 신호선 134는, 표면의 고저항화를 억제할 수 있게 된다.
2-2-3. 용량 소자
용량 소자 128은, 제1 용량 전극 160a, 제1 절연층 106, 제4 투명 도전층 108d, 제2 용량 전극 160b가 적층된 구조를 가진다. 제1 용량 전극 160a는 제1 게이트 전극 104와 동일층 구조로 형성되고, 제2 용량 전극 160b는 데이터 신호선 134와 동일층 구조로 형성된다. 제4 투명 도전층 108d는, 제2 용량 전극 160b과 전기적으로 접속된 상태에 있으므로, 실질적으로 용량 소자 128의 다른 쪽의 전극으로서 기능한다.
제2 용량 전극 160b의 상층 측에는 제2 산화물 반도체층 112b, 제2 절연층 114가 마련된다. 제2 용량 전극 160b는, 제2 절연층 114 및 제2 산화물 반도체층 112b를 관통하는 제2 컨택트 홀 117b를 통해 제2 게이트 전극 116과 전기적으로 접속된다.
2-2-4. 유기 EL 소자
유기 EL 소자 130은, 기판 102의 측에서, 음극에 해당하는 제1 전극 146, 전자 수송층 148, 전자 주입층 150, 발광층 152, 정공 수송층 154, 정공 주입층 156, 양극에 해당하는 제2 전극 158이 적층된 구조를 가진다. 여기서, 유기 EL 소자 130은, 적층 순서가 기판 102에 근접한 양극 측에서, 정공 수송층, 발광층, 전자 수송층, 음극으로 차례차례 적층되는 구조를 순적층 구조라고 부르지만, 본 실시 형태와 관계되는 유기 EL 소자 130은 기판 102에 근접한 음극 측에서 전자 수송층, 발광층, 정공 수송층 등이 적층되는 구조를 가지므로 역적층 구조라고도 불린다. 본 실시 형태에 있어서는, 구동 트랜지스터 126이 n 채널형이므로, 유기 EL 소자가 순적층 구조인 경우, 소스가 양극과 접속하는 것과 된다. 그 경우 구동 트랜지스터의 드레인 전류는 유기 EL 소자의 특성 변동에 의해 변화해 버리는 것이 문제가 된다. 그렇지만, 본 실시 형태에서와 같이, 유기 EL 소자를 역적층 구조로 하면, n 채널형의 구동 트랜지스터는 드레인이 유기 EL 소자의 음극과 접속되므로, 드레인 전류가 유기 EL 소자의 특성 변동의 영향을 받기 어려운 회로 구성으로 할 수 있다.
평탄화층 142의 상면과, 평탄화층 142 및 제2 절연층 114에서 마련된 개구부 144에는, 전자 수송층 148, 전자 주입층 150, 발광층 152, 정공 수송층 154, 정공 주입층 156, 양극인 제2 전극 158이 적층된다. 이러한 적층체와, 음극에 해당하는 제1 전극 146이 겹치는 영역이 유기 EL 소자 130의 발광 영역이 된다.
본 실시 형태와 관계되는 유기 EL 소자 130은, 기판 102 측에 빛을 출사하는, 소위 바텀 에미션형이다. 이하, 유기 EL 소자 130을 구성하는 각층을 상세하게 설명한다.
2-2-4-1. 음극
유기 EL 소자의 음극 재료로서는, 종래, 알루미늄·리튬 합금(AlLi), 마그네슘·은합금(MgAg) 등의 재료가 이용되고 있었다. 그러나, 이러한 재료는, 대기 중의 산소나 수분의 영향을 받아 열화되기 쉬워, 취급이 곤란한 재료이다. 또한, 이러한 음극 재료는 금속 재료이므로, 역적층 구조로, 또한, 바텀 에미션형의 유기 EL 소자를 구성하는 것에 있어서 적합하지 않다.
본 실시 형태와 관계되는 유기 EL 소자 130은, 음극인 제1 전극 146을 투명한 도전막으로 형성하는 것으로, 바텀 에미션형의 구조를 실현하고 있다. 구체적으로는, 구동 트랜지스터 126의 제1 투명 도전층 108a가 유기 EL 소자 130의 영역까지 확장되는 것으로, 음극인 제1 전극 146으로서 기능하는 층이 마련된다. 이러한 구조로 하는 것으로, 구동 트랜지스터 126과 유기 EL 소자 130을 전기적으로 접속하기 위한 구조가 간략화된다. 예를 들면, 구동 트랜지스터와 유기 EL 소자 사이에서 층간 절연층이 개재하고 있으면, 컨택트 홀을 마련하여 양자를 접속할 필요가 있지만, 본 실시 형태와 관계되는 화소 122a의 구조에 의하면, 컨택트 홀을 필요로 하지 않고 완료된다.
음극인 제1 전극 146은, 제1 투명 도전층 108a과 같은 도전막으로 형성된다. 제1 투명 도전층 108a는, 전도성을 가지는 금속 산화물 재료, 금속 질화물 재료, 금속 산 질화물 재료로 형성된다. 이러한 재료에 의한 도전막은, 밴드 갭이 2.8eV 이상, 적절하게는 3.0eV 이상이므로, 가시광선 대역의 빛을 거의 투과한다. 그 때문에, 유기 EL 소자 130의 빛 출사면측의 전극으로서 이용할 수 있게 된다.
음극에 해당하는 제1 전극 146의 상층에는, 구동 트랜지스터 126으로부터 연재(延在)하는 산화물 반도체층 112a가 마련될 수 있다. 산화물 반도체층 112a는, 밴드 갭이 3eV 이상이므로, 가시광선에 대해 투광성을 갖는다. 또한, 후술되는 것처럼, 본 실시 형태에 있어서 전자 수송층 148은, 금속 산화물으로 형성된다. 그 때문에, 전자 수송층 148과 동일 또는 동종의 재료인 제1 산화물 반도체층 112a가 음극에 해당하는 제1 전극 146 사이에서 개재하는 것으로, 전자 주입 장벽이 형성되지 않도록 할 수 있다. 다시 말해, 구동 트랜지스터 126의 채널 영역에서 연장하는 산화물 반도체층 112a를, 음극에 해당하는 제1 전극 146과 접하는 전자 수송층 148의 일부로서 이용할 수 있다.
2-2-4-2. 전자 수송층
전자 수송층 148은, 금속 산화물 재료를 이용하여 형성된다. 금속 산화물 재료로서는, 제1 실시 형태에서 말한 것과 같은, 3원계 산화물 재료, 3원계 산화물 재료, 2원계 산화물 재료 및 일원계 산화물 재료가 적용된다. 이러한 금속 산화물 재료는, 아몰퍼스의 형태일 수 있고, 결정질의 형태일 수도 있고, 혹은 아몰퍼스와 결정질 상의 혼합 상의 형태일 수도 있다. 예를 들면, 전자 수송층 148은, 인듐 산화물, 아연 산화물, 갈륨(Ga) 산화물, 주석(Sn) 산화물로부터 선택된 일종 또는 복수종을 포함하는 것으로 구성된다. 이러한 금속 산화물 재료는 가시광선을 흡수하지 않고 투명할 필요가 있으므로, 밴드 갭은 3.0eV 이상인 것이 요구될 수 있다. 게다가 전자 수송층 148은, 가능한 한 막두께를 크게 하는 것으로, 음극과 양극의 합선을 방지할 수 있다. 이와 같은 전자 수송층 148은, 스퍼터링 법, 진공 증착 법, 도포 법 등에 의해 제작할 수 있다. 전자 수송층 148은, 이러한 성막 방법에 의해, 50nm~1000nm의 막두께로 제작된다.
덧붙여, 전자 수송층 148의 캐리어 농도는, 산화물 반도체층 112a의 캐리어 농도의 1/10 이하, 적절하게는 1/100 이하인 것이 바람직하다. 다시 말해, 산화물 반도체층 112a가 전자 수송층 148과 접하는 영역에 있어서의 캐리어 농도는, 전자 수송층 148의 캐리어 농도에 대해 10배 이상, 적절하게는 100배 이상인 것이 바람직하다. 구체적으로는, 전자 수송층 148의 캐리어 농도가 1013~1017/cm3인 것에 대해 산화물 반도체층 112a의 캐리어 농도는 1015~1019/cm3의 범위에 있고, 쌍방의 캐리어 농도의 차이는 위에서 설명한 바와 같이 1자리수 이상, 적절하게는 2자리수 이상 차이가 있는 것이 바람직하다. 산화물 반도체층 112a는, 1015~1019/cm3의 캐리어 농도를 가지는 것으로, 구동 트랜지스터 126과 유기 EL 소자 130과의 전기적인 접속에 있어서 저항 손실을 저감하고, 구동 전압의 상승을 억제할 수 있다. 전자 수송층 148은, 캐리어 농도가 1020/cm3 이상이 되면, 발광층 152에 있어서의 여기 상태가 실활(失活) 하여 발광효율을 저하시켜 버린다. 한편, 전자 수송층 148의 캐리어 농도가 1013/cm3 미만이면, 발광층 152에 공급되는 캐리어가 저감되어 충분한 휘도를 얻을 수 없다. 이와 같이, 구동 트랜지스터 126으로부터 연재하는 산화물 반도체층 112a를 전자 수송층 148과 접하여 마련함과 동시에, 쌍방의 캐리어 농도를 다르게 하는 것으로, 구동 전압의 상승을 막고 유기 EL 소자 130의 발광효율을 높일 수 있다.
2-2-4-3. 전자 주입층
유기 EL 소자에 있어서, 전자 주입층은, 음극에서 전자 수송 재료까지 전자를 주입하기 위한 에너지 장벽을 작게 하기 위해서 이용된다. 본 실시 형태에서는, 산화물 반도체로 형성되는 전자 수송층 148에서 발광층 152로 전자가 주입되기 쉬워 하기 위해서, 전자 주입층 150이 이용된다. 즉, 전자 주입층 150은, 전자 수송층 148과 발광층 152 사이에서 마련된다.
전자 주입층 150은, 유기 재료로 형성되는 발광층 152에게 전자를 주입하기 위해, 일함수가 작은 재료인 것이 바람직하다. 전자 주입층 150은, 칼슘(Ca) 산화물, 알루미늄(Al) 산화물을 포함하는 것으로 구성된다. 전자 주입층 150으로서는, 예를 들면, C12A7(12CaO·7Al2O3) 전자화물(electride)를 이용하는 것이 바람직하다. C12A7 전자화물(electride)는 반도체 특성을 가지고, 고저항으로부터 저저항까지 제어할 수 있고, 일함수도 2.4eV~3.2eV으로 알칼리 금속과 동일한 정도이므로, 전자 주입층 150으로서 매우 적합하게 이용할 수 있다.
C12A7 전자화물(electride)에 의한 전자 주입층 150은, C12A7 전자 화물의 다결정체를 타겟으로 하는 스퍼터링 법으로 제작된다. C12A7 전자화물(electride)은 반도체 특성을 가지므로, 전자 주입층 150의 막두께는 1nm~100nm의 범위로 할 수 있다. 덧붙여, C12A7 전자화물(electride)은, Ca:Al의 몰비가 13:13~11:16의 범위에 있는 것이 바람직하다. 또한, C12A7 전자화물(electride)은, 스퍼터링 법으로 성막되기 때문에 비정질인 것이 바람직하고, 결정성을 가질 수도 있다.
C12A7 전자화물(electride)는, 대기 중에서 안정하므로, 종래로부터 전자 주입층으로서 이용되고 있는 플루오르화 리튬(LiF), 산화 리튬(Li2O), 염화 나트륨(NaCl), 염화 칼륨(KCl) 등의 알칼리 금속 화합물과 비교해하여취급이 간편하다는 이점을 가진다. 이것에 의해, 유기 EL 소자의 제조 공정에 있어서, 건조공기 또는 불활성 기체 내에서 작업을 할 필요가 없게 되고, 제조 조건의 제한이 완화되는 것으로 된다.
또한, C12A7 전자화물(electride)은, 이온화 포텐셜이 크기 때문에, 발광층 152를 사이에 두고 정공 수송층 154와 반대 측에 배치하는 것으로, 정공 블록층으로서 이용할 수 있다. 즉, 전자 수송층 148과 발광층 152 사이에서, C12A7 전자화물(electride)로 형성되는 전자 주입층 150을 마련하는 것으로, 발광층 152에 주입된 정공이 음극인 제1 전극 146의 측으로 관통하는 것을 억제하여 발광효율을 높일 수 있다.
2-2-4-4. 발광층
발광층 152로서는 여러 가지 재료를 이용할 수 있다. 예를 들면, 형광을 발광하는 형광성 화합물, 인광을 발광하는 인광성 화합물을 이용할 수 있다.
예를 들면, 청색계의 발광재료로서, N, N'-비스[4-(9H-카르바졸-9-일) 페닐]-N, N'-디페닐스틸벤-4,4'-디아민(YGA2S), 4-(9H-카르바졸-9-일) -4'-(10-페닐-9-안트릴) 트리페닐아민(YGAPA) 등을 이용할 수 있다. 녹색계의 발광재료로서는, N-(9,10-디페닐-2-안트릴)-N, 9-디페닐-9H-카르바졸-3-아민(2PCAPA), N-[9,10-비스(1,1'-비페닐-2-일) -2-안트릴]-N, 9-디페닐-9H-카르바졸-3-아민(2PCABPhA), N-(9,10-디페닐 -2-안트릴)-N,N',N'-트리페닐-1,4-페닐렌디아민(2DPAPA), N-[9,10-비스(1,1'-비페닐-2-일)-2-안트릴]-N,N',N'-트리페닐-1,4-페닐렌디아민(2DPABPhA), N-[9,10-비스(1,1'-비페닐-2-일)]-N-[4-(9H-카르바졸-9-일)페닐]-N-페닐안트라센-2-아민(2YGABPhA),N,N,9-트리페닐안트라센-9-아민(DPhAPhA) 등을 이용할 수 있다. 적색계의 발광재료로서는, N,N,N',N'-테트라키스(4-메틸페닐) 테트라센-5,11-디아민(p-mPhTD), 7,13-디페닐-N,N,N',N'-테트라키스(4-메틸페닐)아세나프토[1,2-a]플르오란텐-3,10-디아민(p-mPhAFD) 등을 이용할 수 있다. 또한, 비스[2-(2'-벤조[4,5-α]티에닐)피리디나토-N,C3']이리듐(III)아세틸아세토네이트(Ir(btp)2(acac))와 같은 인광 재료를 이용할 수 있다.
이 밖에도, 발광층 152로서, 공지의 각종 재료를 사용할 수 있다. 발광층 152는, 증착 법, 전사 법, 스핀 코트 법, 스프레이 코트 법, 그라비아 인쇄 법 등에 의해 제작할 수 있다. 발광층 152의 막두께는 적절히 선택될 수 있지, 예를 들면, 10nm~100nm의 범위에서 마련된다.
2-2-4-5. 정공 수송층
정공 수송층 154는, 정공 수송성을 가지는 재료를 이용하여 형성된다. 정공 수송층 154는, 예를 들면, 아릴 아민계 화합물, 카르바졸 기를 포함하는 아민 화합물 및 플루오렌 유도체를 포함하는 아민 화합물 등일 수 있다. 정공 수송층 154는, 예를 들면, 4,4'-비스[N-(나프틸)-N-페닐-아미노]비페닐(α-NPD), N,N'-비스(3-메틸페닐)-(1,1'-비페닐)-4,4'-디아민(TPD), 2-TNATA, 4,4',4"-트리스(N-(3-메틸페닐)N-페닐아미노)트리페닐아민(MTDATA), 4,4'-N,N'-디카르바졸비페닐(CBP), 4,4'-비스[N-(9,9-디메틸플루오렌-2-일)-N-페닐아미노]비페닐(DFLDPBi), 4,4'-비스[N-(스피로-9,9'-비플루오렌-2-일)-N-페닐아미노]비페닐(BSPB), 스피로-NPD, 스피로-TPD, 스피로-TAD, TNB 등의 유기 재료가 이용된다.
정공 수송층 154는, 진공 증착 법, 도포 법 등 일반적인 성막 방법에 의해 제작된다. 정공 수송층 154는, 이러한 성막 방법에 의해, 10nm~500nm의 막두께로 제작된다. 덧붙여, 정공 수송층 154는 생략될 수도 있다.
2-2-4-6. 정공 주입층
정공 주입층 156은, 유기층에 대해 정공 주입성이 높은 물질을 포함한다. 정공 주입성이 높은 물질로서는, 몰리브덴 산화물이나 바나듐 산화물, 루테늄 산화물, 텅스텐 산화물, 망간 산화물 등의 금속 산화물을 이용할 수 있다. 또한, 프타로시아닌(H2Pc), 구리(II)프타로시아닌(약칭: CuPc), 바나딜프탈로시아닌(VOPc), 4,4',4''-트리스(N,N-디페닐아미노)트리페닐아민(TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐아미노] 트리페닐아민(MTDATA), 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노] 비페닐(DPAB), 4,4'-비스(N-{4-[N'-(3-메틸페닐)-N'-페닐아미노]페닐}-N-페닐 아미노) 비페닐(DNTPD), 1,3,5-트리스[N-(4-디페닐아미노페닐)-N-페닐아미노] 벤젠(DPA3B), 3-[N-(9-페닐카르바졸-3-일)-N-페닐아미노]-9-페닐카르바졸(PCzPCA1), 3,6-비스[N-(9-페닐카르바졸-3-일)-N-페닐 아미노]-9-페닐카르바졸(PCzPCA2), 3-[N-(1-나프틸)-N-(9-페닐카르바졸-3-일)아미노]-9-페닐카르바졸(PCzPCN1), 2,3,6,7,10,11-헥사시아노-1,4,5,8,9,12-헥사아자트리페닐렌(HAT-CN) 등의 유기 화합물을 이용할 수 있다.
이와 같은 정공 주입층 156은, 진공 증착 법, 도포 법 등 일반적인 성막 방법에 의해 제작된다. 정공 주입층 156은, 이러한 성막 방법에 의해, 1nm~100nm의 막두께로 제작된다.
2-2-4-7. 양극
양극에 해당하는 제2 전극 158은, 일함수가 큰 (구체적으로는 4.0eV 이상) 금속, 합금, 전도성 화합물로 제작된다. 양극에 해당하는 제2 전극 158에는, 예를 들면, 산화 인듐주석(ITO), 산화 인듐 아연(IZO), 산화 텅스텐 및 산화 아연을 함유한 산화 인듐(IWZO) 등이 이용된다. 이러한 전도성 금속 산화물 재료가 이용되는 양극에 해당하는 제2 전극 158은, 진공 증착 법, 스퍼터링 법에 의해 제작된다. 본 실시 형태에 있어서, 유기 EL 소자 130은 바텀 에미션형이기 때문에, 양극에 해당하는 제2 전극 158은 빛 반사성을 가지고 있거나, 빛 반사 면을 가지고 있는 것이 바람직하다. 산화 인듐주석(ITO), 산화 인듐 아연(IZO) 등의 전도성 금속 산화물의 피막은 투광성을 가지므로, 정공 주입층 156과 반대측의 면에, 알루미늄(Al), 은(Ag) 등의 금속막이 적층되어 있을 수 있다. 덧붙여, 도 8, 도 9a 및 도 9b에서는 생략되고 있지만, 양극에 해당하는 제2 전극 158의 상층에는, 산소(O2)나 수분(H2O)의 투과를 차단하는 패시베이션(passivation) 층이, 표시 영역 121의 대략 전체면에 마련되어 있을 수 있다.
이와 같이, 본 실시 형태에 의하면, n 채널형의 전도성을 나타내는 구동 트랜지스터 126과 유기 EL 소자 130이 전기적으로 접속된 화소 122a를 실현할 수 있다. 이 경우에, 유기 EL 소자 130은, 음극인 제1 전극 146 측에서 전자 수송층 148, 전자 주입층 150, 발광층 152, 정공 수송층 154, 정공 주입층 156 등이 적절히 적층된 역적층 구조를 적용할 수 있다. 음극인 제1 전극 146으로서, 알칼리 금속 재료를 사용하지 않고 완료되므로, 표시장치의 신뢰성을 높일 수 있다. 게다가 하층 측에 배치되는 전자 수송층 및 전자 주입층을 무기 절연 재료로 형성하는 것으로, 이러한 것 상에 유기층을 형성하더라도 변질 등에 의한 특성 열화가 억제되므로, 유기 EL 소자 130의 특성의 안정화를 도모할 수 있다.
2-3. 트랜지스터의 구조
도 9a 및 도 9b에서 나타낸 것처럼, 본 실시 형태와 관계되는 화소 122a의 구조는, 양극 158이 구동 트랜지스터 126 및 선택 트랜지스터 124의 전면을 가리는 구조가 된다. 그리고, 구동 트랜지스터 126 및 선택 트랜지스터 124는, 채널이 형성되는 산화물 반도체층 112가, 제1 게이트 전극 104와 제2 게이트 전극 116 사이에 형성된 듀얼 게이트 구조를 가지고 있다.
한편, 도 10a는 바텀 게이트 형태의 트랜지스터 300을 나타내고, 기판 302상에, 게이트 전극 304, 제1 절연층 306, 제1 투명 도전층 308a, 제2 투명 도전층 308b, 제1 배선 310a, 제2 배선 310b, 산화물 반도체층 312, 제2 절연층 314, 평탄화층 342, 양극 358이 적층된 단면 구조를 가진다. 이러한 바텀 게이트 형태의 트랜지스터 300에서는, 백채널 측(산화물 반도체층 312의 양극 358측)이, 양극 358의 영향을 받기가 쉬워진다. 구체적으로는, 양극 358의 전위가 정(正)이고, 산화물 반도체층 312와, 제2 절연층 314의 계면(백채널 계면)과, 양극 358과의 간격이 개략 3μm~5μm 정도가 되므로, 산화물 반도체층 312의 백채널 측에 정전하가 축적되기가 쉬워진다. 백채널 측에 정전하가 축적되면, 트랜지스터 300의 역치 전압은 마이너스 측으로 시프트하게 되는 (노멀리-오프가 됨) 문제를 가진다.
이러한 현상을, 도 10b를 참조하여, 표시장치의 구동 방법에 기초하여 설명한다. 표시장치의 구동시에는, 도 10b에서 나타낸 것처럼, 1 프레임 기간 Tf에 대해, 유기 EL 소자를 구동하는 트랜지스터 300의 게이트 전극 304에 온 전압 Vgon가 인가되는 기간 Tg는 매우 짧다(Tf> Tg). 트랜지스터 100의 게이트에 정(正)의 온 전압 Vgon가 인가되는 이외의 기간(Tf-Tg)은, 게이트 전극 304에 음의 오프 전압 Vgoff가 인가되고 있다. 한편, 양극 358에는, 정상적으로 정의 일정 전압(VDD)가 인가되고 있다. 이 때문에, 양극 358과 게이트 전극 304에서 발생하는 전계에 의해, 제2 절연막 314 및 평탄화 막 342 전체의 전하가 드리프트되고, 정의 전하가 백채널 측에 축적되게 된다.
이러한 불편을 해소하려면, 본 실시 형태에서 나타낸 것처럼, 산화물 반도체층 112의 하층측 및 상층 측에 게이트 전극을 마련하는 구성으로 하는 것이 바람직하다. 이 경우에, 제2 게이트 전극 116은, 접지하여 일정 전위로 하거나, 또는 제1 게이트 전극 104와 동전압을 주는 것으로, 백채널 측의 전위를 안정화할 수 있다.
도 11a는, 트랜지스터 100a의 한 종류로서, 하층의 제1 게이트 전극 104와 상층의 제2 게이트 전극 116이, 소스·드레인 전극과 같은 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 양방과 중첩한 구조를 나타낸다. 제1 게이트 전극 104의 채널 장방향(長方向)의 폭 Wbottom는, 제1 투명 도전층 108a 및 제2 투명 도전층 108b과 폭 Wov1만큼 중첩하고, 제2 게이트 전극 116의 채널 장방법(長方法)의 폭 Wtop는, 제1 투명 도전층 108a 및 제2 투명 도전층 108b과 폭 Wov2만큼 중첩하고 있다. 이와 같이, 제1 게이트 전극 104와 제2 게이트 전극 116이, 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 일부와 중첩하는 것으로, 산화물 반도체층 112의 채널 영역은 외부 전계로부터 실질적으로 차폐되는 것으로 된다. 이것에 의해, 양극 158이 트랜지스터 100의 전면을 가리도록 배치되었다고 하더라도, 양극 158로부터의 전계의 영향을 받지 않도록 할 수 있다. 그리고, 트랜지스터 100a의 역치 전압이 시간의 경과와 함께 변동하는 것을 방지할 수 있다.
도 11b는, 트랜지스터 100a의 한 종류로서, 상층의 제2 게이트 전극 116이, 소스·드레인 전극과 같은 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 양방과 중첩하고, 제1 게이트 전극 104는 제1 투명 도전층 108a 및 제2 투명 도전층 108b과 오버랩하지 않는 구조를 나타낸다. 제2 게이트 전극 116의 채널 장방법의 폭 Wtop는, 제1 투명 도전층 108a 및 제2 투명 도전층 108b과 폭 Wov2만큼 중첩하고 있다. 한편, 제1 게이트 전극 104의 채널 장방향의 폭 Wbottom는, 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 간격보다 좁고, 폭 Woff만큼 오프셋되어 있다. 이와 같이, 적어도 제2 게이트 전극 116이, 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 일부와 중첩하고 있는 것으로, 산화물 반도체층 112의 채널 영역은 양극 158의 전계에서 실질적으로 차폐되는 것으로 된다. 따라서, 트랜지스터 100a의 역치 전압이 시간의 경과와 함께 변동하는 것을 방지할 수 있다. 즉, 제2 게이트 전극이 산화물 반도체층과 중첩하는 면적은, 제1 게이트 전극이 산화물 반도체층과 중첩하는 면적보다 크게 되고 있고, 이것에 의해 백채널 측에 축적될 수 있는 전하의 영향을 차폐할 수 있다. 다시 말해, 평면시에 있어서, 제1 게이트 전극 104와 제2 게이트 전극 116을 중첩하여 배치함과 동시에, 제2 게이트 전극 116이 제1 게이트 전극 104를 가리도록 마련하는 것으로, 백채널 측에 축적될 수 있는 전하의 영향을 차폐할 수 있다.
덧붙여, 리소그래피 공정에 있어서의 포토마스크의 얼라이먼트 정밀도를 고려하면, 제1 게이트 전극 104의 폭 Wbottom보다 제2 게이트 전극 Wtop의 폭을 크게 하는 것이 바람직하다(Wtop> Wbottom). 즉, 하층의 제1 게이트 전극 104보다 상층의 제2 게이트 전극 116의 폭을 넓게 하는 것에 의해, 리소그래피 공정에 있어서의 포토마스크의 얼라이먼트 정밀도에 여유를 갖게 할 수 있으므로, 산화물 반도체층 112에서 형성되는 채널 영역을 제2 게이트 전극 116에 의해 확실히 가릴 수 있다.
2-4. 표시장치의 제조 방법
본 발명의 일 실시 형태와 관계되는 표시장치 120의 제조 방법의 일례를 설명한다. 덧붙여, 이하의 설명에서는, 제1 실시 형태에서 말하는 트랜지스터 100a의 제조 방법과 관계되는 설명과 중복하는 부분은 적절히 생략하여, 상이한 부분에 대해서 말한다.
도 12 및 도 13a 및 도 13b는, 기판 102의 상에 제1 게이트 전극 104a, 104b, 제1 용량 전극 160a, 제1 공통 배선 136a를 형성하는 단계 및 제1 절연층 106을 형성하는 단계를 나타낸다. 덧붙여, 도 12는 화소 122a에 해당하는 영역의 평면도를 나타내고, 도 13a는 A1-A2 선에 대응하는 단면도, 도 13b는 B1-B2 선에 대응하는 단면도를 나타낸다.
도 12, 도 13a 및 도 13b에서 나타낸 것처럼, 제1 게이트 전극 104a, 104b과 같은 도전막에 의해, 제1 공통 배선 136a, 제1 용량 전극 160a가 형성된다. 이 때문에, 제1 게이트 전극 104a과 게이트 신호선 132a은, 동일한 층에서 형성된 도전막에 의한 연속하는 하나의 패턴으로서 형성된다. 이와 같이, 제1 공통 배선 136a과 제1 용량 전극 160a는, 동일한 층에서 형성된 도전막에 의한 연속하는 하나의 패턴으로서 형성된다.
제1 게이트 전극 104a, 104b, 제1 공통 배선 136a, 제1 용량 전극 160a의 상층 측에는, 제1 절연층 106이 형성된다. 예를 들면, 제1 절연층 106은, 기판 102 측에서, 질화 실리콘 막 141a과 산화 실리콘 막 140a가 적층되어 형성된다. 질화 실리콘 막 141a는, 플라스마 CVD 법에 의해, SiH4, NH3, N2 등의 가스를 소스 가스로서 이용하여 성막된다. 산화 실리콘 막도 이와 같이, 플라스마 CVD 법에 의해, SiH4, N2O, Si(OC2H5)4(테트라에톡시실란), Si(OCH3)4(테트라메톡시실란) 등을 적절히 이용하여 성막된다. 이와 같은 제1 절연층 106은, 기판 102의 대략 전체면에 성막된다.
도 14a 및 도 14b는, 제1 절연층 106의 상층에, 제2 도전막 107, 제3 도전막 109를 성막하고, 그 위에 다계조 마스크를 사용하여 레지스터 마스크 207a, 207b, 207c, 207d를 형성하는 단계를 나타낸다. 덧붙여, 도 14a에서 나타낸 것처럼, 제1 절연층 106에서는, 제1 공통 배선 136a를 노출시키는 제1 컨택트 홀 117a가 미리 형성되어 있다. 레지스터 마스크 207a, 207b, 207c, 207d는, 제3 도전막 109에 의해 제2 공통 배선 136b(도 14a), 데이터 신호선 134(도 14b)가 형성되는 영역의 막두께가, 다른 영역의 막두께보다 두꺼워지도록 형성되어 있다. 제2 도전막 107은 투명한 도전재료로 형성되고, 제3 도전막 109는 금속 재료로 형성된다.
도 15, 도 16a 및 도 16b는, 레지스터 마스크 207a, 207b, 207c, 207d를 이용하여 제3 도전막 109 및 제2 도전막 107을 에칭한 상태를 나타낸다. 도 15는, 이 단계의 화소 122a에 해당하는 영역의 평면도를 나타내고, 도 16a는 A1-A2 선에 대응하는 단면도, 도 16b는 B1-B2 선에 대응하는 단면도를 나타낸다.
제1 절연층 106의 위에, 제1 투명 도전층 108a, 제2 투명 도전층 108b, 제3 투명 도전층 108c, 제4 투명 도전층 108d가 형성된다. 제1 투명 도전층 108a 및 제2 투명 도전층 108b는, 일단부가 제1 절연층 106을 통해 제1 게이트 전극 104a과 겹치도록 형성되고, 제3 투명 도전층 108c 및 제4 투명 도전층 108d는 일단부가 제1 절연층 106을 통해 제1 게이트 전극 104b과 겹치도록 형성된다. 제2 투명 도전층 108b의 위에는 제2 공통 배선 136b가 형성된다. 제2 공통 배선 136b는 제2 투명 도전층 108b의 상면에 형성된다. 이러한 형태에 의해, 제1 공통 배선 136a, 제2 투명 도전층 108b 및 제2 공통 배선 136b는 전기적으로 접속된 상태가 된다.
제2 용량 전극 160b는, 제4 투명 도전층 108d의 상면을 접하여 형성된다. 제2 용량 전극 160b는, 제4 투명 도전층 108d 및 제1 절연층 106을 통해 제1 용량 전극 160a과 적어도 일부의 영역이 겹치도록 배치된다. 제1 절연층 106을 통해 제1 용량 전극 160a과 제2 용량 전극 160b가 겹치는 영역에 용량 소자 128이 형성된다.
데이터 신호선 134는, 제3 도전막 109로부터 형성된다. 데이터 신호선 134는, 제3 투명 도전층 108c의 상면을 접하여 형성된다. 이러한 형태에 의해, 제3 투명 도전층 108c과 데이터 신호선 134는 전기적으로 접속된 상태가 된다. 제3 투명 도전층 108c는 데이터 신호선 134를 따라 마련되는 것으로 확실하게 전기적으로 접속된 상태가 된다.
또한, 제2 공통 배선 136b의 단부는, 제2 투명 도전층 108b의 단부보다 내측에 배치된다. 이것에 의해, 제2 투명 도전층 108b과 제2 공통 배선 136b를 적층하더라도, 단차부가 계단 모양으로 형성되므로, 후의 공정에서 형성되는 산화물 반도체층 112, 제2 절연층 114의 단차 피복성을 양호한 것으로 할 수 있다. 이와 같이, 데이터 신호선 134의 단부는, 제3 투명 도전층 108c의 단부보다 내측에 배치되고, 제2 용량 전극 160b의 단부는 제4 투명 도전층 108d의 단부보다 내측에 배치되므로, 상층 측에 형성되는 산화물 반도체층 112 및 제2 절연층 114의 단차 피복성을 양호한 것으로 할 수 있다.
도 17, 도 18a 및 도 18b는, 산화물 반도체층 112, 제2 절연층 114, 제4 도전막 115를 형성하는 단계를 나타낸다. 도 17은, 이 단계의 화소 122a에 해당하는 영역의 평면도를 나타내고, 도 18a는 A1-A2 선에 대응하는 단면도, 도 18b는 B1-B2 선에 대응하는 단면도를 나타낸다.
제1 산화물 반도체층 112a는, 제1 투명 도전층 108a 및 제2 투명 도전층 108b의 대략 전체면을 가리도록 형성된다. 또한, 제2 산화물 반도체층 112b는, 제3 투명 도전층 108c 및 제4 투명 도전층 108d의 대략 전체면을 가리도록 형성된다. 제1 산화물 반도체층 112a 및 제2 산화물 반도체층 112b는, 산화물 반도체를 타겟으로서 이용하여 스퍼터링 법에 의해 성막된 후, 리소그래피 공정을 거쳐 상기의 것과 같은 소정의 형상으로 형성된다. 제1 산화물 반도체 112a는, 제1 투명 도전층 108a 및 제2 투명 도전층 108b과 접하여 형성되고, 제2 산화물 반도체층 112b는 제3 투명 도전층 108c 및 제4 투명 도전층 108d과 접하여 형성되는 것으로, 전기적으로 접속된 상태가 된다.
제1 산화물 반도체층 112a 및 제2 산화물 반도체층 112b의 상층에 제2 절연층 114가 형성된다. 제2 절연층 114는, 예를 들면, 산화물 반도체층 112 측에서, 제2 산화 실리콘 막 140b, 제2 질화 실리콘 막 141b가 적층된다. 이것에 의해, 산화물 반도체층 112의 하층 측에 제1 산화 실리콘 막 140a, 상층 측에 제2 산화 실리콘 막 140b가 형성된다. 산화물 반도체층 112는, 산화물계의 절연막에 의해 상이에 형성되는 것으로, 산소 결손에 의한 결함(도너 준위)이 생성되는 것이 억제된다.
게다가 산화 실리콘 막 140a, 140b는, 제1 산화물 반도체층 112a에서 산소를 뽑아 내지 않도록 산소 결손이 없는 것이 바람직하고, 오히려 산소를 과잉으로 포함하는 것이 바람직한 것으로 된다. 제2 절연층 114를 성막한 후, 250도~400도의 열처리를 하는 것으로, 제1 산화 실리콘 막 140a, 제2 산화 실리콘 막 140b으로부터 제1 산화물 반도체층 112a 및 제2 산화물 반도체층 112b으로 산소를 확산시킬 수 있다. 이러한 열처리에 의해, 임시로, 산화물 반도체층 112에 산소 결손이 포함되어 있어도, 산화 실리콘 막 140으로부터 확산된 산소에 의해, 산소 결손을 보상하여, 도너 준위로 되는 결함을 소멸시킬 수 있으므로 고저항화를 도모할 수 있다.
제2 절연층 114에서는, 제2 용량 전극 160b과 겹치는 영역에 제2 컨택트 홀 117b가 형성된다. 그 후, 제4 도전막 115가 형성된다. 제4 도전막 115는, 제1 도전막 103과 동일하게 형성된다.
도 19, 도 20a 및 도 20b는, 제2 게이트 전극 116을 형성하는 단계를 나타낸다. 도 19는, 이 단계의 화소 122a에 해당하는 영역의 평면도를 나타내고, 도 20a는 A1-A2 선에 대응하는 단면도, 도 20b는 B1-B2 선에 대응하는 단면도를 나타낸다.
제2 게이트 전극 116은, 제4 도전막을, 리소그래피 공정을 거쳐 에칭 가공하는 것으로 형성된다. 제2 게이트 전극 116a는, 제1 게이트 전극 104a과 겹치는 영역을 포함하도록 형성된다. 또한, 제2 게이트 전극 116b는, 제1 게이트 전극 104b과 겹치는 영역을 포함하도록 형성된다. 이것에 의해, 구동 트랜지스터 126, 선택 트랜지스터 124가 형성된다. 또한, 용량 소자 128은, 제2 컨택트 홀 117b에 의해, 제2 게이트 전극 116a과 전기적으로 접속된다.
도 21a 및 도 21b에서 나타낸 것처럼, 선택 트랜지스터 124, 구동 트랜지스터 126 및 용량 소자 128을 매설하도록 평탄화층 142가 형성된다. 평탄화층 142는, 예를 들면, 아크릴 수지, 폴리이미드 수지, 에폭시 수지, 폴리아미드 수지 등의 유기 수지 재료에 의해 형성된다. 평탄화층 142에서는, 음극인 제1 전극 146과 겹치는 영역에, 제1 산화물 반도체층 112a를 노출시키는 개구부 144가 형성된다. 개구부 144는, 평탄화층 142가 감광성 수지 재료로 형성되는 경우에는, 포토마스크를 이용하여 노광 처리를 하는 것으로 형성된다. 또한, 제2 절연층 114에서는, 평탄화층 142를 형성하기 전에, 미리 개구부 144에 해당하는 영역에 개구부가 형성된다. 혹은, 제2 절연층 114에서는 평탄화층 142에게 개구부 144를 형성하는 단계에서 제1 산화물 반도체층 112a를 노출시키는 개구부가 형성될수도 있다. 평탄화층 142의 개구부 144는, 유기 EL 소자 130을 형성하기 위해서, 내벽면이 테이퍼 형상이 되도록 형성되어 있는 것이 바람직하다.
도 22a 및 도 22b는, 전자 수송층 148 및 전자 주입층 150을 형성하는 단계를 나타낸다. 전자 수송층 148은, 금속 산화물 재료를 이용하여 형성된다. 금속 산화물 재료로서는, 제1 실시 형태로 말한 것과 같은, 4원계 산화물 재료, 3원계 산화물 재료, 2원계 산화물 재료, 또는 일원계 산화물 재료의 스퍼터링 타겟을 이용하여, 스퍼터링 법으로 제작된다. 전자 주입층 150은, C12A7 전자화물(electride)에 의해 제작된다. 전자 주입층 150도 C12A7 전자화물(electride)의 스퍼터링 타겟을 이용하여 스퍼터링 법으로 제작할 수 있다. 이 경우에, 스퍼터링 법은, He(헬륨), Ne(네온), N2(질소), Ar(아르곤), NO(일산화질소), Kr(크립톤) 및 Xe(크세논)로 구성된 군에서 선정된 적어도 하나의 가스종을 이용하여 실시될 수 있다. 전자 수송층 148 및 전자 주입층 150은, 복수의 화소 사이에서 공통으로 이용되는 층이므로, 화소 122a가 배치되는 영역의 대략 전체면에 형성된다.
그 후, 발광층 152, 정공 수송층 154, 정공 주입층 156, 양극인 제2 전극 158을 형성하는 것으로, 도 9a 및 도 9b에서 나타내는 화소의 구조가 형성된다. 발광층 152는, 적색 화소, 녹색 화소, 청색 화소에 대응하여 다른 발광재료를 이용하여 형성된다. 발광층 152에서 출사되는 빛이 백색 발광 스펙트럼을 가지는 경우에는, 각 화소 공통의 층으로서 표시 영역 121의 대략 전체면에 형성될 수 있다. 정공 수송층 154, 정공 주입층 156은, 각 화소에 공통의 층으로서, 화소 122a가 배치되는 영역의 대략 전체면에 형성된다. 또한, 양극인 제2 전극 158은 화소간의 공통 전극으로서 이용되기 때문에 화소 122a가 배치되는 영역의 대략 전체면에 형성된다.
본 실시 형태와 관계되는 표시장치 120의 제조 방법에 의하면, 다계조 마스크를 이용하는 것으로, 제조에 필요한 포토마스크의 수를 삭감할 수 있게 된다. 또한, 다계조 마스크를 이용하는 것으로, 1회의 노광에 의해 복수의 패턴(제1 투명 도전층 108a, 제2 투명 도전층 108b, 제3 투명 도전층 108c 및 제4 투명 도전층 108d과, 데이터 신호선 134, 제2 공통 배선 136b 등)를 제작할 수 있다. 이것에 의해, 표시장치 120의 생산성을 높여 제조 코스트를 저감할 수 있다.
덧붙여, 본 실시 형태에서는, 선택 트랜지스터 124 및 구동 트랜지스터 126이 함께 듀얼 게이트 형태의 구조인 것을 나타냈지만, 본 발명은 이것으로 한정되지 않는다. 예를 들면, 선택 트랜지스터 124는, 제1 게이트 전극 104b가 생략된 톱 게이트 형태의 트랜지스터를 이용하고 있을 수 있다. 또한, 화소 회로는 도 7에 예시하는 회로에 한정되지 않고 1 화소에 3개 이상의 트랜지스터를 가지는 화소 회로에, 본 실시 형태와 관계되는 트랜지스터 및 유기 EL 소자를 적용할 수도 있다.
제3 실시 형태:
본 실시 형태는, 본 발명의 일 실시 형태와 관계되는 표시장치의 제조 방법의 다른 일례를 나타낸다. 이하에 있어서는, 제2 실시 형태와 상이한 부분에 대해서 설명한다.
제2 게이트 전극 116을 형성하는 단계까지는, 제2 실시 형태와 같다. 제2 게이트 전극 116의 상층 측에는 평탄화층 142가 형성된다. 도 23a는, 도 19의 A1-A2 선에 대응하는 단면 구조를 나타내고, 평탄화층 142를 형성하는 단계를 나타낸다.
본 실시 형태에 있어서, 평탄화층 142는, 극성을 가지는 절연막으로 형성된다. 예를 들면, 평탄화층 142는, 직쇄계 불소 유기 재료를 이용하여 형성된다. 직쇄계 불소 유기 재료로서는, 예를 들면, 플루오로알킬실란(FAS)계 재료가 이용된다. 플루오로알킬실란(FAS)계 재료로서는, 예를 들면, H, 1H, 2H, 2H-퍼플루오로데실트리클로로실란(FDTS), 트리데카플루오로-1,1,2,2-테트라히드로옥틸트리클로로실란(FOTS) 등이 이용된다.
평탄화층 142는, 직쇄계 불소 유기 재료를 이용하여 형성되는 것으로, 발액성울 가지는 표면이 형성된다. 다시 말해, 쌍극성을 가지는 분자나 측쇄를 포함하는 평탄화층 142를 형성하는 것으로, 도 23a에 모식적에서 나타낸 것처럼, 미크로층 분리 현상에 의해, 표면에 마이너스의 전하가 나타나게 된다. 평탄화층 142는, 제1 산화물 반도체층 112a를 노출시키는 개구부 144가 형성되고, 이후, 전자 수송층 148이 형성된다.
도 23b는, 전자 수송층 148이 형성된 단계를 나타낸다. 전자 수송층 148은, 금속 산화물 재료를 이용하여 형성된다. 금속 산화물 재료로서는, 제2 실시 형태에서 말한 것과 같은, 4원계 산화물 재료, 3원계 산화물 재료, 2원계 산화물 재료, 또는 일원계 산화물 재료로 형성된다. 이러한 산화물 재료는, 어느 것도 축퇴한 반도체의 일종이며, 다수 캐리어가 전자인, n형의 전도성을 가진다.
평탄화층 142의 표면에 미크로 상 분리 현상에 의해 마이너스의 전하가 발생하는 것으로, n형의 전도성을 가지는 전자 수송층 148은 평탄화층 142의 표면과 접하는 영역이 공핍층화한다. 전자 수송층 148의 공핍층화 영역 149는, 캐리어가 대부분 존재하지 않는 고저항 영역이 된다. 한편, 전자 수송층 148이 산화물 반도체층 112a과 접하는 영역은 공핍층화하지 않는 영역으로서 그대로 잔존한다. n형의 전도성을 가지는 전자 수송층 148은, 표시 영역 121의 대략 전체면에 형성된다. 전자 수송층 148은, 화소간의 영역이 공핍층화 영역 149가 된다. 인접하는 화소끼리는, 공핍층화 영역 149에 의해 절연되므로, 전자 수송층 148을 통해 횡방향으로 흐르는 리크 전류가 저감된다.
종래에 있어서, 유기 EL 소자는, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층, 음극의 각층을, 대기에 쬐는 일 없이 진공 중에서 연속적으로 성막할 필요가 있다고 여겨지고 있다. 이것에 대해, 본 발명의 일 실시 형태는, 전자 수송층 148, 전자 주입층 150을, 대기에 쬐어도 안정한 산화물 반도체로 형성하는 것으로, 유기 EL 소자의 제조 조건에 자유도를 갖게하는 것을 가능하게 하고 있다. 즉, 본 발명의 하나의 실시 형태에 의하면, 전자 수송층 148 및 전자 주입층 150은, 스퍼터링 장치를 이용하여 진공 중에서 성막한 후, 대기압으로 돌아가 별개의 성막 장치에 의해 발광층 152, 정공 수송층 154, 정공 주입층 156, 양극 158을 성막할 수 있게 된다. 이것에 의해, 유기 EL 소자를 제작하는 제조 장치의 거대화를 막고, 제조 공정의 라인 밸런스를 조정하는 것이 용이하게 된다. 또한, 본 발명의 일 실시 형태는, 제조 장치를 메인터넌스할 때의 생산 조정이 용이하게 되고, 생산 효율의 향상을 도모할 수 있게 된다는 다양한 이점을 가지고 있다.
제4 실시 형태:
본 실시 형태는, 화소의 구조가, 제2 실시 형태로 예시되는 것과 다른 모양을 나타낸다. 이하의 설명에 있어서는, 제2 실시 형태와 상이한 부분에 대해서 설명한다.
4-1. 화소의 구성 1
도 24a 및 도 24b는, 본 실시 형태와 관계되는 표시장치의 화소 122b의 구성을 나타낸다. 도 24a는, 도 8에서 나타내는 화소의 평면도에 있어서의 A1-A2 선에 대응하는 단면 구조를 나타내고, 도 24b는, 같이 B1-B2 선에 대응하는 단면 구조를 나타낸다.
도 24a에서 나타낸 것처럼, 화소 122b는, 전자 수송층 148이 유기 EL 소자 130에 대응하여 개별적으로 마련되어 있다. 다시 말해, 전자 수송층 148은, 표시 영역 121의 대략 전체면에 퍼져 있지 않고, 각 화소에 대응하여 개별적으로 마련된 구조를 가진다. 이 경우에, 전자 수송층 148은, 개구부 144보다 크고, 발광층 152보다 작은 사이즈로 하는 것이 바람직하다. 즉, 전자 수송층 148의 단부는, 개구부 144의 개구단보다 외측이고, 또한 발광층 152의 단부의 내측에 배치되는 것이 바람직하다. 이 때문에, 도 24b에서 나타낸 것처럼, 선택 트랜지스터 124가 마련되는 영역에는, 전자 수송층 148이 마련되지 않은 구조가 된다. 전자 수송층 148을 개구부 144보다 크게 형성하는 것으로 발광층 152가 산화물 반도체층 112a과 접하는 것을 막고, 발광층 152 보다 작게 형성하는 것으로 정공 수송층 154가 전자 수송층 148과 접하는 것을 막을 수 있다.
전자 수송층 148은 금속 산화물 재료를 이용하여 제작되므로, 리소그래피 공정을 이용하여 레지스터 마스크를 형성하여, 드라이 에칭 또는 Ÿ‡ 에칭에 의해 용이하게 가공할 수 있다. 전자 수송층 148은, 금속 산화물 재료를 이용하여 형성되는 것으로 n형의 전도성을 가지지만, 도 24a에서 나타낸 것처럼 각 화소에 개별적으로 형성하는 것으로, 화소간의 리크 전류를 저감할 수 있다. 덧붙여, 전자 주입층 150으로서 C12A7 전자화물(electride)를 이용하는 경우에는, C12A7 전자화물(electride)은 저항이 높기 때문에, 인접하는 화소 사이에서 리크 전류를 증가하게 하는 요인이 되지는 않는다. 따라서, 전자 주입층 150으로서 C12A7 전자화물(electride)를 이용하는 경우에는, 표시 영역 121에서 대략 전체면에 해당 피막을 형성하더라도 리크 전류의 문제가 발생하는 일은 없다.
이와 같이, 전자 수송층 148을, 각 화소의 유기 EL 소자 130에 대응하여 개별적으로 형성하는 것으로, 화소 사이에서 발생하는 리크 전류(다시 말해 크로스톡(crosstalk))가 발생하는 염려를 해소할 수 있다.
4-2. 화소의 구성 2
덧붙여, 전자 수송층 148과 전자 주입층 150의 2층을, 리소그래피 공정과 에칭 공정에 의해 가공할 수 있다. 도 25a는 및 도 25b는, 그러한 경우의 화소 122b의 구성을 나타낸다. 도 25a는, 도 8에서 나타내는 화소의 평면도에 있어서의 A1-A2 선에 대응하는 단면 구조를 나타내고, 도 25b는, 같이 B1-B2 선에 대응하는 단면 구조를 나타낸다.
전자 수송층 148 및 전자 주입층 150을 각 화소에 대응하여 개별적으로 형성하는 경우의 사이즈는, 발광층 152보다 작은 사이즈로 하는 것이 바람직하다. 즉, 전자 수송층 148 및 전자 주입층 150의 단부는, 개구부 144의 개구단보다 외측이고, 또한 발광층 152의 단부의 내측에 배치되는 것이 바람직하다. 다시 말해, 전자 수송층 148 및 전자 주입층 150이 발광층 152에 의해 덮이는 사이즈로 하는 것이 바람직하다. 전자 수송층 148 및 전자 주입층 150을, 발광층 152보다 작게 형성하는 것으로 정공 수송층 154가 전자 수송층 148과 접하는 것을 막을 수 있다.
전자 수송층 148 및 전자 주입층 150을, 각 화소의 유기 EL 소자 130에 대응해서 개별적으로 형성하는 것으로, 화소 사이여 발생하는 리크 전류(다시 말해 크로스톡)가 발생하는 염려를 해소할 수 있다.
본 실시 형태에 의하면, 전자 수송층 148 및 전자 주입층 150을 산화물 반도체로 형성하는 것으로, 리소그래피 공정에 의한 패터닝이 가능해져 각 화소의 유기 EL 소자 130에 대응해여 개별적으로 마련할 수 있다. 즉, 포토마스크를 1장 추가하는 것만으로, 화소 사이에서 흐르는 리크 전류(다시 말해 크로스톡)의 발생을 막아, 표시장치의 화질을 향상시킬 수 있다.
제5 실시 형태:
본 실시 형태는, 전자 수송층, 또는 전자 수송층과 전자 주입층의 쌍방이, 각 화소에서 개별적으로 형성되는 경우에 있어서, 제4 실시 형태에서 예시되는 것과는 다른 모양을 나타낸다. 이하의 설명에 있어서는, 제4 실시 형태와 상이한 부분을 중심으로 설명한다.
5-1. 화소의 구성 1
본 실시 형태와 관계되는 표시장치의 화소 122c의 평면 구조의 일례를 도 26에서 나타낸다. 또한, 도 26에서 나타내는 A3-A4 선 및 B3-B4 선에 대응하는 단면 구조를 도 27a 및 도 27b에서 각각 나타낸다. 도 27a는, 구동 트랜지스터 126 및 유기 EL 소자 130의 단면 구조를 나타내고, 도 27b는 선택 트랜지스터 124 및 용량 소자 128의 단면 구조를 나타낸다. 이하의 설명에서는, 도 26, 도 27a 및 도 27b를 적절히 참조하여 설명한다. 덧붙여, 도 26에서 나타내는 화소 122c의 평면도에 있어서, 유기 EL 소자 130의 구조는 생략되고 있다.
도 26 및 도 27a에서 나타낸 것처럼, 전자 수송층 148은, 산화물 반도체층 112a의 상면을 접하고, 각 화소에 따라 고립하여 마련되어 있다. 이 때문에, 도 27b에서 나타낸 것처럼, 선택 트랜지스터 124가 마련되는 영역에는, 전자 수송층 148이 마련되지 않은 구조가 된다.
전자 수송층 148은, 산화물 반도체층 112a과 같이, 산화물 반도체를 이용하여 제작된다. 이 경우에, 전자 수송층 148을 형성하는 산화물 반도체 재료와, 산화물 반도체층 112a를 형성하는 산화물 반도체 재료를, 다른 재료로 형성하는 것으로, 산화물 반도체층 112a 상에서 전자 수송층 148의 선택 가공이 가능해진다. 즉, 전자 수송층 148을, 산화물 반도체층 112a에 대해 에칭 속도가 빠른 산화물 반도체 재료를 이용하여 형성하는 것으로, 전자 수송층 148을 선택적으로 가공할 수 있다.
예를 들면, 전자 수송층 148을, 주석(Sn)을 함유하지 않는 아연(Zn)계의 산화물 반도체층(ZnSiOx, ZnMgOx, ZnGaOx 등)를 이용하여 형성하고, 산화물 반도체층 112a를, 아연(Zn), 마그네슘(Mg) 등이 함유되지 않은 주석(Sn)계의 산화물 반도체층(InGaSnOx, InWSnOx, InSiSnOx 등)을 이용하여 형성하는 것이 바람직하다. 다시 말해, 전자 수송층은, 산화 아연과, 산화 실리콘, 산화 마그네슘 및 산화 갈륨으로부터 선택된 것 중 일종을 포함하는 것이 바람직하고, 산화물 반도체층은, 산화 주석 및 산화 인듐과, 산화 갈륨, 산화 텅스텐 및 산화 실리콘으로부터 선택된 적어도 하나를 포함하는 것이 바람직하다. 이것에 의해, 쌍방의 산화물 반도체층의 에칭 속도를 다르게 하여, 선택비를 높게 할 수 있다. 즉, 전자 수송층 148의 에칭 속도를 산화물 반도체층 112a과 비교해 빠르게 할 수 있다. 또한, 산화물 반도체층 112a과 전자 수송층 148과의 밴드 갭을 최적화할 수 있다. 즉, 산화물 반도체층 112a의 밴드 갭에 대해, 전자 수송층의 밴드 갭을 크게 할 수 있다. 예를 들면, 산화물 반도체층 112a의 밴드 갭이 3.0eV 이상이라면, 전자 수송층 148의 밴드 갭은 산화물 반도체층 112a의 밴드 갭 이상이고, 또한 3.4eV 이상이 바람직한 값과 된다. 전자 수송층 148의 밴드 갭이 3.4eV 이상이면, 청색의 빛을 흡수하지 않게 되어, 신뢰성을 향상시킬 수 있다.
전자 수송층 148은, 평탄화층 142를 형성하기 전에 리소그래피 공정과 에칭 공정을 거쳐 패터닝되는 것으로, 미세한 가공이 용이하게 된다. 그리고, 전자 수송층 148을, 각 화소에 대응하여 개별적으로 마련하는 것으로, 제4 실시 형태와 같이, 인접하는 화소 사이에서 흐르는 리크 전류를 저감하고, 크로스톡의 발생을 억제할 수 있다.
5-2. 화소의 구성 2
덧붙여, 전자 수송층 148과 전자 주입층 150의 2층을, 산화물 반도체층 112a상에서 개별적으로 마련되도록 할 수 있다. 도 28a 및 도 28b는, 그러한 경우의 화소 122c의 구성을 나타낸다. 도 28a는, 도 26에서 나타내는 화소의 평면도에 있어서의 A3-A4 선에 대응하는 단면 구조를 나타내고, 도 26(B)는, 같이 B3-B4 선에 대응하는 단면 구조를 나타낸다.
도 28a에서 나타낸 것처럼, 전자 수송층 148 및 전자 주입층 150은, 산화물 반도체층 112a의 상에서, 각 화소에 따라 고립하여 마련되고 있다. 이 때문에, 도 28b에서 나타낸 것처럼, 선택 트랜지스터 124가 마련되는 영역에는, 전자 수송층 148 및 전자 주입층 150이 마련되지 않은 구조가 된다. 이와 같이, 전자 수송층 148 및 전자 주입층 150을, 각 화소의 유기 EL 소자 130에 대응하여 개별적으로 형성하는 것으로, 화소 사이에서 발생하는 리크 전류를 저감하고, 크로스톡의 발생을 억제할 수 있다.
5-3-1. 제조 방법 1
본 실시 형태와 관계되는 표시장치의 제조 방법을, 도면을 참조하여 설명한다. 이하의 설명에 있어서는, 제2 실시 형태와 상이한 부분을 중심으로 설명한다.
도 29, 도 30a 및 도 30b는, 기판 102상에, 게이트 전극 104(제1 게이트 전극 104a, 제2 게이트 전극 104b), 제1 절연층 106, 투명 도전층 108(제1 투명 도전층 108a~제4 투명 도전층 108d), 데이터 신호선 134, 제1 공통 배선 136a, 제2 공통 배선 136b가 형성되고, 기판 102의 대략 전체면에 산화물 반도체층 112 및 전자 수송층 148이 더 형성된 단계를 나타낸다. 덧붙여, 도 29는, 이 단계에 있어서의 화소의 평면도를 나타낸다(대략 전체면에 형성되는 제1 절연층 106, 산화물 반도체층 112 및 전자 수송층 148은 생략되어 있음). 또한, 도 30a는, 도 29에서 나타낸 A3-A4 선에 대응하는 단면 구조를 나타내고, 도 30b는, B3-B4 선에 대응하는 단면 구조를 나타낸다.
산화물 반도체층 112와 전자 수송층 148은, 금속 산화물 재료로 형성되기 때문에, 예를 들면, 스퍼터링 장치에 의해 연속으로 성막할 수 있다. 이 경우에, 상술한 것처럼, 산화물 반도체층 112와 전자 수송층 148은, 다른 금속 산화물 재료(다시 말해 다른 산화물 반도체 재료)로 형성하는 것이 바람직하다.
도 31a 및 도 31b는, 산화물 반도체층 112, 전자 수송층 148의 위에 포토레지스트 막 205를 형성하고, 포토마스크를 이용하여 노광하는 단계를 나타낸다. 포토마스크로서는, 제1 실시 형태에서 나타내는 것과 같이, 다계조 마스크 패턴 203이 마련된 다계조 마스크 201이 이용된다. 이 경우에, 다계조 마스크 201의 중간 노광 부분이 산화물 반도체층 112의 패턴에 대응하고, 미노광 부분이 전자 수송층 148의 패턴에 대응하는 부분과 된다.
그 후, 포토레지스트 막 205를 현상하는 것으로, 도 32a 및 도 32b에서 나타낸 것처럼, 두께의 다른 영역을 가지는 레지스터 마스크 207a가 형성된다. 도 32a에서는, 레지스터 마스크 207a가, 전자 수송층 148이 형성되는 영역에 대응하는 부분의 막두께가 두껍게 되고, 제1 산화물 반도체층 112a, 제2 산화물 반도체층 112b가 형성되는 영역이 상대적으로 얇게되도록 형성된 모양을 나타낸다.
레지스터 마스크 207a를 사용하여 전자 수송층 148 및 산화물 반도체층 112가 에칭된다. 이 단계로, 제1 산화물 반도체층 112a 및 제2 산화물 반도체층 112b가 형성된다. 전자 수송층 148은, 제1 산화물 반도체층 114a 및 제2 산화물 반도체층 112b과 대략 동일한 패턴으로 잔존하고 있다. 이러한 에칭 후에, 애싱 처리에 의해, 레지스터 마스크 207a의 막두께가 얇은 영역을 제거하고, 전자 수송층 148의 표면을 노출시키는 처리가 수행된다. 도 33a 및 도 33b는, 애싱 처리가 행해진 후의 레지스터 마스크 207b를 나타낸다. 도 33a에서 나타낸 것처럼, 전자 수송층 148의 일부의 영역을 가리도록 잔존한 상태가 된다.
다음으로, 노출한 전자 수송층 148의 에칭이 수행된다. 도 34에서 나타내는 평면도 및 도 35a 및 도 35b에서 나타내는 단면도와 같이, 이러한 에칭 처리에 의해, 제1 산화물 반도체층 112a의 위에 전자 수송층 148이 선택적으로 형성된다. 위에서 설명한 바와 같이, 전자 수송층 148은, 제1 산화물 반도체층 112a보다 에칭 속도가 빠른 재료로 형성된다. 이것에 의해 전자 수송층 148을 제1 산화물 반도체층 112a의 상에 형성하고, 제1 산화물 반도체층 112a, 제2 산화물 반도체층 112b를 잔존시킬 수 있다. 덧붙여, 전자 수송층 148을 에칭한 후, 레지스터 마스크 207b는 애싱에 의해 제거된다.
그 후, 도 36a 및 도 36b에서 나타낸 것처럼, 제2 절연층 114, 제2 게이트 전극 116a, 116b, 평탄화층 142가 형성된다. 평탄화층 142에서는 개구부 144가 형성되고, 전자 주입층 150이 더 형성된다. 도 36a 및 도 36b에서 나타낸 것처럼, 전자 주입층 150은, 평탄화층 142의 상면에서 개구부 144에 걸쳐 형성되고, 개구부 144에서 전자 수송층 148과 접하도록 형성된다.
이후, 발광층 152, 정공 수송층 154, 정공 주입층 156, 양극 158을 형성하는 것으로, 도 26, 도 27a 및 도 27b에서 나타낸 것처럼 표시장치의 화소 122c가 형성된다.
본 실시 형태에 의하면, 다계조 마스크를 이용하는 것으로, 포토마스크의 매수를 증가시키도록 하는 일 없이, 전자 수송층 148을 제1 산화물 반도체층 112a의 상에 마련할 수 있다. 이것에 의해, 제1 산화물 반도체층 112a과 전자 수송층 148은, 1장의 포토마스크에 의해 위치가 확정되므로, 화소를 미세화하는 경우라도 쌍방의 패턴을 정밀도 좋게 형성할 수 있다. 또한, 본 실시 형태에 의하면, 포토마스크 및 리소그래피 공정을 증가시키지 않고 완료하므로, 제조 코스트의 증가를 억제할 수 있다.
5-3-2. 제조 방법 2
도 30a 및 도 30b에서 나타내는 단계에서, 전자 수송층 148 상에 전자 주입층 150을 더 적층시키고, 5-3-1과 같은 공정을 수행할 수도 있다. 즉, 다계조 마스크를 이용하여, 전자 수송층 148과 전자 주입층 150을 에칭 처리할 수 있다. 이것에 의해, 도 37a 및 도 37b에서 나타낸 것처럼, 제1 반도체층 112a의 위에 전자 수송층 148 및 전자 주입층 150을 선택적으로 형성할 수 있다.
그 후, 평탄화층 142를 형성하고, 평탄화층 142에 개구부 144를 마련하고, 발광층 152, 정공 수송층 154, 정공 주입층 156, 양극 158을 형성하는 것으로, 도 28a 및 도 28b에서 나타낸 표시장치의 화소 122c가 형성된다.
본 실시 형태에 의하면, 5-3-1 절에서 말하는 경우와 같이, 다계조 마스크를 이용하는 것으로, 포토마스크의 매수를 증가하는 일 없이, 전자 수송층 148 및 전자 주입층 150을 제1 산화물 반도체층 112a의 상에 마련할 수 있다.
제6 실시 형태:
본 실시 형태는, 유기 EL 소자 130의 발광이 기판 102와는 반대 측에 출사되는, 소위 톱 에미션형의 표시장치의 화소의 일례를 나타낸다. 이하에 있어서는, 제2 실시 형태와 상이한 부분에 대해서 설명한다.
도 38은, 본 실시 형태와 관계되는 표시장치 120의 화소 122d의 평면도를 나타내고, A5-A6 선에 대응하는 단면 구조를, 도 39에서 나타낸다. 화소 122d에 있어서의 선택 트랜지스터 124, 구동 트랜지스터 126, 용량 소자 128 및 유기 EL 소자 130의 구조는 제2 실시 형태와 같다.
화소 122d는, 음극인 제1 전극 146과 겹치는 영역에 반사층 162가 마련된다. 반사층 162는, 제1 절연층 106을 통해 마련된다. 이러한 반사층 162는, 예를 들면, 치(痔) a1 게이트 전극 104와 동일층 구조로 형성된다. 즉, 반사층 162는, 제2 실시 형태에 있어서 설명되는, 제1 도전막 103으로부터 형성된다. 또한, 양극인 제2 전극 158은, 산화 인듐주석, 산화 인듐 아연 등의 투명한 도전막으로 형성된다.
본 실시 형태에 있어서, 음극인 제1 전극 146은 투명한 도전막으로 형성된다. 발광층 152에서 발광한 빛은, 도파광으로서 유기층의 내를 전반(傳搬)하는 빛을 제외하고는, 적어도 음극인 제1 전극 146측과 양극인 제2 전극 158 측으로 방사된다. 발광층 152으로부터 음극인 제1 전극 146 측으로 출사된 빛은, 음극인 제1 전극 146 및 제1 절연층 106을 투과하지만, 반사층 162에서 반사된다. 반사층 162으로부터 반사된 빛의 일부는, 양극인 제2 전극 158로부터 출사된다. 반사층 162에는, 출사광 강도를 높이기 위해, 음극인 제1 전극 146에 대향하는 면에, 알루미늄(Al), 은(Ag) 등의 반사율이 높은 금속막이 마련되어 있는 것이 바람직하다.
덧붙여, 도 38 및 도 39에서는 반사층 162의 단부가, 음극인 제1 전극 146의 단부에서 내측이 되도록 마련되어 있지만, 본 실시 형태는 이 모양으로 한정되지 않는다. 반사층 162는, 제1 절연층 106을 통해 마련되어 있으므로, 음극인 제1 전극 146보다 폭이 넓게 마련되어 있을 수 있다. 또한, 반사층 162는, 제1 게이트 전극 104 및 게이트 신호선 132와 접촉하지 않으면, 인접 화소와 연속하도록 마련되어 있을 수 있다.
이와 같이, 본 실시 형태에 의하면, 음극인 제1 전극 146의 하층 측에 반사층 162를 마련하는 것으로, 톱 에미션형의 화소 122d를 가지는 표시장치 120을 실현할 수 있다. 이 경우에, 반사층 162는 제1 게이트 전극 104와 같은 도전막으로부터 제작할 수 있으므로, 제조 공정을 증가시키는 일 없이 형성할 수 있다.
제7 실시 형태:
본 실시 형태는, 제2 실시 형태와는 다른 화소의 구조에 대해서 예시한다. 도 40은, 화소 122e의 평면도를 나타내고, A7-A8 선에 따른 단면 구조를 도 41a에서 나타내고, B5-B6 선에 따른 단면 구조를 도 41b에서 나타낸다. 덧붙여, 화소 122e의 등가 회로는, 도 7에서 나타내는 것과 같다. 본 실시 형태에서는, 제2 실시 형태와 상이한 부분에 대해서 설명한다.
화소 122e는, 데이터 신호선 134, 제2 공통 배선 136b가, 제2 실시 형태에서 설명되는 제4 도전막 115로부터 형성된다. 즉, 데이터 신호선 134, 제2 공통 배선 136b는, 제2 절연층 114 상에 마련된다.
제2 공통 배선 136b는, 제1 절연층 106 및 제2 절연층 114를 관통하는 제1 컨택트 홀 117a를 통해 제1 공통 배선 136a과 전기적으로 접속된다. 또한, 제2 공통 배선 136b는, 제2 절연층 114를 관통하는 제3 컨택트 홀 117c를 통해, 제1 산화물 반도체층 112a과 접촉한다. 제2 공통 배선 136b가 제1 산화물 반도체층 112a과 접촉하는 영역은, 제1 투명 도전층 108a가 중첩하여 배치되는 영역이며, 이 영역은 구동 트랜지스터 126의 소스 영역에 해당하는 영역이다. 따라서, 제2 공통 배선 136b는, 제1 공통 배선 136a 및 구동 트랜지스터 126의 소스와 전기적으로 접속된다.
데이터 신호선 134는, 제2 절연층 114를 관통하는 제4 컨택트 홀 117d에서, 제2 산화물 반도체층 112b과 접촉한다. 데이터 신호선 134가 제2 산화물 반도체층 112b과 접촉하는 영역은, 제3 투명 도전층 108c가 중첩하고 배치되는 영역이며, 이 영역은 선택 트랜지스터 124의 소스 또는 드레인 영역에 해당하는 영역이다. 따라서, 데이터 신호선 134는, 선택 트랜지스터 124의 소스 또는 드레인 영역과 전기적으로 접속된다.
용량 소자 128은, 제1 절연층 106을 사이에 두는 것으로 제1 용량 전극 160a과 제2 용량 전극 160b가 중첩하는 영역에 형성된다. 본 실시 형태에 있어서, 제2 용량 전극 160b는, 선택 트랜지스터 124로부터 제4 투명 도전층 108d 및 제2 산화물 반도체층 112b가 제1 용량 전극 160a상에 연장하는 부분에 의해 형성된다. 이 영역에 있어서의 제2 산화물 반도체층 112b는, 전극으로서 기능하기 위해 저저항화되어 있는 것이 바람직하다. 또한, 영역에 있어서, 제2 산화물 반도체층 112b는 제거되어 있을 수 있다. 제2 게이트 전극 116a는, 제2 컨택트 홀 117b에 의해 제2 용량 전극 160b과 접촉하는 것으로, 구동 트랜지스터 126과 용량 소자 128은 전기적으로 접속된다.
본 실시 형태에 의하면, 데이터 신호선 134 및 제2 공통 배선 136b를, 제2 게이트 전극 116과 동일층 구조에 있는 도전층으로 형성하는 것으로, 화소 122e를 구성하는 선택 트랜지스터 124와 데이터 신호선 134, 구동 트랜지스터 126과 제2 공통 배선 136b 및 용량 소자 128의 전기적인 접속을 확실하게 도모할 수 있다.
제8 실시 형태:
본 실시 형태는, 유기 EL 소자 130의 발광이 기판 102와는 반대 측에 출사되는, 소위 톱 에미션형의 표시장치의 화소의 일례를 나타낸다. 이하에 있어서는, 제4 실시 형태와 상이한 부분에 대해서 설명한다.
도 42는, 본 실시 형태와 관계되는 표시장치 120의 화소 122f의 평면도를 나타내고, A9-A10 선에 대응하는 단면 구조를, 도 43에서 나타낸다. 화소 122f에 있어서의 선택 트랜지스터 124, 구동 트랜지스터 126, 용량 소자 128 및 유기 EL 소자 130의 구조는, 제4 실시 형태와 같다.
화소 122f는, 제6 실시 형태와 같이, 음극인 제1 전극 146과 겹치는 영역에 반사층 162가 마련된다. 반사층 162는, 제1 절연층 106을 통해 마련된다. 이 반사층 162는, 예를 들면, 제1 게이트 전극 104와 동일층 구조로 형성된다. 즉, 반사층 162는, 제2 실시 형태에 있어서 설명되는, 제1 도전막 103으로부터 형성된다. 또한, 양극인 제2 전극 158은, 산화 인듐주석, 산화 인듐 아연 등의 투명한 도전막으로 형성된다.
데이터 신호선 134 및 제2 공통 배선 136b를, 제2 게이트 전극 116과 동일층 구조로 형성되는 화소 구조여도, 톱 에미션형의 화소 122f를 구성할 수 있다.
덧붙여, 도 42 및 도 43에서는 반사층 162의 단부가, 음극인 제1 전극 146의 단부에서 내측이 되도록 마련되어 있지만, 본 실시 형태는 이러한 모양으로 한정되지 않는다. 반사층 162는, 제1 절연층 106을 통해 마련되어 있으므로, 음극인 제1 전극 146보다 폭이 넓게 마련되어 있을 수 있다. 또한, 반사층 162는, 제1 게이트 전극 104 및 게이트 신호선 132와 접촉하지 않으면, 인접 화소와 연속하도록 마련되어 있을 수 있다.
본 실시 형태에 의하면, 음극인 제1 전극 146의 하층 측에 반사층 162를 마련하는 것으로, 톱 에미션형의 화소 122f를 가지는 표시장치 120을 실현할 수 있다. 이 경우에, 반사층 162는, 제1 게이트 전극 104와 같은 도전막으로부터 제작할 수 있으므로, 제조 공정을 증가시키게 하는 일 없이 형성할 수 있다.
제9 실시 형태:
본 실시 형태는, 제4 실시 형태와는 다른 화소의 구조에 대해서 예시한다. 도 44는, 화소122g의 평면도를 나타내고, A11-A12 선에 따른 단면 구조를 도 45a에서 나타내고, B7-B8 선에 따른 단면 구조를 도 45b에서 나타낸다. 덧붙여, 화소122g의 등가 회로는, 도 7에서 나타내는 것과 같다. 본 실시 형태에서는, 제4 실시 형태와 상이한 부분에 대해서 설명한다.
본 실시 형태에 있어서의 화소122g, 투명 도전층 108과 산화물 반도체층 112와의 적층 순서가 변경되어 있다. 즉, 제1 절연층 106의 위에 산화물 반도체층 112가 마련되고, 그 위에 투명 도전층 108이 마련되어 있다. 구체적으로는, 구동 트랜지스터 126에 있어서, 제1 산화물 반도체층 112a의 위에, 제1 투명 도전층 108a과 제2 투명 도전층 108b가 마련되어 있다. 또한, 제2 투명 도전층 108b는, 유기 EL 소자 130의 영역으로 연장되어, 해당 영역에서 음극인 제1 전극 146으로서 기능한다. 선택 트랜지스터 124에 있어서는, 제2 산화물 반도체층 112b의 상층에, 제3 투명 도전층 108c, 제3 투명 도전층 108d가 마련되어 있다.
이와 같이, 산화물 반도체층 112와 투명 도전층 108의 적층 순서를 변경하더라도, 트랜지스터를 실현할 수 있다. 이 구조에 있어서, 산화물 반도체층 112와 투명 도전층 108의, 에칭의 선택비가 취해지는 경우에는(투명 도전층 108에 대해 산화물 반도체층 112의 에칭 속도가 늦은 경우에는), 제2 실시 형태에서 설명한 다계조 마스크를 이용하여 가공할 수 있다. 그것에 의해, 제조 공정에서 필요한 포토마스크의 수를 줄일 수 있고, 공정 수를 또한 삭감할 수 있다.
본 실시 형태에 의하면, 도 45a에서 나타낸 것처럼, 제2 공통 배선 136b는, 제2 투명 도전층 108b과 제3 컨택트 홀 117c를 통해 접촉한다. 또한, 도 45b에서 나타낸 것처럼, 데이터 신호선 134는, 제4 컨택트 홀 117d를 통해 제3 투명 도전층 108c과 접촉한다. 이와 같이, 데이터 신호선 134, 제2 공통 배선 136b는, 투명 도전층 108과 접촉하므로, 컨택트 저항을 저감할 수 있다.
제10 실시 형태:
도 46은, 제1 게이트 전극 104, 제1 절연층 106, 산화물 반도체층 112, 제2 절연층 114 및 제2 게이트 전극 116을 가지는 트랜지스터 100b의 제조 공정에 있어서, 산화물 반도체층 112게, 채널 영역과 비교하여 저저항인 소스·드레인 영역 118을 형성하는 단계를 나타낸다.
도 46은, 기판 102 측에서, 산화물 반도체층 112에 레이저 빛을 조사하고 저저항화하는 처리를 나타낸다. 이 처리에 이용하는 레이저 빛은, 밴드 갭이 넓은 산화물 반도체에 빛을 흡수시키기 위해, 단파장의 레이저 빛인 것이 바람직하다. 예를 들면, KrF 엑시머 레이저 빛(파장 248nm), XeCl 엑시머 레이저 빛(파장 308nm), XeF 엑시머 레이저 빛(파장 351nm) 등의 자외선 레이저 빛을, 산화물 반도체층 112에게 조사하는 것이 바람직하다.
도 46에서 나타내는 레이저 처리를 실시하는 경우, 기판 102는 자외선의 레이저 빛을 충분히 투과하는 투명도가 요구될 수 있다. 이 때문에 기판 102로서는, 무 알칼리 유리 기판, 석영 기판을 이용하는 것이 바람직하다. 기판 102가 자외선 대역의 빛의 투과율이 낮은 경우 또는 자외선 대역의 빛을 흡수해 버리는 경우에는, 도 47a에서 나타낸 것처럼, 산화물 반도체층 112가 마련된 측에서 레이저 빛을 조사하는 것으로 이와 같이 저저항화를 도모할 수 있다.
기판 102 측에서 레이저 빛을 조사한 경우, 산화물 반도체층 112가 제1 게이트 전극 104와 겹치는 영역은, 제1 게이트 전극 104에서 차단되고 레이저 빛은 조사되지 않는다. 한편, 제1 게이트 전극 104의 외측의 영역에는, 기판 102를 투과한 레이저 빛이 조사된다. 산화물 반도체층 112는 레이저 빛이 조사되는 것에 의한 급격한 온도 상승에 의해 발생하는 산소 결손에 의해 도너 준위가 생성되어, 저저항화된다.
이러한 처리는, 제2 절연층 114에게 컨택트 홀을 마련하고, 제3 배선 110c 및 제4 배선 110d를 마련한 상태에서도 실시할 수 있다. 이러한 저저항화된 영역은, 트랜지스터 100b의, 소스 영역 118a, 드레인 영역 118b로서 기능한다.
도 46에서 나타내는 트랜지스터 100b에 대한 레이저 처리는, 제1 게이트 전극 104를, 레이저 빛을 차단하는 마스크로서 이용하는 것으로, 자기 정합적으로 소스 영역 118a, 드레인 영역 118b를 형성할 수 있다.
도 47a에서 나타낸 것처럼, 산화물 반도체층 112와 제2 절연층 114 사이에서, 산화물 반도체층 112와 접하는 제1 배선 110a 및 제2 배선 110b가 마련된 트랜지스터 100c에 대해 레이저 처리를 수행하고, 소스 영역 118a, 드레인 영역 118b를 형성할 수 있다.
도 47a는, 제2 게이트 전극 116의 측에서 산화물 반도체층 112로 레이저 빛을 조사하는 모양을 나타낸다. 레이저 빛은, 산화물 반도체층 112가, 제2 게이트 전극 116, 제1 배선 110a 및 제2 배선 110b과 겹치는 영역에는 조사되지 않는다. 그러나, 산화물 반도체층 112의 그것 이외의 영역에는, 레이저 빛이 조사되므로 저저항화된다. 도 47a에서 나타낸 것처럼, 산화물 반도체층 112는, 제2 게이트 전극 116과, 제1 배선 110a 및 제2 배선 110b 사이에서의 영역과, 제1 배선 110a 및 제2 배선 110b의 외측의 영역이 더 저저항화된다.
도 47a에서 나타내는 구조는, 소스 영역 118a 및 드레인 영역 118b가, 산화물 반도체층 112가 제1 게이트 전극 104 및 제2 게이트 전극 116의 사이에서 형성된 채널 영역에 인접하여 마련되어 있다. 즉, 채널 영역과 소스 영역 및 드레인 영역 사이에서, 고저항의 오프셋 영역이 형성되지 않으므로, 온 전류의 저하를 막을 수 있다. 또한, 제1 실시 형태에서 나타낸 트랜지스터 100a처럼, 제1 배선 110a와 제2 배선 110b를, 제1 게이트 전극 104 및 제2 게이트 전극 116과 중첩시킬 필요가 없으므로, 소스·게이트 사이 및 드레인·게이트 간의 커플링 용량을 작게 할 수 있다.
도 47b는, 제1 게이트 전극 104의 측에서 레이저 빛을 산화물 반도체층 112로 조사하는 모양을 나타낸다. 이 경우에, 레이저 빛은, 산화물 반도체층 112가 제1 게이트 전극 104와 겹치지 않는 영역에 조사된다. 이것에 의해, 산화물 반도체층 112는, 제1 배선 110a 및 제2 배선 110b의 아래 쪽의 영역도 저저항화된다. 이러한 처리에 의하면, 소스 영역 118a 및 드레인 영역 118b를 더 저저항으로 할 수 있다. 또한, 소스 영역 118a과 제1 배선 110a 및 드레인 영역 118b과 제2 배선 110b과의 접촉 저항을 저감할 수 있다. 게다가 도 46에서 나타내는 구조와 같이, 소스 영역 118a 및 드레인 영역 118b가 제1 게이트 전극 104를 마스크로서 자기 정합적으로 형성되므로, 고저항의 오프셋 영역이 형성되지 않고, 온 전류의 저하를 억제할 수 있다.
도 47a 및 도 47b에서 나타낸 것처럼, 제1 게이트 전극 104 또는 제2 게이트 전극 116을, 레이저 빛을 차단하는 마스크로서 이용하는 것으로, 산화물 반도체층 112에서, 소스 영역 118a 및 드레인 영역 118b를 자기 정합적으로 형성할 수 있다. 이것에 의해, 트랜지스터 100c를 가지는 집적회로 소자의 생산성을 높여, 제조 코스트를 저감할 수 있다.
덧붙여, 제2 실시 형태에 있어서 설명되는 것처럼, 트랜지스터 100c는, 포토마스크의 얼라이먼트 정밀도를 고려하면, 제1 게이트 전극 104의 폭 Wbottom보다 제2 게이트 전극 116의 폭 Wtop를 넓게하는 것이 바람직하다(Wtop> Wbottom). 도 48a는, 제2 게이트 전극 116이 제1 게이트 전극 104보다 폭이 넓은 경우에 있어서, 제2 게이트 전극 116 측에서 레이저 빛을 산화물 반도체층 112에게 조사하는 모양을 나타낸다.
도 48a는, 제2 게이트 전극 116의 폭 Wtop가 제1 게이트 전극의 폭 Wbottom보다 넓은 경우에 있어서, 제2 게이트 전극 116 측에서 레이저 빛을 조사하는 모양을 나타낸다. 산화물 반도체층 112는, 레이저 빛이 조사된 영역을 저저항화한다. 도 48a에서 나타내는 경우는, 산화물 반도체 116의 채널 영역에 인접하는 소스 영역 118a 및 드레인 영역 118b는, 제2 게이트 전극 116에 의해 장소가 확정된다. 다시 말해, 소스 영역 118a 및 드레인 영역 118b는, 제2 게이트 전극 116에 의해 자기 정합적으로 형성된다. 한편, 제1 게이트 전극 104에 대해서는, 소스 영역 118a 및 드레인 영역 118b의 단부와 제1 게이트 전극 104의 단부가 일치하지 않고, 폭 Woff인 오프셋 영역이 존재한다. 그렇지만, 제1 게이트 전극 104에 대한 오프셋 영역은, 제2 게이트 전극 116에 대해서는 채널 영역이 되므로, 트랜지스터 100c의 정특성(靜特性)에 주는 영향은 작은 것으로 된다.
도 48b는, 제2 게이트 전극 116의 폭 Wtop가 제1 게이트 전극의 폭 Wbottom보다 넓은 경우에 있어서, 제1 게이트 전극 104 측에서 레이저 빛을 조사하는 모양을 나타낸다. 도 48b에서 나타내는 경우는, 산화물 반도체 116의 채널 영역에 인접하는 소스 영역 118a 및 드레인 영역 118b의 장소는, 제1 게이트 전극 104에 의해 확정된다. 따라서, 산화물 반도체층 112에게 형성되는 소스 영역 118a 및 드레인 영역 118b는, 제2 게이트 전극 116에 대해 폭 Wov인 중첩 영역이 형성된다. 이와 같이, 소스 영역 118a 및 드레인 영역 118b가 게이트 전극 116과 중첩하는 영역이 마련되는 것으로, 소스 영역 118a 및 드레인 영역 118b과 제2 게이트 전극 116 사이에서 고저항 영역이 형성되지 않고, 트랜지스터 100c는 온 전류의 저하를 방지할 수 있다.
본 실시 형태에 있어서는, 제1 게이트 전극 104 또는 제2 게이트 전극 116에 의해, 자기 정합적으로 소스 영역 118a 및 드레인 영역 118b가 형성되지만, 리소그래피 공정에 있어서의 포토마스크의 얼라이먼트 정밀도를 고려하면, 제1 게이트 전극 104의 폭 Wbottom에서 제2 게이트 전극 Wtop의 폭을 크게 하는 것이 바람직하다(Wtop> Wbottom). 즉, 하층의 제1 게이트 전극 104보다 상층의 제2 게이트 전극 116의 폭을 넓게 하는 것으로, 리소그래피 공정에 있어서의 포토마스크의 얼라이먼트 정밀도에 여유를 갖게할 수 있으므로, 산화물 반도체층 112에서 형성되는 채널 영역을 제2 게이트 전극 116에 의해 확실히 가릴 수 있다.
제11 실시 형태:
본 실시 형태는, 제7 실시 형태에서 나타낸 트랜지스터의 구조를 표시장치 120에 적용한 일례를 나타낸다.
11-1. 화소의 구성 1
도 49는, 본 실시 형태와 관계되는 표시장치 120의 화소 122h의 평면도를 나타내고, A13-A14 선에 대응하는 단면 구조를 도 50a에서 나타내고, B9-B10 선에 대응하는 단면 구조를 도 50b에서 나타낸다. 이하의 설명에서는, 도 49, 도 50a 및 도 50b를 참조하는 것으로 한다.
제1 산화물 반도체층 112a는, 제1 게이트 전극 104a 및 제2 게이트 전극 116a과 겹치는 영역을 가지고, 제2 산화물 반도체층 112b는, 제1 게이트 전극 104b 및 제2 게이트 전극 116b과 겹치는 영역을 가지고 배치되어 있다. 구동 트랜지스터 126은, 제1 산화물 반도체층 112a의 제1 게이트 전극 104a의 외측 영역에, 제1 소스 영역 118a, 제1 드레인 영역 118b가 형성되어 있다. 또한, 선택 트랜지스터 124는, 제2 산화물 반도체층 112b의 외측 영역에, 제1 소스·드레인 영역 118c, 제2 소스·드레인 영역 118d가 형성되어 있다.
제1 소스 영역 118a, 제1 드레인 영역 118b, 제1 소스·드레인 영역 118c, 제2 소스·드레인 영역 118d는, 제7 실시 형태에서 설명된 것처럼, 기판 102 측에서 레이저 빛이 조사된 것에 의해 생성된 저저항 영역이다. 이와 같이, 제1 게이트 전극 104a, 104b를 레이저 조사 시의 마스크로서 이용하는 것으로, 구동 트랜지스터 126 및 선택 트랜지스터 124는, 채널 영역과 같은 영역 이외의 산화물 반도체층 112의 영역이 저저항화된다.
유기 EL 소자 130은, 제1 산화물 반도체층 112a의 저저항화된 영역이, 음극인 제1 전극 146으로서 이용되고 있다. 용량 소자 128은, 제1 게이트 전극 104와 동일층 구조로 형성되는 제1 용량 전극 160a가 제2 산화물 반도체층 112b과 겹치므로, 이 영역은 저저항화할 수 없다. 거기서, 제2 절연층 114에서 개구부를 넓혀, 제2 게이트 전극 116a가 제2 산화물 반도체층 112b과 접하고, 또한, 제1 용량 전극 160a과 겹치는 영역을 확대하는 것으로, 다른 쪽의 용량 전극을 겸하도록 하고 있다.
11-2. 화소의 구성 2
제4 실시 형태에서 나타낸 것처럼, 전자 수송층 148은, 각 화소에 있어서 개별적으로 마련되어 있을 수 있다. 이 경우에 둘 수 있는 화소의 구성을 도 51, 도 52a 및 도 52b에서 나타낸다. 도 51은, 본 실시 형태와 관계되는 표시장치 120의 화소 122h의 평면도를 나타내고, A15-A16 선에 대응하는 단면 구조를 도 52a에서 나타내고, B11-B12 선에 대응하는 단면 구조를 도 52b에서 나타낸다.
도 51에서 나타낸 것처럼, 평탄화층 142에게 마련되는 개구부 144는, 산화물 반도체층이 저저항화되어 형성된 제1 전극 146의 내측을 노출하도록 마련되어 있다. 도 52a에서 나타낸 것처럼, 전자 수송층 148은 개구부 144에 의해 노출된 제1 전극 146과 접하고 있다. 전자 수송층 148은 각 화소에 있어서 개별적으로 마련되어 있다. 예를 들면, 전자 수송층 148은, 화소 122h의 전면에 퍼져 있지 않고, 예를 들면, 도 52b에서 나타낸 것처럼 선택 트랜지스터 124가 마련되는 영역에는 마련되지 않을 수 있다. 제4 실시 형태와 같이, 전자 수송층 148을 개구부 144보다 크게 형성하는 것으로, 발광층 152가 산화물 반도체층 112a과 접하는 것을 막고, 전자 수송층 148을 발광층 152보다 작게 형성하는 것으로 정공 수송층 154가 전자 수송층 148과 접하는 것을 막을 수 있다.
도 52a에서 나타낸 것처럼, 전자 수송층 148에게 단부가 개구부 144의 외측(평탄화층 142의 상면)에 위치하는 것으로, 산화물 반도체로 형성되는 제1 전극 146은 표면에서 노출되지 않는다. 즉, 전자 수송층 148을 에칭할 때에, 제1 전극 146은 피에칭 면에서 노출하지 않으므로, 오버 에칭에 의해 제1 전극 146이 소실해 버리는 일은 없다. 이것에 의해, 제1 전극 146(다시 말해 산화물 반도체층 112a)는, 트랜지스터의 채널 영역과 같은 두께로 형성할 수 있다.
11-3. 화소의 구성 3
제4 실시 형태에서 나타낸 것처럼, 전자 수송층 148과 전자 주입층 150의 2층을, 리소그래피 공정과 에칭 공정에 의해 가공할 수 있다. 도 53a 및 도 53b는, 그러한 경우의 화소 122h의 구성을 나타낸다. 도 53a는, 도 51에서 나타내는 화소의 평면도에 있어서의 A15-A16 선에 대응하는 단면 구조를 나타내고, 도 53b는, 같이 B11-B12 선에 대응하는 단면 구조를 나타낸다.
도 53a에서 나타낸 것처럼, 전자 수송층 148 및 전자 주입층 150의 쌍방은, 각 화소의 유기 EL 소자 130에 대응해서 마련되어 있다. 이 경우에, 도 53b에서 나타낸 것처럼 선택 트랜지스터 124가 마련되는 영역에는, 전자 수송층 148 및 전자 주입층 150이 마련되지 않는다. 도 53a 및 도 53b에서 나타내는 전자 수송층 148 및 전자 주입층 150의 구성은 제4 실시 형태에서 말하는 것과 같다.
이와 같이, 본 실시 형태에 있어서는, 화소 122h를 구성하는 구동 트랜지스터 126 및 선택 트랜지스터 124에 있어서도, 산화물 반도체층 112에서 저저항화된 소스 영역 및 드레인 영역을 마련할 수 있다. 이것에 의해, 트랜지스터의 구조가 간략화되서, 소스·게이트 사이 및 드레인·게이트간의 커플링 용량을 저감할 수 있다.
또한, 본 실시 형태에 의하면, 구동 트랜지스터 126 및 선택 트랜지스터 124의 채널 영역과, 유기 EL 소자 130의 음극으로서 기능하는 제1 전극 146을, 동일한 산화물 반도체층 112에서 제작할 수 있다. 그리고, 소스·드레인 영역 118과 제1 전극 146은, 레이저 처리에 의해 동시에 저저항화되는 것으로 제조 공정을 간략화하는 것이 가능할 수 있다. 게다가 전자 수송층 148을, 각 화소의 유기 EL 소자 130에 대응하여 개별적으로 형성하는 것으로, 화소 사이에서 발생하는 리크 전류(다시 말해 크로스톡)가 발생하는 염려를 해소할 수 있다.
제12 실시 형태:
12-1. 화소의 구성 1
제1일 실시 형태에서 나타낸 화소의 구성에 있어서, 유기 EL 소자 130에 반사 전극 164가 마련되어 있을 수 있다. 도 54, 도 55a 및 도 55b는, 제1 전극 146과 전자 수송층 148 사이에서 반사 전극 164가 마련된 화소 122i를 나타낸다. 덧붙여, 도 54는, 화소 122i의 제1의 구성을 나타내고, 평면도를 나타내고, A17-A18 선에 대응하는 단면 구조를 도 55a에 나타내고, B13-B14 선에 대응하는 단면 구조를 도 55b에서 나타낸다.
도 54, 도 55a에서 나타낸 것처럼, 반사 전극 164는 제1 전극 146보다 폭이 넓게 마련된다. 반사 전극 164의 외주 단부는, 개구부 144의 바깥쪽에 배치되어 있다. 도 55a에 나타낸 것처럼, 반사 전극 164는, 제1 전극 146과 접하여 마련된다. 제1 전극 146의 상에는 제2 절연층 114가 마련된다. 그 때문에, 반사 전극 164는, 제2 절연층 114에서 제1 전극 146을 노출시키는 개구부 114a를 형성한 후에 형성된다. 반사 전극 164는, 제2 게이트 전극 116과 같은 도전층(공통 배선 136과도 또한 같은 도전층)에 의해 형성할 수 있다. 이와 같이, 반사 전극 164를 제2 게이트 전극 116과 같은 도전층으로 형성하는 것으로, 제조 공정의 증가를 막을 수 있다. 즉, 제2 절연층 114에서 개구부 114a를 마련할 뿐으로, 그 이상의 공정을 추가하는 일 없이, 반사 전극 164를 마련할 수 있다.
화소 112h가, 유기 EL 소자 130으로 발광을 제2 전극 158 측에서 출사하는 톱 에미션형인 경우, 제1 전극 146 측에는 반사 전극 164를 마련하는 것이 바람직하다. 반사 전극 164는, 전자 수송층 148측의 면에 반사율이 큰 금속층이 마련되어 있는 것이 바람직한 모양이 된다. 예를 들면, 반사 전극 164는, 알루미늄(Al), 알루미늄 합금, 은(Ag) 등의 제1 금속층 116a에서 형성할 수 있다. 알루미늄 합금으로서는, 알루미늄·네오디뮴 합금(Al-Nd), 알루미늄·네오디뮴·니켈 합금(Al-Nd-Ni), 알루미늄·카본·니켈 합금(Al-C-Ni), 구리·니켈 합금(Cu-Ni) 등을 적용할 수 있다.
알루미늄 막은 산화물 반도체로 형성되는 제1 전극 146과 직접 접촉하면 산화 환원 반응이 발생할 우려가 있으므로, 이것을 방지하기 위해서 제1 금속층 166a 사이에서, 티탄(Ti), 탄탈(Ta), 몰리브덴(Mo) 등의 금속 재료로 형성되는 제2 금속층 166b가 마련되어 있을 수 있다.
반사 전극 164의 상층 측에는 평탄화층 142가 마련된다. 반사 전극 164는, 평탄화층 142에게 형성된 개구부 144b에 의해 표면이 노출된다. 전자 수송층 148은, 평탄화층 142에 형성된 개구부 144b를 통해 반사 전극 164와 접하여 마련된다. 반사 전극 164와 전자 수송층 148사이에서는, 알루미늄·리튬 합금(AlLi), 마그네슘·은합금(MgAg) 등의 박막이 마련되어 있을 수 있다.
12-2. 화소의 구성 2
도 56a 및 도 56b는, 화소 122i의 제2의 구성을 나타내고, 도 54의 화소 122i의 평면도에 대응하는 단면 구조에 있어서, 제1일 실시 형태와 같이 전자 수송층 148 및 전자 주입층 150을 각 화소에 대응하여 마련한 모양을 나타낸다. 전자 수송층 148 및 전자 주입층 150을 각 화소로 개별적으로 마련하는 경우에 있어서도, 유기 EL 소자 130에 반사 전극 164를 마련할 수 있다.
12-3. 화소의 구성 3
도 57은, 화소 122i의 제3의 구성의 평면도를 나타내고, A19-A20 선에 대응하는 단면 구조를 도 58a에서 나타내고, B15-B16 선에 대응하는 단면 구조를 도 58b에서 나타낸다. 제3의 구성에 있어서, 반사 전극 164는, 제2 절연층 114의 하층 측에 마련되어 있다. 이와 같은 반사 전극 164는, 기판 102의 대략 전체면에 산화물 반도체층 112, 제1 금속층 166a 및 제2 금속층 116b를 형성하고, 제5 실시 형태에서 말하는 공정에 따라, 다계조 마스크를 이용하여 형성된다.
도 62a 및 도 62b는, 제3의 구성에 있어서, 제1일 실시 형태와 같이 전자 수송층 148 및 전자 주입층 150을 각 화소에 대응하여 마련한 모양을 나타낸다. 전자 수송층 148 및 전자 주입층 150을 각 화소로 개별적으로 마련하는 경우에 있어서도, 유기 EL 소자 130에 반사 전극 164를 마련할 수 있다.
이와 같이, 본 실시 형태에 의하면, 유기 EL 소자 130에 반사 전극 164를 마련하는 것으로, 톱 에미션형의 화소에 있어서 출사광의 강도를 높일 수 있다. 즉, 유기 EL 소자 130의 전류 효율을 높일 수 있다. 이 경우에, 반사 전극 164는, 제2 게이트 전극 116을 형성하는 도전층과 같은 도전층으로부터 형성될 수 있다. 그것에 의해, 제조 공정을 큰폭으로 증가시키는 일 없이, 유기 EL 소자 130에 반사 전극 164를 마련할 수 있다.
제13 실시 형태:
본 실시 형태는, 제5 실시 형태와 같이, 산화물 반도체층 112a의 위에 전자 수송층 148이 마련된 구성을 나타낸다. 도 59는, 본 실시 형태와 관계되는 화소 122j의 평면도를 나타내고, A21-A22 선에 대응하는 단면 구조를 도 60a에서 나타내고, B17-B18 선에 대응하는 단면 구조를 도 60b에서 나타낸다.
전자 수송층 148과 접하는 제1 전극 146은, 구동 트랜지스터 126을 구성하는 산화물 반도체층 112a과 동일층에 있고, 기판 102 측에서 레이저 빛이 조사되어 저저항화되고 있다. 전자 수송층 148은, 제5 실시 형태에 있어서 도 31a, 도 31b, 도 32a, 도 32b, 도 33a, 도 33b, 도 34, 도 35a, 도 35b, 도 36a, 36b에서 나타내는 공정과 같이 다계조 마스크를 이용하여 형성되고 있다.
도 61a 및 도 61b는, 화소 122j의 단면 구조를 나타낸다. 도 60a과의 차이는, 제1 전극 146상에 마련되는 전자 수송층 148 및 전자 주입층 150이 다계조 마스크를 이용하여 형성되고 있다는 점에 있다.
기판 102 측에서 자외선 대역의 파장을 가지는 레이저 빛이 조사되는 것으로, 산화물 반도체층에서 형성되는 제1 전극 146이 저저항화되고 있다. 그것에 의해, 제1 전극 146과 전자 수송층 148의 접합 저항이 작아져, 양호한 옴 접합이 형성되고 있다.
덧붙여 산화물 반도체층 112a 및 제1 전극 146은, 아연(Zn), 마그네슘(Mg) 등이 함유되지 않은 주석(Sn)계의 산화물 반도체층(InGaSnOx, InWSnOx, InSiSnOx 등)이 이용되고, 전자 수송층 148으로는, 주석(Sn)을 함유하지 않는 아연(Zn)계의 산화물 반도체층(ZnSiOx, ZnMgOx, ZnGaOx 등)을 이용하는 것이 바람직하다. 그것에 의해, 쌍방의 산화물 반도체층의 에칭 속도를 다르게 하여, 선택비를 높게 할 수 있다. 또한, 산화물 반도체층 112a 및 제1 전극 146과, 전자 수송층 148과의 밴드 갭을 최적화할 수 있다. 즉, 산화물 반도체층 112a 및 제1 전극 146의 밴드 갭에 대해, 전자 수송층의 밴드 갭을 크게 할 수 있다. 예를 들면, 전자 수송층 148의 밴드 갭은 3.4eV 이상이 바람직한 값이 된다. 전자 수송층 148의 밴드 갭이 3.4eV 이상이면, 청색의 빛을 흡수하지 않게 되어, 신뢰성을 향상시킬 수 있다.
부기:
위에 개시한 예시적인 실시 형태의 전체 또는 일부는, 이하의 보완적인 설명으로서 설명할 수 있지만, 본 발명의 일 실시 형태는 이것으로 한정되지 않는다.
(부기 1)
기판상에 복수의 화소를 가지고,
상기 복수의 화소의 각각은, 구동 트랜지스터와, 상기 구동 트랜지스터와 전기적으로 접속되는 유기 EL 소자를 포함하고,
상기 구동 트랜지스터는,
산화물 반도체층과,
상기 산화물 반도체층과 중인 영역을 가지고, 상기 산화물 반도체층의 상기 기판측의 면에 배치된 제1 게이트 전극과,
상기 제1 게이트 전극과 상기 산화물 반도체층 사이에서 제1 절연층과, 상기 산화물 반도체층 및 상기 제1 게이트 전극과 겹치는 영역을 가지고, 상기 산화물 반도체층의 상기 기판측과는 반대의 면에 배치된 제2 게이트 전극과,
상기 제2 게이트 전극과 상기 산화물 반도체층 사이에서 제2 절연층을 가지고,
상기 유기 EL 소자는,
투광성을 가지는 제1 전극과,
상기 제1 전극에 대향하여 배치되는 제2 전극과,
상기 제1 전극과 상기 제2 전극 사이에서 발광층과,
상기 발광층과 상기 제1 전극 사이에서 전자 수송층을 포함하고,
상기 제1 전극은, 상기 산화물 반도체층에서 연속하여 마련되어 있는 것을 특징으로 하는 표시장치.
(부기 2)
상기 제2 게이트 전극의 채널 장방향의 폭은, 상기 제1 게이트 전극의 채널 장방향의 폭보다 넓은, 부기 1의 재의 표시장치.
(부기 3)
상기 제2 게이트 전극이 상기 산화물 반도체층과 중첩하는 면적은, 상기 제1 게이트 전극이 상기 산화물 반도체층과 중첩하는 면적보다 큰, 부기 1의 기재의 표시장치.
(부기 4)
상기 전자 수송층의 캐리어 농도는, 상기 산화물 반도체층의 캐리어 농도보다 높은, 부기 1의 기재의 표시장치.
(부기 5)
상기 전자 수송층의 밴드 갭은 3.4eV 이상이며, 상기 산화물 반도체층의 밴드 갭은 3.0eV 이상인, 부기 1의 기재의 표시장치.
(부기 6)
상기 전자 수송층과 상기 발광층 사이에서 전자 주입층을 가지는, 부기 1의 기재의 표시장치.
(부기 7)
상기 전자 주입층이 C12A7(12CaO·7Al2O3) 전자화물(electride)인, 부기 6의 기재의 표시장치.
(부기 8)
상기 전자 수송층은 주석(Sn)을 함유하지 않는 아연(Zn)계의 산화물 반도체이며, 상기 산화물 반도체층은 아연(Zn), 마그네슘(Mg)가 함유되지 않은 주석(Sn)계의 산화물 반도체인, 부기 1의 기재의 표시장치.
(부기 9)
상기 전자 수송층은, 산화 아연과, 산화 실리콘, 산화 마그네슘 및 산화 갈륨으로부터 선택된 적어도 하나를 포함하고, 상기 산화물 반도체층은, 산화 주석 및 산화 인듐과, 산화 갈륨, 산화 텅스텐 및 산화 실리콘으로부터 선택된 적어도 하나를 포함하는, 부기 8의 기재의 표시장치.
(부기 10)
상기 구동 트랜지스터를 매설하는 평탄화층을 가지고, 상기 평탄화층은, 상기 제1 전극의 상면을 개구하는 개구부를 가지고, 상기 전자 수송층, 상기 발광층, 상기 제2 전극은, 상기 제1 전극의 상층 측으로부터, 상기 개구부의 내벽면 및 상기 평탄화층의 상면을 따라 마련되어 있는, 부기 1의 기재의 표시장치.
(부기 11)
상기 발광층과 상기 제2 전극 사이에서, 정공 수송층 및 정공 주입층을 가지고, 상기 정공 수송층 및 정공 주입층은, 상기 복수의 화소에 걸쳐 연속하여 마련되고, 상기 전자 수송층은, 상기 복수의 화소의 각각에 대응하여, 고립되어 마련되어 있는, 부기 10의 기재의 표시장치.
(부기 12)
상기 발광층과 상기 제2 전극 사이에서, 정공 수송층 및 정공 주입층을 가지고, 상기 정공 수송층 및 정공 주입층은, 상기 복수의 화소에 걸쳐 연속하여 마련되고, 상기 전자 수송층 및 상기 전자 주입층은, 상기 복수의 화소의 각각에 대응하여, 고립되어 마련되어 있는, 부기 10의 기재의 표시장치.
(부기 13)
상기 전자 수송층의 단부는, 상기 개구부보다 외측이고, 또한, 상기 발광층의 단부보다 내측에 배치되어 있는, 부기 11의 기재의 표시장치.
(부기 14)
상기 전자 수송층 및 전자 주입층의 단부는, 상기 개구부보다 외측이고, 또한 상기 발광층의 단부보다 내측에 배치되어 있는, 부기 12의 기재의 표시장치.
(부기 15)
상기 제1 전극과 상기 전자 수송층 사이에서 반사 전극이 마련되어 있는, 부기 1의 기재의 표시장치.
(부기 16)
상기 반사 전극은, 상기 제2 게이트 전극과 동일층 구조로 마련되어 있는, 부기 15의 기재의 표시장치.

Claims (20)

  1. 표시장치에 있어서,
    기판;
    상기 기판 상에 마련된 제1 게이트 전극, 상기 제1 게이트 전극의 적어도 일부와 중첩하는 제2 게이트 전극, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 반도체층을 포함하는 트랜지스터;
    상기 제1 게이트 전극과 상기 반도체층 사이의 제1 절연층;
    상기 반도체층과 상기 제2 게이트 전극 사이의 제2 절연층;
    상기 제1 게이트 전극과 상기 제2 게이트 전극에 전기적으로 접속되는 게이트 신호선; 및
    상기 게이트 신호선과 교차하는 데이터 신호선
    을 포함하고,
    상기 게이트 신호선은 상기 기판과 상기 제1 절연층 사이에 배치되고, 상기 데이터 신호선은 상기 제2 절연층 상에 배치되는,
    표시장치.
  2. 제1 항에 있어서,
    상기 게이트 신호선과 평행하게 연장되는 제1 공통 배선, 및 상기 반도체층과 중첩하는 용량 전극
    을 더 포함하고,
    상기 제1 공통 배선 및 상기 용량 전극은 상기 게이트 신호선과 동일한 층에 배치되는,
    표시장치.
  3. 제2 항에 있어서,
    상기 데이터 신호선과 평행하게 연장되는 제2 공통 배선
    을 더 포함하고,
    상기 제2 공통 배선은 상기 데이터 신호선과 동일한 층에 배치되는,
    표시장치.
  4. 제3 항에 있어서,
    상기 제2 게이트 전극 및 상기 데이터 신호선은 상기 제2 절연층의 동일한 표면에 배치되는,
    표시장치.
  5. 제2 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 절연층과 상기 제2 절연층을 관통하는 제1 컨택트 홀을 통해 상기 게이트 신호선에 전기적으로 접속되는,
    표시장치.
  6. 제5 항에 있어서,
    상기 데이터 신호선은 상기 제2 절연층을 관통하는 제2 컨택트 홀을 통해 상기 반도체층과 접촉하는,
    표시장치.
  7. 제3 항에 있어서,
    상기 제1 공통 배선은 상기 제1 절연층과 상기 제2 절연층을 관통하는 제3 컨택트 홀을 통해 상기 제2 공통 배선에 전기적으로 접속되는,
    표시장치.
  8. 제6 항에 있어서,
    상기 제1 컨택트 홀은 상기 반도체층의 외측에 배치되고, 상기 제2 컨택트 홀은 상기 반도체층에 배치되는,
    표시장치.
  9. 제6 항에 있어서,
    상기 반도체층과 접촉하는 제1 투명 도전층
    을 더 포함하고,
    상기 제1 투명 도전층은 상기 반도체층과 상기 제1 절연층 사이에 배치되고, 상기 제2 컨택트 홀과 중첩되는,
    표시장치.
  10. 제9 항에 있어서,
    상기 반도체층과 접촉하는 제2 투명 도전층
    을 더 포함하고,
    상기 제2 투명 도전층은 상기 반도체층과 상기 제1 절연층 사이에 배치되고, 상기 용량 전극과 중첩되는,
    표시장치.
  11. 제1 항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는,
    표시장치.
  12. 표시장치를 제조하기 위한 방법에 있어서, 상기 방법은,
    기판 상에 게이트 신호선 및 상기 게이트 신호선으로부터 연장되는 제1 게이트 전극을 형성하는 단계;
    상기 게이트 신호선 및 상기 제1 게이트 전극 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 제2 절연층을 형성하는 단계;
    상기 제1 절연층 및 상기 제2 절연층을 관통하고 상기 게이트 신호선을 노출시키는 제1 컨택트 홀, 및 상기 제2 절연층을 관통하고 상기 반도체층을 노출시키는 제2 컨택트 홀을 형성하는 단계; 및
    상기 제2 절연층 상에 제2 게이트 전극 및 데이터 신호선을 형성하는 단계
    를 포함하고,
    상기 제2 게이트 전극을 형성하는 단계에서 상기 제2 게이트 전극은 상기 제1 컨택트 홀을 통해 상기 게이트 신호선에 접속되고, 상기 데이터 신호선을 형성하는 단계에서 상기 데이터 신호선은 상기 제2 컨택트 홀을 통해 상기 반도체층에 접촉하는,
    방법.
  13. 제12 항에 있어서,
    상기 게이트 신호선을 형성하는 단계와 함께, 상기 게이트 신호선과 평행하게 연장되는 제1 공통 배선, 및 상기 반도체층과 중첩되는 용량 전극을 형성하는 단계
    를 더 포함하는,
    방법.
  14. 제13 항에 있어서,
    상기 데이터 신호선을 형성하는 단계와 함께, 상기 데이터 신호선과 평행하게 연장되는 제2 공통 배선을 형성하는 단계
    를 더 포함하는,
    방법.
  15. 제13 항에 있어서,
    상기 제2 게이트 전극 및 상기 데이터 신호선은 상기 제2 절연층의 동일한 표면에 형성되는,
    방법.
  16. 제14 항에 있어서,
    상기 제1 절연층과 상기 제2 절연층을 관통하고, 상기 제1 공통 배선과 상기 제2 공통 배선을 전기적으로 접속시키는 제3 컨택트 홀을 형성하는 단계
    를 더 포함하는,
    방법.
  17. 제14 항에 있어서,
    상기 제1 컨택트 홀은 상기 반도체층의 외측에 형성되고, 상기 제2 컨택트 홀은 상기 반도체층에 형성되는,
    방법.
  18. 제14 항에 있어서,
    상기 반도체층과 상기 제1 절연층 사이에 상기 반도체층과 접촉하고 상기 제2 컨택트 홀과 중첩되는 제1 투명 도전층을 형성하는 단계
    를 더 포함하는,
    방법.
  19. 제18 항에 있어서,
    상기 반도체층과 상기 제1 절연층 사이에 상기 반도체층과 접촉하고 상기 용량 전극과 중첩되는 제2 투명 도전층을 형성하는 단계
    를 더 포함하는,
    방법.
  20. 제12 항에 있어서,
    상기 반도체층은 산화물 반도체로 형성되는,
    방법.
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TW (3) TWI833640B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
US20210226063A1 (en) * 2018-08-09 2021-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102623838B1 (ko) * 2018-08-20 2024-01-11 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP7246681B2 (ja) 2018-09-26 2023-03-28 三国電子有限会社 トランジスタ及びトランジスタの製造方法、並びにトランジスタを含む表示装置
JP7190740B2 (ja) * 2019-02-22 2022-12-16 三国電子有限会社 エレクトロルミネセンス素子を有する表示装置
CN109904210B (zh) * 2019-03-27 2021-08-24 合肥鑫晟光电科技有限公司 一种显示基板及其制作方法、显示装置
CN110690228B (zh) * 2019-09-06 2022-03-08 深圳市华星光电半导体显示技术有限公司 阵列基板及显示面板
JP7444436B2 (ja) * 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
KR20210138843A (ko) * 2020-05-12 2021-11-22 삼성디스플레이 주식회사 표시 장치 및 그 제조방법
WO2021261493A1 (ja) * 2020-06-23 2021-12-30 三国電子有限会社 塗布型無機透明酸化物半導体電子輸送層を有する逆構造エレクトロルミネセンス素子
JP2022070073A (ja) * 2020-10-26 2022-05-12 株式会社ジャパンディスプレイ 半導体基板及び表示装置
KR20220062185A (ko) * 2020-11-06 2022-05-16 삼성디스플레이 주식회사 유기 발광 표시 장치
CN115206995A (zh) * 2021-04-09 2022-10-18 株式会社日本显示器 显示装置

Family Cites Families (123)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2909266B2 (ja) 1990-07-23 1999-06-23 ホシデン・フィリップス・ディスプレイ株式会社 液晶表示素子
US5245450A (en) 1990-07-23 1993-09-14 Hosiden Corporation Liquid crystal display device with control capacitors for gray-scale
JP3712774B2 (ja) 1996-03-29 2005-11-02 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 液晶表示素子
JP3268993B2 (ja) 1997-01-31 2002-03-25 三洋電機株式会社 表示装置
JPH11212493A (ja) 1998-01-29 1999-08-06 Sharp Corp 発光表示装置
JP3394483B2 (ja) 1999-11-16 2003-04-07 鹿児島日本電気株式会社 薄膜トランジスタ基板およびその製造方法
JP4048687B2 (ja) 2000-04-07 2008-02-20 セイコーエプソン株式会社 有機ｅｌ素子および有機ｅｌ素子の製造方法
JP3918412B2 (ja) 2000-08-10 2007-05-23 ソニー株式会社 薄膜半導体装置及び液晶表示装置とこれらの製造方法
JP2002311424A (ja) 2001-04-12 2002-10-23 Hitachi Ltd 液晶表示装置
JP2002343578A (ja) 2001-05-10 2002-11-29 Nec Corp 発光体、発光素子、および発光表示装置
JP2003005203A (ja) 2001-06-19 2003-01-08 Hitachi Ltd 液晶表示装置およびその製造方法
US6952023B2 (en) 2001-07-17 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP3638922B2 (ja) 2001-07-17 2005-04-13 株式会社半導体エネルギー研究所 発光装置
JP3823916B2 (ja) 2001-12-18 2006-09-20 セイコーエプソン株式会社 表示装置及び電子機器並びに表示装置の製造方法
JP2003295207A (ja) 2002-03-29 2003-10-15 Nec Lcd Technologies Ltd 横電界方式のアクティブマトリクス型液晶表示装置
JP2003308042A (ja) 2002-04-17 2003-10-31 Hitachi Ltd 画像表示装置
JP2004145300A (ja) 2002-10-03 2004-05-20 Seiko Epson Corp 電子回路、電子回路の駆動方法、電子装置、電気光学装置、電気光学装置の駆動方法及び電子機器
JP2004341465A (ja) 2003-05-14 2004-12-02 Obayashi Seiko Kk 高品質液晶表示装置とその製造方法
KR100494455B1 (ko) 2003-06-11 2005-06-10 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치용 어레이기판 및 그 제조방법
CN1910763A (zh) 2004-01-23 2007-02-07 Hoya株式会社 量子点分散发光元件及其制造方法
US7242039B2 (en) 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4203659B2 (ja) 2004-05-28 2009-01-07 カシオ計算機株式会社 表示装置及びその駆動制御方法
KR100683679B1 (ko) 2004-07-07 2007-02-15 삼성에스디아이 주식회사 유기 발광 소자
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
JP2007053286A (ja) 2005-08-19 2007-03-01 Seiko Epson Corp 発光素子、表示装置および電子機器
KR20070035341A (ko) * 2005-09-27 2007-03-30 삼성전자주식회사 간극을 채운 반도체 나노결정층을 함유하는 발광소자 및 그제조방법
TW200721478A (en) 2005-10-14 2007-06-01 Pioneer Corp Light-emitting element and display apparatus using the same
US20090140955A1 (en) 2005-10-14 2009-06-04 Pioneer Corporation Light-emitting element and display device
JP4808479B2 (ja) 2005-11-28 2011-11-02 大日本印刷株式会社 有機発光トランジスタ素子及びその製造方法並びに発光表示装置
KR100732824B1 (ko) 2005-12-02 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치 및 그의 구동방법
JP4809670B2 (ja) 2005-12-02 2011-11-09 大日本印刷株式会社 有機発光トランジスタ素子及びその製造方法並びに発光表示装置
JP4809682B2 (ja) 2006-01-30 2011-11-09 大日本印刷株式会社 有機発光トランジスタ素子及びその製造方法並びに発光表示装置
JP2007310334A (ja) 2006-05-19 2007-11-29 Mikuni Denshi Kk ハーフトーン露光法を用いた液晶表示装置の製造法
JP4934774B2 (ja) 2006-09-05 2012-05-16 大日本印刷株式会社 有機発光トランジスタ及び表示装置
JP2008084655A (ja) 2006-09-27 2008-04-10 Toppan Printing Co Ltd 高分子系有機ｅｌ素子の発光層の形成方法
CN100547800C (zh) 2006-10-19 2009-10-07 元太科技工业股份有限公司 薄膜晶体管阵列基板及电子墨水显示装置
JP2009175563A (ja) 2008-01-28 2009-08-06 Sony Corp 表示装置
JP5386182B2 (ja) 2008-01-29 2014-01-15 株式会社半導体エネルギー研究所 発光装置
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP2010050165A (ja) 2008-08-19 2010-03-04 Sumitomo Chemical Co Ltd 半導体装置、半導体装置の製造方法、トランジスタ基板、発光装置、および、表示装置
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR101310473B1 (ko) 2008-10-24 2013-09-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5019299B2 (ja) 2008-10-31 2012-09-05 栄 田中 低コスト表示装置を製造するためのホトマスク構造
KR20110084523A (ko) * 2008-11-07 2011-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI506795B (zh) 2008-11-28 2015-11-01 Semiconductor Energy Lab 半導體裝置和其製造方法
KR101517034B1 (ko) 2008-12-04 2015-05-04 엘지디스플레이 주식회사 반사투과형 액정표시장치용 어레이 기판
US8367486B2 (en) 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
US8174021B2 (en) 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8450144B2 (en) * 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8927981B2 (en) * 2009-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101690216B1 (ko) 2009-05-01 2016-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI528527B (zh) * 2009-08-07 2016-04-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
JP5663231B2 (ja) * 2009-08-07 2015-02-04 株式会社半導体エネルギー研究所 発光装置
WO2011027656A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR20110041139A (ko) 2009-10-15 2011-04-21 삼성모바일디스플레이주식회사 액정표시장치 및 그 제조방법
KR101772639B1 (ko) * 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101652790B1 (ko) 2009-11-09 2016-08-31 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR102068463B1 (ko) 2009-11-28 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 적층 산화물 재료, 반도체 장치 및 반도체 장치의 제작 방법
WO2011068016A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011128442A (ja) 2009-12-18 2011-06-30 Sony Corp 表示パネル、表示装置および電子機器
CN102782858B (zh) * 2009-12-25 2015-10-07 株式会社理光 场效应晶体管、半导体存储器、显示元件、图像显示设备和系统
KR101773641B1 (ko) 2010-01-22 2017-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20180001562A (ko) 2010-02-26 2018-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
US9190522B2 (en) 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
KR101706081B1 (ko) 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
KR101213493B1 (ko) * 2010-04-13 2012-12-20 삼성디스플레이 주식회사 유기 발광 소자 및 그 제조방법
KR101193197B1 (ko) 2010-07-07 2012-10-19 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
JP5659708B2 (ja) 2010-11-08 2015-01-28 三菱電機株式会社 液晶表示パネル、及び液晶表示装置
CN105336791B (zh) 2010-12-03 2018-10-26 株式会社半导体能源研究所 氧化物半导体膜以及半导体装置
US9214644B2 (en) 2010-12-07 2015-12-15 University Of Florida Research Foundation, Inc. Active matrix dilute source enabled vertical organic light emitting transistor
JP5447356B2 (ja) 2010-12-09 2014-03-19 セイコーエプソン株式会社 表示装置及び電子機器
KR101680768B1 (ko) 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
US9568794B2 (en) * 2010-12-20 2017-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device
JP2012146764A (ja) 2011-01-11 2012-08-02 Canon Inc 表示装置
JP5615744B2 (ja) 2011-03-14 2014-10-29 富士フイルム株式会社 電界効果型トランジスタ、表示装置、センサ及び電界効果型トランジスタの製造方法
KR101875127B1 (ko) 2011-06-10 2018-07-09 삼성디스플레이 주식회사 유기전계발광 표시장치
KR20130007310A (ko) * 2011-06-30 2013-01-18 삼성디스플레이 주식회사 유기 발광 소자, 유기 발광 표시 장치 및 그 제조 방법
KR101310058B1 (ko) 2011-10-06 2013-09-24 전남대학교산학협력단 역구조 유기 태양전지 및 그 제조방법
KR101963226B1 (ko) 2012-02-29 2019-04-01 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
WO2013154195A1 (en) 2012-04-13 2013-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102013125B1 (ko) 2012-06-20 2019-08-22 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 유기 일렉트로 루미네선스 소자
TWI473061B (zh) 2012-10-22 2015-02-11 Au Optronics Corp 電致發光顯示面板及其驅動方法
KR102084395B1 (ko) * 2012-12-21 2020-03-04 엘지디스플레이 주식회사 유기전계 발광소자 및 이의 제조 방법
JP2014154382A (ja) 2013-02-08 2014-08-25 Nippon Hoso Kyokai <Nhk> 薄膜デバイスの製造方法
JP2014218706A (ja) 2013-05-09 2014-11-20 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
TWI742574B (zh) 2013-05-16 2021-10-11 日商半導體能源研究所股份有限公司 半導體裝置
TWI624936B (zh) * 2013-06-05 2018-05-21 半導體能源研究所股份有限公司 顯示裝置
CN105874524B (zh) 2013-12-02 2019-05-28 株式会社半导体能源研究所 显示装置
KR20150073297A (ko) * 2013-12-20 2015-07-01 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법
CN105849929B (zh) 2013-12-26 2018-03-02 国立研究开发法人科学技术振兴机构 金属氧化物的薄膜、具备该薄膜的有机电致发光元件、太阳能电池和有机太阳能电池
TWI643969B (zh) 2013-12-27 2018-12-11 日商半導體能源研究所股份有限公司 氧化物半導體的製造方法
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
KR102305143B1 (ko) * 2014-08-20 2021-09-28 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN106687616A (zh) 2014-09-18 2017-05-17 国立研究开发法人科学技术振兴机构 金属氧化物的薄膜、具备该薄膜的有机电致发光元件、太阳能电池及薄膜的制造方法
EP3021373A1 (en) 2014-11-14 2016-05-18 E.T.C. S.r.l. Display containing improved pixel architectures
KR102276118B1 (ko) * 2014-11-28 2021-07-13 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
KR102294724B1 (ko) 2014-12-02 2021-08-31 삼성디스플레이 주식회사 유기 발광 트랜지스터 및 이를 포함하는 표시 장치
KR102335112B1 (ko) 2015-01-28 2021-12-03 삼성디스플레이 주식회사 유기 발광 표시 장치
US9842938B2 (en) 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
KR102314488B1 (ko) * 2015-04-07 2021-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2016213052A (ja) 2015-05-08 2016-12-15 株式会社Ｊｏｌｅｄ 青色有機ｅｌ素子、有機ｅｌ表示パネル及び青色有機ｅｌ素子の製造方法
JP6803682B2 (ja) * 2015-05-22 2020-12-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US10276593B2 (en) 2015-06-05 2019-04-30 Sharp Kabushiki Kaisha Active matrix substrate and method for manufacturing same, display device using active matrix substrate
JP2017005064A (ja) 2015-06-08 2017-01-05 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
JP6582786B2 (ja) 2015-09-17 2019-10-02 日立化成株式会社 組成物、電荷輸送材料、及びインク並びにそれらの利用
JP6566316B2 (ja) 2015-10-23 2019-08-28 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 保護回路および電子機器
JP6832624B2 (ja) 2015-12-22 2021-02-24 三菱電機株式会社 液晶表示装置およびその製造方法
CN105762196B (zh) * 2016-05-16 2018-09-18 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法及相应装置
US20180122833A1 (en) 2016-10-31 2018-05-03 LG Display Co. , Ltd. Thin film transistor substrate having bi-layer oxide semiconductor
JP6822114B2 (ja) 2016-12-13 2021-01-27 天馬微電子有限公司 表示装置、トランジスタ回路及び薄膜トランジスタの駆動方法
JP2018133144A (ja) 2017-02-13 2018-08-23 株式会社Ｊｏｌｅｄ 有機電界発光パネルおよび発光装置
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
JP6903503B2 (ja) 2017-07-05 2021-07-14 三菱電機株式会社 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法
KR102512106B1 (ko) 2017-09-01 2023-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
JP7190729B2 (ja) 2018-08-31 2022-12-16 三国電子有限会社 キャリア注入量制御電極を有する有機エレクトロルミネセンス素子
JP2020076951A (ja) 2018-09-19 2020-05-21 シャープ株式会社 表示装置
CN109637493B (zh) 2019-01-30 2021-04-27 惠科股份有限公司 显示面板的驱动方法及设备

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