KR20220062185A - 유기 발광 표시 장치 - Google Patents

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KR20220062185A
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안진성
우민우
이왕우
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Abstract

유기 발광 표시 장치는 제1 액티브 영역 및 제1 액티브 영역 상에 배치되는 제1 게이트 전극을 포함하는 제1 트랜지스터, 제1 액티브 영역과 동일한 층에 배치되는 제3 하부 게이트 전극, 제3 하부 게이트 전극 상에 배치되는 제3 액티브 영역 및 제3 액티브 영역 상에 배치되는 제3 상부 게이트 전극을 포함하는 제3 트랜지스터, 및 제1 액티브 영역과 동일한 층에 배치되는 제4 액티브 영역 및 제4 액티브 영역 상에 배치되는 제4 게이트 전극을 포함하는 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제4 트랜지스터와는 다른 MOS 타입의 트랜지스터인 것을 특징으로 한다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 발명은 유기 발광 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 외광의 투과율을 개선한 유기 발광 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(organic light emitting display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(liquid crystal display; LCD) 등이 있다.
한편, 유기 발광 표시 장치의 일 부분은 외광의 투과가 많으면, 누설전류로 인해 휘도가 떨어질 수 있다. 이로 인해 표시 품질이 저하될 수 있어 차폐가 필요할 수 있다. 반면에, 유기 발광 표시 장치의 다른 부분은 외광의 투과가 적으면, 센서의 감도가 저하될 수 있다. 이로 인해 센서 능력이 떨어질 수 있어 차폐하지 않을 필요가 있다.
본 발명의 목적은 투과율이 개선된 유기 발광 표시 장치를 제공하기 위한 것이다.
다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 제1 액티브 영역 및 상기 제1 액티브 영역 상에 배치되는 제1 게이트 전극을 포함하는 제1 트랜지스터, 상기 제1 액티브 영역과 동일한 층에 배치되는 제3 하부 게이트 전극, 상기 제3 하부 게이트 전극 상에 배치되는 제3 액티브 영역 및 상기 제3 액티브 영역 상에 배치되는 제3 상부 게이트 전극을 포함하는 제3 트랜지스터, 및 상기 제1 액티브 영역과 동일한 층에 배치되는 제4 액티브 영역 및 상기 제4 액티브 영역 상에 배치되는 제4 게이트 전극을 포함하는 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제4 트랜지스터와는 다른 MOS 타입의 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 액티브 영역과 동일한 층에 배치되는 제7 액티브 영역 및 상기 제7 액티브 영역 상에 배치되는 제7 게이트 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 게이트 전극, 상기 제4 게이트 전극, 및 상기 제7 게이트 전극과 동일한 층에 배치되고, 게이트 초기화 신호를 수신하는 게이트 초기화 신호 배선을 더 포함하고, 상기 게이트 초기화 신호 배선은 상기 제4 게이트 전극 및 상기 제7 게이트 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제3 액티브 영역은 산화물 반도체를 포함할 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는 NMOS 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제1 액티브 영역, 상기 제4 액티브 영역, 및 상기 제7 액티브 영역은 다결정 실리콘을 포함할 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터 및 상기 제7 트랜지스터는 동일한 MOS 타입의 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터 및 상기 제7 트랜지스터는 NMOS 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 액티브 영역과 동일한 층에 배치되는 제2 액티브 영역 및 상기 제2 액티브 영역 상에 배치되는 제2 게이트 전극을 포함하는 제2 트랜지스터, 상기 제1 액티브 영역과 동일한 층에 배치되는 제5 액티브 영역 및 상기 제5 액티브 영역 상에 배치되는 제5 게이트 전극을 포함하는 제5 트랜지스터, 및 상기 제1 액티브 영역과 동일한 층에 배치되는 제6 액티브 영역 및 상기 제6 액티브 영역 상에 배치되는 제6 게이트 전극을 포함하는 제6 트랜지스터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제3 액티브 영역은 산화물 반도체를 포함할 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는 NMOS 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제1 액티브 영역, 상기 제2 액티브 영역, 상기 제4 액티브 영역, 상기 제5 액티브 영역, 상기 제6 액티브 영역, 및 상기 제7 액티브 영역은 다결정 실리콘을 포함할 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터 및 상기 제7 트랜지스터는 NMOS 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터는 PMOS 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 게이트 전극과 연결되는 제1 스토리지 전극 및 상기 제1 스토리지 전극 상에 배치되는 제2 스토리지 전극을 포함하는 스토리지 커패시터, 및 상기 제2 게이트 전극과 연결되는 제1 부스팅 전극 및 상기 제1 부스팅 전극 상에 배치되는 제2 부스팅 전극을 포함하는 부스팅 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제4 액티브 영역은 상기 제4 게이트 전극과 중첩하는 중첩 영역, 상기 중첩 영역과 인접하는 제1 불순물 영역, 및 상기 제1 불순물 영역과 인접하는 제2 불순물 영역을 포함하고, 상기 제1 불순물 영역의 제1 불순물 농도는 상기 제2 불순물 영역의 제2 불순물 농도보다 작을 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제3 상부 게이트 전극 상에 배치되고, 상기 제3 액티브 영역을 커버하는 차폐 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 차폐 패턴은 상기 제4 액티브 영역을 커버하지 않을 수 있다.
일 실시예에 의하면, 상기 유기 발광 표시 장치는 상기 제1 트랜지스터에 고 전원 전압을 전송하는 고 전원 전압 배선을 더 포함하고, 상기 고 전원 전압 배선은 상기 차폐 패턴을 포함할 수 있다.
제3 트랜지스터의 제3 액티브 영역은 산화물 반도체를 포함하고, 제4 트랜지스터의 제4 액티브 영역은 제3 액티브 영역과 다른 층에 배치되고, 다결정 실리콘을 포함함으로써, 차폐 영역을 최소화 할 수 있다. 이에 따라, 유기 발광 표시 장치는 투과율이 개선될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 3은 도 2의 회로도를 고주파 구동 모드로 구동하기 위한 타이밍도이다.
도 4는 도 2의 회로도를 저주파 구동 모드로 구동하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 서로 인접한 화소들을 나타내는 배치도이다.
도 6은 도 5의 한 화소를 확대한 배치도이다.
도 7 내지 도 16은 도 6에 도시된 구성 요소들을 층별로 나타내는 배치도들이다.
도 17은 도 6을 I-I' 선을 따라 자른 단면도이다.
도 18은 제4 액티브 영역에 포함된 불순물 영역들을 설명하기 위하여 도 6을 I-I' 선을 따라 자른 단면도이다.
도 19 및 도 20은 도 18의 불순물 영역들을 형성하는 것을 설명하기 위한 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치는 복수의 화소들을 포함하는 표시부(10), 스캔 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함할 수 있다.
표시부(10)는 복수의 스캔선들(SL1~SLn+1), 복수의 데이터선들(DL1~DLm), 및 복수의 발광 제어선들(EL1~ELn)의 교차부에 위치하여, 실질적인 행렬 형태로 배열되는 복수의 화소들을 포함할 수 있다. 복수의 스캔선들(SL1~SLn+1), 및 복수의 발광 제어선들(EL1~ELn)은 행 방향인 제1 방향(D1)으로 연장될 수 있고, 복수의 데이터선들(DL1~DLm), 및 고 전원 전압 배선(ELVDDL)은 열 방향인 제2 방향(D2)으로 연장될 수 있다.
화소(PX)는 복수의 스캔선들(SL1~SLn+1) 중에서 세 개의 스캔선들에 연결될 수 있다. 스캔 구동부(20)는 복수의 스캔선들(SL1~SLn+1)을 통해 화소(PX)에 세 개의 스캔 신호들을 전송할 수 있다. 다시 말하면, 스캔 구동부(20)는 스캔선들(SL2~SLn), 이전 스캔선들(SL1~SLn-1), 및 이후 스캔선들(SL3~SLn+1)로 스캔 신호를 순차적으로 공급할 수 있다.
화소(PX)는 복수의 데이터선들(DL1~DLm) 중에서 하나의 데이터선에 연결될 수 있다. 데이터 구동부(30)는 복수의 데이터선들(DL1~DLm)을 통해 화소(PX)에 데이터 신호(DATA)를 전송할 수 있다. 데이터 신호(DATA)는 스캔선들(SL2~SLn)로 스캔 신호가 공급될 때마다 스캔 신호에 의해 선택된 화소(PX)로 공급될 수 있다.
화소(PX)는 복수의 발광 제어선들(EL1~ELn) 중에서 하나의 발광 제어선에 연결될 수 있다. 발광 제어 구동부(40)는 복수의 발광 제어선들(EL1~ELn)을 통해 화소(PX)에 발광 제어 신호를 전송할 수 있다. 발광 제어 신호는 화소(PX)의 발광 시간을 제어할 수 있다. 발광 제어 구동부(40)는 화소(PX)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호들(IR, IG, IB)을 복수의 영상 데이터 신호들(DR, DG, DB)로 변환하여 데이터 구동부(30)에 전달할 수 있다. 또한, 제어부(50)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 및 클럭 신호(MCLK)를 전달 받아 스캔 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호들을 생성하여 각각에 전달할 수 있다. 다시 말하면, 제어부(50)는 스캔 구동부(20)를 제어하는 스캔 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 생성하여 각각에 전달할 수 있다.
화소(PX)는 외부의 전원들로부터 고 전원 전압(ELVDD) 및 저 전원 전압(ELVSS)을 공급 받을 수 있다. 고 전원 전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 저 전원 전압(ELVSS)은 고 전원 전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다. 고 전원 전압(ELVDD)은 고 전원 전압 배선(ELVDDL)을 통해 화소(PX)에 공급될 수 있다. 화소(PX)는 외부의 전원으로부터 초기화 전압(VINT)을 인가 받을 수 있다. 화소(PX)는 외부의 전원으로부터 다이오드 초기화 전압(AINT)를 인가 받을 수 있다.
화소(PX)는 복수의 데이터선들(DL1~DLm)을 통해 전달된 데이터 신호(DATA)에 따라 유기 발광 다이오드(OLED)로 공급되는 구동 전류에 의해 소정 휘도의 광을 방출할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타내는 회로도이다.
도 2를 참조하면, 화소(PX)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(CST), 부스팅 커패시터(CBT), 및 유기 발광 다이오드(OLED)를 포함할 수 있다. 도 2에는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(CST), 부스팅 커패시터(CBT), 및 유기 발광 다이오드(OLED)가 모두 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다.
제1 트랜지스터(T1)는 고 전원 전압(ELVDD)을 공급받는 제1 단자(예를 들어, 소스 단자), 공급받은 고 전원 전압(ELVDD)을 유기 발광 다이오드(OLED)에 전달하는 제2 단자(예를 들어, 드레인 단자), 및 턴 온 또는 턴 오프하는 전압을 공급받는 게이트 단자를 포함할 수 있다. 제1 트랜지스터(T1)는 게이트 단자와 제1 단자 사이의 전압차에 기초하여 구동 전류를 생성할 수 있다.
제2 트랜지스터(T2)는 데이터 신호(DATA)를 공급받는 제1 단자(예를 들어, 소스 단자), 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 단자에 전달하는 제2 단자(예를 들어, 드레인 단자), 데이터 신호(DATA)를 전달하는 턴 온 상태 또는 상기 데이터 신호(DATA)를 전달하지 않는 턴 오프 상태를 결정하는 게이트 신호(GW)를 공급받는 게이트 단자를 포함할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 단자와 연결되는 제1 단자(예를 들어, 소스 단자), 제1 트랜지스터(T1)의 제2 단자와 연결되는 제2 단자(예를 들어, 드레인 단자), 게이트 스위칭 신호(GC)를 공급받는 상부 게이트 단자 및 게이트 스위칭 신호(GC)를 공급받는 하부 게이트 단자를 포함할 수 있다.
제4 트랜지스터(T4)는 초기화 전압(VINT)을 공급받는 제1 단자(예를 들어, 소스 단자), 제3 트랜지스터(T3)의 제1 단자와 연결되는 제2 단자(예를 들어, 드레인 단자), 및 게이트 초기화 신호(GI)를 공급받는 게이트 단자를 포함할 수 있다.
제5 트랜지스터(T5)는 고 전원 전압(ELVDD)을 공급받는 제1 단자(예를 들어, 소스 단자), 제1 트랜지스터(T1)의 제1 단자와 연결되는 제2 단자(예를 들어, 드레인 단자), 및 발광 제어 신호(EM)를 공급받는 게이트 단자를 포함할 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 단자와 연결되는 제1 단자(예를 들어, 소스 단자), 후술할 유기 발광 다이오드(OLED)의 제1 단자와 연결되는 제2 단자(예를 들어, 드레인 단자), 및 발광 제어 신호(EM)를 공급받는 게이트 단자를 포함할 수 있다.
제7 트랜지스터(T7)는 제6 트랜지스터(T6)의 제2 단자와 연결되는 제1 단자(예를 들어, 소스 단자), 다이오드 초기화 전압(AINT)과 연결되는 제2 단자(예를 들어, 드레인 단자), 및 다이오드 초기화 신호(GB)를 공급받는 게이트 단자를 포함할 수 있다.
유기 발광 다이오드(OLED)는 제6 트랜지스터(T6)의 제2 단자와 연결되어 구동 전류를 공급받는 제1 단자(예를 들어, 애노드 단자) 및 저 전원 전압(ELVSS)을 공급받는 제2 단자(예를 들어, 캐소드 단자)를 포함할 수 있다.
스토리지 커패시터(CST)는 고 전원 전압(ELVDD)을 제공받는 제1 단자 및 제1 트랜지스터(T1)의 게이트 단자와 연결되는 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)는 게이트 신호(GW)의 턴 오프 구간 동안 제1 트랜지스터(T1)의 게이트 단자의 전압 레벨을 유지할 수 있다.
부스팅 커패시터(CBT)는 게이트 신호(GW)와 연결되는 제1 단자 및 제1 트랜지스터(T1)의 게이트 단자와 연결되는 제2 단자를 포함할 수 있다. 부스팅 커패시터(CBT)는 게이트 초기화 신호(GI)의 턴 오프 구간 동안 제1 트랜지스터(T1)의 게이트 단자의 전압 레벨을 유지할 수 있다.
트랜지스터들(T1, T2, T3, T4, T5, T6, T7)은 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다. NMOS 트랜지스터는 게이트 단자에 공급되는 신호가 양의 전압 레벨을 가질 때 턴 온 되고, 게이트 단자에 공급되는 신호가 음의 전압 레벨을 가질 때 턴 오프 될 수 있다. PMOS 트랜지스터는 게이트 단자에 공급되는 신호가 음의 전압 레벨을 가질 때 턴 온 되고, 게이트 단자에 공급되는 신호가 양의 전압 레벨을 가질 때 턴 오프 될 수 있다.
한편, 최근에는 전자 기기를 사용하지 않는 중에도 표시 장치가 소정의 대기 화면을 표시할 것이 요구되고 있다. 예를 들어, 전자 기기의 대기 상태 중에도 시간 영상, 날짜 영상, 날씨 영상 등을 포함하는 대기 화면을 표시하는 저전력 모드인 상시-온 디스플레이(Always-On Display; AOD) 모드를 지원하는 표시 장치가 개발되었다. 상시-온 디스플레이(AOD) 모드는 저주파로 구동하여 소비 전력을 최소화 할 수 있다. 예를 들어, 전자 기기의 사용 상태 중의 사용 화면을 표시하는 모드를 고주파 구동 모드라고 지칭할 수 있고, 전자 기기의 대기 상태 중에도 대기 화면을 표시하는 모드인 상시-온 디스플레이(AOD) 모드를 저주파 구동 모드라 지칭할 수 있다.
도 3은 도 2의 회로도를 고주파 구동 모드로 구동하기 위한 타이밍도이다.
도 2 및 도 3을 참조하면, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)는 PMOS 트랜지스터일 수 있다. 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제7 트랜지스터(T7)는 NMOS 트랜지스터일 수 있다. 제1 시점(t1)부터 제7 시점(t7)까지는 타이밍의 한 프레임을 구성할 수 있다. 상기 한 프레임은 다음 프레임에서 지속적으로 반복될 수 있다.
제2 시점(t2)부터 제3 시점(t3)까지 게이트 초기화 신호(GI) 및 다이오드 초기화 신호(GB)가 양의 전압 레벨을 가질 수 있다. 이에 따라, 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 턴 온 될 수 있다. 제4 트랜지스터(T4)가 턴 온 됨에 따라, 제3 트랜지스터(T3)의 제1 단자, 부스팅 커패시터(CBT)의 제2 단자, 제1 트랜지스터(T1)의 게이트 단자, 및 스토리지 커패시터(CST)의 제2 단자에 초기화 전압(VINT)이 제공될 수 있다. 제7 트랜지스터(T7)가 턴 온 됨에 따라, 유기 발광 다이오드(OLED)가 발광하기 위한 구동 전류가 흐르고 남은 전류가 다이오드 초기화 전압(AINT)으로 빠져나갈 수 있다.
제4 시점(t4)부터 제5 시점(t5)까지 게이트 신호(GW)가 음의 전압 레벨을 가지고, 게이트 스위칭 신호(GC)가 양의 전압 레벨을 가질 수 있다. 이에 따라, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴 온 될 수 있다. 제2 트랜지스터(T2)가 턴 온 됨에 따라, 데이터 신호(DATA)가 제1 트랜지스터(T1)의 제1 단자에 제공될 수 있다. 제3 트랜지스터(T3)가 턴 온 됨에 따라, 초기화 전압(VINT)이 제1 트랜지스터(T1)의 제2 단자에 제공될 수 있다.
제6 시점(t6)부터 제7 시점(t7)까지 발광 제어 신호(EM)가 음의 전압 레벨을 가질 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 될 수 있다. 제5 트랜지스터(T5)가 턴 온 됨에 따라, 고 전원 전압(ELVDD)이 제1 트랜지스터(T1)에 제공될 수 있다. 그에 따라, 제1 트랜지스터(T1)의 제1 단자와 제1 트랜지스터(T1)의 제2 단자의 전압차에 기초하여 데이터 신호(DATA)가 전달될 수 있다. 제6 트랜지스터(T6)가 턴 온 됨에 따라, 전달된 데이터 신호(DATA)가 유기 발광 다이오드(OLED)로 공급될 수 있다. 그에 따라, 유기 발광 다이오드(OLED)는 소정의 휘도를 갖는 광을 방출할 수 있다.
상기 한 프레임 동안 걸리는 시간은 제7 시점(t7)부터 다음 프레임의 제1 시점(t1)까지의 길이, 제3 시점(t3)부터 제4 시점(t4)까지의 길이, 및 제5 시점(t5)부터 제6 시점(t6)까지의 길이로 조절할 수 있다. 상기 한 프레임이 완료되면 다음 프레임은 동일하게 반복될 수 있다.
도 4는 도 2의 회로도를 저주파 구동 모드로 구동하기 위한 타이밍도이다.
도 2, 도 3, 및 도 4를 참조하면, 저주파 구동 모드에서의 제1 시점(t1')부터 저주파 구동 모드에서의 제7 시점(t7')까지의 한 프레임은 고주파 구동 모드에서의 한 프레임과 동일하게 지속된다. 다만, 저주파 구동 모드에서는 첫 번째 프레임과 두 번째 프레임이 다르게 지속된다.
저주파 구동 모드에서의 두 번째 프레임은 게이트 초기화 신호(GI) 및 다이오드 초기화 신호(GB)가 양의 전압 레벨을 가지는 시점이 존재하지 않을 수 있다. 이에 따라, 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 턴 오프 될 수 있다. 제4 트랜지스터(T4)가 턴 오프 상태가 지속됨에 따라, 제3 트랜지스터(T3)의 제1 단자, 부스팅 커패시터(CBT)의 제2 단자, 제1 트랜지스터(T1)의 게이트 단자, 및 스토리지 커패시터(CST)의 제2 단자에 초기화 전압(VINT)이 제공될 수 없다. 제7 트랜지스터(T7)가 턴 오프 상태가 지속됨에 따라, 유기 발광 다이오드(OLED)가 발광하기 위한 구동 전류가 흐르고 남은 전류가 다이오드 초기화 전압(AINT)으로 빠져나갈 수 없다. 다시 말하면, 초기화 되지 않을 수 있다.
저주파 구동 모드에서의 제8 시점(t8')과 저주파 구동 모드에서의 제9 시점(t9')까지 게이트 신호(GW)가 음의 전압 레벨을 가질 수 있지만, 여전히 게이트 스위칭 신호(GC)는 양의 전압 레벨을 가지지 않을 수 있다. 이에 따라, 제2 트랜지스터(T2)가 턴 온 될 수 있고, 제3 트랜지스터(T3)는 턴 오프 상태가 지속될 수 있다. 제2 트랜지스터(T2)가 턴 온 됨에 따라, 데이터 신호(DATA)가 제1 트랜지스터(T1)의 제1 단자에 제공될 수 있다. 그러나, 제3 트랜지스터(T3)가 턴 오프 됨에 따라, 초기화 전압(VINT)이 제1 트랜지스터의 제2 단자에 제공되지 않을 수 있다.
저주파 구동 모드에서의 제10 시점(t10')과 저주파 구동 모드에서의 제11 시점(t11')까지 발광 제어 신호(EM)가 음의 전압 레벨을 가질 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 될 수 있다. 제5 트랜지스터가 턴 온 됨에 따라, 고 전원 전압(ELVDD)이 제1 트랜지스터(T1)에 제공될 수 있다. 그에 따라, 제1 트랜지스터(T1)의 제1 단자와 제1 트랜지스터(T1)의 제2 단자의 전압차에 기초하여 데이터 신호(DATA)가 전달될 수 있다. 제6 트랜지스터(T6)가 턴 온 됨에 따라, 전달된 데이터 신호(DATA)가 유기 발광 다이오드(OLED)로 공급될 수 있다. 그에 따라, 유기 발광 다이오드(OLED)는 소정의 휘도를 갖는 광을 방출할 수 있다. 이는 초기화 없이 첫 번째 프레임과 유사하게 반복하는 것으로서 셀프 스캔이라 지칭할 수 있다. 저주파 구동 모드에서의 제7 시점(t7')부터 저주파 구동 모드에서의 제11 시점(t11')까지는 두 번째 프레임을 구성할 수 있다. 예를 들어, 저주파 구동 모드가 10Hz의 저주파로 구동되는 경우, 저주파 구동 모드에서의 제1 시점(t1')부터 저주파 구동 모드에서의 제7 시점(t7')까지는 첫 번째 프레임을 구성할 수 있고, 저주파 구동 모드에서의 제7 시점(t7')부터 저주파 구동 모드에서의 제11 시점(t11')까지는 두 번째 프레임을 구성할 수 있으며, 세 번째 프레임 내지 열 번째 프레임은 두 번째 프레임과 동일하게 반복될 수 있고, 열 한 번째 프레임이 첫 번째 프레임과 동일하게 반복될 수 있다.
도 5는 본 발명의 일 실시예에 따른 서로 인접한 화소들을 나타내는 배치도이다.
도 5를 참조하면, 화소(PX) 및 화소(PX)와 제1 방향(D1)으로 인접한 화소(PX1)는 대칭된 형상을 가질 수 있다.
도 6은 도 5의 화소를 확대한 확대도이다.
도 6을 참조하면, 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 제1방향(D1)으로 동일한 행에 위치할 수 있다. 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)는 제4 트랜지스터(T4)와 제2 방향(D2)으로 동일한 열에 위치할 수 있다. 제5 트랜지스터(T5)는 제6 트랜지스터(T6)와 제1 방향(D1)으로 동일한 행에 위치할 수 있다. 제2 트랜지스터(T2)는 제5 트랜지스터(T5)와 제2 방향(D2)으로 동일한 열에 위치할 수 있다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 위치한 행과 제3 트랜지스터(T3)가 위치한 행의 사이에 위치할 수 있고, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)가 위치한 열과 제7 트랜지스터(T7)가 위치한 열의 사이에 위치할 수 있다.
도 7 내지 도 16은 도 6에 도시된 구성 요소들을 층별로 나타내는 배치도들이고, 도 17은 도 6을 I-I' 선을 따라 자른 단면도이다.
도 6 내지 도 17을 참조하면, 상기 유기 발광 표시 장치는 기판(SUB), 버퍼층(BF), 제1 액티브 층(1100), 제1 게이트 절연층(GIL1), 제1 게이트 층(1200), 제1 층간 절연층(ILD1), 제2 게이트 층(1300), 제2 층간 절연층(ILD2), 제2 액티브 층(1400), 제2 게이트 절연층(GIL2), 제3 게이트 층(1500), 제3 층간 절연층(ILD3), 제1 연결 층(1800), 제1 비아 절연층(VIA1), 제2 연결 층(2000), 및 제2 비아 절연층(VIA2)를 포함할 수 있다.
기판(SUB)은 유리 기판, 석영 기판, 플라스틱 기판 등을 포함할 수 있다. 일 실시예에서, 기판(SUB)은 플라스틱 기판을 포함할 수 있고, 이에 따라 상기 유기 발광 표시 장치는 플렉서블한 특성을 가질 수 있다. 이 경우, 기판(SUB)은 적어도 하나의 유기 필름층(미도시) 및 적어도 하나의 배리어층(미도시)이 번갈아가며 적층된 구조를 가질 수 있다. 예를 들면, 상기 유기 필름층은 폴리이미드와 같은 유기 물질을 사용하여 형성될 수 있고, 상기 배리어층은 무기 물질을 사용하여 형성될 수 있다.
버퍼층(BF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BF)은 기판(SUB)으로부터 금속 원자들이나 불순물들이 제1 액티브 층(1100)으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BF)이 제1 액티브층(1100)을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절함으로써, 제1 액티브층(1100)이 균일하게 형성될 수 있다.
제1 액티브 층(1100)은 버퍼층(BF) 상에 배치될 수 있다. 제1 액티브 층(1100)에 제1 액티브 영역(A1), 제2 액티브 영역(A2), 제4 액티브 영역(A4), 제5 액티브 영역(A5), 제6 액티브 영역(A6), 및 제7 액티브 영역(A7)이 형성될 수 있다. 제1 액티브 층(1100)은 제1 부분(1110), 제2 부분(1120), 및 제3 부분(1130)을 포함할 수 있다. 제1 부분(1110)은 제4 액티브 영역(A4)을 포함할 수 있다. 제2 부분(1120)은 제7 액티브 영역(A7)을 포함할 수 있다. 제3 부분(1130)은 제1 액티브 영역(A1), 제2 액티브 영역(A2), 제5 액티브 영역(A5), 및 제6 액티브 영역(A6)을 포함할 수 있다. 제1 부분(1110)과 제2 부분(1120)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 액티브 영역(A1), 제2 액티브 영역(A2), 제5 액티브 영역(A5), 및 제6 액티브 영역(A6)은 서로 이격되어 있으나, 동일한 제3 부분(1130)에 형성되어 서로 연결될 수 있다.
일 실시예에서, 제1 액티브 영역(A1), 제2 액티브 영역(A2), 제5 액티브 영역(A5), 및 제6 액티브 영역(A6)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 보다 상세하게는 제1 액티브 영역(A1), 제2 액티브 영역(A2), 제5 액티브 영역(A5), 및 제6 액티브 영역(A6)은 PMOS 다결정 실리콘을 포함할 수 있다.
일 실시예에서, 제4 액티브 영역(A4) 및 제7 액티브 영역(A7)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 보다 상세하게는, 제4 액티브 영역(A4) 및 제7 액티브 영역(A7)은 NMOS 다결정 실리콘을 포함할 수 있다.
게1 게이트 절연층(GIL1)은 제1 액티브 층(1100) 상에 배치될 수 있다. 제1 게이트 절연층(GIL1)은 제1 액티브 층(1100)과 제1 게이트 층(1200)을 절연하는 역할을 수행할 수 있다. 제1 게이트 절연층(GIL1)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연층(GI1)은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
제1 게이트 층(1200)은 제1 게이트 절연층(GIL1) 상에 배치될 수 있다. 제1 게이트 층(1200)에 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제4 게이트 전극(G4), 제5 게이트 전극(G5), 제6 게이트 전극(G6), 제7 게이트 전극(G7), 제1 스토리지 전극(SE1), 및 제1 부스팅 전극(BE1)이 형성될 수 있다. 제1 게이트 층(1200)은 게이트 초기화 신호 배선(1210), 게이트 신호 배선(1220), 고립 구조물(1230), 및 발광 제어 신호 배선(1240)을 포함할 수 있다. 게이트 초기화 신호 배선(1210)은 제4 게이트 전극(G4) 및 제7 게이트 전극(G7)을 포함할 수 있다. 다시 말하면, 제4 게이트 전극(G4) 및 제7 게이트 전극(G7)은 게이트 초기화 신호 배선(1210)을 통해 서로 연결될 수 있다. 게이트 신호 배선(1220)은 제2 게이트 전극(G2) 및 제1 부스팅 전극(BE1)을 포함할 수 있다. 다시 말하면, 제2 게이트 전극(G2) 및 제1 부스팅 전극(BE1)은 게이트 신호 배선(1220)을 통해 서로 연결될 수 있다. 고립 구조물(1230)은 제1 게이트 전극(G1) 및 제1 스토리지 전극(SE1)을 포함할 수 있다. 다시 말하면, 제1 게이트 전극(G1) 및 제1 스토리지 전극(SE1)은 고립 구조물(1230)을 통해 서로 연결될 수 있다. 발광 제어 신호 배선(1240)은 제5 게이트 전극(G5) 및 상기 제6 게이트 전극(G6)을 포함할 수 있다. 다시 말하면, 제5 게이트 전극(G5) 및 상기 제6 게이트 전극(G6)은 발광 제어 신호 배선(1240)을 통해 서로 연결될 수 있다.
일 실시예에서, 제1 게이트 층(1200)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제1 게이트 층(1200)은 은, 은을 함유하는 합금, 몰리브데늄, 몰리브데늄을 함유하는 합금, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 니켈, 크롬, 크롬 질화물, 티타늄, 탄탈륨, 백금, 스칸듐, 인듐 주석 산화물, 인듐 아연 산화물 등을 포함할 수 있다.
일 실시예에서, 제1 게이트 전극(G1)은 제1 트랜지스터(T1)에 턴 온 및/또는 턴 오프 하는 신호를 제공 받을 수 있다.
일 실시예에서, 제2 게이트 전극(G2)은 게이트 신호 배선(1220)으로부터 공급받고, 제2 트랜지스터(T2)를 턴 온 및/또는 턴 오프 하는 게이트 신호(GW)를 제공 받을 수 있다.
일 실시예에서, 제4 게이트 전극(G4)은 게이트 초기화 신호 배선(1210)으로부터 공급받고, 제4 트랜지스터(T4)를 턴 온 및/또는 턴 오프 하는 게이트 초기화 신호(GI)를 제공 받을 수 있다.
일 실시예에서, 제5 게이트 전극(G5)은 발광 제어 신호 배선(1240)으로부터 공급받고, 제5 트랜지스터(T5)를 턴 온 및/또는 턴 오프 하는 발광 제어 신호(EM)를 제공 받을 수 있다.
일 실시예에서, 제6 게이트 전극(G6)은 발광 제어 신호 배선(1240)으로부터 공급받고, 제6 트랜지스터(T6)를 턴 온 및/또는 턴 오프 하는 발광 제어 신호(EM)를 제공 받을 수 있다.
일 실시예에서, 제7 게이트 전극(G7)은 게이트 초기화 신호 배선(1210)으로부터 공급받고, 제7 트랜지스터(T7)를 턴 온 및/또는 턴 오프 하는 게이트 초기화 신호(GI)를 제공 받을 수 있다.
제1 층간 절연층(ILD1)은 제1 게이트 층(1200) 상에 배치될 수 있다. 제1 층간 절연층(ILD1)은 제1 게이트 층(1200)과 제2 게이트 층(1300)을 절연하는 역할을 수행할 수 있다. 제1 층간 절연층(ILD1)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연층(ILD1)은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
제2 게이트 층(1300)은 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 제2 게이트 층(1300)에 제3 하부 게이트 전극(GD3) 및 제2 스토리지 전극(SE2)이 형성될 수 있다. 제2 게이트 층(1300)은 하부 게이트 스위칭 신호 배선(1310) 및 중첩 구조물(1320)을 포함할 수 있다. 하부 게이트 스위칭 신호 배선(1310)은 제3 하부 게이트 전극(GD3)을 포함할 수 있다. 중첩 구조물(1320)은 제2 스토리지 전극(SE2)을 포함할 수 있다.
일 실시예에서, 제2 게이트 층(1300)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제2 게이트 층(1300)은 은, 은을 함유하는 합금, 몰리브데늄, 몰리브데늄을 함유하는 합금, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 니켈, 크롬, 크롬 질화물, 티타늄, 탄탈륨, 백금, 스칸듐, 인듐 주석 산화물, 인듐 아연 산화물 등을 포함할 수 있다.
일 실시예에서, 제3 하부 게이트 전극(GD3)은 하부 게이트 스위칭 신호 배선(1310)으로부터 공급받고, 제3 트랜지스터(T3)를 턴 온 및/또는 턴 오프 하는 게이트 스위칭 신호(GC)를 제공 받을 수 있다. 후술할 제3 상부 게이트 전극(GU3)은 상부 게이트 스위칭 신호 배선(1510)과 연결되어 게이트 스위칭 신호(GC)를 제공받을 수 있다. 제3 하부 게이트 전극(GD3)에 게이트 스위칭 신호(GC)가 제공되지 않으면 불순물이 후술할 제3 액티브 영역(A3)의 특성을 열화 시킬 수 있다.
제2 층간 절연층(ILD2)은 제2 게이트 층(1300) 상에 배치될 수 있다. 제2 층간 절연층(ILD2)은 제2 게이트 층(1300)과 제2 액티브 층(1400)을 절연하는 역할을 수행할 수 있다. 제2 층간 절연층(ILD2)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 층간 절연층(ILD2)은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
제2 액티브 층(1400)은 제2 층간 절연층(ILD2) 상에 배치될 수 있다. 제2 액티브 층(1400)에 제3 액티브 영역(A3) 및 제2 부스팅 전극(BE2)이 형성될 수 있다. 제3 액티브 영역(A3) 및 제2 부스팅 전극(BE2)의 위치는 서로 이격되어 있으나, 동일한 구조물에 형성되어 서로 연결될 수 있다.
일 실시예에서, 제3 액티브 영역(A3)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제3 액티브 영역(A3)은 아연, 인듐, 갈륨, 주석, 티타늄, 인의 산화물 중 하나 또는 이들의 조합을 포함할 수 있다. 구체적으로, 상기 제3 액티브 영역(A3)은 산화 아연, 아연-주석 산화물, 아연-인듐 산화물, 인듐 산화물, 티타늄 산화물, 인듐-갈륨-아연 산화물(IGZO), 인듐-주석-아연 산화물(ITZO) 중 하나 이상을 포함할 수 있다. 보다 상세하게는 제3 액티브 영역(A3)은 NMOS 산화물 반도체를 포함할 수 있다.
제2 게이트 절연층(GIL2)은 제2 액티브 층(1400) 상에 배치될 수 있다. 제2 게이트 절연층(GIL2)은 제2 액티브 층(1400)과 제3 게이트 층(1500)을 절연하는 역할을 수행할 수 있다. 제2 게이트 절연층(GIL2)은 절연 물질을 포함할 수 있다. 예를 들어, 제2 게이트 절연층(GI2)은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
제3 게이트 층(1500)은 제2 게이트 절연층(GIL2) 상에 배치될 수 있다. 제3 게이트 층(1500)은 초기화 전압 배선(1510) 및 상부 게이트 스위칭 신호 배선(1520)을 포함할 수 있다. 상부 게이트 스위칭 신호 배선(1520)은 제3 상부 게이트 전극(GU3)을 포함할 수 있다.
일 실시예에서, 상부 게이트 스위칭 신호 배선(1520)은 하부 게이트 스위칭 신호 배선(1310)과 중첩할 수 있다. 구체적으로, 상부 게이트 스위칭 신호 배선(1520) 및 하부 게이트 스위칭 신호 배선(1310)은 게이트 스위칭 신호(GC)를 받을 수 있다. 다시 말하면, 상부 게이트 스위칭 신호 배선(1520) 및 하부 게이트 스위칭 신호 배선(1310)은 동일한 배선에서 갈라진 것일 수 있다. 따라서, 제3 상부 게이트 전극(GU3) 및 제3 하부 게이트 전극(GD3)은 상부 게이트 스위칭 신호 배선(1520) 및 하부 게이트 스위칭 신호 배선(1310)을 통해 서로 연결될 수 있다.
일 실시예에서, 초기화 전압 배선(1510)은 제3 상부 게이트 전극(GU3)이 위치한 상부 게이트 스위칭 신호 배선(1520)과 제2 방향(D2)으로 이격되어, 제1 방향(D1)으로 연장되고, 초기화 전압 배선(1510)의 일부는 제1 액티브 층(1100)의 제2 부분(1120)과 중첩하며, 초기화 전압 배선(1510)의 다른 일부는 제1 액티브 층(1100)의 제1 부분(1110)과 중첩할 수 있다.
일 실시예에서, 제3 게이트 층(1500)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 제3 게이트 층(1500)은 은, 은을 함유하는 합금, 몰리브데늄, 몰리브데늄을 함유하는 합금, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 니켈, 크롬, 크롬 질화물, 티타늄, 탄탈륨, 백금, 스칸듐, 인듐 주석 산화물, 인듐 아연 산화물 등을 포함할 수 있다.
일 실시예에서, 제3 상부 게이트 전극(GU3)은 상부 게이트 스위칭 신호 배선(1520)으로부터 공급받고, 제3 트랜지스터(T3)를 턴 온 및/또는 턴 오프 하는 게이트 스위칭 신호(GC)를 제공 받을 수 있다. 제3 상부 게이트 전극(GU3) 및 제3 하부 게이트 전극(GD3)은 상부 게이트 스위칭 신호 배선(1520) 및 하부 게이트 스위칭 신호 배선(1310)을 통해 서로 연결되어 게이트 스위칭 신호(GC)를 제공받을 수 있다. 이로 인해, 전술한 제3 하부 게이트 전극(GD3)에 게이트 스위칭 신호(GC)가 제공되어 불순물이 제3 액티브 영역(A3)의 특성을 열화 시키지 않을 수 있다. 다시 말하면, 제3 트랜지스터(T3)는 제3 상부 게이트 전극(GU3) 및 제3 하부 게이트 전극(GD3)이 적용된 더블 게이트 전극을 포함한다고 지칭할 수 있다.
제3 층간 절연층(ILD3)은 제3 게이트 층(1500) 상에 배치될 수 있다. 제3 층간 절연층(ILD3)은 제3 게이트 층(1500)과 제1 연결 층(1800)을 절연하는 역할을 수행할 수 있다. 제3 층간 절연층(ILD3)은 절연 물질을 포함할 수 있다. 예를 들어, 제3 층간 절연층(ILD3)은 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다.
제1 콘택홀(1630)은 제3 층간 절연층(ILD3) 및 제2 게이트 절연층(GIL2)를 관통하여 제2 액티브 층(1400)을 노출시킬 수 있다.
제2 콘택홀(1716)은 제3 층간 절연층(ILD3), 제2 게이트 절연층(GIL2), 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및 제1 게이트 절연층(GIL1)을 관통하여 제1 액티브 층(1100)의 제3 부분(1130)을 노출시킬 수 있다.
제3 콘택홀(1713)은 제3 층간 절연층(ILD3), 제2 게이트 절연층(GIL2), 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및 제1 게이트 절연층(GIL1)을 관통하여 제1 액티브 층(1100)의 제1 부분(1110)을 노출시킬 수 있다.
제4 콘택홀(1620)은 제3 층간 절연층(ILD3) 및 제2 게이트 절연층(GIL2)을 관통하여 제2 액티브 층(1400)을 노출시킬 수 있다.
제5 콘택홀(1715)은 제3 층간 절연층(ILD3), 제2 게이트 절연층(GIL2), 제2 층간 절연층(ILD2), 및 제1 층간 절연층(ILD1)을 관통하여 제1 게이트 층(1200)의 고립 구조물(1230)을 노출시킬 수 있다.
제6 콘택홀(1712)은 제3 층간 절연층(ILD3), 제2 게이트 절연층(GIL2), 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및 제1 게이트 절연층(GIL1)을 관통하여 제1 액티브 층(1100)의 제2 부분(1120)을 노출시킬 수 있다.
제1 연결 층(1800)은 제3 층간 절연층(ILD3) 상에 배치될 수 있다. 제1 연결 층(1800)은 제1 연결 패턴(1850), 제2 연결 패턴(1840), 및 제3 연결 패턴(1820)을 포함할 수 있다.
일 실시예에서, 제1 연결 패턴(1850)은 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)와 제2 방향(D2)으로 동일한 열이고, 제3 트랜지스터(T3) 및 제6 트랜지스터(T6)의 사이에 위치하며, 제1 연결 패턴(1850)의 일부는 제1 액티브 층(1100)의 제3 부분(1130)과 중첩할 수 있다. 제1 연결패턴(1850)의 다른 일부는 제2 액티브 층(1400)과 중첩할 수 있다. 제1 연결 패턴(1850)은 제1 콘택홀(1630) 및 제2 콘택홀(1716)을 채울 수 있다. 제1 연결 패턴(1850)은 제1 액티브 층(1100)의 제3 부분(1130)과 제2 액티브 층(1400)을 전기적으로 연결하여 신호를 주고 받을 수 있다.
일 실시예에서, 제2 연결 패턴(1840)의 일부는 제1 액티브 층(1100)의 제1 부분(1110)과 중첩할 수 있다. 제2 연결 패턴(1840)은 제3 콘택홀(1713), 제4 콘택홀(1620), 및 제5 콘택홀(1715)을 채울 수 있다. 따라서, 제2 연결 패턴(1840)은 제1 액티브 층(1100)의 제1 부분(1110)과 제1 액티브 층(1100)의 제3 부분(1130)을 전기적으로 연결하여 신호를 주고 받을 수 있다.
일 실시예에서, 제3 연결 패턴(1820)의 일부는 게이트 초기화 신호 배선(1210)과 중첩할 수 있고, 제3 연결 패턴(1820)의 다른 일부는 제1 액티브 층(1100)의 제2 부분(1120)과 중첩할 수 있으며, 제3 연결 패턴(1820)의 또 다른 일부는 초기화 전압 배선(1510)과 중첩할 수 있다. 제3 연결 패턴(1820)은 제6 콘택홀(1712)를 채울 수 있다.
제1 비아 절연층(VIA1)은 제1 연결 층(1800) 상에 배치될 수 있다. 제1 비아 절연층(VIA1)은 제1 연결 층(1800)과 후술할 제2 연결 층(2000)을 절연하는 역할을 수행할 수 있다. 제1 비아 절연층(VIA1)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 비아 절연층(VIA1)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
제2 연결 층(2000)은 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 제2 연결 층(2000)은 데이터 신호(DATA)를 전송하는 데이터 신호 배선(2010), 고 전원 전압(ELVDD)를 전송하는 고 전원 전압 배선(2020), 및 제4 연결 패턴(2030)을 포함할 수 있다.
일 실시예에서, 제4 연결 패턴(2030)은 제1 연결 패턴(1850) 및 제2 연결 패턴(1840)을 전기적으로 연결시켜 신호를 주고 받을 수 있다.
일 실시예에서, 고 전원 전압 배선(2020)에 제3 상부 게이트 전극(GU3), 제3 액티브 영역(A3), 및 제3 하부 게이트 전극(GD3)을 커버하는 차폐 패턴(SD)이 형성될 수 있다. 차폐 패턴(SD)은 제3 상부 게이트 전극(GU3), 제3 액티브 영역(A3), 및 제3 하부 게이트 전극(GD3)과 완전히 중첩할 수 있다. 차폐 패턴(SD)은 제3 액티브 영역(A3)이 산화물 반도체로 이루어지는 경우, 외광의 투과율을 차단하기 위해 요구될 수 있다. 다만, 차폐 패턴(SD)은 필수적인 부분 외에도 화소(PX)의 넓은 영역에 존재하는 경우, 외광의 투과율이 저하될 수 있다. 이로 인하여, 화소의 적외선 센서 및/또는 지문 인식 센서(fingerprint on display; FOD) 영역의 감도가 저하될 수 있다. 따라서, 트랜지스터의 액티브 영역이 산화물 반도체를 포함하는 경우에만 상기 액티브 영역을 차폐하는 것이 필요하고, 트랜지스터의 액티브 영역이 다결정 실리콘을 포함하는 경우에는 상기 액티브 영역을 차폐하지 않는 것이 요구되고 있다. 다시 말하면, 차폐 영역의 축소가 요구되고 있다. 본 발명의 일 실시예에 따른 상기 유기 발광 표시 장치는 제3 트랜지스터(T3)만을 산화물 반도체로 이용함으로써, 차폐 영역을 최소화 할 수 있다.
일 실시예에서, 제2 연결 층(2000)은 데이터 신호 배선(2010), 고 전원 전압 배선(2020), 및 제4 연결 패턴(2030)을 제외하고는 형성되지 않을 수 있다. 다시 말하면, 차폐 패턴(SD)이 제4 액티브 영역(A4)을 커버하지 않을 수 있다. 보다 상세하게는, 차폐 패턴(SD)은 제3 액티브 영역(A3)을 차폐하고, 제4 액티브 영역(A4)을 차폐하지 않을 수 있다. 이로 인하여, 차폐 패턴(SD)의 영역이 축소되어 상기 유기 발광 표시 장치는 투과율이 개선될 수 있다.
제2 비아 절연층(VIA2)은 제2 연결 층(2000) 상에 배치될 수 있다. 제2 비아 절연층(VIA2)은 제2 연결 층(2000)과 유기 발광 다이오드(OLED)를 절연하는 역할을 수행할 수 있다. 제2 비아 절연층(VIA2)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 비아 절연층(VIA2)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
도 18은 제4 액티브 영역에 포함된 불순물 영역들을 설명하기 위하여 도 6을 I-I' 선을 따라 자른 단면도이고, 도 19 및 도 20은 도 18의 불순물 영역들을 형성하는 것을 설명하기 위한 도면들이다.
도 18을 참조하면, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 중첩 영역(AA), 제1 불순물 영역(AA1), 및 제2 불순물 영역(AA2)를 포함하는 것 외에는 전술한 실시예에 따른 유기 발광 표시 장치와 동일하므로 다른 설명은 생략한다.
일 실시예에서, 본 발명에 따른 유기 발광 표시 장치는 제1 액티브 층(1100)의 제1 부분(1110)과 제1 게이트 층(1200)의 게이트 초기화 신호 배선(1210)이 중첩하는 중첩 영역(AA), 중첩 영역(AA)과 인접하는 제1 불순물 영역(AA1), 및 제1 불순물 영역(AA1)과 인접하는 제2 불순물 영역(AA2)을 포함할 수 있다.
도 18 내지 도 20을 참조하면, 상기 유기 발광 표시 장치는 화소(PX)와 대칭되어 제1 방향(D1)으로 인접하는 제1 화소(PX1), 화소(PX)와 제2 방향(D2)으로 인접하는 제2 화소(PX2), 및 제2 화소(PX2)와 대칭되어 제1 방향(D1)으로 인접하는 제3 화소(PX3)를 포함할 수 있다.
일 실시예에서, 화소들(PX, PX1, PX2, PX3)이 제1 액티브 층(1100), 제1 게이트 절연층(GIL1), 및 제1 게이트 층(1200)까지 제조가 완료된 상태일 수 있다. 제1 마스크(MASK10)는 화소들(PX, PX1, PX2, PX3) 각각의 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)가 위치하는 지점을 덮을 수 있다. 상기 유기 발광 표시 장치를 제조하기 위하여, 제1 마스크(MASK10)가 덮지 않은 영역에 제1 불순물을 도핑하는 제1 공정이 수행될 수 있다. 이로 인하여, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)은 PMOS 타입의 트랜지스터가 될 수 있다.
상기 제1 공정 이후에, 제1 마스크(MASK10)와 반대되는 영역 및 제1 게이트 층(1200)은 모두 덮는 제2 마스크(MASK20)를 이용하여 제2 마스크(MASK20)가 덮지 않은 영역에 제2 불순물을 도핑하는 제2 공정이 수행될 수 있다. 상기 제2 공정에 의하여, 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)은 NMOS 타입의 트랜지스터가 될 수 있다.
제2 불순물을 도핑하는 상기 제2 공정에서, 제1 게이트 층(1200)의 게이트 초기화 신호 배선(1210)을 감싸는 감광 물질의 양을 조절하여 제1 불순물 영역(AA1)의 제1 불순물 농도 및 제2 불순물 영역(AA2)의 제2 불순물 농도를 조절할 수 있다. 제1 불순물 영역(AA1)의 제1 불순물 농도는 제2 불순물 영역(AA2)의 제2 불순물 농도보다 작을 수 있다. 이로 인하여, 제1 불순물 영역(AA1)의 제1 불순물 농도는 제2 불순물 영역(AA2)의 높은 제2 불순물 농도와 중첩 영역(AA)의 낮은 불순물 농도의 사이의 값을 가질 수 있다. 다시 말하면, 제4 액티브 영역(A4)의 채널 영역과 소스/드레인 영역의 경계의 전계 세기를 감소시키는 LDD(lightly doped drain) 영역을 형성할 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
T1 내지 T7 : 제1 내지 제7 트랜지스터들
CST : 스토리지 커패시터 CBT : 부스팅 커패시터
ELVDD : 고 전원 전압 ELVSS : 저 전원 전압
GI : 게이트 초기화 신호 GW : 게이트 신호
GC : 게이트 스위칭 신호 GB : 다이오드 초기화 신호
VINT : 게이트 초기화 전압 AINT : 다이오드 초기화 전압
EM : 발광 제어 신호 DATA : 데이터 신호
t1 내지 t7 : 제1 내지 제7 시점들
t1' 내지 t11' : 저주파 구동 모드에서의 제1 내지 제11 시점들
PX, PX1, PX2, 및 PX3 : 화소 SD : 차폐 패턴
1100 : 제1 액티브 층 1200 : 제1 게이트 층
1300 : 제2 게이트 층 1400 : 제2 액티브 층
1500 : 제3 게이트 층 1800 : 제1 연결 층 2000 : 제2 연결 층
A1 내지 A7 : 제1 내지 제7 액티브 영역
G1, G2, G4, 내지 G7 : 제1, 제2, 제4 내지 제7 게이트 전극
GD3 : 제3 하부 게이트 전극 GU3 : 제3 상부 게이트 전극
SE1 및 SE2 : 제1 스토리지 전극 및 제2 스토리지 전극
BE1 및 BE2 : 제1 부스팅 전극 및 제2 부스팅 전극
GIL1 및 GIL2 : 제1 게이트 절연층 및 제2 게이트 절연층
ILD1, IL2, 및 IL3 : 제1, 제2, 및 제3 층간 절연층
VIA1 및 VIA2 : 제1 비아 절연층 및 제2 비아 절연층
MASK10 및 MASK20 : 제1 마스크 및 제2 마스크
AA1 및 AA2 : 제1 불순물 영역 및 제2 불순물 영역

Claims (19)

  1. 제1 액티브 영역 및 상기 제1 액티브 영역 상에 배치되는 제1 게이트 전극을 포함하는 제1 트랜지스터;
    상기 제1 게이트 전극 상에 배치되는 제3 하부 게이트 전극, 상기 제3 하부 게이트 전극 상에 배치되는 제3 액티브 영역, 및 상기 제3 액티브 영역 상에 배치되는 제3 상부 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 액티브 영역과 동일한 층에 배치되는 제4 액티브 영역 및 상기 제4 액티브 영역 상에 배치되는 제4 게이트 전극을 포함하는 제4 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 제4 트랜지스터와는 다른 MOS 타입의 트랜지스터인 것을 특징으로 하는 유기 발광 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 액티브 영역과 동일한 층에 배치되는 제7 액티브 영역 및 상기 제7 액티브 영역 상에 배치되는 제7 게이트 전극을 포함하는 제7 트랜지스터를 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 전극, 상기 제4 게이트 전극, 및 상기 제7 게이트 전극과 동일한 층에 배치되고, 게이트 초기화 신호를 수신하는 게이트 초기화 신호 배선을 더 포함하고,
    상기 게이트 초기화 신호 배선은 상기 제4 게이트 전극 및 상기 제7 게이트 전극을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  4. 제2 항에 있어서, 상기 제3 액티브 영역은 산화물 반도체를 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  5. 제4 항에 있어서, 상기 제3 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 유기 발광 표시 장치.
  6. 제2 항에 있어서, 상기 제1 액티브 영역, 상기 제4 액티브 영역, 및 상기 제7 액티브 영역은 다결정 실리콘을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  7. 제6 항에 있어서, 상기 제4 트랜지스터 및 상기 제7 트랜지스터는 동일한 MOS 타입의 트랜지스터인 것을 특징으로 하는 유기 발광 표시 장치.
  8. 제6 항에 있어서, 상기 제4 트랜지스터 및 상기 제7 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 유기 발광 표시 장치.
  9. 제2 항에 있어서,
    상기 제1 액티브 영역과 동일한 층에 배치되는 제2 액티브 영역 및 상기 제2 액티브 영역 상에 배치되는 제2 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제1 액티브 영역과 동일한 층에 배치되는 제5 액티브 영역 및 상기 제5 액티브 영역 상에 배치되는 제5 게이트 전극을 포함하는 제5 트랜지스터; 및
    상기 제1 액티브 영역과 동일한 층에 배치되는 제6 액티브 영역 및 상기 제6 액티브 영역 상에 배치되는 제6 게이트 전극을 포함하는 제6 트랜지스터를 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  10. 제9 항에 있어서, 상기 제3 액티브 영역은 산화물 반도체를 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  11. 제10 항에 있어서, 상기 제3 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 유기 발광 표시 장치.
  12. 제9 항에 있어서, 상기 제1 액티브 영역, 상기 제2 액티브 영역, 상기 제4 액티브 영역, 상기 제5 액티브 영역, 상기 제6 액티브 영역, 및 상기 제7 액티브 영역은 다결정 실리콘을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  13. 제12 항에 있어서, 상기 제4 트랜지스터 및 상기 제7 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 유기 발광 표시 장치.
  14. 제13 항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제5 트랜지스터, 및 상기 제6 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 유기 발광 표시 장치.
  15. 제9 항에 있어서,
    상기 제1 게이트 전극과 연결되는 제1 스토리지 전극 및 상기 제1 스토리지 전극 상에 배치되는 제2 스토리지 전극을 포함하는 스토리지 커패시터; 및
    상기 제2 게이트 전극과 연결되는 제1 부스팅 전극 및 상기 제1 부스팅 전극 상에 배치되는 제2 부스팅 전극을 포함하는 부스팅 커패시터를 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  16. 제2 항에 있어서,
    상기 제4 액티브 영역은 상기 제4 게이트 전극과 중첩하는 중첩 영역, 상기 중첩 영역과 인접하는 제1 불순물 영역, 및 상기 제1 불순물 영역과 인접하는 제2 불순물 영역을 포함하고,
    상기 제1 불순물 영역의 제1 불순물 농도는 상기 제2 불순물 영역의 제2 불순물 농도보다 작은 것을 특징으로 하는 유기 발광 표시 장치.
  17. 제1 항에 있어서,
    상기 제3 상부 게이트 전극 상에 배치되고, 상기 제3 액티브 영역을 커버하는 차폐 패턴을 더 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
  18. 제17 항에 있어서, 상기 차폐 패턴은 상기 제4 액티브 영역을 커버하지 않는 것을 특징으로 하는 유기 발광 표시 장치.
  19. 제17 항에 있어서,
    상기 제1 트랜지스터에 고 전원 전압을 전송하는 고 전원 전압 배선을 더 포함하고,
    상기 고 전원 전압 배선은 상기 차폐 패턴을 포함하는 것을 특징으로 하는 유기 발광 표시 장치.
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