KR20210130682A - 반도체 장치 및 그 구동 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 1 프레임 기간 이상의 데이터를 보유할 수 있고, 적은 소자수로 차분 연산을 행할 수 있는 이미지 센서를 제공하는 것을 과제로 한다.
매트릭스 형상으로 배치된 복수의 화소에 포토 센서를 제공하고, 상기 화소는 1 프레임 기간 이상에 걸쳐 데이터 보유부에 전하를 축적하고, 상기 데이터 보유부에 축적된 전하에 의하여 포토 센서의 출력을 변화시킨다. 데이터 보유부의 기록 스위치 소자로서는, 누설 전류가 작은(1×10-14A보다 충분히 작은) 트랜지스터를 사용한다. 누설 전류가 작은 트랜지스터로서는, 산화물 반도체층에 채널이 형성되는 트랜지스터를 들 수 있다.

Description

반도체 장치 및 그 구동 방법{SEMICONDUCTOR DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 반도체 장치와 그 구동 방법에 관한 것이다. 구체적으로는, 복수의 화소에 포토 센서가 제공된 이미지 센서와, 그 구동 방법에 관한 것이다. 또한, 상기 이미지 센서를 갖는 전자 기기에 관한 것이다.
또한, 반도체 장치란, 반도체 소자 자체 또는 반도체 소자를 포함한 것을 가리키며, 이와 같은 반도체 소자로서 예를 들어, 박막 트랜지스터를 들 수 있다. 따라서, 액정 표시 장치 및 기억 장치 등도 반도체 장치에 포함되는 것이다.
또한, 포토 센서는 화소에 제공된 하나의 소자를 가리키고, 이미지 센서는 포토 센서가 제공된 화소를 복수로 갖는 장치를 가리킨다.
근년, 이미지 센서가 널리 보급되어 있다. 이미지 센서에는, 높은 해상도가 요구되고 있고, 이미지 센서의 해상도가 높아짐에 따라 데이터의 처리 속도도 계속적으로 향상되고 있다.
또한, 이미지 센서에는, 다이내믹 레인지를 넓히는 것이 요구되고 있고, 이미지 센서의 다이내믹 레인지를 넓히는 방법 중 하나로서, 각 화소 내에 차분 연산 회로를 제공하는 것이 제안되어 있다(예를 들어, 특허문헌 1 참조).
일본 특개평08-223490호 공보
표시 장치의 화소에, 이전의 프레임의 정보를 보존하기 위해서는, 용량 소자가 사용된다. 이 용량 소자에 데이터를 기록하는 스위치 소자의 누설 전류가 크면, 기록된 데이터가 소실되는 경우가 있다. 또한, 누설 전류란, 트랜지스터가 오프로 되었을 때의 소스와 드레인 사이에 흐르는 전류를 가리킨다.
예를 들어, 실리콘 반도체층에 채널이 형성되는 트랜지스터에서는, 누설 전류가 크다. 그래서, 실리콘 반도체층에 채널이 형성되는 트랜지스터를 스위치 소자로서 사용하여 60fps(frame per second)의 동영상을 촬영하는 경우에는, 데이터를 보유할 수 있는 기간은 길어도 1 프레임(1/60초) 정도이고, 1 프레임마다 데이터를 다시 기록할 필요가 있다.
한편으로 적어도 1 프레임의 기간만은 데이터를 보유하기 위하여 용량 소자의 용량값을 크게 할 필요가 있다. 용량 소자의 용량값을 크게 하는 방법 중 하나로서는, 용량 소자의 면적의 확대를 들 수 있다. 그러나, 용량 소자의 면적을 확대시키면, 고해상도화가 저해되고, 또한 개구율의 저하로 이어진다.
한편으로, 차분 연산을 행하는 수단 중 하나로서, 커런트 미러 회로를 사용하는 방법을 들 수 있다. 그러나, 각 화소에 커런트 미러 회로를 제공하면, 화소 회로를 구성하는 소자수가 증가되어, 고해상도화가 저해된다. 또한, 개구율의 저하로도 이어진다.
본 발명의 일 형태는, 1 프레임 기간(적어도 60fps의 경우에는 1/60초) 이상 데이터를 보유할 수 있는 이미지 센서를 제공하는 것을 과제로 한다. 또한, 커런트 미러 회로 등을 사용하지 않고, 화소 회로를 구성하는 소자수를 증가시키지 않으며 적은 소자수로 차분 연산을 행할 수 있는 이미지 센서를 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 매트릭스 형상으로 배치된 복수의 화소에 포토 센서가 제공되고, 상기 화소는 1 프레임 기간 이상에 걸쳐 데이터 보유부에 전하를 축적하고, 상기 데이터 보유부에 축적된 전하에 의하여 포토 센서의 출력이 변화되는 반도체 장치이다. 데이터 보유부의 기록 스위치 소자로서는, 누설 전류가 작은 트랜지스터를 사용한다. 누설 전류가 작은 트랜지스터로서는, 산화물 반도체층에 채널이 형성되는 트랜지스터를 들 수 있다.
본 발명의 일 형태는, 복수의 화소가 매트릭스 형상으로 배치된 반도체 장치이며, 제 1 배선 내지 제 7 배선에 전기적으로 접속된 상기 화소는 포토 다이오드와, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 트랜지스터 내지 제 3 트랜지스터와, 데이터 보유부를 갖고, 상기 포토 다이오드의 캐소드는 제 1 배선에 전기적으로 접속되고, 상기 포토 다이오드의 애노드는 상기 제 1 용량 소자의 제 1 전극에 전기적으로 접속되고, 상기 제 2 용량 소자의 제 1 전극은 제 3 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 게이트는 제 6 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 7 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 게이트는 제 5 배선에 전기적으로 접속되고, 상기 데이터 보유부는 상기 제 1 용량 소자의 제 2 전극과, 상기 제 2 용량 소자의 제 2 전극과, 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과, 상기 제 2 트랜지스터의 게이트를 전기적으로 접속되도록 구성되고, 상기 제 1 트랜지스터는 누설 전류가 작은 것을 특징으로 하는 반도체 장치이다.
본 발명의 일 형태는, 복수의 화소가 매트릭스 형상으로 배치된 반도체 장치이며, 제 1 배선 내지 제 8 배선에 전기적으로 접속된 상기 화소는 포토 다이오드와, 제 1 용량 소자 및 제 2 용량 소자와, 제 1 트랜지스터 내지 제 4 트랜지스터와, 데이터 보유부를 갖고, 상기 포토 다이오드의 캐소드는 제 1 배선에 전기적으로 접속되고, 상기 포토 다이오드의 애노드는 상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 4 트랜지스터의 게이트는 제 8 배선에 전기적으로 접속되고, 상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 용량 소자의 제 1 전극에 전기적으로 접속되고, 상기 제 2 용량 소자의 제 1 전극은 제 3 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 제 2 배선에 전기적으로 접속되고, 상기 제 1 트랜지스터의 게이트는 제 6 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 배선에 전기적으로 접속되고, 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은, 제 3 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 7 배선에 전기적으로 접속되고, 상기 제 3 트랜지스터의 게이트는 제 5 배선에 전기적으로 접속되고, 상기 데이터 보유부는 상기 제 1 용량 소자의 제 2 전극과, 상기 제 2 용량 소자의 제 2 전극과, 상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽과, 상기 제 2 트랜지스터의 게이트를 전기적으로 접속되도록 구성되고, 상기 제 1 트랜지스터는 누설 전류가 작은 것을 특징으로 하는 반도체 장치이다.
또한, 제 1 배선은, 리셋 신호가 공급되는 배선이면 좋다. 제 2 배선은, 기준 전위로서 일정한 전위로 할 수 있는 배선이면 좋다. 제 3 배선은, 용량 소자의 하나의 전극의 전위를 일정하게 할 수 있는 배선이면 좋다. 제 4 배선은 제 2 트랜지스터를 포함하는 소스 폴로워 회로의 기준이 되는 전위가 공급되는 배선이면 좋다. 제 5 배선은 출력 신호가 검출되는 화소를 선택할 수 있는 배선이면 좋다. 제 6 배선은 데이터 보유부의 스위치 소자가 되는 트랜지스터를 제어하는 신호를 공급할 수 있는 배선이면 좋다. 제 7 배선은 출력 신호를 전달하기 위한 배선이면 좋다. 제 8 배선은 화소의 노광을 제어하기 위한 신호(셔터 신호라고 함)를 공급할 수 있는 배선이면 좋다.
상기 구성의 상기 제 1 트랜지스터의 누설 전류는, 1×10-14A보다 작은 것이 바람직하다.
상기 구성의 상기 제 1 트랜지스터는 산화물 반도체층에 채널이 형성되는 트랜지스터인 것이 바람직하다.
본 발명의 일 형태는, 적어도 포토 다이오드 및 데이터 보유부를 갖는 복수의 화소가 매트릭스 형상으로 배치된 반도체 장치의 구동 방법이며, 상기 포토 다이오드의 상기 데이터 보유부의 판독 동작은 적어도 제 1 동작 내지 제 3 동작을 갖고, 상기 제 1 동작으로는 상기 포토 다이오드의 제 1 수광에 의하여 발생한 제 1 전류의 전위를 판독하고, 상기 제 2 동작으로는 상기 포토 다이오드의 상기 제 1 전류의 전위를 상기 데이터 보유부에 기억하고, 상기 제 3 동작으로는 상기 포토 다이오드의 제 2 수광에 의하여 발생한 제 2 전류의 전위와, 상기 제 2 동작으로 기억한 상기 제 1 전류의 전위에 기초한 출력 전위를 조합한 전위를 판독하는 것을 특징으로 하는 반도체 장치의 구동 방법이다.
또한, 게이트 전압(소스의 전위를 기준으로 한 게이트의 전위와의 전위차)이 트랜지스터의 임계값 이상일 때 트랜지스터는 온으로 되고, 게이트 전압이 트랜지스터의 임계값 미만일 때 트랜지스터는 오프로 된다.
본 발명의 일 형태에 의하면, 다이내믹 레인지가 큰 이미지 센서를 제공할 수 있다. 또한, 차분 연산에 의하여 데이터가 저감된 이미지 센서를 제공할 수 있다.
도 1은 본 발명의 일 형태인 이미지 센서에 대하여 구성의 일례를 설명하는 도면.
도 2는 본 발명의 일 형태인 이미지 센서에 대하여 화소의 회로 구성의 일례를 설명하는 도면.
도 3은 본 발명의 일 형태인 이미지 센서에 제공되는 포토 센서의 판독 동작의 일례를 설명하는 타이밍 차트.
도 4는 본 발명의 일 형태인 이미지 센서에 대하여 화소의 회로 구성의 일례를 설명하는 도면.
도 5는 적용 가능한 트랜지스터의 단면 개략도.
도 6(A) 내지 도 6(D)는 도 5에 도시된 트랜지스터의 제작 방법을 설명하는 도면.
도 7(A) 내지 도 7(E)는 트랜지스터에 적용할 수 있는 산화물 반도체의 구조를 설명하는 도면.
도 8(A) 및 도 8(B)는 트랜지스터에 적용할 수 있는 산화물 반도체의 구조를 설명하는 도면.
도 9(A) 내지 도 9(C)는 트랜지스터에 적용할 수 있는 산화물 반도체의 구조를 설명하는 도면.
도 10은 계산에 의하여 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 11(A) 내지 도 11(C)는 계산에 의하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 12(A) 내지 도 12(C)는 계산에 의하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 13(A) 내지 도 13(C)는 계산에 의하여 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 14(A) 및 도 14(B)는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 15(A) 내지 도 15(C)는 산화물 반도체막을 사용한 트랜지스터 특성을 설명하는 도면.
도 16(A) 및 도 16(B)는 시료 1의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 설명하는 도면.
도 17(A) 및 도 17(B)는 시료 2의 트랜지스터의 BT 시험 후의 Vg-Id 특성을 설명하는 도면.
도 18은 Id 및 전계 효과 이동도의 Vg 의존성을 설명하는 도면.
도 19(A) 및 도 19(B)는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 설명하는 도면.
도 20은 시료 A 및 시료 B의 XRD 스펙트럼을 설명하는 도면.
도 21은 트랜지스터의 오프 전류와 측정시 기판 온도의 관계를 설명하는 도면.
이하에서 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자이면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에서 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하를 설명하기 위하여 사용되는 도면에 있어서 동일한 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
또한, 이하의 설명에 있어서 서수는 편의적으로 부여한 것이므로, 제 1 배선을 제 2 배선이라고 불러도 좋고, 제 2 배선을 제 1 배선이라고 불러도 좋다. 다른 배선에 관해서도 마찬가지이다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태의 이미지 센서의 회로 구성과 그 구동 방법에 대하여 도 1 내지 도 3을 참조하여 설명한다.
도 1은, 본 실시형태의 이미지 센서의 구성의 일례를 도시한 것이다. 이미지 센서(100)는 제 1 시프트 레지스터(102)와, 제 2 시프트 레지스터(104)와, 판독 회로(106)와, 화소 어레이(108)를 갖는다. 제 1 시프트 레지스터(102)는 판독 회로(106)를 통하여 화소 어레이(108)에 전기적으로 접속되어 있다. 제 2 시프트 레지스터(104)는, 화소 어레이(108)에 전기적으로 접속되어 있다. 화소 어레이(108)는 화소(110)를 복수로 갖는다. 화소(110)는 화소 어레이(108)에 매트릭스 형상으로 배치되어 있다. 화소 어레이(108)로부터 출력되는 데이터는, 판독 회로(106)를 통하여 이미지 센서(100)의 외부 회로에 출력된다.
도 2는, 화소(110)의 회로 구성의 일례를 도시한 것이다. 도 2에 도시된 화소(110)의 회로는 포토 다이오드(200)와, 제 1 용량 소자(202)와, 제 2 용량 소자(204)와, 제 1 트랜지스터(206)와, 제 2 트랜지스터(208)와, 제 3 트랜지스터(210)를 갖는다. 또한, 제 2 용량 소자(204)는 기생 용량으로 구성되어도 좋다.
포토 다이오드(200)의 캐소드는 제 1 배선(220)에 전기적으로 접속되어 있다. 포토 다이오드(200)의 애노드는 제 1 용량 소자(202)의 한쪽의 전극에 전기적으로 접속되어 있다. 제 1 배선(220)은 제 2 시프트 레지스터(104)에 전기적으로 접속되어 있다. 제 1 용량 소자(202)의 다른 쪽의 전극은, 데이터 보유부(212)에 전기적으로 접속되어 있다. 제 2 용량 소자(204)의 한쪽의 전극은 데이터 보유부(212)에 전기적으로 접속되어 있다. 제 2 용량 소자(204)의 다른 쪽의 전극은, 일정한 전위로 보유된 제 3 배선(224)에 전기적으로 접속되어 있다. 제 3 배선(224)은 제 2 시프트 레지스터(104)에 전기적으로 접속되어 있다. 또는, 제 3 배선(224)은 제 2 시프트 레지스터(104)를 통하여 외부 회로에 전기적으로 접속되어도 좋다. 제 1 트랜지스터(206)의 드레인은, 데이터 보유부(212)에 전기적으로 접속되어 있다. 제 1 트랜지스터(206)의 소스는 제 2 배선(222)에 전기적으로 접속되어 있다. 제 1 트랜지스터(206)의 게이트는 제 6 배선(230)에 전기적으로 접속되어 있다. 제 2 배선(222)은 제 2 시프트 레지스터(104)에 전기적으로 접속되어 있다. 또는 제 2 배선(222)은 제 2 시프트 레지스터(104)를 통하여 외부 회로에 전기적으로 접속되어도 좋다. 제 6 배선(230)은 제 2 시프트 레지스터(104)에 전기적으로 접속되어 있다. 제 2 트랜지스터(208)의 게이트는 데이터 보유부(212)에 전기적으로 접속되어 있다. 제 2 트랜지스터(208)의 소스는 제 4 배선(226)에 전기적으로 접속되어 있다. 제 2 트랜지스터(208)의 드레인은 제 3 트랜지스터(210)의 소스에 전기적으로 접속되어 있다. 제 4 배선(226)은 제 2 시프트 레지스터(104)에 전기적으로 접속되어 있다. 제 3 트랜지스터(210)의 게이트는 제 5 배선(228)에 전기적으로 접속되어 있다. 제 3 트랜지스터(210)의 드레인은 제 7 배선(232)에 전기적으로 접속되어 있다. 제 5 배선(228)은 제 2 시프트 레지스터(104)에 전기적으로 접속되어 있다. 제 7 배선(232)은 판독 회로(106)에 전기적으로 접속되어 있다.
또한, 제 1 트랜지스터(206)는 누설 전류가 작은 트랜지스터이다. 누설 전류가 작은 트랜지스터로서는, 산화물 반도체층에 채널이 형성되는 트랜지스터를 들 수 있다.
여기서 말하는 누설 전류가 작은 트랜지스터란, 채널 폭 1μm당의 오프 전류값을 실온 하에서 10aA/μm(1×10-17A/μm) 이하로, 바람직하게는 1aA/μm(1×10-18A/μm) 이하, 더 바람직하게는 1zA/μm(1×10-21A/μm) 이하, 가장 바람직하게는 1yA/μm(1×10-24A/μm) 이하로 하는 것이 가능한 트랜지스터를 가리킨다. 특히, 후술하는 바와 같이 제 1 트랜지스터(206)의 누설 전류는 10-14A보다 충분히 작게 할 수 있다. 따라서, 제 1 트랜지스터(206)의 크기는 작은 것이 바람직하다.
또한, 제 2 트랜지스터(208) 및 제 3 트랜지스터(210)는 실리콘 반도체층에 채널이 형성되는 트랜지스터이다. 다만, 이것에 한정되지 않고, 제 2 트랜지스터(208) 및 제 3 트랜지스터(210)는 산화물 반도체층에 채널이 형성되는 트랜지스터이어도 좋다.
또한, 포토 다이오드(200)의 애노드와 캐소드를 반대로 하여도 좋다. 즉, 포토 다이오드(200)의 애노드가 제 1 배선(220)에 전기적으로 접속되고, 캐소드가 제 1 용량 소자(202)의 한쪽의 전극에 전기적으로 접속되어도 좋다. 또한, 이 경우에는, 동작 전압의 관계를 조정할 필요가 있다. 또한, 각 트랜지스터의 소스와 드레인이 동작 전압에 의하여, 반전되는 경우도 있다.
제 1 트랜지스터(206)가 오프로 되었을 때 제 1 트랜지스터(206)의 소스와 드레인 사이에 흐르는 전류는 10-14A보다 작고, 제 1 트랜지스터(206)가 온으로 되었을 때 제 1 트랜지스터(206)의 소스와 드레인 사이에 흐르는 전류는 10-14A보다 크다.
제 2 트랜지스터(208)는 소스 또는 드레인이 제 4 배선(226)에 전기적으로 접속되어 있고, 게이트의 전위에 따라 소스와 드레인 사이에 흐르는 전류가 달라지는 소스 폴로워 회로를 구성한다. 제 2 트랜지스터(208)의 소스는, 제 4 배선(226)에 전기적으로 접속되어 있다. 제 3 트랜지스터(210)는 제 7 배선(232)을 공유하는 복수의 화소 중 하나의 화소를 선택하기 위하여 사용된다. 또한, 제 2 트랜지스터(208)와 제 3 트랜지스터(210)의 접속 관계는 도 2에 도시된 구성에 한정되지 않고, 제 2 트랜지스터(208)의 드레인이 제 4 배선(226)에 전기적으로 접속되고, 제 3 트랜지스터(210)의 소스가 제 7 배선(232)에 전기적으로 접속되어도 좋다.
또한, 제 1 배선은, 리셋 신호가 공급되는 배선이면 좋다. 제 2 배선은, 기준 전위로서 일정한 전위로 할 수 있는 배선이면 좋다. 제 3 배선은, 용량 소자의 하나의 전극의 전위를 일정하게 할 수 있는 배선이면 좋다. 제 4 배선은 제 2 트랜지스터를 포함하는 소스 폴로워 회로의 기준이 되는 전위가 공급되는 배선이면 좋다. 제 5 배선은 출력 신호가 검출되는 화소를 선택할 수 있는 배선이면 좋다. 제 6 배선은 데이터 보유부의 스위치 소자가 되는 트랜지스터를 제어하는 신호를 공급할 수 있는 배선이면 좋다. 제 7 배선은 출력 신호를 전달하기 위한 배선이면 좋다. 또한, 도시하지 않았지만, 제 8 배선이 제공되어도 좋다. 제 8 배선은 화소의 노광을 제어하기 위한 신호(셔터 신호라고 함)를 공급할 수 있는 배선이면 좋다.
다음에, 도 2의 회로의 판독 동작에 대하여 도 3을 참조하며 설명한다. 도 3은, 도 2의 회로의 판독 동작을 설명하기 위한 타이밍 차트의 일례를 도시한 것이다. 세로축은 전위를 나타낸 것이고, 가로축은 시간을 나타낸 것이다. Vres는 제 1 배선(220)의 전위를 나타낸 것이다. V04g는 제 1 트랜지스터(206)의 게이트의 전위를 나타낸 것이다. Vano는 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위를 나타낸 것이다. V213는 데이터 보유부(212)의 전위를 나타낸 것이다. 다만, 이들의 전위는 포토 다이오드(200)의 수광 감도 등에 의존하기 때문에, 이미지 센서(100)의 외부 회로에 의하여 적절히 조정하면 좋다.
포토 센서의 판독 동작은 다음의 세가지 동작으로 분류된다. 제 1 동작은 포토 다이오드(200)의 출력 전위, 즉, 포토 다이오드(200)의 수광에 의하여 발생한 전류의 전위를 직접 판독하는 동작이다(기간(311) 및 기간(312)). 제 2 동작은 포토 다이오드(200)의 출력 전위를 기억하는 동작이다(기간(313) 및 기간(314)). 제 3 동작은 포토 다이오드(200)의 출력 전위와 상기 제 2 동작으로 기억한 전위를 조합한 전위를 판독하는 동작이다(기간(315) 및 기간(316)). 또한, 여기서 포토 센서가 수광하는 광은 가시광에 한정되지 않는다.
우선, 제 1 동작에 대하여 설명한다. 기간(311)에서의 제 1 배선(220)의 전위를 기간(312)에서의 제 1 배선(220)의 전위보다 낮게 하면, 포토 다이오드(200)는 순 방향이 되어, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는 제 1 배선(220)의 전위와 거의 동등해진다. 기간(312)에서의 제 1 배선(220)의 전위를 기간(311)에서의 제 1 배선(220)의 전위보다 높게 하면, 포토 다이오드(200)는 역 방향이 되어, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는 포토 다이오드(200)의 수광 강도가 높은 경우에는 급속으로 상승되어, 포토 다이오드(200)의 수광 강도가 낮은 경우에는 서서히 상승된다.
기간(311)에서 제 1 트랜지스터(206)가 온으로 됨으로써, 데이터 보유부(212)의 전위는 제 2 배선(222)의 전위와 거의 동등해진다. 그리고 기간(312)에는 제 1 트랜지스터(206)가 오프로 되어, 데이터 보유부(212)의 전위는 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위에 따라 변화된다.
기간(312)에서 제 3 트랜지스터(210)가 온으로 됨으로써, 데이터 보유부(212)의 전위에 따른 전류가 제 2 트랜지스터(208)의 소스와 드레인 사이에 흐른다. 데이터 보유부(212)의 전위는, 포토 다이오드(200)의 수광 강도에 따라 변화되고 제 2 트랜지스터(208)의 소스와 드레인 사이에 흐르는 전위는 데이터 보유부(212)의 전위에 따라 변화된다. 그래서, 제 2 트랜지스터(208)의 소스와 드레인 사이에 흐르는 전류를 계측함으로써, 포토 다이오드(200)의 수광 강도를 판별할 수 있다.
다음에, 제 2 동작에 대하여 설명한다. 기간(313) 및 기간(314)에서는 제 1 트랜지스터(206)를 온으로 한다. 제 1 트랜지스터(206)를 온으로 하면, 데이터 보유부(212)의 전위는 제 2 배선(222)의 전위와 거의 동등해진다. 즉, 데이터 보유부(212)의 전위는 변화되지 않는다.
기간(313)에서의 제 1 배선(220)의 전위를 기간(314)에서의 제 1 배선(220)의 전위보다 낮게 하면 포토 다이오드(200)는 순 방향이 되고, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는, 제 1 배선(220)의 전위와 거의 동등해진다. 기간(314)에서의 제 1 배선(220)의 전위를 기간(313)에서의 제 1 배선(220)의 전위보다 높게 하면, 포토 다이오드(200)는 역 방향이 되고 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는, 포토 다이오드(200)의 수광 강도가 높은 경우에는 급속으로 상승되고, 포토 다이오드(200)의 수광 강도가 낮은 경우에는 서서히 상승된다. 데이터 보유부(212)의 전위가 고정되어 있기 때문에, 기간(312)과 같은 정도의 수광 강도라도, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위의 상승은 기간(312)보다 작게 된다.
기간(314)의 종반에 제 1 트랜지스터(206)를 오프로 하면, 데이터 보유부(212)의 전위(전하)가 보유된다.
데이터 보유부(212)의 전위(전하)가 보유된 상태에서, 기간(315)에서의 제 1 배선(220)의 전위를 기간(314)에서의 제 1 배선(220)의 전위보다 낮게 하면, 포토 다이오드(200)는 순 방향이 되고, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는 리셋 신호에 의하여 리셋된다. 데이터 보유부(212)의 전위는, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위에 따라 변화된다.
포토 다이오드(200)의 수광 강도가 높은 경우에는, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위가 크고, 기간(314)의 종반에 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위가 높게 되고, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위의 변화가 작은 경우보다 데이터 보유부(212)의 전위는 크게 저하된다.
기간(316)에서의 제 1 배선(220)의 전위를 기간(315)에서의 제 1 배선(220)의 전위보다 높게 하면, 포토 다이오드(200)는 역 방향이 된다. 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는, 포토 다이오드(200)의 수광 강도가 높은 경우에는 급속으로 상승되고, 포토 다이오드(200)의 수광 강도가 낮은 경우에는 서서히 상승된다. 데이터 보유부(212)의 전위는 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위에 따라 변화된다.
기간(312)과는 다르게, 기간(316)의 초기에는 데이터 보유부(212)의 전위는 포토 다이오드(200)의 수광 강도에 따라 달라진다. 또한, 기간(314)과 기간(316)에서의 포토 다이오드(200)의 수광 강도가 같은 정도인 경우에는, 기간(316)의 종반에는 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는 가까운 값이 된다. 수광 강도가 높을 때의 데이터 보유부(212)의 전위와 수광 강도가 낮을 때의 데이터 보유부(212)의 전위는 가까운 값이 된다. 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는 포토 다이오드(200)의 수광 강도가 높은 경우에는 급속으로 상승되고, 포토 다이오드(200)의 수광 강도가 낮은 경우에는 서서히 상승된다.
기간(314)과 기간(316)에서의 포토 다이오드(200)의 수광 강도가 같은 정도인 경우와 비교하여, 기간(314)에서의 포토 다이오드(200)의 수광 강도보다 기간(316)에서의 포토 다이오드(200)의 수광 강도가 높은 경우에는, 데이터 보유부(212)의 전위는 높게 된다. 기간(314)에서의 포토 다이오드(200)의 수광 강도보다 기간(316)에서의 포토 다이오드(200)의 수광 강도가 낮은 경우에는, 데이터 보유부(212)의 전위는 낮게 된다. 같은 시점에서의 복수의 화소를 비교하면, 기간(316)에서 포토 다이오드(200)의 수광 강도가 동등하여도 기간(314)에서의 포토 다이오드(200)의 수광 강도가 상이하면 기간(316)의 종반에 데이터 보유부(212)의 전위는 상이하게 된다.
즉, 기간(314)과 기간(316)에서의 포토 다이오드(200)의 수광 강도가 동등할 정도인 경우와 비교하여, 기간(314)에서의 포토 다이오드(200)의 수광 강도가 기간(316)에서의 포토 다이오드(200)의 수광 강도보다 낮은 경우에는, 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는 높게 되고, 기간(314)에서의 포토 다이오드(200)의 수광 강도가 기간(316)에서의 포토 다이오드(200)의 수광 강도보다 높은 경우에는 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는 낮게 된다.
제 1 동작에서 직접 판독한 데이터가 제 2 트랜지스터(208)로 구성되는 소스 폴로워 회로 또는 판독 회로(106)로 판독할 수 있는 하한값보다 작은 값이라도 제 2 동작으로 기억하고, 제 3 동작으로 차분을 취함으로써 판독할 수 있게 된다. 즉, 동작 범위(다이내믹 레인지)를 넓힐 수 있다.
제 3 동작은 계속하여 반복할 수 있다. 즉, 이전의 프레임과의 차분에 한정되지 않고, 제 2 동작으로 보존한 프레임과의 차분을 계속하여 취할 수도 있다. 제 1 트랜지스터(206)가 오프로 되어 있는 한, 데이터 보유부(212)의 전위(전하)는 보유된다. 포토 다이오드(200)의 수광 강도가 급격히 변화된 경우에는, 다시 제 1 동작을 행함으로써 데이터를 판독하고, 제 2 동작을 행함으로써 기억할 수도 있다.
예를 들어, 제 1 트랜지스터(206)의 누설 전류가 10-14A이고, 제 2 용량 소자(204)의 용량값이 100fF인 경우에는, 데이터 보유부(212) 이외의 배선의 전위를 일정하게 하면, 데이터 보유부(212)의 전위의 변화가 1mV 이하인 기간은 10m초 정도이다. 이것은, 60fps의 동영상을 촬영하는 경우, 1 프레임만큼 밖에 기억할 수 없다는 것으로 된다. 그러나, 상술한 바와 같이, 제 1 트랜지스터(206)의 누설 전류를 10-14A보다 충분히 작게 함으로써, 1 프레임 전뿐만 아니라 더 전의 프레임과의 차분을 취할 수 있다.
또한, 시간에 따른 밝기 변화가 적은 동영상을 촬영하는 경우, 제 3 동작으로 얻어지는 데이터(변화량)는 작으므로, 디지털 출력의 비트수를 감소시켜 AD 변환할 수도 있다.
본 실시형태에 있어서의 이미지 센서의 구성 및 동작은, 동영상의 촬영만을 목적으로 한 촬상 장치에 한정되지 않고, 터치 패널 등으로 응용하는 것도 가능하다.
또한, 본 실시형태에서는 제 1 트랜지스터(206)만을 누설 전류가 작은 트랜지스터로 하였지만, 이것에 한정되지 않고, 다른 트랜지스터도 누설 전류가 작은 트랜지스터로 하여도 좋다.
본 실시형태는 다른 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 발명의 일 형태는 글로벌 셔터 방식으로 할 수도 있다. 본 실시형태에서는, 본 발명의 일 형태인 글로벌 셔터 방식을 채용한 이미지 센서의 회로 구성에 대하여 도 4를 참조하여 설명한다.
도 4에 도시된 이미지 센서는, 도 2에서의 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이에 제 4 트랜지스터(400)가 제공된 구성이다.
포토 다이오드(200)의 애노드는 제 4 트랜지스터(400)의 소스에 전기적으로 접속되어 있다. 제 4 트랜지스터(400)의 게이트는, 제 8 배선(234)과 전기적으로 접속되어 있다. 제 8 배선(234)은 제 2 시프트 레지스터(104)에 전기적으로 접속되어 있다. 제 4 트랜지스터(400)의 드레인은 제 1 용량 소자(202)의 한쪽의 전극과 전기적으로 접속되어 있다. 그 외의 접속은 도 2와 마찬가지이다. 또한, 제 4 트랜지스터(400)의 소스와 드레인은 서로 바뀔 수 있다.
다음에, 도 4의 회로의 판독 동작에 대하여 도 3을 참조하여 설명한다. 도 3에서의 기간(311)과 기간(313)과 기간(315)에서 제 8 배선(234)의 전위를 높여 제 4 트랜지스터(400)를 온으로 한다.
제 4 트랜지스터(400)가 온으로 되었을 때, 포토 다이오드(200)의 애노드와 제 4 트랜지스터(400)의 소스 사이의 전위와, 제 4 트랜지스터(400)의 드레인과 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는, 도 3에서의 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위와 같은 전위가 된다.
도 3에서의 기간(312)과 기간(314)과 기간(316)의 초기 단계에 제 8 배선(234)을 고전위로 하여 제 4 트랜지스터(400)를 온으로 한다. 제 4 트랜지스터(400)가 온으로 되었을 때, 포토 다이오드(200)의 애노드와 제 4 트랜지스터(400)의 소스 사이와, 제 4 트랜지스터(400)의 드레인과 제 1 용량 소자(202)의 한쪽의 전극 사이는, 도 3에서의 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위와 같은 전위가 된다.
그 후, 제 8 배선(234)의 전위를 하강시켜 제 4 트랜지스터(400)를 오프로 한다. 제 4 트랜지스터(400)가 오프가 되면, 제 4 트랜지스터(400)의 드레인과 제 1 용량 소자(202)의 한쪽의 전극 사이의 전위는 변화되지 않는다. 또한, 데이터 보유부(212)의 전위도 변화되지 않는다.
기간(312)과 기간(314)과 기간(316) 중에서, 제 4 트랜지스터(400)가 온으로 되어 있는 기간이 노광 시간이다. 노광 시간에서의 제 4 트랜지스터(400)의 드레인과 제 1 용량 소자(202)의 한쪽의 전극 사이가, 도 2에서의 포토 다이오드(200)의 애노드와 제 1 용량 소자(202)의 한쪽의 전극 사이와 마찬가지로 기능하기 때문에, 본 발명의 일 형태인 글로벌 셔터 방식을 채용한 이미지 센서로서 동작시킬 수 있다.
(실시형태 3)
실시형태 1 및 실시형태 2에 있어서의 제 1 트랜지스터(206)로서는, 산화물 반도체층에 채널이 형성되는 트랜지스터를 사용하는 것이 바람직하다.
또한, 본 발명에 있어서 제 1 트랜지스터(206) 이외의 트랜지스터는 특정의 구성의 것에 한정되지 않고, 다양한 구성의 것을 사용할 수 있다. 따라서, 트랜지스터는 다결정 실리콘으로 구성된 트랜지스터이어도 좋고, SOI(Silicon On Insulator) 기판에 제공된 트랜지스터이어도 좋다. 또는 GaAs 기판 등의 화학물 반도체 기판에 제공되는 트랜지스터라도 좋다.
또한, 상기 설명에서는 트랜지스터를 n채널형 트랜지스터로 하였지만, 이것에 한정되지 않고, 적절히 p채널형 트랜지스터를 사용하여도 좋다.
다음에, 본 발명에 적용할 수 있는 오프 전류가 작은 트랜지스터에 대하여 설명한다. 오프 전류가 작은 트랜지스터로서는 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역에 포함한 트랜지스터를 들 수 있다. 오프 전류가 작은 트랜지스터 이외의 트랜지스터로서는 반도체 기판에 제공된 트랜지스터를 들 수 있다.
도 5는 본 발명에 적용할 수 있는 트랜지스터의 단면 구조의 개략의 일례를 도시한 도면이다. 도 5에 있어서는 반도체 기판에 제공된 트랜지스터 위에 오프 전류가 작은 트랜지스터가 형성되어 있다. 반도체 기판에 제공된 트랜지스터는 p채널형 트랜지스터와 n채널형 트랜지스터 양쪽 모두를 포함하여도 좋고, 한쪽만이 제공되어도 좋다.
반도체 기판에 제공된 p채널형 트랜지스터 및 n채널형 트랜지스터는 일반적인 방법으로 형성하면 좋다. 반도체 기판에 제공된 p채널형 트랜지스터 및 반도체 기판에 제공된 n채널형 트랜지스터를 형성한 후에, 이들 위에 오프 전류가 작은 트랜지스터를 형성한다. 즉, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)을 피형성 기판으로 하여, 상기 기판 위에 오프 전류가 작은 트랜지스터를 형성한다. 오프 전류가 작은 트랜지스터로서는 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터를 들 수 있다.
또한, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)은 소스 영역 및 드레인 영역으로서 기능하는 고농도 불순물 영역(501), 저농도 불순물 영역(502), 게이트 절연막(503), 게이트 전극(504), 및 층간 절연막(505)을 갖는다(도 5 참조).
산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터(510)는 p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500) 위에 제공된 산화물 반도체층(511)과, 산화물 반도체층(511)에 접하며 이격(離隔)되어 제공된 소스 전극(512a) 및 드레인 전극(512b)과, 산화물 반도체층(511)의 적어도 채널 형성 영역 위에 제공된 게이트 절연막(513)과, 산화물 반도체층(511)에 중첩하여 게이트 절연막(513) 위에 제공된 게이트 전극(514b)을 갖는다(도 6(D) 참조).
층간 절연막(505)은 산화물 반도체층(511)의 하지 절연막으로서도 기능한다.
층간 절연막(505)은 적어도 표면에 산소를 포함하고, 산소의 일부가 가열 처리에 의하여 탈리되는 절연성 산화물로 형성하면 좋다. 산소의 일부가 가열 처리에 의하여 탈리되는 절연성 산화물로서는, 화학 양론비보다 많은 산소를 포함하는 것을 사용하는 것이 바람직하다. 이것은, 상기 가열 처리에 의하여 층간 절연막(505)에 접하는 산화물 반도체막에 산소를 공급할 수 있기 때문이다.
화학 양론비보다 많은 산소를 포함하는 절연성 산화물로서 예를 들어, SiOx에서 x>2인 산화 실리콘을 들 수 있다. 다만, 이것에 한정되지 않고, 층간 절연막(505)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 질화 알루미늄, 산화 갈륨, 산화 하프늄, 또는 산화 이트륨 등으로 형성하여도 좋다.
또한, 층간 절연막(505)은 복수의 막이 적층되어 형성되어 있어도 좋다. 층간 절연막(505)은 예를 들어, 질화 실리콘막 위에 산화 실리콘막이 형성된 적층 구조이어도 좋다.
그런데, 화학 양론비보다 많은 산소를 포함하는 절연성 산화물에서는 산소의 일부가 가열 처리에 의하여 탈리되기 쉽다. 산소의 일부가 가열 처리에 의하여 탈리되기 쉬운 경우의 TDS 분석에 의한 산소의 탈리량(산소 원자로 환산한 값)은 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1020atoms/cm3 이상, 더 바람직하게는 3.0×1020atoms/cm3 이상이면 좋다.
여기서, TDS 분석의 방법에 대하여 설명한다. TDS 분석에 있어서의 기체의 탈리량은 이온 강도의 시간 적분값에 비례한다. 그러므로, 산화물에 있어서의 이온 강도의 시간 적분값과 표준 시료의 기준값으로 기체의 탈리량을 계산할 수 있다. 표준 시료의 기준값이란, 어느 특정 원자를 포함하는 시료(표준 시료)에서의 스펙트럼의 시간 적분값에 대한 원자 밀도의 비율이다.
예를 들어, 소정의 밀도로 수소를 포함하는 실리콘 웨이퍼(표준 시료)의 이온 강도의 시간 적분값과 산화물의 이온 강도의 시간 적분값으로부터, 산화물의 산소 분자(O2)의 탈리량(NO2)은 NO2=NH2/SH2×SO2×α의 수학식으로 구할 수 있다.
NH2는 표준 시료로부터 탈리된 수소 분자(H2)를 밀도로 환산한 값이다. SH2는 표준 시료의 수소 분자(H2)의 이온 강도의 시간 적분값이다. 즉, NH2/SH2를 표준 시료의 기준값으로 한다. SO2는 절연성 산화물의 산소 분자(O2)의 이온 강도의 시간 적분값이다. α는 이온 강도에 영향을 미치는 계수이다. 상기 수학식의 상세한 내용에 대해서는 일본 특개평06-275697호 공보를 참조하기 바란다.
또한, TDS 분석에 의한 산소의 탈리량(산소 원자로 환산한 값)은 전자 과학 주식 회사(ESCO, Ltd.) 제작의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하여 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정한 경우의 값을 나타낸 것이다.
또한, TDS 분석에 있어서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기 계수 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량에 대해서도 산출할 수 있다.
또한, NO2는 산소 분자(O2)의 탈리량이다. 그러므로, 산소 원자로 환산한 산소의 탈리량은 산소 분자(O2)의 탈리량의 2배가 된다.
층간 절연막(505)은 스퍼터링법 또는 CVD법 등으로 형성하면 좋지만, 바람직하게는 스퍼터링법을 사용하여 형성한다. 층간 절연막(505)으로서 산화 실리콘막을 형성하는 경우에는, 타깃으로서 석영(바람직하게는 합성 석영) 타깃, 스퍼터링 가스로서 아르곤 가스를 사용하면 좋다. 또한, 타깃으로서 실리콘 타깃, 스퍼터링 가스로서 산소를 포함하는 가스를 사용하여도 좋다. 또한, 산소를 포함하는 가스로서는, 아르곤 가스와 산소 가스의 혼합 가스라도 좋고, 산소 가스만이라도 좋다.
층간 절연막(505)을 형성한 후, 산화물 반도체층(511)이 될 산화물 반도체막을 형성하기 전에 제 1 가열 처리를 행한다. 제 1 가열 처리는 층간 절연막(505) 내에 포함된 물 및 수소를 제거하기 위한 공정이다. 제 1 가열 처리의 온도는 층간 절연막(505) 내에 포함된 물 및 수소가 탈리되는 온도(탈리량의 피크를 갖는 온도) 이상 p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)이 변질되거나 변형되는 온도 미만으로 하면 좋으며, 바람직하게는 400℃ 이상 750℃ 이하로 하고, 나중에 행하는 제 2 가열 처리보다 낮은 온도로 하면 좋다.
그리고 산화물 반도체막을 형성한 후, 제 2 가열 처리를 행한다. 제 2 가열 처리는 층간 절연막(505)을 산소의 공급원으로 하여 산화물 반도체막에 산소를 공급하는 공정이다. 그러나, 제 2 가열 처리를 행하는 타이밍은 이것에 한정되지 않고, 산화물 반도체막을 가공하여 산화물 반도체층(511)을 형성한 후에 행하여도 좋다.
또한, 제 2 가열 처리는 질소 가스, 또는 헬륨, 네온, 또는 아르곤 등의 희가스 분위기 중에서 행하고, 상기 분위기 중에 수소, 물, 수산기, 또는 수소화물 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소 가스, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 제 2 가열 처리의 조건, 또는 산화물 반도체막 또는 산화물 반도체층(511)의 재료에 따라서는, 산화물 반도체막 또는 산화물 반도체층(511)이 결정화되어 미결정층 또는 다결정층이 될 경우도 있다. 예를 들어, 결정화율이 90％ 이상 또는 80％ 이상인 미결정층이 될 경우도 있다. 또한, 제 2 가열 처리의 조건, 또는 산화물 반도체막 또는 산화물 반도체층(511)의 재료에 따라서는, 결정 성분을 함유하지 않은 비정질이 될 경우도 있다. 또한, 비정질층 내에 미결정(결정 입경 1nm 이상 20nm 이하)이 혼재될 경우도 있다.
또한, 제 2 가열 처리를 행함에 있어서 층간 절연막(505)은 산소 공급원이 된다.
또한, 산화물 반도체막의 피형성면인 층간 절연막(505)의 평균 면 거칠기(Ra)는 0.1nm 이상 0.5nm 미만인 것이 바람직하다. 이것은, 산화물 반도체막이 결정성을 갖는 경우에 결정 방위를 일치시킬 수 있기 때문이다.
또한, 여기서 평균 면 거칠기(Ra)란, JISB0601: 2001(ISO4287: 1997)로 정의된 산술(算術) 평균 거칠기(Ra)를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것을 말한다. 평균 면 거칠기(Ra)는 기준 면에서 지정 면까지의 편차의 절대값을 평균한 값으로 표현된다.
여기서, 산술 평균 거칠기(Ra)는, 거칠기 곡선으로부터 그 중심선 방향으로 측정 길이(L) 부분을 뽑아내 이 뽑힌 부분의 중심선 방향을 X축, 세로 배율 방향(X축에 수직인 방향)을 Y축으로 하여, 거칠기 곡선을 Y=F(X)로 나타낼 때, 이하의 수학식 1로 구해진다.
[수학식 1]
Figure pat00001
또한, 평균 면 거칠기(Ra)는, 측정 데이터가 가리키는 면인 지정 면을 Z=F(X, Y)로 나타낼 때, 기준 면에서 지정 면까지의 편차의 절대값을 평균한 값으로 표현되며, 이하의 수학식 2로 구해진다.
[수학식 2]
Figure pat00002
여기서, 지정 면이란, 거칠기 계측의 대상이 되는 면이고, 좌표(X1, Y1, F(X1, Y1))(X1, Y2, F(X1, Y2))(X2, Y1, F(X2, Y1))(X2, Y2, F(X2, Y2))의 4점으로 나타내어지는 사각형으로 한다.
지정 면을 XY 평면에 투영한 장방형의 면적을 S0로 하고, 기준 면의 높이(지정 면의 높이의 평균값)를 Z0으로 한다.
상술한 바와 같이 층간 절연막(505)의 평균 면 거칠기를 0.1nm 이상 0.5nm 미만으로 하기 위해서는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리를 행하면 좋다. CMP 처리는 산화물 반도체막을 형성하기 전에 행하면 좋지만, 제 1 가열 처리 전에 행하는 것이 바람직하다.
여기서, CMP 처리는 1번 이상 행하면 좋다. 복수 횟수로 나누어 CMP 처리를 행하는 경우에는, 높은 연마 레이트로 1차 연마를 행한 후에 낮은 연마 레이트로 마무리 연마를 행하는 것이 바람직하다.
또한, 층간 절연막(505)을 평탄화시키기 위해서는 CMP 처리 대신에 드라이 에칭 등을 행하여도 좋다. 여기서, 에칭 가스로서는 염소, 염화 붕소, 염화 실리콘, 또는 사염화 탄소 등의 염소계 가스, 사불화 탄소, 불화황, 또는 불화 질소 등의 불소계 가스 등을 사용하면 좋다.
또한, 층간 절연막(505)을 평탄화시키기 위해서는 CMP 처리 대신에 플라즈마 처리 등을 행하여도 좋다. 여기서, 플라즈마 처리에는 희가스를 사용하면 좋다. 이 플라즈마 처리에 의하여 피처리면에 불활성 가스의 이온이 조사되어, 스퍼터링 효과에 의하여 피처리면의 미세한 요철이 평탄화된다. 이와 같은 플라즈마 처리는 역 스퍼터링이라고도 불린다.
또한, 층간 절연막(505)을 평탄화하기 위해서는 상기 처리 중 어느 것을 사용하여도 좋다. 예를 들어, 역 스퍼터링만을 행하여도 좋고, CMP 처리를 행한 후에 드라이 에칭을 행하여도 좋다. 다만, 산화물 반도체막의 피형성면인 층간 절연막(505)에 물 등을 혼입시키지 않기 위해서는 드라이 에칭 또는 역 스퍼터링을 사용하는 것이 바람직하다. 특히, 제 1 가열 처리를 행한 후에 평탄화 처리를 행하는 경우에는 드라이 에칭 또는 역 스퍼터링을 사용하는 것이 바람직하다.
산화물 반도체층(511)은 예를 들어, 산화물 반도체막을 형성하고, 상기 산화물 반도체막 위에 에칭 마스크를 형성하고 에칭을 행함으로써 선택적으로 형성하면 좋다. 또는, 잉크젯법 등을 사용하여도 좋다.
산화물 반도체막으로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 또한, 갈륨(Ga)을 갖는 것이 바람직하다. 갈륨(Ga)을 가지면, 트랜지스터 특성의 편차를 저감할 수 있다. 이와 같이, 트랜지스터 특성의 편차를 저감할 수 있는 원소를 스테빌라이저(stabilizer)라고 부른다. 스테빌라이저로서는 주석(Sn), 하프늄(Hf), 또는 알루미늄(Al)을 들 수 있다.
또한, 이 이외의 스테빌라이저로서는 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)을 들 수 있다. 이들 중 한 종류 또는 복수 종류를 가져도 좋다.
또한, 산화물 반도체로서는 산화 인듐, 산화 주석, 산화 아연, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속 산화물인 Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Zr-Zn계 산화물, 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 예시할 수 있다.
또한, 여기서 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 의미하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.
예를 들어, 원자수비 In:Ga:Zn= 1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn= 2:2:1(=2/5:2/5:1/5)의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, 원자수비 In:Sn:Zn= 1:1:1(=1/3:1/3:1/3), In:Sn:Zn= 2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn= 2:1:5(=1/4:1/8:5/8)의 In-Sn-Zn계 산화물이나 이 근방의 조성의 산화물을 사용하면 좋다.
그러나, 본 발명의 일 형태에 있어서 사용할 수 있는 산화물 반도체막은 이들에 한정되는 것은 아니고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 필요로 하는 트랜지스터 특성(반도체 특성)에 따라, 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리 및 밀도 등을 적절히 조정하면 좋다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적으로 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 저감함으로써 이동도를 향상시킬 수 있다.
산화물 반도체는 단결정이어도 좋고, 비단결정이어도 좋다. 비단결정인 경우에는 비정질이어도 좋고, 다결정이어도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조이어도 좋다. 또는, 비(非)비정질이어도 좋다.
또한, 상기 금속 산화물에는, 이들 화학 양론비에 대하여 산소를 과잉으로 포함시키는 것이 바람직하다. 산소를 과잉으로 포함시키면, 형성되는 산화물 반도체막의 산소 결손으로 인한 캐리어의 생성을 억제할 수 있다.
또한, 일례로서 산화물 반도체막을 In-Zn계 금속 산화물로 형성하는 경우에는, 타깃의 조성을, 원자수비로, In/Zn=1 내지 100, 바람직하게는 In/Zn=1 내지 20, 더 바람직하게는 In/Zn=1 내지 10으로 한다. Zn의 원자수비를 바람직한 상기 범위로 함으로써, 전계 효과 이동도를 향상시킬 수 있다. 여기서, 산소를 과잉으로 포함시키기 위하여 금속 산화물의 원자수비 In:Zn:O=X:Y:Z를, Z>1.5X+Y로 하는 것이 바람직하다.
또한, 여기서 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이면 좋다. 타깃의 충전율을 높게 함으로써, 형성되는 산화물 반도체막을 치밀한 것으로 할 수 있다.
또한, 산화물 반도체막에 적용할 수 있는 금속 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이면 좋다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용하면 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막에는 수소가 포함된다. 이 수소는 수소 원자 이외에, 수소 분자, 물, 수산기, 또는 그 외의 수소화물로서 포함되는 경우도 있다. 산화물 반도체막에 포함되는 수소는 가능한 한 적은 것이 바람직하다.
또한, 산화물 반도체막의 알칼리 금속 및 알칼리 토금속은 적게 하는 것이 바람직하고, 이들의 농도는 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 2×1016atoms/cm3 이하로 한다. 이것은, 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성할 경우가 있으며, 트랜지스터의 오프 전류를 높게 하는 원인이 되기 때문이다.
또한, 산화물 반도체막의 형성 방법 및 두께는, 특별히 한정되지 않고, 제작하는 트랜지스터의 사이즈 등에 따라 결정하면 좋다. 산화물 반도체막의 형성 방법으로서는 예를 들어, 스퍼터링법, 분자선 에피택시법, 도포법, 인쇄법, 또는 펄스 레이저 증착법 등을 들 수 있다. 산화물 반도체막의 두께는, 3nm 이상 50nm 이하로 하면 좋다. 이것은, 50nm보다 두껍게 하면 노멀리 온이 될 우려가 있기 때문이다. 또한, 트랜지스터의 채널 길이를 30μm로 한 경우에는, 산화물 반도체막의 두께를 5nm 이하로 하면 단채널 효과를 억제할 수 있다.
여기서는, 바람직한 일례로서 In-Ga-Zn계 금속 산화물 타깃을 사용하여 스퍼터링법으로 산화물 반도체막을 형성한다. 여기서, 스퍼터링 가스로서는 희가스(예를 들어, 아르곤 가스), 산소 가스, 또는 희가스와 산소 가스의 혼합 가스를 사용하면 좋다.
또한, 산화물 반도체막을 형성할 때 사용하는 스퍼터링 가스로서는, 수소, 물, 수산기, 또는 수소화물 등이 제거된 고순도 가스를 사용하는 것이 바람직하다. 스퍼터링 가스를 고순도 가스로 하기 위해서는, 처리실 내벽 등에 부착된 가스를 제거하고, 산화물 반도체막을 형성하기 전에 p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)을 가열 처리하면 좋다. 또한, 처리실에 도입하는 스퍼터링 가스를 고순도 가스로 하여도 좋고, 이때, 아르곤 가스에서 순도는 9N(99.9999999%) 이상, 노점은 -121℃ 이하, 물은 0.1ppb 이하, 수소는 0.5ppb 이하로 하면 좋다. 산소 가스에 있어서는 순도는 8N(99.999999%) 이상, 노점은 -112℃ 이하, 물은 1ppb 이하, 수소는 1ppb 이하로 하면 좋다. 또한, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)을 가열하면서 고온으로 보유한 상태로 산화물 반도체막을 형성하면, 산화물 반도체막에 포함된 물 등의 불순물의 농도를 저감할 수 있다. 또한, 스퍼터링법을 적용함으로써 산화물 반도체막에 혼입되는 손상을 적게 할 수 있다. 여기서, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)의 온도는 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 하면 좋다.
또한, 산화물 반도체막에 산소를 과잉으로 포함시키기 위하여 이온 주입에 의하여 산소를 공급하여도 좋다.
또한, 산화물 반도체막은 비정질 구조이어도 좋고, 결정 구조를 갖고 있어도 좋다. 결정 구조를 갖는 경우의 바람직한 일 형태로서, c축으로 배향된 결정성 산화물 반도체막(C Axis Aligned Crystalline Oxide Semiconductor: CAAC-OS)을 들 수 있다. 산화물 반도체막을 CAAC-OS막으로 함으로써 트랜지스터의 신뢰성을 높일 수 있다.
또한, CAAC-OS막이란, 결정이 c축으로 배향되고, 또 ab면, 표면, 또는 계면의 방향에서 보면 삼각형 또는 육각형의 원자 배열을 갖고, c축에서는 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면(또는 표면, 또는 계면)에서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 하여 회전된) 결정을 포함한 산화물 반도체막을 가리킨다.
또한, 광의적으로는 CAAC-OS막이란, 비단결정이며, 그 ab면에 수직인 방향에서 볼 때, 삼각형 또는 육각형, 또는 정삼각형 또는 정육각형의 원자 배열을 갖고, 또 c축에 수직인 방향에서 볼 때, 금속 원자가 층 형상으로 배열된 상, 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상을 포함한 산화물 반도체막을 가리킨다.
또한, CAAC-OS은 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS막은 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없어도 좋다.
또한, CAAC-OS막을 구성하는 산소의 일부가 질소로 치환되어 있어도 좋다. 또한, CAAC-OS막을 구성하는 각각의 결정 부분의 c축은 일정 방향(예를 들어, CAAC-OS막을 지지하는 기판 면 또는 CAAC-OS막의 표면, 또는 계면 등에 수직인 방향)으로 일치되어 있어도 좋다. 또는, CAAC-OS막을 구성하는 각각의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, 기판 면, 표면, 또는 계면 등에 수직인 방향)이어도 좋다.
또한, CAAC-OS막은 그 조성 등에 따라, 도체이어도 좋고, 반도체이어도 좋고, 절연체이어도 좋다. 또한, CAAC-OS막은 그 조성 등에 따라, 가시광에 대하여 투명하여도 좋고, 불투명하여도 좋다.
이와 같은 CAAC-OS막의 예로서, 막 형상으로 형성되고, 막 표면, 기판 면, 또는 계면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또 그 막의 단면에 금속 원자 또는 금속 원자와 산소 원자(또는 질소 원자)의 층 형상 배열이 관찰되는 재료 등을 들 수 있다.
이와 같은 CAAC-OS막에 포함되는 결정 구조의 일례에 대하여 도 7(A) 내지 도 9(C)를 사용하여 상세하게 설명한다. 또한, 원칙적으로 도 7(A) 내지 도 9(C)에서는 상방향이 c축 방향인 것으로 하고, c축 방향에 수직인 면을 ab면으로 한다. 또한, 단지 상반부(上半分) 또는 하반부(下半分)라고 하는 경우는 ab면을 경계로 한다. 또한, 도 7(A) 내지 도 7(E)에 있어서 동그라미로 둘러싸인 O은 4배위 O을 가리키고, 이중 동그라미로 둘러싸인 O는 3배위 O을 가리킨다.
도 7(A)는 6배위의 인듐(이하 In이라고 함)을 1개와, In에 근접한 4배위의 산소(이하, 4배위의 O라고 함)를 6개 갖는 구조를 도시한 것이다. 여기서는 In 1개에 근접한 산소만을 도시한 구조를 서브 유닛이라고 부른다. 도 7(A)의 구조는 8면체 구조를 취하지만, 간략화를 위하여 평면 구조로 나타내었다. 또한, 도 7(A)의 상반부 및 하반부에는 각각 4배위의 O이 3개씩 있다. 도 7(A)에 도시된 서브 유닛은 전하가 0이다.
도 7(B)는 5배위의 갈륨(이하 Ga라고 함)을 1개와, Ga에 근접한 3배위의 산소(이하, 3배위의 O이라고 함)를 3개와, 근접한 4배위의 O을 2개 갖는 구조를 도시한 것이다. 3배위의 O은 모두 ab면에 존재한다. 또한, 도 7(B)의 상반부 및 하반부에는 각각 4배위의 O이 1개씩 있다. 또한, In도 5배위를 가지므로, 도 7(B)에 도시된 구조를 취할 수 있다. 도 7(B)에 도시된 서브 유닛은 전하가 0이다.
도 7(C)는 4배위의 아연(이하 Zn이라고 함)을 1개와, Zn에 근접한 4배위의 O를 4개 갖는 구조를 도시한 것이다. 도 7(C)의 상반부에는 4배위의 O가 1개 있고, 하반부에는 4배위의 O가 3개 있다. 또는 도 7(C)의 상반부에 4배위의 O가 3개 있고, 하반부에는 4배위의 O가 1개 있어도 좋다. 도 7(C)에 도시된 서브 유닛은 전하가 O이다.
도 7(D)는 6배위의 주석(이하 Sn이라고 함)을 1개와, Sn에 근접한 4배위의 O를 6개 갖는 구조를 도시한 것이다. 도 7(D)의 상반부에는 4배위의 O가 3개 있고, 하반부에는 4배위의 O가 3개 있다. 도 7(D)에 도시된 서브 유닛은 전하가 +1이다.
도 7(E)는 2개의 Zn을 포함한 서브 유닛을 도시한 것이다. 도 7(E)의 상반부에는 4배위의 O가 1개 있고, 하반부에는 4배위의 O이 1개 있다. 도 7(E)에 도시된 서브 유닛은 전하가 -1이다.
여기서는, 서브 유닛 몇 개의 집합체를 1그룹이라고 부르며, 복수의 그룹으로 이루어진 1주기분을 1유닛이라고 부른다.
여기서, 이들 서브 유닛끼리 결합하는 규칙에 대하여 설명한다. 도 7(A)에 도시된 6배위의 In의 상반부에 있는 3개의 O은 하방향으로 근접한 In 3개를 각각 가지며, 하반부에 있는 3개의 O는 상방향으로 근접한 In 3개를 각각 갖는다. 도 7(B)에 도시된 5배위의 Ga의 상반부에 있는 1개의 O은 하방향으로 근접한 Ga 1개를 가지며, 하반부에 있는 1개의 O은 상방향으로 근접한 Ga 1개를 갖는다. 도 7(C)에 도시된 4배위의 Zn의 상반부에 있는 1개의 O은 하방향으로 근접한 Zn 1개를 가지며, 하반부에 있는 3개의 O은 상방향으로 근접한 Zn 3개를 각각 갖는다. 이와 같이, 금속 원자의 상방향에 있는 4배위의 O의 개수와, 그 O의 하방향에 있는 근접한 금속 원자의 개수는 같고, 마찬가지로, 금속 원자의 하방향에 있는 4배위의 O의 개수와, 그 O의 상방향에 있는 근접 금속 원자의 개수는 같다. O은 4배위이므로 하방향에 있는 근접 금속 원자의 개수와, 상방향에 있는 근접 금속 원자의 개수의 합은 4로 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 개수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 개수의 합이 4일 때, 금속 원자를 갖는 2종류의 서브 유닛끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가, 하반부에 있는 4배위의 O을 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 4배위의 금속 원자(Zn) 중 어느 것과 결합하게 된다.
이들의 배위수를 갖는 금속 원자는 c축 방향에서 4배위의 O을 통하여 결합한다. 또한, 이 이외에도, 층 구조의 합계의 전하가 0이 되도록 서브 유닛끼리 결합하여 1그룹을 구성한다.
도 8(A)는 In-Sn-Zn계 금속 산화물의 층 구조를 구성하는 1그룹의 모델도를 도시한 것이다. 도 8(B)는 3개의 그룹으로 구성된 유닛을 도시한 것이다. 또한, 도 8(C)는 도 8(B)의 층 구조를 c축 방향에서 관찰한 경우의 배열을 도시한 것이다.
도 8(A)에서는 간략화를 위하여 3배위의 O을 생략하고, 4배위의 O는 개수만을 나타내고, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O이 있음을 동그라미 3으로 도시하였다. 마찬가지로, 도 8(A)에서 In의 상반부 및 하반부에는 각각 1개씩 4배위의 O이 있으며, 동그라미 1로 도시하였다. 또한, 마찬가지로, 도 8(A)에서, 하반부에 1개의 4배위의 O이 있고, 상반부에 3개의 4배위의 O이 있는 Zn과, 상반부에 1개의 4배위의 O이 있고, 하반부에 3개의 4배위의 O이 있는 Zn을 도시하였다.
도 8(A)에 있어서, In-Sn-Zn계 금속 산화물의 층 구조를 구성하는 그룹은, 위에서 차례로 4배위의 O이 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O이 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O이 있는 Zn과 결합하고, 그 Zn이 Zn의 하반부에 있는 1개의 4배위의 O을 통하여 4배위의 O이 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O아 있는 Zn 2개로 이루어진 서브 유닛과 결합하고, 이 서브 유닛이 하반부에 있는 1개의 4배위의 O을 통하여 4배위의 O이 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 그룹이 복수로 결합하여 1주기분인 유닛을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함한 서브 유닛은 전하가 +1로 된다. 그러므로, Sn을 포함하는 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하게 된다. 전하 -1을 취하는 구조로서, 도 7(E)에 도시된 바와 같이, 2개의 Zn을 포함한 서브 유닛을 들 수 있다. 예를 들어, Sn을 포함한 서브 유닛 1개에 대하여 2개의 Zn을 포함한 서브 유닛이 1개 있으면, 전하가 상쇄되므로, 층 구조의 합계 전하를 0으로 할 수 있다.
또한, In은 5배위 및 6배위 중 어느 쪽이나 취할 수 있다. 구체적으로는, 도 8(B)에 도시된 유닛으로 함으로써 In-Sn-Zn계 금속 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn계 금속 산화물의 결정의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수임)라는 조성식으로 나타낼 수 있다.
또한, 이 이외의 금속 산화물을 사용한 경우도 마찬가지이다. 예를 들어, 도 9(A)는 In-Ga-Zn계 금속 산화물의 결정의 층 구조를 구성하는 1그룹의 모델도를 도시한 것이다.
도 9(A)에서, In-Ga-Zn계 금속 산화물의 층 구조를 구성하는 그룹은, 위에서 차례로 4배위의 O이 3개씩 상반부 및 하반부에 있는 In이, Zn의 상반부에 있는 1개의 4배위의 O과 결합하고, 그 Zn이 Zn의 하반부에 있는 3개의 4배위의 O을 통하여, 4배위의 O이 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga가 Ga의 하반부에 있는 1개의 4배위의 ,O을 통하여, 4배위의 O이 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 그룹이 복수 결합하여 1주기분인 유닛을 구성한다.
도 9(B)는 3개의 그룹으로 구성된 유닛을 도시한 것이다. 또한, 도 9(C)는 도 9(B)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
여기서, In(6배위 또는 5배위), Zn(4배위), 및 Ga(5배위)의 전하는, 각각 ＋3, ＋2, ＋3이므로, In, Zn 및 Ga 중 어느 것을 포함한 서브 유닛에서는, 전하가 0으로 된다. 따라서, 이 서브 유닛을 조합한 것이면 그룹의 총 전하는 항상 0으로 된다.
또한, In-Ga-Zn계 금속 산화물의 결정의 층 구조를 구성하는 그룹은 도 9(A)에 도시된 그룹에 한정되지 않는다.
여기서, CAAC-OS막의 형성 방법에 대하여 설명한다.
우선, 산화물 반도체막을 스퍼터링법 등으로 형성한다. 또한, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)을 고온으로 보유하면서 산화물 반도체막을 형성함으로써, 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있다. 이때, p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)의 온도는 예를 들어, 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 200℃ 이상 350℃ 이하로 한다.
여기서, 형성된 산화물 반도체막에 가열 처리를 행하여도 좋다. 이 가열 처리에 의하여 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있다. 이 가열 처리를 행할 때 p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500)의 온도는 예를 들어, 200℃ 이상 p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판(500) 자체가 변질되거나 또는 변형되지 않을 정도의 온도 미만으로 하면 좋고, 바람직하게는 250℃ 이상 450℃ 이하로 하면 좋다. 이 가열 처리의 시간은 3분 이상으로 하면 좋고, 24시간 이하로 하는 것이 바람직하다. 이것은, 이 가열 처리의 시간을 길게 하면, 비정질 부분보다 결정 부분이 차지하는 비율을 크게 할 수 있는 반면, 생산성의 저하가 초래되기 때문이다. 또한, 이 가열 처리는 산화성 분위기 또는 불활성 분위기에서 행하면 좋지만, 이들에 한정되는 것은 아니다. 또한, 이 가열 처리는 감압하에서 행해져도 좋다.
산화성 분위기는 산화성 가스를 포함하는 분위기이다. 산화성 가스로서는 예를 들어, 산소, 오존, 또는 아산화 질소 등을 들 수 있다. 산화성 분위기로부터는 산화물 반도체막에 포함되지 않는 것이 바람직한 성분(예를 들어, 물 및 수소)이 가능한 한 제거되는 것이 바람직하다. 예를 들어, 산소, 오존, 아산화 질소의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 하면 좋다.
또한, 산화성 분위기에는, 희가스 등의 불활성 가스가 포함되어 있어도 좋다. 다만, 산화성 분위기에는, 10ppm 이상의 산화성 가스가 포함되어 있는 것으로 한다. 불활성 분위기에는, 불활성 가스(질소 가스 또는 희가스 등)가 포함되고, 산화성 가스 등의 반응성 가스가 10ppm 미만으로 포함되어 있는 것으로 한다.
또한, 모든 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용하여 행하면 좋다. RTA 장치를 사용함으로써, 짧은 시간이면 높은 온도로 가열 처리를 행할 수도 있다. 그러므로, 비정질 부분보다 결정 부분이 차지하는 비율이 큰 산화물 반도체막을 형성할 수 있고, 생산성 저하를 억제할 수 있다.
다만, 모든 가열 처리에 사용되는 장치는 RTA 장치에 한정되지 않고, 예를 들어, 저항 발열체 등으로부터의 열 전도 또는 열 복사(輻射)에 의하여 피처리물을 가열하는 기구(機構)가 구비된 장치를 사용하면 좋다. 모든 가열 처리에 사용되는 가열 처리 장치로서, 예를 들어, 전기로나 GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치 등을 들 수 있다. 또한, LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 발해지는 광(전자기파)의 복사에 의하여, 피처리물을 가열하는 장치이다. 또한, GRTA 장치는 고온 가스를 열 매체로서 사용하여 피처리물을 가열하는 장치이다. 여기서, 고온 가스는 피처리물의 가열 온도보다 높은 것이 바람직하다.
또한, 질소 농도가 1×1017atoms/cm3 이상 5×1019atoms/cm3 이하인 In-Ga-Zn계 금속 산화물을 사용하면, c축으로 배향한 육방정 결정 구조를 포함하는 금속 산화물막이 형성되고, 하나 또는 복수의 Ga 및 Zn을 갖는 층이 2층의 In-O의 결정면(인듐과 산소를 포함한 결정면) 사이에 배치된다.
CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법에 의하여 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되어 a-b면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지하면서 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때 불순물이 혼입되는 것을 저감함으로써 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물의 농도(수소, 물, 이산화 탄소, 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물의 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판의 가열 온도를 높임으로써, 기판에 도달한 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판의 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 편평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소의 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마 데미지가 경감되면 바람직하다. 성막 가스 중의 산소의 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn-O 화합물 타깃에 대하여 이하에 나타낸다.
InOx분말, GaOY분말, 및 ZnOZ분말을 소정의 mol수로 혼합하고, 가압 처리를 행한 후 1000℃ 이상 1500℃ 이하의 온도로 가열 처리함으로써, 다결정인 In-Ga-Zn-O 화합물 타깃으로 제작한다. 또한, X, Y, 및 Z는 임의의 양수이다. 여기서, 소정의 mol수 비율은 예를 들어, InOx분말, GaOY분말, 및 ZnOZ분말이 2:2:1, 8:4:3, 3:3:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 또한, 분말의 종류, 및 이들을 혼합하는 mol수 비율은 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
또한, In-Sn-Zn계 금속 산화물의 형성에는 예를 들어, In:Sn:Zn이 원자수비로 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35인 타깃을 사용하면 좋다.
상술한 바와 같이, CAAC-OS막을 형성할 수 있다.
CAAC-OS막은 비정질 구조의 산화물 반도체막과 비교하여, 금속과 산소의 결합의 질서성이 높다. 즉, 산화물 반도체막이 비정질 구조인 경우에는, 인접한 금속에 따라 금속 원자에 배위된 산소 원자의 개수가 상이하지만, CAAC-OS막에서는, 금속 원자에 배위된 산소 원자의 개수는 거의 일정하게 된다. 그러므로, 미시적인 차원에서도 산소 결손이 거의 보이지 않으며, 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자 등에 의한 전하의 이동이나 전기 전도성의 불안정성을 억제할 수 있다.
따라서, CAAC-OS막을 채널 형성 영역에 사용하여 트랜지스터를 제작하면, 트랜지스터에 광 조사 또는 바이어스-열 스트레스(BT)를 부가한 후에 생기는 트랜지스터의 임계값 전압의 변화를 억제할 수 있고, 안정된 전기적 특성을 갖는 트랜지스터를 제작할 수 있다.
다음에, 산화물 반도체막 위에 에칭 마스크를 형성하여 에칭을 행함으로써, 산화물 반도체층(511)을 형성한다(도 6(A) 참조).
그리고, 산화물 반도체층(511)에 접하며 이격되어 제공된 소스 전극(512a) 및 드레인 전극(512b)을 형성한다(도 6(B) 참조).
소스 전극(512a) 및 드레인 전극(512b)은 예를 들어, 스퍼터링법을 사용하여 도전막(예를 들어, 금속막 또는 일 도전형의 불순물 원소가 첨가된 실리콘막 등)을 형성하고, 상기 도전막 위에 에칭 마스크를 형성하여 에칭을 행함으로써 선택적으로 형성하면 좋다. 또는, 잉크젯법 등을 사용하여도 좋다. 또한, 소스 전극(512a) 및 드레인 전극(512b)이 되는 도전막은 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다. 예를 들어, Ti층으로 Al층을 협지(挾持)한 3층 적층 구조로 하면 좋다. 또한, 소스 전극(512a) 및 드레인 전극(512b)으로 되는 층은 신호선으로서도 기능한다.
다음에, 산화물 반도체층(511)의 적어도 채널 형성 영역 위에 게이트 절연막(513)을 형성하고, 게이트 절연막(513)을 형성한 후에 개구부를 형성한다(도 6(C) 참조). 상기 개구부는 게이트 전극(504)과 중첩된 부분에 형성한다.
게이트 절연막(513)으로서는 예를 들어, 스퍼터링법을 사용하여 절연성 재료(예를 들어, 질화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 또는 산화 실리콘 등)막을 형성하면 좋다. 또한, 게이트 절연막(513)은 단층으로 형성하여도 좋고, 복수의 층을 적층하여 형성하여도 좋다. 여기서는 예를 들어, 질화 실리콘층 위에 산화 질화 실리콘층이 적층된 2층 적층 구조로 한다. 또한, 게이트 절연막(513)을 스퍼터링법으로 형성하면, 산화물 반도체층(511)에 수소 및 수분이 혼입되는 것을 방지할 수 있다. 또한, 게이트 절연막(513)을 절연성 산화물막으로 하면, 산소를 공급하여 산소 결손을 메울 수 있어 바람직하다.
또한, '질화 산화 실리콘'이란, 그 조성으로서 산소보다 질소의 함유량이 많은 것을 가리킨다. 또한, '산화 질화 실리콘'이란, 그 조성으로서 질소보다 산소의 함유량이 많은 것을 가리킨다.
여기서, 산화물 반도체막의 가공은 드라이 에칭으로 행하면 좋다. 드라이 에칭에 사용하는 에칭 가스로서는 예를 들어, 염소 가스 또는 3염화 붕소 가스와 염소 가스의 혼합 가스를 사용하면 좋다. 다만, 이것에 한정되지 않으므로, 웨트 에칭을 사용하여도 좋고, 산화물 반도체막을 가공할 수 있는 다른 수단을 사용하여도 좋다.
게이트 절연막(513)은 적어도 산화물 반도체층(511)에 접하는 부분에 산소를 포함하고, 가열됨으로써 산소의 일부가 탈리되는 절연성 산화물로 형성하는 것이 바람직하다. 즉, 층간 절연막(505)의 재료의 예로서 열거한 것을 사용하는 것이 바람직하다. 게이트 절연막(513)의 산화물 반도체층(511)과 접하는 부분을 산화 실리콘으로 형성하면, 산화물 반도체층(511)에 산소를 확산시킬 수 있어 트랜지스터의 저저항화를 방지할 수 있다.
또한, 게이트 절연막(513)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨, 또는 산화 란탄 등의 high-k 재료를 사용하면, 게이트 누설 전류를 저감할 수 있다. 여기서 게이트 누설 전류란, 게이트 전극과, 소스 전극 또는 드레인 전극과의 사이에 흐르는 누설 전류를 말한다. 또한, 상기 high-k 재료로 형성된 층과, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 및 산소 갈륨으로 형성된 층이 적층되어 있어도 좋다. 다만, 게이트 절연막(513)을 적층 구조로 하는 경우에도, 산화물 반도체층(511)에 접하는 부분은 절연성 산화물인 것이 바람직하다.
게이트 절연막(513)은 스퍼터링법으로 형성하면 좋다. 또한, 게이트 절연막(513)의 두께는 1nm 이상 300nm 이하, 더 바람직하게는 5nm 이상 50nm 이하로 하면 좋다. 게이트 절연막(513)의 두께를 5nm 이상으로 하면 게이트 누설 전류를 특히 작게 할 수 있다.
여기서, 추가로 불활성 가스 분위기하 또는 산소 가스 분위기하에서 제 3 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 행하여도 좋다. 제 3 가열 처리에 의하여, 산화물 반도체층(511) 내에 남은 수소 또는 수분을 게이트 절연막으로 확산시킬 수 있다. 또한, 제 3 가열 처리를 행함으로써, 게이트 절연막(513)을 공급원으로서 산화물 반도체층(511)에 산소를 공급할 수 있다.
또한, 여기서 제 3 가열 처리는 산화물 반도체층(511) 위에 게이트 절연막(513)을 형성한 후에 행하였지만, 타이밍은 이것에 한정되지 않는다. 전극(514a) 및 게이트 전극(514b), 또는 전극(514a) 및 게이트 전극(514b)이 되는 도전막을 형성한 후에 행하여도 좋다.
또한, 여기서 산화물 반도체층(511)의 수소 농도는 5.0×1019atoms/cm3 이하, 바람직하게는 5.0×1018atoms/cm3 이하로 하면 좋다. 이와 같이, 수소 농도를 낮게 함으로써, 트랜지스터의 임계값 전압이 마이너스로 시프트되는 것을 방지할 수 있다.
또한, 산화물 반도체층(511)의 캐리어 농도는 1.0×1014/cm3 미만까지 작게 하는 것이 바람직하다. 캐리어 농도를 작게 하면, 오프 전류를 낮게 할 수 있다.
다음에, 게이트 절연막(513) 위에 도전막을 형성하고, 상기 도전막 위에 에칭 마스크를 형성하여 에칭을 행함으로써, 전극(514a) 및 게이트 전극(514b)을 형성한다(도 6(D) 참조). 또한, 게이트 전극(514b)으로 되는 층은 적어도 주사선으로서 기능한다.
전극(514a) 및 게이트 전극(514b)은, 소스 전극(512a) 및 드레인 전극(512b)과 같은 재료 및 방법으로 형성하면 좋다.
또한, 도시되지 않았지만, 게이트 전극(514b)을 마스크로 하여, 산화물 반도체층(511)에 도펀트를 첨가하여 산화물 반도체층(511)에 소스 영역 및 드레인 영역을 형성하는 것이 바람직하다.
여기서, 도펀트의 첨가는 이온 임플랜테이션법 또는 이온 도핑법으로 행하면 좋다. 또는, 도펀트를 포함한 가스 분위기 중에서 플라즈마 처리를 행함으로써 도펀트를 첨가하여도 좋다. 또한, 첨가하는 도펀트로서는 질소, 인, 또는 붕소 등을 사용하면 좋다.
상술한 바와 같이, 도 5에 도시된, 반도체 기판에 제공된 트랜지스터 위에 산화물 반도체 트랜지스터를 제작할 수 있다.
상술한 바와 같이, 산화물 반도체 트랜지스터에는 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체를 사용한 트랜지스터에서는 전계 효과 이동도도 높게 할 수 있다.
다만, 실제의 산화물 반도체를 사용한 트랜지스터의 전계 효과 이동도는 본래의 이동도보다 낮게 된다. 이동도 저하의 요인으로서는, 반도체 내부의 결함이나 반도체와 절연막 계면의 결함이 있다. Levinson 모델을 사용하면, 반도체 내부에 결함이 없음을 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0로 하고, 측정되는 전계 효과 이동도를 μ로 하여 반도체 내에 어떠한 포텐셜 장벽(입계 등)이 존재하는 것으로 가정하면, 그것을 이하의 수학식 3으로 표현할 수 있다.
[수학식 3]
Figure pat00003
여기서, E는 포텐셜 장벽의 높이, k는 볼츠만 상수, T는 절대 온도를 나타낸 것이다. 또한, 포텐셜 장벽이 결함에서 유래한 것임을 가정하면, Levinson 모델로는 포텐셜 장벽은 이하의 수학식 4로 표현된다.
[수학식 4]
Figure pat00004
여기서, e는 전기 소량을 나타내고, N은 채널 내의 단위 면적당 평균 결함 밀도를 나타내고, ε는 반도체의 유전율을 나타내고, n은 채널에 포함된 단위 면적당 캐리어수를 나타내고, Cox는 단위 면적당의 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 채널의 두께를 나타낸 것이다. 또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하여도 좋다.
또한, 선형 영역에 있어서의 드레인 전류 Id는 이하의 수학식 5로 표현된다.
[수학식 5]
Figure pat00005
여기서, L은 채널 길이, W는 채널 폭을 나타내며, L=W=10μm이다. 또한, Vd는 드레인 전압을 나타낸 것이다. 수학식 5의 양변을 Vg로 나누고, 또한 양변의 대수를 취하면, 하기 수학식 6이 얻어진다.
[수학식 6]
Figure pat00006
수학식 6의 우변은 Vg의 함수이다. 수학식 6으로부터 알 수 있듯이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하여 실측값을 플롯(plot)하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N을 구할 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로서 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것에서는 결함 밀도 N은 1×1012/cm2 정도이다.
이와 같이 구한 결함 밀도 등을 바탕으로 수학식 3 및 수학식 4로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40cm2/Vs 정도이다. 그러나, 상기 도출된 결과로부터, 반도체 내부 및 반도체와 절연막 계면에 결합이 없는 경우의 산화물 반도체의 이동도 μ0은 120cm2/Vs로 된다.
다만, 반도체 내부에 결함이 없어도 트랜지스터의 수송 특성은 채널과 게이트 절연물 계면에서의 산란으로 인한 영향을 받는다. 즉, 게이트 절연물 계면에서 x만큼 떨어진 장소에 있어서의 이동도 μ1은 이하의 수학식 7로 표현된다.
[수학식 7]
Figure pat00007
여기서, D는 게이트 방향의 전계, B 및 l은 상수를 나타낸 것이다. B 및 l는 실제의 측정 결과로부터 구할 수 있고, 상기 측정 결과로부터는, B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 7의 제 2 항이 증가되므로, 이동도 μ1은 저하되는 것을 알 수 있다.
도 10은 반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도시한 것이다. 또한, 계산에는 디바이스 시뮬레이션 소프트웨어 Sentaurus Device(Synopsys.Inc. 제조)를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV, 전자 친화력을 4.7eV, 비유전율을 15, 두께를 15nm로 하였다. 또한, 게이트의 일함수를 5.5eV, 소스의 일함수를 4.6eV, 드레인의 일함수를 4.6eV로 하였다. 또한, 게이트 절연물의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10μm, 드레인 전압 Vd는 0.1V로 하였다.
도 10에 도시된 바와 같이, 게이트 전압 1V 남짓에서 이동도 100cm2/Vs 이상의 피크가 생기지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는, 상기 수학식 1 등을 나타내며 설명한 바와 같이, 반도체층 표면을 원자 레벨에서 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
도 11(A) 내지 도 13(C)는, 이와 같은 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도시한 것이다. 여기서, 계산에 사용한 트랜지스터의 단면 구조를 도 14(A) 및 도 14(B)에 도시하였다. 도 14(A) 및 도 14(B)에 도시된 트랜지스터는 산화물 반도체층에 n＋의 도전형을 나타내는 반도체 영역(603a) 및 반도체 영역(603c)을 갖는다. 계산함에 있어서, 반도체 영역(603a) 및 반도체 영역(603c)의 저항률은 2×10-3Ωcm로 하였다.
도 14(A)에 도시된 트랜지스터는, 하지 절연물(601)과, 하지 절연물(601)에 매립되도록 형성되며 산화 알루미늄으로 이루어진 매립 절연막(602)과, 반도체 영역(603a), 반도체 영역(603c), 및 이들에 끼워지며 채널 형성 영역이 되는 진성의 반도체 영역(603b)과, 게이트(605)를 갖는다. 계산함에 있어서 게이트(605)의 폭은 33nm로 하였다.
게이트(605)와 반도체 영역(603b) 사이에는 게이트 절연물(604)을 갖고, 또한 게이트(605)의 양측면에는 측벽 절연물(606a) 및 측벽 절연물(606b)을 갖고, 게이트(605)의 상부에는 게이트(605)와 다른 배선과의 단락을 방지하기 위한 절연물(607)을 갖는다. 측벽 절연물의 폭은 5nm로 하였다. 또한, 반도체 영역(603a) 및 반도체 영역(603c)과 접하는 소스(608a) 및 드레인(608b)을 갖는다. 또한, 이 트랜지스터의 채널 폭은 40nm로 하였다.
도 14(B)에 도시된 트랜지스터는, 하지 절연물(601)과, 산화 알루미늄으로 이루어진 매립 절연막(602)과, 반도체 영역(603a) 및 반도체 영역(603c)과, 이들에 끼워지며 채널 형성 영역이 되는 진성의 반도체 영역(603b)과, 게이트 절연물(604)과, 게이트(605)와 측벽 절연물(606a) 및 측벽 절연물(606b)과, 절연물(607)과, 소스(608a) 및 드레인(608b)을 갖는다.
도 14(A)에 도시된 트랜지스터와 도 14(B)에 도시된 트랜지스터의 차이점은, 측벽 절연물(606a) 및 측벽 절연물(606b) 직하의 반도체 영역의 도전형이다. 측벽 절연물(606a) 및 측벽 절연물(606b) 직하의 반도체 영역은, 도 14(A)에 도시된 트랜지스터에서는 n+ 도전형을 나타내는 영역이지만, 도 14(B)에 도시된 트랜지스터에서는 진성의 반도체 영역이다. 즉, 도 14(B)에 도시된 트랜지스터에서는 반도체 영역(603a)(반도체 영역(603c))과 게이트(605)가 겹치지 않은 영역의 폭이 Loff 만큼 있다. 이 영역을 오프 셋 영역이라고 하며, 그 폭 Loff를 오프 셋 길이라고 한다. 오프 셋 길이는 측벽 절연물(606a)(측벽 절연물(606b))의 폭과 같다.
계산에 사용하는 그 외의 파라미터는 상술한 바와 같다. 계산에는 디바이스 시뮬레이션 소프트웨어 Sentaurus Device(Synopsys.Inc. 제조)를 사용하였다. 도 11(A) 내지 도 11(C)는, 도 14(A)에 도시된 구조의 트랜지스터의 드레인 전류(Id, 실선으로 나타냄) 및 이동도(μ, 점선으로 나타냄)의 게이트 전압(Vg, 소스를 기준으로 한 게이트와의 전위차) 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압(Vd, 소스를 기준으로 한 드레인과의 전위차)를 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
게이트 절연막의 두께는 도 11(A)에서는 15nm로 하였고, 도 11(B)에서는 10nm로 하였고, 도 11(C)에서는 5nm로 하였다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다.
도 12(A) 내지 도 12(C)는, 도 14(B)에 도시된 트랜지스터에서 오프 셋 길이 Loff를 5nm로 한 경우의 드레인 전류 Id(실선으로 나타냄) 및 이동도 μ(점선으로 나타냄)의 게이트 전압 Vg 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 게이트 절연막의 두께는, 도 12(A)에서는 15nm로 하고, 도 12(B)에서는 10nm로 하고, 도 12(C)에서는 5nm로 하였다.
도 13(A) 내지 도 13(C)는 도 14(B)에 도시된 트랜지스터에서 오프 셋 길이 Loff를 15nm로 한 경우의 드레인 전류 Id(실선으로 나타냄) 및 이동도 μ(점선으로 나타냄)의 게이트 전압 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 게이트 절연막의 두께는 도 13(A)에서는 15nm로 하고, 도 13(B)에서는 10nm로 하고, 도 13(C)에서는 5nm로 하였다.
어느 것도 게이트 절연막이 얇아질수록 오프 전류가 현저하게 저하되는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도 μ의 피크는 도 11(A) 내지 도 11(C)에서는 80cm2/Vs 정도이지만, 도 12(A) 내지 도 12(C)에서는 60cm2/Vs 정도, 도 13(A) 내지 도 13(C)에서는 40cm2/Vs 정도로, 오프셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류에도 같은 경향이 있다. 한편, 온 전류는 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하와 비교하면 훨씬 완만하다.
상술한 바와 같이, 산화물 반도체를 사용한 산화물 반도체 트랜지스터는 매우 높은 이동도로 할 수 있다.
또한, 여기서, 산화물 반도체 트랜지스터로서 설명한 트랜지스터는 일례이므로, 산화물 반도체 트랜지스터는 이것에 한정되지 않고, 다양한 형태로 할 수 있다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 형성하거나, 또는 산화물 반도체막을 형성한 후에 가열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, '주성분'이란 조성 비율로 5atomic% 이상 함유되는 원소를 가리킨다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체막의 형성 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능하게 된다. 또한, 트랜지스터의 임계값 전압을 플러스(plus)로 시프트시켜 노멀리 오프화시킬 수 있게 된다.
예를 들어, 도 15(A) 내지 도 15(C)는 In, Sn, Zn을 주성분으로 하고, 채널 길이 L이 3μm, 채널 폭 W가 10μm인 산화물 반도체막과, 두께 100nm의 게이트 절연막을 사용한 트랜지스터의 특성이다. 또한, Vd는 10V로 하였다.
도 15(A)는 기판을 의도적으로 가열하지 않고 스퍼터링법으로 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성이다. 이때, 전계 효과 이동도는 18.8cm2/Vsec가 얻어진다. 한편, 기판을 의도적으로 가열하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하면 전계 효과 이동도를 향상시키는 것이 가능해진다. 도 15(B)는 기판을 200℃로 가열하고 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 나타내지만, 전계 효과 이동도는 32.2cm2/Vsec가 얻어진다.
전계 효과 이동도는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 가열 처리를 행함으로써, 더욱 높일 수 있다. 도 15(C)는, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링 성막한 후, 650℃에서 가열 처리를 하였을 때의 트랜지스터 특성을 도시한 것이다. 이때, 전계 효과 이동도는 34.5cm2/Vsec가 얻어진다.
기판을 의도적으로 가열함으로써 스퍼터링 성막 중의 수분이 산화물 반도체막 중에 들어오는 것을 저감시키는 효과를 기대할 수 있다. 또한, 성막 후에 가열 처리를 함으로써도, 산화물 반도체막으로부터 수소나 수산기 또는 수분을 방출시켜 제거할 수 있고, 상술한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이와 같이 전계 효과 이동도가 향상되는 이유는 탈수화나 탈수소화에 의하여 불순물이 제거될 뿐만 아니라, 고밀도화에 의하여 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이, 고순도화된 비단결정 산화물 반도체는 이상적으로는 100cm2/Vsec를 초과하는 전계 효과 이동도를 실현할 수도 있다고 추정된다.
In, Sn, Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 가열 처리에 의하여 상기 산화물 반도체에 포함되는 수소나 수산기 또는 수분을 방출시켜, 그 가열 처리와 동시에 또는 그 후의 가열 처리에 의하여 산화물 반도체를 결정화시켜도 좋다. 이와 같은 결정화 처리 또는 재결정화 처리에 의하여 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 효과 및/또는 성막한 후에 가열 처리하는 효과는 전계 효과 이동도의 향상뿐만 아니라 트랜지스터의 노멀리 오프화의 도모에도 기여한다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스로 시프트하는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압의 마이너스 시프트화는 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프로 되는 방향으로 움직이고, 이와 같은 경향은 도 15(A)와 도 15(B)의 대비로부터도 확인할 수 있다.
또한, 임계값 전압은 In, Sn, 및 Zn의 비율을 변화시킴으로써 제어할 수도 있고, 조성 비율을 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성 비율을 In:Sn:Zn=2:1:3으로 함으로써 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 가열 처리 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 더 바람직하게는 400℃ 이상이며, 높은 온도로 성막하거나 또는 가열 처리함으로써 트랜지스터의 노멀리 오프화를 도모할 수 있다.
또한, 의도적으로 기판을 가열한 성막 및/또는 성막 후에 가열 처리를 함으로써, 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 인가 시간 1시간의 조건에서 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만일 수 있다.
실제로, 산화물 반도체막 형성 후에 가열 처리를 행하지 않은 시료 1과, 650℃의 가열 처리를 행한 시료 2의 트랜지스터에 대하여 BT 시험을 행하였다.
우선, 기판 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 특성을 측정하였다. 다음에, 기판 온도를 150℃로 하고 Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 20V를 인가하고, 그 상태로 1시간 보유하였다. 다음에, Vg를 0V로 하였다. 다음에 기판 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 특성을 측정하였다. 이것을 +BT 시험이라고 부른다.
마찬가지로, 우선, 기판 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 특성을 측정하였다. 다음에, 기판 온도를 150℃로 하고 Vd를 0.1V로 하였다. 다음에, 게이트 절연막에 인가되는 전계 강도가 -2MV/cm이 되도록 Vg에 -20V를 인가하고, 그 상태로 1시간 동안 보유하였다. 다음에, Vg를 0V로 하였다. 다음에 기판 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 특성을 측정하였다. 이것을 -BT 시험이라고 부른다.
도 16(A)는 시료 1의 +BT시험의 결과를 도시한 것이고, 도 16(B)는 -BT시험의 결과를 도시한 것이다. 또한, 도 17(A)는 시료 2의 +BT시험의 결과를 도시한 것이고, 도 17(B)는 -BT시험의 결과를 도시한 것이다.
시료 1의 +BT시험 및 -BT시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V였다. 또한, 시료 2의 +BT시험 및 -BT시험에 의한 임계값 전압의 변동은, 각각 0.79V 및 0.76V였다. 시료 1 및 시료 2의 어느 쪽이라도, BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
가열 처리는 산소 분위기하에서 행할 수 있지만, 우선 질소 또는 불활성 가스, 또는 감압하에서 가열 처리를 행하고 나서 산소를 함유한 분위기하에서 가열 처리를 행하여도 좋다. 우선, 탈수화·탈수소화를 행하고 나서 산소를 산화물 반도체에 첨가함으로써, 가열 처리의 효과를 더 높일 수 있다. 또한, 나중에 산소를 가하기 위해서는, 산소 이온을 전계에 의하여 가속하여 산화물 반도체막에 주입하는 방법을 적용하여도 좋다.
산화물 반도체 내와 적층되는 막과의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽지만, 이와 같은 가열 처리에 의해 산화물 반도체 내에 산소를 과도하게 포함시킴에 의하여, 정상적으로 생성되는 산소 결손을 과도한 산소에 하여 보상하는 것이 가능하게 된다. 과잉 산소는 주로 격자 사이에 존재하는 산소이며, 그 산소 농도는 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하로 하면 결정에 왜곡 등을 부여하지 않으며 산화물 반도체 내에 포함시킬 수 있다.
또한, 가열 처리에 의하여 산화물 반도체에 결정이 적어도 일부에 포함되도록 함으로써, 더 안정된 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성 비율In:Sn:Zn=1:1:1의 타깃을 사용하고, 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)에서 할로 패턴이 관측된다. 이 성막된 산화물 반도체막을 가열 처리함으로써 결정화시킬 수 있다. 가열 처리 온도는 임의적이지만, 예를 들어, 650℃의 가열 처리를 행함으로써 X선 회절 분석에서 명확한 회절 피크를 관측할 수 있다.
In-Sn-Zn-O막의 XRD 분석을 실제로 행하였다. XRD 분석에는 X선 회절 장치 D8 ADVANCE(Bruker AXS사 제작)를 사용하고, Out-of-Plane법에 의하여 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리를 행한 후의 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 형성하였다.
스퍼터링 장치를 사용하여 산소 분위기하에서 100W(DC)의 전력으로 In-Sn-Zn-O막을 형성하였다. 타깃은 In:Sn:Zn=1:1:1[원자수비]의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료에 650℃의 온도로 가열 처리를 행하였다. 가열 처리는 우선 질소 분위기하에서 1시간 행하고, 온도를 보유한 채로 산소 분위기하에서 1시간 더 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 20은 시료 A 및 시료 B의 XRD 스펙트럼을 도시한 것이다. 시료 A에서는, 결정에 의한 피크가 관측되지 않았지만, 시료 B에서는, 2θ가 35 deg 근방 및 37 deg 내지 38 deg에 결정에 의한 피크가 관측되었다.
상술한 바와 같이, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 기판을 가열 및/또는 성막한 후에 가열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
상술한 기판 가열이나 가열 처리는 산화물 반도체에 대하여 악성(惡性) 불순물인 수소나 수산기를 막 내에 함유하지 않도록 하는 작용 또는 막 내에서 제거하는 작용이 있다. 즉, 산화물 반도체 내에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있기 때문에 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/μm 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널 폭 1μm 당의 전류값을 나타낸다.
도 21은, 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 도시한 것이다. 여기서는, 간략화를 위하여 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 한다.
구체적으로는, 도 21에 도시된 바와 같이, 기판 온도가 125℃인 경우에는, 0.1aA/μm(1×10-19A/μm) 이하, 기판 온도가 85℃인 경우에는, 100zA/μm(1×10-20A/μm) 이하이었다. 전류 값의 대수가 온도의 역수에 비례함으로써, 기판 온도가 실온(27℃)인 경우에는, 0.1zA/μm(1×10-22A/μm)임을 예상된다. 따라서, 오프 전류를 125℃에서 1aA/μm(1×10-18A/μm) 이하, 85℃에서 100zA/μm(1×10-19A/μm)이하, 실온에서 1zA/μm(1×10-21A/μm) 이하로 할 수 있다.
다만, 산화물 반도체막의 성막시에 수소나 수분이 막 중에 혼입하지 않도록, 성막실 외부로부터의 누설이나 성막실 내의 내벽으로부터의 탈가스를 충분히 억제하여, 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 수분이 막 내에 함유되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 자체에 수소나 수분 등의 불순물이 함유되지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체는 가열 처리에 의하여 막 내의 수분을 제거할 수 있지만, In, Ga, 및 Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않는 막을 형성하는 것이 바람직하다.
또한, 산화물 반도체막 성막 후에 650℃의 가열 처리를 행한 시료의 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 사용한 트랜지스터는 채널 길이 L이 3μm이고, 채널 폭 W가 10μm이고, Lov가 0μm이고, dW가 0μm이다. 또한, Vds는 10V로 하였다. 또한, 기판 온도는 -40℃, －25℃, 25℃, 75℃, 125℃ 및 150℃에서 실시하였다. 여기서, 트랜지스터에 있어서, 게이트 전극과 한 쌍의 전극의 중첩되는 폭을 Lov라고 부르고, 산화물 반도체막에 대한 한 쌍의 전극의 초과 부분을 dW라고 부른다.
도 18은 Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한 것이다. 또한, 도 19(A)는 기판 온도와 임계값 전압의 관계를 도시한 것이고, 도 19(B)는 기판 온도와 전계 효과 이동도의 관계를 도시한 것이다.
도 19(A)를 보면, 기판 온도가 높을수록 임계값 전압은 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃이고, 전압은 1.09V 내지 -0.23V이었다.
또한, 도 19(B)를 보면, 기판 온도가 높을수록, 전계 효과 이동도가 낮아지는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃이고, 이동도는 36cm2/Vs 내지 32cm2/Vs이었다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작은 것을 알 수 있다.
상술한 바와 같은 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는 오프 전류를 1aA/μm 이하로 보유하면서, 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 더 바람직하게는 60cm2/Vsec 이상으로 하고, LSI에서 요구되는 온 전류 값을 충족시킬 수 있다. 예를 들어, L/W=33nm/40nm의 FET에서 게이트 전압이 2.7V이고 드레인 전압 1.0V일 때에 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에서도 충분한 전기적 특성을 확보할 수 있다.
100: 이미지 센서 102: 제 1 시프트 레지스터
104: 제 2 시프트 레지스터 106: 판독 회로
108: 화소 어레이 110: 화소
200: 포토 다이오드 202: 제 1 용량 소자
204: 제 2 용량 소자 206: 제 1 트랜지스터
208: 제 2 트랜지스터 210: 제 3 트랜지스터
212: 데이터 보유부 220: 제 1 배선
222: 제 2 배선 224: 제 3 배선
226: 제 4 배선 228: 제 5 배선
230: 제 6 배선 232: 제 7 배선
234: 제 8 배선 311: 기간
312: 기간 313: 기간
314: 기간 315: 기간
316: 기간 400: 제 4 트랜지스터
500: p채널형 트랜지스터 및 n채널형 트랜지스터가 제공된 반도체 기판
501: 고농도 불순물 영역 502: 저농도 불순물 영역
503: 게이트 절연막 504: 게이트 전극
505: 층간 절연막
510: 산화물 반도체층에 채널 형성 영역을 갖는 트랜지스터
511:산화물 반도체층 512a: 소스 전극
512b: 드레인 전극 513: 게이트 절연막
514a: 전극 514b: 게이트 전극
601: 하지 절연막 602: 매립 절연막
603a: 반도체 영역 603b: 반도체 영역
603c: 반도체 영역 604: 게이트 절연막
605: 게이트 606a: 측벽 절연물
606b: 측벽 절연물 607: 절연막
608a: 소스 608b: 드레인

Claims (7)

  1. 이미지 센서로서,
    화소를 포함하고,
    상기 화소는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 용량 소자, 및 포토 다이오드를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 2 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 3 배선과 전기적으로 접속되고,
    상기 용량 소자의 제 1 전극은 상기 포토 다이오드와 전기적으로 접속되고,
    상기 용량 소자의 제 2 전극은 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되어 있는, 이미지 센서.
  2. 이미지 센서로서,
    화소를 포함하고,
    상기 화소는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 용량 소자, 및 포토 다이오드를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 2 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 3 배선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 포토 다이오드와 전기적으로 접속되고,
    상기 용량 소자의 제 1 전극은 상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되고,
    상기 용량 소자의 제 2 전극은 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되어 있는, 이미지 센서.
  3. 이미지 센서로서,
    화소를 포함하고,
    상기 화소는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 용량 소자, 및 수광 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 2 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 3 배선과 전기적으로 접속되고,
    상기 수광 소자의 제 1 전극은 제 4 배선과 전기적으로 접속되고,
    상기 용량 소자의 제 1 전극은 상기 수광 소자의 제 2 전극과 전기적으로 접속되고,
    상기 용량 소자의 제 2 전극은 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되어 있는, 이미지 센서.
  4. 이미지 센서로서,
    화소를 포함하고,
    상기 화소는 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터, 제 4 트랜지스터, 용량 소자, 및 수광 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 트랜지스터의 게이트와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 1 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 2 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 한쪽은 제 3 배선과 전기적으로 접속되고,
    상기 수광 소자의 제 1 전극은 제 4 배선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 수광 소자의 제 2 전극과 전기적으로 접속되고,
    상기 용량 소자의 제 1 전극은 상기 제 4 트랜지스터의 소스 및 드레인 중 다른 한쪽과 전기적으로 접속되고,
    상기 용량 소자의 제 2 전극은 상기 제 1 트랜지스터의 상기 게이트와 전기적으로 접속되어 있는, 이미지 센서.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖는, 이미지 센서.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 배선, 상기 제 2 배선, 및 상기 제 3 배선은 서로 다른, 이미지 센서.
  7. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 배선, 상기 제 2 배선, 상기 제 3 배선, 및 상기 제 4 배선은 서로 다른, 이미지 센서.
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