KR20210114342A - 고 연결성 디바이스 적층 - Google Patents

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KR20210114342A
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frame
pcb
vias
spacers
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KR1020210029412A
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커티스 레스키스
한-웬 첸
스티븐 베르하베르베케
기백 박
규일 조
제프리 엘. 프랭클린
웨이-쉥 레이
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 개시내용은 일반적으로, 적층식 소형 전자 디바이스들, 및 적층식 소형 전자 디바이스들을 형성하는 방법들에 관한 것이다. 더욱 구체적으로는, 본원에서 설명되는 실시예들은, 반도체 디바이스 스페이서들, 및 반도체 디바이스 스페이서들을 형성하는 방법들에 관한 것이다. 본원에서 설명되는 반도체 디바이스 스페이서들은, 적층식 반도체 패키지 어셈블리들, 적층식 PCB 어셈블리들 등을 형성하기 위해 활용될 수 있다.

Description

고 연결성 디바이스 적층{HIGH CONNECTIVITY DEVICE STACKING}
[0001] 본 개시내용의 실시예들은 일반적으로, 적층식 소형 전자 디바이스(stacked miniaturized electronic device)들 및 이를 형성하는 방법들에 관한 것이다. 더욱 구체적으로는, 본원에서 설명되는 실시예들은, PCB 및 패키지 스페이서들 및 이를 형성하는 방법들에 관한 것이다.
[0002] 감소된 풋프린트를 갖는 소형 전자 디바이스들에 대한 계속 증가하는 요구에 기인하여, 전자 디바이스들은 복잡한 2.5D 및 3D 적층식 디바이스들로 진화했다. 적층식 전자 디바이스 설계의 진화는 속도 및 프로세싱 능력들을 개선시키기 위한 노력으로 더 큰 회로 밀도들을 야기했고, 그러한 전자 디바이스들의 제조에 사용되는 재료들, 컴포넌트들 및 프로세스들에 대응하는 요구들을 또한 부과했다.
[0003] 종래에, 소형 전자 디바이스들의 컴포넌트들은, 개별 디바이스 컴포넌트들 사이의 물리적 분리를 제공하기 위해 스페이서들이 이러한 개별 디바이스 컴포넌트들 사이에 배치된 상태로 수직으로 적층되었다. 이들 스페이서들은 통상적으로, 성형 화합물(예컨대, 에폭시 성형 화합물, 에폭시 수지 바인더들을 갖는 FR-4 및 FR-5 등급 직조 유리섬유 천 등)로 형성되며, 디바이스 컴포넌트들의 전기적 연결을 가능하게 하기 위해 기계적 프로세스들을 통해 패터닝된다. 그러나, 성형 화합물에 활용되는 재료들 뿐만 아니라 스페이서들을 위한 패터닝 프로세스들은 전자 디바이스 스케일링 및 전체 디바이스 성능을 방해하는 여러 제한들을 갖는다.
[0004] 특히, 현재 성형 화합물 재료들의 열적 특성들의 결과로써, 디바이스 컴포넌트들과 인접한 스페이서들 사이에 CTE(coefficient of thermal expansion) 불일치가 발생하여서, CTE 불일치에 의해 유발되는 디바이스 컴포넌트들 또는 스페이서들의 임의의 휨(warpage)을 완화하기 위해 더 큰 간격을 갖는 더 큰 솔더 범프들이 필요해질 수 있다. 더욱이, 이들 성형 화합물 재료들의 고유 특성들은 또한, 스페이서들에 미세(예컨대, 50 ㎛ 미만) 피처(feature)들을 패터닝하는 데 어려움을 유발하며, 이는 기계적 구조화 프로세스들 자체의 분해능(resolution) 제한들에 의해 확대된다. 그러므로, 종래의 성형 화합물 재료들을 활용하는 스페이서들은 감소된 풋프린트를 갖는 적층식 소형 전자 디바이스들의 제조시 병목 현상을 초래할 수 있다.
[0005] 그러므로, 기술분야에서 필요한 것은, 적층식 소형 전자 디바이스들을 위한 개선된 스페이서들 및 구조들 그리고 이를 형성하는 방법들이다.
[0006] 본 개시내용은 일반적으로, 적층식 소형 전자 디바이스들 및 이를 형성하는 방법들에 관한 것이다. 더욱 구체적으로는, 본원에서 설명되는 실시예들은, 반도체 디바이스 스페이서들 및 이를 형성하는 방법들에 관한 것이다.
[0007] 일 실시예에서, 반도체 디바이스 스페이서가 제공된다. 반도체 디바이스 스페이서는 제1 표면을 갖는 프레임을 포함하고, 제1 표면은 제2 표면에 대향하며, 프레임은, 구형 세라믹 충전제(spherical ceramic filler)들을 갖는 폴리머-기반 유전체 재료를 포함하는 프레임 재료, 및 제1 표면으로부터 제2 표면으로 이 프레임을 통해 연장되는 개구를 정의하는 비아 표면을 포함하는 비아를 갖는다. 비아는 약 10 ㎛ 내지 약 150 ㎛의 직경을 갖는다. 전기 인터커넥션이 추가로, 비아 내에서 비아 표면 상에 배치된다.
[0008] 일 실시예에서, 반도체 디바이스 어셈블리가 제공된다. 반도체 디바이스 어셈블리는 제1 PCB(printed circuit board)를 포함하고, 제1 PCB는, 제1 유리 섬유 강화 에폭시 수지 재료, 및 제1 유리 섬유 강화 에폭시 수지 재료 상에 형성된 제1 전기 분배 층을 갖는다. 반도체 디바이스 어셈블리는 제2 PCB를 더 포함하고, 제2 PCB는, 제2 유리 섬유 강화 에폭시 수지 재료, 및 제2 유리 섬유 강화 에폭시 수지 재료 상에 형성된 제2 전기 분배 층을 갖는다. 반도체 디바이스 어셈블리는 또한, 제1 PCB와 제2 PCB 사이의 물리적 공간을 가능하게 하도록 제1 PCB와 제2 PCB 사이에 개재된 디바이스 스페이서를 포함한다. 디바이스 스페이서는 제1 표면을 갖는 프레임을 포함하고, 제1 표면은 제2 표면에 대향하고, 프레임은, 구형 세라믹 충전제들을 갖는 폴리머-기반 유전체 재료를 포함하는 프레임 재료, 및 제1 표면으로부터 제2 표면으로 이 프레임을 통해 연장되는 개구를 정의하는 비아 표면을 포함하는 비아를 갖는다. 비아는 약 10 ㎛ 내지 약 150 ㎛의 직경을 갖는다. 전기 인터커넥션이 추가로, 제1 전기 분배 층 및 제2 전기 분배 층의 적어도 일부분 사이에서 연장되는 전도성 경로의 적어도 일부를 형성하도록, 비아 내에서 비아 표면 상에 배치된다.
[0009] 일 실시예에서, 반도체 디바이스 어셈블리가 제공된다. 반도체 디바이스 어셈블리는 PCB(printed circuit board)를 포함하고, PCB는, 제1 유리 섬유 강화 에폭시 수지 재료, 및 제1 유리 섬유 강화 에폭시 수지 재료 상에 형성된 제1 전기 분배 층을 갖는다. 반도체 디바이스 어셈블리는 실리콘 기판을 더 포함하고, 실리콘 기판은, 약 1000 ㎛ 미만의 두께를 갖는 실리콘 코어 구조, 및 실리콘 코어 구조 상에 형성된 제2 전기 분배 층을 갖는다. 반도체 디바이스 어셈블리는 또한, PCB와 실리콘 기판 사이의 물리적 공간을 가능하게 하도록 PCB와 실리콘 기판 사이에 개재된 디바이스 스페이서를 포함한다. 디바이스 스페이서는 제1 표면을 갖는 프레임을 포함하고, 제1 표면은 제2 표면에 대향하고, 프레임은 약 400 ㎛ 내지 약 1600 ㎛의 두께를 가지며, 프레임은, 구형 세라믹 충전제들을 갖는 폴리머-기반 유전체 재료를 포함하는 프레임 재료, 및 제1 표면으로부터 제2 표면으로 이 프레임을 통해 연장되는 개구를 정의하는 비아 표면을 포함하는 비아를 갖는다. 프레임의 두께는 물리적 공간의 높이와 실질적으로 유사하고, 비아는 약 10 ㎛ 내지 약 150 ㎛의 직경을 갖는다. 전기 인터커넥션이 추가로, 제1 전기 분배 층 및 제2 전기 분배 층의 적어도 일부분 사이에서 연장되는 전도성 경로의 적어도 일부를 형성하도록, 비아 내에서 비아 표면 상에 배치된다. PCB 또는 실리콘 기판의 표면적에 대한 디바이스 스페이서의 면적의 비(ratio)가 약 0.15 내지 약 0.85이다.
[0010] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 더욱 상세한 설명이 실시예들을 참조함으로써 이루어질 수 있으며, 이 실시예들 중 일부는 첨부된 도면들에서 예시된다. 그러나, 첨부된 도면들이 단지 예시적인 실시예들만을 예시하고 이에 따라 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하며, 다른 동등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0011] 도 1a 및 도 1b는 본원에서 설명되는 실시예들에 따른, 반도체 디바이스 스페이서들의 단면도들을 개략적으로 예시한다.
[0012] 도 1c는 본원에서 설명되는 실시예들에 따른, 반도체 디바이스 스페이서의 일부분의 확대된 단면도를 예시한다.
[0013] 도 2a 및 도 2b는 본원에서 설명되는 실시예들에 따른, 반도체 디바이스 스페이서들의 단면도들을 개략적으로 예시한다.
[0014] 도 3a 및 도 3b는 본원에서 설명되는 실시예들에 따른, 반도체 디바이스 스페이서들의 평면도들을 개략적으로 예시한다.
[0015] 도 4는 본원에서 설명되는 실시예들에 따른, 도 1-도 3b의 반도체 디바이스 스페이서들을 제조하기 위한 프로세스를 예시하는 흐름도이다.
[0016] 도 5a-도 5j는 본원에서 설명되는 실시예들에 따른, 도 4에 도시된 프로세스의 상이한 스테이지들에서의 반도체 디바이스 스페이서의 단면도들을 개략적으로 예시한다.
[0017] 도 6은 본원에서 설명되는 실시예들에 따른, 반도체 디바이스 스페이서에서의 활용을 위한 프레임을 제조하기 위한 프로세스를 예시하는 흐름도이다.
[0018] 도 7a-도 7e는 본원에서 설명되는 실시예들에 따른, 도 6에 도시된 프로세스의 상이한 스테이지들에서의 프레임의 단면도들을 개략적으로 예시한다.
[0019] 도 8은 본원에서 설명되는 실시예들에 따른, 적층식 반도체 디바이스의 단면도를 개략적으로 예시한다.
[0020] 도 9는 본원에서 설명되는 실시예들에 따른, 적층식 반도체 디바이스의 단면도를 개략적으로 예시한다.
[0021] 도 10은 본원에서 설명되는 실시예들에 따른, 적층식 반도체 디바이스의 단면도를 개략적으로 예시한다.
[0022] 도 11a-도 11e는 본원에서 설명되는 실시예들에 따른, 반도체 디바이스 스페이서 어레인지먼트(arrangement)들의 평면도들을 개략적으로 예시한다.
[0023] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0024] 본 개시내용은 일반적으로, 적층식 소형 전자 디바이스들 및 이를 형성하는 방법들에 관한 것이다. 더욱 구체적으로는, 본원에서 설명되는 실시예들은, 반도체 디바이스 스페이서들 및 이를 형성하는 방법들에 관한 것이다. 본원에서 설명되는 반도체 디바이스 스페이서들은, 적층식 반도체 패키지 어셈블리들, 적층식 PCB 어셈블리들 등을 형성하기 위해 활용될 수 있다.
[0025] 본원에서 개시되는 적층식 반도체 디바이스들 및 반도체 디바이스 스페이서들은, 성형 화합물 재료들(예컨대, 에폭시 성형 화합물, 에폭시 수지 바인더들을 갖는 FR-4 및 FR-5 등급 직조 유리섬유 천 등)로 제조되는 스페이서들을 활용하는 더욱 보편적인 반도체 PCB 및 패키지 어셈블리들을 대체하는 것으로 의도된다. 일반적으로, 적층식 PCB들 및 패키지 어셈블리들의 확장성(scalability)은, 이들 스페이서들을 형성하기 위해 활용되는 성형 화합물 재료들의 고유 특성들에 의해 부분적으로 제한된다. 예컨대, 이들 재료들의 강성(rigidity)은, 적층식 어셈블리 내의 개별 디바이스 컴포넌트들의 상호연결성을 위해 스페이서들에 미세(예컨대, 미크론 스케일) 피처들을 패터닝하는 데 어려움을 유발한다. 더욱이, 현재 활용되는 성형 화합물 재료들의 열적 특성들의 결과로써, 스페이서들과 이 스페이서들에 인접하게 배치된 임의의 디바이스 컴포넌트들 사이에 CTE(coefficient of thermal expansion) 불일치가 발생할 수 있다. 그러므로, 현재 PCB 및 패키지 어셈블리들은, CTE 불일치에 의해 유발되는 임의의 휨의 영향을 완화하기 위해 더 큰 간격을 갖는 더 큰 솔더 범프들을 필요하게 만든다. 이에 따라서, 종래의 반도체 PCB 및 패키지 어셈블리들은, 전체 전력 및 효율이 감소되게 하는 낮은 관통-구조(through-structure) 전기 대역폭들을 특징으로 한다. 본원에서 개시되는 방법들 및 장치는, 위에서 설명된 종래의 PCB 및 패키지 어셈블리들과 연관된 단점들 중 많은 단점들을 극복하는 반도체 디바이스 스페이서들을 제공한다.
[0026] 도 1a-도 1c, 도 2a 및 도 2b는 일부 실시예들에 따른, 반도체 디바이스 스페이서(100)의 단면도들을 예시한다. 반도체 디바이스 스페이서(100)는 반도체 디바이스들과 이 반도체 디바이스들에 장착된 컴포넌트들의 물리적 분리, 구조적 지지 및 전기 인터커넥션을 위해 활용될 수 있다. 반도체 디바이스 스페이서(100)는 또한, 반도체 패키징 기판들을 적층하기 위해 사용될 수 있어서, 소형 전자 제품들에서의 경제적인 공간 활용 및/또는 다수의 패키징 기판들 사이의 향상된 I/O 연결들 및 대역폭이 가능하게 된다. 반도체 디바이스 스페이서(100)는 또한, 기판들 사이의 인터커넥션들의 라우팅을 단축시키기 위해 상이한 상호-동작 부품들 사이의 트랙 길이를 최소화한다.
[0027] 반도체 디바이스 스페이서(100)는 일반적으로, 하나 이상의 홀들 또는 비아들(103)을 갖는 프레임(102)을 포함하고, 이러한 하나 이상의 홀들 또는 비아들(103)은 프레임(102)을 관통해 형성된다. 일 실시예에서, 프레임(102)은 폴리머-기반 유전체 재료들로 형성된다. 예컨대, 프레임(102)은 유동성 빌드-업 재료로 형성된다. 추가적인 실시예들에서, 프레임(102)은 실리카(SiO2) 입자들과 같은 세라믹 충전제들(130)(도 1c에 도시됨)을 갖는 에폭시 수지 재료로 형성된다. 프레임(102)을 형성하기 위해 활용될 수 있는 세라믹 충전제들(130)의 다른 예들은 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 실리콘 카바이드(SiC), 실리콘 나이트라이드(Si3N4), Sr2Ce2Ti5O16, 지르코늄 실리케이트(ZrSiO4), 규회석(CaSiO3), 베릴륨 옥사이드(BeO), 세륨 디옥사이드(CeO2), 보론 나이트라이드(BN), 칼슘 구리 티타늄 옥사이드(CaCu3Ti4O12), 마그네슘 옥사이드(MgO), 티타늄 디옥사이드(TiO2), 아연 옥사이드(ZnO) 등을 포함한다.
[0028] 세라믹 충전제들(130)은 일반적으로, 도 1c에서 프레임(102)의 확대된 단면도에 도시된 바와 같이 형상 또는 형태(morphology)가 구형이다. 본원에서 활용되는 바와 같이, "구형"이란 용어는 임의의 둥근(round), 타원체 또는 회전타원체 형상을 지칭한다. 예컨대, 일부 실시예들에서, 세라믹 충전제들(130)은 타원 형상, 길쭉한 난형 형상 또는 다른 유사한 둥근 형상을 가질 수 있다. 그러나, 다른 형태들이 또한 고려된다. 일부 예들에서, 프레임(102)을 형성하기 위해 활용되는 세라믹 충전제들(130)은 직경이 약 40 nm 내지 약 150 nm, 이를테면, 약 80 nm 내지 약 100 nm 범위에 있는 입자들을 포함한다. 예컨대, 세라믹 충전제들(130)은 직경이 약 200 nm 내지 약 800 nm, 이를테면, 약 300 nm 내지 약 600 nm 범위에 있는 입자들을 포함한다. 일부 예들에서, 세라믹 충전제들(130)은, 실질적으로 균일한 직경을 갖는 입자들을 포함한다. 다른 예들에서, 세라믹 충전제들(130)은 직경이 상이한 입자들을 포함한다. 세라믹 충전제들(130)의 입자들은 약 0.02 내지 약 0.99의 패킹 밀도(예컨대, 세라믹 충전제들(130)의 부피에 의해 구성되는, 프레임(102)의 고체 부피의 분율(fraction)), 이를테면, 약 0.1 내지 약 0.98의 패킹 밀도를 갖는다. 예컨대, 프레임(102)에 있는 세라믹 충전제들(130)은 약 0.2 내지 약 0.96의 패킹 밀도, 이를테면, 약 0.5 내지 약 0.95의 패킹 밀도를 가질 수 있다.
[0029] 프레임(102)은 임의의 원하는 형태 및 치수들을 가질 수 있다. 일부 실시예들에서, 프레임(102)은 다각형 형태를 갖는다. 예컨대, 프레임(102)은 약 5 mm 내지 약 100 mm, 이를테면, 약 10 mm 내지 약 80 mm, 예컨대 약 15 mm 내지 약 50 mm의 측면 치수들을 갖는 실질적으로 직사각형 형상을 갖는다. 일반적으로, 프레임(102)은 약 45 ㎛ 내지 약 5000 ㎛의 두께(T0), 이를테면, 약 100 ㎛ 내지 약 3000 ㎛의 두께(T0)를 갖는다. 예컨대, 프레임(102)은 약 200 ㎛ 내지 약 2000 ㎛의 두께(T0), 이를테면, 약 400 ㎛ 내지 약 1600 ㎛의 두께(T0)를 갖는다.
[0030] 일부 실시예들에서, 프레임(102)은, 프레임(102)을 위한 단일의 일체형 바디(예컨대, 블록)를 형성하기 위해 함께 라미네이팅 및 경화되는 폴리머-기반 유전체 재료들의 하나 이상의 층들(110)로 형성된다. 예컨대, 프레임(102)은, 단일의 일체형 바디를 형성하기 위해 함께 라미네이팅 및 경화되는 적층식 개별 층들(110a-110c)로 형성된다. 그러한 예에서, 프레임(102)의 두께(T0)는, 각각 개별 층들(110a-110c)의 두께들(TA-TC)의 합이다. 프레임(102)에 활용되는 각각의 개별 층(110a-110c)은 약 10 ㎛ 내지 약 150 ㎛, 이를테면, 약 25 ㎛ 내지 약 125 ㎛, 예컨대, 약 50 ㎛ 내지 약 100 ㎛의 두께(TA-TB)를 갖는다.
[0031] 전도성 전기 인터커넥션들(104)이 프레임(102)을 통해 라우팅되는 것을 가능하게 하기 위해, 홀들 또는 비아들(103)(이하에서, "비아들"로 지칭됨)이 프레임(102)에 형성된다. 예컨대, 비아들(103)은 프레임(102)의 제1 표면(105)으로부터 대향하는 제2 표면(107)으로 연장된다. 일반적으로, 하나 이상의 비아들(103)은 형상이 실질적으로 원통형이다. 그러나, 비아들(103)에 대한 다른 적절한 형태들이 또한 고려된다. 비아들(103)은, 프레임(102)을 관통하는 단일의(singular) 격리된 비아들(103)로서 형성되거나 또는 하나 이상의 그룹핑들 또는 어레이(array)들로 형성될 수 있다. 일 실시예에서, 비아들(103)은 약 1200 ㎛ 미만의 최소 피치(P0), 이를테면, 약 50 ㎛ 내지 약 1000 ㎛, 이를테면, 약 100 ㎛ 내지 약 800 ㎛의 최소 피치(P0)를 갖는다. 예컨대, 최소 피치(P0)는 약 150 ㎛ 내지 약 600 ㎛이다. 명확성을 위해, "피치"는 인접한 비아들(103)의 중심들 사이의 거리를 지칭한다.
[0032] 도 1a에 도시된 실시예에서, 하나 이상의 비아들(103) 각각은 프레임(102)을 통과하는 실질적으로 균일한 직경을 갖는다. 예컨대, 하나 이상의 비아들(103) 각각은, 전체에 걸쳐 약 500 ㎛ 미만의 균일한 직경(V1), 이를테면, 전체에 걸쳐 약 10 ㎛ 내지 약 200 ㎛의 균일한 직경(V1)을 갖는다. 추가적인 예에서, 비아들(103) 각각은, 전체에 걸쳐 약 10 ㎛ 내지 약 180 ㎛의 균일한 직경(V1), 이를테면, 전체에 걸쳐 약 10 ㎛ 내지 약 150 ㎛의 균일한 직경(V1)을 갖는다.
[0033] 대안적으로, 도 1b에 도시된 실시예에서, 하나 이상의 비아들(103) 각각은 프레임(102)을 통과하는 테이퍼되는(tapering) 직경을 갖는다. 예컨대, 하나 이상의 비아들 각각은 제1 표면(105)에서 제1 직경(V1A)을 갖고, 제1 직경(V1A)은 제2 표면(107)에서의 제2 직경(V1B)으로 넓어지거나 또는 확장된다. 따라서, 각각의 비아(103)는 직경(V1B)으로부터 직경(V1A)으로 테이퍼된다고 말할 수 있다. 일 예에서, 직경(V1B)은 약 500 ㎛ 미만, 이를테면, 약 10 ㎛ 내지 약 200 ㎛, 이를테면, 약 10 ㎛ 내지 약 180 ㎛, 이를테면, 약 10 ㎛ 내지 약 150 ㎛이다. 일 예에서, 직경(V1A)은 약 400 ㎛ 미만, 이를테면, 약 10 ㎛ 내지 약 130 ㎛, 이를테면, 약 10 ㎛ 내지 약 120 ㎛, 이를테면, 약 10 ㎛ 내지 약 100 ㎛이다.
[0034] 비아들(103)은 채널들을 제공하고, 이 채널들을 통해, 하나 이상의 전기 인터커넥션들(104)이 반도체 디바이스 스페이서(100)에 형성된다. 일 실시예에서, 비아들(103) 및 전기 인터커넥션들(104)은 반도체 디바이스 스페이서(100)의 전체 두께(T0)를 통해(즉, 반도체 디바이스 스페이서(100)의 제1 표면(105)으로부터 제2 표면(107)까지) 형성된다. 예컨대, 전기 인터커넥션들(104)은 약 45 ㎛ 내지 약 5000 ㎛의 반도체 디바이스 스페이서(100)의 두께(T0)에 대응하는 길이방향 길이(L), 이를테면, 약 100 ㎛ 내지 약 3000 ㎛의 길이방향 길이(L)를 갖는다. 일 예에서, 전기 인터커넥션들(104)은 약 200 ㎛ 내지 약 2000 ㎛의 길이방향 길이(L), 이를테면, 약 400 ㎛ 내지 약 1600 ㎛의 길이방향 길이(L)를 갖는다. 다른 실시예에서, 비아들(103) 및/또는 전기 인터커넥션들(104)은 반도체 디바이스 스페이서(100)의 두께(T0)의 일부분을 통해서만 형성된다. 추가적인 실시예들에서, 전기 인터커넥션들(104)은 반도체 디바이스 스페이서(100)의 하나 이상의 표면들, 이를테면, 도 1a 및 도 1b에 도시된 표면들(105, 107)로부터 돌출된다. 전기 인터커넥션들(104)은 마이크로전자 디바이스들, 집적 회로들, 회로 보드들 등의 분야에서 사용되는 임의의 전도성 재료들로 형성된다. 예컨대, 전기 인터커넥션들(104)은 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 금속성 재료로 형성된다.
[0035] 도 1a-도 2b에 도시된 실시예들에서, 전기 인터커넥션들(104)은 비아들(103)을 충전(fill)한다. 그러나, 일부 실시예들에서, 전기 인터커넥션들(104)은 비아들(103)의 측벽들(113)의 표면들만을 라이닝(line)하고, 비아들(103)을 완전히(fully) 충전(예컨대, 완벽히(completely) 점유)하지는 않는다. 따라서, 인터커넥션들(104)은 인터커넥션들(104)을 관통하는 중공 코어들을 가질 수 있다.
[0036] 더욱이, 도 1a 및 도 1b에서, 전기 인터커넥션들(104)은 이들이 형성되는 비아들(103)의 직경과 동일한 직경을 갖는다. 이를테면 도 2a 및 도 2b에 도시된 추가적인 실시예들에서, 반도체 디바이스 스페이서(100)는, 전기 인터커넥션들(104)의 전기적 격리를 위해 접착 층(112) 및/또는 접착 층(112) 상에 형성된 시드 층(114)을 더 포함한다. 일 실시예에서, 접착 층(112)은, 비아들(103)의 측벽들(113)을 포함하여, 전기 인터커넥션들(104)에 인접한 반도체 디바이스 스페이서(100)의 표면들 상에 형성된다. 따라서, 도 2a 및 도 2b에 도시된 바와 같이, 전기 인터커넥션들(104)은 이들이 형성되는 비아들(103)의 직경 미만의 직경을 갖는다. 예컨대, 도 2a에서, 전기 인터커넥션들은 비아들(103)의 직경(V1) 미만의 균일한 직경(V2)을 갖는다. 도 2b에서, 전기 인터커넥션들은 직경(V1A) 미만의 제1 직경(V2A)을 갖고, 제1 직경(V2A)은 직경(V1B) 미만의 제2 직경(V2B)으로 테이퍼된다.
[0037] 접착 층(112)은 티타늄, 티타늄 나이트라이드, 탄탈, 탄탈 나이트라이드, 망간, 망간 옥사이드, 몰리브덴, 코발트 옥사이드, 코발트 나이트라이드, 실리콘 나이트라이드 등을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 재료들로 형성된다. 일 실시예에서, 접착 층(112)은 약 10 nm 내지 약 300 nm, 이를테면, 약 50 nm 내지 약 150 nm의 두께를 갖는다. 예컨대, 접착 층(112)은 약 75 nm 내지 약 125 nm, 이를테면, 약 100 nm의 두께를 갖는다.
[0038] 선택적인 시드 층(114)은 구리, 텅스텐, 알루미늄, 은, 금 또는 임의의 다른 적절한 재료들 또는 이들의 조합들을 포함(그러나, 이에 제한되지 않음)하는 전도성 재료를 포함한다. 시드 층(114)은 접착 층(112) 상에 형성되거나, 또는 비아들(103)의 측벽들(113) 상에(프레임(102) 상에) 직접 형성된다. 일 실시예에서, 시드 층(114)은 약 50 nm 내지 약 2000 nm, 이를테면, 약 100 nm 내지 약 1000 nm의 두께를 갖는다. 예컨대, 시드 층(114)은 약 150 nm 내지 약 800 nm, 이를테면, 약 500 nm의 두께를 갖는다.
[0039] 도 3a 및 도 3b는, 비아들(103)의 예시적인 어레인지먼트들이 내부에 형성되어 있는 반도체 디바이스 스페이서(100)의 개략적인 평면도들을 예시한다. 위에서 설명된 바와 같이, 비아들(103)은 일반적으로 형상이 원통형이고, 이에 따라 도 3a 및 도 3b에서 원형(circular)으로 보인다. 그러나, 비아들(103)에 대한 다른 형태들이 또한 고려된다. 도 3a 및 도 3b는 추가로, 각각의 비아(103) 내에 형성된 접착 층(112) 및 시드 층(114)을 도시한다. 접착 층(112)은 각각의 비아(103)의 측벽들(113) 상에 형성되고, 시드 층(114)은 접착 층(112) 상에 형성된다. 그러나, 일부 실시예들에서, 인터커넥션들(104)은 접착 층(112) 및/또는 시드 층(114)의 활용 없이 비아들(103)을 통해 형성될 수 있다. 다른 실시예들에서, 시드 층(114)은, 인터커넥션들(104)의 형성 전에 접착 층(112)의 활용 없이 비아들(103)의 측벽들(113) 상에 형성될 수 있다.
[0040] 비아들(103)은 프레임(102)을 통해 임의의 적절한 어레인지먼트 및 수로 형성된다. 도 3a에 도시된 바와 같이, 6 개의 비아들(103)이, 비아들(103)의 2 개의 열들 및 3 개의 행들을 갖는 선형 어레인지먼트로 프레임(102)을 관통해 형성되고, 여기서, 각각의 열의 비아들(103) 및 각각의 행의 비아들(103)은 서로 정렬된다. 제1 피치(P1)가 각각의 행에서 정렬된 인접한 비아들(103) 사이에 도시되고, 제2 피치(P2)가 각각의 열에서 정렬된 인접한 비아들(103) 사이에 도시되며, 제3 피치(P3)가 2 개의 열들에 걸쳐 인접한 대각선 비아들(103) 사이에 도시된다. 피치들(P1, P2 또는 P3) 중 적어도 2 개는 길이가 서로 상이할 수 있다.
[0041] 도 3b는, 비아들(103)의 2 개의 열들 및 3 개의 행들을 또한 갖는 대안적인 어레인지먼트를 예시하고, 여기서, 각각의 열의 비아들(103)만이 정렬된다. 이에 따라서, 모든 인접한 비아들(103) 사이의 피치는 길이가 실질적으로 동일하고, 이는 피치(P1)에 의해 도 3b에 표현된다. 위에서 설명된 바와 같이, "피치"는 인접한 비아들(103)의 중심들 사이의 거리를 지칭한다. 비아들(103)의 2 개의 어레인지먼트들이 도시되지만, 도 3a 및 도 3b는 단지 예시적이며, 임의의 적절한 수 및 어레인지먼트의 비아들(103)이 반도체 디바이스 스페이서(100)의 프레임(102)에 형성될 수 있다.
[0042] 도 4는 반도체 디바이스 스페이서(500)를 형성하는 대표적인 방법(400)의 흐름도를 예시한다. 방법(400)은 다수의 동작들(402-416)을 갖는다. 방법은 (맥락이 가능성을 배제하는 경우를 제외하고) 정의된 동작들 중 임의의 동작 전에, 정의된 동작들 중 2 개의 동작들 사이에, 또는 정의된 동작들 전부 후에 수행되는 하나 이상의 부가적인 동작들을 포함할 수 있다. 도 5a-도 5j는 도 4에 표현된 방법(400)의 다양한 스테이지들에서의 반도체 디바이스 스페이서(500)의 단면도들을 개략적으로 예시한다. 그러므로, 도 4 및 도 5a-도 5j는 본원에서 명확성을 위해 함께 설명된다.
[0043] 방법(400)은 선택적인 동작(402) 및 대응하는 도 5a에서 시작되고, 여기서, 하나 이상의 보호 필름들(501)이 2 개 이상의 디바이스 스페이서 전구체 층들(510a, 510b) 각각으로부터 제거된다. 전구체 층들(510a, 510b)은 반도체 디바이스 스페이서(500)의 프레임(102)의 형성을 위한 빌딩 블록들의 역할을 하고, 이에 따라 전구체 층들(510a, 510b)은 프레임(102)을 참조하여 위에서 설명된 바와 같이 폴리머-기반 유전체 재료로 형성된다. 예컨대, 전구체 층들(510a, 510b)은 유동성 빌드-업 재료들로 형성된다. 일 실시예에서, 전구체 층들(510a, 510b)은 세라믹-충전제-함유 에폭시 수지, 이를테면, 실리카(SiO2) 입자들로 충전된(예컨대, 실리카(SiO2) 입자들을 함유하는) 에폭시 수지로 형성된다. 전구체 층들(510a, 510b)에서 활용될 수 있는 세라믹 충전제들(130)의 다른 예들은 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 실리콘 카바이드(SiC), 실리콘 나이트라이드(Si3N4), Sr2Ce2Ti5O16, 지르코늄 실리케이트(ZrSiO4), 규회석(CaSiO3), 베릴륨 옥사이드(BeO), 세륨 디옥사이드(CeO2), 보론 나이트라이드(BN), 칼슘 구리 티타늄 옥사이드(CaCu3Ti4O12), 마그네슘 옥사이드(MgO), 티타늄 디옥사이드(TiO2), 아연 옥사이드(ZnO) 등을 포함한다. 일반적으로, 각각의 전구체 층(510a, 510b)은 약 150 ㎛ 미만의 두께(TL), 이를테면, 약 10 ㎛ 내지 약 150 ㎛, 이를테면, 약 25 ㎛ 내지 약 125 ㎛, 예컨대, 약 50 ㎛ 내지 약 100 ㎛의 두께(TL)를 갖는다. 임의의 원하는 치수들을 갖는 반도체 디바이스 스페이서(100)를 형성하기 위해, 임의의 적절한 양(amount)의 전구체 층들(510a, 510b)이 방법(400) 동안 활용될 수 있다.
[0044] 일부 실시예들에서, 각각의 전구체 층(510a, 510b)은, 이러한 각각의 전구체 층(510a, 510b)의 핸들링 및 저장 동안 전구체 층들(510a, 510b)을 보호하도록 구성되는 하나 이상의 보호 필름들(501)에 커플링된다. 따라서, 동작(402)에서, 하나 이상의 보호 필름들(501)이 각각의 전구체 층(510a, 510b)으로부터 제거되어, 각각의 전구체 층(510)의 하나 이상의 주 표면들이 노출된다. 도 5a에 도시된 바와 같이, 동작(404)에서의 전구체 층들(510a, 510b)의 커플링을 위해, 단일 보호 필름(501)이 2 개의 전구체 층들(510a, 510b) 각각으로부터 제거되어 전구체 층들(510a, 510b)의 표면들(505, 507)이 노출된다.
[0045] 동작(404)에서, 하나 이상의 전구체 층들(510)은, 이러한 하나 이상의 전구체 층들(510)의 노출된 표면들에서 함께 커플링(예컨대, 서로 맞닿게 배치)되어 라미네이팅된다. 전구체 층들(510a, 510b)의 표면들(505, 507)의 커플링 및 라미네이션은 도 5b 및 도 5c에 도시된다. 전구체 층들(510a, 510b)을 함께 배치할 때, 도 5b에 도시된 바와 같이, 주 표면들(505, 507)의 커플링 동안 주 표면들(505, 507) 사이에 포획된 임의의 공기를 끌어 내기 위해 진공 압력이 인가된다. 이에 따라서, 동작(404)의 적어도 일부분은 진공 라미네이터 또는 진공 접합기(vacuum bonder) 또는 진공 압력의 인가를 위한 임의의 다른 적절한 용기에서 수행될 수 있다. 일 실시예에서, 진공 압력은 약 10 초 내지 약 90 초의 인터벌(예컨대, 시간 기간), 이를테면, 약 30 초 내지 약 60 초의 인터벌, 이를테면, 약 45 초의 인터벌 동안 약 1 hPa 이하로 램핑 업된다(ramped up). 원하는 진공 압력 레벨에 도달할 때, 진공 압력은 약 50 초 내지 300 초의 인터벌, 이를테면, 약 100 초 내지 200 초의 인터벌 동안 유지될 수 있다. 일 예에서, 진공 압력은 전구체 층들(510) 사이의 임의의 공기 갭(air gap)들의 제거를 보장하기 위해 약 150 초의 인터벌 동안 약 1 hPa 이하로 유지된다. 진공 압력의 인가 동안, 온도는 약 60 ℃ 내지 약 100 ℃, 이를테면, 약 70 ℃ 내지 약 90 ℃의 범위 내에서 유지된다. 예컨대, 동작(404)에서, 진공 압력의 인가 동안 온도는 약 80 ℃로 유지된다.
[0046] 도 5c에서, 커플링된 전구체 층들(510a, 510b)은 전구체 층들(510a, 510b)의 하나 이상의 외부 표면들에 대한 압력의 인가에 의해 함께 융합(예컨대, 라미네이팅)된다. 일 실시예에서, 커플링된 전구체 층들(510a, 510b)이 지지 다이어프램 또는 플래튼(예컨대, 플랫폼)(도시되지 않음) 상에서 지지되기 때문에, 단면 압력이 커플링된 전구체 층들(510a, 510b)에 인가된다. 예컨대, 커플링된 전구체 층들(510a, 510b)이 대향하는 면(opposing side)(515)에 있는 플래튼에 의해 지지되기 때문에, 압력은 커플링된 전구체 층들(510a, 510b)의 단면(517)에 인가될 수 있다. 다른 실시예들에서, 양면 압력이 커플링된 전구체 층들(510a, 510b)에 인가된다. 예컨대, 압력은 기계 디바이스들, 이를테면, 기계 프레스 또는 바이스에 의해 또는 공압 디바이스들, 이를테면, 압축 공기를 사용하는 공압 디바이스들에 의해 양면(515, 517)에 인가된다. 일부 실시예들에서, 전구체 층들(510a, 510b)의 라미네이션은 도 5b에 도시된 진공의 인가와 동일한 용기에서 수행된다. 예컨대, 라미네이션은 진공 라미네이터 또는 진공 접합기에서 수행된다.
[0047] 전구체 층들(510a, 510b)의 라미네이션 동안, 온도는 약 50 ℃ 내지 약 150 ℃, 이를테면, 약 75 ℃ 내지 약 125 ℃, 이를테면, 약 100 ℃의 범위 내에서 유지된다. 전구체 층들(510a, 510b)을 상승된 온도들에 노출시키는 것은 전구체 층들(510a, 510b)을 연화시키고 전구체 층들(510a, 510b) 사이의 접착을 촉진할 수 있다. 일부 실시예들에서, 라미네이션 동안 전구체 층들(510a, 510b)에 인가되는 압력은 약 0.3 kg/㎠ 내지 약 1 kg/㎠, 이를테면, 약 0.4 kg/㎠ 내지 약 0.8 kg/㎠, 이를테면, 약 0.5 kg/㎠ 또는 약 0.6 kg/㎠이다.
[0048] 동작(404)의 완료 시, 부가적인 전구체 층들(510)을 이미 융합된 전구체 층들(510a, 510b)에 커플링하여 융합시키기 위해, 동작들(402 및 404)이 반복될 수 있거나, 또는 추가적인 구조화의 준비로 프레임(502)을 형성하기 위해, 융합된 전구체 층들(510a, 510b)이 동작(406)에서 경화 프로세스에 노출될 수 있다. 예컨대, (프레임(102)의 최종 두께에 대응하는) 원하는 두께의 전구체 재료가 달성될 때까지, 하나 이상의 부가적인 전구체 층들(510)이, 융합된 전구체 층들(510a, 510b)의 면(515) 및/또는 면(517)에 커플링되어 이들과 융합될 수 있다. 따라서, 부가적인 전구체 층들(510) 자체에 커플링된 임의의 보호 필름들(501)에 부가하여, 융합된 전구체 층들(510a, 510b)에 커플링된 하나 이상의 남아 있는 보호 필름들(501)이, 부가적인 전구체 층들(510)의 부착의 준비로 융합된 전구체 층들(510a, 510b)로부터 제거된다. 도 5d에 도시된 바와 같이, 융합된 전구체 층들(510a, 510b)의 면(517)으로의 제3 전구체 층(510c)의 커플링의 준비로, 단일 보호 필름(501)이 이 면(517)으로부터 제거된다.
[0049] 다른 예들에서, 융합된 전구체 층들(510a, 510b)의 면들(515, 517)로의 부가적인 제3 및 제4 전구체 층(도시되지 않음)의 커플링의 준비로, 융합된 전구체 층들(510a, 510b)의 각각의 면(515, 517)으로부터 보호 필름(501)이 제거된다. 따라서, 융합된 전구체 층들(510a, 510b)로부터 제거되는 보호 필름들(501)의 수는 융합된 전구체 층들(510a, 510b)에 부가될 부가적인 전구체 층들(510)의 수에 따라 좌우될 수 있다. 어떤 부가적인 전구체 층들(510)도 융합된 전구체 층들(510a, 510b)에 부가될 것으로 원해지지 않고, 융합된 전구체 층들(510a, 510b)이 경화를 위한 준비가 되면, 도 5e에 도시된 동작(406)에서의 경화 프로세스에 대한 융합된 전구체 층들(510a, 510b)의 노출 전에, 양면(515, 517)에 커플링된 하나 이상의 보호 필름들(501)이 제거될 수 있다.
[0050] 동작(406)에서, 융합된 전구체 층들(510a, 510b)의 폴리머-기반 유전체 재료를 부분적으로 또는 완전히 경화(즉, 화학 반응들 및 가교-결합을 통해 하드닝(harden))하여 프레임(502)을 형성하기 위해, 융합된 전구체 층들(510a, 510b)은 경화 프로세스에 노출된다. 일부 실시예들에서, 경화 프로세스는, 프레임(502)을 완전히 경화하기 위해 고온들에서 수행된다. 추가적인 실시예들에서, 경화 프로세스는 주위(예컨대, 대기) 압력 조건들에서 또는 그 근처에서 수행된다. 경화 프로세스 동안, 융합된 전구체 층들(510a, 510b)은 진공 오븐, 진공 접합기, 진공 라미네이터 또는 진공 압력의 인가를 위한 임의의 다른 적절한 용기 내의 제1 플래튼(520a) 상에 배치된다. 제1 플래튼(520a)은, 경화 동안, 융합된 전구체 층들(510a, 510b)과 접촉하고 융합된 전구체 층들(510a, 510b)을 지지하도록 구성되는, 제1 플래튼(520a)의 면 상에 배치된 점착-방지 층(522)을 포함한다. 점착-방지 층(522)은 테프론, PDMS, 폴리이미드, 플루오르화 에틸렌 프로필렌 등과 같은 낮은 거칠기 값을 갖는 임의의 적절한 비-점착 재료들로 형성된다.
[0051] 제1 플래튼(520a) 상에 융합된 전구체 층들(510a, 510b)을 배치 시, 진공 챔버 내의 온도 및 압력은 약 0.001 hPa의 제1 경화 압력 및 약 110 ℃의 제1 경화 온도로 램핑 업된다. 예컨대, 진공 챔버 내의 제1 경화 압력은 약 0.001 hPa 내지 약 10 hPa, 이를테면, 약 0.001 hPa 내지 약 1 hPa로 램핑 업된다. 일 예에서, 진공 챔버 내의 제1 경화 온도는 약 60 ℃ 내지 약 110 ℃, 이를테면, 약 100 ℃ 내지 약 110 ℃로 램핑 업된다. 진공 챔버 내의 온도 및/또는 압력의 램핑은 약 15 분 내지 약 45 분의 인터벌, 이를테면, 약 20 분 내지 약 40 분의 인터벌에 걸쳐 수행될 수 있다. 일 예에서, 온도 및/또는 압력은 제1 플래튼(520a) 상에 융합된 전구체 층들(510a, 510b)을 배치 시 약 30 분의 인터벌에 걸쳐 램핑 업된다.
[0052] 진공 챔버 내에서 원하는 제1 경화 온도 및/또는 제1 경화 압력에 도달할 때, 융합된 전구체 층들(510a, 510b)을 제자리에 클램핑하거나 또는 고정하기 위해, 제2 플래튼(520b)이 제1 플래튼(520a)에 대향하는 융합된 전구체 층들(510a, 510b)의 면에 대해 가압된다. 제1 플래튼(520a)과 유사하게, 제2 플래튼(520b)은 또한, 융합된 전구체 층들(510a, 510b)과 접촉하도록 구성되는, 제2 플래튼(520b)의 면 상에 배치된 점착-방지 층(522)을 포함한다. 일단 융합된 전구체 층들(510a, 510b)이 2 개의 플래튼들(520a, 520b) 사이에 고정되면, 융합된 전구체 층들(510a, 510b)은 제1 경화 온도 및 제1 경화 압력에서 그리고 약 45 분 내지 약 75 분의 인터벌 동안 제자리에 홀딩된다. 예컨대, 융합된 전구체 층들(510a, 510b)은 약 60 분의 기간 동안 약 110 ℃의 온도 및 약 0.01 MPa의 압력에서 2 개의 플래튼들(520a, 520b) 사이에 홀딩될 수 있다.
[0053] 일부 실시예들에서, 제1 경화 온도 및 제1 경화 압력에서 원하는 시간량 동안 2 개의 플래튼들(520a, 520b) 사이에 융합된 전구체 층들(510a, 510b)을 홀딩한 후에, 제1 경화 압력은 유지되지만, 제1 경화 온도는 제2 경화 온도로 다시 램핑 업된다. 예컨대, 제1 경화 온도는 약 150 ℃ 내지 약 180 ℃, 이를테면, 약 170 ℃ 내지 약 180 ℃의 제2 경화 온도로 다시 램핑 업된다. 일 예에서, 제2 경화 온도는 약 180 ℃이다. 그런 다음, 융합된 전구체 층들(510a, 510b)은 약 15 분 내지 약 45 분, 이를테면, 20 분 내지 약 40 분, 이를테면, 약 30 분의 인터벌 동안 제2 경화 온도 및 제1 경화 압력에서 2 개의 플래튼들(520a, 520b) 사이에 홀딩될 수 있다. 융합된 전구체 층들(510a, 510b)을 제2 경화 온도에 노출시킨 후에, 경화 프로세스는 완료될 수 있고, 경화된 프레임(502)은 냉각되고 플래튼들(520a, 520b)로부터 제거된다.
[0054] 동작(408) 및 도 5f에서, 경화된 프레임(502)은 그 내부에 하나 이상의 비아들(503)을 형성하기 위해 레이저 절제 프로세스(예컨대, 직접 레이저 패터닝)에 노출된다. 하나 이상의 비아들(503)을 형성하기 위해 임의의 적절한 레이저 절제 시스템이 활용될 수 있다. 일부 예들에서, 레이저 절제 시스템은 IR(infrared) 레이저 소스를 활용한다. 일부 예들에서, 레이저 소스는 나노초 또는 피코초 UV(ultraviolet) 레이저이다. 다른 예들에서, 레이저는 펨토초 UV 레이저이다. 또 다른 예들에서, 레이저 소스는 펨토초 녹색 레이저이다.
[0055] 레이저 절제 시스템의 레이저 소스는 프레임(502)의 패터닝을 위해 연속형 또는 펄스형 레이저 빔을 생성한다. 예컨대, 레이저 소스는 5 kHz 내지 1000 kHz, 이를테면, 10 kHz 내지 약 200 kHz, 이를테면, 15 kHz 내지 약 100 kHz의 주파수를 갖는 펄스형 레이저 빔을 생성한다. 일 실시예에서, 레이저 소스는, 약 10 와트 내지 약 100 와트의 출력 전력으로 약 10 ns 내지 약 5000 ns의 펄스 지속시간 및 약 200 nm 내지 약 1200 nm의 파장에서 펄스형 레이저 빔을 전달하도록 구성된다. 일 실시예에서, 레이저 소스는, 변동하는 시간 인터벌들로 펄스형 레이저 빔을 전달하도록 구성된다. 예컨대, 레이저 소스는 약 1 개 내지 약 20 개의 펄스들 ―이들 펄스들 사이에는 시간 지연들이 있음― 을 갖는, 펄스들의 하나 이상의 라운드(round)들을 전달한다. 펄스-타이밍 변동들은 프레임(502)에 비아들(503) 및 임의의 다른 피처들을 형성하는 것에 대한 레이저 빔의 전체 열 영향을 감소시킬 수 있다. 일반적으로, 레이저 소스는, 프레임(502)에서 비아들(503)의 임의의 원하는 패턴, 이를테면, 개별 비아들(503) 또는 비아들(503)의 어레이를 형성하도록 구성된다.
[0056] 일부 실시예들에서, 비아들(503)은, 비아들(503)의 길이들 전체에 걸쳐(예컨대, 프레임(502)의 제1 표면(525)과 제2 표면(527) 사이에서) 실질적으로 균일한 직경들을 갖게 형성된다. 균일한 직경들의 비아들(503)은, 먼저 레이저 소스에 의해 생성된 레이저 빔을 이용하여 프레임(502)에 홀을 뚫고 그런 다음 비아들(503) 각각의 중심 축에 대한 나선형(예컨대, 원형, 코르크스크류(corkscrew)) 모션으로 레이저 빔을 이동시킴으로써 형성될 수 있다. 레이저 빔은 또한, 균일한 비아들(503)을 형성하기 위해 모션 시스템을 사용하여 기울어질 수 있다. 다른 실시예들에서, 비아들(503)은, 비아들(503)의 길이들 전체에 걸쳐 테이퍼되는 직경들을 갖게 형성된다. 비아들(503)의 테이퍼링은, 위에서 설명된 것과 동일한 방법을 사용함으로써, 또는 레이저 소스에 의해 생성된 레이저 빔을 프레임(502)에 있는 단일 위치로 연속적으로 펄싱함으로써 형성될 수 있다.
[0057] 비아들(503)의 형성 후에, 경화 및 패터닝된 프레임(502)은 디-스미어(de-smear) 프로세스에 노출된다. 비아들(503)의 형성 동안 레이저 절제에 의해 유발된 임의의 원치 않는 잔류물들 및/또는 파편이 디-스미어 프로세스 동안 비아들(503)로부터 제거된다. 따라서, 디-스미어 프로세스는 후속하는 금속화를 위해 비아들(503)을 세정한다. 일 실시예에서, 디-스미어 프로세스는 습식 디-스미어 프로세스이다. 임의의 적절한 용매들, 에천트들 및/또는 이들의 조합들이 습식 디-스미어 프로세스에 활용된다. 일 예에서, 메탄올이 용매로서 활용되고, 구리(Ⅱ) 클로라이드 디하이드레이트(CuCl2·H2O)가 에천트로서 활용된다. 잔류물 두께에 따라, 습식 디-스미어 프로세스에 대한 프레임(502)의 노출 지속기간이 변화된다. 다른 실시예에서, 디-스미어 프로세스는 건식 디-스미어 프로세스이다. 예컨대, 디-스미어 프로세스는 O2/CF4 혼합 가스를 이용한 플라즈마 디-스미어 프로세스이다. 플라즈마 디-스미어 프로세스는, 약 700 W의 전력을 인가하고 약 60 초 내지 약 120 초의 시간 기간 동안 약 10:1(예컨대, 100:10 sccm)의 비(ratio)로 O2:CF4를 유동시킴으로써 플라즈마를 생성하는 것을 포함할 수 있다. 추가적인 실시예들에서, 디-스미어 프로세스는 습식 프로세스와 건식 프로세스의 조합이다.
[0058] 디-스미어 프로세스 후에, 프레임(502)은 그 내부에 전도성 인터커넥션들의 형성을 위한 준비가 된다. 선택적인 동작(410) 및 대응하는 도 5g에서, 접착 층(512) 및/또는 시드 층(514)이 프레임(502) 상에 형성된다. 접착 층(512)은 프레임(502)의 원하는 표면들, 이를테면, 표면들(525, 527) 뿐만 아니라 비아들(503)의 측벽들(513) 상에 형성되어, 후속하여 형성되는 시드 층(514) 및 전기 인터커넥션들(504)의 접착을 촉진하고 확산을 차단하는 것을 보조한다. 따라서, 일 실시예에서, 접착 층(512)은 접착 층의 역할을 하고; 다른 실시예에서, 접착 층(512)은 장벽 층의 역할을 한다. 그러나, 두 실시예들 모두에서, 접착 층(512)은 "접착 층"으로서 설명될 것이다.
[0059] 일 실시예에서, 접착 층(512)은 티타늄, 티타늄 나이트라이드, 탄탈, 탄탈 나이트라이드, 망간, 망간 옥사이드, 몰리브덴, 코발트 옥사이드, 코발트 나이트라이드, 실리콘 나이트라이드 또는 임의의 다른 적절한 재료들 또는 이들의 조합들로 형성된다. 일 실시예에서, 접착 층(512)은 약 10 nm 내지 약 300 nm, 이를테면, 약 50 nm 내지 약 150 nm의 두께를 갖는다. 예컨대, 접착 층(512)은 약 75 nm 내지 약 125 nm, 이를테면, 약 100 nm의 두께를 갖는다. 접착 층(512)은 CVD(chemical vapor deposition), PVD(physical vapor deposition), PECVD(plasma enhanced CVD), ALD(atomic layer deposition) 등을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 증착 프로세스에 의해 형성된다.
[0060] 시드 층(514)은 접착 층(512) 상에 형성되거나 또는 (예컨대, 접착 층(512)의 형성 없이) 프레임(502) 상에 직접 형성될 수 있다. 일부 실시예들에서, 시드 층(514)이 프레임(502)의 모든 표면들 상에 형성되지만, 접착 층(512)은 프레임(502)의 원하는 표면들 또는 표면들의 원하는 부분들 상에만 형성된다. 예컨대, 접착 층(512)이 표면들(525, 527) 상에는 형성되고 비아들(503)의 측벽들(513) 상에는 형성되지 않지만, 시드 층(514)은 표면들(525, 527) 뿐만 아니라 비아들(503)의 측벽들(513) 상에 형성된다. 시드 층(514)은 구리, 텅스텐, 알루미늄, 은, 금 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 전도성 재료로 형성된다. 일 실시예에서, 시드 층(514)은 약 0.05 ㎛ 내지 약 0.5 ㎛의 두께, 이를테면, 약 0.1 ㎛ 내지 약 0.3 ㎛의 두께를 갖는다. 예컨대, 시드 층(514)은 약 0.15 ㎛ 내지 약 0.25 ㎛, 이를테면, 약 0.2 ㎛의 두께를 갖는다. 일 실시예에서, 시드 층(514)은 약 0.1 ㎛ 내지 약 1.5 ㎛의 두께를 갖는다.
[0061] 접착 층(512)과 유사하게, 시드 층(514)은 CVD, PVD, PECVD, ALD 건식 프로세스들, 습식 무전해 도금 프로세스들 등과 같은 임의의 적절한 증착 프로세스에 의해 형성된다. 일 실시예에서, 구리 시드 층(514)이 프레임(502) 상의 몰리브덴 접착 층(512) 상에 형성된다. 몰리브덴 접착 및 구리 시드 층 조합은, 프레임(502)의 표면들과의 개선된 접착을 가능하게 하고, 후속하는 시드 층 에칭 프로세스 동안 전도성 인터커넥트 라인들의 언더컷(undercut)을 감소시킨다.
[0062] 도 5h에 대응하는 동작(412)에서, 스핀-온/스프레이-온 또는 건식 레지스트 필름(550), 이를테면, 포토레지스트가 프레임(502)의 표면들(525, 527) 위에 적용되고, 후속하여 패터닝된다. 일 실시예에서, 레지스트 필름(550)은 UV 방사선에 대한 선택적 노출을 통해 패터닝된다. 일 실시예에서, 레지스트 필름(550)의 형성 전에, 접착 촉진제(도시되지 않음)가 프레임(502)에 적용된다. 접착 촉진제는, 레지스트 필름을 위한 계면 접합 층을 생성함으로써 그리고 프레임(502)의 표면으로부터 모든 습기를 제거함으로써, 프레임(502)에 대한 레지스트 필름(550)의 접착을 개선시킨다. 일부 실시예들에서, 접착 촉진제는 비스(트리메틸실릴)아민 또는 헥사메틸디실리잔(HMDS) 및 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA)로 형성된다.
[0063] 레지스트 필름(550)의 적용 시, 프레임(502)은 레지스트 필름 현상 프로세스에 노출된다. 레지스트 필름(550)의 현상은, 이제 접착 층(512) 및/또는 시드 층(514)이 상부에 형성되어 있을 수 있는 비아들(503)(도 5h에 도시됨)의 노출을 야기한다. 일 실시예에서, 필름 현상 프로세스는 습식 프로세스, 이를테면, 레지스트 필름(550)을 용매에 노출시키는 것을 포함하는 습식 프로세스이다. 일 실시예에서, 필름 현상 프로세스는 수성 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 예컨대, 필름 현상 프로세스는 원하는 재료에 대해 선택적인 버퍼식(buffered) 에칭 프로세스를 활용하는 습식 에칭 프로세스이다. 임의의 적절한 습식 용매들 또는 습식 에천트들의 조합이 레지스트 필름 현상 프로세스에 사용된다.
[0064] 동작(414) 및 도 5i에서, 전기 인터커넥션들(504)이 노출된 비아들(503)을 통해 형성되고, 그 후에, 레지스트 필름(550)은 제거된다. 인터커넥션들(504)은 전기도금 및 무전해 도금을 포함하는 임의의 적절한 방법들에 의해 형성된다. 일 실시예에서, 레지스트 필름(550)은 습식 프로세스를 통해 제거된다. 도 5i에 도시된 바와 같이, 전기 인터커넥션들(504)은 비아들(503)을 완벽히 충전하고, 레지스트 필름(550)의 제거시 프레임(502)의 표면들(525, 527)로부터 돌출한다. 일부 실시예들에서, 전기 인터커넥션들(504)은, 비아들(503)을 완벽히 충전하지 않고, 비아들(503)의 측벽들(513)만을 라이닝한다. 일 실시예에서, 전기 인터커넥션들(504)은 구리로 형성된다. 다른 실시예들에서, 전기 인터커넥션들(504)은 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 전도성 재료로 형성된다.
[0065] 동작(416) 및 도 5j에서, 전기 인터커넥션들(504)이 내부에 형성되어 있는 프레임(502)은, 프레임(502)의 외부 표면들(예컨대, 표면들(525, 527)) 상의 노출된 접착 층(512) 및/또는 시드 층(514)을 제거하기 위해 시드 층 에칭 프로세스에 노출된다. 동작(416)에서 시드 층 에칭 프로세스의 완료 시, 프레임(502)은 반도체 디바이스 스페이서(500)로서 활용될 준비가 된다. 일부 실시예들에서, 시드 층 에칭 프로세스 후에, 전기 인터커넥션들(504)과 비아들(503)의 측벽들(513) 사이에 형성된 접착 층(512) 및/또는 시드 층(514)이 남는다. 일 실시예에서, 시드 층 에칭은 프레임(502)의 린싱(rinse) 및 건조를 포함하는 습식 에칭 프로세스이다. 일 실시예에서, 시드 층 에칭 프로세스는 구리, 텅스텐, 알루미늄, 은 또는 금과 같은 원하는 재료에 대해 선택적인 버퍼식 에칭 프로세스이다. 다른 실시예들에서, 에칭 프로세스는 수성 에칭 프로세스이다. 임의의 적절한 습식 에천트 또는 습식 에천트들의 조합이 시드 층 에칭 프로세스에 사용된다.
[0066] 위에서 논의된 바와 같이, 도 4 및 도 5a-도 5j는 반도체 디바이스 스페이서(500)를 형성하기 위한 대표적인 방법(400)을 예시한다. 도 6 및 도 7a-도 7e는, 동작(406)에서 프레임(502)을 형성하기 위한 대안적인 방법(600)을 예시한다. 방법(600)은 일반적으로, 5 개의 동작들(602-610)을 포함하고, 선택적인 동작(602)(도 7a에 대응함)은 방법(400)의 동작(402)과 실질적으로 유사하다. 따라서, 방법(600)은 명확성을 위해 동작(604)으로 시작하여 설명될 것이다.
[0067] 이에 따라서, 전구체 층들(510a, 510b)로부터 보호 필름들(501)의 박리(peeling) 후에, 동작(604) 및 도 7b에서, 전구체 층들(510a, 510b)은 함께 라미네이팅된다. 동작(404)과 유사하게, 전구체 층들(510a, 510b)은 이러한 전구체 층들(510a, 510b)의 노출된 표면들(505, 507)에서 서로 맞닿게 배치되고, 그 후에, 커플링된 표면들(505, 507) 사이에 포획된 임의의 공기를 끌어 내기 위해 진공 압력이 인가된다. 일 실시예에서, 전구체 필름들(510a, 510b)은 약 0.001 hPa 내지 약 100 hPa의 진공 압력에 노출된다. 예컨대, 전구체 필름들(510a, 510b)은 약 0.001 hPa 내지 약 10 hPa의 진공 압력, 이를테면, 약 0.001 hPa 내지 약 1 hPa의 진공 압력에 노출된다. 진공 압력은 약 10 초 내지 약 60 초의 인터벌, 이를테면, 약 15 초 내지 약 45 초, 이를테면, 약 30 초의 인터벌 동안 인가된다. 진공 압력의 인가 동안, 온도는 약 60 ℃ 내지 약 100 ℃, 이를테면, 약 70 ℃ 내지 약 90 ℃의 범위 내에서, 이를테면, 약 80 ℃로 유지된다.
[0068] 전구체 필름들(510a, 510b)을 진공 압력에 노출시킨 후에, 전구체 필름들(510a, 510b)은 전구체 층들(510a, 510b)의 하나 이상의 외부 표면들로의 양압(positive pressure)의 인가에 의해 함께 라미네이팅된다. 위에서 설명된 바와 같이, 인가되는 압력은 단면 또는 양면이고 기계적 또는 공압 프로세스들에 의해 인가될 수 있다. 일 실시예에서, 약 0.3 내지 약 1 kg/㎠의 압력이 전구체 층들(510a, 510b)의 하나 이상의 외부 표면들에 인가된다. 예컨대, 전구체 필름들(510a, 510b)은 약 0.3 내지 약 0.8 kg/㎠의 양압, 이를테면, 약 0.5 kg/㎠의 압력에 노출된다. 양압은 약 10 초 내지 약 60 초의 인터벌, 이를테면, 약 15 초 내지 약 45 초, 이를테면, 약 30 초의 인터벌 동안 인가된다. 양압의 인가 동안, 온도는 약 60 ℃ 내지 약 100 ℃, 이를테면, 약 70 ℃ 내지 약 90 ℃의 범위 내에서, 이를테면, 약 80 ℃로 유지된다.
[0069] 전구체 층들(510a, 510b)을 함께 융합한 후에, 그런 다음, 동작(606) 및 도 7c에서, 전구체 층들(510a, 510b)은 기판(620)에 라미네이팅된다. 기판(620)은, 융합된 전구체 층들(510a, 510b)과 접촉하고 융합된 전구체 층들(510a, 510b)을 지지하도록 구성되는 점착-방지 층(622)이 한 면에 배치되어 있는 임의의 적절한 타입의 기판이다. 일부 실시예들에서, 기판(620)은 금속 또는 세라믹 재료를 포함하고, 약 0.5 mm 내지 약 1 mm의 두께를 갖는다. 예컨대, 기판(620)은 약 0.6 mm 내지 약 0.8 mm, 이를테면, 약 0.7 mm 또는 약 0.75 mm의 두께를 갖는다. 일부 실시예들에서, 기판(620)의 측면 치수들이 전구체 층들(510a, 510b)의 치수들을 초과하여서, 전구체 층들(510a, 510b)의 전체 측면 영역이 기판(620) 상에서 지지된다. 점착-방지 층(622)은 테프론, PDMS, 폴리이미드, 플루오르화 에틸렌 프로필렌 등과 같은 낮은 거칠기 값을 갖는 임의의 적절한 비-점착 재료들로 형성된다.
[0070] 동작(604)과 유사하게, 기판(620)으로의 융합된 전구체 층들(510a, 510b)의 라미네이션은, 융합된 전구체 층들(510a, 510b)을 점착-방지 층(622)에 커플링하고, 전구체 층들(510a, 510b) 및 기판(620)을 진공에 노출시키고, 그 뒤에 양압에 노출시키는 것을 포함한다. 일 실시예에서, 진공 압력은 약 0.001 hPa 내지 약 100 hPa이다. 예컨대, 커플링된 전구체 필름들(510a, 510b) 및 기판(620)은 약 0.001 hPa 내지 약 10 hPa의 진공 압력, 이를테면, 약 0.001 hPa 내지 약 1 hPa의 진공 압력에 노출된다. 진공 압력은 약 10 초 내지 약 60 초의 인터벌, 이를테면, 약 15 초 내지 약 45 초, 이를테면, 약 30 초의 인터벌 동안 인가된다. 진공 압력의 인가 동안, 온도는 약 60 ℃ 내지 약 120 ℃, 이를테면, 약 70 ℃ 내지 약 110 ℃의 범위 내에서, 이를테면, 약 80 ℃로 유지된다.
[0071] 진공 후에, 커플링된 전구체 층들(510a, 510b)의 하나 이상의 외부 표면들 및/또는 기판(620)에 양압이 인가된다. 일 실시예에서, 양압은 약 0.3 내지 약 1kg/㎠, 이를테면, 약 0.4 내지 약 0.8 kg/㎠, 이를테면, 약 0.5 kg/㎠의 압력이다. 양압은 약 10 초 내지 약 60 초의 인터벌, 이를테면, 약 15 초 내지 약 45 초, 이를테면, 약 30 초의 인터벌 동안 인가된다. 양압의 인가 동안, 온도는 약 60 ℃ 내지 약 120 ℃, 이를테면, 약 70 ℃ 내지 약 110 ℃의 범위 내에서, 이를테면, 약 80 ℃로 유지된다.
[0072] 동작(606)의 완료 시, 부가적인 전구체 층들(510)을, 기판(620)과 함께 이미 융합된 전구체 층들(510a, 510b)에 커플링하여 융합시키기 위해, 동작들(602 및 604)이 반복될 수 있거나, 또는 프레임(502)을 형성하기 위해, 전구체 층들(510a, 510b)이 동작(608) 및 도 7d에서 경화 프로세스에 노출될 수 있다. 경화 프로세스 전에, 융합된 전구체 층들(510a, 510b) 상의 임의의 남아 있는 보호 필름들(501)이, 융합된 전구체 층들(510a, 510b)로부터 제거된다. 일 실시예에서, 동작(608)에서의 경화 프로세스는, 융합된 전구체 층들(510a, 510b) 및 기판(620)을 약 15 분 내지 약 90 분의 인터벌 동안 약 150 ℃ 내지 약 200 ℃의 일정한 온도에 노출시키는 것을 포함한다. 예컨대, 융합된 전구체 층들(510a, 510b) 및 기판(620)은 약 30 분의 인터벌 동안 약 180 ℃의 온도에 노출된다.
[0073] 다른 실시예에서, 경화 프로세스는 융합된 전구체 층들(510a, 510b) 및 기판(620)을 가변 온도에 노출시키는 것을 포함한다. 예컨대, 융합된 전구체 층들(510a, 510b) 및 기판(620)은 약 45 분 내지 약 75 분의 인터벌 동안 약 80 ℃ 내지 약 120 ℃의 제1 온도에 노출되고, 그 뒤에, 약 15 분 내지 약 45 분의 인터벌 동안 약 160 ℃ 내지 약 200 ℃의 제2 온도에 노출된다. 예컨대, 융합된 전구체 층들(510a, 510b) 및 기판(620)은 약 60 분의 인터벌 동안 약 100 ℃의 제1 온도에 노출되고, 그 뒤에, 약 30 분의 인터벌 동안 약 180 ℃의 제2 온도에 노출된다. 경화 후에, 경화된 전구체 프레임(502)은, 동작(610) 및 도 7e에서, 추가적인 구조화를 위해 기판(620)으로부터 제거된다.
[0074] 반도체 디바이스 스페이서들(100, 500)은 임의의 적절한 적층식 PCB 어셈블리, 적층식 패키지 어셈블리 또는 다른 적절한 적층식 전자 디바이스에서 활용될 수 있다. 도 8에 도시된 하나의 예시적인 실시예에서, 2 개의 반도체 디바이스 스페이서들(100)이 PCB 어셈블리(800) 내에서 활용된다. 도시된 바와 같이, 반도체 디바이스 스페이서(100)들이 2 개의 PCB들(850a, 850b) 사이에 배치되고, PCB들(850a, 850b) 사이에 물리적 공간(820)이 남아 있는 한편, PCB들(850a, 850b)은 반도체 디바이스 스페이서들(100)을 통해 전도성으로 연결되도록, 제1 PCB(850a)를 제2 PCB(850b)에 대해 포지셔닝하도록 구성된다. 이에 따라서, 반도체 디바이스 스페이서들(100)은 PCB들(850a, 850b)이 서로 접촉하는 것을 방지하고, 이에 따라 PCB들(850a, 850b)의 단락(shorting) 위험을 감소시킨다. 부가적으로, PCB들(850a, 850b) 사이의 반도체 디바이스 스페이서들(100)의 개재는 PCB들(850a, 850b)의 서로에 대한 적절하고 쉬운 배치를 보장하여서, PCB들(850a, 850b) 사이의 콘택들 및 홀들의 적절한 정렬을 가능하게 할 수 있다. 더욱이, 인접한 PCB들(850a, 850b) 사이의 반도체 디바이스 스페이서들(100)의 개재는 PCB들(850a, 850b)의 과열 및 연소 위험을 감소시키는데, 그 이유는 물리적 공간(820)의 조성(facilitation)이 PCB들(850a, 850b) 사이에 갇힌 열의 양을 감소시키기 때문이다. 2 개의 PCB들(850a, 850b)만이 도 8에 도시되지만, 반도체 디바이스 스페이서들(100)이 2 개 이상의 PCB들을 병렬로 적층하고 상호연결하기 위해 사용될 수 있다는 것이 고려된다.
[0075] PCB들(850a, 850b)은 임의의 적절한 유전체 재료로 형성된다. 예컨대, PCB들(850a, 850b)은 유리 섬유 강화 에폭시 수지(예컨대, FR-1, FR-2, FR-4, 무-할로겐 FR-4, 높은 Tg FR-4 및 FR-5)로 형성된다. 유전체 재료들의 다른 적절한 예들은 수지 구리-피복(RCC), 폴리이미드, 폴리테트라플루오로에틸렌(PTFE), CEM-3 등을 포함한다. PCB들(850a, 850b)은 단면 또는 양면 회로 보드들일 수 있다. 일부 실시예들에서, PCB들(850a, 850b) 중 적어도 하나는, 상부에 형성된 전기 분배 층(870)을 포함하고, 이러한 전기 분배 층(870)은 반도체 디바이스 스페이서들(100)의 인터커넥션들(104)과 전도성으로 연결된다. 예컨대, 도 8에 도시된 바와 같이, PCB들(850a, 850b) 둘 모두는, 각각, 상부에 그리고 물리적 공간(820)에 인접하게 형성된 전기 분배 층들(870a, 870b)을 포함한다. 전기 분배 층들(870a, 870b)은 구리, 텅스텐, 알루미늄, 은, 금 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 임의의 적절한 전도성 재료로 형성된다. 각각의 전기 분배 층(870a, 870b)은 약 40 ㎛ 내지 약 100 ㎛의 두께, 이를테면, 약 60 ㎛ 내지 약 80 ㎛의 두께를 갖는다. 예컨대, 각각의 전기 분배 층(870a, 870b)은 약 70 ㎛의 두께를 갖는다. 전기 분배 층들(870a, 870b)은 서로에 대해 유사한 또는 상이한 두께들을 가질 수 있다. 더욱이, 2 개의 전기 분배 층들(870a, 870b)이 도시되지만, 각각의 PCB(850a, 850b)는 그 표면들 상에 형성된 더 많거나 또는 더 적은 전기 분배 층들을 가질 수 있다. 다른 실시예들에서, PCB들(850a, 850b)은 반도체 디바이스 스페이서들(100)을 통한 인터커넥션을 위한 전도성 패드들 또는 다른 적절한 전기 콘택들을 포함한다.
[0076] PCB들(850a, 850b)은 PCB들(850a, 850b)의 전기 콘택들(예컨대, 전기 분배 층들(870a, 870b))과 반도체 디바이스 스페이서들(100)의 인터커넥션들(104) 사이에 배치된 하나 이상의 솔더 범프들(840)에 의해 반도체 디바이스 스페이서들(100)에 전도성으로 커플링된다. 일 실시예에서, 솔더 범프들(840)은 인터커넥션들(104) 및/또는 전기 분배 층들(870a, 870b)의 재료와 실질적으로 유사한 재료로 형성된다. 예컨대, 솔더 범프들(840)은 구리, 텅스텐, 알루미늄, 은, 금 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 전도성 재료로 형성된다. 일반적으로, 솔더 범프들(840)은 약 50 ㎛ 미만의 높이(B), 이를테면, 약 5 ㎛ 내지 약 45 ㎛의 높이(B), 이를테면, 약 10 ㎛ 내지 약 30 ㎛의 높이(B)를 갖는다. 예컨대, 솔더 범프들(840)은 약 20 ㎛의 높이(B)를 갖는다. 모두 합쳐, 솔더 범프들(840)과 반도체 디바이스 스페이서들(100)은 약 95 ㎛ 내지 약 5040 ㎛의 높이(S)를 갖는 물리적 공간(820)을 생성한다. 일반적으로, 물리적 공간(820)은 반도체 디바이스 스페이서들(100)의 프레임(102)의 두께와 실질적으로 유사한 높이(S)를 갖는다.
[0077] 일 실시예에서, 솔더 범프들(840)은 C4 솔더 범프들을 포함한다. 추가적인 실시예에서, 솔더 범프들(840)은 C2(솔더 캡을 갖는 Cu-기둥) 솔더 범프들을 포함한다. C2 솔더 범프들의 활용은 PCB 어셈블리(800)에 대해 더 작은 피치 길이들 및 개선된 열적 및/또는 전기적 특성들을 가능하게 할 수 있다. 솔더 범프들(840)은 ECD(electrochemical deposition) 전기도금 및 금속 확산 접합(예컨대, 금 대 금으로)을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 범핑 프로세스들에 의해 형성된다.
[0078] 일 실시예에서, 반도체 디바이스 스페이서들(100)과 PBC들(850a, 850b) 사이의 공동들은 내부에 배치된 솔더 범프들(840)의 신뢰성을 향상시키기 위해 캡슐화 재료(848)로 충전된다. 캡슐화 재료(848)는 임의의 적절한 타입의 캡슐화재(encapsulant) 또는 언더필(underfill)이며, 솔더 범프들(840)을 실질적으로 둘러싼다. 일 예에서, 캡슐화 재료(848)는 사전-조립 언더필 재료, 이를테면, NUF(no-flow underfill) 재료, NCP(nonconductive paste) 재료 및 NCF(nonconductive film) 재료를 포함한다. 일 예에서, 캡슐화 재료(848)는 사후-조립 언더필 재료, 이를테면, CUF(capillary underfill) 재료 및 MUF(molded underfill) 재료를 포함한다. 일 실시예에서, 캡슐화 재료(848)는 저-팽창-충전제-함유 수지, 이를테면, SiO2, AlN, Al2O3, SiC, Si3N4, Sr2Ce2Ti5O16, ZrSiO4, CaSiO3, BeO, CeO2, BN, CaCu3Ti4O12, MgO, TiO2, ZnO 등으로 충전된(예컨대, 이들을 함유하는) 에폭시 수지를 포함한다.
[0079] 도 9에 도시된 다른 예시적인 실시예에서, 반도체 디바이스 스페이서들(100)은 PCB 어셈블리(900)에서 활용된다. PCB 어셈블리(900)는 PCB 어셈블리(800)와 실질적으로 유사하지만, 위에서 설명된 PCB들(850a, 850b) 중 하나 대신에 기판(950)을 포함한다. 따라서, 반도체 디바이스 스페이서들(100)은, 단일 PCB(850)를 기판(950)과 상호연결하고 적층하기 위해 활용될 수 있다. 단일 PCB(850) 및 단일 기판(950)만이 도 9에 도시되지만, 반도체 디바이스 스페이서들(100)은 임의의 수량 및 조합의 PCB들(850) 및/또는 기판들(950)을 병렬로 적층하고 상호연결하기 위해 활용될 수 있다는 것이 고려된다. 일부 실시예들에서, PCB(850)를 포함하지 않고, 2 개 이상의 기판들(950)이 적층되고 상호연결될 수 있다.
[0080] 기판(950)은 전자 디바이스들과 함께 사용하기 위한 임의의 적절한 타입의 기판이다. 일 실시예에서, 기판(950)은 반도체 패키지, 인터포저, 중간 브리징 커넥터, PCB 스페이서, 칩 캐리어 등에 대한 코어 구조로서 기능하도록 구성된다. 따라서, 기판(950)은 Ⅲ-V 화합물 반도체 재료, 실리콘, 결정질 실리콘(예컨대, Si<100> 또는 Si<111>), 실리콘 옥사이드, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 실리콘, 도핑된 또는 도핑되지 않은 폴리실리콘, 실리콘 나이트라이드, 석영, 유리 재료(예컨대, 보로실리케이트 유리), 사파이어, 알루미나 및/또는 세라믹 재료을 포함(그러나, 이에 제한되지 않음)하는 임의의 적절한 기판 재료로 형성된다. 일 실시예에서, 기판(950)은 단결정 p-타입 또는 n-타입 실리콘 기판이다. 일 실시예에서, 기판(950)은 다결정 p-타입 또는 n-타입 실리콘 기판이다. 다른 실시예에서, 기판(950)은 p-타입 또는 n-타입 실리콘 솔라 기판이다.
[0081] 추가적인 실시예들에서, 기판(950)은 기판(950)의 원하는 표면들 상에 형성된 선택적인 패시베이팅 층(905), 이를테면, 옥사이드 패시베이팅 층(905)을 더 포함한다. 예컨대, 기판(950)은 기판(950)의 실질적으로 모든 표면들 상에 형성된 실리콘 옥사이드 패시베이팅 층(905)을 포함할 수 있고, 이에 따라 패시베이팅 층(905)은 기판(950)을 실질적으로 둘러싼다. 패시베이팅 층(905)은 부식 및 다른 형태들의 손상에 대비하여 기판(950)에 대한 보호 외부 장벽을 제공한다. 일부 예들에서, 패시베이팅 층(905)은 약 100 nm 내지 약 3 ㎛의 두께, 이를테면, 약 200 nm 내지 약 2.5 ㎛의 두께를 갖는다. 일 예에서, 패시베이팅 층(905)은 약 300 nm 내지 약 2 ㎛의 두께, 이를테면, 약 1.5 ㎛의 두께를 갖는다.
[0082] 추가로, 기판(950)은 다각형 또는 원형 형상을 가질 수 있다. 예컨대, 기판(950)은, 챔퍼처리된 에지(chamfered edge)들이 있든 없든, 약 140 mm 내지 약 180 mm의 측면 치수들을 갖는 실질적으로 정사각형의 실리콘 기판을 포함한다. 다른 예에서, 기판(950)은 약 20 mm 내지 약 700 mm, 이를테면, 약 100 mm 내지 약 500 mm, 예컨대, 약 300 mm의 직경을 갖는 원형 실리콘 함유 웨이퍼를 포함한다. 달리 언급되지 않는 한, 본원에서 설명되는 실시예들 및 예들은 약 50 ㎛ 내지 약 1000 ㎛의 두께, 이를테면, 약 90 ㎛ 내지 약 780 ㎛의 두께를 갖는 기판들(950)에 대해 수행된다. 예컨대, 기판(950)은 약 100 ㎛ 내지 약 300 ㎛의 두께, 이를테면, 약 110 ㎛ 내지 약 200 ㎛의 두께를 갖는다.
[0083] 일부 실시예들에서, 기판(950)은 패터닝된 기판이며, 내부에 형성된 하나 이상의 비아들(903) ―하나 이상의 비아들(903)은, 전도성 전기 인터커넥션들(904)이 기판(950)을 통해 라우팅되는 것을 가능하게 하기 위한 것임― 을 포함한다. 도 9에 도시된 바와 같이, 비아들(903)은, 기판(950)을 관통하는 단일의 격리된 비아들(903)로서 형성되거나 또는 하나 이상의 그룹핑들 또는 어레이들로 형성된다. 일 실시예에서, 각각의 비아(903) 사이의 최소 피치는 약 1000 ㎛ 미만, 이를테면, 약 25 ㎛ 내지 약 200 ㎛이다. 예컨대, 비아들(903) 사이의 피치는 약 40 ㎛ 내지 약 150 ㎛이다.
[0084] 일반적으로, 하나 이상의 비아들(903)은 형상이 실질적으로 원통형이다. 그러나, 비아들(903)에 대한 다른 적절한 형태들이 또한 고려된다. 일 실시예에서, 비아들(903), 그리고 이에 따라, 비아들(903) 내부에 형성된 임의의 인터커넥션들(904)은, 약 500 ㎛ 미만의 직경, 이를테면, 약 250 ㎛ 미만의 직경을 갖는다. 예컨대, 비아들(903) 및/또는 인터커넥션들(904)은 약 25 ㎛ 내지 약 100 ㎛의 직경, 이를테면, 약 30 ㎛ 내지 약 60 ㎛의 직경을 갖는다. 일 실시예에서, 비아들(903) 및/또는 인터커넥션들(904)은 약 40 ㎛의 직경을 갖는다.
[0085] 일 실시예에서, 비아들(903) 및/또는 인터커넥션들(904)은 기판(950)의 전체 두께를 통해 형성된다. 예컨대, 비아들(903) 및/또는 인터커넥션들(904)은 약 50 ㎛ 내지 약 1000 ㎛의 기판(950)의 총 두께에 대응하는 길이방향의 길이, 이를테면, 약 200 ㎛ 내지 약 800 ㎛의 길이방향 길이를 갖는다. 일 예에서, 비아들(903) 및/또는 인터커넥션들(904)은 약 400 ㎛ 내지 약 600 ㎛의 길이방향 길이, 이를테면, 약 500 ㎛의 길이방향 길이를 갖는다. 다른 실시예에서, 비아들(903) 및/또는 전기 인터커넥션들(904)은 기판(950)의 두께의 일부분을 통해서만 형성된다. 추가적인 실시예들에서, 도 9에 도시된 바와 같이, 인터커넥션들(904)은 기판(950)의 하나 이상의 표면들로부터 돌출된다. 인터커넥션들(104)과 유사하게, 인터커넥션들(904)은 마이크로전자 디바이스들, 집적 회로들, 회로 보드들 등의 분야에서 사용되는 임의의 전도성 재료들로 형성된다. 예컨대, 인터커넥션들(904)은 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 금속성 재료로 형성된다.
[0086] 일부 실시예들에서, 기판(950)은, 기판(950)의 원하는 표면들 ―이러한 기판(950)의 원하는 표면들 상에, 인터커넥션들(904)이 형성됨― 위에 형성된 접착 층(912) 및/또는 시드 층(914)을 더 포함한다. 예컨대, 접착 층(912) 및/또는 시드 층(914)은 비아들(903)의 측벽들(913) 상에 형성된다. 일반적으로, 접착 층(912) 및/또는 시드 층(914)은 접착 층들(112, 512) 및 시드 층들(114, 514)과 재료 및 형태가 실질적으로 유사하다. 일부 실시예들에서, 접착 층(912) 및/또는 시드 층(914)은 비아들(903)의 측벽들(913) 위에 형성되는 패시베이팅 층(905) 위에 형성된다.
[0087] 일부 실시예들에서, 기판(950)은 기판(950)의 원하는 표면들 상에 배치된 하나 이상의 선택적인 전기 분배 층들(970)을 더 포함한다. 도 9에서, 전기 분배 층(970)은 선택적인 전기 분배 층(870)에 대향하는, 물리적 공간(820)에 인접한 표면 상에 배치되고, 인터커넥션들(904)과 접촉한다. 전기 분배 층(970)은 구리, 텅스텐, 알루미늄, 은, 금 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 임의의 적절한 전도성 재료로 형성된다. 추가적인 실시예들에서, 기판(950)은 반도체 디바이스 스페이서들(100)을 통한 PCB(850)와의 인터커넥션을 위해 전도성 패드들 또는 다른 적절한 전기 콘택들을 포함할 수 있다.
[0088] 도 10에 도시된 다른 예시적인 실시예에서, 반도체 디바이스 스페이서들(100)은 PCB 어셈블리(1000)에서 활용된다. PCB 어셈블리(1000)는 PCB 어셈블리(900)와 실질적으로 유사하지만, 위에서 설명된 기판(950) 대신에 반도체 코어 어셈블리(1050)를 포함한다. 따라서, 반도체 디바이스 스페이서들(100)은, 단일 PCB(850)를 반도체 코어 어셈블리(1050)와 상호연결하고 적층하기 위해 활용될 수 있다. 단일 PCB(850) 및 단일 반도체 코어 어셈블리(1050)만이 도 10에 도시되지만, 반도체 디바이스 스페이서들(100)은 임의의 수량 및 조합의 PCB들(850) 및/또는 반도체 코어 어셈블리들(1050)을 병렬로 적층하고 상호연결하기 위해 활용될 수 있다는 것이 고려된다. 일부 실시예들에서, PCB(850)를 포함하지 않고, 2 개 이상의 반도체 코어 어셈블리들(1050)이 적층되고 상호연결될 수 있다.
[0089] 반도체 코어 어셈블리(1050)는 반도체 패키지들의 구조적 지지 및 전기 인터커넥션에 활용될 수 있다. 다른 예들에서, 반도체 코어 어셈블리(1050)는 칩 또는 그래픽 카드와 같은 표면-장착 디바이스를 위한 캐리어 구조로서 활용될 수 있다. 반도체 코어 어셈블리(1050)는 일반적으로, 코어 구조(1002), 선택적인 패시베이팅 층(1005) 및 절연 층(1016)을 포함한다.
[0090] 일 실시예에서, 코어 구조(1002)는 임의의 적절한 기판 재료로 형성된 패터닝된(예컨대, 구조화된) 기판을 포함한다. 예컨대, 코어 구조(1002)는 기판(950)과 관련하여 위에서 설명된 재료들 중 임의의 재료로 형성된 기판을 포함한다. 추가로, 코어 구조(1002)를 형성하기 위해 활용되는 기판은 다각형 또는 원형 형상을 가질 수 있다. 예컨대, 코어 구조(1002)는, 챔퍼처리된 에지들이 있든 없든, 약 120 mm 내지 약 180 mm의 측면 치수들을 갖는 실질적으로 정사각형의 실리콘 기판을 포함한다. 다른 예에서, 코어 구조(1002)는 약 20 mm 내지 약 700 mm, 이를테면, 약 100 mm 내지 약 50 mm, 예컨대, 약 300 mm의 직경을 갖는 원형 실리콘-함유 웨이퍼를 포함한다. 달리 언급되지 않는 한, 본원에서 설명되는 실시예들 및 예들은 약 50 ㎛ 내지 약 1000 ㎛의 두께, 이를테면, 약 90 ㎛ 내지 약 780 ㎛의 두께를 갖는 기판들에 대해 수행된다. 예컨대, 코어 구조(1002)에 활용되는 기판은 약 100 ㎛ 내지 약 300 ㎛의 두께, 이를테면, 약 110 ㎛ 내지 약 200 ㎛의 두께를 갖는다.
[0091] 기판(950)과 유사하게, 코어 구조(1002)는 내부에 형성된 하나 이상의 코어 비아들(1003) ―하나 이상의 코어 비아들(1003)은, 전도성 전기 인터커넥션들이 코어 구조(1002)를 통해 라우팅되는 것을 가능하게 하기 위한 것임― 을 더 포함한다. 코어 비아들(1003)은, 코어 구조(1002)를 관통하는 단일의 격리된 코어 비아들(1003)로서 형성되거나 또는 하나 이상의 그룹핑들 또는 어레이들로 형성된다. 일 실시예에서, 각각의 코어 비아(1003) 사이의 최소 피치는 약 1000 ㎛ 미만, 이를테면, 약 25 ㎛ 내지 약 200 ㎛이다. 예컨대, 피치는 약 40 ㎛ 내지 약 150 ㎛이다. 일 실시예에서, 하나 이상의 코어 비아들(1003)은 약 500 ㎛ 미만의 직경, 이를테면, 약 250 ㎛ 미만의 직경을 갖는다. 예컨대, 코어 비아들(1003)은 약 25 ㎛ 내지 약 100 ㎛의 직경, 이를테면, 약 30 ㎛ 내지 약 60 ㎛의 직경을 갖는다. 일 실시예에서, 코어 비아들(1003)은 약 40 ㎛의 직경을 갖는다.
[0092] 선택적인 패시베이팅 층(1005)은 패시베이팅 층(905)과 유사하고, 코어 비아들(1003)의 하나 이상의 측벽들(1013)을 포함하여, 코어 구조(1002)의 하나 이상의 표면들 상에 형성된다. 일 실시예에서, 패시베이팅 층(1005)이 코어 구조(1002)의 실질적으로 모든 외부 표면들 상에 형성되어서, 패시베이팅 층(1005)은 코어 구조(1002)를 실질적으로 둘러싼다. 일 실시예에서, 패시베이팅 층(1005)은 옥사이드 필름 또는 층, 이를테면, 열 옥사이드 층으로 형성된다. 예컨대, 패시베이팅 층(1005)은 실리콘 옥사이드 층일 수 있다. 일부 예들에서, 패시베이팅 층(1005)은 약 100 nm 내지 약 3 ㎛의 두께, 이를테면, 약 200 nm 내지 약 2.5 ㎛의 두께를 갖는다. 일 예에서, 패시베이팅 층(1005)은 약 300 nm 내지 약 2 ㎛의 두께, 이를테면, 약 1.5 ㎛의 두께를 갖는다.
[0093] 절연 층(1016)은 패시베이팅 층(1005) 또는 코어 구조(1002)의 하나 이상의 표면들 상에 형성되고, 패시베이팅 층(1005) 및/또는 코어 구조(1002)를 실질적으로 감싼다. 따라서, 절연 층(1016)은 코어 비아들(1003)로 연장되고, 코어 비아들(1003)의 측벽들(1013) 상에 형성된 패시베이팅 층(1005)을 코팅하거나 또는 코어 구조(1002)를 직접 코팅한다. 일 실시예에서, 절연 층(1016)은, 패시베이팅 층(1005) 또는 코어 구조(1002)의 외부 표면으로부터 절연 층(1016)의 인접한 외부 표면까지 약 50 ㎛ 미만의 두께, 이를테면, 약 20 ㎛ 미만의 두께를 갖는다. 예컨대, 절연 층(1016)은 약 5 ㎛ 내지 약 10 ㎛의 두께를 갖는다.
[0094] 일 실시예에서, 절연 층(1016)은 반도체 디바이스 스페이서들(100)의 프레임(102)과 유사한 폴리머-기반 유전체 재료들로 형성된다. 예컨대, 절연 층(1016)은 유동성 빌드-업 재료로 형성된다. 이에 따라서, 이하에서 "절연 층"으로 지칭되지만, 절연 층(1016)은 또한, 유전체 층으로서 설명될 수 있다. 추가적인 실시예에서, 절연 층(1016)은 실리카(SiO2) 입자들과 같은 세라믹 충전제를 갖는 에폭시 수지 재료로 형성된다. 절연 층(1016)을 형성하기 위해 활용될 수 있는 세라믹 충전제들의 다른 예들은 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 실리콘 카바이드(SiC), 실리콘 나이트라이드(Si3N4), Sr2Ce2Ti5O16, 지르코늄 실리케이트(ZrSiO4), 규회석(CaSiO3), 베릴륨 옥사이드(BeO), 세륨 디옥사이드(CeO2), 보론 나이트라이드(BN), 칼슘 구리 티타늄 옥사이드(CaCu3Ti4O12), 마그네슘 옥사이드(MgO), 티타늄 디옥사이드(TiO2), 아연 옥사이드(ZnO) 등을 포함한다. 일부 예들에서, 절연 층(1016)을 형성하기 위해 활용되는 세라믹 충전제들은 직경이 약 40 nm 내지 약 1.5 ㎛, 이를테면, 약 80 nm 내지 약 1 ㎛ 범위에 있는 입자들을 갖는다. 예컨대, 세라믹 충전제들은 약 200 nm 내지 약 800 nm, 이를테면, 약 300 nm 내지 약 600 nm의 직경을 갖는 입자들을 갖는다. 일부 실시예들에서, 세라믹 충전제들은, 코어 구조(1002)에서 인접한 코어 비아들(1003)의 폭 또는 직경의 약 10% 미만의 직경, 이를테면, 코어 비아들(1003)의 폭 또는 직경의 약 5% 미만의 직경을 갖는 입자들을 포함한다.
[0095] 하나 이상의 어셈블리 관통 비아(through-assembly via)들(1023)이 절연 층(1016)을 관통해 형성되며, 여기서, 절연 층(1016)은, 전기 인터커넥션들(1004)이 절연 층(1016)을 통해 라우팅되는 것을 가능하게 하기 위해 코어 비아들(1003)로 연장된다. 예컨대, 어셈블리 관통 비아들(1023)은, 내부에 절연 층(1016)이 배치되어 있는 코어 비아들(1003) 내에서 중심에 형성된다. 이에 따라서, 절연 층(1016)은 어셈블리 관통 비아들(1023)의 하나 이상의 측벽들을 형성하고, 여기서, 어셈블리 관통 비아들(1023)은 코어 비아들(1003)의 직경 미만의 직경을 갖는다. 일 실시예에서, 어셈블리 관통 비아들(1023)은 약 100 ㎛ 미만, 이를테면, 약 75 ㎛ 미만의 직경을 갖는다. 예컨대, 어셈블리 관통 비아들(1023)은 약 50 ㎛ 미만, 이를테면, 약 35 ㎛ 미만의 직경을 갖는다. 일 실시예에서, 어셈블리 관통 비아들(1023)은 약 25 ㎛ 내지 약 50 ㎛의 직경, 이를테면, 약 35 ㎛ 내지 약 40 ㎛의 직경을 갖는다.
[0096] 일 실시예에서, 인터커넥션들(1004), 그리고 이에 따라, 어셈블리 관통 비아들(1023) 및 코어 비아들(1003)은, 반도체 코어 어셈블리(1050)의 전체 두께를 통해 형성된다. 예컨대, 인터커넥션들(1004) 및/또는 어셈블리 관통 비아들(1023) 및/또는 코어 비아들(1003)은, 약 50 ㎛ 내지 약 1000 ㎛의 반도체 코어 어셈블리(1050)의 총 두께에 대응하는 길이방향의 길이, 이를테면, 약 200 ㎛ 내지 약 800 ㎛의 길이방향 길이를 갖는다. 일 예에서, 인터커넥션들(1004) 및/또는 어셈블리 관통 비아들(1023) 및/또는 코어 비아들(1003)은, 약 400 ㎛ 내지 약 600 ㎛의 길이방향 길이, 이를테면, 약 500 ㎛의 길이방향 길이를 갖는다. 다른 실시예에서, 인터커넥션들(1004) 및/또는 어셈블리 관통 비아들(1023) 및/또는 코어 비아들(1003)은, 반도체 코어 어셈블리(1050)의 두께의 일부분을 통해서만 형성된다. 추가적인 실시예들에서, 도 10에 도시된 바와 같이, 인터커넥션들(1004)은 반도체 코어 어셈블리(1050)의 하나 이상의 표면들로부터 돌출된다. 위에서 설명된 인터커넥션들과 유사하게, 인터커넥션들(1004)은 집적 회로들, 회로 보드들, 칩 캐리어들 등의 분야에서 사용되는 임의의 전도성 재료들로 형성된다. 예컨대, 전기 인터커넥션들(1004)은 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 금속성 재료로 형성된다.
[0097] 일부 실시예들에서, 반도체 코어 어셈블리(1050)는, 절연 층(1016)의 원하는 표면들 ―이러한 절연 층(1016)의 원하는 표면들 상에, 인터커넥션들(1004)이 형성됨― 위에 형성된 접착 층(1012) 및/또는 시드 층(1014)을 더 포함한다. 예컨대, 접착 층(1012) 및/또는 시드 층(1014)은 어셈블리 관통 비아들(1003)의 측벽들 상에 형성된다. 일반적으로, 접착 층(1012) 및/또는 시드 층(1014)은 접착 층들(112, 512) 및 시드 층들(114, 514)과 재료 및 형태가 실질적으로 유사하다.
[0098] 일부 실시예들에서, 반도체 코어 어셈블리(1050)는 반도체 코어 어셈블리(1050)의 원하는 표면들 상에 배치된 하나 이상의 선택적인 전기 분배 층들(1070)을 더 포함한다. 도 10에서, 전기 분배 층(1070)은 선택적인 전기 분배 층(870)에 대향하는, 물리적 공간(820)에 인접한 표면 상에 배치되고, 인터커넥션들(1004) 및 솔더 범프들(840)과 접촉한다. 전기 분배 층(1070)은 구리, 텅스텐, 알루미늄, 은, 금 또는 임의의 다른 적절한 재료들 또는 이들의 조합들과 같은 임의의 적절한 전도성 재료로 형성된다. 추가적인 실시예들에서, 반도체 코어 어셈블리(1050)는 반도체 디바이스 스페이서들(100)을 통한 PCB(850)와의 인터커넥션을 위해 전도성 패드들 또는 다른 적절한 전기 콘택들을 포함할 수 있다.
[0099] 도 11a-도 11e는, 위의 도 8-도 10의 설명들에 따라 PCB(850)와 같은 적어도 단일 디바이스에 커플링될 때 반도체 디바이스 스페이서들(100)의 가능한 어레인지먼트들의 평면도들을 개략적으로 예시한다. 일반적으로, 반도체 디바이스 스페이서들(100)은 임의의 적절한 수량 및 어레인지먼트로 인접한 PCB들 또는 다른 디바이스들 사이에 배치될 수 있다. 도 11a에 도시된 바와 같이, 2 개의 반도체 디바이스 스페이서들(100)이 PCB(850)의 대향하는 단부들의 에지들을 따라 PCB(850)의 최상부 표면 상에 배치된다. 도 11b는 PCB(850)의 최상부 표면의 3 개의 에지들을 따라 배치된 3 개의 반도체 디바이스 스페이서들(100)을 예시하고, 도 11c는 PCB(850)의 최상부 표면의 4 개의 에지들 모두를 따라 배치된 4 개의 반도체 디바이스 스페이서들(100)을 예시한다. 대안적인 예에서, 도 11d는, PCB(850)의 최상부 표면을 따라 중간에(medially) 배치되고 PCB(850)의 하나의 에지로부터 대향하는 에지로 연장되는 단일 반도체 디바이스 스페이서(100)를 예시한다.
[0100] 도 11a-도 11d는 하나 이상의 반도체 디바이스 스페이서들(100)이 인접한 디바이스의 하나 이상의 에지들(예컨대, 측면들)의 길이에 걸쳐 있는 측면 치수를 갖는 예시적인 어레인지먼트들을 도시한다. 도 11e는 하나 이상의 반도체 디바이스 스페이서들(100)이 인접한 디바이스의 측면들의 길이들 미만의 치수들을 갖는 대안적인 예시적인 어레인지먼트를 도시한다. 도 11e에 도시된 바와 같이, 2 개의 반도체 디바이스 스페이서들(100)은 PCB(850)의 최상부 표면을 따라 중간에 배치되고, 각각의 반도체 디바이스 스페이서(100)는 PCB(850)의 측면들의 길이들보다 실질적으로 작은 측면 치수들을 갖는다. 일부 실시예들에서, PCB(850)의 면적에 대한 반도체 디바이스 스페이서들(100)의 면적의 비는 약 0.01 내지 약 0.99, 이를테면, 약 0.05 내지 약 0.95이다. 예컨대, PCB(850)의 면적에 대한 반도체 디바이스 스페이서들(100)의 면적의 비는 약 0.1 내지 약 0.9, 이를테면, 약 0.15 내지 약 0.85이다.
[0101] 위에서 도시된 실시예들에서의 반도체 디바이스 스페이서들(100)의 활용은, 종래의 적층식 패키지, PCB 및 칩 캐리어 구조들에서 활용되는 스페이서들보다 다수의 장점들을 제공한다. 그러한 이점들은 적층식 디바이스 아키텍처들의 개선된 전기 성능 및 신뢰성을 위한 개선된 열 관리를 포함한다. 이들 스페이서들의 개선된 열전도율 뿐만 아니라 이들 스페이서들의 내부에 미세 피처들을 패터닝하는 능력은 추가로, AI(artificial intelligence) 및 HPC(high performance computing)의 끊임없이 증가하는 대역폭 및 전력 효율 요구들을 충족시키기 위해 더 큰 I/O 스케일링으로 얇은 폼 팩터(thin-form-factor) 구조들을 가능하게 한다. 부가적으로, 본원에서 설명되는 반도체 디바이스 스페이서들을 위한 제조 방법들은, 종래의 스페이서 및 적층 기술들과 비교할 때 상대적으로 낮은 제조 비용들로 3D 통합을 위한 고성능 및 유연성을 제공한다.
[0102] 전술된 내용이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본적인 범위를 벗어나지 않고, 본 개시내용의 다른 그리고 추가적인 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (20)

  1. 반도체 디바이스 스페이서로서,
    제1 표면을 갖는 프레임 ―상기 제1 표면은 제2 표면에 대향하고, 상기 프레임은,
    구형 세라믹 충전제(spherical ceramic filler)들을 갖는 폴리머-기반 유전체 재료를 포함하는 프레임 재료, 및
    상기 제1 표면으로부터 상기 제2 표면으로 상기 프레임을 통해 연장되는 개구를 정의하는 비아 표면을 포함하고, 약 10 ㎛ 내지 약 150 ㎛의 직경을 갖는 비아를 더 포함함―; 및
    상기 비아 내에 배치된 전기 인터커넥션
    을 포함하고,
    상기 전기 인터커넥션은 상기 비아 표면 상에 배치되는,
    반도체 디바이스 스페이서.
  2. 제1 항에 있어서,
    상기 세라믹 충전제들은 약 0.6 ㎛의 최대 직경을 갖는 실리카 입자들을 포함하는,
    반도체 디바이스 스페이서.
  3. 제2 항에 있어서,
    상기 실리카 입자들의 패킹 밀도가 약 0.5 내지 약 0.95인,
    반도체 디바이스 스페이서.
  4. 제1 항에 있어서,
    상기 프레임은 약 400 ㎛ 내지 약 1600 ㎛의 두께를 갖는,
    반도체 디바이스 스페이서.
  5. 제1 항에 있어서,
    상기 비아는 제1 직경으로부터 제2 직경으로 테이퍼진(tapered),
    반도체 디바이스 스페이서.
  6. 제5 항에 있어서,
    상기 제1 직경은 약 10 ㎛ 내지 약 100 ㎛이고, 상기 제2 직경은 약 10 ㎛ 내지 약 150 ㎛인,
    반도체 디바이스 스페이서.
  7. 제1 항에 있어서,
    상기 제1 표면으로부터 상기 제2 표면으로 상기 프레임을 통해 연장되는 개구들을 정의하는 비아들의 어레이(array)를 더 포함하는,
    반도체 디바이스 스페이서.
  8. 제7 항에 있어서,
    상기 비아들의 어레이의 각각의 비아 사이의 피치가 약 150 ㎛ 내지 약 600 ㎛인,
    반도체 디바이스 스페이서.
  9. 반도체 디바이스 어셈블리로서,
    제1 PCB(printed circuit board) ―상기 제1 PCB는,
    제1 유리 섬유 강화 에폭시 수지 재료, 및
    상기 제1 유리 섬유 강화 에폭시 수지 재료 상에 형성된 제1 전기 분배 층을 포함함―;
    제2 PCB ―상기 제2 PCB는,
    제2 유리 섬유 강화 에폭시 수지 재료, 및
    상기 제2 유리 섬유 강화 에폭시 수지 재료 상에 형성된 제2 전기 분배 층을 포함함―; 및
    상기 제1 PCB와 상기 제2 PCB 사이의 물리적 공간을 가능하게 하도록 상기 제1 PCB와 상기 제2 PCB 사이에 개재된 디바이스 스페이서
    를 포함하고,
    상기 디바이스 스페이서는,
    제1 표면을 갖는 프레임 ―상기 제1 표면은 제2 표면에 대향하고, 상기 프레임은,
    구형 세라믹 충전제들을 갖는 폴리머-기반 유전체 재료를 포함하는 프레임 재료, 및
    상기 제1 표면으로부터 상기 제2 표면으로 상기 프레임을 통해 연장되는 개구를 정의하는 비아 표면을 포함하고, 약 10 ㎛ 내지 약 150 ㎛의 직경을 갖는 비아를 더 포함함―; 및
    상기 제1 전기 분배 층 및 상기 제2 전기 분배 층의 적어도 일부분 사이에서 연장되는 전도성 경로의 적어도 일부를 형성하도록, 상기 비아 내에서 상기 비아 표면 상에 배치된 전기 인터커넥션
    을 더 포함하는,
    반도체 디바이스 어셈블리.
  10. 제9 항에 있어서,
    상기 세라믹 충전제들은 약 0.6 ㎛의 최대 직경을 갖는 실리카 입자들을 포함하는,
    반도체 디바이스 어셈블리.
  11. 제10 항에 있어서,
    상기 실리카 입자들의 패킹 밀도가 약 0.5 내지 약 0.95인,
    반도체 디바이스 어셈블리.
  12. 제9 항에 있어서,
    상기 프레임은 약 400 ㎛ 내지 약 1600 ㎛의 두께를 갖는,
    반도체 디바이스 어셈블리.
  13. 제12 항에 있어서,
    상기 물리적 공간은 상기 프레임의 두께와 실질적으로 유사한 높이를 갖는,
    반도체 디바이스 어셈블리.
  14. 제9 항에 있어서,
    상기 제1 전기 분배 층 및 상기 제2 전기 분배 층과 상기 전기 인터커넥션을 전도식으로 커플링하는 솔더 범프들을 더 포함하고, 상기 솔더 범프들은 약 50 ㎛의 최대 높이를 갖는,
    반도체 디바이스 어셈블리.
  15. 제14 항에 있어서,
    상기 솔더 범프들을 실질적으로 둘러싸는 캡슐화 재료를 더 포함하는,
    반도체 디바이스 어셈블리.
  16. 제9 항에 있어서,
    상기 제1 PCB 또는 상기 제2 PCB의 표면적에 대한 상기 디바이스 스페이서의 면적의 비(ratio)가 약 0.15 내지 약 0.85인,
    반도체 디바이스 어셈블리.
  17. 반도체 디바이스 어셈블리로서,
    PCB(printed circuit board) ―상기 PCB는,
    제1 유리 섬유 강화 에폭시 수지 재료, 및
    상기 제1 유리 섬유 강화 에폭시 수지 재료 상에 형성된 제1 전기 분배 층을 포함함―;
    실리콘 기판 ―상기 실리콘 기판은,
    1000 ㎛ 미만의 두께를 갖는 실리콘 코어 구조, 및
    상기 실리콘 코어 구조 상에 형성되고, 상기 실리콘 코어 구조를 실질적으로 둘러싸는 제2 전기 분배 층을 포함함―; 및
    상기 PCB와 상기 실리콘 기판 사이의 물리적 공간을 가능하게 하도록 상기 PCB와 상기 실리콘 기판 사이에 개재된 디바이스 스페이서
    를 포함하고,
    상기 디바이스 스페이서는,
    제1 표면을 갖는 프레임 ―상기 제1 표면은 제2 표면에 대향하고, 상기 프레임은 상기 물리적 공간의 높이와 실질적으로 유사한, 약 400 ㎛ 내지 약 1600 ㎛의 두께를 가지며, 상기 프레임은,
    구형 세라믹 충전제들을 갖는 폴리머-기반 유전체 재료를 포함하는 프레임 재료, 및
    상기 제1 표면으로부터 상기 제2 표면으로 상기 프레임을 통해 연장되는 개구를 정의하는 비아 표면을 포함하고, 약 10 ㎛ 내지 약 150 ㎛의 직경을 갖는 비아를 더 포함함―; 및
    상기 제1 전기 분배 층 및 상기 제2 전기 분배 층의 적어도 일부분 사이에서 연장되는 전도성 경로의 적어도 일부를 형성하도록, 상기 비아 내에서 상기 비아 표면 상에 배치된 전기 인터커넥션
    을 더 포함하고,
    상기 PCB 또는 상기 실리콘 기판의 표면적에 대한 상기 디바이스 스페이서의 면적의 비가 약 0.15 내지 약 0.85인,
    반도체 디바이스 어셈블리.
  18. 제17 항에 있어서,
    상기 세라믹 충전제들은 약 0.6 ㎛의 최대 직경을 갖는 실리카 입자들을 포함하는,
    반도체 디바이스 어셈블리.
  19. 제18 항에 있어서,
    상기 실리카 입자들의 패킹 밀도가 약 0.5 내지 약 0.95인,
    반도체 디바이스 어셈블리.
  20. 제17 항에 있어서,
    상기 제1 전기 분배 층 및 상기 제2 전기 분배 층과 상기 전기 인터커넥션을 전도식으로 커플링하는 솔더 범프들, 및 상기 솔더 범프들을 실질적으로 둘러싸는 캡슐화 재료를 더 포함하고, 상기 솔더 범프들은 약 50 ㎛의 최대 높이를 갖는,
    반도체 디바이스 어셈블리.
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