KR20200090841A - 디스플레이용 led 유닛 및 이를 갖는 디스플레이 장치 - Google Patents
디스플레이용 led 유닛 및 이를 갖는 디스플레이 장치 Download PDFInfo
- Publication number
- KR20200090841A KR20200090841A KR1020207017701A KR20207017701A KR20200090841A KR 20200090841 A KR20200090841 A KR 20200090841A KR 1020207017701 A KR1020207017701 A KR 1020207017701A KR 20207017701 A KR20207017701 A KR 20207017701A KR 20200090841 A KR20200090841 A KR 20200090841A
- Authority
- KR
- South Korea
- Prior art keywords
- led
- unit
- stack
- led sub
- light
- Prior art date
Links
- 108010001267 Protein Subunits Proteins 0.000 claims abstract description 61
- 239000004065 semiconductor Substances 0.000 claims description 540
- 239000000758 substrate Substances 0.000 claims description 475
- 239000000463 material Substances 0.000 claims description 229
- 238000000034 method Methods 0.000 claims description 116
- 239000011159 matrix material Substances 0.000 claims description 39
- 239000010980 sapphire Substances 0.000 claims description 22
- 229910052594 sapphire Inorganic materials 0.000 claims description 22
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 19
- 229910002601 GaN Inorganic materials 0.000 claims description 13
- 239000012528 membrane Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 1364
- 239000010408 film Substances 0.000 description 284
- 239000012790 adhesive layer Substances 0.000 description 146
- 229910052751 metal Inorganic materials 0.000 description 111
- 239000002184 metal Substances 0.000 description 111
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 78
- 230000035939 shock Effects 0.000 description 52
- 230000008569 process Effects 0.000 description 46
- 238000004519 manufacturing process Methods 0.000 description 40
- 239000010931 gold Substances 0.000 description 38
- 238000000206 photolithography Methods 0.000 description 28
- -1 various resists Polymers 0.000 description 27
- 238000010586 diagram Methods 0.000 description 25
- 238000000059 patterning Methods 0.000 description 25
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 24
- 239000003990 capacitor Substances 0.000 description 24
- 238000000151 deposition Methods 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 238000001039 wet etching Methods 0.000 description 23
- 229910052581 Si3N4 Inorganic materials 0.000 description 21
- 238000001312 dry etching Methods 0.000 description 21
- 229910052737 gold Inorganic materials 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 230000004888 barrier function Effects 0.000 description 20
- 230000002708 enhancing effect Effects 0.000 description 20
- 229910052709 silver Inorganic materials 0.000 description 20
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 19
- 239000003086 colorant Substances 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 230000035882 stress Effects 0.000 description 19
- 238000005530 etching Methods 0.000 description 18
- 239000011521 glass Substances 0.000 description 18
- 239000004593 Epoxy Substances 0.000 description 17
- 230000001965 increasing effect Effects 0.000 description 17
- 229910052804 chromium Inorganic materials 0.000 description 16
- 229910052759 nickel Inorganic materials 0.000 description 16
- 229910052719 titanium Inorganic materials 0.000 description 16
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 15
- 229910052782 aluminium Inorganic materials 0.000 description 15
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 15
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 14
- 239000000853 adhesive Substances 0.000 description 14
- 230000001070 adhesive effect Effects 0.000 description 14
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 14
- 239000004926 polymethyl methacrylate Substances 0.000 description 14
- 239000004020 conductor Substances 0.000 description 13
- 229910010272 inorganic material Inorganic materials 0.000 description 13
- 239000011147 inorganic material Substances 0.000 description 13
- 229920000620 organic polymer Polymers 0.000 description 13
- 229910003437 indium oxide Inorganic materials 0.000 description 12
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 12
- 239000011368 organic material Substances 0.000 description 12
- 229910045601 alloy Inorganic materials 0.000 description 11
- 239000000956 alloy Substances 0.000 description 11
- 230000000903 blocking effect Effects 0.000 description 11
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 239000000126 substance Substances 0.000 description 11
- 229910001020 Au alloy Inorganic materials 0.000 description 10
- 230000007547 defect Effects 0.000 description 10
- 238000010030 laminating Methods 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 238000002310 reflectometry Methods 0.000 description 10
- 238000003860 storage Methods 0.000 description 10
- 239000004642 Polyimide Substances 0.000 description 9
- 229910004205 SiNX Inorganic materials 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000002131 composite material Substances 0.000 description 9
- 230000002209 hydrophobic effect Effects 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 9
- 150000002739 metals Chemical class 0.000 description 9
- 239000012044 organic layer Substances 0.000 description 9
- 230000000149 penetrating effect Effects 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 9
- 229920001721 polyimide Polymers 0.000 description 9
- 239000002356 single layer Substances 0.000 description 9
- 239000011358 absorbing material Substances 0.000 description 7
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 238000000605 extraction Methods 0.000 description 7
- 238000007667 floating Methods 0.000 description 7
- 238000007373 indentation Methods 0.000 description 7
- 229910052738 indium Inorganic materials 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 7
- 229920000052 poly(p-xylylene) Polymers 0.000 description 7
- 229920000642 polymer Polymers 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- 229910000952 Be alloy Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 6
- 229910001297 Zn alloy Inorganic materials 0.000 description 6
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- ZKATWMILCYLAPD-UHFFFAOYSA-N niobium pentoxide Chemical compound O=[Nb](=O)O[Nb](=O)=O ZKATWMILCYLAPD-UHFFFAOYSA-N 0.000 description 6
- 239000010453 quartz Substances 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910052718 tin Inorganic materials 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000011787 zinc oxide Substances 0.000 description 6
- 229910001215 Te alloy Inorganic materials 0.000 description 5
- 238000003486 chemical etching Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 5
- 239000012811 non-conductive material Substances 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000009832 plasma treatment Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- PFNQVRZLDWYSCW-UHFFFAOYSA-N (fluoren-9-ylideneamino) n-naphthalen-1-ylcarbamate Chemical compound C12=CC=CC=C2C2=CC=CC=C2C1=NOC(=O)NC1=CC=CC2=CC=CC=C12 PFNQVRZLDWYSCW-UHFFFAOYSA-N 0.000 description 4
- 229910017401 Au—Ge Inorganic materials 0.000 description 4
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 229910052593 corundum Inorganic materials 0.000 description 4
- 239000006185 dispersion Substances 0.000 description 4
- 238000002156 mixing Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 238000009751 slip forming Methods 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 229910001845 yogo sapphire Inorganic materials 0.000 description 4
- 229910005540 GaP Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- 238000003892 spreading Methods 0.000 description 3
- 230000007480 spreading Effects 0.000 description 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 3
- 229910001887 tin oxide Inorganic materials 0.000 description 3
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 3
- 229910015369 AuTe Inorganic materials 0.000 description 2
- 229910000927 Ge alloy Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229920001400 block copolymer Polymers 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 235000012489 doughnuts Nutrition 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 238000004020 luminiscence type Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000000053 physical method Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 238000005488 sandblasting Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002745 absorbent Effects 0.000 description 1
- 239000002250 absorbent Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000005661 hydrophobic surface Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
- H01L25/0756—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
- H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
- H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/50—Wavelength conversion elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Led Device Packages (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Led Devices (AREA)
Abstract
디스플레이용 발광 디바이스는, 제1 LED 서브-유닛, 제2 LED 서브-유닛, 제3 LED 서브-유닛, 제1, 제2 및 제3 LED 서브-유닛을 실질적으로 덮는 절연 층, 및 제1, 제2 및 제3 LED 서브-유닛에 전기적으로 연결되는 전극 패드를 포함하고, 제1 LED 서브-유닛이 제2 LED 서브-유닛의 일부 영역 상에 배치되고, 제2 LED 서브-유닛이 제3 LED 서브-유닛의 일부 영역 상에 배치되며, 절연 층은 전극 패드들 사이의 전기적인 연결을 위한 개구부들을 갖고, 공통 전극 패드가 절연 층 내의 개구부들을 통해 제1, 제2 및 제3 LED 서브-유닛에 연결되며, 제1, 제2 및 제3 전극 패드는 개구부들 중 적어도 하나를 통해 제1, 제2 및 제3 LED 서브-유닛에 각각 연결되고, 제1, 제2 및 제3 LED 서브-유닛은 전극 패드들을 사용하여 독립적으로 구동되도록 구성된다.
Description
본 발명의 예시적인 구현예는 일반적으로 발광 적층 구조 및 이를 포함하는 디스플레이 디바이스에 관한 것이고, 특히 디스플레이용 마이크로 발광 다이오드 및 이를 포함하는 디스플레이 장치에 관한 것이다.
최근, 발광 다이오드(LED)를 사용하는 디스플레이 디바이스가 개발되었다. LED를 사용하는 디스플레이 디바이스는 일반적으로, 최종 기판 상에 개별적으로 성장되는 적색(R), 녹색(G) 및 청색(B) LED 구조를 형성함으로써, 형성될 수 있다.
그러나, 디스플레이 디바이스에서 고 해상도 및 풀 색상에 대한 요구를 충족시키는 것 외에, 비교적 간단한 제조 방법으로 제조될 수 있는, 높은 수준의 색 순도 및 색 재현성을 갖는, 디스플레이 디바이스에 대한 요구가 지속적으로 증가하고 있다.
발광 다이오드(LED)는 일반적으로 무기 광원을 지칭하며, 디스플레이 디바이스, 차량용 램프 및 일반 조명과 같은 광범위한 분야에서 사용되어 왔다. LED는 기존 광원보다 수명이 길고 전력 소모가 낮으며 빠르다는 장점이 있기 때문에, 기존 광원을 빠르게 대체하고 있다.
오늘날까지, 통상적인 LED는 디스플레이 디바이스에서 백라이트 소스로서 주로 사용되어 왔다. 그러나, 최근에, 발광 다이오드로부터 직접적으로 이미지를 생성할 수 있는 차세대 디스플레이로서 마이크로 LED가 개발되었다.
디스플레이 디바이스는 일반적으로, 청색, 녹색 및 적색의 혼합 색상을 사용하여 다양한 색상을 방출한다. 디스플레이 디바이스의 각 픽셀은 청색, 녹색 및 적색 서브픽셀을 포함한다. 특정 픽셀의 색상은 이들 서브픽셀의 색상에 기초하여 결정되고, 이미지는 이들 픽셀의 조합에 의해 구현된다.
마이크로 LED 디스플레이에서, 마이크로 LED는 각 서브픽셀에 대응하도록 이차원(2D) 평면 상에 배열되므로, 단일 기판 상에 많은 수의 마이크로 LED의 배열을 필요로 할 수 있다. 그러나, 마이크로 LED는 일반적으로 약 10,000 제곱마이크로미터 이하의 표면적과 같은 작은 폼 팩터를 가지며, 이는 그 작은 폼 팩터로 인해 제조 중 다양한 이슈를 야기할 수 있다. 예를 들어, 작은 폼 팩터로 인해 마이크로 LED를 다루기가 어렵기 때문에, 전형적인 디스플레이 패널에서 요구되는, 수백만 마이크로 LED를 초과할 수 있는, 많은 수의 마이크로 LED를 장착하기가 어렵다.
또한, 서브픽셀이 이차원 평면 상에 배열되기 때문에, 청색, 녹색 및 적색 서브픽셀을 포함하는 하나의 픽셀에 의해 점유되는 면적이 비교적 크다. 이와 같이, 제한된 면적 내에 서브픽셀을 배열하는 것은 각 LED 칩의 면적을 감소시킬 것을 필요로 하며, 이는 순차적으로 발광 면적의 감소로 인해 서브픽셀의 밝기를 저하시킬 수 있다.
본 배경 섹션에 개시된 상기 정보는 단지 본 발명의 개념의 배경을 이해하기 위한 것이며, 그러므로, 선행 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 이를 이용하는 디스플레이는, 단순하고 간단한 제조 방법으로 제조될 수 있는, 적층 발광 구조를 갖는다. 예를 들어, LED 스택의 측면은 소정 경사를 가져서, 광 누출을 방지하기 위해 LED 스택의 측면 상에 배치되는 광학적으로 비투과성인 막의 형성을 용이하게 할 수 있다. 또한, 각 LED 스택이 소정 각도로 테이퍼된 형상을 가질 때, 광학적으로 비투과성인 막의 광 반사 효과가 최대화되거나 실질적으로 증가될 수 있다. 이와 같이, 각 LED 스택의 측면들과 기판의 하나의 표면 사이의 각도들은 서로 동일하거나 다를 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드, 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는, 다수의 픽셀을 개별적으로 실장하는 공정에 대한 필요성을 제거하기 위해 다수의 픽셀이 동시에 제조될 수 있도록 하는 디스플레이용 발광 다이오드 픽셀을 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는, 픽셀 면적을 증가시키지 않으면서 각 서브픽셀의 발광 면적을 증가시킬 수 있는 디스플레이용 발광 디바이스를 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는, LED의 실장과 관련된 공정을 줄일 수 있는 디스플레이용 발광 디바이스를 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는, 높은 신뢰성 및 안정적인 구조를 갖는 디스플레이용 발광 다이오드를 제공한다. 예를 들어, 경사진 측면을 갖는 LED 스택 및 본딩 층을 제공함으로써, LED 스택 및 본딩 층이 수직한 측면을 가질 때와 비교하여, LED 스택과 전기적으로 통신하는 커넥터의 단선 가능성을 감소시키거나 방지할 수 있으며, 그러므로, 픽셀의 신뢰성이 향상될 수 있다. 다른 예로서, 하나 이상의 친수성 재료 층이 사용되어, LED 스택 내에 또는 사이에 제공되는 하나 이상의 본딩 층의 접착력을 개선할 수 있으며, 그에 의해, 박리의 발생을 줄이거나 방지할 수 있다. 또 다른 예로서, 하나 이상의 충격 흡수 층이 LED 스택 내에 사용되어, 박리와 같은 결함의 발생을 줄이거나 방지할 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드, 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는, 패시브 매트릭스 구동 방식 및 액티브 매트릭스 구동 방식 중 하나로 구동될 수 있다.
본 발명의 개념의 부가적인 특징은 이하의 설명에서 제시될 것이며, 부분적으로 이러한 설명으로부터 명백화되거나 또는 본 발명의 개념을 실시하는 것에 의해 학습될 수 있다.
예시적인 실시예에 따른 발광 적층 구조는, 상부 표면 및 하부 표면을 포함하는 기판, 기판 상에 배치되고 서로 다른 파장 대역의 광을 방출하도록 구성되는 다수의 순차적으로 적층되는 에피택셜 서브-유닛으로서, 각 에피택셜 서브-유닛이 인접한 에피택셜 서브-유닛의 발광 영역과 중첩되는 발광 영역을 갖는, 다수의 순차적으로 적층되는 에피택셜 서브-유닛, 및 에피택셜 서브-유닛들의 측면들의 적어도 일부분을 덮는 실질적으로 비투과성인 막을 포함하고, 에피택셜 서브-유닛들의 측면들은 기판의 상부 및 하부 표면 중 하나에 대해 경사진다.
에피택셜 서브-유닛의 측면과 기판의 상부 표면 사이에 형성되는 각도는 약 45 도 내지 약 85 도일 수 있다.
에피택셜 서브-유닛들은 제1, 제2 및 제3의 순차적으로 적층되는 에피택셜 스택을 포함할 수 있다.
제1, 제2 및 제3 에피택셜 스택 중 적어도 하나의 측면은, 기판의 상부 및 하부 표면 중 하나의 표면과, 제1, 제2 및 제3 에피택셜 스택 중 다른 하나의 측면과 기판의 하나의 표면에 의해 형성되는 각도와는 다른, 각도를 형성할 수 있다.
에피택셜 서브-유닛은 기판의 상부 표면 상에 배치될 수 있고, 에피택셜 서브-유닛으로부터의 광은 기판의 상부 표면으로부터 멀어지는 방향으로 방출되도록 구성될 수 있다.
각 에피택셜 서브-유닛은 발광 영역을 둘러싸는 주변 영역을 가질 수 있고, 실질적으로 비투과성인 막은 주변 영역 내에 배치될 수 있다.
에피택셜 서브-유닛들은 기판의 상부 표면 상에 배치될 수 있고, 에피택셜 서브-유닛들로부터의 광은 기판의 하부 표면을 향하는 방향으로 방출되도록 구성될 수 있다.
실질적으로 비투과성인 막은 평면도에서 에피택셜 서브-유닛들과 중첩될 수 있다.
실질적으로 비투과성인 막은 광 반사 막 및 유전체 미러 중 적어도 하나를 포함할 수 있다.
실질적으로 비투과성인 막은 금속을 포함할 수 있다.
에피택셜 서브-유닛들은 서로 독립적으로 구동되도록 구성될 수 있다.
각 에피택셜 서브-유닛으로부터 방출되는 광은 서로 다른 에너지 밴드를 가질 수 있고, 각 에피택셜 서브-유닛으로부터 방출되는 광은 최하부 에피택셜 서브-유닛으로부터 최상부 에피택셜 서브-유닛까지 증가하는 순서로 에너지 밴드를 가질 수 있다.
에피택셜 서브-유닛 중 하나로부터 방출되는 광은 그 위에 배치되는 다른 하나의 에피택셜 서브-유닛을 통해 투과되도록 구성될 수 있다.
에피택셜 서브-유닛 중 적어도 하나는 그 밑에 배치되는 에피택셜 서브-유닛으로부터 방출되는 광의 약 80% 이상을 투과시키도록 구성될 수 있다.
에피택셜 서브-유닛은, 제1 색광을 방출하도록 구성되는 제1 에피택셜 스택, 제1 에피택셜 스택 상에 배치되고 제1 색광과 다른 파장 대역을 갖는 제2 색광을 방출하도록 구성되는 제2 에피택셜 스택, 및 제2 에피택셜 스택 상에 배치되고 제1 및 제2 색광과 다른 파장 대역을 갖는 제3 색광을 방출하도록 구성되는 제3 에피택셜 스택을 포함할 수 있다.
제1, 제2 및 제3 색광은 각각 적색 광, 녹색 광 및 청색 광일 수 있다.
발광 적층 구조는 약 10,000 제곱마이크로미터 미만의 표면적을 갖는 마이크로 발광 다이오드를 포함할 수 있다.
제1 색광은 적색, 녹색 및 청색 광 중 어느 하나일 수 있고, 제2 색광은 적색, 녹색 및 청색 광 중 제1 색광과 다른 어느 하나일 수 있으며, 제3 색광은 적색, 녹색 및 청색 광 중 제1 및 제2 색광과 다른 어느 하나일 수 있다.
제1, 제2 및 제3 에피택셜 스택 중 적어도 하나는 그 상부 표면 상에 형성되는 요철(irregularities)을 가질 수 있다.
디스플레이 디바이스는 다수의 픽셀을 포함할 수 있고, 다수의 픽셀 중 몇몇 이상은 예시적인 실시예들에 따른 발광 적층 구조를 구비한다.
디스플레이 디바이스는 패시브 매트릭스 방식 및 액티브 매트릭스 방식 중 하나로 구동되도록 구성될 수 있다.
예시적인 실시예에 따른 디스플레이용 발광 다이오드(LED) 픽셀은, 제1 LED 서브-유닛, 제1 LED 서브-유닛 상에 배치되는 제2 LED 서브-유닛, 제2 LED 서브-유닛 상에 배치되는 제3 LED 서브-유닛, 제1, 제2 및 제3 LED 서브-유닛의 적어도 하나의 측면 상에 배치되고 LED 서브-유닛 중 적어도 하나에 전기적으로 연결되는 커넥터, 및 LED 서브-유닛의 적어도 하나의 측면으로부터 커넥터를 절연시키기 위한 절연 층을 포함하고, LED 서브-유닛의 적어도 하나의 측면은 제1, 제2 및 제3 LED 서브-유닛 중 하나의 바닥면에 대해 경사지고, 커넥터는 LED 서브-유닛의 경사진 측면 상에 배치된다.
제1 LED 서브-유닛, 제2 LED 서브-유닛 및 제3 LED 서브-유닛은 제1 LED 스택, 제2 LED 스택 및 제3 LED 스택을 각각 포함할 수 있고, 및 제1, 제2 및 제3 LED 스택은 적색 광, 녹색 광 및 청색 광을 각각 방출하도록 구성될 수 있다.
LED 픽셀은 약 10,000 제곱마이크로미터 미만의 표면적을 갖는 마이크로 발광 다이오드를 포함할 수 있다.
제1 LED 서브-유닛은 적색, 녹색 및 청색 광 중 어느 하나를 방출하도록 구성될 수 있고, 제2 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 LED 서브-유닛으로부터 방출되는 광과 다른 하나의 광을 방출하도록 구성될 수 있으며, 제3 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 및 제2 LED 서브-유닛으로부터 방출되는 광과 다른 하나의 광을 방출하도록 구성될 수 있다.
제1 LED 서브-유닛에서 발생되는 광은 제2 및 제3 LED 서브-유닛을 관통하고 LED 픽셀의 외부로 방출되도록 구성될 수 있고, 제2 LED 서브-유닛에서 발생되는 광은 제3 LED 서브-유닛을 관통하고 LED 픽셀의 외부로 방출되도록 구성될 수 있으며, 제2 LED 서브-유닛은 제1 LED 서브-유닛의 일부 영역 상에 배치될 수 있고, 제3 LED 서브-유닛은 제2 LED 서브-유닛의 일부 영역 상에 배치될 수 있다.
제1 LED 서브-유닛에서 발생되는 광은 제2 LED 서브-유닛을 관통하지 않고 LED 픽셀의 외부로 방출되도록 구성될 수 있고, 제2 LED 서브-유닛에서 발생되는 광은 제3 LED 서브-유닛을 관통하지 않고 LED 픽셀의 외부로 방출되도록 구성될 수 있다.
LED 픽셀은 제1 LED 서브-유닛이 그 위에 배치되는 기판을 추가로 포함할 수 있으며, 기판은 GaAs를 포함하고, 제1 LED 서브-유닛은 AlGaInP계 반도체 층을 포함한다.
LED 픽셀은 기판과 제1 LED 서브-유닛 사이에 개재되는 분산 브래그 반사기를 추가로 포함할 수 있고, 분산 브래그 반사기는 반도체 층을 포함한다.
LED 픽셀은 기판을 관통하는 관통-비아를 추가로 포함할 수 있고, 관통-비아는 제1 LED 서브-유닛의 제2 도전형 반도체 층에 전기적으로 연결되는 제1 관통-비아, 제2 LED 서브-유닛의 제2 도전형 반도체 층에 전기적으로 연결되는 제2 관통-비아 및 제3 LED 서브-유닛의 제2 도전형 반도체 층에 전기적으로 연결되는 제3 관통-비아를 포함하며, 커넥터는 제1, 제2 및 제3 관통-비아 중 적어도 하나에 전기적으로 연결된다.
LED 픽셀은 제1 및 제2 LED 서브-유닛 사이에 개재되는 제1 본딩 층 및 제2 및 제3 LED 서브-유닛 사이에 개재되는 제2 본딩 층을 추가로 포함할 수 있으며, 제1 및 제2 본딩 층의 각각은 경사진 측면을 포함하고, 커넥터는 제1 및 제2 본딩 층의 경사진 측면 중 적어도 하나 상에 배치된다.
LED 픽셀은, 제1 및 제2 본딩 층 사이에 개재되며 제2 LED 서브-유닛과 오믹 접촉하는 제1 오믹 전극, 및 제2 및 제3 본딩 층 사이에 개재되고 제3 LED 서브-유닛과 오믹 접촉하는 제2 오믹 전극을 추가로 포함할 수 있다.
제1 LED 서브-유닛의 제1 도전형 반도체 층, 제2 LED 서브-유닛의 제1 도전형 반도체 층 및 제3 LED 서브-유닛의 제1 도전형 반도체 층은 서로 전기적으로 연결될 수 있다.
디스플레이 장치는 회로 기판 및 회로 기판 상에 배열되는 다수의 픽셀을 포함할 수 있고, 픽셀 중 적어도 몇몇은 예시적인 실시예들에 따른 LED 픽셀을 포함한다.
회로 기판은 패시브 회로 또는 액티브 회로를 포함할 수 있고, 제1 내지 제3 LED 서브-유닛은 회로 기판에 전기적으로 연결될 수 있다.
예시적인 실시예에 따른 디스플레이용 발광 디바이스는, 제1 LED 서브-유닛, 제1 LED 서브-유닛 아래에 배치되는 제2 LED 서브-유닛, 제2 LED 서브-유닛 아래에 배치되는 제3 LED 서브-유닛, 제1, 제2 및 제3 LED 서브-유닛을 실질적으로 덮는 절연 층, 및 제1, 제2 및 제3 LED 서브-유닛에 전기적으로 연결되는 전극 패드로서, 공통 전극 패드, 제1 전극 패드, 제2 전극 패드 및 제3 전극 패드를 구비하는 전극 패드를 포함하고, 제1 LED 서브-유닛은 제2 LED 서브-유닛의 일부 영역 상에 배치되고, 제2 LED 서브-유닛은 제3 LED 서브-유닛의 일부 영역 상에 배치되며, 절연 층은 전극 패드들 사이의 전기적인 연결을 위한 개구부들을 갖고, 공통 전극 패드는 절연 층 내의 개구부들을 통해 제1, 제2 및 제3 LED 서브-유닛에 연결되며, 제1, 제2 및 제3 전극 패드는 개구부들 중 적어도 하나를 통해 제1, 제2 및 제3 LED 서브-유닛에 각각 연결되고, 제1, 제2 및 제3 LED 서브-유닛은 전극 패드들을 사용하여 독립적으로 구동되도록 구성된다.
제1 LED 서브-유닛에서 발생되는 광은 제2 LED 서브-유닛 및 제3 LED 서브-유닛을 통해 발광 디바이스의 외부로 방출되도록 구성될 수 있으며, 제2 LED 서브-유닛에서 발생되는 광은 제3 LED 서브-유닛을 통해 발광 디바이스의 외부로 방출되도록 구성될 수 있다.
제1, 제2 및 제3 LED 서브-유닛은, 적색 광, 녹색 광 및 청색 광을 각각 방출하도록 구성되는, 제1, 제2 및 제3 LED 스택을 포함할 수 있다.
발광 디바이스는 약 10,000 제곱마이크로미터 미만의 표면적을 갖는 마이크로 발광 다이오드를 포함할 수 있다.
제1 LED 서브-유닛은 적색, 녹색 및 청색 광 중 어느 하나를 방출하도록 구성될 수 있고, 제2 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성될 수 있으며, 제3 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 및 제2 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성될 수 있다.
발광 디바이스는, 제1 LED 서브-유닛과 제2 LED 서브-유닛 사이에 개재되고 제1 LED 서브-유닛의 하부 표면과 오믹 접촉하는 제1 투명 전극, 제2 LED 서브-유닛과 제3 LED 서브-유닛 사이에 개재되고 제2 LED 서브-유닛의 하부 표면과 오믹 접촉하는 제2 투명 전극, 및 제3 LED 서브-유닛의 상부 표면과 오믹 접촉하도록 배치되는 제3 투명 전극을 추가로 포함할 수 있고, 절연 층 내의 개구부들 중 적어도 몇몇이 제1, 제2 및 제3 투명 전극을 노출시킨다.
절연 층 내의 개구부들 중 하나가 제2 투명 전극 및 제3 투명 전극을 함께 노출시킬 수 있다.
제1, 제2 및 제3 LED 서브-유닛은 각각 제1 도전형 반도체 층 및 제2 도전형 반도체 층을 포함할 수 있고, 제1, 제2 및 제3 투명 전극은 각각 제1, 제2 및 제3 LED 서브-유닛의 제2 도전형 반도체 층에 전기적으로 연결될 수 있으며, 제3 LED 서브-유닛의 제2 도전형 반도체 층은 제3 LED 서브-유닛의 제1 도전형 반도체 층의 일부 영역 상에 배치될 수 있다.
제1 LED 서브-유닛 및 제2 LED 서브-유닛이 제3 LED 서브-유닛의 제2 도전형 반도체 층의 상부 영역 내에 배치될 수 있다.
제2 및 제3 전극 패드는 제2 LED 서브-유닛의 제1 도전형 반도체 층 및 제3 LED 서브-유닛의 제1 도전형 반도체 층에 각각 전기적으로 연결될 수 있다.
제2 및 제3 전극 패드는 각각 제2 LED 서브-유닛 및 제3 LED 서브-유닛의 제1 도전형 반도체 층에 직접적으로 연결될 수 있다.
발광 디바이스는 제3 투명 전극과 제2 투명 전극 사이에 배치되는 제1 컬러 필터, 및 제2 LED 서브-유닛과 제1 투명 전극 사이에 배치되는 제2 컬러 필터를 추가로 포함할 수 있다.
제1 컬러 필터 및 제2 컬러 필터는 서로 다른 굴절률을 갖는 절연 층을 포함할 수 있다.
발광 디바이스는 제1 컬러 필터와 제2 투명 전극 사이에 개재되는 제1 본딩 층, 및 제2 컬러 필터와 제1 투명 전극 사이에 개재되는 제2 본딩 층을 추가로 포함할 수 있다.
발광 디바이스는 제3 LED 서브-유닛의 하부 표면에 연결되는 기판을 추가로 포함할 수 있으며, 기판은 사파이어 재료 및 질화 갈륨 재료 중 하나 이상을 포함한다.
제2 LED 서브-유닛 및 제3 LED 서브-유닛은 절연 층 내의 개구부 중 하나를 통해 공통으로 연결될 수 있다.
발광 디바이스는 전극 패드들과 제1 LED 서브-유닛 사이에 배치되고 제1 LED 서브-유닛과 오믹 접촉하는 오믹 전극을 추가로 포함할 수 있으며, 제1 전극 패드는 오믹 전극에 연결되고, 절연 층은 광 반사 층 및 광 흡수 층 중 하나 이상을 구비한다.
디스플레이 장치는, 발광 디바이스들을 액티브 매트릭스 구동 모드 또는 패시브 매트릭스 구동 모드로 구동하기 위한 구동 회로를 갖는 회로 기판, 및 회로 기판 상에 플립-본딩되는 다수의 발광 디바이스를 포함할 수 있고, 발광 디바이스들 중 적어도 몇몇은 예시적인 실시예들에 따른 발광 디바이스를 포함하며, 전극 패드가 회로 기판에 전기적으로 연결된다.
발광 디바이스들이 제3 LED 서브-유닛에 인접하는 각각의 기판을 포함할 수 있고, 기판들은 서로 이격될 수 있다.
예시적인 실시예에 따른 디스플레이용 발광 다이오드(LED) 스택은, 제1 도전형 반도체 층 및 제2 도전형 반도체 층을 포함하는 제1 LED 서브-유닛, 제1 LED 서브-유닛 상에 배치되는 제2 LED 서브-유닛, 제2 LED 서브-유닛 상에 배치되는 제3 LED 서브-유닛, 제1 및 제2 LED 서브-유닛 사이에 배치되는 제1 본딩 층, 제2 및 제3 LED 서브-유닛 사이에 배치되는 제2 본딩 층, 및 인접한 LED 서브-유닛 사이에 배치되는 적어도 하나의 버퍼 층을 포함한다.
버퍼 층은, 제1 LED 서브-유닛, 제1 본딩 층, 제2 본딩 층 및 제2 LED 서브-유닛 중 적어도 둘과 접촉하는 제1 친수성 층을 포함할 수 있다.
LED 스택은, 제1 LED 서브-유닛 아래에 배치되는 지지 기판, 지지 기판과 제1 LED 서브-유닛 사이에 배치되는 제3 본딩 층, 및 지지 기판의 표면 상에 배치되는 제2 친수성 층을 추가로 포함할 수 있고, 제1 및 제2 친수성 층은 SiO2 층 및 표면 개질 층 중 하나 이상을 포함할 수 있다.
LED 스택은, 제1 LED 서브-유닛의 제1 도전형 반도체 층과 오믹 접촉하며 제1 LED 서브-유닛과 지지 기판 사이에 배치되는 오믹 전극, 제1 LED 서브-유닛의 제2 도전형 반도체 층과 오믹 접촉하고 제1 LED 서브-유닛과 지지 기판 사이에 배치되는 반사 전극, 제1 LED 서브-유닛 아래에 배치되며 반사 전극으로부터 절연되고 오믹 전극에 연결되는 인터커넥션 라인, 및 인터커넥션 라인을 반사 전극으로부터 절연시키는 절연 층을 추가로 포함할 수 있고, 제3 본딩 층은 인터커넥션 라인 및 절연 층과 접촉한다.
제1 LED 서브-유닛에서 발생되는 광은 제2 LED 서브-유닛 및 제3 LED 서브-유닛을 통해 투과되고 LED 스택의 외부로 방출되도록 구성될 수 있으며, 제2 LED 서브-유닛에서 발생되는 광은 제3 LED 서브-유닛을 통해 투과되고 LED 스택의 외부로 방출되도록 구성될 수 있다.
제1, 제2 및 제3 LED 서브-유닛은 적색 광, 녹색 광 및 청색 광을 각각 방출하도록 구성될 수 있다.
LED 스택은 약 10,000 제곱마이크로미터 미만의 표면적을 갖는 마이크로 발광 다이오드를 포함할 수 있다.
제1 LED 서브-유닛은 적색, 녹색 및 청색 광 중 어느 하나를 방출하도록 구성될 수 있고, 제2 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성될 수 있으며, 제3 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 및 제2 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성될 수 있다.
LED 스택은, 제1 본딩 층과 제2 LED 서브-유닛 사이에 개재되고 제1 LED 서브-유닛에서 발생되는 광을 투과시키고 제2 LED 서브-유닛에서 발생되는 광을 반사시키도록 구성되는 제1 컬러 필터, 및 제2 본딩 층과 제3 LED 서브-유닛 사이에 개재되며 제1 및 제2 LED 서브-유닛에서 발생되는 광을 투과시키고 제3 LED 서브-유닛에서 발생되는 광을 반사시키도록 구성되는 제2 컬러 필터를 추가로 포함할 수 있다.
제1 컬러 필터 및 제2 컬러 필터 중 적어도 하나는 SiO2 층을 포함할 수 있고, 제1 본딩 층 및 제2 본딩 층 중 적어도 하나는 SiO2 층과 접촉할 수 있다.
디스플레이 장치는 지지 기판 상에 정렬되는 다수의 픽셀을 포함할 수 있고, 픽셀 중 적어도 몇몇은 예시적인 실시예들에 따른 LED 스택을 포함할 수 있다.
제2 및 제3 LED 서브-유닛은 각각 제1 도전형 반도체 층 및 제2 도전형 반도체 층을 포함할 수 있고, 각 픽셀의 제1, 제2 및 제3 LED 서브-유닛의 제1 도전형 반도체 층은 공통 라인에 전기적으로 연결되며, 제1, 제2 및 제3 LED 서브-유닛의 제2 도전형 반도체 층은 서로 다른 라인에 전기적으로 연결된다.
공통 라인은 데이터 라인을 포함할 수 있고, 서로 다른 라인은 스캔 라인을 포함할 수 있다.
버퍼 층은 두 개의 인접한 LED 서브-유닛 사이에서 충격을 완충하도록 구성되는 충격 흡수 층을 포함할 수 있다.
제1 및 제2 본딩 층 중 적어도 하나는 충격 흡수 층 상에 배치될 수 있다.
충격 흡수 층은 제1 및 제2 본딩 층 중 적어도 하나 상에 배치될 수 있다.
제1 및 제2 본딩 층 중 적어도 하나는 스핀 온 글래스(spin on glass: SOG)를 포함할 수 있다.
충격 흡수 층은 실리콘 산화물을 포함할 수 있다.
버퍼 층은 제1 및 제2 LED 서브-유닛 사이에 배치되는 제1 버퍼 층 및 제2 및 제3 LED 서브-유닛 사이에 배치되는 제2 버퍼 층을 포함할 수 있다.
제1 버퍼 층의 두께는 제2 버퍼 층의 두께보다 클 수 있다.
제1 버퍼 층 및 제2 버퍼 층의 각각은 두 개의 인접한 LED 서브-유닛 사이의 충격을 완충하기 위한 충격 흡수 층을 포함할 수 있으며, 제1 버퍼 층의 충격 흡수 층은 제2 버퍼 층의 충격 흡수 층보다 큰 두께를 가질 수 있다.
LED 스택은, 제1 LED 서브-유닛과 제1 버퍼 층 사이에 배치되는 제1 파장 통과 필터 및 제2 LED 서브-유닛과 제2 버퍼 층 사이에 배치되는 제2 파장 통과 필터를 추가로 포함할 수 있다.
LED 스택은 공통 전압 및 발광 신호를 인가하기 위해 LED 서브-유닛들 상에 배치되는 컨택을 추가로 포함할 수 있고, 컨택은 공통 전압을 제1, 제2 및 제3 LED 서브-유닛에 인가하기 위한 제1 및 제2 공통 컨택 및 제1, 제2 및 제3 LED 서브-유닛의 각각에 발광 신호를 인가하기 위한 제1, 제2 및 제3 컨택을 포함할 수 있다.
LED 스택은, 제1, 제2 및 제3 LED 서브-유닛에 발광 신호를 인가하기 위한 제1, 제2 및 제3 신호 라인 및 제1, 제2 및 제3 LED 서브-유닛에 공통 전압을 인가하기 위한 공통 라인을 추가로 포함할 수 있으며, 제1, 제2 및 제3 신호 라인은 제1, 제2 및 제3 컨택에 각각 연결될 수 있고, 공통 라인은 제1 및 제2 공통 컨택에 연결될 수 있다.
제1, 제2 및 제3 신호 라인은 실질적으로 제1 방향으로 연장될 수 있으며, 공통 라인은 제1 방향과 교차하는 제2 방향으로 실질적으로 연장될 수 있다.
제1 공통 컨택은 제1 LED 서브-유닛 밑에 배치될 수 있다.
디스플레이 디바이스는 다수의 픽셀을 포함할 수 있고, 다수의 픽셀 중 몇몇 이상은 예시적인 실시예들에 따른 발광 다이오드 스택을 포함할 수 있다.
디스플레이 디바이스는 패시브 매트릭스 방식 및 액티브 매트릭스 방식 중 하나로 구동되도록 구성될 수 있다.
버퍼 층은 실리콘 질화막 및 실리콘 산화막을 포함하는 다층 구조를 가질 수 있고, 실리콘 질화막은 제1 LED 서브-유닛과 접촉할 수 있으며, 실리콘 산화막은 제1 접착 층과 접촉할 수 있다.
LED 스택은 실리콘 질화막과 실리콘 산화막 사이에 개재되는 분산 브래그 반사기를 추가로 포함할 수 있다.
제1, 제2 및 제3 LED 서브-유닛은 적색 광, 녹색 광 및 청색 광을 각각 방출하도록 구성될 수 있다.
디스플레이 장치는 박막 트랜지스터를 포함하는 회로 기판을 포함하는 기판 및 기판 상에 배치되는 다수의 픽셀을 포함할 수 있으며, 픽셀 중 적어도 몇몇은 예시적인 실시예들에 따른 발광 다이오드 스택을 포함할 수 있다.
디스플레이 장치는 제1 접착 층 내에 배치되는 다수의 금속 본딩 재료를 추가로 포함할 수 있다.
디스플레이 장치는 기판 상에 배치되는 전극 패드들 및 제1 LED 서브-유닛 밑에 배치되는 제1 전극 패드들을 추가로 포함할 수 있으며, 금속 본딩 재료의 각각은 기판의 전극 패드들 및 제1 전극 패드들을 본딩할 수 있다.
빈 공간이 제1 접착 층과 금속 본딩 재료 사이에 형성될 수 있다.
디스플레이 장치는, 제1 LED 서브-유닛과 제2 LED 서브-유닛 사이에 개재되는 제2 접착 층 및 제2 LED 서브-유닛과 제3 LED 서브-유닛 사이에 개재되는 제3 접착 층을 추가로 포함할 수 있으며, 제2 및 제3 접착 층은 금속 본딩 재료를 포함할 수 있다.
제1, 제2 및 제3 LED 서브-유닛은 제1 전극 패드들에 전기적으로 연결될 수 있고, 제1, 제2 및 제3 LED 서브-유닛의 n-형 반도체 층은 제1 전극 패드들 중 하나에 공통으로 전기적으로 연결될 수 있으며, 제1, 제2 및 제3 LED 서브-유닛의 p-형 반도체 층은 서로 다른 제1 전극 패드들에 각각 전기적으로 연결될 수 있고, 제1, 제2 및 제3 LED 서브-유닛은 독립적으로 구동가능 하도록 구성될 수 있으며, 제1 LED 서브-유닛에서 발생되는 광은 제2 및 제3 LED 서브-유닛을 통해 투과되고 외부로 방출되도록 구성될 수 있고, 제2 LED 서브-유닛에서 발생되는 광은 제3 LED 서브-유닛을 통해 투과되고 외부로 방출되도록 구성될 수 있다.
제1, 제2 및 제3 LED 서브-유닛의 n-형 반도체 층은 접지될 수 있다.
디스플레이 장치는 제2 LED 서브-유닛 및 제3 LED 서브-유닛을 제1 전극 패드들에 전기적으로 연결하는 커넥터들을 추가로 포함할 수 있다.
커넥터들은 제1 LED 서브-유닛 및 제2 LED 서브-유닛 중 적어도 하나를 관통할 수 있고, 제3 LED 서브-유닛 밑에 배치된다.
커넥터들은 제1 LED 서브-유닛을 관통하는 제1 커넥터, 제2 커넥터 및 제3 커넥터를 포함할 수 있고, 제1 커넥터는 제1 LED 서브-유닛의 n-형 반도체 층에 전기적으로 연결될 수 있으며, 제2 및 제3 커넥터는 제1 LED 서브-유닛으로부터 전기적으로 절연될 수 있고 제1 전극 패드들에 각각 전기적으로 연결될 수 있다.
커넥터들은 제2 LED 서브-유닛을 관통하는 제4 커넥터 및 제5 커넥터를 추가로 포함할 수 있고, 제4 커넥터는 제2 LED 서브-유닛의 n-형 반도체 층을 제1 커넥터에 전기적으로 연결할 수 있으며, 제5 커넥터는 제2 LED 서브-유닛으로부터 전기적으로 절연될 수 있고 제3 커넥터에 연결된다.
디스플레이 장치는 픽셀들을 서로 분리시키는 배리어를 추가로 포함할 수 있다.
디스플레이 장치는 제1 LED 서브-유닛과 제2 LED 서브-유닛 사이에 개재되고 제1 LED 서브-유닛에서 발생되는 광을 투과시키고 제2 LED 서브-유닛에서 발생되는 광을 반사시키도록 구성되는 제1 컬러 필터, 및 제2 LED 서브-유닛과 제3 LED 서브-유닛 사이에 개재되고 제1 및 제2 LED 서브-유닛에서 발생되는 광을 투과시키고 제3 LED 서브-유닛에서 발생되는 광을 반사시키도록 구성되는 제2 컬러 필터를 추가로 포함할 수 있다.
금속 본딩 재료의 상부 및 하부 표면들은 실질적으로 평탄할 수 있고, 금속 본딩 재료의 측면들은 실질적으로 만곡될 수 있다.
전술한 일반적인 설명 및 이하의 상세한 설명은 모두 예시적이고 설명적인 것이며 청구범위에 기재된 본 발명에 대한 추가적인 설명을 제공하도록 의도된 것으로 이해되어야 한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 이를 이용하는 디스플레이는, 단순하고 간단한 제조 방법으로 제조될 수 있는, 적층 발광 구조를 갖는다. 예를 들어, LED 스택의 측면은 소정 경사를 가져서, 광 누출을 방지하기 위해 LED 스택의 측면 상에 배치되는 광학적으로 비투과성인 막의 형성을 용이하게 할 수 있다. 또한, 각 LED 스택이 소정 각도로 테이퍼된 형상을 가질 때, 광학적으로 비투과성인 막의 광 반사 효과가 최대화되거나 실질적으로 증가될 수 있다. 이와 같이, 각 LED 스택의 측면들과 기판의 하나의 표면 사이의 각도들은 서로 동일하거나 다를 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드, 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는, 다수의 픽셀을 개별적으로 실장하는 공정에 대한 필요성을 제거하기 위해 다수의 픽셀이 동시에 제조될 수 있도록 하는 디스플레이용 발광 다이오드 픽셀을 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는, 픽셀 면적을 증가시키지 않으면서 각 서브픽셀의 발광 면적을 증가시킬 수 있는 디스플레이용 발광 디바이스를 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는, LED의 실장과 관련된 공정을 줄일 수 있는 디스플레이용 발광 디바이스를 제공한다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드 및 발광 다이오드, 예컨대, 마이크로 LED를 사용하는 디스플레이는, 높은 신뢰성 및 안정적인 구조를 갖는 디스플레이용 발광 다이오드를 제공한다. 예를 들어, 경사진 측면을 갖는 LED 스택 및 본딩 층을 제공함으로써, LED 스택 및 본딩 층이 수직한 측면을 가질 때와 비교하여, LED 스택과 전기적으로 통신하는 커넥터의 단선 가능성을 감소시키거나 방지할 수 있으며, 그러므로, 픽셀의 신뢰성이 향상될 수 있다. 다른 예로서, 하나 이상의 친수성 재료 층이 사용되어, LED 스택 내에 또는 사이에 제공되는 하나 이상의 본딩 층의 접착력을 개선할 수 있으며, 그에 의해, 박리의 발생을 줄이거나 방지할 수 있다. 또 다른 예로서, 하나 이상의 충격 흡수 층이 LED 스택 내에 사용되어, 박리와 같은 결함의 발생을 줄이거나 방지할 수 있다.
본 발명의 원리 및 몇몇 예시적인 구현예에 따라 구성되는 발광 다이오드, 및 발광 다이오드, 예를 들어, 마이크로 LED를 사용하는 디스플레이는, 패시브 매트릭스 구동 방식 및 액티브 매트릭스 구동 방식 중 하나로 구동될 수 있다.
본 발명의 추가적인 이해를 제공하기 위해 포함되고 본 명세서에 통합되며 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 예시적인 실시예를 도시하고, 이하의 상세한 설명과 함께 본 발명의 개념을 설명하는 역할을 한다.
도 1은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 2는 예시적인 실시예에 따른, 배선부를 포함하는 발광 적층 구조의 단면도이다.
도 3은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 4는 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이다.
도 5는 도 4의 부분 P1의 확대 평면도이다.
도 6은 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 7은 예시적인 실시예에 따른 패시브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 8은 예시적인 실시예에 따른 액티브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 9는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 10A 및 도 10B는 각각 도 9의 선 I-I’ 및 II-II’을 따라 취한 단면도이다.
도 11, 도 13, 도 15, 도 17, 도 19 및 도 21은 예시적인 실시예에 따른, 기판 상에서 픽셀을 제조하는 방법을 나타내는 평면도이다.
도 12A 및 도 12B는 각각 도 11의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 14A 및 도 14B는 각각 도 13의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 16A 및 도 16B는 각각 도 15의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 18A 및 도 18B는 각각 도 17의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 20A 및 도 20B는 각각 도 19의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 22A 및 도 22B는 각각 도 21의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 23은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 24는 예시적인 실시예에 따른, 배선부를 포함하는 발광 적층 구조를 나타내는 단면도이다.
도 25는 예시적인 실시예에 따른 발광 적층 구조의 평면도이다.
도 26은 도 25의 선 III-III’을 따라 취한 단면도이다.
도 27, 도 29, 도 31 및 도 33은 예시적인 실시예에 따른, 에피택셜 스택을 제조하는 방법을 나타내는 평면도이다.
도 28은 도 27의 선 III-III’을 따라 취한 단면도이다.
도 30A 및 도 30B는 각각 예시적인 실시예들에 따라, 도 29의 선 III-III’을 따라 취한 단면도이다.
도 32A 및 도 32B는 각각 예시적인 실시예들에 따라, 도 31의 선 III-III’을 따라 취한 단면도이다.
도 34는 도 33의 선 III-III’을 따라 취한 단면도이다.
도 35는 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 나타내는 평면도이다.
도 36은 예시적인 실시예에 따른, 디스플레이용 발광 다이오드(LED) 픽셀의 개략적인 단면도이다.
도 37A 및 도 37B는 예시적인 실시예들에 따른 디스플레이 장치의 회로도이다.
도 38A 및 도 38B는 각각 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 확대 평면도 및 확대 저면도이다.
도 39A는 도 38A의 선 A-A를 따라 취한 개략적인 단면도이다.
도 39B는 도 38A의 선 B-B를 따라 취한 개략적인 단면도이다.
도 39C는 도 38A의 선 C-C를 따라 취한 개략적인 단면도이다.
도 39D는 도 38A의 선 D-D를 따라 취한 개략적인 단면도이다.
도 40A, 도 41A, 도 42A, 도 43A, 도 44A, 도 45A, 도 46A 및 도 47A는 예시적인 실시예에 따른, 디스플레이 장치를 제조하는 방법을 개략적으로 나타내는 평면도이다.
도 40B, 도 41B, 도 42B, 도 43B, 도 44B, 도 45B, 도 46B 및 도 47B는 각각 도 40A, 도 41A, 도 42A, 도 43A, 도 44A, 도 45A, 도 46A 및 도 47A의 선 E-E를 따라 취한 단면도이다.
도 48은 다른 예시적인 실시예에 따른, 디스플레이용 LED 픽셀의 개략적인 단면도이다.
도 49는 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 50A 및 도 50B는 각각 도 49의 선 G-G 및 H-H를 따라 취한 단면도이다.
도 51은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 52A는 예시적인 실시예에 따른 발광 디바이스의 개략적인 평면도이다.
도 52B 및 도 52C는 각각 도 52A의 선 A-A 및 선 B-B를 따라 취한 개략적인 단면도이다.
도 53, 도 54, 도 55, 도 56, 도 57A, 도 57B, 도 58A, 도 58B, 도 59A, 도 59B, 도 60A, 도 60B, 도 61A, 도 61B, 도 62A, 도 62B, 도 63A, 도 63B, 도 64A 및 도 64B는 예시적인 실시예에 따른, 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 65는 예시적인 실시예에 따른, 디스플레이용 발광 다이오드(LED) 스택의 개략적인 단면도이다.
도 66A, 도 66B, 도 66C, 도 66D, 도 66E 및 도 66F는 예시적인 실시예에 따른, 디스플레이용 발광 다이오드 스택을 제조하기 위한 방법을 나타내는 개략적인 단면도이다.
도 67은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 68은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 69는 도 68의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 70 및 도 71은 각각 도 69의 선 A-A 및 선 B-B를 따라 취한 개략적인 단면도이다.
도 72A, 도 72B, 도 72C, 도 72D, 도 72E, 도 72F, 도 72G 및 도 72H는 예시적인 실시예에 따른, 디스플레이 장치를 제조하기 위한 방법을 나타내는 개략적인 평면도이다.
도 73은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 74A 및 도 74B는 예시적인 실시예들에 따른 발광 적층 구조의 단면도이다.
도 75는 예시적인 실시예에 따른, 배선부를 포함하는 발광 적층 구조의 단면도이다.
도 76은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 77은 예시적인 실시예에 따른 디스플레이 디바이스를 나타내는 평면도이다.
도 78은 도 77의 부분 P1을 나타내는 확대 평면도이다.
도 79는 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 80은 예시적인 실시예에 따른 패시브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 81은 예시적인 실시예에 따른 액티브 타입 디스플레이 디바이스의 하나의 픽셀의 개략적인 회로도이다.
도 82는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 83A 및 도 83B는 각각 도 82의 선 I-I’ 및 II-II’을 따라 취한 단면도이다.
도 84A, 도 84B 및 도 84C는 예시적인 실시예에 따라 도 82의 선 I-I’을 따라 취한 단면도이다.
도 85, 도 87, 도 89, 도 91, 도 93, 도 95 및 도 97은 예시적인 실시예에 따른, 기판 상에서 픽셀을 제조하는 방법을 나타내는 평면도이다.
도 86A 및 도 86B는 각각 도 85의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 88A 및 도 88B는 각각 도 87의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 90A 및 도 90B는 각각 도 89의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 92A 및 도 92B는 각각 도 91의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 94A 및 도 94B는 각각 도 93의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 96A 및 도 96B는 각각 도 95의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 98A 및 도 98B는 각각 도 97의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 99는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 100A는 도 99의 디스플레이 장치의 부분 단면도이다.
도 100B는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 101A, 도 101B, 도 101C, 도 101D, 도 101E, 도 102A, 도 102B, 도 102C, 도 102D, 도 102E, 도 103A, 도 103B, 도 103C, 도 103D, 도 104A, 도 104B, 도 104C, 도 104D, 도 105A, 도 105B, 도 105C, 도 105D, 도 106A, 도 106B 및 도 107은 예시적인 실시예에 따른, 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 108A, 도 108B 및 도 108C는 예시적인 실시예들에 따른 금속 본딩 재료의 개략적인 부분 단면도이다.
도 1은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 2는 예시적인 실시예에 따른, 배선부를 포함하는 발광 적층 구조의 단면도이다.
도 3은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 4는 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이다.
도 5는 도 4의 부분 P1의 확대 평면도이다.
도 6은 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 7은 예시적인 실시예에 따른 패시브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 8은 예시적인 실시예에 따른 액티브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 9는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 10A 및 도 10B는 각각 도 9의 선 I-I’ 및 II-II’을 따라 취한 단면도이다.
도 11, 도 13, 도 15, 도 17, 도 19 및 도 21은 예시적인 실시예에 따른, 기판 상에서 픽셀을 제조하는 방법을 나타내는 평면도이다.
도 12A 및 도 12B는 각각 도 11의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 14A 및 도 14B는 각각 도 13의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 16A 및 도 16B는 각각 도 15의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 18A 및 도 18B는 각각 도 17의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 20A 및 도 20B는 각각 도 19의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 22A 및 도 22B는 각각 도 21의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 23은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 24는 예시적인 실시예에 따른, 배선부를 포함하는 발광 적층 구조를 나타내는 단면도이다.
도 25는 예시적인 실시예에 따른 발광 적층 구조의 평면도이다.
도 26은 도 25의 선 III-III’을 따라 취한 단면도이다.
도 27, 도 29, 도 31 및 도 33은 예시적인 실시예에 따른, 에피택셜 스택을 제조하는 방법을 나타내는 평면도이다.
도 28은 도 27의 선 III-III’을 따라 취한 단면도이다.
도 30A 및 도 30B는 각각 예시적인 실시예들에 따라, 도 29의 선 III-III’을 따라 취한 단면도이다.
도 32A 및 도 32B는 각각 예시적인 실시예들에 따라, 도 31의 선 III-III’을 따라 취한 단면도이다.
도 34는 도 33의 선 III-III’을 따라 취한 단면도이다.
도 35는 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 나타내는 평면도이다.
도 36은 예시적인 실시예에 따른, 디스플레이용 발광 다이오드(LED) 픽셀의 개략적인 단면도이다.
도 37A 및 도 37B는 예시적인 실시예들에 따른 디스플레이 장치의 회로도이다.
도 38A 및 도 38B는 각각 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 확대 평면도 및 확대 저면도이다.
도 39A는 도 38A의 선 A-A를 따라 취한 개략적인 단면도이다.
도 39B는 도 38A의 선 B-B를 따라 취한 개략적인 단면도이다.
도 39C는 도 38A의 선 C-C를 따라 취한 개략적인 단면도이다.
도 39D는 도 38A의 선 D-D를 따라 취한 개략적인 단면도이다.
도 40A, 도 41A, 도 42A, 도 43A, 도 44A, 도 45A, 도 46A 및 도 47A는 예시적인 실시예에 따른, 디스플레이 장치를 제조하는 방법을 개략적으로 나타내는 평면도이다.
도 40B, 도 41B, 도 42B, 도 43B, 도 44B, 도 45B, 도 46B 및 도 47B는 각각 도 40A, 도 41A, 도 42A, 도 43A, 도 44A, 도 45A, 도 46A 및 도 47A의 선 E-E를 따라 취한 단면도이다.
도 48은 다른 예시적인 실시예에 따른, 디스플레이용 LED 픽셀의 개략적인 단면도이다.
도 49는 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 50A 및 도 50B는 각각 도 49의 선 G-G 및 H-H를 따라 취한 단면도이다.
도 51은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 52A는 예시적인 실시예에 따른 발광 디바이스의 개략적인 평면도이다.
도 52B 및 도 52C는 각각 도 52A의 선 A-A 및 선 B-B를 따라 취한 개략적인 단면도이다.
도 53, 도 54, 도 55, 도 56, 도 57A, 도 57B, 도 58A, 도 58B, 도 59A, 도 59B, 도 60A, 도 60B, 도 61A, 도 61B, 도 62A, 도 62B, 도 63A, 도 63B, 도 64A 및 도 64B는 예시적인 실시예에 따른, 발광 디바이스를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 65는 예시적인 실시예에 따른, 디스플레이용 발광 다이오드(LED) 스택의 개략적인 단면도이다.
도 66A, 도 66B, 도 66C, 도 66D, 도 66E 및 도 66F는 예시적인 실시예에 따른, 디스플레이용 발광 다이오드 스택을 제조하기 위한 방법을 나타내는 개략적인 단면도이다.
도 67은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 68은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 69는 도 68의 디스플레이 장치의 하나의 픽셀의 확대 평면도이다.
도 70 및 도 71은 각각 도 69의 선 A-A 및 선 B-B를 따라 취한 개략적인 단면도이다.
도 72A, 도 72B, 도 72C, 도 72D, 도 72E, 도 72F, 도 72G 및 도 72H는 예시적인 실시예에 따른, 디스플레이 장치를 제조하기 위한 방법을 나타내는 개략적인 평면도이다.
도 73은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 74A 및 도 74B는 예시적인 실시예들에 따른 발광 적층 구조의 단면도이다.
도 75는 예시적인 실시예에 따른, 배선부를 포함하는 발광 적층 구조의 단면도이다.
도 76은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 77은 예시적인 실시예에 따른 디스플레이 디바이스를 나타내는 평면도이다.
도 78은 도 77의 부분 P1을 나타내는 확대 평면도이다.
도 79는 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 80은 예시적인 실시예에 따른 패시브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다.
도 81은 예시적인 실시예에 따른 액티브 타입 디스플레이 디바이스의 하나의 픽셀의 개략적인 회로도이다.
도 82는 예시적인 실시예에 따른 픽셀의 평면도이다.
도 83A 및 도 83B는 각각 도 82의 선 I-I’ 및 II-II’을 따라 취한 단면도이다.
도 84A, 도 84B 및 도 84C는 예시적인 실시예에 따라 도 82의 선 I-I’을 따라 취한 단면도이다.
도 85, 도 87, 도 89, 도 91, 도 93, 도 95 및 도 97은 예시적인 실시예에 따른, 기판 상에서 픽셀을 제조하는 방법을 나타내는 평면도이다.
도 86A 및 도 86B는 각각 도 85의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 88A 및 도 88B는 각각 도 87의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 90A 및 도 90B는 각각 도 89의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 92A 및 도 92B는 각각 도 91의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 94A 및 도 94B는 각각 도 93의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 96A 및 도 96B는 각각 도 95의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 98A 및 도 98B는 각각 도 97의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 99는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 100A는 도 99의 디스플레이 장치의 부분 단면도이다.
도 100B는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 101A, 도 101B, 도 101C, 도 101D, 도 101E, 도 102A, 도 102B, 도 102C, 도 102D, 도 102E, 도 103A, 도 103B, 도 103C, 도 103D, 도 104A, 도 104B, 도 104C, 도 104D, 도 105A, 도 105B, 도 105C, 도 105D, 도 106A, 도 106B 및 도 107은 예시적인 실시예에 따른, 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다.
도 108A, 도 108B 및 도 108C는 예시적인 실시예들에 따른 금속 본딩 재료의 개략적인 부분 단면도이다.
이하의 설명에서, 설명의 목적을 위하여, 본 발명의 다양한 예시적인 실시예 또는 구현예의 완전한 이해를 제공하기 위해 수많은 특정 세부 사항이 설명된다. 본 명세서에 사용되는 “실시예” 및 “구현예”는 본 명세서에 개시된 본 발명의 개념의 하나 이상을 이용하는 디바이스 또는 방법의 비제한적인 예를 나타내는 상호교체 가능한 단어이다. 그러나, 다양한 예시적인 실시예가 이들 특정 세부 사항을 이용하지 않거나 하나 이상의 등가 배열체를 이용하여 실시될 수 있다는 것을 명백히 알 수 있다. 다른 예에서, 공지된 구조 및 디바이스가, 다양한 예시적인 실시예를 불필요하게 모호하게 하는 것을 피하기 위해, 블록도 형태로 도시된다. 또한, 다양한 예시적인 실시예가 서로 다를 수 있지만, 배타적일 필요는 없다. 예를 들어, 예시적인 실시예의 특정 형상, 구성 및 특성은 본 발명의 개념을 벗어나지 않는 한도 내에서 다른 예시적인 실시예에서 사용되거나 구현될 수 있다.
달리 명시되지 않는 한, 도시된 예시적인 실시예는, 본 발명의 개념이 실제로 구현될 수 있는 몇몇 방식의 변화하는 세부 사항의 예시적인 특징을 제공하는 것으로 이해되어야 한다. 그러므로, 달리 명시되지 않는 한, 다양한 실시예의 특징부, 구성요소, 모듈, 층, 막, 패널, 영역 및/또는 양태 등(이하, 개별적으로 또는 집합적으로 "요소"로 지칭됨)은 본 발명의 개념을 벗어나지 않는 한도 내에서 다르게 조합되고, 분리되고, 상호 교체되고 그리고/또는 재배열될 수 있다.
첨부한 도면에서의 단면-해칭 및/또는 음영의 사용은 일반적으로 인접한 요소 사이의 경계를 명확화하기 위해 제공된다. 이와 같이, 단면-해칭 또는 음영의 존재뿐만 아니라 부재도, 명시되지 않는 한, 요소의 특정 재료, 재료 상태량, 치수, 비율, 예시된 요소 사이의 공통성 및/또는 임의의 다른 특성, 속성, 상태량 등에 대한 어떠한 선호도 또는 요구도를 의미하거나 나타내지는 않는다. 또한, 첨부한 도면에서, 요소의 크기 및 상대적인 크기는 명확성 및/또는 설명적인 목적을 위해 과장될 수 있다. 예시적인 실시예가 다르게 구현될 수 있을 때, 특정 공정 순서는 설명된 순서와 다르게 수행될 수 있다. 예를 들어, 두 개의 연속적으로 설명된 공정이 실질적으로 동시에 수행되거나 또는 설명된 순서와 반대인 순서로 수행될 수 있다. 또한, 동일한 참조 부호는 동일한 요소를 나타낸다.
층과 같은 요소가 다른 요소 또는 층 "상에 있거나", 그"에 연결되거나" 또는 그"에 결합되는" 것으로서 언급될 때, 상기 요소는 직접적으로 다른 요소 또는 층 상에 있거나, 그에 연결되거나 그에 결합될 수 있고, 또는 개재 요소 또는 층이 존재할 수 있다. 그러나, 요소 또는 층이 다른 요소 또는 층 "상에 직접 있거나", 그"에 직접 연결되거나" 또는 그"에 직접 결합되는" 것으로서 언급될 때, 개재 요소 또는 층이 존재하지 않는다. 이를 위해, "연결된" 이라는 용어는, 개재 요소이 있는 상태에서 또는 없는 상태에서, 물리적인, 전기적인 및/또는 유체적인 연결을 지칭할 수 있다. 또한, D1-축, D2-축 및 D3-축은 x, y 및 z-축과 같은 직교 좌표계의 세 개의 축으로 제한되지 않으며, 더욱 넓은 의미로 해석될 수 있다. 예를 들어, D1-축, D2-축 및 D3-축은 서로 직각일 수 있고, 또는 서로 직각이 아닌 서로 다른 방향을 나타낼 수 있다. 본 개시의 목적을 위해, "X, Y 및 Z 중 하나 이상" 및 "X, Y 및 Z로 이루어진 그룹으로부터 선택된 하나 이상"은 오직 X, 오직 Y, 오직 Z 또는, 예컨대, XYZ, XYY, YZ 및 ZZ와 같은, X, Y 및 Z 중 두 개 이상의 임의의 조합으로서 해석될 수 있다. 본 명세서에 사용되는 용어 "및/또는"은 연관된 리스트된 물품 중 하나 이상의 임의의 및 모든 조합을 포함한다.
비록 용어 "제1", "제2" 등이 다양한 형태의 요소를 설명하기 위해 본 명세서에서 사용될 수 있지만, 이들 요소가 이들 용어에 의해 한정되어서는 아니된다. 이들 용어는 하나의 요소를 다른 하나의 요소와 구별하기 위해 사용된다. 그러므로, 이하에서 논의되는 제1 요소는 본 개시의 가르침을 이탈하지 않는 한도 내에서 제2 요소로 명명될 수 있다.
"밑에", "아래에", "바로 밑에", "하부의", "위에", "상부의", "상방에", "보다 높은", (예를 들어, "측벽"에서와 같이) "측부" 등과 같은 공간적으로 상대적인 용어는 설명적인 목적을 위해 그리고, 그에 의해, 도면에 도시된 바와 같은 하나의 요소와 다른 요소(들)와의 관계를 설명하기 위해, 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위에 부가하여 사용, 작동 및/또는 제조 중인 장치의 서로 다른 방위를 포함하도록 의도된다. 예를 들어, 도면에서의 장치가 뒤집히면, 다른 요소 또는 특징부 "아래에" 또는 "밑에"로서 설명된 요소는 다른 요소 또는 특징부의 "위에" 배향될 것이다. 그러므로, "아래에"라는 예시적인 용어는 위 및 아래의 방위를 모두 포함할 수 있다. 또한, 장치는 다르게 배향될 수 있고(예를 들어, 90° 회전되거나 다른 방위에 배향될 수 있고), 이와 같이, 본 명세서에서 사용되는 공간적으로 상대적인 서술어는 대응적으로 해석될 수 있다.
본 명세서에서 사용되는 전문 용어는 특정 실시예를 설명하기 위한 것이며 한정적인 것은 아니다. 본 명세서에서 사용되는 단수 형태는, 문맥상 명확하게 다르게 지시하지 않는 한, 복수의 형태를 또한 포함한다. 또한, 본 명세서에서 사용되는 "구비한다", "구비하는", "포함한다" 및/또는 "포함하는" 이라는 용어는 언급된 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 작동, 요소, 구성요소 및/또는 그 그룹의 존재 또는 부가를 배제하지는 않는다. 또한, 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 기타 유사한 용어는 정도를 나타내는 용어가 아닌 근사도를 나타내는 용어로서 사용되며, 이와 같이, 당 업계에서 통상의 지식을 가진 자에 의해 인식될 수 있는, 측정된, 계산된 그리고/또는 제공된 값의 고유한 편차를 설명하기 위해 사용된다.
다양한 예시적인 실시예가, 이상화된 예시적인 실시예 및/또는 중간 구조물의 개략적인 예시도인, 단면 및/또는 분해 예시도를 참조하여 이하에 설명된다. 이와 같이, 예를 들어, 제조 기법 및/또는 공차의 결과로서 예시도의 형상으로부터의 변형이 예상될 수 있다. 그러므로, 본 명세서에 개시된 예시적인 실시예는 반드시 특정의 도시된 영역의 형상에 한정되는 것으로 해석되어서는 아니 되며, 예를 들어, 제조에 기인하여 발생되는 형상에 있어서의 편차를 포함하는 것으로 해석되어야 한다. 이러한 방식으로, 도면에 도시된 영역은 본질적으로 개략적일 수 있고, 이 영역의 형상은 디바이스의 영역의 실제 형상을 반영하지 않을 수 있으며, 이와 같이, 반드시 한정적인 의미를 갖는 것으로 의도되지는 않는다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적이거나 과학적인 용어를 포함하는) 모든 용어는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 통상적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 정의되지 않는 한, 이상적이거나 지나치게 형식적인 관점에서 해석되어서는 아니된다.
이하, 예시적인 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. 본 명세서에서 사용되는, 예시적인 실시예에 따른 발광 디바이스 또는 발광 다이오드는, 당 업계에 공지된 바와 같이 약 10,000 제곱마이크로미터 미만의 표면적을 갖는 마이크로 LED를 포함할 수 있다. 다른 예시적인 실시예에서, 마이크로 LED는 특정 응용예에 따라 약 4,000 제곱마이크로미터 미만 또는 약 2,500 제곱마이크로미터 미만의 표면적을 가질 수 있다.
도 1은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 1을 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 다수의 순차적으로 적층되는 에피택셜 스택, 및 에피택셜 스택의 측면을 덮는 광학적으로 비투과성인 막들을 포함한다. 다수의 에피택셜 스택은 기판(10) 상에 제공된다. 기판(10)은 실질적으로, 상부 표면 및 하부 표면을 포함하는 판 형상을 갖는다. 본 명세서에서 사용되는, 예시적인 실시예들에 따른 발광 적층 구조는, 당 업계에 공지된 바와 같이, 표면적에 있어서 일반적으로 약 200 제곱마이크로미터 이하 또는 약 100 제곱마이크로미터 이하의 폼 팩터(form factor)를 갖는, 마이크로 발광 구조 또는 마이크로 LED를 포함할 수 있다.
다수의 에피택셜 스택이 기판(10)의 상부 표면 상에 실장될 수 있으며, 기판(10)은 다양한 형태로 제공될 수 있다. 기판(10)은 절연 재료로 형성될 수 있다. 기판(10)의 재료의 예는 유리, 석영, 실리콘, 유기 폴리머, 유기-무기 복합체 등을 포함할 수 있다. 그러나, 기판(10)의 재료가 절연 특성을 갖는 한, 본 발명의 개념은 기판(10)의 특정 재료에 한정되지 않는다. 예시적인 실시예에서, 기판(10)은 각각의 에피택셜 스택에 발광 신호 및 공통 전압을 제공할 수 있는 배선부를 추가로 포함할 수 있다. 특히, 각 에피택셜 스택이 액티브 매트릭스 타입으로 구동될 때, 박막 트랜지스터를 포함하는 구동 소자가 배선부에 부가하여 기판(10) 상에 더 배치될 수 있다. 이를 위해, 기판(10)은, 인쇄 회로 기판(10)으로서, 또는 유리, 실리콘, 석영, 유기 폴리머 또는 유기/무기 복합체 상에 형성되는 배선부 및/또는 구동 소자를 갖는 복합 기판(10)으로서, 제공될 수 있다.
에피택셜 스택은 기판(10)의 상부 표면 상에 순차적으로 적층되며, 각각 광을 방출할 수 있다. 예시적인 실시예에서, 두 개 이상의 에피택셜 스택이 각각 서로 다른 파장 대역의 광을 방출하도록 제공될 수 있다. 구체적으로, 서로 다른 에너지 밴드를 각각 갖는 다수의 에피택셜 스택이 제공될 수 있다. 기판(10) 상의 에피택셜 스택은 서로의 상부에 순차적으로 배치될 수 있다. 예시적인 실시예에 따라, 에피택셜 스택은 기판(10) 상에 순차적으로 배치되는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)을 포함할 수 있다.
각 에피택셜 스택은 기판(10)의 전방 측을 향하여 광을 방출할 수 있다. 하나의 에피택셜 스택으로부터 방출되는 광은 광로(light path) 내에 위치되는 다른 하나의 에피택셜 스택을 관통할 수 있으며, 전방 방향으로 진행한다. 예를 들어, 전방 방향은, 도 1에 도시된 바와 같이, 제1 내지 제3 에피택셜 스택(20, 30 및 40)이 적층되는 방향에 해당할 수 있다.
각 에피택셜 스택은 다양한 파장 대역 중 가시광 대역의 색광(color light)을 방출할 수 있다. 예를 들어, 최하부 에피택셜 스택으로부터 방출되는 광은 가장 긴 파장(예컨대, 가장 낮은 에너지 밴드)을 갖는 색광일 수 있고, 에피택셜 스택들로부터 방출되는 광의 파장은 기판(10)으로부터 멀어지는 방향을 따라 더 짧아질 수 있다. 최상부 에피택셜 스택으로부터 방출되는 광은 가장 짧은 파장(예컨대, 가장 높은 에너지 밴드)을 갖는 색광을 가질 수 있다. 예를 들어, 제1 에피택셜 스택(20)은 제1 색광(L1)을 방출할 수 있고, 제2 에피택셜 스택(30)은 제2 색광(L2)을 방출할 수 있으며, 제3 에피택셜 스택(40)은 제3 색광(L3)을 방출할 수 있다. 제1 내지 제3 색광(L1, L2 및 L3)은 서로 다른 색광에 대응할 수 있다. 제1 내지 제3 색광(L1, L2 및 L3)은 순차적으로 감소하는 파장을 갖는 서로 다른 파장 대역의 색광일 수 있다. 특히, 제1 내지 제3 색광(L1, L2 및 L3)은 서로 다른 파장 대역을 가질 수 있으며, 색광은 제1 색광(L1) 내지 제3 색광(L3)의 순서로 더 짧은 파장 대역(예컨대, 더 높은 에너지)일 수 있다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 각 에피택셜 스택으로부터 방출되는 광의 파장은 다양하게 변형될 수 있다.
예시적인 실시예에서, 제1 색광(L1)은 적색 광일 수 있고, 제2 색광(L2)은 녹색 광일 수 있으며, 제3 색광(L3)은 청색 광일 수 있다.
이하, 전술한 전방 방향 및 후방 방향에 부가하여, 기판(10)의 "전방" 방향을 "상부" 방향으로 지칭하기로 하고, 기판(10)의 "후방" 방향을 "하부" 방향으로 지칭하기로 한다. "상부" 또는 "하부"라는 용어는 상대적인 방향을 나타내며, 발광 적층 구조의 배치 및 방향에 따라 변할 수 있다.
각 에피택셜 스택은 상부 방향으로 광을 방출한다. 각 에피택셜 스택은 하부에 있는 에피택셜 스택으로부터 방출되는 광의 대부분을 투과시킨다. 특히, 제1 에피택셜 스택(20)으로부터 방출되는 광은 제2 에피택셜 스택(30) 및 제3 에피택셜 스택(40)을 관통하며, 전방 방향으로 진행한다. 제2 에피택셜 스택(30)으로부터 방출되는 광은 제3 에피택셜 스택(40)을 관통하며, 전방 방향으로 진행한다. 이를 위해, 최하부 에피택셜 스택(20) 이외의 에피택셜 스택 중 적어도 몇몇 또는 바람직하게는 모두는 광학적으로 투과성인 재료로 구성될 수 있다. 본 명세서에서 사용되는, "광학적으로 투과성인" 재료는 전체 광을 투과 시키거나 소정 파장을 갖는 광의 적어도 일부분을 투과시키는 것을 지칭할 수 있다. 예시적인 실시예에서, 각 에피택셜 스택은 그 아래에 배치되는 에피택셜 스택으로부터 방출되는 광의 약 60% 이상, 다른 예시적인 실시예에서 약 80% 이상 또는 또 다른 예시적인 실시예에서 약 90% 이상을 투과시킬 수 있다.
광학적으로 비투과성인(실질적으로, 전반사성인(total reflective)) 막(80)이 에피택셜 스택의 측면 상에, 보다 구체적으로, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면 상에 제공될 수 있다. 광학적으로 비투과성인 막(80)은 실질적으로 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 전체 측면을 덮어서 광이 그로부터 방출되는 것을 방지할 수 있다.
광학적으로 비투과성인 막(80)은 광을 흡수하거나 반사시킴으로써 광 투과를 차단하는 한 특별히 한정되지 않는다. 예시적인 실시예에서, 광학적으로 비투과성인 막(80)은 분산 브래그 반사기(DBR), 절연 막 상에 형성되는 금속 반사 막, 또는 흑색을 갖는 유기 폴리머 막일 수 있다. 금속 반사 막이 광학적으로 비투과성인 막으로서 사용되는 경우, 금속 반사 막은 다른 픽셀 내의 구성 요소로부터 전기적으로 분리되는 플로팅 상태일 수 있다. 금속 반사 막은 또한 다른 픽셀들 내의 구성 요소들 중 하나로부터의 연장부(extension)의 형태, 예를 들어, 다른 라인들 중 하나로부터의 연장부로서 제공될 수 있으며, 이 경우, 금속 반사 막은 다른 도전성 구성 요소들에 전기적으로 연결되지 않는 범위 내에서 제공된다.
예시적인 실시예에서, 광학적으로 비투과성인 막(80)은 단일 층 또는 다층 막 구조를 가질 수 있고, 다층 막으로서 제공될 때 둘 이상의 서로 다른 유형의 재료들을 포함할 수 있다. 예시적인 실시예에서, 광학적으로 비투과성인 막(80)은 서로 다른 굴절률의 두 개 이상의 절연 막을 증착함으로써 형성될 수 있다. 예를 들어, 광학적으로 비투과성인 막(80)은 낮은 굴절률을 갖는 재료와 높은 굴절률을 갖는 재료를 순차적으로 적층함으로써 형성될 수 있거나, 대안적으로, 서로 다른 굴절률을 갖는 절연 막을 적층함으로써 형성될 수 있다. 서로 다른 굴절률을 갖는 재료는 SiO2 또는 SiNx를 포함할 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 광학적으로 비투과성인 막(80)에 의해 흡수되는 또는 반사되는 광의 파장은 그 재료, 적층 두께, 적층 빈도 등을 변경함으로써 제어될 수 있다.
예시적인 실시예에서, 광학적으로 비투과성인 막(80)은 픽셀들의 측면 상에 제공되어, 특정 픽셀로부터 방출되는 광이 인접한 픽셀에 영향을 미치는 현상 또는 인접한 픽셀로부터 방출되는 광과 색상이 혼합되는 현상을 방지할 수 있다. 따라서, 각 에피택셜 스택은, 광학적으로 비투과성인 막(80)의 증착을 용이하게 하기 위해, 테이퍼된 형상인 측면을 갖는다. 특히, 각 에피택셜 스택의 측면은 기판(10)의 일 표면(예컨대, 기판(10)의 상부 표면 또는 하부 표면)에 대해 경사진 형상을 가질 수 있다.
예시적인 실시예에서, 각 에피택셜 스택의 측면은 기판(10)의 일 표면에 대해 경사진 형상을 갖는다. 예시적인 실시예에 따라, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면과 기판(10)의 일 표면 사이의 각도는 단면도에서 약 0 도보다 크고 약 90 도보 다 작을 수 있다. 예를 들어, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면과 기판(10)의 일 표면 사이의 각도가 제1 내지 제3 각도(θ1, θ2 및 θ3)일 때, 제1 내지 제3 각도(θ1, θ2 및 θ3)는 각각 약 45 도부터 약 85 도까지의 범위 내의 값을 가질 수 있다.
제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면이 전술한 바와 같이 소정 경사를 가질 때, 광학적으로 비투과성인 막(80)을 형성하는 것이 비교적 용이할 수 있다. 또한, 각 에피택셜 스택이 소정 각도로 테이퍼된 형상을 가질 때, 광학적으로 비투과성인 막(80)에 의한 광 반사 효과가 최대화되거나 실질적으로 증가될 수 있다. 광학적으로 비투과성인 막(80)은 물리적 및/또는 화학적 기상 증착을 이용하여 형성될 수 있지만, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면이 기판(10)의 표면에 수직하거나 거의 수직할 때, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면을 광학적으로 비투과성인 막(80)으로 충분히 덮기가 어려울 수 있다. 특히, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면이 기판(10)의 표면에 수직하거나 거의 수직하면, 광학적으로 비투과성인 막(80)이 물리적 및/또는 화학적 기상 증착에 의해 형성되더라도, 측면 상에 형성되는 광학적으로 비투과성인 막(80)의 두께는 상부 표면 상에 형성되는 광학적으로 비투과성인 막(80)의 두께보다 얇을 수 있으며, 측면 상에 형성되는 광학적으로 비투과성인 막(80)이 크랙을 가질 가능성이 높다. 이와 같이, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면 부분은 광학적으로 비투과성인 막(80)에 의해 충분히 덮이지 않을 수 있으며, 이는 에피택셜 스택으로부터의 광 누출을 야기할 수 있다.
예시적인 실시예에 따라, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각의 측면 및 기판(10)의 일 표면이 약 45 도 내지 약 85 도 사이의 경사각을 가질 때, 광학적으로 비투과성인 막(80)은 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각 측면 상에 충분히 형성될 수 있다. 또한, 각 에피택셜 스택이 소정 각도로 테이퍼된 형상을 가질 때, 광학적으로 비투과성인 막(80)에 의한 광 반사 효과가 최대화되거나 실질적으로 증가될 수 있다. 이와 같이, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각의 측면과 기판(10)의 일 표면 사이의 각도는 서로 동일하거나 다를 수 있다. 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면과 기판(10)의 일 표면 사이의 각도는 각 에피택셜 스택의 재료, 패터닝 중 식각 속도, 각 에피택셜 스택으로부터 방출되는 광의 반사도 등을 고려하여 결정될 수 있다. 예를 들어, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면과 기판(10)의 일 표면 사이에 형성되는 각도 중, 제1 각도(θ1), 제2 각도(θ2) 및 제3 각도(θ3)는 서로 다를 수 있고, 또는, 대안적으로, 제2 각도(θ2) 및 제3 각도(θ3)가 서로 동일하면서 제1 각도(θ1)와 다를 수 있다. 예시적인 실시예에서, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각의 측면과 기판(10)의 일 표면 사이의 각도는 방출되는 광의 파장의 차이를 고려하여 결정될 수 있다. 예를 들어, 각 에피택셜 스택으로부터 방출되는 광이 측면 방향으로 진행할 때 가장 높은 내부 전반사가 발생하도록, 각도가 결정될 수 있다.
예시적인 실시예에서, 광학적으로 비투과성인 막(80)은 에피택셜 스택의 측면 상에만 제공될 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 광학적으로 비투과성인 막(80)은 최상부 에피택셜 스택의 상부 표면의 일부분 상부로 연장되어, 광 방출이 요구되지 않는 최상부 에피택셜 스택의 상부 표면의 적어도 일부분을 덮을 수 있다. 보다 구체적으로, 도 1에 도시된 바와 같이, 광학적으로 비투과성인 막(80)은 광 방출이 요구되는 영역에 대응하는 상부(top)에서 에피택셜 스택의 상부 표면을 노출시키기 위한 윈도우를 갖는다. 본 명세서에서 사용되는, 사용자에게 가시적인 발광 영역은 "발광 영역(EA)"으로 지칭될 수 있고, 나머지 발광 영역은 "주변 영역"으로 지칭될 수 있다. 광학적으로 비투과성인 막(80)은 발광 영역에 윈도우를 가지며, 발광 영역을 제외하고 제3 에피택셜 스택(40)의 상부 표면의 일부분 및 주변 영역에서의 전체 측면을 덮을 수 있다. 따라서, 광학적으로 비투과성인 막(80)은 에피택셜 스택의 상부 표면의 가장자리의 일부분을 덮어서 방출되는 광의 지향 각을 감소시킬 수 있고, 따라서, 인접한 발광 적층 구조로부터의 광과의 간섭이 최소화될 수 있다.
예시적인 실시예에 따른 발광 적층 구조에서, 각 에피택셜 스택에 발광 신호를 인가하기 위한 신호 라인들은 독립적으로 연결될 수 있다. 따라서, 각 에피택셜 스택이 독립적으로 구동될 수 있고, 발광 적층 구조는 광이 각 에피택셜 스택으로부터 방출되는 지에 따라 다양한 색상을 구현할 수 있다. 부가하여, 서로 다른 파장의 광을 방출할 수 있는 에피택셜 스택은 서로 상에 수직하게 중첩되며, 그러므로, 좁은 면적 내에 형성될 수 있다. 또한, 에피택셜 스택의 측면이 경사되기 때문에, 충분한 두께를 갖는 비투과성인 막(80)을 용이하게 형성할 수 있고, 비투과성인 막(80)은 특정 픽셀로부터 방출되는 광이 인접한 픽셀에 영향을 미치는 현상 또는 인접한 픽셀로부터 방출되는 광과 색상이 혼합되는 현상을 방지할 수 있다.
도 2는 예시적인 실시예에 따른, 배선부를 포함하는 발광 적층 구조의 단면도이다. 도 2에서는, 도 1에 도시된 각 에피택셜 스택 및 절연 막의 경사진 형상은 생략된다.
도 2를 참조하면, 예시적인 실시예에 따른 발광 적층 구조에서, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각은, 사이에 개재되는 제1 내지 제3 접착 층(61, 63 및 65)을 경유하여, 기판(10) 상에 제공될 수 있다. 제1 접착 층(61)은 도전성 또는 비도전성 재료를 포함할 수 있다. 제1 접착 층(61)은, 그 밑에 제공되는 기판(10)에 전기적으로 연결될 필요가 있을 때, 몇몇 영역에서 도전성을 가질 수 있다. 제1 접착 층(61)은 또한 투명 또는 불투명 재료를 포함할 수 있다. 예시적인 실시예에서, 불투명 재료가 기판(10)에 제공되고 기판(10)이 그 위에 형성되는 배선부 등을 가질 때, 제1 접착 층(61)은 불투명 재료, 예를 들어, 광 흡수 재료를 포함할 수 있다. 제1 접착 층(61)을 형성하는 광 흡수 재료로는, 예를 들어, 에폭시계 폴리머 접착제를 포함하는 다양한 폴리머 접착제가 사용될 수 있다.
제2 및 제3 접착 층(63 및 65)은 비도전성 재료를 포함할 수 있으며, 또한 광학적으로 투과성인 재료를 포함할 수 있다. 예를 들어, 광학용 투명 접착제(optically clear adhesive)가 제2 및 제3 접착 층(63 및 65)을 위해 사용될 수 있다. 제2 및 제3 접착 층(63 및 65)을 형성하기 위한 재료는, 광학적으로 투명하고 각 에피택셜 스택을 안정적으로 부착시킬 수 있는 한, 특별히 제한되지 않는다. 예를 들어, 제2 및 제3 접착 층(63 및 65)은 SU-8, 다양한 레지스트, 파릴렌, 폴리(메틸 메타크릴레이트)(PMMA), 벤조사이클로부텐(BCB), 스핀-온-글래스(spin on glass: SOG) 등과 같은 에폭시계 폴리머를 포함하는 유기 재료 및 실리콘 산화물, 알루미늄 산화물 등과 같은 무기 재료로 형성될 수 있다. 예시적인 실시예에 따라, 도전성 산화물이 접착 층으로서 사용될 수도 있으며, 이 경우, 도전성 산화물은 다른 구성 요소로부터 절연될 수 있다. 유기 재료가 접착 층으로 사용되는 경우, 유기 재료는 접착 면에 도포된 후 진공 상태에서 고온 고압으로 본딩될 수 있다. 무기 재료가 접착 층으로서 사용되는 경우, 무기 재료는 접착 표면에 증착된 후 화학 기계적 평탄화(CMP) 등에 의해 평탄화되며 그리고 나서 표면은 플라즈마 처리에 처하여진 후 고진공 하에서 본딩에 의해 본딩된다.
제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각은 순차적으로 배치되는 p-형 반도체 층(25, 35 및 45), 활성 층(23, 33 및 43) 및 n-형 반도체 층(21, 31 및 41)을 포함한다.
예시적인 실시예에 따라, 제1 에피택셜 스택(20)의 p-형 반도체 층(25), 활성 층(23) 및 n-형 반도체 층(21)은 적색 광을 방출하는 반도체 재료를 포함할 수 있다. 그러나, 본 발명의 개념이 제1 에피택셜 스택(20)으로부터 방출되는 특정 색상의 광에 한정되는 것은 아니다.
적색 광을 방출하는 반도체 재료의 예는 알루미늄 갈륨 비화물(AlGaAs), 갈륨 비화 인화물(GaAsP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 갈륨 인화물(GaP) 등을 포함할 수 있다. 그러나, 적색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제1 p-형 접촉 전극(25p)이 제1 에피택셜 스택(20)의 p-형 반도체 층(25) 밑에 제공될 수 있다. 제1 에피택셜 스택(20)의 제1 p-형 접촉 전극(25p)은 단일 층 또는 다층 금속일 수 있다. 예를 들어, 제1 p-형 접촉 전극(25p)은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등과 같은 금속 또는 그 합금을 포함하는 다양한 재료를 포함할 수 있다. 제1 p-형 접촉 전극(25p)은 높은 반사율을 갖는 금속을 포함할 수 있다. 따라서, 제1 p-형 접촉 전극(25p)은 높은 반사율을 갖는 금속으로 형성되므로, 상부 방향에서 제1 에피택셜 스택(20)으로부터 방출되는 광의 발광 효율을 증가시키는 것이 가능하다.
제2 에피택셜 스택(30)은 순차적으로 배치되는 p-형 반도체 층(35), 활성 층(33) 및 n-형 반도체 층(31)을 포함한다. p-형 반도체 층(35), 활성 층(33) 및 n-형 반도체 층(31)은 녹색 광을 방출하는 반도체 재료를 포함할 수 있다. 그러나, 본 발명의 개념이 제2 에피택셜 스택(30)으로부터 방출되는 특정 색상의 광에 한정되는 것은 아니다.
녹색 광을 방출하기 위한 재료의 예는 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP) 및 알루미늄 갈륨 인화물(AlGaP)을 포함한다. 그러나, 녹색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제2 p-형 접촉 전극(35p)이 제2 에피택셜 스택(30)의 p-형 반도체 층(35) 밑에 제공된다. 제2 p-형 접촉 전극(35p)은 제1 에피택셜 스택(20)과 제2 에피택셜 스택(30) 사이에, 또는 구체적으로, 제2 접착 층(63)과 제2 에피택셜 스택(30) 사이에 제공된다.
제3 에피택셜 스택(40)은 순차적으로 배치되는 p-형 반도체 층(45), 활성 층(43) 및 n-형 반도체 층(41)을 포함한다. p-형 반도체 층(45), 활성 층(43) 및 n-형 반도체 층(41)은 청색 광을 방출하는 반도체 재료를 포함할 수 있다. 그러나, 본 발명의 개념이 제3 에피택셜 스택(40)으로부터 방출되는 특정 색상의 광에 한정되는 것은 아니다.
청색 광을 방출하는 재료의 예는 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 아연 셀렌화물(ZnSe) 등을 포함할 수 있다. 그러나, 청색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제3 p-형 접촉 전극(45p)이 제3 에피택셜 스택(40)의 p-형 반도체 층(45) 밑에 제공된다. 제3 p-형 접촉 전극(45p)은 제2 에피택셜 스택(30)과 제3 에피택셜 스택(40) 사이에, 또는 구체적으로, 제3 접착 층(65)과 제3 에피택셜 스택(40) 사이에 제공된다.
도 2에서, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 n-형 반도체 층(21, 31 및 41) 및 p-형 반도체 층(25, 35 및 45)이 각각 단일 층으로서 도시되지만, 본 발명의 개념이 이에 한정되는 것은 아니고, 이들 층은 다층일 수 있고 초격자 층을 포함할 수도 있다. 부가하여, 제1 내지 제3 에피택셜 스택들(20, 30 및 40)의 활성 층(23, 33 및 43)은 단일 양자 웰 구조 또는 다중 양자 웰 구조를 포함할 수 있다.
예시적인 실시예에서, 제2 및 제3 p-형 접촉 전극(35p 및 45p)은 제2 및 제3 에피택셜 스택(30 및 40)을 실질적으로 덮을 수 있다. 제2 및 제3 p-형 접촉 전극(35p 및 45p)은 아래의 에피택셜 스택으로부터의 광을 투과시키기 위해 투명 도전성 재료를 포함할 수 있다. 예를 들어, 제2 및 제3 p-형 접촉 전극(35p 및 45p)의 각각은 투명 도전성 산화물(TCO)을 포함할 수 있다. 투명 도전성 산화물은 주석 산화물(SnO), 인듐 산화물(InO2), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 인듐 주석 아연 산화물(ITZO) 등을 포함할 수 있다. 투명 도전성 화합물은 증발기, 스퍼터 등과 같은 화학 기상 증착(CVD), 물리 기상 증착(PVD)에 의해 증착될 수 있다. 제2 및 제3 p-형 접촉 전극(35p 및 45p)은, 아래에 상세하게 설명될 제작 공정 중 식각 스토퍼로서 기능하기 위해 충분한 두께, 예를 들어, 투명도가 만족되는 정도로 약 2000 옹스트롬 내지 약 2 마이크로미터의 두께로 제공될 수 있다.
예시적인 실시예에서, 공통 라인은 제1 내지 제3 p-형 접촉 전극(25p, 35p 및 45p)에 연결될 수 있다. 공통 라인은 공통 전압이 인가되는 라인일 수 있다. 또한, 발광 신호 라인은 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 n-형 반도체 층(21, 31 및 41)에 각각 연결될 수 있다. 예를 들어, 공통 전압(SC)이 공통 라인을 통해 제1 p-형 접촉 전극(25p), 제2 p-형 접촉 전극(35p) 및 제3 p-형 접촉 전극(45p)에 인가될 수 있고, 발광 신호는 제1, 제2 및 제3 에피택셜 스택(20, 30 및 40)의 n-형 반도체 층(21, 31 및 41)에 인가되어, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 발광을 제어한다. 발광 신호는 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 각각 대응하는 제1 내지 제3 발광 신호(SR, SG 및 SB)를 포함할 수 있다. 예시적인 실시예에서, 제1 발광 신호(SR)는 적색 광에 대응하는 신호일 수 있고, 제2 발광 신호(SG)는 녹색 광에 대응하는 신호일 수 있으며, 제3 발광 신호(SB)는 청색 광에 대응하는 신호일 수 있다.
예시적인 실시예에 따라, 제1 내지 제3 에피택셜 스택(20, 30 및 40)은 각각의 에피택셜 스택에 인가되는 발광 신호에 따라 구동될 수 있다. 특히, 제1 에피택셜 스택(20)은 제1 발광 신호(SR)에 따라 구동되고, 제2 에피택셜 스택(30)은 제2 발광 신호(SG)에 따라 구동되며, 제3 에피택셜 스택(40)은 제3 발광 신호(SB)에 따라 구동된다. 특히, 제1, 제2 및 제3 구동 신호(SR, SG 및 SB)는 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 독립적으로 인가되어, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각이 독립적으로 구동될 수 있다. 발광 적층 구조는 제1 내지 제3 에피택셜 스택(20, 30 및 40)으로부터 상방으로 방출되는 제1 내지 제3 색광을 조합함으로써 다양한 색상의 광을 최종적으로 제공할 수 있다.
도 2에서, 공통 전압이 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 p-형 반도체 층(25, 35 및 45)에 인가되는 것으로 설명되고 발광 신호가 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 n-형 반도체 층(21, 31 및 41)에 인가되는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 다른 예시적인 실시예에서, 공통 전압은 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 n-형 반도체 층(21, 31 및 41)에 인가될 수 있고, 발광 신호는 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 p-형 반도체 층(25, 35 및 45)에 인가될 수 있다.
이러한 방식으로, 도 2의 발광 적층 구조는, 서로 이격된 서로 다른 평면 상에서 서로 다른 색광을 구현하기 보다는 서로 다른 색광의 부분들이 중첩된 영역 상에 제공되는 방식으로, 색을 구현할 수 있다. 따라서, 발광 적층 구조는 유리하게는 발광 소자의 소형화 및 집적화를 이룰 수 있다. 일반적으로, 적색, 녹색 및 청색 광과 같은 서로 다른 색상을 방출하는 통상적인 발광 소자는 풀 색상을 실현하기 위해 평면 상에서 서로 이격된다. 이와 같이, 통상적인 발광 소자들의 각각은 일반적으로 평면 상에 배열되어 더 큰 면적을 차지한다. 그러나, 예시적인 실시예에 따라, 하나의 영역에서 중첩되는 서로 다른 색광을 방출하는 발광 소자의 부분들을 갖는 적층 구조를 제공함으로써, 현저히 작은 면적 내에서 풀 색상을 실현하는 것이 가능하다. 따라서, 작은 면적 내에서도 고해상도 디바이스를 제조하는 것이 가능하다.
또한, 통상적인 적층 발광 디바이스를 포함하는 통상적인 발광 디바이스는 각각의 발광 소자를 개별적으로 준비한 후 각 발광 소자를 위한 인터커넥션 라인 등을 연결하는 것과 같은 별도의 컨택을 형성함으로써 제조되기 때문에, 통상적인 발광 디바이스는 복잡한 구조를 가질 수 있고 그 제조 또한 쉽지 않다. 그러나, 예시적인 실시예에 따르면, 발광 적층 구조는 단일 기판(10) 상에 다층의 에피택셜 스택을 순차적으로 적층한 다음 다층 에피택셜 스택 상에 컨택을 형성하고 최소 공정을 통해 라인들로 연결함으로써 형성된다. 또한, 개개의 색상들의 발광 소자들이 개별적으로 제조되고 개별적으로 실장되는 통상적인 디스플레이 디바이스 제조 방법과 비교하여, 예시적인 실시예들에 따르면, 다수의 발광 소자 대신에 단일 발광 적층 구조만 실장되며, 이는 제조 방법을 현저하게 단순화 한다.
예시적인 실시예에 따른 발광 적층 구조는 고순도 및 고효율의 색광을 제공하기 위해 다양한 구성 요소를 추가로 사용할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는, 단파장 광이 상대적으로 장파장인 광을 방출하는 에피택셜 스택을 향하여 진행하는 것을 차단하기 위한 파장 통과 필터를 추가로 포함할 수 있다.
이하의 예시적인 실시예들에서는, 중복을 피하기 위해, 전술한 예시적인 실시예들과의 차이점이 주로 설명될 것이다.
도 3은 예시적인 실시예에 따른 소정 파장 통과 필터를 포함하는 발광 적층 구조의 단면도이다. 도 3에서, 도 1 및 도 2에 도시된 몇몇 구성 요소는 생략된다.
도 3을 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 제1 에피택셜 스택(20)과 제2 에피택셜 스택(30) 사이에 배치되는 제1 파장 통과 필터(71)를 포함한다.
제1 파장 통과 필터(71)는 특정 파장의 광을 선택적으로 투과시킬 수 있다. 특히, 제1 파장 통과 필터(71)는 제1 에피택셜 스택(20)으로부터 방출되는 제1 색광을 투과시킬 수 있는 반면, 제1 색광과 다른 광은 차단하거나 반사시킬 수 있다. 따라서, 제1 에피택셜 스택(20)으로부터 방출되는 제1 색광은 상부 방향으로 진행할 수 있는 반면, 제2 및 제3 에피택셜 스택(30 및 40)으로부터 방출되는 제2 및 제3 색광은 제1 에피택셜 스택(20)을 향한 진행이 차단되고 제1 파장 통과 필터(71)에 의해 반사되거나 차단될 수 있다.
제2 및 제3 색광은 제1 색광보다 상대적으로 짧은 파장을 갖는 고-에너지 광일 수 있다. 이와 같이, 제1 에피택셜 스택(20)에 진입할 때, 제2 및 제3 색광은 제1 에피택셜 스택(20) 내에서 추가적인 발광을 유도할 수 있다. 그러나, 예시적인 실시예에서, 제2 및 제3 색광은 제1 에피택셜 스택(20)으로 진입하는 것이 제1 파장 통과 필터(71)에 의해 차단된다.
예시적인 실시예에서, 제2 파장 통과 필터(73)가 제2 에피택셜 스택(30)과 제3 에피택셜 스택(40) 사이에 또한 제공될 수 있다. 제2 파장 통과 필터(73)는 제1 및 제2 에피택셜 스택(20 및 30)으로부터 방출되는 제1 색광 및 제2 색광을 투과시키면서 제1 및 제2 색광 이외의 광은 차단하거나 반사시킨다. 따라서, 제1 및 제2 에피택셜 스택(20 및 30)으로부터 방출되는 제1 및 제2 색광은 상부 방향으로 진행할 수 있는 반면, 제3 에피택셜 스택(40)으로부터 방출되는 제3 색광은 제1 및 제2 에피택셜 스택(20 및 30)을 향하는 방향에서의 진행이 허용되지 않으며 제2 파장 통과 필터(73)에 의해 반사되거나 차단된다.
전기한 바와 같이, 제3 색광은 제1 및 제2 색광보다 짧은 파장을 갖는 상대적으로 고-에너지 광일 수 있다. 이와 같이, 제1 및 제2 에피택셜 스택(20 및 30)에 진입할 때, 제3 색광은 제1 및 제2 에피택셜 스택(20 및 30) 내에서 추가적인 발광을 유도할 수 있다. 그러나, 예시적인 실시예에서, 제2 파장 통과 필터(73)는 제3 색광이 제1 및 제2 에피택셜 스택(20 및 30)으로 진입하는 것을 방지한다.
제1 및 제2 파장 통과 필터(71 및 73)는 다양한 형상으로 형성될 수 있지만, 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다. 예를 들어, 투과되는 광의 파장은, SiO2 및 TiO2를 교대로 적층하고 SiO2 및 TiO2의 적층 두께 및 횟수를 조절함으로써, 결정될 수 있다. 서로 다른 굴절률을 갖는 절연 막은 SiO2, TiO2, HfO2, Nb2O5, ZrO2, Ta2O5 등을 포함할 수 있다.
예시적인 실시예에서, 제1 내지 제3 p-형 접촉 전극(25p, 35p 및 45p), 제1 내지 제3 접착 층(61, 63 및 65) 및 제1 및 제2 파장 통과 필터(71 및 73)는 제1 내지 제3 에피택셜 스택(20, 30 및 40) 중 하나를 패터닝하는 동일한 단계에서 함께 패터닝될 수 있고, 또는, 대안적으로, 별도의 단계에서 패터닝될 수 있다. 예를 들어, 상기 층들은 제1 내지 제3 에피택셜 스택(20, 30 및 40)과 실질적으로 동일하거나 유사한 각도로 경사질 수 있다. 도 3은, 제1 내지 제3 p-형 접촉 전극(25p, 35p 및 45p), 제1 내지 제3 접착 층(61, 63 및 65) 및 제1 및 제2 파장 통과 필터(71 및 73)가 제1 내지 제3 에피택셜 스택(20, 30 및 40)과 동일한 각도로 패터닝되는 것을 나타낸다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제1 내지 제3 p-형 접촉 전극(25p, 35p 및 45p), 1 내지 제3 접착 층(61, 63 및 65) 및 제1 및 제2 파장 통과 필터(71 및 73)의 경사 각도는, 제1 내지 제3 p-형 접촉 전극(25p, 35p 및 45p), 1 내지 제3 접착 층(61, 63 및 65) 및 제1 및 제2 파장 통과 필터(71 및 73)의 각각의 재료, 패터닝 공정을 위한 조건 등에 따라, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 경사 각도와 다르게 형성될 수 있다.
예시적인 실시예에 따른 발광 적층 구조는 고효율의 균일한 광을 제공하기 위해 다양한 구성 요소를 추가로 사용할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는 출광면 상에서 다양한 요철을 가질 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는 제1 내지 제3 에피택셜 스택(20, 30 및 40) 중 적어도 하나의 n-형 반도체 층의 상부 표면 상에 형성되는 요철을 가질 수 있다.
각 에피택셜 스택의 요철은 선택적으로 형성될 수 있다. 예를 들어, 요철이 제1 에피택셜 스택(20) 상에 제공될 수 있고, 요철이 제1 및 제3 에피택셜 스택(20 및 40) 상에 제공될 수 있으며, 요철이 제1 내지 제3 에피택셜 스택(20, 30 및 40) 상에 제공될 수 있다. 에피택셜 스택 각각의 요철은 에피택셜 스택 각각의 발광 표면에 대응하는 n-형 반도체 층 상에 제공될 수 있다.
에피택셜 스택 상에 형성되는 요철은 발광 효율을 증가시킬 수 있고, 다각형 피라미드, 반구 또는 임의의 배열체에서 표면 거칠기를 갖는 평면과 같은 다양한 형태로 제공될 수 있다. 요철은 다양한 식각 공정을 통해 텍스쳐링될 수 있거나 또는 패터닝된 사파이어 기판을 사용하여 형성될 수 있다.
예시적인 실시예에서, 제1 내지 제3 에피택셜 스택(20, 30 및 40)으로부터의 제1 내지 제3 색광은 서로 다른 광도를 가질 수 있고, 이러한 광도의 차이는 가시성의 차이로 이어질 수 있다. 예를 들어, 발광 효율은 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 출광면 상에 요철을 선택적으로 형성함으로써 향상될 수 있으며, 이는 제1 내지 제3 색광 사이의 가시성 차이를 감소시킨다. 적색 및/또는 청색에 대응하는 색광은 녹색보다 낮은 가시성을 가질 수 있고, 이 경우, 제1 에피택셜 스택(20) 및/또는 제3 에피택셜 스택(40)은 가시성의 차이를 감소시키기 위해 텍스쳐링될 수 있다. 특히, 적색 광의 경우, 발광 스택들 중 가장 낮은 발광 스택으로부터 광이 제공될 수 있기 때문에, 광 강도가 작을 수 있고, 그 상부 표면에 요철을 형성함으로써 광 효율이 증가될 수 있다.
상술한 구조를 갖는 발광 적층 구조는 다양한 색상을 표현할 수 있으며, 그러므로, 디스플레이 디바이스에서 픽셀로서 이용될 수 있다. 이하의 예시적인 실시예들에서, 디스플레이 디바이스는 상기한 발광 적층 구조를 포함하는 것으로 설명될 것이다.
도 4는 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이고, 도 5는 도 4의 부분 P1을 나타내는 확대 평면도이다.
도 4 및 도 5를 참조하면, 예시적인 실시예에 따른 디스플레이 디바이스(100)는 텍스트, 비디오, 사진, 2차원 또는 3차원 이미지 등과 같은 임의의 시각적 정보를 디스플레이할 수 있다.
디스플레이 디바이스(100)는, 직사각형과 같은 직선 면을 포함하는 닫힌 다각형, 곡면을 포함하는 원, 타원 등, 직선 면과 곡면의 조합을 포함하는 반원 또는 반타원을 포함하는 다양한 형상을 가질 수 있다. 예시적인 실시예에서, 디스플레이 디바이스는 실질적으로 직사각형 형상을 갖는 것으로 설명될 것이다.
디스플레이 디바이스(100)는 이미지를 디스플레이하기 위한 다수의 픽셀(110)을 갖는다. 픽셀들(100) 각각은 이미지를 디스플레이하기 위한 최소 단위일 수 있다. 각 픽셀(110)은 상술한 구조를 갖는 발광 적층 구조를 포함하며, 백색 광 및/또는 색광을 방출할 수 있다.
예시적인 실시예에서, 각 픽셀은 적색 광을 방출하는 제1 픽셀(110R), 녹색 광을 방출하는 제2 픽셀(110G), 및 청색 광을 방출하는 제3 픽셀(110B)을 포함한다. 제1 내지 제3 픽셀(110R, 110G 및 110B)은 전술한 발광 적층 구조의 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 각각 해당할 수 있다.
픽셀들(110)은 매트릭스로 배열된다. 본 명세서에서 사용되는, 매트릭스 배열을 갖는 픽셀들은 픽셀들(110)이 행 또는 열을 따라 일렬로 배열되는 것이나 또는 픽셀(110)들이, 예를 들어, 지그재그 형태로 배열되는 픽셀들(110)과 같이, 세부적으로 특정한 변형들을 가지면서 일반적으로 행 및 열을 따라 배열되는 것을 의미한다.
도 6은 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 6을 참조하면, 예시적인 실시예에 따른 디스플레이 디바이스(100)는 타이밍 컨트롤러(350), 스캔 드라이버(310), 데이터 드라이버(330), 배선부 및 픽셀들을 포함한다. 각 픽셀은 배선부를 통해 스캔 드라이버(310), 데이터 드라이버(330) 등에 개별적으로 연결될 수 있다.
타이밍 컨트롤러(350)는 외부로부터(예컨대, 이미지 데이터를 전송하기 위한 시스템으로부터) 디스플레이 디바이스를 구동하기 위해 필요한 다양한 제어 신호 및 이미지 데이터를 수신한다. 타이밍 컨트롤러(350)는 수신된 이미지 데이터를 재배열하고 이미지 데이터를 데이터 드라이버(330)로 전송한다. 또한, 타이밍 컨트롤러(350)는 스캔 드라이버(310) 및 데이터 드라이버(330)를 구동하기 위해 필요한 스캔 제어 신호 및 데이터 제어 신호를 생성하며, 생성된 스캔 제어 신호 및 데이터 제어 신호를 스캔 드라이버(310) 및 데이터 드라이버(330)로 출력한다.
스캔 드라이버(310)는 타이밍 컨트롤러(350)로부터 스캔 제어 신호를 수신하며 해당 스캔 신호를 생성한다. 데이터 드라이버(330)는 타이밍 컨트롤러(350)로부터 데이터 제어 신호 및 이미지 데이터를 수신하며, 해당 데이터 신호를 생성한다.
배선부는 다수의 신호 라인을 포함한다. 배선부는 특히 스캔 드라이버(310)와 픽셀을 연결하는 스캔 라인(130) 및 데이터 드라이버(330)와 픽셀을 연결하는 데이터 라인(120)을 포함한다. 스캔 라인(130)은 각각의 픽셀에 연결될 수 있으며, 이에 따라, 각각의 픽셀에 대응하는 스캔 라인(130)은 제1 내지 제3 스캔 라인(130R, 130G 및 130B)(이하, '130'으로 통칭됨)으로 표시된다.
또한, 배선부는 타이밍 컨트롤러(350)와 스캔 드라이버(310), 타이밍 컨트롤러(350)와 데이터 드라이버(330) 또는 다른 구성 요소들 사이를 연결하여 신호를 전송하는 라인들을 더 포함한다.
스캔 라인(130)은 스캔 드라이버(310)로부터 생성된 스캔 신호를 픽셀에 제공한다. 데이터 드라이버(330)에서 생성된 데이터 신호는 데이터 라인(120)으로 출력된다.
픽셀은 스캔 라인(130) 및 데이터 라인(120)에 연결된다. 픽셀은 스캔 신호가 스캔 라인(130)으로부터 공급될 때 데이터 라인(120)으로부터 제공되는 데이터 신호에 응답하여 선택적으로 발광한다. 예를 들어, 각 프레임 구간 동안, 각 픽셀은 입력 데이터 신호에 대응하는 휘도로 발광한다. 블랙 휘도에 대응하는 데이터 신호가 공급되는 픽셀은 대응하는 프레임 구간 동안 광을 방출하지 않음으로써 블랙을 디스플레이할 수 있다.
예시적인 실시예에서, 픽셀은 패시브 타입 또는 액티브 타입으로 구동될 수 있다. 디스플레이 디바이스가 액티브 타입으로 구동될 때, 디스플레이 디바이스는 스캔 신호 및 데이터 신호에 부가하여 제1 및 제2 픽셀 전원을 공급받을 수 있다.
도 7은 패시브 타입 디스플레이 디바이스 내의 하나의 픽셀의 회로도이다. 픽셀은 픽셀들 중 하나, 예를 들어, R, G 및 B 픽셀들 중 하나일 수 있으며, 도 7은 예로서 제1 픽셀(110R)을 도시한다. 제2 및 제3 픽셀은 제1 픽셀과 실질적으로 동일한 방식으로 구동될 수 있으므로, 제2 및 제3 픽셀에 대한 회로도는 중복을 피하기 위해 생략될 것이다.
도 7을 참조하면, 제1 픽셀(110R)은 스캔 라인(130)과 데이터 라인(120) 사이에 연결되는 발광 소자(150)를 포함한다. 발광 소자(150)는 제1 에피택셜 스택(20)에 해당할 수 있다. 제1 에피택셜 스택(20)은 p-형 반도체 층과 n-형 반도체 층 사이에 문턱 전압 이상의 전압이 인가될 때 인가된 전압의 크기에 대응하는 휘도로 광을 방출한다. 특히, 제1 픽셀(110R)의 발광은 제1 스캔 라인(130R)에 인가되는 스캔 신호 및/또는 데이터 라인(120)에 인가되는 데이터 신호의 전압을 제어함으로써 제어될 수 있다.
도 8은 액티브 타입 디스플레이 디바이스의 제1 픽셀을 나타내는 회로도이다.
디스플레이 디바이스가 액티브 타입인 경우, 제1 픽셀(110R)은 스캔 신호 및 데이터 신호에 부가하여 제1 및 제2 픽셀 전원(ELVDD 및 ELVSS)을 더 공급받을 수 있다.
도 8을 참조하면, 제1 픽셀(110R)은 발광 소자(150) 및 그에 연결되는 트랜지스터부를 포함한다.
발광 소자(150)는 제1 에피택셜 스택(20)에 해당하고, 발광 소자(150)의 p-형 반도체 층은 트랜지스터부를 경유하여 제1 픽셀 전원(ELVDD)에 연결될 수 있으며, n-형 반도체 층은 제2 픽셀 전원(ELVSS)에 연결될 수 있다. 제1 픽셀 전원(ELVDD) 및 제2 픽셀 전원(ELVSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제2 픽셀 전원(ELVSS)은 적어도 발광 소자(150)의 문턱 전압만큼 제1 픽셀 전원(ELVDD)보다 낮은 전위를 가질 수 있다. 이들 발광 소자(150)의 각각은 트랜지스터부에 의해 제어되는 구동 전류에 대응하는 휘도로 발광한다.
예시적인 실시예에 따라, 트랜지스터부는 제1 및 제2 트랜지스터(M1 및 M2) 및 스토리지 커패시터(Cst)를 포함한다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 픽셀의 회로 구성은 다양하게 변형될 수 있다.
제1 트랜지스터(M1)(예컨대, 스위칭 트랜지스터)의 소스 전극은 데이터 라인(120)에 연결되고, 드레인 전극은 제1 노드(N1)에 연결된다. 또한, 제1 트랜지스터(M1)의 게이트 전극은 제1 스캔 라인(130R)에 연결된다. 제1 트랜지스터(M1)를 턴-온할 수 있는 전압을 갖는 스캔 신호가 제1 스캔 라인(130R)으로부터 데이터 라인(120)에 공급되면, 제1 트랜지스터(M1)가 턴온되어 제1 노드(N1)를 전기적으로 연결할 수 있다. 예를 들어, 해당 프레임의 데이터 신호는 데이터 라인(120)에 공급되고, 따라서, 데이터 신호가 제1 노드(N1)로 전송된다. 제1 노드(N1)로 전송된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(M2)의 소스 전극은 제1 픽셀 전원(ELVDD)에 연결되고, 드레인 전극은 발광 소자(150)의 n-형 반도체 층에 연결된다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 연결된다. 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 발광 소자(150)에 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 하나의 전극은 제1 픽셀 전원(ELVDD)에 연결되고, 다른 하나의 전극은 제1 노드(N1)에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 공급되는 데이터 신호에 대응하는 전압을 충전하고 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 8은 두 개의 트랜지스터를 포함하는 트랜지스터부를 도시하지만, 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 트랜지스터부의 구조에 다양한 변형이 적용 가능할 수 있다. 예를 들어, 트랜지스터부는 각각 다양한 구조를 갖는 더 많은 트랜지스터, 커패시터 등을 포함할 수 있다.
픽셀은 본 발명의 개념의 범위 내에서 다양한 구조로 구현될 수 있다. 이하, 픽셀은 패시브 매트릭스 타입 픽셀을 갖는 것으로 설명될 것이다.
도 9는 예시적인 실시예에 따른 픽셀의 평면도이고, 도 10A 및 도 10B는 각각 도 9의 선 I-I' 및 II-II'를 따라 취한 단면도이다.
도 9, 도 10A 및 도 10B를 참조하면, 예시적인 실시예에 따른 픽셀은 다수의 에피택셜 스택이 적층되는 발광 영역, 및 발광 영역을 둘러싸는 주변 영역을 포함한다. 다수의 에피택셜 스택은 제1 내지 제3 에피택셜 스택(20, 30 및 40)을 포함할 수 있다.
예시적인 실시예에 따른 픽셀은 다수의 에피택셜 스택이 적층되는 발광 영역을 갖는다. 발광 영역의 적어도 일 측에는 배선부를 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 연결하기 위한 컨택이 제공된다. 컨택은 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 공통 전압을 인가하기 위한 제1 및 제2 공통 컨택(50GC 및 50BC), 제1 에피택셜 스택(20)에 발광 신호를 제공하기 위한 제1 컨택(20C), 제2 에피택셜 스택(30)에 발광 신호를 제공하기 위한 제2 컨택(30C), 및 제3 에피택셜 스택(40)에 발광 신호를 제공하기 위한 제3 컨택(40C)을 포함한다.
예시적인 실시예에서, 적층 구조는 공통 전압이 인가되는 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 반도체 층의 극성에 따라 변할 수 있다. 이하, 적층 구조는 p-형 반도체 층에 공통 전압이 인가되는 것으로 설명될 것이다. 특히, 제1 내지 제3 공통 접촉 전극은 각각 제1 내지 제3 p-형 접촉 전극에 대응하는 것으로 설명될 것이다.
예시적인 실시예에서, 제1 및 제2 공통 컨택(50GC 및 50BC) 및 제1 내지 제3 컨택(20C, 30C 및 40C)은 다양한 위치에 제공될 수 있다. 예를 들어, 발광 적층 구조가 실질적으로 정사각형 형상을 갖는 경우, 제1 및 제2 공통 컨택(50GC 및 50BC) 및 제1 내지 제3 컨택(20C, 30C 및 40C)은 평면도에서 정사각형의 각 다이에 해당하는 영역들에 배치될 수 있다. 그러나, 제1 및 제2 공통 컨택(50GC 및 50BC) 및 제1 내지 제3 컨택(20C, 30C 및 40C)의 위치는 이에 한정되지 않으며, 발광 적층 구조의 형상에 따라 다양한 변형이 적용 가능하다.
다수의 에피택셜 스택은 제1 내지 제3 에피택셜 스택(20, 30 및 40)을 포함한다. 제1 내지 제3 에피택셜 스택(20, 30 및 40)은 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각에 발광 신호를 제공하기 위한 제1 내지 제3 발광 신호 라인 및 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각에 공통 전압을 제공하기 위한 공통 라인과 연결된다. 제1 내지 제3 발광 신호 라인은 제1 내지 제3 스캔 라인(130R, 130G 및 130B)에 해당할 수 있고, 공통 라인은 데이터 라인(120)에 해당할 수 있다. 따라서, 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 데이터 라인(120)은 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 각각 연결된다.
도 9를 참조하면, 제1 내지 제3 스캔 라인(130R, 130G 및 130B)은 제1 방향으로(예컨대, 수평 방향으로) 연장될 수 있다. 데이터 라인(120)은 제1 내지 제3 스캔 라인(130R, 130G 및 130B)과 교차하는 제2 방향으로(예컨대, 수직 방향으로) 연장될 수 있다. 그러나, 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 데이터 라인(120)의 연장 방향은 이에 한정되지 않으며, 픽셀의 배열에 따라 다양한 변형이 적용 가능하다.
데이터 라인(120) 및 제1 p-형 접촉 전극(25p)은, 제1 에피택셜 스택(20)의 p-형 반도체 층에 공통 전압을 동시에 제공하면서, 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 따라서, 데이터 라인(120)과 제1 p-형 접촉 전극(25p)은 실질적으로 동일한 구성 요소일 수 있다. 이하, 제1 p-형 접촉 전극(25p)은 데이터 라인(120)으로 지칭될 수 있으며, 그 반대일 수도 있다.
제1 p-형 접촉 전극(25p)과 제1 에피택셜 스택(20) 사이의 오믹 접촉을 위한 오믹 전극(25p')이 제1 p-형 접촉 전극(25p)이 제공되는 발광 영역 상에 제공된다. 다수의 오믹 전극(25p’)이 제공될 수 있다. 오믹 전극(25p’)은 오믹 접촉을 위해 제공되며, 다양한 재료를 포함할 수 있다. 예를 들어, p-형 오믹 전극(25p')에 대응하는 오믹 전극(25p')은 Au/Zn 합금 또는 Au/Be 합금을 포함할 수 있다. 이 경우, 오믹 전극(25p')의 재료는 Ag, Al, Au 등보다 낮은 반사율을 갖기 때문에, 추가적인 반사 전극이 더 배치될 수 있다. 추가적인 반사 전극으로서, Ag, Au 등이 사용될 수 있고, Ti, Ni, Cr, Ta 등이 인접한 구성 요소에의 접착을 위한 버퍼 층으로서 배치될 수 있다. 이 경우, 버퍼 층은 Ag, Au 등을 포함하는 반사 전극의 상부 및 하부 표면 상에 얇게 증착될 수 있다.
제1 스캔 라인(130R)은 제1 컨택 홀(CH1)을 통해 제1 에피택셜 스택(20)에 연결되고, 데이터 라인(120)은 오믹 전극(25p')을 경유하여 연결된다. 제2 스캔 라인(130G)은 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(30)에 연결되고, 데이터 라인(120)은 제4a 및 제4b 컨택 홀(CH4a 및 CH4b)을 통해 연결된다. 제3 스캔 라인(130B)은 제3 컨택 홀(CH3)을 통해 제3 에피택셜 스택(40)에 연결되고, 데이터 라인(120)은 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)을 통해 연결된다.
접착 층, 접촉 전극, 파장 통과 필터 등이 기판(10)과 제1 내지 제3 에피택셜 스택(20, 30 및 40) 사이에 각각 제공된다. 이하, 예시적인 실시예에 따른 픽셀을 적층 순서를 기준으로 설명하기로 한다.
예시적인 실시예에 따라, 제1 에피택셜 스택(20)이 사이에 접착 층(61)이 개재되는 상태에서 기판(10) 상에 제공된다. 제1 에피택셜 스택(20)은 하 측에서 상 측으로 순차적으로 배치되는 p-형 반도체 층, 활성 층 및 n-형 반도체 층을 포함할 수 있다.
절연 막(81)이 기판(10)을 향하도록 제1 에피택셜 스택(20)의 하부 표면 상에 적층된다. 제1 에피택셜 스택(20)의 하부 표면 상에 형성되는 절연 막(81)은 광을 투과시키거나 흡수하는 재료를 포함할 수 있다. 다수의 컨택 홀이 절연 막(81) 내에 형성된다. 컨택 홀에는 제1 에피택셜 스택(20)의 p-형 반도체 층과 접촉하는 오믹 전극(25p')이 제공된다. 오믹 전극(25p’)은 다양한 재료를 포함할 수 있다. 제1 p-형 접촉 전극(25p) 및 데이터 라인(120)은 오믹 전극(25p')과 접촉한다. 제1 p-형 접촉 전극(25p)(데이터 라인(120)으로도 기능함)은 절연 막(81)과 접착 층(61) 사이에 제공된다.
평면도에서 볼 때, 제1 p-형 접촉 전극(25p)은, 제1 p-형 접촉 전극(25p)이 제1 에피택셜 스택(20)과 중첩되거나, 보다 구체적으로는, 제1 에피택셜 스택(20)의 발광 영역의 대부분 또는 모두를 덮으면서 발광 영역과 중첩되는 형태로, 제공될 수 있다. 제1 p-형 접촉 전극(25p)은, 제1 p-형 접촉 전극(25p)이 제1 에피택셜 스택(20)으로부터의 광을 반사시킬 수 있도록, 반사성 재료를 포함할 수 있다. 절연 막(81)도 반사 특성을 갖도록 형성되어 제1 에피택셜 스택(20)으로부터의 광의 반사를 도울 수 있다. 예를 들어, 절연 막(81)은 전방향 반사기(omni-directional reflector: ODR) 구조를 가질 수 있다.
제1 p-형 접촉 전극(25p)의 재료는 제1 에피택셜 스택(20)으로부터 방출되는 광에 대해 높은 반사율을 갖는 금속으로부터 선택되어, 제1 에피택셜 스택(20)으로부터 방출되는 광의 반사율을 최대화한다. 예를 들어, 제1 에피택셜 스택(20)이 적색 광을 방출하는 경우, 적색 광에 대해 높은 반사율을 갖는 금속, 예를 들어, Au, Al, Ag 등이 제1 p-형 접촉 전극(25p)의 재료로서 사용될 수 있다. Au는 제2 및 제3 에피택셜 스택(30 및 40)으로부터 방출되는 광(예컨대, 녹색 광 및 청색 광)에 대해 높은 반사율을 갖지 않고, 그러므로, 제2 및 제3 에피택셜 스택(30 및 40)으로부터 방출되는 광에 의한 색 혼합을 감소시킬 수 있다.
제1 n-형 접촉 전극(21n)은 제1 에피택셜 스택(20)의 상부 표면 상에 제공된다. 예시적인 실시예에서, 제1 n-형 접촉 전극(21n)은, 예를 들어, Au/Te 합금 또는 Au/Ge 합금을 포함하는 다양한 금속 및 금속 합금을 포함할 수 있다.
제1 n-형 접촉 전극(21n)은 제1 컨택(20C)에 대응하는 영역에 제공되며, 도전성 재료를 포함할 수 있다.
제2 접착 층(63)은 제1 에피택셜 스택(20) 상에 제공된다. 제1 파장 통과 필터(71), 제2 p-형 접촉 전극(35p) 및 제2 에피택셜 스택(30)이 제2 접착 층(63) 상에 순차적으로 제공된다. 제2 에피택셜 스택(30)은 하 측에서 상 측으로 순차적으로 배치되는 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 포함할 수 있다.
제1 파장 통과 필터(71)는 제1 에피택셜 스택(20)의 상부 표면 상에 제공되어 제1 에피택셜 스택(20)의 실질적으로 모든 발광 영역을 덮는다.
예시적인 실시예에서, 제2 에피택셜 스택(30)의 제1 컨택(20C)에 대응하는 영역이 제거되어, 제1 n-형 접촉 전극(21n)의 상부 표면의 일부분을 노출시킨다. 또한, 제2 에피택셜 스택(30)은 제2 p-형 접촉 전극(35p)보다 작은 면적을 가질 수 있다. 제1 공통 컨택(50GC)에 대응하는 영역이 제2 에피택셜 스택(30)으로부터 제거되어, 제2 p-형 접촉 전극(35p)의 상부 표면의 일부분을 노출시킨다.
제3 접착 층(65)은 제2 에피택셜 스택(30) 상에 제공된다. 제2 파장 통과 필터(73) 및 제3 p-형 접촉 전극(45p)은 제3 접착 층(65) 상에 순차적으로 제공된다. 제3 에피택셜 스택(40)이 제3 p-형 접촉 전극(45p) 상에 제공된다. 제3 에피택셜 스택(40)은 하 측에서 상 측으로 순차적으로 적층되는 p-형 반도체 층, 활성 층 및 n-형 반도체 층을 포함할 수 있다.
제3 에피택셜 스택(40)은 제2 에피택셜 스택(30)보다 작은 면적을 가질 수 있다. 제3 에피택셜 스택(40)은 제3 p-형 접촉 전극(45p)보다 작은 면적을 가질 수 있다. 제2 공통 컨택(50BC)에 대응하는 영역이 제3 에피택셜 스택(40)으로부터 제거되어, 제3 p-형 접촉 전극(45p)의 상부 표면의 일부분을 노출시킨다.
제1 내지 제3 에피택셜 스택(20, 30 및 40)의 적층 구조를 덮는 제1 광학적으로 비투과성인 막(83)이 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면 및 상부 표면의 일부분 상에 제공된다. 제1 광학적으로 비투과성인 막(83)은 다양한 유기/무기 절연 재료를 포함할 수 있고, 이에 한정되는 것은 아니다. 예를 들어, 제1 광학적으로 비투과성인 막(83)은 DBR 또는 흑색을 갖는 유기 폴리머 막일 수 있다. 예시적인 실시예에서, 플로팅 금속 반사 막이 제1 광학적으로 비투과성인 막(83) 상에 추가로 제공될 수 있다. 예시적인 실시예에서, 광학적으로 비투과성인 막은 서로 다른 굴절률을 갖는 두 개 이상의 절연 막을 증착함으로써 형성될 수 있다.
제1 컨택 홀(CH1)이 제1 광학적으로 비투과성인 막(83) 내에 형성되어, 제1 컨택(20C) 내에 제공되는 제1 n-형 접촉 전극(21n)의 상부 표면을 노출시킨다.
제1 스캔 라인(130R)이 제1 광학적으로 비투과성인 막(83) 상에 제공된다. 제1 스캔 라인(130R)은 제1 컨택 홀(CH1)을 통해 제1 n-형 접촉 전극(21n)에 연결된다.
제2 광학적으로 비투과성인 막(85)이 제1 광학적으로 비투과성인 막(83) 상에 제공된다. 제2 광학적으로 비투과성인 막(85)도 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면 및 상부 표면의 일부분 상에 제공되어, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 적층 구조를 덮는다. 제2 광학적으로 비투과성인 막(85)은 제1 광학적으로 비투과성인 막(83)과 실질적으로 동일하거나 다른 재료를 포함할 수 있다. 제2 광학적으로 비투과성인 막(85)도 DBR 또는 흑색을 갖는 유기 폴리머 막일 수 있다. 예시적인 실시예에서, 플로팅 금속 반사 막이 제2 광학적으로 비투과성인 막(85) 상에 추가로 제공될 수 있다. 예시적인 실시예에서, 광학적으로 비투과성인 막은 서로 다른 굴절률을 갖는 두 개 이상의 절연 막을 증착함으로써 형성될 수 있다.
제2 및 제3 스캔 라인(130G 및 130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)이 제2 광학적으로 비투과성인 막(85) 상에 제공된다. 제2 광학적으로 비투과성인 막(85)에는, 제2 컨택(30C)에서 제2 에피택셜 스택(30)의 상부 표면을 노출시키기 위한, 즉, 제2 에피택셜 스택(30)의 n-형 반도체 층을 노출시키기 위한, 제2 컨택 홀(CH2), 제3 컨택(40C)에서 제3 에피택셜 스택(40)의 상부 표면을 노출시키기 위한, 즉, 제3 에피택셜 스택(40)의 n-형 반도체 층을 노출시키기 위한, 제3 컨택 홀(CH3), 제1 공통 컨택(50GC)에서 제1 p-형 접촉 전극(25p)의 상부 표면 및 제2 p-형 접촉 전극(35p)의 상부 표면을 노출시키기 위한 제4a 및 제4b 컨택 홀(CH4a 및 CH4b), 및 제2 공통 컨택(50BC)에서 제1 p-형 접촉 전극(25p)의 상부 표면 및 제3 p-형 접촉 전극(45p)의 상부 표면을 노출시키기 위한 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)이 제공된다.
제2 스캔 라인(130G)은 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(30)의 n-형 반도체 층에 연결된다. 제3 스캔 라인(130B)은 제3 컨택 홀(CH3)을 통해 제3 에피택셜 스택(40)의 n-형 반도체 층에 연결된다. 데이터 라인(120)은 제4a 및 제4b 컨택 홀(CH4a 및 CH4b) 및 제1 브릿지 전극(BRG)을 통해 제2 p-형 접촉 전극(35p)에 연결된다. 데이터 라인(120)은 또한 제5a 및 제5b 컨택 홀(CH5a 및 CH5b) 및 제2 브릿지 전극(BRB)을 통해 제3 p-형 접촉 전극(45p)에 연결된다.
도 9 내지 도 10B는, 제2 및 제3 스캔 라인(130G 및 130B)이 제2 및 제3 에피택셜 스택(30 및 40)의 n-형 반도체 층에 서로 직접 접촉하도록 전기적으로 연결되는 것을, 도시하고 있다. 그러나, 본 발명의 개념이 그에 한정되는 것은 아니며, 제2 및 제3 n-형 접촉 전극이 제2 및 제3 스캔 라인(130G 및 130B)과 제2 및 제3 에피택셜 스택(30 및 40)의 n-형 반도체 층 사이에 더 제공될 수 있다.
요철이, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 상부 표면 상에, 즉, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 상부 표면 상에 선택적으로 제공될 수 있다. 각 요철은 발광 영역에 대응하는 부분에만 제공될 수 있고, 또는 각 반도체 층의 실질적으로 전체 상부 표면에 걸쳐서 제공될 수도 있다.
예시적인 실시예에서, 제1 및 제2 광학적으로 비투과성인 막(83 및 85)은 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면을 완전히 덮을 수 있다. 제1 및 제2 광학적으로 비투과성인 막(83 및 85)은 제3 에피택셜 스택(40)의 상부 표면의 일부분을 덮을 수 있다. 따라서, 제1 내지 제3 에피택셜 스택으로부터 방출되는 광이 상부 방향으로 진행할 수 있도록, 제1 및 제2 광학적으로 비투과성인 막(83 및 85)은 발광 영역에는 제공되지 않는다.
또한, 예시적인 실시예에서, 금속계의 부가적인 광학적으로 비투과성인 막(metal-based additional optically non-transmissive film)이, 픽셀의 측면에 해당하는 제1 및/또는 제2 광학적으로 비투과성인 막(83 및 85)의 측면 상에 더 제공될 수 있다. 부가적인 광학적으로 비투과성인 막은, 제1 내지 제3 에피택셜 스택(20, 30 및 40)으로부터의 광이 픽셀의 측면을 통해 방출되는 것을 방지하기 위해 제공되는, 광 흡수성 또는 반사성 재료를 포함하는 부가적인 광 차단 막이다.
예시적인 실시예에서, 부가적인 광학적으로 비투과성인 막은 단일 또는 다층 금속으로서 형성될 수 있다. 예를 들어, 부가적인 광학적으로 비투과성인 막은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등의 금속 또는 그 합금을 포함하는 다양한 재료로 형성될 수 있다. 부가적인 광학적으로 비투과성인 막은, 금속 또는 그 합금과 같은 재료로 형성되는 별도의 층으로서, 제1 및/또는 제2 광학적으로 비투과성인 막(83 및 85)의 측면 상에 제공될 수 있다.
부가적인 광학적으로 비투과성인 막은, 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 적어도 하나를 형성하는 동일한 공정 중 동일한 층 상에서 실질적으로 동일한 재료를 사용하여, 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)과는 별도로 형성될 수 있다. 이 경우, 광학적으로 비투과성인 막은 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)으로부터 전기적으로 절연될 수 있다.
예시적인 실시예에서, 부가적인 광학적으로 비투과성인 막은 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 적어도 하나로부터 측방향으로 연장되는 형태로 제공될 수 있다. 이 경우, 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 하나로부터 연장되는 광학적으로 비투과성인 막은 다른 도전성 구성 요소들에 전기적으로 연결되지 않을 수 있다.
상기와 같은 구조를 갖는 픽셀은 기판(10) 상에 제1 내지 제3 에피택셜 스택(20, 30 및 40)을 순차적으로 적층하고 패터닝하여 제조될 수 있으며, 이에 대해 이하에 도면을 참조로 하여 설명하기로 한다.
도 11 내지 도 21은 기판 상에 픽셀을 제조하는 방법을 순차적으로 나타내는 평면도이다. 도 12A 및 도 12B 내지 도 22A 및 도 22B는 각각 도 11 내지 도 21과 같은 대응하는 도면의 선 I-I’ 및 선 II-II’을 따라 취한 단면도이다.
도 11, 도 12A 및 도 12B를 참조하면, 제1 내지 제3 에피택셜 스택(20, 30 및 40)이 기판(10) 상에 순차적으로 형성되고, 제3 에피택셜 스택(40)이 패터닝된다.
기판(10) 상에 제1 내지 제3 에피택셜 스택(20, 30 및 40)을 순차적으로 형성하기 위해, 제1 에피택셜 스택(20) 및 오믹 전극(25p')이 제1 임시 기판 상에 형성된다. 예시적인 실시예에서, 제1 임시 기판은 제1 에피택셜 스택(20)을 형성하기 위한 GaAs 기판과 같은 반도체 기판일 수 있다. 제1 에피택셜 스택(20)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제1 임시 기판 상에 적층함으로써 제작된다. 컨택 홀을 갖는 절연 막(81)이 제1 임시 기판 상에 형성되고, 오믹 전극(25p')이 절연 막(81)의 컨택 홀 내에 형성된다.
오믹 전극(25p')은, 제1 임시 기판 상에 절연 막(81)을 형성하고 포토레지스트를 도포하고 포토레지스트를 패터닝하고 패터닝된 포토레지스트 상에 오믹 전극(25p') 재료를 증착한 다음 포토레지스트 패턴을 리프트-오프함으로써 형성된다. 그러나, 오믹 전극(25p')을 형성하는 방법은 이에 한정되지 않는다. 예를 들어, 오믹 전극(25p')은, 절연 막(81)을 형성하고 절연 막(81)을 포토리소그래피에 의해 패터닝하고 오믹 전극 막(25p')을 오믹 전극 막(25p') 재료로 형성한 다음 오믹 전극 막(25p’)을 포토리소그래피에 의해 패터닝함으로써, 형성될 수 있다.
(데이터 라인(120)으로도 기능하는) 제1 p-형 접촉 전극 층(25p)이, 오믹 전극(25p')이 그 위에 형성되는 제1 임시 기판 상에 형성된다. 제1 p-형 접촉 전극 층(25p)은 반사성 재료를 포함할 수 있다. 제1 p-형 접촉 전극 층(25p)은, 예를 들어, 금속성 재료를 증착한 후 포토리소그래피를 이용하여 패터닝함으로써 형성될 수 있다.
제1 임시 기판 상에 형성되는 제1 에피택셜 스택(20)은 사이에 개재되는 제1 접착 층(61)을 경유하여 기판(10)에 반전되어 부착된다.
제1 에피택셜 스택(20)이 기판(10) 상에 증착된 후, 제1 임시 기판이 제거된다. 제1 임시 기판은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
제1 임시 기판의 제거 후, 제1 n-형 접촉 전극(21n)이 제1 에피택셜 스택(20)의 상부 표면 상에 제공된다. 제1 n-형 접촉 전극(21n)은 도전성 재료를 증착한 후 포토리소그래피 공정에 의해 패터닝함으로써 형성될 수 있다.
제1 임시 기판을 제거한 후, 요철이 제1 에피택셜 스택(20)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 이용한 텍스쳐링에 의해 형성될 수 있다. 예를 들어, 요철은, 마이크로 사진 공정을 이용한 건식 식각, 결정 특성을 이용한 습식 식각, 샌드 블라스팅과 같은 물리적 방법을 이용한 텍스쳐링, 이온 빔 식각, 블록 코폴리머의 식각 속도의 차이에 따른 텍스쳐링 등과 같은 다양한 방법으로 형성될 수 있다.
제2 에피택셜 스택(30), 제2 p-형 접촉 전극 층(35p) 및 제1 파장 통과 필터(71)가 별도의 제2 임시 기판 상에 형성된다.
제2 임시 기판은 사파이어 기판일 수 있다. 제2 에피택셜 스택(30)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제2 임시 기판 상에 형성함으로써 제작될 수 있다.
제2 임시 기판 상에 형성되는 제2 에피택셜 스택(30)은 사이에 개재되는 제2 접착 층(63)을 경유하여 제1 에피택셜 스택(20)에 반전되어 부착된다.
부착 후, 제2 임시 기판이 제거된다. 제2 임시 기판은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
제2 임시 기판을 제거한 후, 요철이 제2 에피택셜 스택(30)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 통해 텍스쳐링될 수 있거나, 제2 임시 기판을 위한 패터닝된 사파이어 기판을 사용함으로써 형성될 수 있다.
제3 에피택셜 스택(40), 제3 p-형 접촉 전극 층(45p) 및 제2 파장 통과 필터(73)가 별도의 제3 임시 기판 상에 형성된다.
제3 임시 기판은 사파이어 기판일 수 있다. 제3 에피택셜 스택(40)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제3 임시 기판 상에 형성함으로써 제작될 수 있다.
제3 임시 기판 상에 형성되는 제3 에피택셜 스택(40)은 사이에 개재되는 제3 접착 층(65)을 경유하여 제2 에피택셜 스택(30)에 반전되어 부착된다.
부착 후, 제3 임시 기판이 제거된다. 제3 임시 기판은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다. 제3 임시 기판이 제거된 후, 요철이 제3 에피택셜 스택(40)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 통해 텍스쳐링될 수 있거나, 제3 임시 기판을 위한 패터닝된 사파이어 기판을 사용함으로써 형성될 수 있다.
다음으로, 제3 에피택셜 스택(40)이 패터닝된다. 발광 영역을 제외한 제3 에피택셜 스택(40)의 일부분들이 제거된다. 특히, 제1 및 제2 컨택(20C 및 30C) 및 제1 및 제2 공통 컨택(50GC 및 50BC)에 해당하는 부분들이 제거된다. 이와 같이, 제3 p-형 접촉 전극(45p)의 상부 표면의 일부분이 제2 공통 컨택(50BC)에서 외부에 노출된다. 제3 에피택셜 스택(40)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있으며, 제3 p-형 접촉 전극(45p)은 식각 스토퍼로서 기능할 수 있다.
예시적인 실시예에 따라, 제3 에피택셜 스택(40)의 측면이 기판(10)의 일 측면에 관하여 비스듬하게 패터닝되며, 제3 에피택셜 스택(40)과 기판(10)의 일 측면 사이에 형성된 각도는 약 45 도 내지 약 85 도일 수 있다.
그리고 나서, 제3 p-형 접촉 전극(45p), 제2 파장 통과 필터(73) 및 제3 접착 층(65)이 패터닝된다. 이와 같이, 제2 에피택셜 스택(30)의 상부 표면의 일부분이 노출된다.
제3 p-형 접촉 전극(45p), 제2 파장 통과 필터(73) 및 제3 접착 층(65)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있다.
도 13, 도 14A 및 도 14B를 참조하면, 제2 에피택셜 스택(30)의 일부분이 제거되어, 제1 공통 컨택(50GC)에서 제2 p-형 접촉 전극(35p)의 상부 표면의 일부분을 외부에 노출시킨다. 제3 p-형 접촉 전극(45p)은 식각 중 식각 스토퍼로서 기능할 수 있다.
제2 에피택셜 스택(30)의 측면이 기판(10)의 일 측면에 관하여 비스듬하게 패터닝되며, 제2 에피택셜 스택(30)과 기판(10)의 일 측면 사이에 형성된 각도는 약 45 도 내지 약 85 도일 수 있다.
다음으로, 제2 p-형 접촉 전극(35p), 제1 파장 통과 필터(71) 및 제2 접착 층(63)의 일부분들이 식각된다. 따라서, 제1 n-형 접촉 전극(21n)의 상부 표면은 제1 컨택(20C)에서 노출되고, 제1 에피택셜 스택(20)의 상부 표면은 발광 영역 이외의 부분에서 노출된다.
제2 에피택셜 스택(30), 제2 p-형 접촉 전극(35p), 제1 파장 통과 필터(71) 및 제2 접착 층(63)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있다.
도 15, 도 16A 및 도 16B를 참조하면, 제1 에피택셜 스택(20) 및 절연 막(81)이 발광 영역을 제외한 영역에서 제거된다. 제1 p-형 접촉 전극(25p)의 상부 표면이 제1 및 제2 공통 컨택(50GC 및 50BC)에서 노출된다.
제1 에피택셜 스택(20)의 측면이 기판(10)의 일 측면에 관하여 비스듬하게 패터닝되며, 제1 에피택셜 스택(20)과 기판(10)의 일 측면 사이에 형성된 각도는 약 45 도 내지 약 85 도일 수 있다.
설명의 편의를 위해 실질적으로 동일한 각도가 도면에 도시되어 있지만, 기판의 일 표면에 관하여 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 의해 형성되는 각도는 실질적으로 동일하거나 서로 다를 수 있다. 제1 내지 제3 에피택셜 스택(20, 30 및 40)을 제외한 구성 요소, 예컨대, 제1 및 제2 p-형 접촉 전극(25p 및 35p), 제1 및 제2 접착 층(61 및 63) 및 제1 및 제2 파장 통과 필터(71 및 73)는 기판의 일 측면에 대해 소정의 각도를 갖도록 비스듬하게 패터닝될 수 있다. 다른 예시적인 실시예에 따라, 기판의 일 측면에 관하여 제1 및 제2 p-형 접촉 전극(25p 및 35p), 제1 및 제2 접착 층(61 및 63) 및 제1 및 제2 파장 통과 필터(71 및 73)에 의해 형성되는 각도는 그에 한정되지 않으며, 따라서, 각도는 동일한 공정에서 함께 식각되는 구성 요소에 따라 변할 수 있고, 또는, 각 구성 요소와 기판의 일 측면 사이에 형성되는 각도가 약 45 도 내지 약 85 도인 한, 개별적으로 서로 다른 각도를 가질 수 있다.
도 17, 도 18A 및 도 18B를 참조하면, 제1 광학적으로 비투과성인 막(83)이 기판(10)의 전방 측면 상에 형성된다. 다음으로, 발광 영역에 해당하는 기판(10)의 상부 표면으로부터의 제1 광학적으로 비투과성인 막(83)의 제거 시, 제1 내지 제3 컨택 홀(CH1, CH2 및 CH3), 제4a 및 제4b 컨택 홀(CH4a 및 CH4b) 및 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)이 형성된다.
증착 후, 제1 광학적으로 비투과성인 막(83)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 패터닝될 수 있다.
도 19, 도 20A 및 도 20B를 참조하면, 제1 스캔 라인(130R)이 패터닝된 제1 광학적으로 비투과성인 막(83) 상에 형성된다. 제1 스캔 라인(130R)은 제1 컨택(20C)에서 제1 컨택 홀(CH1)을 통해 제1 n-형 접촉 전극(21n)에 연결된다. 제1 스캔 라인(130R)은 다양한 방식으로 형성될 수 있다. 예를 들어, 제1 스캔 라인(130R)은 포토리소그래피에 의해 형성될 수 있다.
다음으로, 제2 광학적으로 비투과성인 막(85)이 기판(10)의 전방 측면 상에 형성된다. 다음으로, 바람직하게는, 발광 영역에 해당하는 기판(10)의 상부 표면으로부터의 제1 광학적으로 비투과성인 막(83)의 제거와 동시에, 제2 및 제3 컨택 홀(CH2 및 CH3), 제4a 및 제4b 컨택 홀(CH4a 및 CH4b) 및 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)이 형성된다. 증착 후, 제2 광학적으로 비투과성인 막(85)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 패터닝될 수 있다.
도 21, 도 22A 및 도 22B를 참조하면, 제2 스캔 라인(130G), 제3 스캔 라인(130B), 제1 브릿지 전극(BRG) 및 제2 브릿지 전극(BRB)이 패터닝된 제2 광학적으로 비투과성인 막(85) 상에 형성된다.
제2 스캔 라인(130G)은 제2 컨택(30C)에서 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(30)의 n-형 반도체 층에 연결된다. 제3 스캔 라인(130B)은 제3 컨택(40C)에서 제3 컨택 홀(CH3)을 통해 제3 에피택셜 스택(40)의 n-형 반도체 층에 연결된다. 제1 브릿지 전극(BRG)은 제1 공통 컨택(50GC)에서 제4a 및 제4b 컨택 홀(CH4a 및 CH4b)을 통해 제1 p-형 접촉 전극(25p)에 연결된다. 제2 브릿지 전극(BRB)은 제2 공통 컨택(50BC)에서 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)을 통해 제1 p-형 접촉 전극(25p)에 연결된다.
제2 스캔 라인(130G), 제3 스캔 라인(130B) 및 브릿지 전극(BRG 및 BRB)은 다양한 방식으로, 예를 들어, 포토리소그래피에 의해, 제2 광학적으로 비투과성인 막(85) 상에 형성될 수 있다.
제2 스캔 라인(130G), 제3 스캔 라인(130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)은, 제2 광학적으로 비투과성인 막(85)이 그 위에 형성된 기판(10) 상에 포토레지스트를 도포한 후 포토레지스트를 패터닝하고 패터닝된 포토레지스트 상에 제2 스캔 라인(130G), 제3 스캔 라인(130B) 및 브릿지 전극의 재료를 증착한 후 포토레지스트 패턴을 리프트-오프함으로써 형성될 수 있다.
예시적인 실시예에 따라, 배선부의 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)을 형성하는 순서는 특별히 제한되지 않으며, 다른 순서로 형성될 수 있다. 더욱 구체적으로, 제2 스캔 라인(130G), 제3 스캔 라인(130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)은 동일한 단계 중 제2 광학적으로 비투과성인 막(85) 상에 형성되는 것으로 설명되지만, 다른 순서로 형성될 수 있다. 예를 들어, 제1 스캔 라인(130R) 및 제2 스캔 라인(130G)이 동일한 단계에서 먼저 형성되고 이어서 추가 절연 막 및 그리고 나서 제3 스캔 라인(130B)이 형성될 수 있다. 대안적으로, 제1 스캔 라인(130R) 및 제3 스캔 라인(130B)이 동일한 단계에서 먼저 형성되고 이어서 추가 절연 막의 형성 및 그리고 나서 제2 스캔 라인(130G)의 형성이 뒤따를 수 있다. 또한, 제1 및 제2 브릿지 전극(BRG 및 BRB)은 제1 내지 제3 스캔 라인(130R, 130G 및 130B)을 형성하는 단계 중 임의의 단계에서 함께 형성될 수 있다.
부가하여, 예시적인 실시예에서, 각각의 에피택셜 스택(20, 30 및 40)의 컨택의 위치는 상이하게 형성될 수 있으며, 이 경우 제1 내지 제3 스캔 라인(130R, 130G 및 130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)의 위치도 변경될 수 있다.
예시적인 실시예에서, 부가적인 광학적으로 비투과성인 막이, 픽셀의 측면에 대응하는 부분에서, 제1 광학적으로 비투과성인 막(83) 또는 제2 광학적으로 비투과성인 막(85)상에 더 제공될 수 있다.
상술한 바와 같이, 예시적인 실시예에 따른 디스플레이 디바이스에서, 다수의 에피택셜 스택을 순차적으로 적층한 후 다수의 에피택셜 스택에서 배선부를 갖는 컨택을 동시에 형성하는 것이 가능하다.
예시적인 실시예에 따른 발광 적층 구조는 다양한 형태로 변형될 수 있다. 이하의 예시적인 실시예들에서는, 중복을 피하기 위해, 전술한 발광 적층 구조와의 차이점이 주로 설명될 것이다.
도 23은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 23을 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 다수의 순차적으로 적층되는 에피택셜 스택, 에피택셜 스택의 측면을 덮는 광학적으로 비투과성인 막, 및 기판(10)의 상부 표면 상에 순차적으로 배치되는 다수의 에피택셜 스택을 포함한다.
다수의 에피택셜 스택은 제3 에피택셜 스택(40), 제2 에피택셜 스택(30) 및 제1 에피택셜 스택(20)의 순서로 기판(10)의 상부 표면 상에 적층된다.
기판(10)은 광학적으로 투과성인 절연 재료로 형성될 수 있다. 본 명세서에 사용되는, "광학적으로 투과성인" 기판(10)은 전체 광을 투과시키는 투명한 기판을 지칭할 뿐만 아니라, 소정 파장의 광만을 투과시키거나 소정 파장의 광의 일부분만을 투과시키는 반투명한 또는 부분적으로 투명한 기판 등을 지칭한다.
기판(10)은 제3 에피택셜 스택(40)이 그 위에서 성장되도록 할 수 있다. 예를 들어, 기판(10)은 사파이어 기판일 수 있다. 그러나, 본 발명의 개념은 특정 유형의 기판(10)으로 제한되지 않으며, 에피택셜 스택이 그 위에서 성장될 수 있고 광학적으로 투과성이고 절연성인 특성을 갖는 한 임의의 유형의 기판일 수 있다. 기판(10)의 재료의 예는 유리, 석영, 유기 폴리머, 유기/무기 복합체 등을 포함한다. 예시적인 실시예에서, 기판(10)은 각각의 에피택셜 스택에 발광 신호 및 공통 전압을 제공할 수 있는 배선부를 추가로 포함할 수 있다. 이와 같이, 기판(10)은, 인쇄 회로 기판으로서, 또는 유리, 실리콘, 석영, 유기 폴리머 또는 유기/무기 복합체 상에 형성되는 배선부 및/또는 구동 소자를 갖는 복합 기판으로서, 제공될 수 있다.
각 에피택셜 스택은, 도 23에 도시된 바와 같이, 기판(10)의 후방 방향으로 광을 방출한다. 하나의 에피택셜 스택으로부터 방출되는 광은 광로(light path) 내에 위치되는 다른 하나의 에피택셜 스택을 관통하며, 후방 방향으로 진행한다. 이 경우, 후방 방향은 제1 내지 제3 에피택셜 스택(20, 30 및 40)이 적층되는 방향에 해당할 수 있다.
예시적인 실시예에서, 제1 에피택셜 스택(20)은 제1 색광(L1)을 방출할 수 있고, 제2 에피택셜 스택(30)은 제2 색광(L2)을 방출할 수 있으며, 제3 에피택셜 스택(40)은 제3 색광(L3)을 방출할 수 있다. 제1 내지 제3 색광(L1, L2 및 L3)은 서로 다른 색광에 대응한다. 제1 내지 제3 색광(L1, L2 및 L3)은 순차적으로 감소하는 파장을 갖는 서로 다른 파장 대역의 색광일 수 있다. 특히, 제1 내지 제3 색광(L1, L2 및 L3)은 서로 다른 파장 대역을 가질 수 있으며, 색광은 제1 색광(L1) 내지 제3 색광(L3)의 순서로 더 높은 에너지의 더 짧은 파장 대역일 수 있다. 예시적인 실시예에서, 제1 색광(L1)은 적색 광일 수 있고, 제2 색광(L2)은 녹색 광일 수 있으며, 제3 색광(L3)은 청색 광일 수 있다. 그러나, 본 발명의 개념이 각 에피택셜 스택으로부터 방출되는 특정 색상의 광에 한정되는 것은 아니며, 에피택셜 스택은 서로 다른 색상의 광을 방출할 수 있다.
광학적으로 비투과성인 막(80)이 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면 상에 제공된다. 광학적으로 비투과성인 막(80)은 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면을 실질적으로 완전히 덮을 수 있다. 또한, 예시적인 실시예에서, 광학적으로 비투과성인 막(80)은 에피택셜 스택의 측면뿐만 아니라 잔여 에피택셜 스택의 정부(top)에 위치되는 최상부 에피택셜 스택의 상부 표면을 덮는다. 특히, 광학적으로 비투과성인 막(80)은 평면도에서 에피택셜 스택들과 중첩된다. 따라서, 각각의 에피택셜 스택으로부터 방출되는 광 중에서, 상부 방향으로 지향되는 광은 광학적으로 비투과성인 막(80)으로부터 반사되거나 광학적으로 비투과성인 막(80)에 의해 흡수되고, 특히, 광이 광학적으로 비투과성인 막(80)에 의해 반사될 때, 반사되는 광은 후방 방향으로 진행하여, 후방 방향으로의 발광 효율을 향상시킨다. 광학적으로 비투과성인 막(80)은 광을 흡수하거나 반사시킴으로써 광의 투과를 차단하는 한 특별히 한정되지 않는다.
예시적인 실시예에서, 각 에피택셜 스택의 측면은 기판(10)의 일 측면에 대해 경사진 형상을 갖는다. 예시적인 실시예에 따라, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면과 기판(10)의 일 측면 사이의 각도는 약 0 도보다 크고 약 90 도보다 작다. 예를 들어, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면과 기판(10)의 일 측면 사이의 각도가 제1 내지 제3 각도(θ1, θ2 및 θ3)일 때, 제1 내지 제3 각도(θ1, θ2 및 θ3)는 각각 약 45 도 내지 약 85 도 범위 내의 값을 가질 수 있다.
제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면이 소정의 경사를 갖는 경우, 광학적으로 비투과성인 막(80)이 용이하게 형성될 수 있다. 또한, 예시적인 실시예에서, 각 에피택셜 스택은 소정 각도로 테이퍼된 형상을 가지며, 이는 광학적으로 비투과성인 막(80)에 의한 광 반사 효과를 최대화할 수 있다. 특히, 예시적인 실시예에 따라, 제1 내지 제3 에피택셜 스택(20, 30 및 40)으로부터 방출되는 광의 추출 효율을 향상시키기 위해, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면의 각도를 용이하게 조절하는 것이 가능하게 된다.
예시적인 실시예에서, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 각각의 측면과 기판(10)의 일 측면 사이의 각도는 실질적으로 서로 동일하거나 다를 수 있다. 예를 들어, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면과 기판(10)의 일 측면 사이에 형성되는 각도 중, 제1 각도(θ1), 제2 각도(θ2) 및 제3 각도(θ3)는 전부 서로 다를 수 있고, 또는, 대안적으로, 제2 각도(θ2) 및 제3 각도(θ3)가 실질적으로 서로 동일하면서 제1 각도(θ1)와는 다를 수 있다.
예시적인 실시예에 따른 발광 적층 구조에서, 각각의 에피택셜 스택에 발광 신호를 인가하기 위한 신호 라인은 독립적으로 연결되며, 따라서, 각각의 에피택셜 스택은 독립적으로 구동될 수 있고, 그러므로, 발광 적층 구조는 각 에피택셜 스택으로부터 광이 방출되는지에 따라 다양한 색상을 구현할 수 있다. 부가하여, 서로 다른 파장의 광을 방출하기 위한 에피택셜 스택은 서로 상에 수직하게 중첩되며, 그러므로, 좁은 면적 내에 형성될 수 있다. 또한, 에피택셜 스택의 측면이 경사되기 때문에, 충분한 두께를 갖는 비투과성인 막을 용이하게 형성할 수 있고, 비투과성인 막은 특정 픽셀로부터 방출되는 광이 인접한 픽셀에 영향을 미치는 현상 또는 인접한 픽셀로부터 방출되는 광과 색상이 혼합되는 현상을 방지할 수 있다.
도 24는 예시적인 실시예에 따른 배선부를 포함하는 발광 적층 구조의 단면도이다. 도 24에서는, 도 23에 도시된 각 에피택셜 스택 및 절연 막의 경사진 형상은 생략된다.
도 24를 참조하면, 예시적인 실시예에 따른 발광 적층 구조에서, 제3 에피택셜 스택(40)이 기판(10) 상에 제공될 수 있고, 제2 에피택셜 스택(30)이 그들 사이에 개재되는 제2 접착 층(63)을 경유하여 제3 에피택셜 스택(40) 상에 제공될 수 있으며, 제1 에피택셜 스택(20)이 그들 사이에 개재되는 제1 접착 층(61)을 경유하여 제2 에피택셜 스택(30) 상에 제공될 수 있다.
제1 및 제2 접착 층(61 및 63)은 비도전성 재료 및 광학적으로 투과성인 재료를 포함할 수 있다. 예를 들어, 광학용 투명 접착제(optically clear adhesive)가 제1 및 제2 접착 층(61 및 63)을 위해 사용될 수 있다. 제1 및 제2 접착 층(61 및 63)을 형성하기 위한 재료는, 광학적으로 투명하고 각 에피택셜 스택을 안정적으로 부착시킬 수 있는 한, 특별히 제한되지 않는다.
제3 에피택셜 스택(40)은 하측으로부터 상측으로 순차적으로 배치되는 n-형 반도체 층(41), 활성 층(43) 및 p-형 반도체 층(45)을 포함한다. 제3 에피택셜 스택(40)의 n-형 반도체 층(41), 활성 층(43) 및 p-형 반도체 층(45)은 청색 광을 방출하는 반도체 재료를 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제3 에피택셜 스택(40)은 청색 이외의 색의 광을 방출할 수 있다. 제3 p-형 접촉 전극(45p)이 제3 에피택셜 스택(40)의 p-형 반도체 층(45) 상부에 제공된다.
제2 에피택셜 스택(30)은 하측으로부터 상측으로 순차적으로 배치되는 p-형 반도체 층(35), 활성 층(33) 및 n-형 반도체 층(31)을 포함한다. 제2 에피택셜 스택(30)의 p-형 반도체 층(35), 활성 층(33) 및 n-형 반도체 층(31)은 녹색 광을 방출하는 반도체 재료를 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제2 에피택셜 스택(30)은 녹색 이외의 색의 광을 방출할 수 있다. 제2 p-형 접촉 전극(35p)이 제2 에피택셜 스택(30)의 p-형 반도체 층(35) 밑에 제공된다.
제1 에피택셜 스택(20)은 하측으로부터 상측으로 순차적으로 배치되는 n-형 반도체 층(21), 활성 층(23) 및 p-형 반도체 층(25)을 포함한다. 제1 에피택셜 스택(20)의 n-형 반도체 층(21), 활성 층(23) 및 p-형 반도체 층(25)은 적색 광을 방출하는 반도체 재료를 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제1 에피택셜 스택(20)은 적색 이외의 색의 광을 방출할 수 있다. 제1 p-형 접촉 전극(25p)이 제1 에피택셜 스택(20)의 p-형 반도체 층(25) 상부에 제공된다.
예시적인 실시예에서, 공통 라인이 제3 p-형 접촉 전극(45p), 제2 p-형 접촉 전극(35p) 및 제1 p-형 접촉 전극(25p)에 연결될 수 있다. 공통 라인은 공통 전압이 인가되는 라인일 수 있다. 또한, 발광 신호 라인은 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 n-형 반도체 층(21, 31 및 41)에 각각 연결될 수 있다. 예시적인 실시예에서, 공통 전압(SC)이 공통 라인을 통해 제1 내지 제3 p-형 접촉 전극(25p, 35p 및 45p)에 인가되고, 발광 신호가 발광 신호 라인을 통해 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 n-형 반도체 층(21, 31 및 41)에 인가되어, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 발광을 제어한다. 이 경우, 발광 신호는 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 각각 대응하는 제1 내지 제3 발광 신호(SR, SG 및 SB)를 포함한다. 예시적인 실시예에서, 제1 발광 신호(SR)는 적색 광에 대응하는 신호일 수 있고, 제2 발광 신호(SG)는 녹색 광에 대응하는 신호일 수 있으며, 제3 발광 신호(SB)는 청색 광에 대응하는 신호일 수 있다.
예시적인 실시예에 따라, 제1 내지 제3 에피택셜 스택(20, 30 및 40)은 각각의 에피택셜 스택에 인가되는 발광 신호에 따라 구동된다.
상기한 예시적인 실시예에서, 공통 전압이 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 p-형 반도체 층(25, 35 및 45)에 인가되는 것으로 설명되고 발광 신호가 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 n-형 반도체 층(21, 31 및 41)에 인가되는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다.
예시적인 실시예에 따른 발광 적층 구조는, 서로 이격된 서로 다른 평면 상에서 서로 다른 색광을 구현하기 보다는 서로 다른 색광의 부분들이 중첩된 영역 상에 제공되도록, 색을 구현할 수 있다. 따라서, 예시적인 실시예에 따른 발광 적층 구조는 유리하게는 발광 소자의 소형화 및 집적화를 제공할 수 있다. 또한, 예시적인 실시 예에 따라, 다수의 발광 소자 대신에 하나의 발광 적층 구조 만이 발광 적층 구조에 장착되므로, 제조 방법이 상당히 단순화된다.
발광 적층 구조는 다양한 색상을 표현할 수 있는 발광 소자이며, 그러므로, 디스플레이 디바이스에서 픽셀로서 이용될 수 있다. 이하, 디스플레이 디바이스에서 픽셀로서 이용될 수 있는 발광 적층 구조를 설명하기로 한다.
도 25는 예시적인 실시예에 따른 발광 적층 구조의 평면도이고, 도 26은 도 25의 선 III-III’을 따라 취한 단면도이다.
도 25 및 도 26을 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 다수의 에피택셜 스택이 적층되는 발광 영역 및 발광 영역을 둘러싸는 주변 영역을 포함한다. 다수의 에피택셜 스택은 제1 내지 제3 에피택셜 스택(20, 30 및 40)을 포함한다.
발광 영역의 적어도 일 측에는 배선부를 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 연결하기 위한 컨택이 제공된다. 컨택은 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 공통 전압을 인가하기 위한 공통 컨택(50C), 제1 에피택셜 스택(20)에 발광 신호를 제공하기 위한 제1 컨택(20C), 제2 에피택셜 스택(30)에 발광 신호를 제공하기 위한 제2 컨택(30C), 및 제3 에피택셜 스택(40)에 발광 신호를 제공하기 위한 제3 컨택(40C)을 포함한다.
예시적인 실시예에서, 발광 적층 구조가 평면도에서 실질적으로 정사각형 형상을 갖는 경우, 공통 컨택(50C) 및 제1 내지 제3 컨택(20C, 30C 및 40C)은 정사각형의 각 모서리에 해당하는 영역에 배치될 수 있다. 그러나, 공통 컨택(50C) 및 제1 내지 제3 컨택(20C, 30C 및 40C)의 위치는 이에 한정되지 않으며, 발광 적층 구조의 형상에 따라 다양한 변형이 적용 가능하다.
제1 컨택(20C)에는 제1 n-형 접촉 전극(21n)을 통해 제1 에피택셜 스택(20)에 전기적으로 연결되는 제1 패드(20p)가 제공된다. 제2 컨택(30C)에는 제2 에피택셜 스택(30)의 n-형 반도체 층에 전기적으로 연결되는 제2 패드(30p)가 제공된다. 제3 컨택(40C)에는 제3 에피택셜 스택(40)의 n-형 반도체 층에 전기적으로 연결되는 제3 패드(40p)가 제공된다.
공통 컨택(50C)에는 공통 패드(50P)가 제공된다. 공통 패드(50P)는 제1 내지 제3 p-형 접촉 전극(25p, 35p 및 45p)을 통해 제1 내지 제3 에피택셜 스택(20, 30 및 40)에 각각 전기적으로 연결된다.
공통 컨택(50C)에는 제1 p-형 접촉 전극(25p)과 중첩되는 위치에서 오믹 전극(25p')이 제공된다. 오믹 전극(25p')은 제1 에피택셜 스택(20)의 p-형 반도체 층과 제1 p-형 접촉 전극(25p)을 전기적으로 연결하기 위해 제공되며, 다양한 형태로 다양한 위치에 제공될 수 있다. 예를 들어, 오믹 전극(25p')이 공통 컨택(50C)에 제공되지만, 본 발명의 개념이 이에 한정되는 것은 아니고, 오믹 전극(25p')은 발광 영역에 제공될 수 있다.
오믹 전극(25p')은 실질적으로 도넛 형상일 수 있다. 오믹 전극(25p’)은 오믹 접촉을 위해 제공되며, 다양한 재료를 포함할 수 있다. 예시적인 실시예에서, p-형 오믹 전극에 대응하는 오믹 전극(25p')은 Au/Zn 합금 또는 Au/Be 합금을 포함할 수 있다. 이 경우, 오믹 전극(25p')의 재료는 Ag, Al, Au 등보다 반사율이 낮기 때문에, 추가적인 반사 전극이 더 배치될 수 있다. 추가적인 반사 전극으로서, Ag, Au 등이 사용될 수 있고, Ti, Ni, Cr, Ta 등이 인접한 구성 요소에의 접착을 위한 금속 접착 층으로서 배치될 수 있다. 이 경우, 금속 접착 층은 Ag, Au 등을 포함하는 반사 전극의 상부 및 하부 표면 상에 얇게 증착될 수 있다.
접착 층, 접촉 전극, 파장 통과 필터 등이 기판(10)과 제1 내지 제3 에피택셜 스택(20, 30 및 40) 사이에 각각 제공된다.
도 26을 참조하면, 제3 내지 제1 에피택셜 스택(40, 30 및 20)이 기판(10) 상에 순차적으로 제공된다.
제3 p-형 접촉 전극(45p)이 제3 에피택셜 스택(40) 상에 제공된다. 구체적으로, 제3 에피택셜 스택(40)의 p-형 반도체 층과 접촉하는 제3 p-형 접촉 전극(45p)이 제공된다. 제3 p-형 접촉 전극(45p)은 예를 들어 투명한 도전성 산화물(TCO)과 같은 투명한 도전성 재료를 포함할 수 있다.
예시적인 실시예에서, 제2 파장 통과 필터(73)가 제3 p-형 접촉 전극(45p) 상에 제공될 수 있다. 제2 파장 통과 필터(73)는 고순도 및 고효율 색광을 제공하도록 구성되며, 발광 적층 구조에서 선택적으로 이용될 수 있다. 제2 파장 통과 필터(73)는, 상대적으로 짧은 파장을 갖는 광이 더 긴 파장을 갖는 광을 방출하는 에피택셜 스택을 향하여 진행하는 것을 차단하도록 구성된다.
예시적인 실시예에서, 제2 파장 통과 필터(73)는 제2 에피택셜 스택(30)으로부터 방출되는 제2 색광을 투과시킬 수 있고, 제2 색광과 다른 광은 차단하거나 반사시킬 수 있다. 따라서, 제2 에피택셜 스택(30)으로부터 방출되는 제2 색광은 상 측으로부터 하 측을 향하는 방향으로 진행할 수 있고, 제3 에피택셜 스택(40)으로부터 방출되는 제3 색광은 제2 에피택셜 스택(30)을 향하여 진행하는 것이 차단되고 제2 파장 통과 필터(73)에 의해 반사되거나 차단된다.
제2 에피택셜 스택(30)은, 사이에 개재되는 제2 접착 층(63)을 경유하여, 제3 p-형 접촉 전극(45p)이 형성되는 제3 에피택셜 스택(40) 상에 제공된다.
제2 p-형 접촉 전극(35p)은 제2 에피택셜 스택(30) 밑에, 즉, 제2 에피택셜 스택(30)과 제2 접착 층(63) 사이에 제공된다.
제1 파장 통과 필터(71)는 제2 에피택셜 스택(30) 상에 제공될 수 있다. 제1 파장 통과 필터(71)는 비교적 짧은 파장을 갖는 광이 더 긴 파장을 갖는 광을 방출하는 에피택셜 스택을 향하여 진행하는 것을 차단하도록 구성되며, 후술될 바와 같이, 제1 파장 통과 필터(71)는 제1 에피택셜 스택(20)으로부터 방출되는 제1 색광을 투과시키면서 제1 색광 이외의 광을 차단하거나 반사시킬 수 있다. 따라서, 제1 에피택셜 스택(20)으로부터 방출되는 제1 색광은 상 측으로부터 하 측을 향하는 방향으로 진행할 수 있고, 제2 에피택셜 스택(30)으로부터 방출되는 제2 색광은 제1 에피택셜 스택(20)을 향하여 진행하는 것이 차단되고 제1 파장 통과 필터(71)에 의해 반사되거나 차단된다.
제1 에피택셜 스택(20)은, 사이에 개재되는 제2 접착 층(63)을 경유하여, 제2 p-형 접촉 전극(35p)이 형성되는 제2 에피택셜 스택(30) 상에 제공된다.
n-형 반도체 층, 활성 층 및 p-형 반도체 층의 일부분들이 제거되어, 제1 에피택셜 스택(20) 상에 메사(mesa)를 형성한다. 메사가 형성되지 않은 비-메사 영역은, 반도체 층의 일부분(특히, n-형 반도체 층 및 활성 층의 일부분)이 제거될 때, 제거되어, n-형 반도체 층의 상부 표면을 노출시킬 수 있다. 메사 영역은 일반적으로 발광 영역과 중첩되며, 비-메사 영역은 일반적으로 주변 영역과 중첩될 수 있고 특히 컨택과 중첩될 수 있다.
제1 n-형 접촉 전극(21n)이 노출된 n-형 반도체 층의 상부 표면 상에 제공된다. 제1 p-형 접촉 전극(25p)은, 사이에 개재되는 오믹 전극(25p') 및 제1 광학적으로 비투과성인 막(83)을 경유하여, 메사를 갖는 p-형 반도체 층 상부에 제공된다.
제1 광학적으로 비투과성인 막(83)은 제1 에피택셜 스택(20)의 상부 표면을 덮으며, 오믹 전극(25p')이 제공되는 부분에서 컨택 홀을 갖는다. 오믹 전극(25p')은 공통 컨택(50C)이 제공되는 영역에 대응하도록 제공되며, 다양한 형상, 예를 들어 실질적으로 도넛 형상으로 제공될 수 있다.
제1 p-형 접촉 전극(25p)은 제1 광학적으로 비투과성인 막(83) 상에 제공된다. 평면도에서 볼 때, 제1 p-형 접촉 전극(25p)은, 전체 발광 영역을 덮으면서, 제1 p-형 접촉 전극(25p)이 발광 영역과 중첩되는 형태로, 제공될 수 있다. 제1 p-형 접촉 전극(25p)은 반사성 재료를 포함하여 제1 에피택셜 스택(20)으로부터의 광을 하방향으로 반사시킬 수 있다. Ag, Al, Au 등과 같은 다양한 반사성 금속이 제1 p-형 접촉 전극(25p)을 형성하기 위한 반사성 재료로서 사용될 수 있다. 필요한 경우, Ti, Ni, Cr, Ta 등이 인접한 구성 요소와의 접착을 위한 접착 층으로서 배치될 수 있다.
예시적인 실시예에 따라, 제1 p-형 접촉 전극(25p)은 제1 에피택셜 스택(20)의 적색 광의 파장 대역에서 높은 반사율을 갖는 재료로부터 선택될 수 있다. 예를 들어, 제1 p-형 접촉 전극(25p)은 적색 광의 파장 대역에서 높은 반사율을 갖는 Au를 포함할 수 있으며, 이 경우, Au는 하부로부터 누설되는 청색 광을 흡수하여 불필요한 색 간섭을 최소화할 수 있다.
제1 광학적으로 비투과성인 막(83)도 반사 특성을 갖도록 형성되어 제1 에피택셜 스택(20)으로부터의 광의 반사를 도울 수 있다. 예를 들어, 제1 광학적으로 비투과성인 막(83)은 전방향 반사기(omni-directional reflector: ODR) 구조를 가질 수 있다.
제2 광학적으로 비투과성인 막(85)은, 제1 p-형 접촉 전극(25p)이 제공되는, 제1 광학적으로 비투과성인 막(83) 상에 제공된다. 제2 광학적으로 비투과성인 막(85)은 제1 에피택셜 스택(20)의 상부 표면 및 제2 광학적으로 비투과성인 막(85) 밑의 각 구성 요소의 측면을 덮는다. 제2 광학적으로 비투과성인 막(85)은, 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 측면으로부터 방출되는 광과 인접한 발광 구조로부터 방출되는 광의 혼합을 방지하기 위해, 광을 흡수하거나 반사시킴으로써 광의 방출을 차단하는 재료를 포함할 수 있다. 제2 광학적으로 비투과성인 막(85)은 제1 광학적으로 비투과성인 막(83)과 실질적으로 동일하거나 다른 재료를 포함할 수 있다. 제2 광학적으로 비투과성인 막(85)도 DBR 또는 흑색을 갖는 유기 폴리머 막일 수 있다. 예시적인 실시예에서, 플로팅 금속 반사 막이 제2 광학적으로 비투과성인 막(85) 상에 추가로 제공될 수 있다. 예시적인 실시예에서, 광학적으로 비투과성인 막은 서로 다른 굴절률을 갖는 두 개 이상의 절연 막을 증착함으로써 형성될 수 있다.
제1 내지 제3 패드(20P, 30P 및 40P) 및 공통 패드(50P)는 제2 광학적으로 비투과성인 막(85) 상에 제공된다. 제1 내지 제3 패드(20P, 30P 및 40P) 및 공통 패드(50P)는 제1 내지 제3 스캔 라인 및 데이터 라인에 각각 연결될 수 있다.
제1 내지 제3 패드(20P, 30P 및 40P) 및 공통 패드(50P)는 단층 또는 다층 금속으로 형성될 수 있다. 예를 들어, 제1 내지 제3 패드(20P, 30P 및 40P) 및 공통 패드(50P)는 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등 또는 그 합금과 같은 다양한 재료로 형성될 수 있다.
제1 내지 제3 패드(20P, 30P 및 40P) 및 공통 패드(50P)의 각각은, 제1 내지 제4 컨택 홀(CH1, CH2, CH3 및 CH4) 및 제1 컨택 홀(CH1’)과 같은 그 밑에 제공되는 홀들을 통해 각각의 대응하는 구성 요소에 연결된다.
공통 패드(50P)는 제1 컨택 홀(CH1')을 통해 제1 p-형 접촉 전극(25p)에 연결되고 제1 컨택 홀(CH1)을 통해 제2 및 제3 p-형 접촉 전극(35p 및 45p)에 연결된다. 제1 패드(20P)는 제2 컨택 홀(CH2)을 통해 제1 에피택셜 스택(20)의 n-형 반도체 층에 연결된다. 제2 패드(30P)는 제3 컨택 홀(CH3)을 통해 제2 에피택셜 스택(30)의 n-형 반도체 층에 연결된다. 제3 패드(40P)는 제4 컨택 홀(CH4)을 통해 제3 에피택셜 스택(40)의 n-형 반도체 층에 연결된다.
상기한 발광 적층 구조는 제1 내지 제3 에피택셜 스택(20, 30 및 40)으로부터 광을 방출함으로써 하방향으로 광을 방출할 수 있다. 제1 내지 제3 패드(20P, 30P 및 40P) 및 공통 패드(50P)는 각각 제1 내지 제3 스캔 라인 및 데이터 라인에 연결될 수 있고, 따라서, 별도의 구동 신호들이 제1 내지 제3 패드들(20P, 30P 및 40P)을 통해 제1 내지 제3 에피택셜 스택들(20, 30 및 40)에 인가될 수 있고, 공통 전압이 공통 패드(50P)를 통해 인가될 수 있다. 이러한 방식으로, 제1 내지 제3 에피택셜 스택(20, 30 및 40)으로부터의 광의 방출이 독립적으로 제어될 수 있다.
도 27, 도 29, 도 31 및 도 33은 예시적인 실시예에 따른, 에피택셜 스택을 제조하는 방법을 나타내는 평면도이고, 도 28, 도 30A 및 도 30B, 도 32A 및 도 32B 및 도 34는 예시적인 실시예에 따라 각각 도 27, 도 29, 도 31 및 도 33에서 선 III-III’을 따라 취한 단면도이다.
도 27 및 도 28을 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 기판(10) 상에 형성되는 제3 에피택셜 스택(40)을 포함한다. 제3 p-형 접촉 전극(45p) 및 제2 파장 통과 필터(73)가 제3 에피택셜 스택(40) 상에 형성된다.
다음으로, 제2 에피택셜 스택(30)이 제4 임시 기판 상에 형성된다. 제4 임시 기판은 제2 에피택셜 스택(30)이 그 위에 형성될 수 있는 반도체 기판일 수 있다. 제4 임시 기판은 형성하고자 하는 반도체 층에 따라 다르게 설정될 수 있다. 제2 에피택셜 스택(30)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제4 임시 기판 상에 형성함으로써 제작될 수 있다. 제2 p-형 접촉 전극(35p)은 제2 에피택셜 스택(30)의 상부 표면 상에 형성된다.
제4 임시 기판 상에 형성된 제2 에피택셜 스택(30)은, 제2 접착 층(63)이 형성된 제3 에피택셜 스택(40) 상으로 반전되어 접착되며, 그리고 나서, 제4 임시 기판은 제거된다. 제4 임시 기판은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
다음으로, 제1 에피택셜 스택(20)이 제2 에피택셜 스택(30) 상에 형성된다. 제1 에피택셜 스택(20)은 제5 임시 기판 상에 형성될 수 있고, 제5 임시 기판은 제1 에피택셜 스택(20)이 그 위에 형성될 수 있는 반도체 기판일 수 있다. 제5 임시 기판은 형성하고자 하는 반도체 층에 따라 다르게 설정될 수 있다. 제1 에피택셜 스택(20)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제5 임시 기판 상에 형성함으로써 제작된다.
제5 임시 기판 상에 형성된 제1 에피택셜 스택(20)은, 제1 접착 층(61)이 형성된 제2 에피택셜 스택(30) 상으로 반전되어 접착되며, 그리고 나서, 제5 임시 기판은 제거된다. 제5 임시 기판은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
다음으로, 제1 에피택셜 스택(20)의 활성 층, p-형 반도체 층의 일부분 및 필요한 경우 n-형 반도체 층의 일부분이 제거되어 메사 구조를 형성한다. 메사 구조를 형성함으로써, 제1 에피택셜 스택(20)의 n-형 반도체 층의 상부 표면이 노출된다.
제1 n-형 접촉 전극(21n)이 n-형 반도체 층의 노출된 상부 표면 상에 형성되고, 제1 광학적으로 비투과성인 막(83)이 제1 n-형 접촉 전극(21n) 상에 형성된다. 컨택 홀이 제1 광학적으로 비투과성인 막(83) 상에 제공되어 제1 에피택셜 스택(20)의 상부 표면의 일부분을 노출시키며, 오믹 전극(25p')이 컨택 홀 내에 형성된다.
예시적인 실시예에서, 메사 구조와 같은 구성 요소는 제2 에피택셜 스택(30) 상으로의 제1 에피택셜 스택(20)의 전사(transfer)후 제1 에피택셜 스택(20), 제1 n-형 접촉 전극(21n), 오믹 전극(25p') 등 상에 형성되는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예시적인 실시예에 따라, 제1 n-형 접촉 전극(21n), 오믹 전극(25p') 등은, 제1 임시 기판 상의 제1 에피택셜 스택(20) 상에, 또는 별도의 부가적인 임시 기판을 사용하고 패터닝된 제1 에피택셜 스택(20)을 제2 에피택셜 스택(30) 상으로 전사함으로써, 먼저 형성될 수 있다.
도 29, 도 30A 및 도 30B를 참조하면, 제1 p-형 접촉 전극(25p)이, 제1 광학적으로 비투과성인 막(83) 등이 형성된 제1 에피택셜 스택(20) 상에, 형성된다. 제1 p-형 접촉 전극(25p)은 반사성 재료를 포함할 수 있으며, 발광 영역을 덮도록 형성된다. 제1 p-형 접촉 전극(25p)은, 전방 측면 상에 반사성 도전 물질을 형성 한 후 포토리소그래피 등을 이용하여 패터닝함으로써, 형성될 수 있다.
제1 p-형 접촉 전극(25p)이 형성된 후, 제1 에피택셜 스택(20), 제1 접착 층(61) 및 제1 파장 통과 필터(71)의 일부분들이, 발광 영역, 공통 컨택(50C), 제2 컨택(30C) 및 제3 컨택(40C) 이외의 비-발광 영역에 대응하는 영역들에서 제거되어, 제1 내지 제4 컨택 홀(CH1, CH2, CH3 및 CH4)을 형성한다. 이와 같이, 제2 에피택셜 스택(30)의 n-형 반도체 층의 상부 표면이 제2 컨택(30C)에서 노출된다.
이 경우, 제1 에피택셜 스택(20), 제1 접착 층(61) 및 제1 파장 통과 필터(71)는 포토리소그래피를 이용한 건식 식각 또는 습식 식각에 의해 패터닝될 수 있다. 제1 에피택셜 스택(20), 제1 접착 층(61) 및 제1 파장 통과 필터(71)의 측면은 기판(10)의 일 표면에 대해 비스듬하게 패터닝된다. 구체적으로, 제1 에피택셜 스택(20)과 기판(10)의 일 측면 사이에 형성되는 각도는 약 45 도 내지 약 85 도일 수 있다.
도 31, 도 32A 및 도 32B를 참조하면, 발광 영역 이외의 비-발광 영역에 대응하는 영역 중 하나인 공통 컨택(50C)의 제1 컨택 홀(CH1) 내에서, 공통 컨택(50C), 제2 컨택(30C), 제3 컨택(40C) 및 제2 에피택셜 스택(30)의 상부 표면의 일부분이 제거되어, 제2 p-형 접촉 전극(35p)의 상부 표면의 일부분을 노출시킨다. 이 경우, 제2 에피택셜 스택(30)의 측면이 기판(10)의 상부 표면에 관하여 비스듬하게 패터닝되며, 제2 에피택셜 스택(30)과 기판(10)의 상부 표면 사이에 형성된 각도는 약 45 도 내지 약 85 도일 수 있다.
그리고 나서, 제2 p-형 접촉 전극(35p), 제2 접착 층(63) 및 제2 파장 통과 필터(73)의 일부분들이 추가로 제거되어, 제3 p-형 접촉 전극(45p)의 상부 표면을 노출시킨다. 또한, 제3 컨택(40C)의 제4 컨택 홀(CH4) 내에서, 제2 p-형 접촉 전극(35p), 제2 접착 층(63), 제2 파장 통과 필터(73) 및 제3 에피택셜 스택(40)의 일부분들이 제거되어, 제3 에피택셜 스택(40)의 n-형 반도체 층의 상부 표면을 노출시킨다. 제3 에피택셜 스택(40)은 발광 영역을 제외한 영역으로부터 부가적으로 제거된다.
제3 에피택셜 스택(40), 제2 접착 층(63), 제2 파장 통과 필터(73) 및 제3 p-형 접촉 전극(45p)의 측면이 기판(10)의 상부 표면에 대해 비스듬하게 패터닝된다. 구체적으로, 제3 에피택셜 스택(40)과 기판(10)의 상부 표면 사이에 형성되는 각도는 약 45 도 내지 약 85 도일 수 있다.
다음에, 제2 광학적으로 비투과성인 막(85)이 컨택 홀 등이 형성된 기판(10) 상에 형성된다. 제1 내지 제3 에피택셜 스택(20, 30 및 40)을 포함하는 다른 구성 요소는 경사져 있기 때문에, 제2 광학적으로 비투과성인 막(85)은 경사진 측면을 따라 충분한 두께로 형성될 수 있다. 일반적으로, 제1 내지 제3 에피택셜 스택(20, 30 및 40)을 포함하는 다른 구성 요소가 수직 또는 거의 수직인 측면을 가지면, 제2 광학적으로 비투과성인 막(85)을 충분한 두께로 형성하는 것이 어려울 수 있다. 제2 광학적으로 비투과성인 막(85)도 DBR 또는 흑색을 갖는 유기 폴리머 막일 수 있다. 예시적인 실시예에서, 플로팅 금속 반사 막이 제1 광학적으로 비투과성인 막(83) 상에 추가로 제공될 수 있다. 예시적인 실시예에서, 광학적으로 비투과성인 막은 서로 다른 굴절률을 갖는 두 개 이상의 절연 막을 증착함으로써 형성될 수 있다.
제2 광학적으로 비투과성인 막(85)은 기판(10)의 전방 측면 상에 형성된 후 패터닝되어, 몇몇 영역에서 하부에 있는 구성 요소를 노출시킨다. 따라서, 제2 광학적으로 비투과성인 막(85)은, 공통 컨택(50C)에서 제1 p-형 접촉 전극(25p)의 상부 표면을 부분적으로 노출시키는 제1 컨택 홀(CH1'), 제2 및 제3 n-형 접촉 전극의 상부 표면들을 노출시키는 제1 컨택 홀(CH1), 제1 컨택(20C)에서 제1 n-형 접촉 전극(21n)의 상부 표면을 노출시키는 제2 컨택 홀(CH2), 제2 컨택(30C)에서 제2 에피택셜 스택(30)의 n-형 반도체 층의 상부 표면을 노출시키는 제3 컨택 홀(CH3), 및 제3 컨택(40C)에서 제3 에피택셜 스택(40)의 n-형 반도체 층의 상부 표면을 노출시키는 제4 컨택 홀(CH4)을 갖는다.
도 33 및 도 34를 참조하면, 그리고 나서, 공통 패드(50P) 및 제1 내지 제3 패드(20P, 30P 및 40P)가 제1 내지 제4 컨택 홀(CH1, CH2, CH3 및 CH4)이 형성된 공통 컨택(50C) 내에 그리고 제1 내지 제3 컨택(20C, 30C 및 40C) 내에 형성된다.
예시적인 실시예에 따라, 요철이 제1 내지 제3 에피택셜 스택(20, 30 및 40)의 하부 표면 상에 선택적으로 제공될 수 있다. 각 요철은 발광 영역에 대응하는 일부분에만 제공될 수 있다.
또한, 예시적인 실시예에 따라, 부가적인 광학적으로 비투과성인 막이 발광 적층 구조의 측면 상에 추가로 제공될 수 있다.
발광 적층 구조의 측면 상에 광학적으로 비투과성인 막을 제공함으로써, 특정 발광 적층 구조로부터 방출되는 광이 인접한 발광 적층 구조에 영향을 미치는 현상 또는 인접한 발광 적층 구조로부터 방출되는 광과 색이 혼합되는 현상을 방지할 수 있다.
상술한 바와 같이, 공통 전압 및 발광 신호가 공통 컨택(50C) 및 제1 내지 제3 컨택(20C, 30C 및 40C)에 각각 인가되므로, 제1 내지 제3 에피택셜 스택(20, 30 및 40)에서 광을 방출할지 여부가 독립적으로 제어될 수 있고, 그 결과, 각 에피택셜 스택으로부터의 광의 방출을 이용하여 다양한 색상이 구현될 수 있다.
도 35는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 도 36은 예시적인 실시예에 따른, 디스플레이용 LED 픽셀의 개략적인 단면도이다.
도 35 및 도 36을 참조하면, 디스플레이 장치(201)는 회로 기판(251) 및 다수의 픽셀(200)을 포함한다. 각 픽셀(200)은 기판(221), 및 기판(221) 상에 배치되는 제1 서브픽셀(R), 제2 서브픽셀(G) 및 제3 서브 픽셀(B)을 포함할 수 있다. 다른 예시적인 실시예에서, 기판(221)은 생략될 수 있다.
회로 기판(251)은 패시브 회로 또는 액티브 회로를 가질 수 있다. 예를 들어, 패시브 회로는 데이터 라인 및 스캔 라인을 포함할 수 있다. 예를 들어, 액티브 회로는 트랜지스터 및/또는 커패시터를 포함할 수 있다. 회로 기판(251)은 그 표면 상에 위치되는 또는 그 내부에 위치되는 회로를 가질 수 있다. 회로 기판(251)은, 예를 들어, 유리 기판, 사파이어 기판, Si 기판, 또는 Ge 기판을 포함할 수 있다.
기판(221)은 제1 내지 제3 서브픽셀(R, G 및 B)을 지지할 수 있다. 기판(221)이 생략되는 경우, 제1 내지 제3 서브픽셀(R, G 및 B)은 회로 기판(251)에 의해 지지될 수 있다. 기판(210)은 다수의 픽셀(200) 상부에서 연속적으로 형성될 수 있으며, 제1 내지 제3 서브픽셀(R, G 및 B)을 회로 기판(251)에 전기적으로 연결할 수 있다. 기판(221)은, 예를 들어, GaAs 기판일 수 있지만, 이에 한정되는 것은 아니다.
제1 서브픽셀(R)은 제1 LED 스택(223)을 포함하고, 제2 서브픽셀(G)은 제2 LED 스택(233)을 포함하며, 제3 서브픽셀(B)은 제3 LED 스택(243)을 포함한다. 제1 서브픽셀(R)은 제1 LED 스택(223)으로부터 광이 방출되도록 구성되고, 제2 서브픽셀(G)은 제2 LED 스택(233)으로부터 광이 방출되도록 구성되며, 제3 서브픽셀(B)은 제3 LED 스택(243)으로부터 광이 방출되도록 구성된다. 제1 내지 제3 LED 스택(223, 233 및 243)은 서로 독립적으로 구동될 수 있다.
제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243)은 서로 중첩되도록 수직 방향으로 적층된다. 제2 LED 스택(233)은 제1 LED 스택(223)의 부분적인 영역 상에 배치될 수 있다. 제2 LED 스택(233)은 제1 LED 스택(223) 상에서 일 측을 향해 배치될 수 있다. 제3 LED 스택(243)은 제2 LED 스택(233)의 부분적인 영역 상에 배치될 수 있다. 제3 LED 스택(243)은 제2 LED 스택(233) 상에서 일 측을 향해 배치될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제3 LED 스택(243)은 제2 LED 스택(233)의 좌측을 향해 배치될 수 있다.
제1 LED 스택(223) 내에서 발생되는 광(R)은 제2 LED 스택(233)에 의해 덮이지 않은 영역으로부터 방출될 수 있고, 제2 LED 스택(233) 내에서 발생되는 광(G)은 제3 LED 스택(243)에 의해 덮이지 않은 영역으로부터 방출될 수 있다. 구체적으로, 제1 LED 스택(223) 내에서 발생되는 광은 제2 LED 스택(233) 및 제3 LED 스택(243)을 관통하지 않고 외부로 방출될 수 있고, 제2 LED 스택(233) 내에서 발생되는 광은 제3 LED 스택(243)을 관통하지 않고 외부로 방출될 수 있다.
또한, 광(R)이 제1 LED 스택(223)으로부터 방출되는 영역의 면적, 광(G)이 제2 LED 스택(233)으로부터 방출되는 영역의 면적 및 제3 LED 스택(243)의 영역의 면적은 서로 다를 수 있고, 제1 내지 제3 LED 스택(223, 233 및 243)의 각각으로부터 방출되는 광의 광도는 이들 면적을 조절함으로써 조절될 수 있다.
그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 제1 LED 스택(223) 내에서 발생되는 광은 제2 LED 스택(233)을 관통하거나 제2 LED 스택(233) 및 제3 LED 스택(243)을 관통하여 외부로 방출될 수 있다. 제2 LED 스택(233) 내에서 발생되는 광은 제3 LED 스택(243)을 관통하여 외부로 방출될 수 있다.
제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243)의 각각은 제1 도전형 반도체 층(예를 들어, n-형 반도체 층), 제2 도전형 반도체 층(예를 들어, p-형 반도체 층) 및 그 사이에 개재되는 활성 층을 포함한다. 활성 층은, 특히, 다중 양자 웰 구조를 가질 수 있다. 제1 내지 제3 LED 스택(223, 233 및 243)은 서로 다른 활성 층을 포함할 수 있고, 그러므로, 서로 다른 파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 스택(223)은 적색 광을 방출하는 무기 LED일 수 있고, 제2 LED 스택(233)은 녹색 광을 방출하는 무기 LED일 수 있으며, 제3 LED 스택(243)은 청색 광을 방출하는 무기 LED일 수 있다. 이를 위해, 제1 LED 스택(223)은 AlGaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(233)은 AlGaInP계 또는 AlGaInN계 웰 층을 포함할 수 있으며, 제3 LED 스택(243)은 AlGaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243)으로부터 방출되는 광의 순서는 변경될 수 있다. 예를 들어, 제1 LED 스택(223)은 적색, 녹색 및 청색 광 중 어느 하나를 방출할 수 있고, 제2 LED 스택(233) 및 제3 LED 스택(243)은 각각 적색, 녹색 및 청색 광 중 서로 다른 광을 방출할 수 있다.
또한, 분산 브래그 반사기가 기판(221)과 제1 LED 스택(223) 사이에 배치되어, 제1 LED 스택(223) 내에서 발생되는 광이 기판(221)에 의해 흡수되어 소실되는 것을 방지할 수 있다. 예를 들어, 분산 브래그 반사기는 AlAs계 반도체 층 및 AlGaAs계 반도체 층을 교대로 적층함으로써 형성될 수 있다.
제3 LED 스택(243) 및 제2 LED 스택(233)은 경사진 측면을 가질 수 있다. 경사진 측면은, LED 스택(233 및 243)의 측면 상에 형성되는 절연 층 또는 커넥터와 같은 인터커넥션 라인의 스텝 커버리지(step coverage)를 증가시킴으로써, 디스플레이 장치의 신뢰성을 향상시킬 수 있다. 제1 LED 스택(223)도 경사진 측면을 가질 수 있다. 본 명세서에서 사용되는 커넥터는, 층들과 같은 두 개의 요소를 전기적으로 그리고/또는 기계적으로 연결하는 역할을 하는, 관통 홀, 비아, 와이어, 라인, 도전성 재료 등을 포함하는, 임의의 유형의 구조일 수 있다.
도 37A 및 도 37B는 예시적인 실시예들에 따른 디스플레이 장치의 개략적인 회로도이다.
도 37A를 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 액티브 매트릭스 방식으로 구동될 수 있다. 이를 위해, 회로 기판은 액티브 회로를 포함할 수 있다.
예를 들어, 예시적인 실시예에 따른 구동 회로는 두 개 이상의 트랜지스터, 예를 들어, 트랜지스터(Tr1 및 Tr2), 및 커패시터를 포함할 수 있다. 전원이 선택 라인(Vrow1 내지 Vrow3)에 연결되고 데이터 전압이 데이터 라인(Vdata1 내지 Vdata3)에 인가될 때, 전압이 해당 LED에 인가될 수 있다. 또한, 해당 커패시터에는 데이터 라인(Vdata1 내지 Vdata3)의 값에 기초하여 전하가 충전될 수 있다. 트랜지스터(Tr2)가 턴-온된 상태가 커패시터의 충전된 전압에 의해 유지될 수 있고, 따라서, 커패시터의 전압은, 라인(Vrow1)에의 전원 공급이 차단되더라도, 유지되어 LED들(LED1 내지 LED3)에 인가될 수 있다. 또한, LED들(LED1 내지 LED3)에 흐르는 전류는 데이터 라인(Vdata1 내지 Vdata3)의 값에 기초하여 변경될 수 있다. 전류는 전류 공급원(Vdd)을 통해 항상 공급될 수 있고, 그러므로, 연속적인 발광이 가능하게 된다.
트랜지스터(Tr1 및 Tr2) 및 커패시터는 회로 기판(251) 내에 형성될 수 있다. LED들(LED1 내지 LED3)은 단일 픽셀 내에 적층된 제1 내지 제3 LED 스택(223, 233 및 243)에 각각 대응할 수 있다. 제1 내지 제3 LED 스택(223, 233 및 243)의 애노드는 트랜지스터(Tr2)에 연결되고, 그 캐소드는 접지될 수 있다. 도 37A에 도시된 바와 같이, 제1 내지 제3 LED 스택(223, 233 및 243)의 캐소드는 공통으로 연결되고 접지될 수 있다.
도 37A가 액티브 매트릭스 구동을 위한 회로도를 도시하지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 다른 회로가 사용될 수 있다. 또한, LED들(LED1 내지 LED3)의 애노드는 서로 다른 트랜지스터들(예를 들어, 트랜지스터들(Tr2))에 연결되는 것으로 설명되고 캐소드는 접지되는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제1 내지 제3 LED 스택들(223, 233 및 243)의 애노드는 공통으로 연결될 수 있고 캐소드가 서로 다른 트랜지스터들에 연결될 수 있다.
도 37B는 패시브 매트릭스 구동을 위한 개략적인 회로도이다.
회로 기판(251)은 데이터 라인(예를 들어, Vdata1, Vdata2, Vdata3 등) 및 스캔 라인(예를 들어 Vscan1-1, Vscan1-2, Vscan1-3, Vscan2-1 등)을 포함할 수 있다. 제1 내지 제3 서브픽셀(R, G 및 B)의 각각은 데이터 라인 및 스캔 라인에 연결될 수 있다. 제1 내지 제3 서브픽셀(R, G 및 B)의 애노드는 서로 다른 스캔 라인(예를 들어, Vscan1-1, Vscan1-2 및 Vscan1-3)에 연결될 수 있고, 그 캐소드는 데이터 라인(Vdata1)에 공통으로 연결될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제1 내지 제3 서브픽셀(R, G 및 B)의 애노드는 데이터 라인에 공통으로 연결될 수 있고, 그 캐소드는 서로 다른 스캔 라인에 연결될 수 있다.
예시적인 실시예에 따라, 제1 내지 제3 LED 스택(223, 233 및 243)의 각각은 펄스 폭 변조 방법을 이용하여 또는 전류 세기를 변경함으로써 구동될 수 있어, 각 서브픽셀의 밝기가 조절될 수 있다. 또한, 밝기는, 제1 내지 제3 LED 스택(223, 233 및 243)의 각각의 면적 및 광(R, G 및 B)이 제1 내지 제3 LED 스택(223, 233 및 243)의 각각에서 방출되는 영역의 면적을 변경함으로써, 조절될 수 있다. 예를 들어, 낮은 가시성을 갖는 광을 방출하는 LED 스택, 예를 들어, 제1 LED 스택(223)의 면적은 제2 LED 스택(233)의 면적 또는 제3 LED 스택(243)의 면적보다 클 수 있어서, 동일한 전류 밀도 하에서 더 높은 광도를 갖는 광을 방출할 수 있다. 아울러, 제2 LED 스택(233)의 면적이 제3 LED 스택(243)의 면적보다 크기 때문에, 제2 LED 스택(233)은 동일한 전류 밀도 하에서 제3 LED 스택(243)보다 더 높은 광도를 갖는 광을 방출할 수 있다. 이와 같이, 광 출력은, 제1 내지 제3 LED 스택(223, 233 및 243)의 각각의 면적을 조절함으로써, 제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243)으로부터 방출되는 광의 가시성을 고려하여, 제어될 수 있다.
도 38A 및 도 38B는 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀 영역의 확대 평면도 및 확대 저면도이며, 도 39A, 도 39B, 도 39C 및 도 39D는 각각 도 38A의 쇄선 A-A, B-B, C-C 및 D-D를 따라 취한 개략적인 단면도이다.
디스플레이 장치의 픽셀은 회로 기판(예를 들어, 도 35의 회로 기판(251)) 상에 배치되며, 기판(221) 및 제 1 내지 제 3 서브픽셀(R, G 및 B)을 포함한다. 기판(221)은 다수의 픽셀에 걸쳐서 연속적일 수 있다. 이하, 단일 픽셀에 대해 더욱 자세히 설명하기로 한다.
도 38A, 도 38B, 도 39A, 도 39B, 도 39C 및 도 39D를 참조하면, 픽셀은 기판(221), 분산 브래그 반사기(222), 절연 층(225), 관통-비아(227a, 227b 및 227c), 제1 LED 스택(223), 제2 LED 스택(233), 제3 LED 스택(243), 제1-1 오믹 전극(229a), 제1-2 오믹 전극(229b), 제2-1 오믹 전극(239), 제2-2 오믹 전극(235), 제3-1 오믹 전극(249), 제3-2 오믹 전극(245), 제1 본딩 층(253), 제2 본딩 층(255), 상부 절연 층(261), 커넥터(271, 272 및 273), 하부 절연 층(275), 및 전극 패드(277a, 277b, 277c 및 277d)를 포함한다.
제 1 내지 제 3 서브픽셀(R, G 및 B)는 LED 스택(223, 233 및 243) 및 오믹 전극을 각각 포함할 수 있다. 아울러, 제1 내지 제3 서브픽셀(R, G 및 B)의 애노드는 전극 패드(277a, 277b 및 277c)에 각각 전기적으로 연결될 수 있고, 그 캐소드는 전극 패드(277d)에 전기적으로 연결될 수 있다. 그러므로, 제1 내지 제3 서브픽셀(R, G 및 B)은 서로 독립적으로 구동될 수 있다.
기판(221)은 제 1 내지 제 3 LED 스택(223, 233 및 243)을 지지한다. 기판(221)은 AlGaInP계 반도체 층을 성장시킬 수 있는 성장 기판(growth substrate), 예를 들어, GaAs 기판을 포함할 수 있다. 특히, 기판(221)은 반도체 기판일 수 있고, n-형 도전성을 나타낼 수 있다.
제 1 LED 스택(223)은 제 1 도전형 반도체 층(223a) 및 제 2 도전형 반도체 층(223b)을 포함하고, 제 2 LED 스택(233)은 제 1 도전형 반도체 층(233a) 및 제 2 도전형 반도체 층(233b)을 포함한다. 제 3 LED 스택(243)은 제 1 도전형 반도체 층(243a) 및 제 2 도전형 반도체 층(243b)을 포함한다. 활성 층이 제1 도전형 반도체 층(223a, 233a 및 243a)의 각각과 제2 도전형 반도체 층(223b, 233b 및 243b)의 각각 사이에 개재될 수 있다.
예시적인 실시예에 따르면, 제1 도전형 반도체 층(223a, 233a 및 243a)의 각각은 n-형 반도체 층일 수 있고, 제2 도전형 반도체 층(223b, 233b 및 243b)의 각각은 p-형 반도체 층일 수 있다. 표면 텍스쳐링(surface texturing)에 의한 조면화된 표면(또는 요철)이 제1 도전형 반도체 층(223a, 233a 및 243a)의 각각의 상부 표면 상에 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제 1 도전형 반도체 층 및 제 2 도전형 반도체 층의 반도체 유형은 반대일 수 있다.
제1 LED 스택(223)은 회로 기판(251)에 근접하여 배치되고, 제2 LED 스택(233)은 제1 LED 스택(223) 상에 위치되며, 제3 LED 스택(243)은 제2 LED 스택(233) 상에 위치된다. 제2 LED 스택(233)이 제1 LED 스택(223)의 일부 영역 상에 배치되어, 제1 LED 스택(223)은 제2 LED 스택(233)과 부분적으로 중첩된다. 제3 LED 스택(243)이 제2 LED 스택(233)의 일부 영역 상에 배치되어, 제2 LED 스택(233)은 제3 LED 스택(243)과 부분적으로 중첩된다. 그러므로, 제1 LED 스택(223)에서 발생되는 광은 제2 및 제3 LED 스택(233 및 243)을 관통하지 않고 외부로 방출될 수 있다. 또한, 제2 LED 스택(233)에서 발생되는 광은 제3 LED 스택(243)을 관통하지 않고 외부로 방출될 수 있다.
제1 LED 스택(223), 제2 LED 스택(233) 및 제3 LED 스택(243)의 재료는 도 36을 참조하여 설명된 것과 실질적으로 동일하며, 따라서, 그 반복적인 설명은 중복을 피하기 위해 생략될 것이다.
제 1 LED 스택(223)은 경사진 측면을 가질 수 있다. 본 명세서에 사용되는, "경사진 측면"은, 제 1 LED 스택(223)의 상부 표면 또는 하부 표면에 수직하지 않고, 특히, 제1 LED 스택(223)의 측면과 하부 표면 사이에 약 90 도 미만의 경사각을 형성하는, 표면을 지칭할 수 있다. 제 2 LED 스택(233) 및 제 3 LED 스택(243)도 경사진 측면을 포함할 수 있다. 특히, 제 2 LED 스택(233)의 측면은 제 2 LED 스택(233)의 하부 표면에 대해 90 도 미만의 경사각을 가질 수 있고, 제 3 LED 스택(243)의 측면도 제 3 LED 스택(243)의 하부 표면에 대해 90도 미만의 경사각을 가질 수 있다.
도 39A가 제 1 내지 제 3 LED 스택(223, 233 및 243)이 모두 경사진 측면을 갖는 것을 도시하지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제 1 내지 제 3 LED 스택(223, 233 및 243) 중 적어도 하나는 경사진 측면을 갖지 않을 수 있다. 또한, 몇몇 예시적인 실시예에 따라, 제 1 LED 스택(223), 제 2 LED 스택(233) 또는 제 3 LED(243)의 측면의 일부분 만이 경사질 수 있다.
분산 브래그 반사기(222)가 기판(221)과 제1 LED 스택(223) 사이에 개재된다. 분산 브래그 반사기(222)는 기판(221) 상에서 성장되는 반도체 층으로 형성될 수 있다. 예를 들어, 분산 브래그 반사기(222)는 AlAs 층 및 AlGaAs 층을 교대로 적층함으로써 형성될 수 있다. 분산 브래그 반사기(222)는, 기판(221)과 제1 LED 스택(223)의 제1 도전형 반도체 층(223a)을 전기적으로 연결하는 반도체 층일 수 있다. 분산 브래그 반사기(222)도 경사진 측면을 가질 수 있지만, 이에 한정되는 것은 아니다.
기판(221)을 관통하는 관통-비아(227a, 227b 및 227c)가 형성될 수 있다. 관통-비아(227a, 227b 및 227c)는 또한 제1 LED 스택(223)을 관통할 수 있다. 관통-비아(227a, 227b 및 227c)는 도전성 페이스트로 또는 도금에 의해 형성될 수 있다. 관통-비아(227a, 227b 및 227c)는 일정한 폭을 갖는 것으로 도시되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 관통-비아(227a, 227b 및 227c)의 폭은 수평 또는 수직 방향을 따라 변할 수 있다. 예를 들어, 관통-비아(227a, 227b 및 227c)의 폭은 기판(221)의 정부로부터 바닥까지 감소할 수 있다.
절연 층(225)이 관통-비아(227a, 227b 및 227c)와 기판(221) 및 제1 LED 스택(223)을 관통하는 관통 홀의 내벽 사이에 배치되어, 관통-비아(227a, 227b 및 227c)가 기판(221) 및 제 1 LED 스택(223)에 단락되는 것을 방지한다.
제1-1 오믹 전극(229a)은 제1 LED 스택(223)의 제1 도전형 반도체 층(223a)과 오믹 접촉한다. 제1-1 오믹 전극(229a)은, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다.
제1-1 오믹 전극(229a)을 형성하기 위해, 제2 도전형 반도체 층(223b) 및 활성 층이 부분적으로 제거될 수 있고, 제1 도전형 반도체 층(223a)이 노출될 수 있다. 제1-1 오믹 전극(229a)은 제2 LED 스택(233)이 배치되는 영역으로부터 떨어져서 배치될 수 있다. 또한, 제1-1 오믹 전극(229a)은 패드 영역 및 연장부를 포함할 수 있으며, 커넥터(271)는 도 38A에 도시된 바와 같이 패드 영역에 연결될 수 있다.
제1-2 오믹 전극(229b)은 제1 LED 스택(223)의 제2 도전형 반도체 층(223b)과 오믹 접촉한다. 전류 퍼짐을 위해, 제1-2 오믹 전극(229b)은, 도 38A에 도시된 바와 같이, 제1-1 오믹 전극(229a)을 부분적으로 둘러싸도록 형성될 수 있다. 그러나, 제 1-2 오믹 전극(229b)은 반드시 연장부를 갖도록 형성되는 것은 아니다. 제1-2 오믹 전극(229b)은, 예를 들어, Au-Zn 합금, Au-Be 합금 등으로 형성될 수 있다. 또한, 제 1-2 오믹 전극(229b)은 단일 층으로 형성될 수 있지만, 이에 한정되는 것은 아니며, 다중 층으로 형성될 수 있다.
제1-2 오믹 전극(229b)은 관통-비아(227a)에 연결될 수 있고, 따라서, 관통-비아(227a)는 제2 도전형 반도체 층(223b)에 전기적으로 연결될 수 있다.
제2-1 오믹 전극(239)은 제2 LED 스택(233)의 제1 도전형 반도체 층(233a)과 오믹 접촉한다. 제2-1 오믹 전극(239)도 패드 영역 및 연장부를 포함할 수 있다. 커넥터(271)는, 도 38A에 도시된 바와 같이, 제2-1 오믹 전극(239)을 제1-1 오믹 전극(229a)에 전기적으로 연결할 수 있다. 제2-1 오믹 전극(239)은 제3 LED 스택(243)이 배치되는 영역으로부터 떨어져서 배치될 수 있다.
제2-2 오믹 전극(235)은 제2 LED 스택(233)의 제2 도전형 반도체 층(233b)과 오믹 접촉한다. 제2-2 오믹 전극(235)은 반사 층(235a) 및 배리어 층(235b)을 포함할 수 있다. 반사 층(235a)은 제2 LED 스택(233)에서 발생되는 광을 반사시켜 제2 LED 스택(233)의 광 효율을 향상시킬 수 있다. 배리어 층(235b)은 반사 층(235a)을 보호할 수 있으며, 커넥터(272)가 연결되는 연결 패드로서 기능할 수 있다. 제 2-2 오믹 전극(235)은, 예를 들어, 금속 층으로 형성될 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 제2-2 오믹 전극(235)은 도전성 산화물 반도체 층과 같은 투명한 도전성 층으로 형성될 수 있다.
제3-1 오믹 전극(249)은 제3 LED 스택(243)의 제1 도전형 반도체 층(243a)과 오믹 접촉한다. 제3-1 오믹 전극(249)도 패드 영역 및 연장부를 포함할 수 있다. 커넥터(271)는, 도 38A에 도시된 바와 같이, 제3-1 오믹 전극(249)을 제1-1 오믹 전극(229a)에 연결할 수 있다.
제3-2 오믹 전극(245)은 제3 LED 스택(243)의 제2 도전형 반도체 층(243b)과 오믹 접촉한다. 제3-2 오믹 전극(245)은 반사 층(245a) 및 배리어 층(245b)을 포함할 수 있다. 반사 층(245a)은 제3 LED 스택(243)에서 발생되는 광을 반사시켜 제3 LED 스택(243)의 광 효율을 향상시킬 수 있다. 배리어 층(245b)은 반사 층(245a)을 보호할 수 있으며, 커넥터(273)가 연결되는 연결 패드로서 기능할 수 있다. 제 3-2 오믹 전극(245)은, 예를 들어, 금속 층으로 형성될 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 제3-2 오믹 전극(245)은 도전성 산화물 반도체 층과 같은 투명한 도전성 층으로 형성될 수 있다.
제 1-2 오믹 전극(229b), 제 2-2 오믹 전극(235) 및 제 3-2 오믹 전극(245)은 전류 퍼짐을 돕기 위해 LED 스택들의 p-형 반도체 층들과 각각 오믹 접촉할 수 있다. 제 1-1 오믹 전극(229a), 제 2-1 오믹 전극(239) 및 제 3-1 오믹 전극(249)은 전류 퍼짐을 돕기 위해 LED 스택들의 n-형 반도체 층들과 각각 오믹 접촉할 수 있다.
제1 본딩 층(253)은 제2 LED 스택(233)을 제1 LED 스택(223)에 결합한다. 제 2-2 오믹 전극(235)은 제 1 본딩 층(253)과 접촉할 수 있다. 제1 본딩 층(253)은 광 투과성이거나 광 불투과성일 수 있다. 제1 본딩 층(253)은 유기 재료 층 또는 무기 재료 층으로 형성될 수 있다. 유기 재료 층은, 예를 들어, SU8, 폴리(메틸 메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 재료 층은, 예를 들어, Al2O3, SiO2, SiNx 등을 포함할 수 있다. 유기 재료 층은 고진공 및 고압에서 본딩될 수 있다. 무기 재료 층은, 예를 들어, 화학 기계 연마 공정에 의해 표면-평탄화될 수 있고, 그리고 나서, 표면 에너지가 플라즈마 등을 이용하여 제어될 수 있고, 무기 재료 층은 표면 에너지를 사용하여 고진공에서 본딩될 수 있다. 제1 본딩 층(253)은 또한 스핀-온-글래스 방법에 의해 형성될 수 있으며, AuSn과 같은 금속 본딩 층으로서 형성될 수 있다. 금속 본딩 층이 채용되는 경우, 제 1 LED 스택(223) 및 금속 본딩 층의 전기적인 절연을 위한 절연 층이 제1 LED 스택(223) 상에 배치될 수 있다. 또한, 제 1 LED 스택(223)에서 발생되는 광이 제 2 LED 스택(233)으로 입사되는 것을 방지하기 위해, 반사 층이 제 1 본딩 층(253)과 제 1 LED 스택(223) 사이에 추가될 수 있다.
제 1 본딩 층(253)도 경사진 측면을 가질 수 있다. 특히, 제 1 본딩 층(253)은 제 1 LED 스택(223)의 상부 표면에 대하여 약 90 도 미만의 경사각을 가질 수 있다. 제 1 본딩 층(253)의 경사각이 제 2 LED 스택(233)의 경사각과 실질적으로 동일할 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제 1 본딩 층(253)의 경사각은 제 2 LED 스택(233)의 경사각과 다를 수 있다. 예시적인 실시예에서, 제 2 LED 스택(233)의 경사각은 제 1 본딩 층(253)의 경사각보다 클 수 있고, 따라서, 제 2 LED 스택(233)의 측면 및/또는 제1 본딩 층(253)의 측면 상에 형성되는 커넥터(271, 272 및 273) 또는 절연 층(261)의 스텝 커버리지를 향상시킬 수 있다. 또 하나의 예시적인 실시예에서, 제 2 LED 스택(233)의 경사각은 제 1 본딩 층(253)의 경사각보다 작을 수 있고, 따라서, 제 2 LED 스택(233)의 발광 면적을 증가시킬 수 있다.
제2 본딩 층(255)은 제2 LED 스택(233) 및 제3 LED 스택(243)을 결합시킨다. 제2 본딩 층(255)은 제2 LED 스택(233)과 제3-2 오믹 전극(245) 사이에 배치될 수 있으며, 제2 LED 스택(233) 및 제3-2 오믹 전극(245)을 본딩할 수 있다. 제 2 본딩 층(255)은 또한 본딩 재료로 형성될 수 있다. 또한, 절연 층 및/또는 반사 층이 제2 LED 스택(233)과 제2 본딩 층(255) 사이에 추가될 수 있다.
제 2 본딩 층(255)도 경사진 측면을 가질 수 있다. 특히, 제 2 본딩 층(255)은 제 2 LED 스택(233)의 상부 표면에 대하여 약 90 도 미만의 경사각을 가질 수 있다. 제 2 본딩 층(255)의 경사각이 제 3 LED 스택(243)의 경사각과 실질적으로 동일할 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제 2 본딩 층(255)의 경사각은 제 3 LED 스택(243)의 경사각과 다를 수 있다. 예시적인 실시예에서, 제 3 LED 스택(243)의 경사각은 제 2 본딩 층(255)의 경사각보다 클 수 있고, 따라서, 제 3 LED 스택(243)의 측면 및/또는 제2 본딩 층(255)의 측면 상에 형성되는 커넥터(271 및 273) 또는 절연 층(261)의 스텝 커버리지를 향상시킬 수 있다. 또 하나의 예시적인 실시예에서, 제 3 LED 스택(243)의 경사각은 제 2 본딩 층(255)의 경사각보다 작을 수 있고, 따라서, 제 3 LED 스택(243)의 발광 면적을 증가시킬 수 있다.
제 1 본딩 층(253) 및 제 2 본딩 층(255)이 광 투과성 재료로 형성될 때 그리고 제 2-2 오믹 전극(235) 및 제 3-2 오믹 전극(245)이 투명한 산화물 층으로 형성될 때, 제 1 LED 스택(223)에서 발생되는 광의 일부분은 제 1 본딩 층(253) 및 제 2-2 오믹 전극(235)을 관통할 수 있고, 제 2 LED 스택(233)에 입사된 후 제 2 LED 스택(233)을 통해 외부로 방출될 수 있다. 또한, 제 1 LED 스택(223)에서 발생되는 광의 일부분은 제 2 본딩 층(255) 및 제 3-2 오믹 전극(245)을 관통할 수 있으며, 제 3 LED 스택(243)에 입사된 후 외부로 방출될 수 있다. 또한, 제 2 LED 스택(233)에서 발생되는 광의 일부분은 제 2 본딩 층(255) 및 제 3-2 오믹 전극(245)을 관통할 수 있으며, 제 3 LED 스택(243)에 입사된 후 외부로 방출될 수 있다.
이 경우, 제1 LED 스택(223)에서 발생되는 광이 제2 LED 스택(233)을 관통하는 동안 제2 LED 스택(233)에 흡수되는 것을 방지할 필요가 있다. 이를 위해, 제 1 LED 스택(223)에서 발생되는 광은 제 2 LED 스택(233)의 밴드 갭 에너지보다 작은 에너지를 가져야 하며, 그러므로, 제 1 LED 스택(223)에서 발생되는 광의 파장은 제 2 LED 스택(233)에서 발생되는 광의 파장보다 길 수 있다.
또한, 제 2 LED 스택(233)에서 발생되는 광이 제3 LED 스택(243)을 관통하는 동안 제 3 LED 스택(243)에 의해 흡수되는 것을 방지하기 위해, 제 2 LED 스택(233)에서 발생되는 광은 제 3 LED 스택(243)에서 발생되는 광보다 긴 파장을 가질 수 있다.
한편, 제 1 본딩 층(253) 및 제 2 본딩 층(255)이 광에 대해 불투과성인 경우, 반사 층들이 제 1 LED 스택(223)과 제 1 본딩 층(253) 사이 및 제 2 LED 스택(233)과 제 2 본딩 층(255) 사이에 각각 개재되어, 제 1 LED 스택(223)에서 발생되어 제 1 본딩 층(253)으로 입사되는 광 및 제 2 LED 스택(233)에서 발생되어 제 2 본딩 층(255)으로 입사되는 광을 반사시킬 수 있다. 반사되는 광은 각각 제1 LED 스택(223) 및 제2 LED 스택(233)을 통해 외부로 방출될 수 있다.
상부 절연 층(261)은 제1 내지 제3 LED 스택(223, 233 및 243)을 실질적으로 덮을 수 있다. 상부 절연 층(261)은, 특히, 제 2 LED 스택(233) 및 제 3 LED 스택(243)의 각각의 경사진 측면을 덮을 수 있으며, 또한 제 1 LED 스택(223)의 측면을 덮을 수 있다.
상부 절연 층(261)은 제1 내지 제3 관통-비아(227a, 227b 및 227c)를 노출시키는 개구부를 가질 수 있고, 또한 제2 LED 스택(233)의 제1 도전형 반도체 층(233a), 제3 LED 스택(243)의 제1 도전형 반도체 층(243a), 제2-2 오믹 전극(235) 및 제3-2 오믹 전극(245)을 노출시키는 개구부를 가질 수 있다.
상부 절연 층(261)은, 구체적으로 한정되는 것은 아니지만, 절연 재료 층일 수 있으며, 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상부 절연 층(261)은 화학 기상 증착 기법을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니며, 스퍼터링 기법을 이용하여 형성될 수 있다. 특히, 제 1 본딩 층(253)(또는 제 2 본딩 층(255))의 경사각이 제 2 LED 스택(233)(또는 제 3 LED 스택(243))의 경사각보다 클 때, 스텝 커버리지는 스퍼터링 기법을 이용함으로써 향상될 수 있다.
커넥터(271)는 제1-1 오믹 전극(229a), 제2-1 오믹 전극(239) 및 제3-1 오믹 전극(249)을 서로 전기적으로 연결한다. 커넥터(271)는 상부 절연 층(261) 상에 형성되며, 제3 LED 스택(243)의 제2 도전형 반도체 층(243b), 제2 LED 스택(233)의 제2 도전형 반도체 층(233b) 및 제1 LED 스택(223)의 제2 도전형 반도체 층(223b)으로부터 절연된다.
커넥터(271)는 제2-1 오믹 전극(239) 및 제3-1 오믹 전극(249)과 실질적으로 동일한 재료로 형성될 수 있으며, 그러므로, 제2-1 오믹 전극(239) 및 제3-1 오믹 전극(249)과 함께 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 커넥터(271)는 제 2-1 오믹 전극(239) 또는 제 3-1 오믹 전극(249)과 다른 도전성 층으로 형성될 수 있고, 그러므로, 제 2-1 오믹 전극(239) 및/또는 제 3-1 오믹 전극(249)을 형성하기 위한 공정과는 별개인 공정에서 형성될 수 있다.
도 39A에 도시된 바와 같이, 커넥터(271)는 제 2 및 제 3 LED 스택(233 및 243) 및 제 1 및 제 2 본딩 층(253 및 255)의 경사진 측면들 상에 형성될 수 있다. 제 2 및 제 3 LED 스택(233 및 243) 및 제 1 및 제 2 본딩 층(253 및 255)이 경사진 측면을 갖기 때문에, 커넥터(271)의 단선 가능성은 제 2 및 제 3 LED 스택(233 및 243) 및 제 1 및 제 2 본딩 층(253 및 255)이 수직한 측면을 가질 때와 비교할 때 감소되거나 방지될 수 있고, 그러므로, 픽셀의 신뢰성이 향상될 수 있다.
커넥터(272)는 제2-2 오믹 전극(235), 예를 들어, 배리어 층(235b), 및 제2 관통-비아(227b)를 전기적으로 연결할 수 있다. 커넥터(273)는 제3-2 오믹 전극(245), 예를 들어, 배리어 층(245b), 및 제3 관통-비아(227c)를 전기적으로 연결한다. 커넥터(272)는 상부 절연 층(261)에 의해 제1 LED 스택(223)으로부터 절연될 수 있다. 커넥터(273)도 상부 절연 층(261)에 의해 제2 LED 스택(233) 및 제1 LED 스택(223)으로부터 절연될 수 있다.
도 39C에 도시된 바와 같이, 커넥터(272)는 제 1 본딩 층(253)의 경사진 측면 상에 형성될 수 있고, 따라서, 커넥터(272)의 단선의 발생은 제 1 본딩 층(253)이 수직한 측면을 가질 때와 비교해서 방지될 수 있다. 또한, 도 39D에 도시된 바와 같이, 커넥터(273)는 제 2 본딩 층(255), 제 2 LED 스택(233) 및 제 1 본딩 층(253)의 측면 상에 형성될 수 있고, 제 2 본딩 층(255), 제 2 LED 스택(233) 및 제 1 본딩 층(253)은 경사진 측면들을 가질 수 있으며, 따라서, 커넥터(273)의 단선의 발생이 방지될 수 있다.
커넥터(272 및 273)는 동일한 공정에서 함께 형성될 수 있다. 커넥터(272 및 273)는 또한 커넥터(271)와 함께 형성될 수 있다. 또한, 커넥터(272 및 273)는 제2-1 오믹 전극(239) 및 제3-1 오믹 전극(249)과 함께 제2-1 오믹 전극(239) 및 제3-1 오믹 전극(249)의 재료와 실질적으로 동일한 재료로 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 커넥터(272 및 273)는 제 2-1 오믹 전극(239) 또는 제 3-1 오믹 전극(249)과 다른 도전성 층으로 형성될 수 있고, 그러므로, 제 2-1 오믹 전극(239) 및/또는 제 3-1 오믹 전극(249)을 형성하기 위한 공정과는 별개인 공정에서 형성될 수 있다.
하부 절연 층(275)은 기판(221)의 하부 표면을 덮는다. 하부 절연 층(275)은 기판(221) 밑에서 제 1 내지 제 3 관통-비아(227a, 227b 및 227c)를 노출시키는 개구부를 가질 수 있고, 또한, 기판(221)의 하부 표면을 노출시키는 개구부를 가질 수 있다.
전극 패드(277a, 277b, 277c 및 277d)는 기판(221) 밑에 배치된다. 전극 패드(277a, 277b 및 277c)는 하부 절연 층(275)의 개구부를 통해 관통-비아(227a, 227b 및 227c)에 각각 연결되며, 전극 패드(277d)는 기판(221)에 연결된다.
전극 패드(277a, 277b 및 277c)는 각 픽셀마다 배치되며, 각 픽셀의 제 1 내지 제 3 LED 스택(223, 233 및 243)에 전기적으로 연결된다. 전극 패드(277d)는 각 픽셀마다 배치될 수 있다. 그러나, 기판(221)이 다수의 픽셀에 걸쳐서 연속적으로 배치되므로, 전극 패드(277d)는 각 픽셀마다 배치될 필요가 없을 수 있다.
전극 패드들(277a, 277b, 277c 및 277d)을 회로 기판(251)에 본딩함으로써, 예시적인 실시예에 따른 디스플레이 장치가 제공될 수 있다.
이하, 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 설명하기로 한다.
도 40A 내지 도 47B는 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 개략적으로 나타내는 평면도 및 단면도이다. 각 단면도는 대응하는 평면도의 선 E-E를 따라 취해진 것이다.
도 40A 및 도 40B를 참조하면, 제1 LED 스택(223)이 기판(221) 상에서 성장된다. 기판(221)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(223)은 AlGaInP계 반도체 층으로 형성되며, 제1 도전형 반도체 층(223a), 활성 층 및 제2 도전형 반도체 층(223b)을 포함한다. 제 1 LED 스택(223)이 성장되기 전에, 분산 브래그 반사기(222)가 기판(221) 상에 먼저 형성될 수 있다. 분산 브래그 반사기(222)는, 예를 들어, 교대적인 AlAs 및 AlGaAs 층들의 적층 구조를 가질 수 있다.
다음으로, 홈이 포토리소그래피 및 식각 공정을 이용하여 기판(221) 및 제1 LED 스택(223) 상에서 형성된다. 홈은 기판(221)을 관통할 수 있고, 또는, 도면에 도시된 바와 같이, 기판(221)의 두께보다 작은 높이를 갖도록 형성될 수 있다.
다음으로, 각 홈의 측벽을 덮는 절연 층(225)이 형성되며, 홈들을 채우는 관통-비아(227a, 227b 및 227c)가 형성된다. 예를 들어, 각 홈의 측벽을 덮는 절연 층(225)이 형성된 후, 관통-비아(227a, 227b, 227c)는, 도금 기법을 이용하여 홈을 도전성 층으로 충진하거나 또는 홈을 도전성 페이스트로 충진함으로써 그리고 제 1 LED 스택(223)의 상부 표면 상에 잔류하는 도전성 재료 층 및 절연 층을 화학 기계적 연마 기법 등을 이용하여 제거함으로써, 형성될 수 있다.
도 41A 및 도 41B를 참조하면, 제 2 LED 스택(233) 및 제 2-2 오믹 전극(235)이 제 1 본딩 층(253)을 통해 제 1 LED 스택(223)에 본딩될 수 있다.
제2 LED 스택(233)은 제2 기판 상에서 성장되고, 제2-2 오믹 전극(235)은 제2 LED 스택(233) 상에 형성된다. 제2 LED 스택(233)은 AlGaInP계 반도체 층 또는 AlGaInN계 반도체 층으로 형성될 수 있고, 제1 도전형 반도체 층(233a), 활성 층 및 제2 도전형 반도체 층(233b)을 포함할 수 있다. 제 2 기판은 AlGaInP계 반도체 층을 성장시킬 수 있는 기판, 예를 들어, GaAs 기판, 또는 AlGaInN계 반도체 층을 성장시킬 수 있는 기판, 예를 들어, 사파이어 기판일 수 있다. Al, Ga 및 In의 조성비는 제2 LED 스택(233)이 녹색 광을 방출할 수 있도록 설정될 수 있다. 제2-2 오믹 전극(235)은 제2 도전형 반도체 층(233b), 예를 들어, p-형 반도체 층과 오믹 접촉한다. 제2-2 오믹 전극(235)은 제2 LED 스택(233)에서 발생되는 광을 반사시키기 위한 반사 층(235a), 및 배리어 층(235b)을 포함할 수 있다.
제2-2 오믹 전극(235)은 제1 LED 스택(223)을 향하도록 배치되며, 제1 본딩 층(253)에 의해 제1 LED 스택(223)에 본딩된다. 다음으로, 제 2 기판이 화학적 식각 기법 또는 레이저 리프트-오프 기법을 이용하여 제 2 LED 스택(233)으로부터 제거되며, 제 1 도전형 반도체 층(233a)이 노출된다. 표면 텍스쳐링에 의해 조면화된 표면이, 노출된 제1 도전형 반도체 층(233a) 상에 형성될 수 있다.
예시적인 실시예에 따라, 제 1 본딩 층(253)이 형성되기 전에, 절연 층 및 반사 층이 제 1 LED 스택(223) 상에 추가될 수 있다.
도 42A 및 도 42B를 참조하면, 제 3 LED 스택(243) 및 제 3-2 오믹 전극(245)이 제 2 본딩 층(255)을 통해 제 2 LED 스택(233)에 본딩될 수 있다.
먼저, 제3 LED 스택(243)이 제3 기판 상에서 성장되고, 제3-2 오믹 전극(245)이 제3 LED 스택(243) 상에 형성된다. 제3 LED 스택(243)은 AlGaInN계 반도체 층들로 형성될 수 있으며, 제1 도전형 반도체 층(243a), 활성 층 및 제2 도전형 반도체 층(243b)을 포함할 수 있다. 제3 기판은 질화 갈륨계 반도체 층을 성장시킬 수 있는 기판이며, 제1 기판(221)과는 다르다. AlGaInN의 조성비는 제3 LED 스택(243)이 청색 광을 방출할 수 있도록 설정될 수 있다. 제3-2 오믹 전극(245)은 제2 도전형 반도체 층(243b), 예를 들어, p-형 반도체 층과 오믹 접촉한다. 제3-2 오믹 전극(245)은 제3 LED 스택(243)에서 발생되는 광을 반사시키기 위한 반사 층(245a), 및 배리어 층(245b)을 포함할 수 있다.
제3-2 오믹 전극(245)은 제2 LED 스택(233)을 향하도록 배치되고, 제2 본딩 층(255)에 의해 제2 LED 스택(233)에 본딩된다. 다음으로, 제 3 기판이 화학적 리프트-오프 기법 또는 레이저 리프트-오프 기법을 이용하여 제 3 LED 스택(243)으로부터 제거되며, 제 1 도전형 반도체 층(243a)이 노출된다. 표면 텍스쳐링에 의해 조면화된 표면이, 노출된 제1 도전형 반도체 층(243a) 상에 형성될 수 있다.
예시적인 실시예에 따라, 제 2 본딩 층(255)이 형성되기 전에, 절연 층 및 반사 층이 제 2 LED 스택(233) 상에 추가될 수 있다.
도 43A 및 도 43B를 참조하면, 각 픽셀 영역에서, 제 3 LED 스택(243)을 패터닝함으로써 제 3 서브픽셀(B)의 영역을 제외하고 제 3 LED 스택(243)이 제거된다. 또한, 제 3 서브픽셀(B)의 영역에서, 만입부(indented part)가 제 3 LED 스택(243) 내에 형성될 수 있고, 배리어 층(245b)은 만입부 내에서 노출될 수 있다. 제 3 LED 스택(243)은 도 43B에 도시된 바와 같이 경사진 측면을 갖도록 형성된다. 예를 들어, 경사진 측면을 갖는 포토레지스트 패턴이 포토레지스트의 리플로우 공정을 이용하여 형성될 수 있고, 제 3 LED 스택(243)이 경사진 측면을 갖는 포토레지스트 패턴을 사용하여 식각될 수 있으며, 따라서, 경사진 측면을 갖는 제 3 LED 스택(243)이 형성될 수 있다.
다음으로, 제 3 서브픽셀(B)의 영역 이외의 영역에서, 제 3-2 오믹 전극(245) 및 제 2 본딩 층(255)이 제거되고, 제 2 LED 스택(233)이 노출된다. 제 3-2 오믹 전극(245) 및 제 2 본딩 층(255)도 경사진 측면을 갖도록 형성될 수 있다. 특히, 제 2 본딩 층(255)의 측면의 경사각이 제 3 LED 스택(243)의 측면의 경사각과 실질적으로 동일할 수 있지만, 이에 한정되는 것은 아니다. 제 3-2 오믹 전극(245)은 제 3 서브픽셀(B)의 영역 근처에 제한된다.
한편, 각 픽셀 영역에서, 제 2 LED 스택(233)은 제 2 LED 스택(233)을 패터닝함으로써 각 픽셀의 제 2 서브픽셀(G)의 영역을 제외한 영역들로부터 제거된다. 제2 서브픽셀(G)의 영역의 제 2 LED 스택(233)은 제3 LED 스택(243)과 부분적으로 중첩된다. 도 43B에 도시된 바와 같이, 제 2 LED 스택(233)도 경사진 측면을 갖도록 패터닝된다.
제2 LED 스택(233)을 패터닝하는 것에 의해, 제2-2 오믹 전극(235)이 노출된다. 제2 LED 스택(233)은 만입부를 포함할 수 있고, 제2-2 오믹 전극(235), 예를 들어, 배리어 층(235b)이 만입부 내에서 노출될 수 있다.
다음으로, 제2-2 오믹 전극(235) 및 제1 본딩 층(253)이 제거되며, 제1 LED 스택(223)이 노출된다. 제 2-2 오믹 전극(235) 및 제 1 본딩 층(253)도 경사진 측면을 갖도록 패터닝될 수 있다. 특히, 제 1 본딩 층(253)의 측면의 경사각이 제 2 LED 스택(233)의 측면의 경사각과 실질적으로 동일할 수 있지만, 이에 한정되는 것은 아니다. 제 2-2 오믹 전극(235)은 제 2 서브픽셀(G)의 영역 근처에 제한된다. 부가하여, 제 1 내지 제 3 관통-비아(227a, 227b 및 227c)는 제 1 LED 스택(223)이 노출될 때 함께 노출될 수 있다.
한편, 각 픽셀 영역에서, 제1 LED 스택(223)의 제2 도전형 반도체 층(223b)을 패터닝함으로써, 제1 도전형 반도체 층(223a)이 노출된다. 제 1 도전형 반도체 층(223a)은, 도 43A에 도시된 바와 같이, 실질적으로 연신된 형상을 갖도록 노출될 수 있으나, 이에 한정되는 것은 아니다.
또한, 픽셀 영역들이, 제 1 LED 스택(223)을 패터닝함으로써, 분리될 수 있다. 따라서, 제 1 서브픽셀(R)의 영역이 정의된다. 여기서, 분산 브래그 반사기(222)도 분할될 수 있다. 도 43B에 도시된 바와 같이, 제 1 LED 스택(223)은 경사진 측면을 갖도록 패터닝될 수 있고, 분산 브래그 반사기(222)도 경사진 측면을 가질 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 분산 브래그 반사기(222)는 분할되지 않고 다수의 픽셀에 걸쳐서 연속적일 수 있다. 또한, 제 1 LED 스택(223)은 실질적으로 수직한 측면을 가질 수 있다. 또한, 제 1 도전형 반도체 층(223a)은 픽셀 영역들로 분할되는 대신 다수의 픽셀에 걸쳐서 연속적일 수 있다.
도 44A 및 도 44B를 참조하면, 제1-1 오믹 전극(229a) 및 제1-2 오믹 전극(229b)이 제1 LED 스택(223) 상에 형성된다. 제1-1 오믹 전극(229a)은 노출된 제1 도전형 반도체 층(223a) 상에서, 예를 들어, Au-Te 합금, Au-Ge 합금 등으로 형성될 수 있다. 제1-2 오믹 전극(229b)은 제2 도전형 반도체 층(223b) 상에서, 예를 들어, Au-Be 합금, Au-Zn 합금 등으로 형성될 수 있다. 제 1-2 오믹 전극(229b)이 먼저 형성될 수 있고 제 1-1 오믹 전극(229a)이 형성될 수 있거나, 제 1-2 오믹 전극(229b)이 형성되기 전에 제 1-1 오믹 전극(229a)이 형성될 수 있다. 제1-2 오믹 전극(229b)은 제1 관통-비아(227a)에 연결될 수 있다. 제1-1 오믹 전극(229a)은 패드 영역 및 연장부를 포함할 수 있으며, 연장부는 패드 영역으로부터 제1 관통-비아(227a)를 향해 연장될 수 있다.
부가하여, 전류 퍼짐을 위해, 제1-2 오믹 전극(229b)이 제1-1 오믹 전극(229a)을 적어도 부분적으로 둘러싸도록 배치될 수 있다. 제 1-1 오믹 전극(229a) 및 제 1-2 오믹 전극(229b)은 도면에 도시된 바와 같이 연장된 길이를 갖도록 형성되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제1-1 오믹 전극(229a) 및 제1-2 오믹 전극(229b)은 실질적으로 원형인 형상을 갖도록 형성될 수 있다.
도 45A 및 도 45B를 참조하면, 제1 내지 제3 LED 스택(223, 233 및 243)을 덮는 상부 절연 층(261)이 형성된다. 상부 절연 층(261)은 제1-1 오믹 전극(229a) 및 제1-2 오믹 전극(229b)을 덮을 수 있다. 상부 절연 층(261)은 또한 제1 내지 제3 LED 스택(223, 233 및 243)의 측면을 덮을 수 있으며, 분산 브래그 반사기(222)의 측면을 덮을 수 있다. 상부 절연 층(261)은 화학 기상 증착 기법을 이용하여 형성될 수 있다. 몇몇 예시적인 실시예에 따라, 상부 절연 층(261)은 스퍼터링 기법을 이용하여 형성될 수 있다.
상부 절연 층(261)은, 제 1-1 오믹 전극(229a)을 노출시키는 개구부(261a), 배리어 층(235b 및 245b)을 노출시키는 개구부(261b 및 261c), 제 2 및 제 3 관통-비아(227b 및 227c)를 노출시키는 개구부(261d 및 261e), 및 제 2 LED 스택(233)의 제 1 도전형 반도체 층(233a) 및 제 3 LED 스택(243)의 제 1 도전형 반도체 층(243a)을 노출시키는 개구부(261f 및 261g)를 포함할 수 있다. 개구부(261a 내지 261g)는 포토리소그래피 및 식각 기법을 이용하여 형성될 수 있다.
도 46A 및 도 46B를 참조하면, 제2-1 오믹 전극(239), 제3-1 오믹 전극(249) 및 커넥터들(271, 272 및 273)이 형성된다. 제2-1 오믹 전극(239)은 개구부(261f) 내에 형성되며, 제1 도전형 반도체 층(233a)과 오믹 접촉한다. 제3-1 오믹 전극(249)은 개구부(261g) 내에 형성되며, 제1 도전형 반도체 층(243a)과 오믹 접촉한다.
커넥터(271)는 제2-1 오믹 전극(239) 및 제3-1 오믹 전극(249)을 제1-1 오믹 전극(229a)에 전기적으로 연결한다. 예를 들어, 커넥터(271)는 개구부(261a)에 의해 노출되는 제1-1 오믹 전극(229a)에 연결될 수 있다. 커넥터(271)는 상부 절연 층(261) 상에 형성되고, 제2 도전형 반도체 층(223b, 233b 및 243b)으로부터 절연된다.
커넥터(272)는 제2-2 오믹 전극(235)을 제2 관통-비아(227b)에 전기적으로 연결하고, 커넥터(273)는 제3-2 오믹 전극(245)을 제3 관통-비아(227c)에 전기적으로 연결한다. 커넥터들(272 및 273)도 상부 절연 층(261) 상에 배치되어 제1 내지 제3 LED 스택(223, 233 및 243)에 대한 단락을 방지한다.
커넥터(271, 272 및 273)는 제 1 및 제 2 본딩 층(253 및 255), 제 2 LED 스택(233) 및 제 3 LED 스택(243)의 경사진 측면 상에 형성되며, 그러므로, 낮은 스텝 커버리지로 인한 단선(disconnection)을 방지할 수 있다.
제2-1 오믹 전극(239), 제3-1 오믹 전극(249) 및 커넥터(271, 272 및 273)는 동일한 공정에서 실질적으로 동일한 재료로 함께 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 커넥터(271, 272 및 273)는 서로 다른 공정들에서 서로 다른 재료들로 형성될 수 있다.
다음으로, 도 47A 및 도 47B를 참조하면, 하부 절연 층(275)이 기판(221) 밑에 형성된다. 하부 절연 층(275)은 제 1 내지 제 3 관통-비아(227a, 227b 및 227c)를 노출시키는 개구부들 및 기판(221)의 하부 표면을 노출시키는 개구부(들)를 가질 수 있다.
전극 패드(277a, 277b, 277c 및 277d)는 하부 절연 층(275) 상에 형성된다. 전극 패드(277a, 277b 및 277c)는 제1 내지 제3 관통-비아(227a, 227b 및 227c)에 각각 연결되고, 전극 패드(277d)는 기판(221)에 연결된다.
따라서, 전극 패드(277a)는 제1 관통-비아(227a)를 통해 제1 LED 스택(223)의 제2 도전형 반도체 층(223b)에 전기적으로 연결되고, 전극 패드(277b)는 제2 관통-비아(227b)를 통해 제2 LED 스택(233)의 제2 도전형 반도체 층(233b)에 전기적으로 연결되며, 전극 패드(277c)는 제3 관통-비아(227c)를 통해 제3 LED 스택(243)의 제2 도전형 반도체 층(243b)에 전기적으로 연결된다. 제1 내지 제3 LED 스택(223, 233 및 243)의 제1 도전형 반도체 층(223a, 233a 및 243a)은 공통으로 전극 패드(277d)에 전기적으로 연결된다.
기판(221)의 전극 패드(277a, 277b, 277c 및 277d)가 도 35의 회로 기판(251)에 본딩되어, 예시적인 실시예에 따른 디스플레이 장치가 제공될 수 있다. 회로 기판(251)은 액티브 회로 또는 패시브 회로를 포함할 수 있으며, 따라서, 디스플레이 장치는 액티브 매트릭스 구동 방식 또는 패시브 매트릭스 구동 방식으로 구동될 수 있다.
도 48은 다른 예시적인 실시예에 따른, 디스플레이용 LED 픽셀의 개략적인 단면도이다.
도 48을 참조하면, 예시적인 실시예에 따른 디스플레이 장치의 LED 픽셀(202)은, 제2 LED 스택(233)이 제1 LED 스택(223)의 대부분의 영역을 덮고 제3 LED 스택(243)이 제2 LED 스택(233)의 대부분의 영역을 덮는 것을 제외하면, 도 36의 디스플레이 장치의 LED 픽셀(200)과 실질적으로 유사하다. 그러므로, 제 1 서브픽셀(R)에서 발생되는 광은 제 2 LED 스택(233) 및 제 3 LED 스택(243)을 실질적으로 관통하여 외부로 방출된다. 또한, 제 2 LED 스택(233)에서 발생되는 광은 제 3 LED 스택(243)을 실질적으로 관통하여 외부로 방출된다.
제 1 LED 스택(223)은 제 2 LED 스택(233) 및 제 3 LED 스택(243)과 비교하여 좁은 밴드 갭을 갖는 활성 층을 포함할 수 있고, 제 2 LED 스택(233) 및 제 3 LED 스택(243)으로부터 방출되는 광보다 비교적 긴 파장을 갖는 광을 방출할 수 있다. 제 2 LED 스택(233)은 제 3 LED 스택(243)과 비교하여 좁은 밴드 갭을 갖는 활성 층을 포함할 수 있고, 제 3 LED 스택(243)으로부터 방출되는 광보다 비교적 긴 파장을 갖는 광을 방출할 수 있다.
도 49는 예시적인 실시예에 따른 디스플레이 장치의 하나의 픽셀의 확대 평면도이며, 도 50A 및 도 50B는 각각 도 49의 선 G-G 및 H-H를 따라 취한 단면도이다.
도 49, 도 50A 및 도 50B를 참조하면, 예시적인 실시예에 따른 픽셀은, 제2 LED 스택(233)이 제1 LED 스택(223)의 대부분의 영역을 덮고 제3 LED 스택(243)이 제2 LED 스택(233)의 대부분의 영역을 덮는 것을 제외하면, 도 38, 도 39A, 도 39B 및 도 39C를 참조하여 설명한 픽셀과 실질적으로 유사하다. 제1 내지 제3 관통-비아(227a, 227b 및 227c)는 제2 LED 스택(233) 및 제3 LED 스택(243) 외부에 배치될 수 있다.
제 1 LED 스택(223)의 상부 표면은 도면에 도시된 바와 같이 관통-비아(227a, 227b 및 227c)를 노출 시키지만, 몇몇 예시적인 실시예에 따라, 관통-비아(227a, 227b 및 227c)는 생략될 수 있다.
제1-1 오믹 전극(229a)의 일부분과 제2-1 오믹 전극(239)의 일부분이 제3 LED 스택(243) 밑에 배치될 수 있다. 이를 위해, 제1-1 오믹 전극(229a)은 제2 LED 스택(233)이 제1 LED 스택(223)에 본딩되기 전에 형성될 수 있으며, 제2-1 오믹 전극(239)은 또한 제3 LED 스택(243)이 제2 LED 스택(233)에 본딩되기 전에 형성될 수 있다.
제 1 LED 스택(223)에서 발생되는 광은 제 2 LED 스택(233) 및 제 3 LED 스택(243)을 실질적으로 관통하여 외부로 방출된다. 제 2 LED 스택(233)에서 발생되는 광은 제 3 LED 스택(243)을 실질적으로 관통하여 외부로 방출된다. 그러므로, 제1 본딩 층(253) 및 제2 본딩 층(255)은 광투과성 재료로 형성될 수 있고, 제2-2 오믹 전극(235) 및 제3-2 오믹 전극(245)은 투명한 도전성 층으로 형성될 수 있다.
만입부가 제 3 LED 스택(243) 내에 형성되어 제 3-2 오믹 전극(245)을 노출시키며, 만입부가 제 3 LED 스택(243) 및 제 2 LED 스택(233) 내에 연속적으로 형성되어 제 2-2 오믹 전극(235)을 노출시킨다. 제2-2 오믹 전극(235) 및 제3-2 오믹 전극(245)은 커넥터(272 및 273)를 통해 제2 관통-비아(227b) 및 제3 관통-비아(227c)에 각각 전기적으로 연결된다.
또한, 만입부가 제 3 LED 스택(243) 내에 형성되므로, 제 2 LED 스택(233)의 제 1 도전형 반도체 층(233a) 상에 형성되는 제 2-1 오믹 전극(239)이 노출될 수 있다. 또한, 만입부가 제 3 LED 스택(243) 및 제 2 LED 스택(233) 내에 연속적으로 형성되므로, 제 1 LED 스택(223)의 제 1 도전형 반도체 층(223a) 상에 형성되는 제 1-1 오믹 전극(229a)이 노출될 수 있다. 커넥터(271)는 제1-1 오믹 전극(229a) 및 제2-1 오믹 전극(239)을 제3-1 오믹 전극(249)에 연결할 수 있다. 제3-1 오믹 전극(249)은 커넥터(271)와 함께 형성될 수 있고, 제1-1 오믹 전극(229a) 및 제2-1 오믹 전극(239)의 각각의 패드 영역에 연결될 수 있다.
제1-1 오믹 전극(229a)의 일부분 및 제2-1 오믹 전극(239)의 일부분은 제3 LED 스택(243) 밑에 배치되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 제3 LED 스택(243) 밑에 배치되는 제1-1 오믹 전극(229a)의 일부분 및 제2-1 오믹 전극(239)의 일부분은 생략될 수 있다. 또한, 제2-1 오믹 전극(239)은 생략될 수 있고, 커넥터(271)는 제1 도전형 반도체 층(233a)과 오믹 접촉할 수 있다.
전술한 예시적인 실시예에서와 같이, 제 3 LED 스택(243), 제 2 본딩 층(255), 제 2 LED 스택(233) 및 제 1 본딩 층(253)은 경사진 측면을 포함하고, 커넥터(271 및 273)는 경사진 측면 상에 형성되며, 커넥터(272)는 제 1 본딩 층(253)의 경사진 측면 상에 형성된다.
예시적인 실시예에 따르면, 다수의 픽셀이 웨이퍼 본딩을 이용하여 웨이퍼 레벨에서 형성될 수 있으며, 그러므로, LED들을 개별적으로 실장하는 단계가 제거될 수 있다.
또한, 관통-비아(227a, 227b 및 227c)가 기판(221) 내에 형성되고 전류 경로로서 사용되므로, 기판(221)을 제거할 필요가 없다. 그러므로, 제1 LED 스택(223)을 성장시키기 위해 사용되는 성장 기판은 제1 LED 스택(223)으로부터 제거되지 않고 기판(221)으로서 사용될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 기판(221)은 제 1 LED 스택(223)으로부터 제거될 수 있고, 제 1 LED 스택(223)은 본딩 층을 사용하여 회로 기판(251)에 본딩될 수 있다. 커넥터들(271, 272 및 273)은 회로 기판(251)에 직접적으로 연결될 수 있다. 이를 위해, 제 1 LED 스택(223) 및 본딩 층은 경사진 측면을 갖도록 형성될 수 있다.
또한, 제 1 LED 스택(223), 제 2 LED 스택(233) 및 제 3 LED 스택(243)은 수직 방향으로 적층되며, 따라서, 제 1 내지 제 3 LED 스택(223, 233 및 243)과 제 1 및 제 2 본딩 층(253 및 255)이 수직한 측면을 갖는 경우, 커넥터(271, 272 및 273)를 수직한 측면 상에 견고하게 형성하기가 어려울 수 있다. 예시적인 실시예들에 따라, 제 1 내지 제 3 LED 스택(223, 233 및 243)의 측면들 중 커넥터들(271, 272 및 273)과 같은 배선이 그 위에 형성될 측면과 제 1 및 제 2 본딩 층(253 및 255)은 경사져서, 배선이 견고하게 형성될 수 있다. 그러므로, 디스플레이 장치의 신뢰성을 향상시킬 수 있다.
도 51은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 51을 참조하면, 디스플레이 장치는 회로 기판(401) 및 다수의 발광 디바이스(400)를 포함한다.
회로 기판(401)은 패시브 매트릭스 구동 또는 액티브 매트릭스 구동을 위한 회로를 포함할 수 있다. 하나의 예시적인 실시예에서, 회로 기판(401)은 그 내부에 인터커넥션 라인들 및 저항들을 포함할 수 있다. 다른 예시적인 실시예에서, 회로 기판(401)은 인터커넥션 라인들, 트랜지스터들 및 커패시터들을 포함할 수 있다. 회로 기판(401)은 또한, 그 내부에 배치되는 회로가 외부 구성 요소들에 전기적으로 연결될 수 있도록, 그 상부 표면 상에 패드들을 가질 수 있다.
다수의 발광 디바이스(400)가 회로 기판(401) 상에 배열된다. 각 발광 디바이스(400)는 하나의 픽셀을 구성할 수 있다. 발광 디바이스(400)는 회로 기판(401)에 전기적으로 연결되는 전극 패드(481a, 481b, 481c 및 481d)를 갖는다. 발광 디바이스(400)는 또한 그 상부 표면 상에서 기판(441)을 포함할 수 있다. 발광 디바이스들(400)이 서로 이격되기 때문에, 발광 디바이스들(400)의 상부 표면 상에 배치되는 기판들(441)도 서로 이격된다.
발광 디바이스(400)의 구성을 도 52A, 도 52B 및 도 52C를 참조하여 상세하게 설명하기로 한다. 도 52A는 예시적인 실시예에 따른 발광 디바이스(400)의 개략적인 평면도이고, 도 52B는 도 52A의 선 A-A를 따라 취한 단면도이며, 도 52C는 도 52A의 선 B-B를 따라 취한 단면도이다. 전극 패드들(481a, 481b, 481c 및 481d)이 상부 측에 배열되는 것으로 도시되고 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 몇몇 예시적인 실시예에 따른 발광 디바이스(400)는 도 51의 회로 기판(401) 상에 플립-본딩될 수 있고, 이 경우, 전극 패드(481a, 481b, 481c 및 481d)는 발광 디바이스(400)의 하부 측에 배열될 수 있다.
도 52A, 도 52B 및 도 52C를 참조하면, 발광 디바이스(400)는, 기판(441), 전극 패드(481a, 481b, 481c 및 481d), 제1 LED 스택(423), 제2 LED 스택(433), 제3 LED 스택(443), 제1 투명 전극(425), 제2 투명 전극(435), 제3 투명 전극(445), 오믹 전극(427), 제1 컬러 필터(447), 제2 컬러 필터(457), 제1 본딩 층(449), 제2 본딩 층(459), 및 절연 층(461)을 포함한다.
기판(441)은 반도체 스택(423, 433 및 443)을 지지할 수 있다. 또한, 기판(441)은 제3 LED 스택(443)을 성장시키기 위한 성장 기판일 수 있다. 예를 들어, 기판(441)은 사파이어 기판 또는 질화 갈륨 기판, 특히, 패터닝된 사파이어 기판일 수 있다. LED 스택들은 제3 LED 스택(443), 제2 LED 스택(433) 및 제1 LED 스택(423)의 순서로 기판(441) 상에 배치된다.
예시적인 실시예에서, 단일의 제3 LED 스택이 하나의 기판(441) 상에 배치될 수 있으며, 그러므로, 발광 디바이스(400)는 단일 픽셀의 단일 칩 구조를 가질 수 있다. 또 하나의 예시적인 실시예에 따라, 기판(441)은 생략될 수 있으며, 제3 LED 스택(443)의 하부 표면이 노출될 수 있다. 이 경우, 조면화된 표면이 표면 텍스쳐링에 의해 제3 LED 스택(443)의 하부 표면 상에 형성될 수 있다.
또 다른 예시적인 실시예에 따라, 다수의 제 3 LED 스택(443)이 하나의 기판(441) 상에 배치될 수 있고, 제 2 LED 스택(433) 및 제 1 LED 스택(423)은 각 제 3 LED 스택(443) 상에 배치될 수 있다. 따라서, 발광 디바이스(400)는 다수의 픽셀을 포함할 수 있다.
제1 LED 스택(423), 제2 LED 스택(433) 및 제3 LED 스택(443)은 각각 제1 도전형 반도체 층(423a, 433a 또는 443a), 제2 도전형 반도체 층(423b, 433b 또는 443b) 및 그 사이에 개재되는 활성 층을 포함한다. 활성 층은 다중 양자 웰 구조를 가질 수 있다.
LED 스택(423, 433 및 443)에 대해, LED 스택이 기판(441)에 더 가까울수록, 더 짧은 파장의 광이 LED 스택으로부터 방출될 수 있다. 예를 들어, 제1 LED 스택(423)은 적색 광을 방출하는 무기 발광 다이오드일 수 있고, 제2 LED 스택(433)은 녹색 광을 방출하는 무기 발광 다이오드일 수 있으며, 제3 LED 스택(443)은 청색 광을 방출하는 무기 발광 다이오드일 수 있다. 제1 LED 스택(423)은 AlGaInP계 반도체 층을 포함할 수 있고, 제2 LED 스택(433)은 AlGaInP계 또는 AlGaInN계 반도체 층을 포함할 수 있으며, 제3 LED 스택(443)은 AlGaInN계 반도체 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, LED 스택이 마이크로 LED를 포함하는 경우, 마이크로 LED의 작은 폼 팩터로 인해 작동에 불리한 영향을 미치지 않으면서 그리고 컬러 필터를 필요로 하지 않으면서, 기판(441)에 가장 근접하게 배치되는 LED 스택이 가장 긴 파장을 갖는 광 또는 그 위에 배치되는 LED 스택보다 중간 파장을 갖는 광을 방출할 수 있다.
각각의 LED 스택(423, 433 및 443)의 제1 도전형 반도체 층(423a, 433a 및 443a)은 n-형 반도체 층일 수 있고, 각각의 LED 스택(423, 433 및 443)의 제2 도전형 반도체 층(423b, 433b 및 443b)은 p-형 반도체 층일 수 있다. 특히, 제1 LED 스택(423)의 상부 표면은 n-형 반도체 층(423a)일 수 있고, 제2 LED 스택(433)의 상부 표면은 n-형 반도체 층(433a)일 수 있으며, 제3 LED 스택(443)의 상부 표면은 p-형 반도체 층(443b)일 수 있다. 즉, 반도체 층의 순서는 제 3 LED 스택(443)에서만 역전된다. 따라서, 제 2 LED 스택(433) 및 제 3 LED 스택(443)의 p-형 반도체 층은 서로 마주 보도록 배열된다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 제 1 LED 스택(423)의 p-형 반도체 층(423b)과 제 2 LED 스택(433)의 p-형 반도체 층(433b)이 서로 마주 보도록 배열될 수 있다. 또한, 제 2 LED 스택(433)의 n-형 반도체 층(433a) 및 제 3 LED 스택(443)의 n-형 반도체 층(443a)이 서로 마주 보도록 배열될 수 있거나, 제 1 LED 스택의 n-형 반도체 층(423a) 및 제 2 LED 스택(433)의 n-형 반도체 층(433a)이 서로 마주 보도록 배열될 수 있다.
제 1 LED 스택(423)에서, 제 1 도전형 반도체 층(423a)은 제 2 도전형 반도체 층(423b)과 실질적으로 동일한 면적을 가질 수 있고, 그러므로, 제 1 도전형 반도체 층(423a) 및 제 2 도전형 반도체 층(423b)은 서로 중첩될 수 있다. 또한, 제 2 LED 스택(433)에서, 제 1 도전형 반도체 층(433a)은 제 2 도전형 반도체 층(433b)과 실질적으로 동일한 면적을 가질 수 있고, 그러므로, 제 1 도전형 반도체 층(433a) 및 제 2 도전형 반도체 층(433b)은 서로 중첩될 수 있다. 제 3 LED 스택(443)에서, 제 2 도전형 반도체 층(443b)은 제 1 도전형 반도체 층(443a)의 일부 영역 상에 배치될 수 있으며, 그러므로, 제 1 도전형 반도체 층(443a)은 부분적으로 노출된다.
제 1 LED 스택(423) 및 제 2 LED 스택(433)은 제 3 LED 스택(443)의 일부 영역 상에 배치될 수 있다. 또한, 제 1 및 제 2 LED 스택(423 및 433)은 제 2 도전형 반도체 층(443b)의 상부 영역 내에 배치될 수 있다. 보다 구체적으로, 제 2 LED 스택(433)은 제 2 도전형 반도체 층(443b)의 일부 영역 상에 배치될 수 있고, 제 1 LED 스택(423)은 제 2 LED 스택(433)의 일부 영역 상에 배치될 수 있다. 제 2 LED 스택(433)은 제1 LED 스택(423)의 외부에 배치되는 영역을 포함할 수 있고, 제 3 LED 스택(443)은 제 2 LED 스택(433)의 외부에 배치되는 영역을 포함할 수 있다.
제1 LED 스택(423)은 기판(441)으로부터 멀리 떨어져서 배치되고, 제2 LED 스택(433)은 제1 LED 스택(423) 아래에 배치되며, 제3 LED 스택(443)은 제2 LED 스택(433) 아래에 배치된다. 제1 LED 스택(423)이 제2 및 제3 LED 스택(433 및 443)보다 긴 파장을 갖는 광을 방출하므로, 제1 LED 스택(423)에서 발생되는 광은 제2 및 제3 LED 스택(433 및 443) 및 기판(441)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(433)이 제3 LED 스택(443)보다 긴 파장을 갖는 광을 방출하므로, 제2 LED 스택(433)에서 발생되는 광은 제3 LED 스택(443) 및 기판(441)을 통해 외부로 방출될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, LED 스택이 마이크로 LED를 포함하는 경우, 마이크로 LED의 작은 폼 팩터로 인해 작동에 불리한 영향을 미치지 않으면서 또는 컬러 필터를 필요로 하지 않으면서, 기판(441)에 가장 근접하게 배치되는 LED 스택이 가장 긴 파장을 갖는 광 또는 그 위에 배치되는 LED 스택보다 중간 파장을 갖는 광을 방출할 수 있다.
제1 투명 전극(425)은 제1 LED 스택(423)의 제2 도전형 반도체 층(423b)과 오믹 접촉하며 제1 LED 스택(423)에서 발생되는 광을 투과시킨다. 제1 투명 전극(425)은 적색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
도 52B에 도시된 바와 같이, 제 1 투명 전극(425)은 제 1 LED 스택(423) 외부로 돌출되는 부분을 포함할 수 있다. 즉, 제 1 투명 전극(425)은 제 1 LED 스택(423) 외부로 노출되는 영역을 포함할 수 있다.
오믹 전극(427)은 제1 LED 스택(423)의 제1 도전형 반도체 층(423a)과 오믹 접촉한다. 하나의 예시적인 실시예에서, 오믹 전극(427)은 반사성 금속 층을 포함할 수 있으며, 그러므로, 제 1 LED 스택(423)에서 발생되는 광을 기판(441)을 향해 반사시킬 수 있다. 오믹 전극(427)은, 예를 들어, Au-Te, Au-Ge 등으로 형성될 수 있다. 또 하나의 예시적인 실시예에서, 오믹 전극(427)은 도전성 산화물 층과 같은 적색 광에 투과성인 재료 층으로 형성될 수 있다.
오믹 전극(427)은 제 1 LED 스택(423)의 대부분의 영역을 덮을 수 있으나, 이에 한정되는 것은 아니며, 제 1 도전형 반도체 층(423a)과 부분적으로 접촉할 수 있다.
제2 투명 전극(435)은 제2 LED 스택(433)의 제2 도전형 반도체 층(433b)과 오믹 접촉한다. 도면에 도시된 바와 같이, 제2 투명 전극(435)은 제2 LED 스택(433)과 제3 LED 스택(443) 사이에서 제2 LED 스택(433)의 하부 표면과 접촉한다. 또한, 도 52B에 도시된 바와 같이, 제 2 투명 전극(435)은 제 2 LED 스택(423) 외부로 돌출되는 영역을 포함할 수 있다. 즉, 제 2 투명 전극(435)은 제 2 LED 스택(433) 외부로 노출되는 영역을 포함할 수 있다. 제2 투명 전극(435)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
제3 투명 전극(445)은 제3 LED 스택(443)의 제2 도전형 반도체 층(443b)과 오믹 접촉한다. 제3 투명 전극(445)은 제2 LED 스택(433)과 제3 LED 스택(443) 사이에 배치될 수 있고, 제3 LED 스택(443)의 상부 표면과 접촉한다. 제3 투명 전극(445)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다. 제3 투명 전극(445)은 청색 광에 대해서도 투과성일 수 있다. 제 3 투명 전극(445)은 제 2 도전형 반도체 층(443b)의 상부 영역 내에 배치되고, 그러므로, 제 1 도전형 반도체 층(443a)보다 좁은 면적을 갖는다.
제 1 투명 전극(425), 제 2 투명 전극(435) 및 제 3 투명 전극(445)은 각 LED 스택의 p-형 반도체 층과 오믹 접촉함으로써 전류 퍼짐을 도울 수 있다. 제1, 제2 및 제3 투명 전극(425, 435 및 445)을 위해 사용되는 도전성 산화물 층의 예는 SnO2, InO2, ITO, ZnO, IZO 등을 포함한다. 부가하여, 제 1, 제 2 및 제 3 투명 전극(425, 435 및 445)은 식각 정지 층으로 사용될 수 있으며, 노출되는 부분과 노출되지 않는 부분은 서로 다른 두께를 가질 수 있다.
제1 컬러 필터(447)는 제3 투명 전극(445)과 제2 LED 스택(433) 사이에 배치될 수 있고, 제2 컬러 필터(457)는 제2 LED 스택(433)과 제1 LED 스택(423) 사이에 배치될 수 있다. 제1 컬러 필터(447)는 제1 및 제2 LED 스택(423 및 433)에서 발생되는 광을 투과시키고, 제3 LED 스택(443)에서 발생되는 광을 반사시킨다. 제2 컬러 필터(457)는 제1 LED 스택(423)에서 발생되는 광을 투과시키고 제2 LED 스택(433)에서 발생되는 광을 반사시킨다. 따라서, 제1 LED 스택(423)에서 발생되는 광은 제2 LED 스택(433) 및 제3 LED 스택(443)을 통해 외부로 방출될 수 있고, 제2 LED 스택(433)에서 발생되는 광은 제3 LED 스택(443)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(433)에서 발생되는 광은 제1 LED 스택(423) 상에 입사되어 손실되는 것이 방지될 수 있고, 제3 LED 스택(443)에서 발생되는 광은 제2 LED 스택(433) 상에 입사되어 손실되는 것이 방지될 수 있다.
몇몇 예시적인 실시예에서, 제2 컬러 필터(457)는 제3 LED 스택(443)에서 발생되는 광을 반사시킬 수 있다.
제1 및 제2 컬러 필터(447 및 457)는, 예를 들어, 저주파 범위, 즉, 장파장 대역 만을 통과시키는 저역 통과 필터, 소정 파장 대역 만을 통과시키는 대역 통과 필터, 또는 소정 파장 대역 만을 차단하는 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(447 및 457)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있으며, 예를 들어, TiO2 절연 층 및 SiO2 절연 층을 교대로 적층함으로써 형성될 수 있다. 특히, 제1 및 제2 컬러 필터(447 및 457)는 분산 브래그 반사기(DBR)를 포함할 수 있다. 분산 브래그 반사기의 저지 대역은 TiO2 및 SiO2의 두께를 조절함으로써 제어될 수 있다. 저역 통과 필터 및 대역 통과 필터도 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다.
제1 본딩 층(449)은 제2 LED 스택(433)을 제3 LED 스택(443)에 연결한다. 제1 본딩 층(449)은 제1 컬러 필터(447)를 실질적으로 덮으며, 제2 투명 전극(435)에 본딩될 수 있다. 예를 들어, 제1 본딩 층(449)은 투명 유기 층 또는 투명 무기 층일 수 있다. 유기 층의 예는 SU8, 폴리(메틸메타크릴레이트)(PMMA), 폴리이미드, 파릴렌 및 벤조사이클로부텐(BCB)을 포함하고, 무기 층의 예는 Al2O3, SiO2, SiNx 등을 포함한다. 제1 본딩 층(449)은 또한 스핀-온-글래스(SOG)로 형성될 수 있다. 유기 층은 고진공 및 고압으로 본딩될 수 있고, 무기 층은, 예를 들어, 화학 기계적 연마 공정에 의해 표면을 평탄화한 후, 플라즈마 등을 사용하여 표면 에너지가 변경된 상태에서, 고진공 하에서 본딩될 수 있다.
제2 본딩 층(459)은 제2 LED 스택(433)을 제1 LED 스택(423)에 결합한다. 도면에 도시된 바와 같이, 제2 본딩 층(459)은 제2 컬러 필터(457)를 덮을 수 있으며 제1 투명 전극(425)과 접촉할 수 있다. 제2 본딩 층(459)은 상기한 제1 본딩 층(449)과 실질적으로 동일한 재료로 형성될 수 있다.
절연 층(461)은 제1, 제2 및 제3 LED 스택(423, 433 및 443)의 측면 및 상부 영역을 덮는다. 하나의 예시적인 실시예에서, 절연 층(461)은 광 투과성 재료 SiO2, Si3N4 또는 SOG로 형성될 수 있다. 또 하나의 예시적인 실시예에서, 절연 층(461)은 인접한 발광 디바이스와의 광 간섭을 방지하기 위해 광 반사 층 또는 광 흡수 층과 같은 광 차단 층을 포함할 수 있다. 예를 들어, 절연 층(461)은 적색 광, 녹색 광 및 청색 광을 반사시키는 분산 브래그 반사기, 또는 그 위에 증착된 반사성 금속 층 또는 고 반사성 유기 층을 갖는 SiO2 층을 포함할 수 있다. 대안적으로, 절연 층(461)은 광 차단을 위해 블랙 에폭시와 같은 흡수 층을 포함할 수 있다. 광 차단 층은 발광 디바이스 간의 광 간섭을 방지함으로써 이미지의 콘트라스트 비를 증가시킬 수 있다.
절연 층(461)은 전기적인 경로를 위한 개구부(461a, 461b, 461c, 461d 및 461e)를 가질 수 있다. 예를 들어, 절연 층(461)은, 오믹 전극(427), 제 1 투명 전극(425), 제 2 및 제 3 투명 전극(435 및 445), 및 제 2 및 제 3 LED 스택(433 및 443)을 노출시키기 위한 개구부들(461a, 461b, 461c, 461d 및 461e)을 포함한다. 개구부(461a)는 오믹 전극(427)을 노출시키고, 개구부(461b)는 제 2 LED 스택(433)의 제 1 도전형 반도체 층(433a)을 노출시키며, 개구부(461c)는 제 3 LED 스택(443)의 제 1 도전형 반도체 층(443a)을 노출시킨다. 개구부(461d)는 제 1 투명 전극(425)을 노출시키고, 개구부(461e)는 제 2 투명 전극(435) 및 제 3 투명 전극(445)을 함께 노출시킨다. 또 하나의 예시적인 실시예에서, 제 2 투명 전극(435) 및 제 3 투명 전극(445)은 서로 다른 개구부들에 의해 노출될 수 있다. 그러나, 제 2 및 제 3 투명 전극(435 및 445)이 하나의 개구부(461e)에 의해 노출되면, 제 2 및 제 3 투명 전극(435 및 445)은 상대적으로 큰 정도로 노출될 수 있다.
전극 패드(481a, 481b, 481c 및 481d)는 제1 LED 스택(423) 상부에 배치되고, 제1, 제2 및 제3 LED 스택(423, 433 및 443)에 전기적으로 연결된다. 전극 패드(481a, 481b, 481c 및 481d)는 제1 내지 제3 전극 패드(481a, 481b 및 481c) 및 공통 전극 패드(481d)를 포함할 수 있다. 전극 패드들(481a, 481b, 481c 및 481d)은 절연 층(461) 상에 배치될 수 있고, 절연 층(461), 제1, 제 2 및 제 3 투명 전극(425, 435 및 445) 및 제 2 및 제 3 LED 스택의 제 1 도전형 반도체 층(433a 및 443a)의 개구부들(461a, 461b, 461c, 461d 및 461e)에 의해 노출되는 오믹 전극(427)에 연결될 수 있다. 예를 들어, 제 1 전극 패드(481a)는 개구부(461a)를 통해 오믹 전극(427)에 연결될 수 있다. 제1 전극 패드(481a)는 오믹 전극(427)을 통해 제1 LED 스택(423)의 제1 도전형 반도체 층(423a)에 전기적으로 연결된다.
또한, 제 2 전극 패드(481b)는 절연 층(461)의 개구부(461b)를 통해 제 2 LED 스택(433)의 제 1 도전형 반도체 층(433a)에 연결될 수 있고, 제 3 전극 패드(481c)는 절연 층(461)의 개구부(461c)를 통해 제 3 LED 스택(443)의 제 1 도전형 반도체 층(443a)에 전기적으로 연결될 수 있다.
공통 전극 패드(481d)는, 개구부(461d 및 461e)를 통해 제 1 투명 전극(425), 제 2 투명 전극(435) 및 제 3 투명 전극(445)에 공통으로 연결될 수 있다. 따라서, 공통 전극 패드(481d)는 제1 LED 스택(423)의 제2 도전형 반도체 층(423b), 제2 LED 스택(433)의 제2 도전형 반도체 층(433b) 및 제3 LED 스택(443)의 제2 도전형 반도체 층(443b)에 공통으로 전기적으로 연결된다.
예시적인 실시예에 따라, 제1 LED 스택(423)은 전극 패드(481d 및 481a)에 전기적으로 연결되고, 제2 LED 스택(433)은 전극 패드(481d 및 481b)에 전기적으로 연결되며, 제3 LED 스택(443)은 전극 패드(481d 및 481c)에 전기적으로 연결된다. 따라서, 제1 LED 스택(423), 제2 LED 스택(433) 및 제3 LED 스택(443)의 애노드는 전극 패드(481d)에 공통으로 전기적으로 연결되고, 그 캐소드는 제1, 제2 및 제3 전극 패드(481a, 481b 및 481c)에 각각 전기적으로 연결된다. 그러므로, 제1, 제2 및 제3 LED 스택(423, 433 및 443)은 독립적으로 구동될 수 있다.
제 1, 제 2 및 제 3 전극 패드(481a, 481b 및 481c)가 제 1 도전형 반도체 층(423a, 433a 및 443a)에 전기적으로 연결되는 것으로 설명되며 공통 전극 패드(481d)가 제 2 도전형 반도체 층(423b, 433b 및 443b)에 전기적으로 연결되는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제 1, 제 2 및 제 3 전극 패드(481a, 481b 및 481c)는 제 2 도전형 반도체 층(423b, 433b 및 443b)과 전기적으로 연결될 수 있으며, 공통 전극 패드(481d)는 제 1 도전형 반도체 층(423a, 433a 및 443a)에 전기적으로 연결될 수 있다.
도 53, 도 54, 도 55, 도 56, 도 57A, 도 57B, 도 58A, 도 58B, 도 59A, 도 59B, 도 60A, 도 60B, 도 61A, 도 61B, 도 62A, 도 62B, 도 63A, 도 63B, 도 64A 및 도 64B는 예시적인 실시예에 따른 발광 디바이스(400)를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다. 도면에서, 각 평면도는 도 52A의 평면도에 대응하며, 각 단면도는 도 52A의 선 A-A를 따라 취한 단면도에 대응한다.
도 53을 참조하면, 제1 LED 스택(423)이 제1 기판(421) 상에서 성장된다. 제1 기판(421)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(423)은 AlGaInP계 반도체 층으로 형성되며, 제1 도전형 반도체 층(423a), 활성 층 및 제2 도전형 반도체 층(423b)을 포함한다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다.
제1 투명 전극(425)은 제1 LED 스택(423) 상에 형성될 수 있다. 제1 투명 전극(425)은 SnO2, InO2, ITO, ZnO, IZO 등과 같은 도전성 산화물 층으로 형성될 수 있다.
도 54을 참조하면, 제2 LED 스택(433)이 제2 기판(431) 상에서 성장되고, 제2 투명 전극(435)이 제2 LED 스택(433) 상에 형성된다. 제2 LED 스택(433)은 AlGaInP계 또는 AlGaInN계 반도체 층으로 형성되고, 제1 도전형 반도체 층(433a), 활성 층 및 제2 도전형 반도체 층(433b)을 포함할 수 있다. 활성 층은 AlGaInP계 또는 AlGaInN 웰 층을 포함할 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다.
제2 기판(431)은 AlGaInP계 반도체 층이 그 위에서 성장될 수 있는 기판, 예를 들어, GaAs 기판, 또는 AlGaInN계 반도체 층이 그 위에서 성장될 수 있는 기판, 예를 들어, GaN 기판 또는 사파이어 기판일 수 있다. 웰 층의 조성비는 제2 LED 스택(433)이 녹색 광을 방출하도록 결정될 수 있다. 제2 투명 전극(435)은 제2 도전형 반도체 층(433b)과 오믹 접촉한다. 제2 투명 전극(435)은 SnO2, InO2, ITO, ZnO, IZO 등과 같은 도전성 산화물 층으로 형성될 수 있다.
도 55를 참조하면, 제3 LED 스택(443)이 제3 기판(441) 상에서 성장되고, 제3 투명 전극(445) 및 제1 컬러 필터(447)가 제3 LED 스택(443) 상에 형성된다. 제3 LED 스택(443)은 AlGaInN계 반도체 층으로 형성되고, 제1 도전형 반도체 층(443a), 활성 층 및 제2 도전형 반도체 층(443b)을 포함할 수 있다. 활성 층은 또한 AlGaInN계 웰 층을 포함할 수 있다. 제1 도전형은 n-형일 수 있고, 제2 도전형은 p-형일 수 있다.
제3 기판(441)은 질화 갈륨계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 사파이어 기판 또는 GaN 기판일 수 있다. AlGaInN의 조성비는 제3 LED 스택(443)이 청색 광을 방출하도록 결정될 수 있다. 제3 투명 전극(445)은 제2 도전형 반도체 층(443b)과 오믹 접촉한다. 제3 투명 전극(445)은 SnO2, InO2, ITO, ZnO, IZO 등과 같은 도전성 산화물 층으로 형성될 수 있다.
제1 컬러 필터(447)는 도 52A, 도 52B 및 도 52C를 참조로 하여 설명한 그 것과 실질적으로 동일하므로, 중복을 피하기 위해 그 상세한 설명은 생략하기로 한다.
도 56을 참조하면, 도 54를 참조하여 설명한 제 2 LED 스택(433)이 도 55의 제 3 LED 스택(443) 상으로 본딩된다.
제1 컬러 필터(447) 및 제2 투명 전극(435)은 서로 마주보도록 본딩된다. 예를 들어, 본딩 재료 층이 제1 컬러 필터(447) 및 제2 투명 전극(435) 상에 각각 형성되고, 제1 컬러 필터(447) 및 제2 투명 전극(435)을 본딩함으로써, 제1 본딩 층(449)이 형성될 수 있다. 본딩 재료 층은, 예를 들어, 투명 유기 층 또는 투명 무기 층일 수 있다. 유기 층의 예는 SU8, 폴리(메틸메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함하고, 무기 층의 예는 Al2O3, SiO2, SiNx 등을 포함한다. 부가하여, 제1 본딩 층(449)은 스핀-온-글래스를 사용하여 형성될 수 있다.
그리고 나서, 제2 기판(431)이 레이저 리프트-오프, 화학적 리프트-오프 등과 같은 기법을 이용하여 제2 LED 스택(433)으로부터 제거된다. 따라서, 제2 LED 스택(433)의 제1 도전형 반도체 층(433a)이 상부로부터 노출된다. 표면 텍스쳐링에 의해 조면화된 표면이, 노출된 제1 도전형 반도체 층(433a)의 표면 상에 형성될 수 있다.
그리고 나서, 제 2 컬러 필터(457)가 제 2 LED 스택(433)의 노출된 제 1 도전형 반도체 층(433a) 상에 형성된다. 제2 컬러 필터(457)는 도 52A, 도 52B 및 도 52C를 참조로 하여 설명한 그 것과 실질적으로 동일하므로, 중복을 피하기 위해 그 상세한 설명은 생략하기로 한다.
도 53의 제1 LED 스택(423)이 제2 LED 스택(433) 상에 본딩된다. 제 2 컬러 필터(457) 및 제 1 투명 전극(425)이 서로 마주 보도록 본딩될 수 있다. 예를 들어, 본딩 재료 층이 제2 컬러 필터(457) 및 제1 투명 전극(425) 상에 각각 형성되고, 제2 컬러 필터(457) 및 제2 투명 전극(425)을 본딩함으로써, 제2 본딩 층(459)이 형성될 수 있다. 본딩 재료 층은, 상기한 바와 같이, 예를 들어, 투명 유기 층 또는 투명 무기 층일 수 있다.
그리고 나서, 제1 기판(421)이 제1 LED 스택(423)으로부터 제거된다. 제 1 기판(421)은, 예를 들어, 습식 식각 기법을 이용하여 제거될 수 있다. 따라서, 제1 도전형 반도체 층(423a)이 노출된다. 노출된 제1 도전형 반도체 층(423a)의 표면이 광 추출 효율을 향상시키기 위해 텍스쳐링되며, 이는 조면화된 표면 또는 광 추출 구조가 제1 도전형 반도체 층(423a)의 표면 상에 형성될 수 있도록 한다.
도 57A 및 도 57B를 참조하면, 제1 LED 스택(423)이 패터닝되어 제1 투명 전극(425)을 노출시킨다. 도면들은 하나의 발광 디바이스 영역을 도시하지만, 제 1 LED 스택(423)은 기판(441)상의 다수의 발광 디바이스 영역에서 패터닝되며, 제 1 투명 전극(425)이 노출된다. 제 1 투명 전극(425)은 제 1 LED 스택(423)이 패터닝될 때 식각 정지 층으로서 사용될 수 있고, 이는 제 1 LED 스택(423)의 외부로 노출되는 제 1 투명 전극(425)의 일부를 식각하여 제1 투명 전극(425) 상에 단차(step)를 형성할 수 있도록 한다. 즉, 제 1 LED 스택(423) 아래의 제 1 투명 전극(425)은 제 1 LED 스택(423) 외부의 제 1 투명 전극(425)보다 두꺼울 수 있다.
도 58A 및 도 58B를 참조하면, 후속적으로, 제 2 LED 스택(433)의 제 1 도전형 반도체 층(433a)이 노출되도록, 제 1 투명 전극(425), 제 2 본딩 층(459) 및 제 2 컬러 필터(457)가 패터닝된다. 도 58A에 도시된 바와 같이, 제1 투명 전극(425)은, 평면도에서 제 1 투명 전극(425)의 일부가 제 1 LED 스택(423) 외부에 잔류하도록, 패터닝된다.
도 59A 및 도 59B를 참조하면, 제 1 및 제 2 도전형 반도체 층(433a 및 433b)이 패터닝되어 제 2 투명 전극(435)을 노출시킨다. 도 59A에 도시된 바와 같이, 제 1 도전형 반도체 층(433a)은, 평면도에서 제 1 도전형 반도체 층(433a)의 일부가 제 1 LED 스택(423) 외부에 잔류하도록, 패터닝된다. 제 2 투명 전극(435)은 제 1 및 제 2 도전형 반도체 층(433a 및 433b)을 패터닝하는 동안 식각 정지 층으로서 사용될 수 있다. 따라서, 제 2 투명 전극(435)에서, 제 2 LED 스택(433) 외부에 배치되는 부분이 제 2 LED 스택(433) 아래에 배치되는 부분보다 얇게 되어 단차(step)가 형성될 수 있다.
도 60A 및 도 60B를 참조하면, 제2 투명 전극(435), 제1 본딩 층(449) 및 제1 컬러 필터(447)가 순차적으로 패터닝되어 제3 투명 전극(445)을 노출시킨다. 제 3 투명 전극(445)이 식각 정지 층으로서 사용되어, 단차가 또한 제 3 투명 전극(445) 상에 형성될 수 있다. 즉, 제3 투명 전극(445)에서, 제 1 컬러 필터(447)의 외부로 노출되는 부분이 제 1 컬러 필터(447) 아래에 배치되는 부분에 비해 상대적으로 얇을 수 있다.
도 58A에 도시된 바와 같이, 제2 투명 전극(435)은, 평면도에서 제 2 투명 전극(435)의 일부가 제 2 LED 스택(433) 외부에 잔류되도록, 패터닝된다. 노출되는 제 2 투명 전극(435)은 노출되는 제 1 투명 전극(425)에 인접하여 배치된다.
도 61A 및 도 61B를 참조하면, 제3 투명 전극(445) 및 제2 도전형 반도체 층(443a)이 패터닝되어 제1 도전형 반도체 층(443a)을 노출시킨다.
제 3 투명 전극(445)의 일부가 평면도에서 보여지도록 제 2 LED 스택(433)의 외부로 노출된다. 노출되는 제 3 투명 전극(445)은 노출되는 제 2 투명 전극(435)에 인접하여 배치된다.
도 62A 및 도 62B를 참조하면, 오믹 전극(427)이 제 1 LED 스택(423)의 제 1 도전형 반도체 층(423a) 상에 형성된다. 오믹 전극(427)은 제 1 도전형 반도체 층(423a)과 오믹 접촉하고, AuTe 또는 AuGe와 같은 금속 층으로 형성될 수 있다.
도 63A 및 도 63B를 참조하면, 제1 내지 제3 LED 스택(423, 433 및 443)을 덮는 절연 층(461)이 형성된다. 절연 층(461)은 SiO2, Si3N4, SOG 등의 단일 층 또는 다중 층으로서 형성될 수 있다. 대안적으로, 절연 층(461)은 인접한 발광 디바이스와의 광학적인 간섭을 피하기 위해 광 반사 층 또는 광 흡수 층을 포함할 수 있다. 예를 들어, 절연 층(461)은 적색 광, 녹색 광 및 청색 광을 반사시키는 분산 브래그 반사기, 또는 그 위에 증착된 반사성 금속 층 또는 고 반사성 유기 층을 갖는 SiO2 층을 포함할 수 있다. 대안적으로, 절연 층(461)은, 예를 들어, 광 흡수 재료로서 블랙 에폭시를 포함할 수 있다. 광 반사 층 또는 광 흡수 층은 발광 디바이스 사이의 광학적인 간섭을 방지하여, 이미지의 콘트라스트 비를 증가시킨다.
절연 층(461)은 제1, 제2 및 제3 LED 스택(423, 433 및 443)의 상부 표면 및 측면을 덮을 수 있다. 절연 층(461)은 또한 노출되는 제 1, 제 2 및 제 3 투명 전극(425, 435 및 445)을 덮는다. 절연 층(461)은 또한 오믹 전극(427)을 덮을 수 있다.
절연 층(461)은, 오믹 전극(427), 제 1 도전형 반도체 층(433a 및 443a) 및 제 1, 제 2 및 제 3 투명 전극(425, 435 및 445)을 노출시키기 위한 개구부(461a, 461b, 461c, 461d 및 461e)를 포함하도록, 패터닝된다. 특히, 개구부(461e)는 제 2 투명 전극(435) 및 제 3 투명 전극(445)을 함께 노출시킬 수 있다.
오믹 전극(427), 제 1 도전형 반도체 층(433a) 및 제 1 도전형 반도체 층(443a)이 각각 하나의 개구부에 의해 노출되는 것으로 도시되고 설명되지만, 이들 각각은 다수의 개구부에 의해 노출될 수 있다. 또한, 제 2 및 제 3 투명 전극(435 및 445)은 각각 다른 개구부에 의해 노출될 수 있고, 제 1, 제 2 및 제 3 투명 전극(425, 435 및 445)은 각각 다수의 개구부에 의해 노출될 수 있다.
도 64A 및 도 64B를 참조하면, 전극 패드(481a, 481b, 481c 및 481d)가 절연 층(461) 상에 형성된다. 전극 패드(481a, 481b, 481c 및 481d)는 제1 전극 패드(481a), 제2 전극 패드(481b), 제3 전극 패드(481c) 및 공통 전극 패드(481d)를 포함한다.
공통 전극 패드(481d)는, 개구부(461d 및 461e)를 통해 제 1 투명 전극(425), 제 2 투명 전극(435) 및 제 3 투명 전극(445)에 연결된다. 따라서, 공통 전극 패드(481d)는 제1, 제2 및 제3 LED 스택(423, 433 및 443)의 애노드에 공통으로 전기적으로 연결된다. 특히, 공통 전극 패드(481d)는 하나의 개구부(461e)를 통해 제 2 투명 전극(435) 및 제 3 투명 전극(445)에 동시에 연결될 수 있다.
제 1 전극 패드(481a)는 오믹 전극(427)에 연결되고, 개구부(461a)를 통해 제 1 LED 스택(423)의 캐소드, 즉 제 1 도전형 반도체 층(423a)에 전기적으로 연결된다. 제 2 전극 패드(481b)는 개구부(461b)를 통해 제 2 LED 스택(433)의 캐소드, 즉, 제 1 도전형 반도체 층(433a)에 전기적으로 연결되고, 제 3 전극 패드(481c)는 개구부(461c)를 통해 제 3 LED 스택(443)의 캐소드, 즉, 제 1 도전형 반도체 층(443a)에 전기적으로 연결된다.
전극 패드(481a, 481b, 481c 및 481d)는 서로 전기적으로 분리되어, 제1, 제2 및 제3 LED 스택(423, 433 및 443)의 각각이 두 개의 전극 패드에 전기적으로 연결되고 독립적으로 구동되도록 적합화된다.
후속적으로, 예시적인 실시예에 따라 도 52A의 발광 디바이스(400)가 기판(441)을 발광 디바이스 영역들로 분할함으로써 제공된다.
도 64A에 도시된 바와 같이, 전극 패드(481a, 481b, 481c 및 481d)는 각 발광 디바이스(400)의 네 개의 모서리에 배치될 수 있다. 부가하여, 전극 패드(481a, 481b, 481c 및 481d)는 실질적으로 직사각형 형상을 가질 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다.
또한, 기판(441)이 분할되는 것으로 설명되지만, 노출된 제1 도전형 반도체 층(443a)의 표면이 텍스쳐링될 수 있도록, 기판(441)이 제거될 수 있다.
예시적인 실시예에 따른 발광 디바이스는, 제1, 제2 및 제3 LED 스택(423, 433 및 443)의 애노드가 공통으로 전기적으로 연결되고 그 캐소드가 독립적으로 연결되는, 구조를 갖는다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 제1, 제2 및 제3 LED 스택들(423, 433 및 443)의 애노드가 전극 패드들에 독립적으로 연결될 수 있으며, 캐소드가 공통으로 공통 전극 패드에 전기적으로 연결될 수 있다.
발광 디바이스(400)는 제1, 제2 및 제3 LED 스택(423, 433 및 443)을 포함하여 적색, 녹색 및 청색 광을 방출할 수 있고, 그러므로, 디스플레이 장치에서 단일 픽셀로서 사용될 수 있다. 도 51을 참조하여 설명한 바와 같이, 디스플레이 장치는 회로 기판(401) 상에 다수의 발광 디바이스(400)를 배열함으로써 제공될 수 있다. 발광 디바이스(400)가 제1, 제2 및 제3 LED 스택(423, 433 및 443)을 포함하므로, 하나의 픽셀 내의 서브픽셀의 면적이 증가될 수 있다. 또한, 제1, 제2 및 제3 LED 스택들(423, 433 및 443)은 하나의 발광 디바이스(400)를 실장함으로써 실장될 수 있고, 그에 의해, 실장 공정의 수를 감소시킨다.
도시된 실시예에 따라, 제 2 투명 전극(435) 및 제 3 투명 전극(445)이 하나의 개구부(461e)를 통해 함께 노출될 수 있으며, 공통 전극 패드(481d)는 개구부(461e)를 통해 제 2 투명 전극(435) 및 제 3 투명 전극(445)에 공통으로 연결될 수 있다. 제 2 LED 스택(433) 및 제 3 LED 스택(443)의 동일한 도전형의 반도체 층이 서로 마주 보도록 배치되어 있으므로, 공통 전극 패드(481d)에 의해 단락이 발생하지 않을 수 있다. 제 2 LED 스택(433) 및 제 3 LED 스택(443)의 제 2 도전형 반도체 층(433b 및 443b)의 반도체 층들이 서로 마주 보도록 배치되는 것으로 설명하였으나, 본 발명의 개념이 이에 한정되는 것은 아니다.
도 51을 참조하여 설명한 바와 같이, 회로 기판(401) 상에 실장되는 발광 디바이스(400)는 패시브 매트릭스 방법 또는 액티브 매트릭스 방법에 의해 구동될 수 있다.
도 65는 예시적인 실시예에 따른 디스플레이용 발광 다이오드(LED) 스택의 개략적인 단면도이다.
도 65를 참조하면, 디스플레이용 발광 다이오드 스택(4000)은 지지 기판(4051), 제1 LED 스택(4023), 제2 LED 스택(4033), 제3 LED 스택(4043), 반사 전극(4025), 오믹 전극(4026), 제1 절연 층(4027), 제2 절연 층(4028), 인터커넥션 라인(4029), 제2-p 투명 전극(4035), 제3-p 투명 전극(4045), 제1 컬러 필터(4037), 제2 컬러 필터(4047), 친수성 재료 층(4052, 4054 및 4056), 제1 본딩 층(하부 본딩 층)(4053), 제2 본딩 층(중간 본딩 층)(4055), 및 제3 본딩 층(상부 본딩 층)(4057)을 포함할 수 있다.
지지 기판(4051)은 반도체 스택(4023, 4033 및 4043)을 지지한다. 지지 기판(4051)은 그 표면 상에 또는 그 내부에 회로를 가질 수 있지만, 이에 한정되는 것은 아니다. 지지 기판(4051)은, 예를 들어, 유리, 사파이어 기판, Si 기판 또는 Ge 기판을 포함할 수 있다.
제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)은 각각 제1 도전형 반도체 층(4023a, 4033a 및 4043a), 제2 도전형 반도체 층(4023b, 4033b 및 4043b) 및 제1 도전형 반도체 층과 제2 도전형 반도체 층 사이에 개재되는 활성 층을 포함한다. 활성 층은 다중 양자 웰 구조를 가질 수 있다.
제1 LED 스택(4023)은 적색 광을 방출하는 무기 LED일 수 있고, 제2 LED 스택(4033)은 녹색 광을 방출하는 무기 LED일 수 있으며, 제3 LED 스택(4043)은 청색 광을 방출하는 무기 LED일 수 있다. 제1 LED 스택(4023)은 GaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(4033) 및 제3 LED 스택(4043)은 GaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, LED 스택이 마이크로 LED를 포함하는 경우, 제1 LED 스택(4023)은 적색, 녹색 및 청색 광 중 어느 하나를 방출할 수 있고, 제2 및 제3 LED 스택(4033 및 4043)은 그 작은 폼 팩터로 인해 작동에 불리한 영향을 미치거나 컬러 필터를 필요로 하지 않으면서 적색, 녹색 및 청색 광 중 다른 하나를 방출할 수 있다.
각 LED 스택(4023, 4033 또는 4043)의 대향하는 표면은 각각 n-형 반도체 층 및 p-형 반도체 층이다. 도시된 예시적인 실시예는 제1 내지 제3 LED 스택(4023, 4033 및 4043) 각각의 제1 도전형 반도체 층(4023a, 4033a 및 4043a)이 n-형이고 그 제2 도전형 반도체 층(4023b, 4033b 및 4043b)이 p-형인 경우를 나타낸다. 조면화된 표면이 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 상부 표면 상에 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, LED 스택의 각각의 상부 표면 및 하부 표면의 반도체 유형은 반전될 수 있다.
제1 LED 스택(4023)은 지지 기판(4051) 근접하여 배치되고, 제2 LED 스택(4033)은 제1 LED 스택(4023) 상에 배치되며, 제3 LED 스택(4043)은 제2 LED 스택(4033) 상에 배치된다. 제1 LED 스택(4023)이 제2 및 제3 LED 스택(4033 및 4043)의 파장보다 긴 파장의 광을 방출하므로, 제1 LED 스택(4023)에서 발생되는 광은 제2 및 제3 LED 스택(4033 및 4043)을 통하여 투과될 수 있고 외부로 방출될 수 있다. 부가하여, 제2 LED 스택(4033)이 제3 LED 스택(4043)의 파장보다 긴 파장의 광을 방출하므로, 제2 LED 스택(4033)에서 발생되는 광은 제3 LED 스택(4043)을 통하여 투과될 수 있고 외부로 방출될 수 있다.
반사 전극(4025)은 제1 LED 스택(4023)의 제2 도전형 반도체 층과 오믹 접촉하고, 제1 LED 스택(4023)에서 발생되는 광을 반사시킨다. 예를 들어, 반사 전극(4025)은 오믹 접촉 층(4025a) 및 반사 층(4025b)을 포함할 수 있다.
오믹 접촉 층(4025a)은 제2 도전형 반도체 층, 즉, p-형 반도체 층과 부분적으로 접촉한다. 오믹 접촉 층(4025a)에 의한 광 흡수를 방지하기 위해, 오믹 접촉 층(4025a)이 p-형 반도체 층과 접촉하는 면적은 p-형 반도체 층의 전체 면적의 약 50%를 초과하지 않을 수 있다. 반사 층(4025b)은 오믹 접촉 층(4025a)을 덮으며 또한 제1 절연 층(4027)을 덮는다. 도시한 바와 같이, 반사 층(4025b)은 오믹 접촉 층(4025a)의 전체 또는 오믹 접촉 층(4025a)의 일부분을 실질적으로 덮을 수 있다.
반사 층(4025b)은 제1 절연 층(4027)을 덮어서, 전방향 반사기가 상대적으로 높은 굴절률을 갖는 제1 LED 스택(4023)과 상대적으로 낮은 굴절률을 갖는 제1 절연 층(4027) 및 반사 층(4025b)의 스택에 의해 형성될 수 있다. 반사 층(4025b)은 제1 LED 스택(4023)의 면적의 50% 이상 또는 제1 LED 스택(4023)의 영역의 대부분을 덮고, 그에 의해, 광 효율을 향상시킨다.
오믹 접촉 층(4025a) 및 반사 층(4025b)은 금(Au)을 포함하는 금속 층으로 형성될 수 있다. 오믹 접촉 층(4025a)은, 예를 들어, Au-Zn 합금 또는 Au-Be 합금으로 형성될 수 있다. 반사 층(4025b)은 제1 LED 스택(4023)에서 발생되는 광, 예를 들어, 적색 광에 대해 높은 반사율을 갖는, 알루미늄(Al), 은(Ag) 또는 금(Au)과 같은, 금속 층으로 형성될 수 있다. 특히, 금(Au)은 제2 LED 스택(4033) 및 제3 LED 스택(4043)에서 발생되는 광, 예를 들어, 녹색 광 또는 청색 광에 대해 상대적으로 낮은 반사율을 가질 수 있고, 그러므로, 제2 및 제3 LED 스택(4033 및 4043)에서 발생되어 지지 기판(4051)을 향해 진행하는 광을 흡수함으로써 광 간섭을 감소시킬 수 있다.
제1 절연 층(4027)은 지지 기판(4051)과 제1 LED 스택(4023) 사이에 배치되며, 제1 LED 스택(4023)을 노출시키는 개구부를 갖는다. 오믹 접촉 층(4025a)은 제1 절연 층(4023)의 개구부 내에서 제1 LED 스택(4023)에 연결된다.
오믹 전극(4026)은 제1 LED 스택(4023)의 제1 도전형 반도체 층(4023a)과 오믹 접촉한다. 오믹 전극(4026)은 제2 도전형 반도체 층(4023b)을 부분적으로 제거함으로써 노출되는 제1 도전형 반도체 층(4023a) 상에 배치될 수 있다. 도 65가 하나의 오믹 전극(4026)을 예시하지만, 다수의 오믹 전극(4026)이 지지 기판(4051) 상의 다수의 영역 상에 정렬된다. 오믹 전극(4026)은, 예를 들어, Au-Te 합금 또는 Au-Ge 합금으로 형성될 수 있다.
제2 절연 층(4028)은 지지 기판(4051)과 반사 전극(4025) 사이에 배치되어 반사 전극(4025)을 덮는다. 제2 절연 층(4028)은 오믹 전극(4026)을 노출시키는 개구부를 갖는다. 제2 절연 층(4028)은 SiO2 또는 SOG로 형성될 수 있다.
인터커넥션 라인(4029)은 제2 절연 층(4028)과 지지 기판(4051) 사이에 배치되며, 제2 절연 층(4028)의 개구부를 통해 오믹 전극(4026)에 연결된다. 인터커넥션 라인(4026)은 지지 기판(4051) 상에서 다수의 오믹 전극(4026)을 서로 연결할 수 있다.
제2-p 투명 전극(4035)은 제2 LED 스택(4033)의 제2 도전형 반도체 층(4033b), 즉, p-형 반도체 층과 오믹 접촉한다. 제2-p 투명 전극(4035)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
제3-p 투명 전극(4045)은 제3 LED 스택(4043)의 제2 도전형 반도체 층(4043b), 즉, p-형 반도체 층과 오믹 접촉한다. 제3-p 투명 전극(4045)은 적색 광, 녹색 광 및 청색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다.
반사 전극(4025), 제2-p 투명 전극(4035) 및 제3-p 투명 전극(4045)은 각 LED 스택의 p-형 반도체 층과 오믹 접촉하여 전류 퍼짐을 도울 수 있다.
제1 컬러 필터(4037)는 제1 LED 스택(4023)과 제2 LED 스택(4033) 사이에 배치될 수 있다. 부가하여, 제2 컬러 필터(4047)는 제2 LED 스택(4033)과 제3 LED 스택(4043) 사이에 배치될 수 있다. 제1 컬러 필터(4037)는 제1 LED 스택(4023)에서 발생되는 광을 투과시키고, 제2 LED 스택(4033)에서 발생되는 광을 반사시킨다. 제2 컬러 필터(4047)는 제1 및 제2 LED 스택(4023 및 4033)에서 발생되는 광을 투과시키고, 제3 LED 스택(4043)에서 발생되는 광을 반사시킨다. 따라서, 제1 LED 스택(4023)에서 발생되는 광은 제2 LED 스택(4033) 및 제3 LED 스택(4043)을 통해 외부로 방출될 수 있고, 제2 LED 스택(4033)에서 발생되는 광은 제3 LED 스택(4043)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(4033)에서 발생되는 광이 제1 LED 스택(4023) 상에 입사되어 손실되거나 제3 LED 스택(4043)에서 발생되는 광이 제2 LED 스택(4033) 상에 입사되어 손실되는 것을 방지하는 것이 가능하다.
몇몇 예시적인 실시예에 따라, 제1 컬러 필터(4037)는 또한 제3 LED 스택(4043)에서 발생되는 광을 반사시킬 수 있다. 몇몇 예시적인 실시예에 따라, LED 스택이 마이크로 LED를 포함하는 경우, 컬러 필터가 마이크로 LED의 작은 폼 팩터로 인해 생략될 수 있다.
제1 및 제2 컬러 필터(4037 및 4047)은, 예를 들어, 저주파 영역, 즉, 장파장 영역 만을 통과시키는 저역 통과 필터, 소정 파장 대역 만을 통과시키는 대역 통과 필터, 또는 소정 파장 대역 만을 차단하는 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(4037 및 4047)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있으며, 예를 들어, TiO2와 SiO2, Ta2O5와 SiO2, Nb2O5와 SiO2, HfO2와 SiO2, 또는 ZrO2와 SiO2를 교대로 적층함으로써 형성될 수 있다. 또한, 제1 및/또는 제2 컬러 필터(4037 및/또는 4047)는 분산 브래그 반사기(DBR)를 포함할 수 있다. 분산 브래그 반사기는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다. 또한, 분산 브래그 반사기의 저지 대역은 TiO2 및 SiO2의 두께를 조절함으로써 제어될 수 있다.
제1 본딩 층(4053)은 제1 LED 스택(4023)을 지지 기판(4051)에 결합한다. 도시된 바와 같이, 인터커넥션 라인(4029)은 제1 본딩 층(4053)과 접촉할 수 있다. 또한, 인터커넥션 라인(4029)은 제2 절연 층(4028)의 몇몇 영역 하부에 배치되며, 인터커넥션 라인(4029)을 갖지 않는 제2 절연 층(4028)의 영역은 제1 본딩 층(4053)과 접촉할 수 있다. 제1 본딩 층(4053)은 광 투과성이거나 광 불투과성일 수 있다. 특히, 디스플레이 장치의 콘트라스트는, 블랙 에폭시와 같은 광을 흡수하는 접착 층을 제1 본딩 층(4053)으로서 사용함으로써, 향상될 수 있다.
제1 본딩 층(4053)은 지지 기판(4051)과 직접적으로 접촉할 수 있지만, 도시된 바와 같이, 친수성 재료 층(4052)이 지지 기판(4051)과 제1 본딩 층(4053) 사이의 계면에 배치될 수 있다. 친수성 재료 층(4052)은 지지 기판(4051)의 표면을 친수성으로 변화시켜 제1 본딩 층(4053)의 접착력을 개선할 수 있다. 본 명세서에서 사용되는, 본딩 층 및 친수성 재료 층은 집합적으로 버퍼 층으로서 지칭될 수 있다.
제1 본딩 층(4053)은 친수성 재료 층에 대해 강한 접착력을 갖지만, 소수성 재료 층에 대해서는 약한 접착력을 갖는다. 그러므로, 접착력이 약한 부분에서 박리가 발생할 수 있다. 예시직인 실시예에 따른 친수성 재료 층(4052)은 소수성 표면을 친수성으로 변화시켜 제1 본딩 층(4053)의 접착력을 향상시켜 박리의 발생을 방지할 수 있다.
친수성 재료 층(4052)은 또한, 예를 들어, SiO2 등을 지지 기판(4051)의 표면 상에 증착함으로써 형성될 수 있고, 또한 표면을 개질하기 위해 지지 기판(4051)의 표면을 플라즈마로 처리함으로써 형성될 수 있다. 표면 개질된 층은 표면 에너지를 증가시켜 소수성 특성을 친수성 특성으로 변화시킨다. 제2 절연 층(4028)이 소수성 특성을 갖는 경우, 친수성 재료 층은 제2 절연 층(4028) 상에도 배치될 수 있고, 제1 본딩 층(4052)은 제2 절연 층(4028) 상의 친수성 재료 층과 접촉할 수 있다.
제2 본딩 층(4055)은 제2 LED 스택(4033)을 제1 LED 스택(4023)에 결합한다. 제2 본딩 층(4055)은 제1 LED 스택(4023)과 제1 컬러 필터(4037) 사이에 배치될 수 있고 제1 컬러 필터(4037)와 접촉할 수 있다. 제2 본딩 층(4055)은 제1 LED 스택(4023)에서 발생되는 광을 투과시킬 수 있다. 친수성 재료 층(4054)은 제1 LED 스택(4023)과 제2 본딩 층(4055) 사이의 계면에 배치될 수 있다. 제1 LED 스택(4023)의 제1 도전형 반도체 층(4023a)은 일반적으로 소수성 특성을 나타낸다. 그러므로, 제2 본딩 층(4055)이 제1 도전형 반도체 층(4023a)과 직접 접촉하는 경우, 제2 본딩 층(4055)과 제1 도전형 반도체 층(4023a) 사이의 계면에서 박리가 발생하기 쉽다.
예시적인 실시예에 따른 친수성 재료 층(4054)은 제1 LED 스택(4023)의 표면을 소수성 특성을 갖는 것으로부터 친수성 특성을 갖는 것으로 변경시키고, 그러므로, 제2 본딩 층(4055)의 접착력을 향상시켜 박리의 발생을 줄이거나 방지한다. 친수성 재료 층(4054)은 SiO2를 증착하거나 또는 전술한 바와 같이 제1 LED 스택(4023)의 표면을 플라즈마로 개질함으로써 형성될 수 있다.
제2 본딩 층(4055)과 접촉하는 제1 컬러 필터(4037)의 표면 층은 친수성 재료 층, 예를 들어, SiO2일 수 있다. 제1 컬러 필터(4037)의 표면 층이 친수성이 아닌 경우, 친수성 재료 층이 제1 컬러 필터(4037) 상에 형성될 수 있고, 제2 본딩 층(4055)은 친수성 재료 층과 접촉할 수 있다.
제3 본딩 층(4057)은 제3 LED 스택(4043)을 제2 LED 스택(4033)에 결합한다. 제3 본딩 층(4057)은 제2 LED 스택(4033)과 제2 컬러 필터(4047) 사이에 배치될 수 있고 제2 컬러 필터(4047)와 접촉할 수 있다. 제3 본딩 층(4057)은 제1 LED 스택(4023) 및 제2 LED 스택(4033)에서 발생되는 광을 투과시킨다. 친수성 재료 층(4056)이 제2 LED 스택(4033)과 제3 본딩 층(4057) 사이의 계면에 배치될 수 있다. 제2 LED 스택(4033)은 소수성 특성을 나타낼 수 있고, 결과적으로, 제3 본딩 층(4057)이 제2 LED 스택(4033)에 직접 접촉하는 경우, 제3 본딩 층(4057)과 제2 LED 스택(4033) 사이의 계면에서 박리가 발생하기 쉽다.
예시적인 실시예에 따른 친수성 재료 층(4056)은 제2 LED 스택(4033)의 표면을 소수성 특성으로부터 친수성 특성으로 변경시키고, 그러므로, 제3 본딩 층(4057)의 접착력을 향상시켜 박리의 발생을 방지한다. 친수성 재료 층(4056)은 SiO2를 증착하거나 또는 전술한 바와 같이 제2 LED 스택(4033)의 표면을 플라즈마로 개질함으로써 형성될 수 있다.
제3 본딩 층(4057)과 접촉하는 제2 컬러 필터(4047)의 표면 층은 친수성 재료 층, 예를 들어, SiO2일 수 있다. 제2 컬러 필터(4047)의 표면 층이 친수성이 아닌 경우, 친수성 재료 층이 제2 컬러 필터(4047) 상에 형성될 수 있고, 제3 본딩 층(4057)은 친수성 재료 층과 접촉할 수 있다.
제1 내지 제3 본딩 층(4053, 4055 및 4057)은 광 투과성 SOC로 형성될 수 있지만, 이에 한정되는 것은 아니며, 다른 투명한 유기 재료 층 또는 투명한 무기 재료 층이 사용될 수 있다. 유기 재료 층의 예는 SU8, 폴리(메틸메타크릴레이트)(PMMA), 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 등을 포함할 수 있고, 무기 재료 층의 예는 Al2O3, SiO2, SiNx 등을 포함할 수 있다. 유기 재료 층은 고진공 및 고압에서 본딩될 수 있고, 무기 재료 층은, 예를 들어, 화학 기계적 연마 공정으로 표면을 평탄화하고 플라즈마 등을 사용하여 표면 에너지를 변화시킨 후 변화된 표면 에너지를 사용함으로써, 본딩될 수 있다.
도 66A 내지 도 66F는 예시적인 실시예에 따른 디스플레이용 발광 다이오드 스택(4000)을 제조하는 방법을 나타내는 개략적인 단면도이다.
도 66A를 참조하면, 제1 LED 스택(4023)이 제1 기판(4021) 상에서 먼저 성장된다. 제1 기판(4021)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(4023)은 AlGaInP계 반도체 층으로 형성되며, 제1 도전형 반도체 층(4023a), 활성 층 및 제2 도전형 반도체 층(4023b)을 포함한다.
다음으로, 제2 도전형 반도체 층(4023b)이 부분적으로 제거되어 제1 도전형 반도체 층(4023a)을 노출시킨다. 도 66A가 단지 하나의 픽셀 영역을 도시하지만, 제1 도전형 반도체 층(4023a)은 픽셀 영역의 각각에 대해 부분적으로 노출된다.
제1 절연 층(4027)이 제1 LED 스택(4023) 상에 형성되고, 개구부를 형성하도록 패터닝된다. 예를 들어, SiO2가 제1 LED 스택(4023) 상에 형성되고, 포토레지스트가 도포되며, 포토레지스트 패턴이 포토리소그래피 및 현상을 통해 형성된다. 다음으로, 내부에 개구부가 형성되는 제1 절연 층(4027)이 포토레지스트 패턴을 식각 마스크로 사용하여 SiO2를 패터닝함으로써 형성될 수 있다. 제1 절연 층(4027)의 개구부 중 하나는 제1 도전형 반도체 층(4023a) 상에 배치될 수 있고, 다른 개구부는 제2 도전형 반도체 층(4023b) 상에 배치될 수 있다.
그 후, 오믹 접촉 층(4025a) 및 오믹 전극(4026)이 제1 절연 층(4027)의 개구부 내에 형성된다. 오믹 접촉 층(4025a) 및 오믹 전극(4026)은 리프트-오프 기법을 이용하여 형성될 수 있다. 오믹 접촉 층(4025a)이 먼저 형성되고 나서 오믹 전극(4026)이 형성될 수 있고 또는 그 반대일 수 있다. 부가하여, 예시적인 실시예에 따라, 오믹 전극(4026) 및 오믹 접촉 층(4025a)이 동일한 재료 층으로 동시에 형성될 수 있다.
오믹 접촉 층(4025a)이 형성된 후, 오믹 접촉 층(4025a) 및 제1 절연 층(4027)을 덮는 반사 층(4025b)이 형성된다. 반사 층(4025b)은 리프트-오프 기법을 이용하여 형성될 수 있다. 반사 층(4025b)은 또한 오믹 접촉 층(4025a)의 일 부분을 덮을 수 있고, 또한 도시된 바와 같이 오믹 접촉 층(4025a)의 실질적으로 전체를 덮을 수도 있다. 반사 전극(4025)이 오믹 접촉 층(4025a) 및 반사 층(4025b)에 의해 형성된다.
반사 전극(4025)은 제1 LED 스택(4023)의 p-형 반도체 층과 오믹 접촉할 수 있고, 그러므로, 이하 제1 p-형 반사 전극(4025)으로서 지칭될 수 있다. 반사 전극(4025)은 오믹 전극(4026)으로부터 이격되며, 그러므로, 제1 도전형 반도체 층(4023a)으로부터 전기적으로 절연된다.
반사 전극(4025)을 덮고 오믹 전극(4026)을 노출시키는 개구부를 갖는 제2 절연 층(4028)이 형성된다. 제2 절연 층(4028)은, 예를 들어, SiO2 또는 SOG로 형성될 수 있다.
그리고 나서, 인터커넥션 라인(4029)이 제2 절연 층(4028) 상에 형성된다. 인터커넥션 라인(4029)은 제2 절연 층(4028)의 개구부를 통해 오믹 전극(4026)에 연결되며, 그러므로, 제1 도전형 반도체 층(4023a)에 전기적으로 연결된다.
인터커넥션 라인(4029)이 제2 절연 층(4028)의 전체 표면을 덮는 것으로 도 66A에 도시되지만, 인터커넥션 라인(4029)은 제2 절연 층(4028) 상에 부분적으로 배치될 수 있고, 제2 절연 층(4028)의 상부 표면은 인터커넥션 라인(4029) 주위에서 노출될 수 있다.
도시된 예시적인 실시예가 하나의 픽셀 영역을 나타내지만, 기판(4021) 상에 배치되는 제1 LED 스택(4023)은 다수의 픽셀 영역을 덮을 수 있으며, 인터커넥션 라인(4029)은 다수의 영역 상에 형성되는 오믹 전극(4026)에 공통적으로 연결될 수 있다. 또한, 다수의 인터커넥션 라인(4029)이 기판(4021) 상에 형성될 수 있다.
도 66B를 참조하면, 제2 LED 스택(4033)이 제2 기판(4031) 상에서 성장되고, 제2-p 투명 전극(4035) 및 제1 컬러 필터(4037)가 제2 LED 스택(4033) 상에 형성된다. 제2 LED 스택(4033)은 질화 갈륨계 제1 도전형 반도체 층(4033a), 제2 도전형 반도체 층(4033b) 및 그 사이에 배치되는 활성 층을 포함할 수 있고, 활성 층은 GaInN 웰 층을 포함할 수 있다. 제2 기판(4031)은 질화 갈륨계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(4021)과 다르다. GaInN의 조성비는 제2 LED 스택(4033)이 녹색 광을 방출할 수 있도록 결정될 수 있다. 제2-p 투명 전극(4035)은 제2 도전형 반도체 층(4033b)과 오믹 접촉한다.
제1 컬러 필터(4037)는 제2-p 투명 전극(4035) 상에 형성될 수 있으며, 그 세부는 도 65를 참조하여 설명한 것과 실질적으로 동일하므로, 그 상세한 설명은 중복을 피하기 위해 생략하기로 한다.
도 66C를 참조하면, 제3 LED 스택(4043)이 제3 기판(4041) 상에서 성장되고, 제3-p 투명 전극(4045) 및 제2 컬러 필터(4047)가 제3 LED 스택(4043) 상에 형성된다. 제3 LED 스택(4043)은 질화 갈륨계 제1 도전형 반도체 층(4043a), 제2 도전형 반도체 층(4043b) 및 그 사이에 배치되는 활성 층을 포함할 수 있고, 활성 층은 GaInN 웰 층을 포함할 수 있다. 제3 기판(4041)은 질화 갈륨계 반도체 층이 그 위에서 성장될 수 있는 기판이며, 제1 기판(4021)과 다르다. GaInN의 조성비는 제3 LED 스택(4043)이 청색 광을 방출하도록 결정될 수 있다. 제3-p 투명 전극(4045)은 제2 도전형 반도체 층(4043b)과 오믹 접촉한다.
제2 컬러 필터(4047)는 도 65를 참조하여 설명한 그 것과 실질적으로 동일하므로, 중복을 피하기 위해 그 상세한 설명은 생략하기로 한다.
한편, 제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)이 서로 다른 기판 상에서 성장되므로, 그 형성 순서는 특별히 제한되지 않는다.
도 66D를 참조하면, 다음으로, 제1 LED 스택(4023)이 제1 본딩 층(4053)을 통해 지지 기판(4051) 상에 결합된다. 본딩 재료 층은 지지 기판(4051) 및 제2 절연 층(4028) 상에 배치될 수 있고, 서로 본딩되어 제1 본딩 층(4053)을 형성할 수 있다. 인터커넥션 라인(4029)은 지지 기판(4051)을 향하도록 배치된다.
한편, 지지 기판(4051)의 표면이 소수성 특성을 갖는 경우, 친수성 재료 층(4052)이 지지 기판(4051) 상에 먼저 형성될 수 있다. 친수성 재료 층(4052)은, 또한 SiO2와 같은 재료 층을 지지 기판(4051)의 표면 상에 증착함으로써 또는 표면 에너지를 증가시키기 위해 지지 기판(4051)의 표면을 플라즈마 등으로 처리함으로써, 형성될 수 있다. 지지 기판(4051)의 표면은 플라즈마 처리에 의해 개질되고, 높은 표면 에너지를 갖는 표면 개질 층이 지지 기판(4051)의 표면 상에 형성될 수 있다. 제1 본딩 층(4053)은 친수성 재료 층(4052)에 본딩될 수 있고, 제1 본딩 층(4053)의 접착력은 그러므로 향상된다.
제1 기판(4021)이 화학적 식각 기법을 이용하여 제1 LED 스택(4023)으로부터 제거된다. 따라서, 제1 LED 스택(4023)의 제1 도전형 반도체 층이 정부 표면 상에서 노출된다. 제1 도전형 반도체 층(4023a)의 노출된 표면은 광 추출 효율을 증가시키기 위해 텍스쳐링될 수 있고, 그러므로, 조면화된 표면 등과 같은 광 추출 구조가 제1 도전형 반도체 층(4023a)의 표면 상에 형성될 수 있다.
도 66E를 참조하면, 제2 LED 스택(4033)이 제2 본딩 층(4055)을 통해 제1 LED 스택(4023)에 결합된다. 제1 컬러 필터(4037)는 제1 LED 스택(4023)을 향하도록 배치되며 제2 본딩 층(4055)에 본딩된다. 본딩 재료 층은 제1 LED 스택(4023) 및 제1 컬러 필터(4037) 상에 배치되고 서로 본딩되어 제2 본딩 층(4055)을 형성한다.
한편, 제2 본딩 층(4055)이 형성되기 전에, 친수성 재료 층(4054)이 제1 LED 스택(4023) 상에 먼저 형성될 수 있다. 친수성 재료 층(4054)은 제1 LED 스택(4023)의 표면을 소수성 특성을 갖는 것으로부터 친수성 특성으로 변화시켜 제2 본딩 층(4055)의 접착력을 향상시킨다. 친수성 재료 층(4054)은 또한 SiO2와 같은 재료 층을 증착함으로써 또는 표면 에너지를 증가시키기 위해 제1 LED 스택(4023)의 표면을 플라즈마 등으로 처리함으로써 형성될 수 있다. 제1 LED 스택(4023)의 표면은 플라즈마 처리에 의해 개질되고, 높은 표면 에너지를 갖는 표면 개질 층이 제1 LED 스택(4023)의 표면 상에 형성될 수 있다. 제2 본딩 층(4055)은 친수성 재료 층(4054)에 본딩될 수 있고, 제2 본딩 층(4055)의 접착력은 그러므로 향상된다.
제2 기판(4031)은 레이저 리프트-오프 또는 화학적 리프트-오프와 같은 기법을 이용하여 제2 LED 스택(4033)으로부터 분리될 수 있다. 부가하여, 광 추출을 향상시키기 위해, 조면화된 표면이 표면 텍스쳐링을 이용하여 제1 도전형 반도체 층(4033a)의 노출된 표면 상에 형성될 수 있다.
도 66F를 참조하면, 친수성 재료 층(4056)이 그리고 나서 제2 LED 스택(4033) 상에 형성될 수 있다. 친수성 재료 층(4056)은 제2 LED 스택(4033)의 표면을 친수성 특성으로 변화시켜 제3 본딩 층(4057)의 접착력을 향상시킨다. 친수성 재료 층(4056)은 또한, SiO2와 같은 재료 층을 증착함으로써 또는 표면 에너지를 증가시키기 위해 제2 LED 스택(4033)의 표면을 플라즈마 등으로 처리함으로써, 형성될 수 있다. 그러나, 제2 LED 스택(4033)의 표면이 친수성 특성을 갖는 경우, 친수성 재료 층(4056)은 생략될 수 있다.
다음으로, 도 65 및 도 66C를 참조하면, 제3 LED 스택(4043)이 제3 본딩 층(4057)을 통해 제2 LED 스택(4033)에 결합된다. 제2 컬러 필터(4047)는 제2 LED 스택(4033)을 향하도록 배치되며 제3 본딩 층(4057)에 본딩된다. 본딩 재료 층은 제2 LED 스택(4033)(또는 친수성 재료 층(4056)) 및 제3 컬러 필터(4047) 상에 배치되며 서로 본딩되어 제3 본딩 층(4057)을 형성한다.
제3 기판(4041)은 레이저 리프트-오프 또는 화학적 리프트-오프와 같은 기법을 이용하여 제3 LED 스택(4043)으로부터 분리될 수 있다. 따라서, 도 65에 도시된 바와 같이, 제3 LED 스택(4043)의 제1 도전형 반도체 층(4043a)이 노출되는 디스플레이용 LED 스택이 제공된다. 부가하여, 조면화된 표면이 표면 텍스쳐링에 의해 제1 도전형 반도체 층(4043a)의 노출된 표면 상에 형성될 수 있다.
지지 기판(4051) 상에 배치되는 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 스택은 픽셀 단위로 패터닝되고, 패터닝된 스택은 인터커넥션 라인을 사용하여 서로 연결되어, 디스플레이 장치를 제공하는 것을 가능하게 한다. 이하, 예시적인 실시예에 따른 디스플레이 장치를 설명하기로 한다.
도 67은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이며, 도 68은 예시적인 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 67 및 도 68을 참조하면, 예시적인 실시예에 따른 디스플레이 장치는 패시브 매트릭스 방식으로 구동되도록 구현될 수 있다.
예를 들어, 도 65를 참조하여 설명한 디스플레이용 LED 스택은, 제1 내지 제3 LED 스택(4023, 4033 및 4043)이 수직방향으로 적층되는 구조를 가지므로, 하나의 픽셀이 세 개의 발광 다이오드(R, G 및 B)를 포함한다. 여기서, 제1 발광 다이오드(R)는 제1 LED 스택(4023)에 해당할 수 있고, 제2 발광 다이오드(G)는 제2 LED 스택(4033)에 해당할 수 있으며, 제3 발광 다이오드(B)는 제3 LED 스택(4043)에 해당할 수 있다.
도 67 및 도 68에서, 하나의 픽셀은 제1 내지 제3 발광 다이오드(R, G 및 B)를 포함하고, 각 발광 다이오드는 서브픽셀에 대응한다. 제1 내지 제3 발광 다이오드(R, G 및 B)의 애노드는 공통 라인, 예를 들어, 데이터 라인에 연결되고, 그 캐소드는 다른 라인, 예를 들어, 스캔 라인에 연결된다. 제1 픽셀에 대해, 예를 들어, 제1 내지 제3 발광 다이오드(R, G 및 B)의 애노드는 데이터 라인(Vdata1)에 공통적으로 연결되고, 그 캐소드는 스캔 라인(Vscan1-1, Vscan1-2 및 Vscan1-3)에 각각 연결된다. 따라서, 동일한 픽셀 내의 발광 다이오드(R, G 및 B)는 개별적으로 구동될 수 있다.
부가하여, 발광 다이오드(R, G 및 B)의 각각은 펄스 폭 변조를 이용함으로써 또는 전류 강도를 변경함으로써 구동되어, 각 서브픽셀의 밝기를 조절하는 것을 가능하게 할 수 있다.
도 68을 다시 참조하면, 다수의 픽셀이 도 65를 참조하여 설명한 스택을 패터닝함으로써 형성되며, 각각의 픽셀은 반사 전극(4025) 및 인터커넥션 라인(4071, 4073 및 4075)에 연결된다. 도 67에 도시된 바와 같이, 반사 전극(4025)은 데이터 라인(Vdata)으로서 사용될 수 있고, 인터커넥션 라인(4071, 4073 및 4075)은 스캔 라인으로서 형성될 수 있다. 여기서, 인터커넥션 라인(4075)은 인터커넥션 라인(4029)에 의해 형성될 수 있다. 반사 전극(4025)은 다수의 픽셀의 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 제1 도전형 반도체 층(4023a, 4033a 및 4043a)을 서로 전기적으로 연결할 수 있으며, 인터커넥션 라인(4029)은 반사 전극(4025)에 실질적으로 수직하게 배치되어 다수의 픽셀의 제1 도전형 반도체 층(4023a)을 서로 전기적으로 연결할 수 있다.
픽셀은 매트릭스 형태로 배열될 수 있으며, 각 픽셀의 발광 다이오드(R, G 및 B)의 애노드는 반사 전극(4025)에 공통적으로 연결되고 그 캐소드는 서로 이격된 인터커넥션 라인(4071, 4073 및 4075)에 각각 연결된다. 여기서, 인터커넥션 라인(4071, 4073 및 4075)은 스캔 라인(Vscan)으로서 사용될 수 있다.
도 69는 도 68의 디스플레이 장치의 하나의 픽셀의 확대 평면도이며, 도 70은 도 69의 선 A-A를 따라 취한 개략적인 단면도이며, 도 71은 도 69의 선 B-B를 따라 취한 개략적인 단면도이다.
도 68 내지 도 71을 다시 참조하면, 각 픽셀에서, 반사 전극(4025)의 일부분, 제2-p 투명 전극(4035)의 일부분, 제2 LED 스택(4033)의 상부 표면의 일부분, 제3-p 투명 전극(4045)의 일부분 및 제3 LED 스택(4043)의 상부 표면이 외부에 노출된다.
제3 LED 스택(4043)은 그 상부 표면 상에 형성되는 조면화된 표면(4043r)을 가질 수 있다. 조면화된 표면(4043r)은 또한 제3 LED 스택(4043)의 상부 표면의 전체 또는 제3 LED 스택(4043)의 상부 표면의 일부분 상에 형성될 수 있다.
하부 절연 층(4061)이 각 픽셀의 측면을 덮을 수 있다. 하부 절연 층(4061)은 SiO2와 같은 광 투과성 재료로 형성될 수 있으며, 이 경우, 하부 절연 층(4061)은 또한 제3 LED 스택(4043)의 상부 표면의 실질적으로 전체를 덮을 수 있다. 대안적으로, 예시적인 실시예에 따른 하부 절연 층(4061)은 광 반사 층 또는 광 흡수 층을 포함하여 광이 제1 내지 제3 LED 스택(4023, 4033 및 4043)으로부터 측면으로 진행하는 것을 방지할 수 있으며, 이 경우, 하부 절연 층(4061)은 제3 LED 스택(4043)의 상부 표면을 최소한 부분적으로 노출시킨다. 하부 절연 층(4061)은, 예를 들어, 분산 브래그 반사기 또는 금속성 반사 층이나 투명 절연 층 상의 유기 반사 층을 포함할 수 있고, 또한 블랙 에폭시와 같은 광 흡수 층을 포함할 수 있다. 블랙 에폭시와 같은 광 흡수 층은 광이 픽셀의 외부로 방출되는 것을 방지하여 디스플레이 장치에서 픽셀 간의 콘트라스트 비를 향상시킬 수 있다.
하부 절연 층(4061)은 제3 LED 스택(4043)의 상부 표면을 노출시키는 개구부(4061a), 제2 LED 스택(4033)의 상부 표면을 노출시키는 개구부(4061b), 제3-p 투명 전극(4045)을 노출시키는 개구부(4061c), 제2-p 투명 전극(4035)을 노출시키는 개구부(4061d), 및 제1 p-형 반사 전극(4025)을 노출시키는 개구부(4061e)를 가질 수 있다. 제1 LED 스택(4023)의 상부 표면은 외부에 노출되지 않을 수 있다.
인터커넥션 라인(4071) 및 인터커넥션 라인(4073)은 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 부근에서 지지 기판(4051) 상에 형성될 수 있고, 하부 절연 층(4061) 상에 배치되어 제1 p-형 반사 전극(4025)으로부터 절연될 수 있다. 커넥터(4077ab)는 제2-p 투명 전극(4035) 및 제3-p 투명 전극(4045)을 반사 전극(4025)에 연결한다. 따라서, 제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)의 애노드는 반사 전극(4025)에 공통적으로 연결된다.
인터커넥션 라인(4075 또는 4029)은 반사 전극(4025) 아래에서 반사 전극(4025)에 실질적으로 수직하게 배치될 수 있으며, 오믹 전극(4026)에 연결되어, 제1 도전형 반도체 층(4023a)에 전기적으로 연결된다. 오믹 전극(4026)은 제1 LED 스택(4023) 아래에서 제1 도전형 반도체 층(4023a)에 연결된다. 오믹 전극(4026)은 도 69에 도시된 바와 같이 제3 LED 스택(4043)의 조면화된 표면(4043r)의 하부 영역 외부에 배치될 수 있으며, 그러므로, 광 손실이 감소될 수 있다.
커넥터(4071a)는 제3 LED 스택(4043)의 상부 표면을 인터커넥션 라인(4071)에 연결하고, 커넥터(4073a)는 제2 LED 스택(4033)의 상부 표면을 인터커넥션 라인(4073)에 연결한다.
상부 절연 층(4081)은 인터커넥션 라인(4071 및 4073) 및 하부 절연 층(4061) 상에 배치되어 인터커넥션 라인(4071, 4073 및 4075)을 보호할 수 있다. 상부 절연 층(4081)은 인터커넥션 라인(4071, 4073 및 4075)을 노출시키는 개구부를 가질 수 있으며, 본딩 와이어 등이 개구부를 통해 그에 연결될 수 있다.
예시적인 실시예에 따라, 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 애노드는 반사 전극(4025)에 공통적으로 전기적으로 연결되고, 그 캐소드는 인터커넥션 라인(4071, 4073 및 4075)에 각각 전기적으로 연결된다. 따라서, 제1 내지 제3 LED 스택(4023, 4033 및 4043)은 독립적으로 구동될 수 있다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 전극과 배선의 연결은 다양하게 변형될 수 있다.
도 72A 내지 도 72H는 예시적인 실시예에 따른 디스플레이 장치를 제조하기 위한 방법을 나타내는 개략적인 평면도이다. 이하, 도 69의 픽셀을 제조하기 위한 방법을 설명하기로 한다.
먼저, 도 65를 참조하여 설명한 발광 다이오드 스택(4000)이 준비된다.
다음으로, 도 72A를 참조하면, 조면화된 표면(4043r)이 제3 LED 스택(4043)의 상부 표면 상에 형성될 수 있다. 조면화된 표면(4043r)은 제3 LED 스택(4043)의 상부 표면 상에서 각 픽셀 영역에 대응하도록 형성될 수 있다. 조면화된 표면(4043r)은 화학적 식각 기법, 예를 들어, 광-증강 화학적 식각(PEC) 기법을 이용하여 형성될 수 있다.
조면화된 표면(4043r)은, 제3 LED 스택(4043)이 향후 식각될 영역을 고려하여 각 픽셀 영역 내에 부분적으로 형성될 수 있다. 특히, 조면화된 표면(4043r)은, 오믹 전극(4026)이 조면화된 표면(4043r) 외부에 배치되도록, 형성될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 조면화된 표면(4043r)은 제3 LED 스택(4043)의 상부 표면의 실질적으로 전체에 걸쳐서 형성될 수도 있다.
도 72B를 참조하면, 그리고 나서 제3 LED 스택(4043)의 주변 영역이 각 픽셀 영역에서 식각되어 제3-p 투명 전극(4045)을 노출시킨다. 제3 LED 스택(4043)은 도시된 바와 같이 실질적으로 직사각형 또는 정사각형 형상을 갖도록 남겨질 수 있지만, 두 개 이상의 함몰부가 가장자리를 따라 형성될 수 있다. 부가하여, 도시된 바와 같이, 하나의 함몰부는 다른 하나의 함몰부보다 크게 형성될 수 있다.
도 72C를 참조하면, 그리고 나서, 노출된 제3-p 투명 전극(4045)은 상대적으로 큰 함몰부 내에서 노출된 제3-p 투명 전극(4045)의 일부분을 제외하고 제거되어, 제2 LED 스택(4033)의 상부 표면을 노출시킨다. 제2 LED 스택(4033)의 상부 표면은 제3 LED 스택(4043) 주위에서 노출되고 또한 다른 하나의 함몰부 내에서 노출된다. 제3-p 투명 전극(4045)이 노출되는 영역 및 제2 LED 스택(4033)이 노출되는 영역은 상대적으로 큰 함몰부 내에 형성된다.
도 72D를 참조하면, 상대적으로 작은 함몰부 내에 형성되는 제2 LED 스택(4033)을 제외하고 나머지 영역에서 노출되는 제2 LED 스택(4033)이 제거되어 제2-p 투명 전극(4035)을 노출시킨다. 제2-p 투명 전극(4035)은 제3 LED 스택(4043) 주위에서 노출되며, 제2-p 투명 전극(4035)은 또한 상대적으로 큰 함몰부 내에서 노출된다.
도 72E를 참조하면, 그리고 나서, 상대적으로 큰 함몰부 내에서 노출되는 제2-p 투명 전극(4035)을 제외하고, 제3 LED 스택(4043) 주위에서 노출되는 제2-p 투명 전극(4035)이 제거되어, 제1 LED 스택(4023)의 상부 표면을 노출시킨다.
도 72F를 참조하면, 제3 LED 스택(4043) 주위에서 노출된 제1 LED 스택(4023)이 연속 제거되고, 제1 절연 층(4027)은 제거되어 반사 전극(4025)을 노출시킨다. 따라서, 반사 전극(4025)은 제3 LED 스택(4043) 주위에서 노출된다. 노출된 반사 전극(4025)은 수직 방향에서 실질적으로 연신된 형상을 갖도록 패터닝되어 선형 인터커넥션 라인을 형성한다. 패터닝된 반사 전극(4025)은 수직 방향에서 다수의 픽셀 영역 상부에 배치되며, 수평 방향에서 이웃하는 픽셀로부터 이격된다.
도시된 예시적인 실시예에서, 반사 전극(4025)이 제1 LED 스택(4023)을 제거한 후 패터닝되는 것으로 설명되지만, 반사 전극(4025)은, 반사 전극(4025)이 기판(4021) 상에 형성될 때 패터닝된 형상을 갖도록, 미리 형성될 수도 있다. 이 경우, 제1 LED 스택(4023)을 제거한 후에 반사 전극(4025)을 패터닝할 필요가 없다.
반사 전극(4025)을 패터닝함으로써, 제2 절연 층(4028)이 노출될 수 있다. 인터커넥션 라인(4029)은 반사 전극(4025)에 수직하게 배치되며, 제2 절연 층(4028)에 의해 반사 전극(4025)으로부터 절연된다.
도 72G를 참조하면, 그리고 나서, 픽셀을 덮는 하부 절연 층(4061)(도 70 및 도 71 참조)이 형성된다. 하부 절연 층(4061)은 반사 전극(4025)을 덮고, 제1 내지 제3 LED 스택(4023, 4033 및 4043)의 측면을 덮는다. 부가하여, 하부 절연 층(4061)은 제3 LED 스택(4043)의 상부 표면을 적어도 부분적으로 덮을 수 있다. 하부 절연 층(4061)이 SiO2와 같은 투명 층인 경우, 하부 절연 층(4061)은 또한 제3 LED 스택(4043)의 상부 표면의 실질적으로 전체를 덮을 수 있다. 대안적으로, 하부 절연 층(4061)은 또한 반사 층 또는 광 흡수 층을 포함할 수 있으며, 이 경우, 하부 절연 층(4061)은 제3 LED 스택(4043)의 상부 표면을 적어도 부분적으로 노출시켜 광이 외부로 방출되도록 한다.
하부 절연 층(4061)은 제3 LED 스택(4043)을 노출시키는 개구부(4061a), 제2 LED 스택(4033)을 노출시키는 개구부(4061b), 제3-p 투명 전극(4045)을 노출시키는 개구부(4061c), 제2-p 투명 전극(4035)을 노출시키는 개구부(4061d), 및 반사 전극(4025)을 노출시키는 개구부(4061e)를 가질 수 있다. 반사 전극(4025)을 노출시키는 하나 또는 다수의 개구부(4061e)가 형성될 수 있다.
도 72H를 참조하면, 그리고 나서, 인터커넥션 라인(4071 및 4073) 및 커넥터(4071a, 4073a 및 4077ab)가 리프트-오프 기법에 의해 형성된다. 인터커넥션 라인(4071 및 4073)은 하부 절연 층(4061)에 의해 반사 전극(4025)으로부터 절연된다. 커넥터(4071a)는 제3 LED 스택(4043)을 인터커넥션 라인(4071)에 전기적으로 연결하고, 커넥터(4073a)는 제2 LED 스택(4033)을 인터커넥션 라인(4073)에 연결한다. 커넥터(4077ab)는 제3-p 투명 전극(4045) 및 제2-p 투명 전극(4035)을 제1 p-형 반사 전극(4025)에 전기적으로 연결한다.
인터커넥션 라인(4701 및 4073)은 반사 전극(4025)에 실질적으로 수직하게 배치될 수 있으며, 다수의 픽셀을 서로 연결할 수 있다.
다음, 상부 절연 층(4081)(도 70 및 도 71 참조)이 인터커넥션 라인(4071 및 4073) 및 커넥터(4071a, 4073a 및 4077ab)를 덮는다. 상부 절연 층(4081)은 또한 제3 LED 스택(4043)의 상부 표면의 실질적으로 전체를 덮을 수 있다. 상부 절연 층(4081)은, 예를 들어, 실리콘 산화물 막 또는 실리콘 질화물 막으로 형성될 수 있으며, 또한 분산 브래그 반사기를 포함할 수 있다. 부가하여, 상부 절연 층(4081)은 그 위에 투명 절연 막 및 반사성 금속 층 또는 다층 구조의 유기 반사 층을 포함하여 광을 반사시킬 수 있거나, 또는 블랙계 에폭시와 같은 광 흡수 층을 포함하여 광을 차단할 수 있다.
상부 절연 층(4081)이 광을 반사시키거나 차단하는 경우, 광을 외부로 방출하기 위해, 제3 LED 스택(4043)의 상부 표면을 적어도 부분적으로 노출시키는 것이 필요하다. 한편, 외부로부터의 전기적인 연결을 허용하기 위해, 상부 절연 층(4081)이 부분적으로 제거되어 인터커넥션 라인(4071, 4073 및 4075)을 부분적으로 노출시킨다. 또한, 상부 절연 층(4081)도 생략될 수 있다.
상부 절연 층(4081)이 형성됨에 따라, 도 69에 도시된 픽셀 영역이 완성된다. 또한, 도 68에 도시된 바와 같이, 다수의 픽셀이 지지 기판(4051) 상에 형성될 수 있으며, 이들 픽셀은 제1 p-형 반사 전극(4025) 및 인터커넥션 라인(4071, 4073 및 4075)에 의해 서로 연결될 수 있고 패시브 매트릭스 방식으로 구동될 수 있다.
도시된 예시적인 실시예에서는, 패시브 매트릭스 방식으로 구동될 수 있는 디스플레이 장치를 제조하기 위한 방법이 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니며, 도 65에 도시된 발광 다이오드 스택을 포함하는 디스플레이 장치는 다양한 방식으로 구동되도록 구성될 수 있다.
예를 들어, 인터커넥션 라인(4071 및 4073)이 하부 절연 층(4061) 상에 함께 형성되는 것으로 설명되지만, 인터커넥션 라인(4071)이 하부 절연 층(4061) 상에 형성될 수 있고 인터커넥션 라인(4073)은 상부 절연 층(4081) 상에 형성될 수도 있다.
한편, 도 65에서는, 반사 전극(4025), 제2-p 투명 전극(4035) 및 제3-p 투명 전극(4045)이 제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)의 제2 도전형 반도체 층(4023b, 4033b 및 4043b)과 각각 오믹 접촉하는 것으로 설명되고 오믹 전극(4026)이 제1 LED 스택(4023)의 제1 도전형 반도체 층(4023a)과 오믹 접촉하는 것으로 설명되지만, 오믹 접촉 층은 제2 LED 스택(4033) 및 제3 LED 스택(4043)의 제1 도전형 반도체 층(4033a 및 4043a)에 별도로 제공되지 않는다. 픽셀의 크기가 200 마이크로 미터 이하로 작은 경우, 몇몇 예시적인 실시예에 따라, n-형인 제1 도전형 반도체 층(4033a 및 4043a)에 별도의 오믹 접촉 층이 형성되지 않은 경우에도, 전류 퍼짐에 있어서 어려움은 없다. 그러나, 전류 퍼짐을 위해, 투명 전극 층이 제2 및 제3 LED 스택(4033 및 4043)의 n-형 반도체 층 상에 배치될 수 있다.
예시적인 실시예에 따라, 다수의 픽셀이 디스플레이용 발광 다이오드 스택(4000)을 사용함으로써 웨이퍼 레벨에서 형성될 수 있으며, 그러므로, 발광 다이오드를 개별적으로 실장하는 공정이 제거될 수 있다. 또한, 발광 다이오드 스택은 제1 내지 제3 LED 스택(4023, 4033 및 4043)이 수직으로 적층되는 구조를 가지므로, 서브픽셀의 면적이 제한된 픽셀 면적 내에서 확보될 수 있다. 부가하여, 제1 LED 스택(4023), 제2 LED 스택(4033) 및 제3 LED 스택(4043)에서 발생되는 광이 이들 LED 스택을 통해 투과되고 외부로 방출되므로, 광 손실을 줄이는 것이 가능하다.
그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 각각의 픽셀이 서로 분리된 발광 디바이스도 제공될 수 있으며, 이들 발광 디바이스는 회로 기판 상에 개별적으로 실장되어 디스플레이 장치를 제공하는 것을 가능하게 한다.
부가하여, 오믹 전극(4026)이 제2 도전형 반도체 층(4023b)에 인접하여 제1 도전형 반도체 층(4023a) 상에 형성되는 것으로 설명되지만, 오믹 전극(4026)은 제2 도전형 반도체 층(4023b)에 대향하여 제1 도전형 반도체 층(4023a)의 표면 상에 형성될 수도 있다. 이 경우, 제3 LED 스택(4043) 및 제2 LED 스택(4033)은 오믹 전극(4026)을 노출시키도록 패터닝되고, 인터커넥션 라인(4029)을 대신하여, 오믹 전극(4026)을 회로 기판에 연결하는 별도의 인터커넥션 라인이 제공된다.
도 73은 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 73을 참조하면, 예시적인 실시예에 따른 발광 적층 구조는 다수의 순차적으로 적층되는 에피택셜 스택을 포함한다. 다수의 에피택셜 스택은 기판(5010) 상에 제공된다.
기판(5010)은 실질적으로 상부 표면 및 하부 표면을 갖는 판 형상을 갖는다.
다수의 에피택셜 스택이 기판(5010)의 상부 표면 상에 실장될 수 있으며, 기판(5010)은 다양한 형태로 제공될 수 있다. 기판(5010)은 절연 재료로 형성될 수 있다. 기판(5010)의 재료의 예는 유리, 석영, 실리콘, 유기 폴리머, 유기/무기 복합체 등을 포함한다. 그러나, 기판(5010)의 재료는 이에 한정되지 않으며, 절연 특성을 갖는 한 특별히 제한되지 않는다. 예시적인 실시예에서, 기판(5010)은 각각의 에피택셜 스택에 발광 신호 및 공통 전압을 제공할 수 있는 배선부를 추가로 포함할 수 있다. 예시적인 실시예에서, 배선부에 부가하여, 기판(5010)은 박막 트랜지스터를 포함하는 구동 소자를 더 포함할 수 있으며, 이 경우, 각각의 에피택셜 스택은 액티브 매트릭스 방식으로 구동될 수 있다. 이를 위해, 기판(5010)은, 인쇄 회로 기판(5010)으로서, 또는 유리, 실리콘, 석영, 유기 폴리머 또는 유기/무기 복합체 상에 형성되는 배선부 및/또는 구동 소자를 갖는 복합 기판으로서, 제공될 수 있다.
다수의 에피택셜 스택이 기판(5010)의 상부 표면 상에 순차적으로 적층되며, 각각 발광한다.
예시적인 실시예에서, 각각 서로 다른 파장 대역의 광을 방출하는 두 개 이상의 에피택셜 스택이 제공될 수 있다. 즉, 서로 다른 에너지 밴드를 각각 갖는 다수의 에피택셜 스택이 제공될 수 있다. 예시적인 실시예에서, 기판(5010) 상의 에피택셜 스택은, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)을 포함하는 세 개의 순차적으로 적층되는 층이 제공되는 것으로 도시된다.
각 에피택셜 스택은 다양한 파장 대역 중 가시광 대역의 색광(color light)을 방출할 수 있다. 최하부 에피택셜 스택으로부터 방출되는 광은 가장 낮은 에너지 밴드를 갖는 가장 긴 파장의 색광이고, 방출되는 색광의 파장은 하 측에서 상 측을 향하는 순서로 짧아진다. 정부(top)에 배치되는 에피택셜 스택으로부터 방출되는 광은 가장 높은 에너지 밴드를 갖는 가장 짧은 파장의 색광이다. 예를 들어, 제1 에피택셜 스택(5020)은 제1 색광(L1)을 방출할 수 있고, 제2 에피택셜 스택(5030)은 제2 색광(L2)을 방출할 수 있으며, 제3 에피택셜 스택(5040)은 제3 색광(L3)을 방출할 수 있다. 제1 내지 제3 색광(L1, L2 및 L3)은 서로 다른 색광에 대응한다. 제1 내지 제3 색광(L1, L2 및 L3)은 순차적으로 감소하는 파장을 갖는 서로 다른 파장 대역의 색광일 수 있다. 즉, 제1 내지 제3 색광(L1, L2 및 L3)은 서로 다른 파장 대역을 가질 수 있으며, 색광은 제1 색광(L1) 내지 제3 색광(L3)의 순서로 더 높은 에너지의 더 짧은 파장 대역일 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니며, 발광 적층 구조가 마이크로 LED를 포함하는 경우, 최하부 에피택셜 스택은 임의의 에너지 밴드를 갖는 광의 색상을 방출할 수 있으며, 그 위에 배치되는 에피택셜 스택은 마이크로 LED의 작은 폼 팩터로 인해 최하부 에피택셜 스택의 에너지 밴드와 다른 에너지 밴드를 갖는 광의 색상을 방출할 수 있다.
예시적인 실시예에서, 제1 색광(L1)은 적색 광일 수 있고, 제2 색광(L2)은 녹색 광일 수 있으며, 제3 색광(L3)은 청색 광일 수 있다.
각 에피택셜 스택은 기판(5010)의 전방 방향으로 광을 방출한다. 특히, 하나의 에피택셜 스택으로부터 방출되는 광은 광로(light path) 내에 위치되는 다른 에피택셜 스택을 관통하며 전방 방향으로 진행한다. 전방 방향은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)이 적층되는 방향에 해당할 수 있다.
이하, 전술한 전방 방향 및 후방 방향에 부가하여, 기판(5010)의 "전방" 방향을 "상부" 방향으로 지칭하기로 하고, 기판(5010)의 "후방" 방향을 "하부" 방향으로 지칭하기로 한다. 물론, "상부" 또는 "하부"라는 용어는 상대적인 방향을 나타내며, 발광 적층 구조의 배치 및 방향에 따라 변할 수 있다.
각 에피택셜 스택은 상부 방향으로 광을 방출하고, 각 에피택셜 스택은 하부에 있는 에피택셜 스택으로부터 방출되는 광의 대부분을 투과시킨다. 특히, 제1 에피택셜 스택(5020)으로부터 방출되는 광은 제2 에피택셜 스택(5030) 및 제3 에피택셜 스택(5040)을 관통하여 전방 방향으로 진행하고, 제2 에피택셜 스택(5030)으로부터 방출되는 광은 제3 에피택셜 스택(5040)을 관통하여 전방 방향으로 진행한다. 이를 위해, 최하부 에피택셜 스택 이외의 에피택셜 스택 중 적어도 몇몇 또는 바람직하게는 모두는 광학적으로 투과성인 재료를 포함할 수 있다. 본 명세서에서 사용되는 "광학적으로 투과성인" 재료는 전체 광을 투과시키는 투명 재료 뿐만아니라 소정 파장의 광을 투과시키거나 소정 파장의 광의 일부를 투과시키는 재료도 포함한다. 예시적인 실시예에서, 각 에피택셜 스택은 그 아래에 배치되는 에피택셜 스택으로부터 방출되는 광의 약 60% 이상, 다른 예시적인 실시예에서 약 80% 이상 또는 또 다른 예시적인 실시예에서 약 90% 이상을 투과시킬 수 있다.
예시적인 실시예에 따른 발광 적층 구조에서, 각각의 에피택셜 스택에 발광 신호를 인가하기 위한 신호 라인은 독립적으로 연결되며, 따라서, 각각의 에피택셜 스택은 독립적으로 구동될 수 있고, 발광 적층 구조는 각 에피택셜 스택으로부터 광이 방출되는지에 따라 다양한 색상을 구현할 수 있다. 부가하여, 서로 다른 파장의 광을 방출하기 위한 에피택셜 스택은 서로 상에 수직하게 중첩되며, 그러므로, 좁은 면적 내에 형성될 수 있다.
도 74A 및 도 74B는 예시적인 실시예에 따른 발광 적층 구조를 나타내는 단면도이다.
도 74A를 참조하면, 예시적인 실시예에 따른 발광 적층 구조에서, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각은 사이에 개재되는 접착 층 또는 버퍼 층을 경유하여 기판(5010) 상에 제공될 수 있다.
접착 층(5061)은 기판(5010) 및 제1 에피택셜 스택(5020)을 기판(5010) 상에 접착시킨다. 접착 층(5061)은 도전성 또는 비도전성 재료를 포함할 수 있다. 접착 층(5061)은 그 하부에 제공되는 기판(5010)에 전기적으로 연결될 필요가 있을 때 몇몇 구역에서 도전성을 가질 수 있다. 접착 층(5061)은 투명 또는 불투명 재료를 포함할 수 있다. 예시적인 실시예에서, 불투명 재료가 기판(5010)에 제공되고 기판(5010)이 그 위에 형성되는 배선부 등을 가질 때, 접착 층(5061)은 불투명 재료, 예를 들어, 광 흡수 재료를 포함할 수 있다. 접착 층(5061)을 형성하는 광 흡수 재료로는, 예를 들어, 에폭시계 폴리머 접착제를 포함하는 다양한 폴리머 접착제가 사용될 수 있다.
버퍼 층은 두 개의 인접한 층을 서로 접착시키는 구성 요소로서 작용하는 동시에 두 개의 인접한 층 사이의 스트레스 또는 충격을 완화시키는 역할도 한다. 버퍼 층은 두 개의 인접한 에피택셜 스택 사이에 제공되어 두 개의 인접한 에피택셜 스택을 서로 접착시키는 동시에 두 개의 인접한 에피택셜 스택에 영향을 미칠 수 있는 스트레스 또는 충격을 완화시키는 역할도 한다.
버퍼 층은 제1 및 제2 버퍼 층(5063 및 5065)을 포함한다. 제1 버퍼 층(5063)은 제1 및 제2 에피택셜 스택(5020 및 5030) 사이에 제공될 수 있고, 제2 버퍼 층(5065)은 제2 및 제3 에피택셜 스택(5030 및 5040) 사이에 제공될 수 있다.
버퍼 층은 스트레스 또는 충격을 완화시킬 수 있는 재료, 예컨대, 외부로부터의 스트레스 또는 충격이 있을 때 스트레스 또는 충격을 흡수할 수 있는 재료를 포함한다. 버퍼 층은 이러한 목적을 위해 특정의 탄성을 가질 수 있다. 버퍼 층은 또한 접착력을 갖는 재료를 포함할 수 있다. 부가하여, 제1 및 제2 버퍼 층(5063 및 5065)은 비도전성 재료 및 광학적으로 투과성인 재료를 포함할 수 있다. 예를 들어, 광학용 투명 접착제(optically clear adhesive)가 제1 및 제2 버퍼 층(5063 및 5065)을 위해 사용될 수 있다.
제1 및 제2 버퍼 층(5063 및 5065)을 형성하기 위한 재료는, 광학적으로 투명하고 각 에피택셜 스택을 안정적으로 부착시키면서 스트레스 또는 충격을 완충할 수 있는 한, 특별히 제한되지 않는다. 예를 들어, 제1 및 제2 버퍼 층(5063 및 5065)은 SU-8, 다양한 레지스트, 파릴렌, 폴리(메틸 메타크릴레이트)(PMMA), 벤조사이클로부텐(BCB), 스핀-온-글래스(spin on glass: SOG) 등과 같은 에폭시계 폴리머를 포함하는 유기 재료 및 실리콘 산화물, 알루미늄 산화물 등과 같은 무기 재료로 형성될 수 있다. 필요한 경우, 도전성 산화물이 버퍼 층으로서 사용될 수도 있으며, 이 경우, 도전성 산화물은 다른 구성 요소로부터 절연되어야 한다. 유기 재료가 버퍼 층으로 사용되는 경우, 유기 재료는 접착 면에 도포된 후 진공 상태에서 고온 고압으로 본딩될 수 있다. 무기 재료가 버퍼 층으로서 사용되는 경우, 무기 재료는 접착 표면에 증착된 후 화학 기계적 평탄화(CMP) 등에 의해 평탄화되며 그리고 나서 표면은 플라즈마 처리에 처하여진 후 고진공 하에서 본딩에 의해 본딩된다.
도 74B를 참조하면, 제1 및 제2 버퍼 층(5063 및 5065)의 각각은 서로 인접한 두 개의 에피택셜 스택을 접착하기 위한 접착력 향상 층(5063a 또는 5065a) 및 두 개의 인접한 에피택셜 스택 사이의 스트레스 또는 충격을 완화시키기 위한 충격 흡수 층(5063b 또는 5065b)을 포함할 수 있다.
두 개의 인접한 에피택셜 스택 사이의 충격 흡수 층(5063b 및 5065b)은 두 개의 인접한 에피택셜 스택 중 적어도 하나가 스트레스 또는 충격에 노출될 때 스트레스 또는 충격을 흡수하는 역할을 한다.
충격 흡수 층(5063b 및 5065b)을 형성하는 재료는 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물 등을 포함할 수 있지만, 이에 한정되는 것은 아니다. 예시적인 실시예에서, 충격 흡수 층(5063b 및 5065b)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 스트레스 또는 충격 흡수에 부가하여, 충격 흡수 층(5063b 및 5065b)은 두 개의 인접한 에피택셜 스택을 접착하기 위해 소정의 접착력을 가질 수 있다. 특히, 충격 흡수 층(5063b 및 5065b)은 에피택셜 스택에의 접착을 용이하게 하기 위해 에피택셜 스택의 표면 에너지와 유사하거나 동등한 표면 에너지를 갖는 재료를 포함할 수 있다. 예를 들어, 에피택셜 스택의 표면에 플라즈마 처리 등을 통해 친수성이 부여되는 경우, 친수성 에피택셜 스택에 대한 접착성을 향상시키기 위해 실리콘 산화물과 같은 친수성 재료가 충격 흡수 층으로서 사용될 수 있다.
접착력 향상 층(5063a 또는 5065a)은 두 개의 인접한 에피택셜 스택을 견고하게 접착시키는 역할을 한다. 접착력 향상 층(5063a 또는 5065a)을 형성하기 위한 재료의 예는 SOG, SU-8, 다양한 레지스트, 파릴렌, 폴리(메틸 메타크릴레이트)(PMMA), 벤조사이클로부텐(BCB) 등과 같은 에폭시계 폴리머를 포함하지만, 이에 한정되는 것은 아니다. 예시적인 실시예에서, 접착력 향상 층(5063a 또는 5065a)은 SOG를 포함할 수 있다.
예시적인 실시예에서, 제1 버퍼 층(5063)은 제1 접착력 향상 층(5063a) 및 제1 충격 흡수 층(5063b)을 포함할 수 있고, 제2 버퍼 층(5065)은 제2 접착력 향상 층(5065a) 및 제2 충격 흡수 층(5065b)을 포함할 수 있다. 예시적인 실시예에서, 접착력 향상 층 및 충격 흡수 층의 각각은 하나의 층으로서 제공될 수 있지만, 이에 한정되는 것은 아니며, 다른 예시적인 실시예에서, 접착력 향상 층 및 충격 흡수 층의 각각은 다수의 층으로서 제공될 수 있다.
예시적인 실시예에서, 접착력 향상 층 및 충격 흡수 층을 적층하는 순서는 다양하게 변경될 수 있다. 예를 들어, 충격 흡수 층이 접착력 향상 층 상에 적층될 수 있거나, 또는, 반대로, 접착력 향상 층이 충격 흡수 층 상에 적층될 수 있다. 부가하여, 제1 버퍼 층(5063) 및 제2 버퍼 층(5065)에서 접착력 향상 층과 충격 흡수 층을 적층하는 순서는 상이할 수 있다. 예를 들어, 제1 버퍼 층(5063)에서는, 제1 충격 흡수 층(5063b) 및 제1 접착력 향상 층(5063a)이 순차적으로 적층될 수 있고, 제2 버퍼 층(5065)에서는, 제2 접착력 향상 층(5065a) 및 제2 충격 흡수 층(5065b)이 순차적으로 적층될 수 있다. 도 74B는, 제1 충격 흡수 층(5063b)이 제1 버퍼 층(5063)에서 제1 접착력 향상 층(5063a) 상에 적층되고 제2 충격 흡수 층(5065b)이 제2 버퍼 층(5065)에서 제2 접착력 향상 층(5065a) 상에 적층되는, 예시적인 실시예를 도시한다.
예시적인 실시예에서, 제1 버퍼 층(5063) 및 제2 버퍼 층(5065)의 두께는 서로 실질적으로 동일하거나 서로 상이할 수 있다. 제1 버퍼 층(5063) 및 제2 버퍼 층(5065)의 두께는 에피택셜 스택의 적층 공정에서 에피택셜 스택에 대한 충격 량을 고려하여 결정될 수 있다. 예시적인 실시예에서, 제1 버퍼 층(5063)의 두께는 제2 버퍼 층(5065)의 두께보다 클 수 있다. 특히, 제1 버퍼 층(5063)에서 제1 충격 흡수 층(5063b)의 두께는 제2 버퍼 층(5065)에서 제2 충격 흡수 층(5065b)의 두께보다 클 수 있다.
예시적인 실시예에 따른 발광 적층 구조는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)이 순차적으로 적층되는 공정을 통해 제조될 수 있으며, 따라서, 제2 에피택셜 스택(5030)은 제1 에피택셜 스택(5020)이 적층된 후에 적층되고 제3 에피택셜 스택(5040)은 제1 및 제2 에피택셜 스택(5020 및 5030)이 모두 적층된 후에 적층된다. 따라서, 공정 동안 제1 에피택셜 스택(5020)에 인가될 수 있는 스트레스 또는 충격의 양은 제2 에피택셜 스택(5030)에 인가될 수 있는 스트레스 또는 충격의 양보다 크면서 증가된 빈도를 갖는다. 특히, 제2 에피택셜 스택(5030)은, 그 아래의 스택이 얕은 두께를 갖는 상태에서, 적층되기 때문에, 제2 에피택셜 스택(5030)은 상대적으로 큰 두께의 아래 스택 상에 적층되는 제3 에피택셜 스택(5040)에 가해지는 스트레스 또는 충격보다 더 큰 양의 스트레스 또는 충격에 처하여 진다. 예시적인 실시예에서, 제1 버퍼 층(5063)의 두께는 전술한 스트레스 또는 충격의 차이를 보상하기 위해 제2 버퍼 층(5065)의 두께보다 더 크다.
도 75는 예시적인 실시예에 따른 발광 적층 구조의 단면도이다.
도 75를 참조하면, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각은 그들 사이에 개재되는 접착 층(5061) 및 제1 및 제2 버퍼 층(5063 및 5065)을 경유하여 기판(5010) 상에 제공될 수 있다.
제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각은 순차적으로 배치되는 p-형 반도체 층(5025, 5035 및 5045), 활성 층(5023, 5033 및 5043) 및 n-형 반도체 층(5021, 5031 및 5041)을 포함한다.
제1 에피택셜 스택(5020)의 p-형 반도체 층(5025), 활성 층(5023) 및 n-형 반도체 층(5021)은 적색 광을 방출하는 반도체 재료를 포함할 수 있다.
적색 광을 방출하는 반도체 재료의 예는 알루미늄 갈륨 비화물(AlGaAs), 갈륨 비화 인화물(GaAsP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 갈륨 인화물(GaP) 등을 포함할 수 있다. 그러나, 적색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제1 p-형 접촉 전극(5025p)이 제1 에피택셜 스택(5020)의 p-형 반도체 층(5025) 아래에 제공될 수 있다. 제1 에피택셜 스택(5020)의 제1 p-형 접촉 전극(5025p)은 단일 층 또는 다층 금속일 수 있다. 예를 들어, 제1 p-형 접촉 전극(5025p)은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등과 같은 금속 또는 그 합금을 포함하는 다양한 재료를 포함할 수 있다. 제1 p-형 접촉 전극(5025p)은 높은 반사율을 갖는 금속을 포함할 수 있으며, 따라서, 제1 p-형 접촉 전극(5025p)은 높은 반사율을 갖는 금속으로 형성되므로, 상부 방향에서 제1 에피택셜 스택(5020)으로부터 방출되는 광의 발광 효율을 증가시키는 것이 가능하다.
제1 n-형 접촉 전극(5021n)이 제1 에피택셜 스택(5020)의 n-형 반도체 층(5021)의 상부 부분 상에 제공될 수 있다. 제1 에피택셜 스택(5020)의 제1 n-형 접촉 전극(5021n)은 단일 층 또는 다층 금속일 수 있다. 예를 들어, 제1 n-형 접촉 전극(5021n)은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등과 같은 금속 또는 그 합금을 포함하는 다양한 재료로 형성될 수 있다. 그러나, 제1 n-형 접촉 전극(5021n)의 재료는 상술한 것에 한정되지 않고, 따라서, 다른 도전성 재료가 사용될 수 있다.
제2 에피택셜 스택(5030)은 순차적으로 배치되는 n-형 반도체 층(5031), 활성 층(5033) 및 p-형 반도체 층(5035)을 포함한다. n-형 반도체 층(5031), 활성 층(5033) 및 p-형 반도체 층(5035)은 녹색 광을 방출하는 반도체 재료를 포함할 수 있다. 녹색 광을 방출하기 위한 재료의 예는 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP) 및 알루미늄 갈륨 인화물(AlGaP)을 포함한다. 그러나, 녹색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제2 p-형 접촉 전극(5035p)이 제2 에피택셜 스택(5030)의 p-형 반도체 층(5035) 아래에 제공된다. 제2 p-형 접촉 전극(5035p)은 제1 에피택셜 스택(5020)과 제2 에피택셜 스택(5030) 사이에, 또는 구체적으로, 제1 버퍼 층(5063)과 제2 에피택셜 스택(5030) 사이에 제공된다.
제2 p-형 접촉 전극들(5035p)의 각각은 투명 도전성 산화물(TCO)을 포함할 수 있다. 투명 도전성 산화물은 주석 산화물(SnO), 인듐 산화물(InO2), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 인듐 주석 아연 산화물(ITZO) 등을 포함할 수 있다. 투명 도전성 화합물은 증발기, 스퍼터 등과 같은 화학 기상 증착(CVD), 물리 기상 증착(PVD)에 의해 증착될 수 있다. 제2 p-형 접촉 전극(5035p)은, 후술하는 제작 공정에서 식각 스토퍼로서 기능하기 위해 충분한 두께를 가지고, 예를 들어, 투명도가 만족되는 정도로 약 5001Å 내지 약 2 ㎛의 두께를 가지고, 제공될 수 있다.
제3 에피택셜 스택(5040)은 순차적으로 배치되는 p-형 반도체 층(5045), 활성 층(5043) 및 n-형 반도체 층(5041)을 포함한다. p-형 반도체 층(5045), 활성 층(5043) 및 n-형 반도체 층(5041)은 청색 광을 방출하는 반도체 재료를 포함할 수 있다. 청색 광을 방출하는 재료의 예는 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 아연 셀렌화물(ZnSe) 등을 포함할 수 있다. 그러나, 청색 광을 방출하는 반도체 재료는 이에 한정되지 않고, 다양한 다른 재료가 사용될 수 있다.
제3 p-형 접촉 전극(5045p)이 제3 에피택셜 스택(5040)의 p-형 반도체 층(5045) 아래에 제공된다. 제3 p-형 접촉 전극(5045p)은 제2 에피택셜 스택(5030)과 제3 에피택셜 스택(5040) 사이에, 또는 구체적으로, 제2 버퍼 층(5065)과 제3 에피택셜 스택(5040) 사이에 제공된다.
제2 에피택셜 스택(5030)의 p-형 반도체 층(5035)과 제3 에피택셜 스택(5040)의 p-형 반도체 층(5045) 사이의 제2 p-형 접촉 전극(5035p) 및 제3 p-형 접촉 전극(5045p)은 제2 에피택셜 스택(5030) 및 제3 에피택셜 스택(5040)에 의해 공유되는 공유 전극이다.
제2 p-형 접촉 전극(5035p)과 제3 p-형 접촉 전극(5045p)이 적어도 부분적으로 서로 접촉하고 물리적으로 그리고 전기적으로 서로 연결되기 때문에, 신호가 제2 p-형 접촉 전극(5035p) 또는 제3 p-형 접촉 전극(5045p)의 적어도 일부분에 인가될 때, 동일한 신호가 제2 에피택셜 스택(5030)의 p-형 반도체 층(5035) 및 제3 에피택셜 스택(5040)의 p-형 반도체 층(5045)에 동시에 인가될 수 있다. 예를 들어, 제2 p-형 접촉 전극(5035p) 및 제3 p-형 접촉 전극(5045p) 중 하나에 공통 전압이 인가되면, 공통 전압은 제2 p-형 접촉 전극(5035p) 및 제3 p-형 접촉 전극(5045p) 모두를 통해 제2 및 제3 에피택셜 스택(5030 및 5040)의 각각의 p-형 반도체 층에 인가된다.
도시된 예시적인 실시예에서, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 n-형 반도체 층(5021, 5031 및 5041) 및 p-형 반도체 층(5025, 5035 및 5045)가 각각 단일 층으로서 도시되지만, 이들 층은 다층일 수 있고 초격자 층을 포함할 수도 있다. 부가하여, 제1 내지 제3 에피택셜 스택들(5020, 5030 및 5040)의 활성 층(5023, 5033 및 5043)은 단일 양자 웰 구조 또는 다중 양자 웰 구조를 포함할 수 있다.
예시적인 실시예에서, 공유 전극인 제2 및 제3 p-형 접촉 전극(5035p 및 5045p)은 제2 및 제3 에피택셜 스택(5030 및 5040)을 실질적으로 덮는다. 제2 및 제3 p-형 접촉 전극(5035p 및 5045p)은 아래의 에피택셜 스택으로부터의 광을 투과시키기 위해 투명 도전성 재료를 포함할 수 있다. 예를 들어, 제2 및 제3 p-형 접촉 전극(5035p 및 5045p)의 각각은 투명 도전성 산화물(TCO)을 포함할 수 있다. 투명 도전성 산화물은 주석 산화물(SnO), 인듐 산화물(InO2), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), 인듐 주석 아연 산화물(ITZO) 등을 포함할 수 있다. 투명 도전성 화합물은 증발기, 스퍼터 등과 같은 화학 기상 증착(CVD), 물리 기상 증착(PVD)에 의해 증착될 수 있다. 제2 및 제3 p-형 접촉 전극(5035p 및 5045p)은, 후술하는 제작 공정에서 식각 스토퍼로서 기능하기 위해 충분한 두께, 예를 들어, 투명도가 만족되는 정도로 약 5001Å 내지 약 2 ㎛의 두께가 제공될 수 있다.
예시적인 실시예에서, 공통 라인은 제1 내지 제3 p-형 접촉 전극(5025p, 5035p 및 5045p)에 연결될 수 있다. 이 경우, 공통 라인은 공통 전압이 인가되는 라인이다. 또한, 발광 신호 라인은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 n-형 반도체 층(5021, 5031 및 5041)에 각각 연결될 수 있다. 공통 전압(SC)이 공통 라인을 통해 제1 p-형 접촉 전극(5025p), 제2 p-형 접촉 전극(5035p) 및 제3 p-형 접촉 전극(5045p)에 인가되고, 발광 신호는 발광 신호 라인을 통해 제1 에피택셜 스택(5020)의 n-형 반도체 층(5021), 제2 에피택셜 스택(5030)의 n-형 반도체 층(5031) 및 제3 에피택셜 스택(5040)의 n-형 반도체 층(5041)에 인가되어, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 발광을 제어한다. 발광 신호는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 각각 대응하는 제1 내지 제3 발광 신호(SR, SG 및 SB)를 포함한다. 예시적인 실시예에서, 제1 발광 신호(SR)는 적색 광에 대응하는 신호일 수 있고, 제2 발광 신호(SG)는 녹색 광에 대응하는 신호일 수 있으며, 제3 발광 신호(SB)는 청색 광에 대응하는 신호일 수 있다.
상술한 도시된 예시적인 실시예에서, 공통 전압이 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 p-형 반도체 층(5025, 5035 및 5045)에 인가되고 발광 신호가 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 n-형 반도체 층(5021, 5031 및 5041)에 인가되는 것으로 설명되지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 다른 예시적인 실시예에서, 공통 전압은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 n-형 반도체 층(5021, 5031 및 5041)에 인가될 수 있고, 발광 신호는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 p-형 반도체 층(5025, 5035 및 5045)에 인가될 수 있다.
이러한 방식으로, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)은 각각의 에피택셜 스택에 인가되는 발광 신호에 따라 구동된다. 특히, 제1 에피택셜 스택(5020)은 제1 발광 신호(SR)에 따라 구동되고, 제2 에피택셜 스택(5030)은 제2 발광 신호(SG)에 따라 구동되며, 제3 에피택셜 스택(5040)은 제3 발광 신호(SB)에 따라 구동된다. 이 경우, 제1, 제2 및 제3 구동 신호(SR, SG 및 SB)는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 독립적으로 인가되고, 결과적으로, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각은 독립적으로 구동된다. 발광 적층 구조는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)으로부터 상방으로 방출되는 제1 내지 제3 색광을 조합함으로써 다양한 색상의 광을 최종적으로 제공할 수 있다.
예시적인 실시예에 따른 발광 적층 구조는, 서로 이격된 서로 다른 평면 상에서 서로 다른 색광을 구현하기 보다는, 서로 다른 색광의 부분들이 중첩된 영역 상에 제공되는 방식으로 색을 구현할 수 있어, 발광 소자의 간소화 및 집적화를 유리한 방식으로 제공할 수 있다. 통상적인 발광 소자에 있어서는, 풀 색상을 실현하기 위해, 적색, 녹색 및 청색 광과 같은 서로 다른 색상을 방출하는 발광 소자가 일반적으로 평면 상에서 서로 이격되어 배치되며, 이는 각각의 발광 소자가 평면 상에 배열되기 때문에 상대적으로 큰 면적을 차지한다. 그러나, 예시적인 실시예에 따른 발광 적층 구조에 있어서는, 하나의 영역에서 중첩되는 서로 다른 색광을 방출하는 발광 소자의 부분들을 갖는 적층 구조를 제공함으로써, 통상적인 발광 소자에 비해 현저히 작은 면적 내에서 풀 색상을 실현하는 것이 가능하다. 따라서, 작은 면적 내에서도 고해상도 디바이스를 제조하는 것이 가능하다.
또한, 예시적인 실시예에 따른 발광 적층 구조는 제조 중 발생할 수 있는 결함을 현저히 감소시킨다. 특히, 발광 적층 구조는 제1 내지 제3 에피택셜 스택의 순서로 적층함으로써 제조될 수 있으며, 이 경우, 제2 에피택셜 스택은 제1 에피택셜 스택이 적층된 상태에서 적층되고, 제3 에피택셜 스택은 제1 및 제2 에피택셜 스택 모두가 적층된 상태에서 적층된다. 그러나, 제1 내지 제3 에피택셜 스택은 먼저 별도의 임시 기판 상에서 제조된 다음 기판 상으로 이송됨으로써 적층되므로, 기판 상으로 이송하고 임시 기판을 제거하는 단계 중에 결함이 발생할 수 있으며, 제1 내지 제3 에피택셜 스택 및 제1 내지 제3 에피택셜 스택 상의 다른 구성 요소가 스트레스 또는 충격에 노출될 수 있다. 그러나, 예시적인 실시예에 따른 발광 적층 구조는 인접한 에피택셜 스택 사이에 버퍼 층 또는 스트레스 또는 충격 흡수 층을 포함하므로, 처리 중 발생할 수 있는 결함이 감소될 수 있다.
부가하여, 통상적인 발광 디바이스는, 각각의 발광 소자의 개별적인 준비 및 그리고 나서 발광 소자 각각에 대한 인터커넥션 라인 등에 의한 연결과 같은 개별적인 컨택의 형성을 필요로 하기 때문에, 복잡한 구조를 가져서 복잡한 제조 공정을 필요로 한다. 그러나, 예시적인 실시예에 따르면, 발광 적층 구조는 단일 기판(5010) 상에 다층의 에피택셜 스택을 순차적으로 적층한 다음 다층 에피택셜 스택 상에 컨택을 형성하고 최소 공정을 통해 라인으로 연결함으로써 형성된다. 또한, 개별 색상의 발광 소자가 개별적으로 제조되어 개별적으로 실장되기 때문에, 다수의 발광 소자 대신에, 단일 발광 적층 구조 만이 예시적인 실시예에 따라 실장된다. 따라서, 제조 방법이 현저히 단순화된다.
예시적인 실시예에 따른 발광 적층 구조는 고순도 및 고효율의 색광을 제공하기 위해 다양한 구성 요소를 추가로 사용할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는 단파장 광이 상대적으로 장파장인 광을 방출하는 에피택셜 스택을 향하여 진행하는 것을 차단하기 위해 파장 통과 필터를 포함할 수 있다.
이하의 예시적인 실시예들에서는, 중복되는 설명을 피하기 위해, 전술한 예시적인 실시예들과의 차이점이 주로 설명될 것이다.
도 76은 예시적인 실시예에 따른 소정 파장 통과 필터를 포함하는 발광 적층 구조의 단면도이다.
도 76을 참조하면, 예시적인 실시예에 따른 발광 적층 구조에서, 제1 파장 통과 필터(5071)가 제1 에피택셜 스택(5020)과 제2 에피택셜 스택(5030) 사이에 제공될 수 있다.
제1 파장 통과 필터(5071)는 특정 파장의 광을 선택적으로 투과시키고, 제1 에피택셜 스택(5020)으로부터 방출되는 제1 색광을 투과시키면서 제1 색광 이외의 광을 차단하거나 반사시킬 수 있다. 따라서, 제1 에피택셜 스택(5020)으로부터 방출되는 제1 색광은 상부 방향으로 진행할 수 있는 반면, 제2 및 제3 에피택셜 스택(5030 및 5040)으로부터 방출되는 제2 및 제3 색광은 제1 에피택셜 스택(5020)을 향한 진행이 차단되고 제1 파장 통과 필터(5071)에 의해 반사되거나 차단될 수 있다.
제2 및 제3 색광은 제1 색광보다 상대적으로 짧은 파장을 가질 수 있는 고 에너지 광이며, 제1 에피택셜 스택(5020)에 진입될 때 제1 에피택셜 스택(5020)에서의 부가적인 광 방출일 수 있다. 예시적인 실시예에서, 제2 및 제3 색광은 제1 파장 통과 필터(5071)에 의해 제1 에피택셜 스택(5020)으로 진입하는 것이 차단될 수 있다.
예시적인 실시예에서, 제2 파장 통과 필터(5073)가 제2 에피택셜 스택(5030)과 제3 에피택셜 스택(5040) 사이에 제공될 수 있다. 제2 파장 통과 필터(5073)는 제1 및 제2 에피택셜 스택(5020 및 5030)으로부터 방출되는 제1 색광 및 제2 색광을 투과시키면서 제1 및 제2 색광 이외의 광은 차단하거나 반사시킨다. 따라서, 제1 및 제2 에피택셜 스택(5020 및 5030)으로부터 방출되는 제1 및 제2 색광은 상부 방향으로 진행할 수 있는 반면, 제3 에피택셜 스택(5040)으로부터 방출되는 제3 색광은 제1 및 제2 에피택셜 스택(5020 및 5030)을 향하는 방향에서의 진행이 허용되지 않으며 제2 파장 통과 필터(5073)에 의해 반사되거나 차단된다.
전술한 바와 같이, 제3 색광은 제1 및 제2 색광보다 짧은 파장을 갖는 상대적으로 고 에너지 광이며, 제1 및 제2 에피택셜 스택(5020 및 5030)으로 진입될 때, 제3 색광은 제1 및 제2 에피택셜 스택(5020 및 5030)에서의 부가적인 방출을 유발할 수 있다. 예시적인 실시예에서, 제2 파장 통과 필터(5073)는 제3 색광이 제1 및 제2 에피택셜 스택(5020 및 5030)으로 진입하는 것을 방지한다.
제1 및 제2 파장 통과 필터(5071 및 5073)는 다양한 형태로 형성될 수 있으며, 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다. 예를 들어, 투과되는 광의 파장은, SiO2 및 TiO2를 교대로 적층하고 SiO2 및 TiO2의 적층 두께 및 횟수를 조절함으로써, 결정될 수 있다. 서로 다른 굴절률을 갖는 절연 막은 SiO2, TiO2, HfO2, Nb2O5, ZrO2, Ta2O5 등을 포함할 수 있다.
제1 및 제2 파장 통과 필터(5071 및 5073)가 서로 다른 굴절률을 갖는 무기 절연 막을 적층하여 형성되는 경우, 제조 공정 중의 스트레스 또는 충격으로 인한 결함, 예를 들어, 박리 또는 크랙이 발생할 수 있다. 그러나, 예시적인 실시예에 따라, 이러한 결함은 충격을 완화시키기 위해 버퍼 층을 제공함으로써 현저히 감소될 수 있다.
예시적인 실시예에 따른 발광 적층 구조는 고효율의 균일한 광을 제공하기 위해 다양한 구성 요소를 추가로 사용할 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는 출광면에 다양한 요철(irregularities)(또는 조면화된 표면)을 가질 수 있다. 예를 들어, 예시적인 실시예에 따른 발광 적층 구조는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040) 중 적어도 하나의 n-형 반도체 층의 상부 표면 상에 형성되는 요철을 가질 수 있다.
예시적인 실시예에서, 각 에피택셜 스택의 요철은 선택적으로 형성될 수 있다. 예를 들어, 요철이 제1 에피택셜 스택(5020) 상에 제공될 수 있거나, 요철이 제1 및 제3 에피택셜 스택(5020 및 5040) 상에 제공될 수 있거나, 또는 요철이 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040) 상에 제공될 수 있다. 에피택셜 스택 각각의 요철은 에피택셜 스택 각각의 방출 표면에 대응하는 n-형 반도체 층 상에 제공될 수 있다.
요철은 발광 효율을 높이기 위해 제공되며, 다각형 피라미드, 반구 또는 임의의 배열체에서 표면 거칠기를 갖는 평면과 같은 다양한 형태로 제공될 수 있다. 요철은 다양한 식각 공정을 통해 또는 패터닝된 사파이어 기판을 사용하여 텍스쳐링될 수 있다.
예시적인 실시예에서, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)으로부터의 제1 내지 제3 색광은 서로 다른 광도를 가질 수 있고, 이러한 광도의 차이는 가시성의 차이로 이어질 수 있다. 발광 효율은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 출광면 상에 요철을 선택적으로 형성함으로써 향상될 수 있으며, 이는 제1 내지 제3 색광 사이의 가시성 차이를 감소시킨다. 적색 및/또는 청색에 대응하는 색광은 녹색보다 낮은 가시성을 가질 수 있고, 이 경우, 제1 에피택셜 스택(5020) 및/또는 제3 에피택셜 스택(5040)은 가시성의 차이를 감소시키기 위해 텍스쳐링될 수 있다. 특히, 최하부 발광 스택이 적색 광을 방출할 때, 광도는 작을 수 있다. 이와 같은 상황에서, 광 효율은 그 상부 표면에 요철을 형성함으로써 증가될 수 있다.
상술한 구조를 갖는 발광 적층 구조는 다양한 색상을 표현할 수 있는 발광 소자이며, 그러므로, 디스플레이 디바이스에서 픽셀로서 이용될 수 있다. 이하의 예시적인 실시예에서, 디스플레이 디바이스는 예시적인 실시예들에 따른 발광 적층 구조를 포함하는 것으로 설명될 것이다.
도 77은 예시적인 실시예에 따른 디스플레이 디바이스의 평면도이고, 도 78은 도 77의 부분 P1을 나타내는 확대 평면도이다.
도 77 및 도 78을 참조하면, 예시적인 실시예에 따른 디스플레이 디바이스(5110)는 텍스트, 비디오, 사진, 2차원 또는 3차원 이미지 등과 같은 임의의 시각적 정보를 디스플레이할 수 있다.
디스플레이 디바이스(5110)는, 직사각형과 같은 직선 면을 포함하는 닫힌 다각형, 곡면을 포함하는 원, 타원 등, 직선 면과 곡면의 조합을 포함하는 반원 또는 반타원을 포함하는 다양한 형상으로 제공될 수 있다. 예시적인 실시예에서, 디스플레이 디바이스는 실질적으로 직사각형 형상을 갖는 것으로 설명될 것이다.
디스플레이 디바이스(5110)는 이미지를 디스플레이하기 위한 다수의 픽셀(5110)을 갖는다. 픽셀들(5110) 각각은 이미지를 디스플레이하기 위한 최소 단위일 수 있다. 각 픽셀(5110)은 상술한 구조를 갖는 발광 적층 구조를 포함하며, 백색 광 및/또는 색광을 방출할 수 있다.
예시적인 실시예에서, 각 픽셀은 적색 광을 방출하는 제1 픽셀(5110R), 녹색 광을 방출하는 제2 픽셀(5110G), 및 청색 광을 방출하는 제3 픽셀(5110B)을 포함한다. 제1 내지 제3 픽셀(5110R, 5110G 및 5110B)은 전술한 발광 적층 구조의 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 각각 해당할 수 있다.
픽셀들(5110)은 매트릭스로 배열된다. 본 명세서에서 사용되는, "매트릭스"로 배열되는 픽셀은 픽셀(5110)이 행 또는 열을 따라 일렬로 배열될 때뿐만아니라, 픽셀(5110)이, 예를 들어, 지그재그 형태로 배열되는 것과 같이, 세부적으로 특정한 변형들을 갖는 상태에서 일반적으로 행 및 열을 따르는 것과 같이 임의의 반복적인 패턴으로 배열될 때도 의미한다.
도 79는 예시적인 실시예에 따른 디스플레이 디바이스의 구조도이다.
도 79를 참조하면, 예시적인 실시예에 따른 디스플레이 디바이스(5110)는 타이밍 컨트롤러(5350), 스캔 드라이버(5310), 데이터 드라이버(5330), 배선부 및 픽셀을 포함한다. 픽셀이 다수의 픽셀을 포함하는 경우, 각 픽셀은 배선부를 통해 스캔 드라이버(5310), 데이터 드라이버(5330) 등에 개별적으로 연결된다.
타이밍 컨트롤러(5350)는 외부로부터(예컨대, 이미지 데이터를 전송하기 위한 시스템으로부터) 디스플레이 디바이스를 구동하기 위해 필요한 다양한 제어 신호 및 이미지 데이터를 수신한다. 타이밍 컨트롤러(5350)는 수신된 이미지 데이터를 재배열하고 이미지 데이터를 데이터 드라이버(5330)로 전송한다. 또한, 타이밍 컨트롤러(5350)는 스캔 드라이버(5310) 및 데이터 드라이버(5330)를 구동하기 위해 필요한 스캔 제어 신호 및 데이터 제어 신호를 생성하며, 생성된 스캔 제어 신호 및 데이터 제어 신호를 스캔 드라이버(5310) 및 데이터 드라이버(5330)로 출력한다.
스캔 드라이버(5310)는 타이밍 컨트롤러(5350)로부터 스캔 제어 신호를 수신하며 해당 스캔 신호를 생성한다. 데이터 드라이버(5330)는 타이밍 컨트롤러(5350)로부터 데이터 제어 신호 및 이미지 데이터를 수신하며, 해당 데이터 신호를 생성한다.
배선부는 다수의 신호 라인을 포함한다. 배선부는 스캔 드라이버(5310)와 픽셀을 연결하는 스캔 라인(5130) 및 데이터 드라이버(5330)와 픽셀을 연결하는 데이터 라인(5120)을 포함한다. 스캔 라인(5130)은 각각의 픽셀에 연결될 수 있으며, 이에 따라, 각각의 픽셀에 대응하는 스캔 라인(5130)은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)(이하, '5130'으로 통칭됨)으로 표기된다.
또한, 배선부는 타이밍 컨트롤러(5350)와 스캔 드라이버(5310), 타이밍 컨트롤러(5350)와 데이터 드라이버(5330) 또는 다른 구성 요소들 사이를 연결하여 신호를 전송하는 라인들을 더 포함한다.
스캔 라인(5130)은 스캔 드라이버(5310)에서 생성된 스캔 신호를 픽셀에 제공한다. 데이터 드라이버(5330)에서 생성된 데이터 신호는 데이터 라인(5120)으로 출력된다.
픽셀은 스캔 라인(5130) 및 데이터 라인(5120)에 연결된다. 픽셀은 스캔 신호가 스캔 라인(5130)으로부터 공급될 때 데이터 라인(5120)으로부터 입력되는 데이터 신호에 응답하여 선택적으로 발광한다. 예를 들어, 각 프레임 구간 동안, 각 픽셀은 입력 데이터 신호에 대응하는 휘도로 발광한다. 블랙 휘도에 대응하는 데이터 신호가 공급되는 픽셀은 대응하는 프레임 구간 동안 광을 방출하지 않음으로써 블랙을 디스플레이한다.
예시적인 실시예에서, 픽셀은 패시브 타입 또는 액티브 타입으로 구동될 수 있다. 디스플레이 디바이스가 액티브 타입으로 구동될 때, 디스플레이 디바이스는 스캔 신호 및 데이터 신호에 부가하여 제1 및 제2 픽셀 전원을 공급받을 수 있다.
도 80은 패시브 타입 디스플레이 디바이스의 하나의 픽셀의 회로도이다. 픽셀은 R, G 및 B 픽셀 중 하나일 수 있으며, 제1 픽셀(5110R)이 예로서 도시된다. 제2 및 제3 픽셀은 제1 픽셀과 실질적으로 동일한 방식으로 구동될 수 있으므로, 제2 및 제3 픽셀에 대한 회로도는 생략될 것이다.
도 80을 참조하면, 제1 픽셀(5110R)은 스캔 라인(5130)과 데이터 라인(5120) 사이에 연결되는 발광 소자(5150)를 포함한다. 발광 소자(5150)는 제1 에피택셜 스택(5020)에 대응할 수 있다. 제1 에피택셜 스택(5020)은 p-형 반도체 층과 n-형 반도체 층 사이에 문턱 전압 이상의 전압이 인가될 때 인가된 전압의 크기에 대응하는 휘도로 광을 방출한다. 특히, 제1 픽셀(5110R)의 발광은 제1 스캔 라인(5130R)에 인가되는 스캔 신호 및/또는 데이터 라인(5120)에 인가되는 데이터 신호의 전압을 제어함으로써 제어될 수 있다.
도 81은 액티브 타입 디스플레이 디바이스의 제1 픽셀의 회로도이다.
디스플레이 디바이스가 액티브 타입인 경우, 제1 픽셀(5110R)은 스캔 신호 및 데이터 신호에 부가하여 제1 및 제2 픽셀 전원(ELVDD 및 ELVSS)을 더 공급받을 수 있다.
도 81을 참조하면, 제1 픽셀(5110R)은 발광 소자(150) 및 그에 연결되는 트랜지스터부를 포함한다. 발광 소자(150)는 제1 에피택셜 스택(5020)에 대응할 수 있고, 발광 소자(150)의 p-형 반도체 층은 트랜지스터부를 경유하여 제1 픽셀 전원(ELVDD)에 연결될 수 있으며, n-형 반도체 층은 제2 픽셀 전원(ELVSS)에 연결될 수 있다. 제1 픽셀 전원(ELVDD) 및 제2 픽셀 전원(ELVSS)은 서로 다른 전위를 가질 수 있다. 예를 들어, 제2 픽셀 전원(ELVSS)은 적어도 발광 소자의 문턱 전압만큼 제1 픽셀 전원(ELVDD)보다 낮은 전위를 가질 수 있다. 이들 발광 소자의 각각은 트랜지스터부에 의해 제어되는 구동 전류에 대응하는 휘도로 발광한다.
예시적인 실시예에 따라, 트랜지스터부는 제1 및 제2 트랜지스터(M1 및 M2) 및 스토리지 커패시터(Cst)를 포함한다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 트랜지스터부의 구조는 변화될 수 있다.
제1 트랜지스터(M1)(예컨대, 스위칭 트랜지스터)의 소스 전극은 데이터 라인(5120)에 연결되고, 드레인 전극은 제1 노드(N1)에 연결된다. 또한, 제1 트랜지스터(M1)의 게이트 전극은 제1 스캔 라인(5130R)에 연결된다. 제1 트랜지스터(M1)를 턴-온할 수 있는 전압의 스캔 신호가 제1 스캔 라인(5130R)으로부터 데이터 라인(5120)에 공급되면, 제1 트랜지스터(M1)가 턴온되어 제1 노드(N1)를 전기적으로 연결한다. 해당 프레임의 데이터 신호는 데이터 라인(5120)에 공급되고, 따라서, 데이터 신호가 제1 노드(N1)로 전송된다. 제1 노드(N1)로 전송된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제2 트랜지스터(M2)의 소스 전극은 제1 픽셀 전원(ELVDD)에 연결되고, 드레인 전극은 발광 소자의 n-형 반도체 층에 연결된다. 제2 트랜지스터(M2)의 게이트 전극은 제1 노드(N1)에 연결된다. 제2 트랜지스터(M2)는 제1 노드(N1)의 전압에 대응하여 발광 소자에 공급되는 구동 전류량을 제어한다.
스토리지 커패시터(Cst)의 하나의 전극은 제1 픽셀 전원(ELVDD)에 연결되고, 다른 하나의 전극은 제1 노드(N1)에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 공급되는 데이터 신호에 대응하는 전압을 충전하고 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 81은 두 개의 트랜지스터를 포함하는 트랜지스터부를 도시한다. 그러나 본 발명의 개념이 이에 한정되는 것은 아니며, 트랜지스터부의 구조에 다양한 변형이 가능하다. 예를 들어, 트랜지스터부는 더 많은 트랜지스터, 커패시터 등을 포함할 수 있다. 부가하여, 제1 및 제2 트랜지스터, 스토리지 커패시터 및 라인들의 특정 구조가 도시되지 않았지만, 제1 및 제2 트랜지스터, 스토리지 커패시터 및 라인들은 특별히 제한되지 않으며 다양하게 제공될 수 있다.
픽셀은 본 발명의 개념의 범위 내에서 다양한 구조로 구현될 수 있다. 이하, 예시적인 실시예에 따른 픽셀을 패시브 매트릭스 타입 픽셀을 참조하여 설명하기로 한다.
도 82는 예시적인 실시예에 따른 픽셀의 평면도이고, 도 83A 및 도 83B는 각각 도 82의 선 I-I' 및 II-II'를 따라 취한 단면도이다.
도 82, 도 83A 및 도 83B를 참조하면, 평면도에서 볼 때, 예시적인 실시예에 따른 픽셀은 다수의 에피택셜 스택이 적층되는 발광 영역, 및 발광 영역을 둘러싸는 주변 영역을 포함한다. 다수의 에피택셜 스택은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)을 포함한다.
평면도에서 볼 때, 예시적인 실시예에 따른 픽셀은 다수의 에피택셜 스택이 적층되는 발광 영역을 갖는다. 발광 영역의 적어도 일 측에는 배선부를 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 연결하기 위한 컨택이 제공된다. 컨택은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 공통 전압을 인가하기 위한 제1 및 제2 공통 컨택(5050GC 및 5050BC), 제1 에피택셜 스택(5020)에 발광 신호를 제공하기 위한 제1 컨택(5020C), 제2 에피택셜 스택(5030)에 발광 신호를 제공하기 위한 제2 컨택(5030C), 및 제3 에피택셜 스택(5040)에 발광 신호를 제공하기 위한 제3 컨택(5040C)을 포함한다.
예시적인 실시예에서, 적층 구조는 공통 전압이 인가되는 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 반도체 층의 극성에 따라 변할 수 있다. 즉, 제1 및 제2 공통 컨택(5050GC 및 5050BC)과 관련하여, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각에 공통 전압을 인가하기 위해 제공되는 접촉 전극이 존재하는 경우, 이러한 접촉 전극은 "제1 내지 제3 공통 접촉 전극"으로서 언급되고, 제1 내지 제3 접촉 전극은 공통 전압이 p-형 반도체 층에 인가될 때 각각 "제1 내지 제3 p-형 접촉 전극"일 수 있다. 공통 전압이 n-형 반도체 층에 인가되는 예시적인 실시예에서, 제1 내지 제3 공통 접촉 전극은 각각 제1 내지 제3 n-형 접촉 전극일 수 있다. 이하, 공통 전압이 p-형 반도체 층에 인가되는 것으로 설명하고, 그러므로, 제1 내지 제3 공통 접촉 전극은 각각 제1 내지 제3 p-형 접촉 전극에 해당하는 것으로 설명한다.
예시적인 실시예에서, 평면도에서 볼 때, 제1 및 제2 공통 컨택(5050GC 및 5050BC) 및 제1 내지 제3 컨택(5020C, 5030C 및 5040C)은 다양한 위치에 제공될 수 있다. 예를 들어, 발광 적층 구조가 실질적으로 정사각형 형상을 갖는 경우, 제1 및 제2 공통 컨택(5050GC 및 5050BC) 및 제1 내지 제3 컨택(5020C, 5030C 및 5040C)은 정사각형의 각 모서리에 해당하는 영역에 배치될 수 있다. 그러나, 제1 및 제2 공통 컨택(5050GC 및 5050BC) 및 제1 내지 제3 컨택(5020C, 5030C 및 5040C)의 위치는 이에 한정되지 않으며, 발광 적층 구조의 형상에 따라 다양한 변형이 적용 가능하다.
다수의 에피택셜 스택은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)을 포함한다. 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각에 발광 신호를 제공하기 위한 제1 내지 제3 발광 신호 라인 및 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 각각에 공통 전압을 제공하기 위한 공통 라인과 연결된다. 예시적인 실시예에서, 제1 내지 제3 발광 신호 라인은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)에 해당할 수 있고, 공통 라인은 데이터 라인(5120)에 해당할 수 있다. 따라서, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 데이터 라인(5120)은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)에 각각 연결된다.
예시적인 실시예에서, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)은 실질적으로 제1 방향(예컨대, 도면에 도시된 바와 같은 횡 방향)으로 연장될 수 있다. 데이터 라인(5120)은 실질적으로 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)과 교차하는 제2 방향(예컨대, 도면에 도시된 바와 같은 종 방향)으로 연장될 수 있다. 그러나, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 데이터 라인(5120)의 연장 방향은 이에 한정되지 않으며, 픽셀의 배열에 따라 다양한 변형이 적용 가능하다.
데이터 라인(5120) 및 제1 p-형 접촉 전극(5025p)은 실질적으로, 제1 에피택셜 스택(5020)의 p-형 반도체 층에 공통 전압을 동시에 제공하면서, 제1 방향과 교차하는 제2 방향으로 연장된다. 따라서, 데이터 라인(5120)과 제1 p-형 접촉 전극(5025p)은 실질적으로 동일한 구성 요소일 수 있다. 이하, 제1 p-형 접촉 전극(5025p)은 데이터 라인(5120)으로 지칭될 수 있으며, 그 반대일 수도 있다.
제1 p-형 접촉 전극(5025p)과 제1 에피택셜 스택(5020) 사이의 오믹 접촉을 위한 오믹 전극(5025p')이 제1 p-형 접촉 전극(5025p)이 제공되는 발광 영역 상에 제공된다.
제1 스캔 라인(5130R)은 제1 컨택 홀(CH1)을 통해 제1 에피택셜 스택(5020)에 연결되고, 데이터 라인(5120)은 오믹 전극(5025p')을 경유하여 연결된다. 제2 스캔 라인(5130G)은 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(5030)에 연결되고, 데이터 라인(5120)은 제4a 및 제4b 컨택 홀(CH4a 및 CH4b)을 통해 연결된다. 제3 스캔 라인(5130B)은 제3 컨택 홀(CH3)을 통해 제3 에피택셜 스택(5040)에 연결되고, 데이터 라인(5120)은 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)을 통해 연결된다.
버퍼 층, 접촉 전극, 파장 통과 필터 등이 기판(5010)과 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040) 사이에 각각 제공된다. 이하, 예시적인 실시예에 따른 픽셀을 적층 순서대로 설명하기로 한다.
예시적인 실시예에 따라, 제1 에피택셜 스택(5020)이 사이에 개재되는 접착 층(5061)을 경유하여 기판(5010) 상에 제공된다. 제1 에피택셜 스택(5020)에는, p-형 반도체 층, 활성 층 및 n-형 반도체 층이 하 측에서 상 측으로 순차적으로 배치된다.
제1 절연 막(5081)이 제1 에피택셜 스택(5020)의 하부 표면, 즉, 기판(5010)을 향하는 표면 상에 적층된다. 다수의 컨택 홀이 제1 절연 막(5081) 내에 형성된다. 컨택 홀에는 제1 에피택셜 스택(5020)의 p-형 반도체 층과 접촉하는 오믹 전극(5025p')이 제공된다. 오믹 전극(5025p’)은 다양한 재료를 포함할 수 있다. 예시적인 실시예에서, p-형 오믹 전극(5025p')에 대응하는 오믹 전극(5025p')은 Au/Zn 합금 또는 Au/Be 합금을 포함할 수 있다. 이 경우, 오믹 전극(5025p')의 재료는 Ag, Al, Au 등보다 반사율이 낮기 때문에, 추가적인 반사 전극이 더 배치될 수 있다. 추가적인 반사 전극으로서, Ag, Au 등이 사용될 수 있고, Ti, Ni, Cr, Ta 등이 인접한 구성 요소에의 접착을 위한 접착 층으로서 배치될 수 있다. 이 경우, 접착 층은 Ag, Au 등을 포함하는 반사 전극의 상부 및 하부 표면 상에 얇게 증착될 수 있다.
제1 p-형 접촉 전극(5025p) 및 데이터 라인(5120)은 오믹 전극(5025p')과 접촉한다. 제1 p-형 접촉 전극(5025p)(데이터 라인(5120)으로도 기능함)은 제1 절연 막(5081)과 접착 층(5061) 사이에 제공된다.
평면도에서 볼 때, 제1 p-형 접촉 전극(5025p)은, 제1 p-형 접촉 전극(5025p)이 제1 에피택셜 스택(5020)과 중첩되거나, 보다 구체적으로는, 제1 에피택셜 스택(5020)의 발광 영역의 대부분 또는 모두를 덮으면서 발광 영역과 중첩되는 형태로, 제공될 수 있다. 제1 p-형 접촉 전극(5025p)은 반사성 재료를 포함하여 제1 p-형 접촉 전극(5025p)이 제1 에피택셜 스택(5020)으로부터의 광을 반사시킬 수 있다. 제1 절연 막(5081)도 반사 특성을 갖도록 형성되어 제1 에피택셜 스택(5020)으로부터의 광의 반사를 도울 수 있다. 예를 들어, 제1 절연 막(5081)은 전방향 반사기(omni-directional reflector: ODR) 구조를 가질 수 있다.
또한, 제1 p-형 접촉 전극 층(5025p)의 재료는 제1 에피택셜 스택(5020)으로부터 방출되는 광에 대해 높은 반사율을 갖는 금속으로부터 선택되어, 제1 에피택셜 스택(5020)으로부터 방출되는 광의 반사율을 최대화한다. 예를 들어, 제1 에피택셜 스택(5020)이 적색 광을 방출하는 경우, 적색 광에 대해 높은 반사율을 갖는 금속, 예를 들어, Au, Al, Ag 등이 제1 p-형 접촉 전극 층(5025p)의 재료로서 사용될 수 있다. Au는 제2 및 제3 에피택셜 스택(5030 및 5040)으로부터 방출되는 광(예컨대, 녹색 광 및 청색 광)에 대해 높은 반사율을 갖지 않고, 그러므로, 제2 및 제3 에피택셜 스택(5030 및 5040)으로부터 방출되는 광에 의한 색 혼합을 감소시킬 수 있다.
제1 파장 통과 필터(5071) 및 제1 n-형 접촉 전극(5021n)이 제1 에피택셜 스택(5020)의 상부 표면 상에 제공될 수 있다. 예시적인 실시예에서, 제1 n-형 접촉 전극(5021n)은, 예를 들어, Au/Te 합금 또는 Au/Ge 합금을 포함하는 다양한 금속 및 금속 합금을 포함할 수 있다.
제1 파장 통과 필터(5071)는 제1 에피택셜 스택(5020)의 상부 표면 상에 제공되어 제1 에피택셜 스택(5020)의 실질적으로 모든 발광 영역을 덮는다.
제1 n-형 접촉 전극(5021n)은 제1 컨택(5020C)에 대응하는 영역에 제공되며, 도전성 재료를 포함할 수 있다. 제1 파장 통과 필터(5071)에는 컨택 홀이 제공되며, 컨택 홀을 통하여 제1 n-형 접촉 전극(5021n)이 제1 에피택셜 스택(5020)의 상부 표면 상의 n-형 반도체 층과 접촉한다.
제1 버퍼 층(5063)은 제1 에피택셜 스택(5020) 상에 제공되고, 제2 p-형 접촉 전극(5035p) 및 제2 에피택셜 스택(5030)은 제1 버퍼 층(5063) 상에 순차적으로 제공된다. 제2 에피택셜 스택(5030)에는, p-형 반도체 층, 활성 층 및 n-형 반도체 층이 하 측에서 상 측으로 순차적으로 배치된다.
예시적인 실시예에서, 제2 에피택셜 스택(5030)의 제1 컨택(5020C)에 대응하는 영역이 제거되어, 제1 n-형 접촉 전극(5021n)의 상부 표면의 일부분을 노출시킨다. 또한, 제2 에피택셜 스택(5030)은 제2 p-형 접촉 전극(5035p)보다 작은 면적을 가질 수 있다. 제1 공통 컨택(5050GC)에 대응하는 영역이 제2 에피택셜 스택(5030)으로부터 제거되어, 제2 p-형 접촉 전극(5035p)의 상부 표면의 일부분을 노출시킨다.
제2 파장 통과 필터(5073), 제2 버퍼 층(5065) 및 제3 p-형 접촉 전극(5045p)이 제2 에피택셜 스택(5030) 상에 순차적으로 제공된다. 제3 에피택셜 스택(5040)이 제3 p-형 접촉 전극(5040p) 상에 제공된다. 제3 에피택셜 스택(5040)에는, n-형 반도체 층, 활성 층 및 p-형 반도체 층이 하 측에서 상 측으로 순차적으로 배치된다.
제3 에피택셜 스택(5040)은 제2 에피택셜 스택(5030)보다 작은 면적을 가질 수 있다. 제3 에피택셜 스택(5040)은 제3 p-형 접촉 전극(5045p)보다 작은 면적을 가질 수 있다. 제2 공통 컨택(5050BC)에 대응하는 영역이 제3 에피택셜 스택(5040)으로부터 제거되어, 제3 p-형 접촉 전극(5045p)의 상부 표면의 일부분을 노출시킨다.
제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 적층 구조를 덮는 제2 절연 막(5083)이 제3 에피택셜 스택(5040) 상에 제공된다. 제2 절연 막(5083)은 다양한 유기/무기 절연 재료를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 절연 막(5083)은 실리콘 질화물 및 실리콘 산화물을 포함하는 무기 절연 재료 또는 폴리이미드를 포함하는 유기 절연 재료를 포함할 수 있다.
제1 컨택 홀(CH1)은 제2 절연 막(5083) 내에 형성되어, 제1 컨택(5020C) 내에 제공되는 제1 n-형 접촉 전극(5021n)의 상부 표면을 노출시킨다. 제1 스캔 라인은 제1 컨택 홀(CH1)을 통해 제1 n-형 접촉 전극(5021n)에 연결된다.
제3 절연 막(5085)이 제2 절연 막(5083) 상에 제공된다. 제3 절연 막(5085)은 제2 절연 막(5083)과 실질적으로 동일하거나 상이한 재료를 포함할 수 있다. 제3 절연 막(5085)은 다양한 유기/무기 절연 재료를 포함할 수 있지만, 이에 한정되는 것은 아니다.
제2 및 제3 스캔 라인(5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)은 제3 절연 막(5085) 상에 제공된다.
제3 절연 막(5085)에는, 제2 컨택(5030C)에서 제2 에피택셜 스택(5030)의 상부 표면을 노출시키기 위한, 즉, 제2 에피택셜 스택(5030)의 n-형 반도체 층을 노출시키기 위한, 제2 컨택 홀(CH2), 제3 컨택(5040C)에서 제3 에피택셜 스택(5040)의 상부 표면을 노출시키기 위한, 즉, 제3 에피택셜 스택(5040)의 n-형 반도체 층을 노출시키기 위한, 제3 컨택 홀(CH3), 제1 공통 컨택(5050GC)에서 제1 p-형 접촉 전극(5025p)의 상부 표면 및 제2 p-형 접촉 전극(5035p)의 상부 표면을 노출시키기 위한 제4a 및 제4b 컨택 홀(CH4a 및 CH4b), 및 제2 공통 컨택(5050BC)에서 제1 p-형 접촉 전극(5025p)의 상부 표면 및 제3 p-형 접촉 전극(5045p)의 상부 표면을 노출시키기 위한 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)가 제공된다.
제2 스캔 라인(5130G)은 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(5030)의 n-형 반도체 층에 연결된다. 제3 스캔 라인(5130B)은 제3 컨택 홀(CH3)을 통해 제3 에피택셜 스택(5040)의 n-형 반도체 층에 연결된다.
데이터 라인(5120)은 제4a 및 제4b 컨택 홀(CH4a 및 CH4b) 및 제1 브릿지 전극(BRG)을 통해 제2 p-형 접촉 전극(5035p)에 연결된다. 데이터 라인(5120)은 또한 제5a 및 제5b 컨택 홀(CH5a 및 CH5b) 및 제2 브릿지 전극(BRB)을 통해 제3 p-형 접촉 전극(5045p)에 연결된다.
예시적인 실시예에서 제2 및 제3 스캔 라인(5130G 및 5130B)은 서로 직접 접촉하는 제2 및 제3 에피택셜 스택(5030 및 5040)의 n-형 반도체 층에 전기적으로 연결되는 것으로 도시되어 있다. 그러나, 다른 예시적인 실시예에서, 제2 및 제3 n-형 접촉 전극이 제2 및 제3 스캔 라인(5130G 및 5130B)과 제2 및 제3 에피택셜 스택(5030 및 5040)의 n-형 반도체 층 사이에 더 제공될 수 있다.
예시적인 실시예에 따라, 요철이 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 상부 표면 상에, 즉, 제1 내지 제3 에피택셜 스택의 n-형 반도체 층의 상부 표면 상에 선택적으로 제공될 수 있다. 각 요철은 발광 영역에 대응하는 부분에만 제공될 수 있고, 또는 각 반도체 층의 전체 상부 표면에 걸쳐서 제공될 수도 있다.
부가하여, 예시적인 실시예에서, 실질적으로 비투과성인 막이 픽셀의 측면에 대응하는 제2 및/또는 제3 절연 막(5083 및 5085)의 측면 상에 더 제공될 수 있다. 비투과성인 막은, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)으로부터의 광이 픽셀의 측면을 통해 방출되는 것을 방지하기 위해 제공되는, 광 흡수성 또는 반사성 재료를 포함하는 광 차단 막이다.
예시적인 실시예에서, 광학적으로 비투과성인 막은 단일 또는 다층 금속으로서 형성될 수 있다. 예를 들어, 광학적으로 비투과성인 막은 Al, Ti, Cr, Ni, Au, Ag, Ti, Sn, Ni, Cr, W, Cu 등의 금속 또는 그 합금을 포함하는 다양한 재료로 형성될 수 있다.
광학적으로 비투과성인 막은 금속 또는 그 합금과 같은 재료로 형성되는 별도의 층으로서 제2 절연 막(5083)의 측면 상에 제공될 수 있다.
광학적으로 비투과성인 막은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 적어도 하나로부터 측방향으로 연장되는 형태로 제공될 수 있다. 이 경우, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB) 중 하나로부터 연장되는 광학적으로 비투과성인 막은 다른 도전성 구성 요소에 전기적으로 연결되지 않는 한도 내에서 제공된다.
부가하여, 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)과 별도로 형성되는 실질적으로 비투과성인 막이, 동일한 층 상에 그리고 제1 내지 제3 스캔 라인들(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극들(BRG 및 BRB) 중 적어도 하나를 형성하는 동일한 공정 중 실질적으로 동일한 재료를 사용하여, 제공될 수 있다. 이 경우, 비투과성인 막은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)으로부터 전기적으로 절연될 수 있다.
대안적으로, 광학적으로 비투과성인 필름이 별도로 제공되지 않을 때, 제2 및 제3 절연 막(5083 및 5085)이 광학적으로 비투과성인 막으로서 기능할 수 있다. 제2 및 제3 절연 막(5083 및 5085)이 광학적으로 비투과성인 막으로서 사용될 때, 제2 및 제3 절연 막(5083 및 5085)은 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 의 상부 부분(전방 방향)에 대응하는 영역에 제공되지 않음으로써 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)으로부터 방출되는 광이 전방 방향으로 진행하는 것을 허용한다.
실질적으로 비투과성인 막은 광을 흡수하거나 반사시킴으로써 광의 투과를 차단하는 한 특별히 제한되지 않는다. 예시적인 실시예에서, 비투과성인 막은 분산 브래그 반사기(DBR) 유전체 미러, 절연 막 상에 형성되는 금속 반사 막, 또는 흑색의 유기 폴리머 막일 수 있다. 금속 반사 막이 비투과성 막으로서 사용되는 경우, 금속 반사 막은 다른 픽셀 내의 구성 요소로부터 전기적으로 분리되는 플로팅 상태일 수 있다.
픽셀의 측면 상에 비투과성 막을 제공함으로써, 특정 픽셀로부터 방출되는 광이 인접한 픽셀에 영향을 미치거나 또는 인접한 픽셀로부터 방출되는 광과 색상이 혼합되는 현상을 방지할 수 있다.
상기와 같은 구조를 갖는 픽셀은 기판(5010) 상에 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)을 순차적으로 적층하고 순차적으로 패터닝하여 제조될 수 있으며, 이에 대해 이하에 설명하기로 한다.
도 84A 내지 도 84C는, 제1 내지 제3 에피택셜 스택을 기판 상에 적층하는 공정을 나타내는, 도 82의 선 I-I'을 따라 취한 단면도이다.
도 84A를 참조하면, 제1 에피택셜 스택(5020)이 기판(5010) 상에 형성된다.
제1 에피택셜 스택(5020) 및 오믹 전극(5025p')은 제1 임시 기판(5010p) 상에 형성된다. 예시적인 실시예에서, 제1 임시 기판(5010p)은 제1 에피택셜 스택(5020)을 형성하기 위한 GaAs 기판과 같은 반도체 기판일 수 있다. 제1 에피택셜 스택(5020)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제1 임시 기판(5010p) 상에 적층하는 방식으로 제작된다. 그 위에 형성되는 컨택 홀을 갖는 제1 절연 막(5081)이 제1 임시 기판(5010p) 상에 형성되고, 오믹 전극(5025p')이 제1 절연 막(5081)의 컨택 홀 내에 형성된다.
오믹 전극(5025p')은, 제1 임시 기판(5010p) 상에 제1 절연 막(5081)을 형성하고 포토레지스트를 도포하고 포토레지스트를 패터닝하고 패터닝된 포토레지스트 상에 오믹 전극(5025p') 재료를 증착한 다음 포토레지스트 패턴을 리프트-오프함으로써 형성된다. 그러나, 오믹 전극(5025p')을 형성하는 방법은 이에 한정되지 않는다. 예를 들어, 오믹 전극(5025p')은, 제1 절연 막(5081)을 형성하고 제1 절연 막(5081)을 포토리소그래피에 의해 패터닝하고 오믹 전극 막(5025p')을 오믹 전극 막(5025p') 재료로 형성한 다음 오믹 전극 막(5025p’)을 포토리소그래피에 의해 패터닝함으로써 형성될 수 있다.
(데이터 라인(5120)으로도 기능하는) 제1 p-형 접촉 전극 층(5025p)이, 오믹 전극(5025p')이 그 위에 형성되는 제1 임시 기판(5010p) 상에 형성된다. 제1 p-형 접촉 전극 층(5025p)은 반사성 재료를 포함할 수 있다. 제1 p-형 접촉 전극 층(5025p)은, 예를 들어, 금속성 재료를 증착한 후 포토리소그래피를 이용하여 패터닝함으로써 형성될 수 있다.
제1 임시 기판(5010p) 상에 형성되는 제1 에피택셜 스택(5020)은 사이에 개재되는 접착 층(5061)을 경유하여 기판(5010)에 반전되어 부착된다.
제1 에피택셜 스택(5020)이 기판(5010)에 부착된 후, 제1 임시 기판(5010p)이 제거된다. 제1 임시 기판(5010p)은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
도 84B를 참조하면, 제1 임시 기판(5010p)이 제거된 후, 제1 n-형 접촉 전극(5021n), 제1 파장 통과 필터(5071) 및 제1 접착력 향상 층(5063a)이 제1 에피택셜 스택(5020) 상에 형성된다. 제1 n-형 접촉 전극(5021n)은 도전성 재료를 증착한 후 포토리소그래피 공정에 의해 패터닝함으로써 형성될 수 있다. 제1 파장 통과 필터(5071)는 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다.
제1 임시 기판(5010p)의 제거 후, 요철이 제1 에피택셜 스택(5020)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 이용한 텍스쳐링에 의해 형성될 수 있다. 예를 들어, 요철은, 마이크로 사진 공정을 이용한 건식 식각, 결정 특성을 이용한 습식 식각, 샌드 블라스팅과 같은 물리적 방법을 이용한 텍스쳐링, 이온 빔 식각, 블록 코폴리머의 식각 속도의 차이에 따른 텍스쳐링 등과 같은 다양한 방법으로 형성될 수 있다.
제2 에피택셜 스택(5030), 제2 p-형 접촉 전극 층(5035p) 및 제1 충격 흡수 층(5063b)이 별도의 제2 임시 기판(5010q) 상에 형성된다.
제2 임시 기판(5010q)은 사파이어 기판일 수 있다. 제2 에피택셜 스택(5030)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제2 임시 기판(5010q) 상에 형성함으로써 제작될 수 있다.
제2 임시 기판(5010q) 상에 형성된 제2 에피택셜 스택(5030)은 제1 에피택셜 스택(5020) 상에 반전되어 부착된다. 이 경우, 제1 접착력 향상 층(5063a) 및 제1 충격 흡수 층(5063b)은 서로 마주 보도록 배치된 후 결합될 수 있다. 예시적인 실시예에서, 제1 접착력 향상 층(5063a) 및 제1 충격 흡수 층(5063b)은 각각 SOG 및 실리콘 산화물과 같은 다양한 재료를 포함할 수 있다.
부착 후, 제2 임시 기판(5010q)이 제거된다. 제2 임시 기판(5010q)은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
예시적인 실시예에 따라, 제2 임시 기판(5010q) 상에 형성된 제2 에피택셜 스택(5030)을 기판(5010) 상에 부착하는 공정에서 그리고 제2 임시 기판(5010q)을 제2 에피택셜 스택(5030)으로부터 제거하는 공정에서, 제1 에피택셜 스택(5020), 제2 에피택셜 스택(5030), 제1 파장 통과 필터(5071) 및 제2 p-형 접촉 전극(5035p)에 인가되는 충격은 제1 버퍼 층(5063)에 의해, 특히, 제1 버퍼 층(5063) 내의 제1 충격 흡수 층(5063b)에 의해 흡수 및/또는 완화된다. 이는, 제1 에피택셜 스택(5020), 제2 에피택셜 스택(5030), 제1 파장 통과 필터(5071) 및 제2 p-형 접촉 전극(5035p)에서 그렇지 않으면 발생할 수 있는 크래킹(cracking) 및 박리를 최소화한다. 보다 구체적으로, 제1 파장 통과 필터(5071)가 제1 에피택셜 스택(5020)의 상부 표면 상에 형성될 때, 제1 파장 통과 필터(5071)가 제2 에피택셜 스택(5030) 측 상에 형성될 때와 비교해서 박리가 발생할 가능성이 현저하게 감소된다. 제1 파장 통과 필터(5071)가 제2 에피택셜 스택(5030)의 상부 표면 상에 형성된 후 제1 에피택셜 스택(5020) 측에 부착될 때, 제2 임시 기판(5010q)을 제거하는 공정에서 발생되는 충격으로 인해, 제1 파장 통과 필터(5071)의 박리 결함이 발생될 수 있다. 그러나, 예시적인 실시예에 따라, 제1 에피택셜 스택(5020) 측 상에 형성되는 제1 파장 통과 필터(5071)에 부가하여, 제1 충격 흡수 층(5063b)에 의한 충격 흡수 효과가 박리와 같은 결함의 발생을 방지할 수 있다.
도 84C를 참조하면, 제2 파장 통과 필터(5073) 및 제2 접착력 향상 층(5065a)이, 제2 임시 기판(5010q)이 제거된 제2 에피택셜 스택(5030) 상에 형성된다.
제2 파장 통과 필터(5073)는 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다.
요철이, 제2 임시 기판의 제거 후 제2 에피택셜 스택(5030)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 통해 텍스쳐링될 수 있거나, 제2 임시 기판을 위한 패터닝된 사파이어 기판을 사용함으로써 형성될 수 있다.
제3 에피택셜 스택(5040), 제3 p-형 접촉 전극 층(5045p) 및 제2 충격 흡수 층(5065b)이 별도의 제3 임시 기판(5010r) 상에 형성된다.
제3 임시 기판(5010r)은 사파이어 기판일 수 있다. 제3 에피택셜 스택(5040)은 n-형 반도체 층, 활성 층 및 p-형 반도체 층을 제3 임시 기판(5010r) 상에 형성함으로써 제작될 수 있다.
제3 임시 기판(5010r) 상에 형성된 제3 에피택셜 스택(5040)은 제2 에피택셜 스택(5030) 상에 반전되어 부착된다. 이 경우, 제2 접착력 향상 층(5065a) 및 제2 충격 흡수 층(5065b)은 서로 마주 보도록 배치된 후 결합될 수 있다. 예시적인 실시예에서, 제2 접착력 향상 층(5065a) 및 제2 충격 흡수 층(5065b)은 각각 SOG 및 실리콘 산화물과 같은 다양한 재료를 포함할 수 있다.
부착 후, 제3 임시 기판(5010r)이 제거된다. 제3 임시 기판(5010r)은 습식 식각, 건식 식각, 물리적 제거, 레이저 리프트-오프 등과 같은 다양한 방법에 의해 제거될 수 있다.
예시적인 실시예에 따라, 제3 임시 기판(5010r) 상에 형성된 제3 에피택셜 스택(5040)을 기판(5010) 상에 부착하는 공정에서 그리고 제3 임시 기판(5010r)을 제3 에피택셜 스택(5040)으로부터 제거하는 공정에서, 제2 및 제3 에피택셜 스택(5030 및 5040), 제2 파장 통과 필터(5073) 및 제3 p-형 접촉 전극(5045p)에 인가되는 충격은 제2 버퍼 층(5065)에 의해, 특히, 제2 버퍼 층(5065) 내의 제2 충격 흡수 층(5065b)에 의해 흡수 및/또는 완화된다.
따라서, 제1 내지 제3 에피택셜 스택(5020, 5030 및 5040)의 모두가 기판(5010) 상에 적층된다.
요철이, 제3 임시 기판의 제거 후 제3 에피택셜 스택(5040)의 상부 표면(n-형 반도체 층) 상에 형성될 수 있다. 요철은 다양한 식각 공정을 통해 텍스쳐링될 수 있거나, 제3 임시 기판(5010r)을 위한 패터닝된 사파이어 기판을 사용함으로써 형성될 수 있다.
이하, 예시적인 실시예에 따른 적층형 에피택셜 스택을 패터닝하여 픽셀을 제조하는 방법을 설명하기로 한다.
도 85, 도 87, 도 89, 도 91, 도 93, 도 95 및 도 97은 예시적인 실시예에 따라 기판 상에 픽셀을 제조하는 방법을 순차적으로 나타내는 평면도이다.
도 86A, 도 86B, 도 88A, 도 88B, 도 90A, 도 90B, 도 92A, 도 92B, 도 94A, 도 94B, 도 96A, 도 96B, 도 98A 및 도 98B는 각각 대응하는 도면의 라인 I-I' 및 라인 II-II'를 따라 취한 도면이다.
도 85, 도 86A 및 도 86B를 참조하면, 먼저, 제3 에피택셜 스택(5040)이 패터닝된다. 발광 영역을 제외한 제3 에피택셜 스택(5040)의 대부분이 제거되고, 특히, 제1 및 제2 컨택(5020C 및 5030C) 및 제1 및 제2 공통 컨택(5050GC 및 5050BC)에 대응하는 부분들이 제거된다. 제3 에피택셜 스택(5040)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있으며, 제3 p-형 접촉 전극(5045p)은 식각 스토퍼로서 기능할 수 있다.
도 87, 도 88A 및 도 88B를 참조하면, 제3 p-형 접촉 전극(5045p), 제2 버퍼 층(5065) 및 제2 파장 통과 필터(5073)가 발광 영역을 제외한 영역으로부터 제거된다. 이와 같이, 제2 에피택셜 스택(5030)의 상부 표면의 일부분이 제2 컨택(5030C)에서 노출된다.
제3 p-형 접촉 전극(5045p), 제2 버퍼 층(5065) 및 제2 파장 통과 필터(5073)는 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있다.
도 89, 도 90A 및 도 90B를 참조하면, 제2 에피택셜 스택(5030)의 일부분이 제거되어, 제2 공통 컨택(5050GC)에서 제2 p-형 접촉 전극(5035p)의 상부 표면의 일부분을 외부에 노출시킨다. 제3 p-형 접촉 전극(5045p)은 식각 중 식각 스토퍼로서 기능한다.
다음으로, 제2 p-형 접촉 전극(5035p), 제1 버퍼 층(5063) 및 제1 파장 통과 필터(5071)의 부분들이 식각된다. 따라서, 제1 n-형 접촉 전극(5021n)의 상부 표면은 제1 컨택(5020C)에서 노출되고, 제1 에피택셜 스택(5020)의 상부 표면은 발광 영역 이외의 부분에서 노출된다.
제2 에피택셜 스택(5030), 제2 p-형 접촉 전극(5035p), 제1 버퍼 층(5063) 및 제1 파장 통과 필터(5071)는 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 제거될 수 있다.
도 91, 도 92A 및 도 92B를 참조하면, 제1 에피택셜 스택(5020) 및 제1 절연 막(5081)이 발광 영역을 제외한 영역에서 식각된다. 제1 p-형 접촉 전극(5025p)의 상부 표면이 제1 및 제2 공통 컨택(5050GC 및 5050BC)에서 노출된다.
도 93, 도 94A 및 도 94B를 참조하면, 제2 절연 막(5083)이 기판(5010)의 전방 측 상에 형성되고, 제1 내지 제3 컨택 홀(CH1, CH2 및 CH3), 제4a 및 제4b 컨택 홀(CH4a 및 CH4b) 및 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)이 형성된다.
증착 후, 제2 절연 막(5083)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 패터닝될 수 있다.
도 95, 도 96A 및 도 96B를 참조하면, 제1 스캔 라인(5130R)이 패터닝된 제2 절연 막(5083) 상에 형성된다. 제1 스캔 라인(5130R)은 제1 컨택(5020C)에서 제1 컨택 홀(CH1)을 통해 제1 n-형 접촉 전극(5021n)에 연결된다.
제1 스캔 라인(5130R)은 다양한 방식으로 형성될 수 있다. 예를 들어, 제1 스캔 라인(5130R)은 다수의 마스크 시트를 사용한 포토리소그래피에 의해 형성될 수 있다.
다음으로, 제3 절연 막(5085)이 기판(5010)의 전방 측 상에 형성되고, 제2 및 제3 컨택 홀(CH2 및 CH3), 제4a 및 제4b 컨택 홀(CH4a 및 CH4b), 및 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)이 형성된다.
증착 후, 제3 절연 막(5085)은 포토리소그래피를 이용한 습식 식각 또는 건식 식각과 같은 다양한 방법에 의해 패터닝될 수 있다.
도 97, 도 98A 및 도 98B를 참조하면, 제2 스캔 라인(5130G), 제3 스캔 라인(5130B), 제1 브릿지 전극(BRG) 및 제2 브릿지 전극(BRB)이 패터닝된 제3 절연 막(5085) 상에 형성된다.
제2 스캔 라인(5130G)은 제2 컨택(5030C)에서 제2 컨택 홀(CH2)을 통해 제2 에피택셜 스택(5030)의 n-형 반도체 층에 연결된다. 제3 스캔 라인(5130B)은 제3 컨택(5040C)에서 제3 컨택 홀(CH3)을 통해 제4 에피택셜 스택(5040)의 n-형 반도체 층에 연결된다. 제1 브릿지 전극(BRG)은 제1 공통 컨택(5050GC)에서 제4a 및 제4b 컨택 홀(CH4a 및 CH4b)을 통해 제1 p-형 접촉 전극(5025p)에 연결된다. 제2 브릿지 전극(BRB)은 제2 공통 컨택(5050BC)에서 제5a 및 제5b 컨택 홀(CH5a 및 CH5b)을 통해 제1 p-형 접촉 전극(5025p)에 연결된다.
제2 스캔 라인(5130G), 제3 스캔 라인(5130B) 및 브릿지 전극(5120b)은 다양한 방식으로, 예를 들어, 다수의 마스크 시트를 사용하는 포토리소그래피에 의해 제3 절연 막(5085) 상에 형성될 수 있다.
제2 스캔 라인(5130G), 제3 스캔 라인(5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)은, 제3 절연 막(5085)이 그 위에 형성된 기판(5010) 상에 포토레지스트를 도포한 후 포토레지스트를 패터닝하고 패터닝된 포토레지스트 상에 제2 스캔 라인, 제3 스캔 라인 및 브릿지 전극의 재료를 증착한 후 포토레지스트 패턴을 리프트-오프함으로써 형성될 수 있다.
예시적인 실시예에 따라, 배선부의 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)을 형성하는 순서는 특별히 제한되지 않으며, 다양한 순서가 사용될 수 있다. 예를 들어, 제2 스캔 라인(5130G), 제3 스캔 라인(5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)은 동일한 단계에서 제3 절연 막(5085) 상에 형성되는 것으로 도시되지만, 다른 순서로 형성될 수 있다. 예를 들어, 제1 스캔 라인(5130R) 및 제2 스캔 라인(5130G)이 동일한 단계에서 먼저 형성되고 이어서 추가 절연 막 및 그리고 나서 제3 스캔 라인(5130B)이 형성될 수 있다. 대안적으로, 제1 스캔 라인(5130R) 및 제3 스캔 라인(5130B)이 동일한 단계에서 먼저 형성되고 이어서 추가 절연 막의 형성 및 그리고 나서 제2 스캔 라인(5130G)의 형성이 뒤따를 수 있다. 또한, 제1 및 제2 브릿지 전극(BRG 및 BRB)은 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B)을 형성하는 단계 중 임의의 단계에서 함께 형성될 수 있다.
부가하여, 예시적인 실시예에서, 각각의 에피택셜 스택(5020, 5030 및 5040)의 컨택의 위치는 상이하게 형성될 수 있으며, 이 경우 제1 내지 제3 스캔 라인(5130R, 5130G 및 5130B) 및 제1 및 제2 브릿지 전극(BRG 및 BRB)의 위치도 변경될 수 있다.
예시적인 실시예에서, 광학적으로 비투과성인 막이, 픽셀의 측면에 대응하는 제4 절연 막 상에서, 제2 절연 막(5083) 또는 제3 절연 막(5085) 상에 더 제공될 수 있다. 광학적으로 비투과인 막은 DBR 유전체 미러, 절연 막 상의 금속 반사 막 또는 유기 폴리머 막으로 형성될 수 있다. 금속 반사 막이 광학적으로 비투과성인 막으로서 사용되는 경우, 금속 반사 막은 다른 픽셀 내의 구성 요소로부터 전기적으로 절연되는 플로팅 상태에서 제조된다. 예시적인 실시예에서, 광학적으로 비투과성인 막은 서로 다른 굴절률을 갖는 두 개 이상의 절연 막을 증착함으로써 형성될 수 있다. 예를 들어, 광학적으로 비투과성인 막은 낮은 굴절률을 갖는 재료와 높은 굴절률을 갖는 재료를 순차적으로 적층함으로써 형성될 수 있거나, 대안적으로, 서로 다른 굴절률을 갖는 절연 막을 교대로 적층함으로써 형성될 수 있다. 서로 다른 굴절률을 갖는 재료는 특별히 한정되지 않지만, 그 예는 SiO2 및 SiNx를 포함한다.
상술한 바와 같이, 예시적인 실시예에 따른 디스플레이 장치에서, 다수의 에피택셜 스택을 순차적으로 적층한 후 다수의 에피택셜 스택에서 배선부를 갖는 컨택을 동시에 형성하는 것이 가능하다.
도 99는 실시예에 따른 디스플레이 장치의 개략적인 평면도이고, 도 100A는 도 99의 부분 단면도이며, 도 100B는 개략적인 회로도이다.
도 99 및 도 100A를 참조하면, 디스플레이 장치는 기판(6021), 다수의 픽셀, 제1 LED 스택(6100), 제2 LED 스택(6200), 제3 LED 스택(6300), 다층 구조를 갖는 절연 층(또는 버퍼 층)(6130), 제1 컬러 필터(6230), 제2 컬러 필터(6330), 제1 접착 층(6141), 제2 접착 층(6161), 제3 접착 층(6261), 및 배리어(6350)를 포함할 수 있다. 또한, 디스플레이 장치는 다양한 전극 패드 및 커넥터를 포함할 수 있다.
기판(6021)은 반도체 스택(6100, 6200 및 6300)을 지지한다. 또한, 기판(6021)은 내부에 회로를 가질 수 있다. 예를 들어, 기판(6021)은 박막 트랜지스터가 내부에 형성되는 실리콘 기판일 수 있다. TFT 기판은 LCD 디스플레이 분야 등과 같은 디스플레이 분야의 액티브 매트릭스 구동을 위해 널리 사용된다. TFT 기판의 구성은 당 업계에 공지되어 있으므로, 그에 대한 상세한 설명은 생략하기로 한다. 다수의 픽셀이 액티브 매트릭스 방식으로 구동될 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 다른 예시적인 실시예에서, 기판(6021)은 데이터 라인 및 스캔 라인을 포함하는 패시브 회로를 포함할 수 있고, 그러므로, 다수의 픽셀이 패시브 매트릭스 방식으로 구동될 수 있다.
다수의 픽셀이 기판(6021) 상에 배열될 수 있다. 픽셀은 배리어(6350)에 의해 서로 이격될 수 있다. 배리어(6350)는 광 반사 재료 또는 광 흡수 재료로 형성될 수 있다. 배리어(6350)는 반사 또는 흡수에 의해 이웃하는 픽셀 영역을 향해 진행하는 광을 차단하여 픽셀 간의 광 간섭을 방지할 수 있다. 광 반사 재료의 예는 화이트 감광성 솔더 레지스트(PSR)와 같은 광 반사 재료를 포함할 수 있고, 광 흡수 재료의 예는 블랙 에폭시 등을 포함할 수 있다.
각 픽셀은 제1 내지 제3 LED 스택(6100, 6200 및 6300)을 포함한다. 제2 LED 스택(6200)은 제1 LED 스택(6100) 상에 배치되고, 제3 LED 스택(6300)은 제2 LED 스택(6200) 상에 배치된다.
제1 LED 스택(6100)은 n-형 반도체 층(6123) 및 p-형 반도체 층(6125)을 포함하고, 제2 LED 스택(6200)은 n-형 반도체 층(6223) 및 p-형 반도체 층(6225)을 포함하며, 제3 LED 스택(6300)은 n-형 반도체 층(6323) 및 p-형 반도체 층(6325)을 포함한다. 부가하여, 제1 내지 제3 LED 스택(6100, 6200 및 6300)은 각각 n-형 반도체 층(6123, 6223 또는 6323) 및 p-형 반도체 층(6125, 6225 또는 6325) 사이에 개재되는 활성 층을 포함한다. 활성 층은, 특히, 다중 양자 웰 구조를 가질 수 있다.
LED 스택이 기판(6021)에 더 가까이 위치됨에 따라, LED 스택은 더 긴 파장의 광을 방출할 수 있다. 예를 들어, 제1 LED 스택(6100)은 적색 광을 방출하는 무기 발광 다이오드일 수 있고, 제2 LED 스택(6200)은 녹색 광을 방출하는 무기 발광 다이오드일 수 있으며, 제3 LED 스택(6300)은 청색 광을 방출하는 무기 발광 다이오드일 수 있다. 예를 들어, 제1 LED 스택(6100)은 AlGaInP계 웰 층을 포함할 수 있고, 제2 LED 스택(6200)은 AlGaInP계 또는 AlGaInN계 웰 층을 포함할 수 있으며, 제3 LED 스택(6300)은 AlGaInN계 웰 층을 포함할 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다. 특히, LED 스택이 마이크로 LED를 포함하는 경우, 기판(6021)에 더 가까이 배치되는 LED 스택은 더 짧은 파장을 갖는 광을 방출할 수 있고, 그 위에 배치되는 LED 스택은 마이크로 LED의 작은 폼 팩터로 인해 작동에 불리한 영향을 미치거나 컬러 필터를 필요로 하지 않으면서 더 긴 파장을 갖는 광을 방출할 수 있다.
제1 내지 제3 LED 스택(6100, 6200 및 6300) 각각의 상부 표면은 n-형일 수 있고, 그 하부 표면은 p-형일 수 있다. 그러나, 몇몇 예시적인 실시예에 따라, LED 스택 각각의 상부 표면 및 하부 표면의 반도체 유형은 반전될 수 있다.
제3 LED 스택(6300)의 상부 표면이 n-형일 때, 제3 LED 스택(6300)의 상부 표면은 화학적 식각을 통해 표면 텍스쳐링되어 조면화된 표면(또는 요철)을 형성할 수 있다. 제1 LED 스택(6100) 및 제2 LED 스택(6200)의 상부 표면도 표면 텍스쳐링에 의해 조면화될 수 있다. 한편, 제2 LED 스택(6200)이 녹색 광을 방출할 때, 녹색 광이 적색 광 또는 청색 광보다 높은 가시성을 갖기 때문에, 제2 LED 스택(6200)의 발광 효율에 비해 제1 LED 스택(6100) 및 제3 LED 스택(6300)의 발광 효율을 증가시키는 것이 바람직할 수 있다. 그러므로, 광 추출 효율을 향상시키기 위해 표면 텍스쳐링이 제1 LED 스택(6100) 및 제3 LED 스택(6300)에 적용될 수 있고, 제2 LED 스택(6200)은 표면 텍스쳐링없이 사용되어 적색, 녹색 및 청색 광의 광도를 유사한 레벨로 조절할 수 있다.
제1 LED 스택(6100)에서 발생되는 광은 제2 및 제3 LED 스택(6200 및 6300)을 통해 투과되어 외부로 방출될 수 있다. 또한, 제2 LED 스택(6200)이 제3 LED 스택(6300)보다 긴 파장으로 광을 방출하므로, 제2 LED 스택(6200)에서 발생되는 광은 제3 LED 스택(6300)을 통하여 투과되어 외부로 방출될 수 있다.
제1 컬러 필터(6230)는 제1 LED 스택(6100)과 제2 LED 스택(6200) 사이에 배치될 수 있다. 부가하여, 제2 컬러 필터(6330)는 제2 LED 스택(6200)과 제3 LED 스택(6300) 사이에 배치될 수 있다. 제1 컬러 필터(6230)는 제1 LED 스택(6100)에서 발생되는 광을 투과시키고, 제2 LED 스택(6200)에서 발생되는 광을 반사시킨다. 제2 컬러 필터(6330)는 제1 및 제2 LED 스택(6100 및 6200)에서 발생되는 광을 투과시키고, 제3 LED 스택(6300)에서 발생되는 광을 반사시킨다. 그러므로, 제1 LED 스택(6100)에서 발생되는 광은 제2 LED 스택(6200) 및 제3 LED 스택(6300)을 통해 외부로 방출될 수 있고, 제2 LED 스택(6200)에서 발생되는 광은 제3 LED 스택(6300)을 통해 외부로 방출될 수 있다. 또한, 제2 LED 스택(6200)에서 발생되는 광이 제1 LED 스택(6100) 상에 입사되어 손실되거나 제3 LED 스택(6300)에서 발생되는 광이 제2 LED 스택(6200) 상에 입사되어 손실되는 것을 방지하는 것이 가능하다.
몇몇 예시적인 실시예에서, 제1 컬러 필터(6230)는 제3 LED 스택(6300)에서 발생되는 광을 반사시킬 수 있다.
제1 및 제2 컬러 필터(6230 및 6330)은, 예를 들어, 저주파 영역, 즉, 장파장 영역 만을 통과시키는 저역 통과 필터, 소정 파장 대역 만을 통과시키는 대역 통과 필터, 또는 소정 파장 대역 만을 차단하는 대역 저지 필터일 수 있다. 특히, 제1 및 제2 컬러 필터(6230 및 6330)는 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다. 예를 들어, 제1 및 제2 컬러 필터(6230 및 6330)는 TiO2와 SiO2를 교대로 적층함으로써 형성될 수 있다. 특히, 제1 및 제2 컬러 필터(6230 및 6330)는 분산 브래그 반사기(DBR)를 포함할 수 있다. 분산 브래그 반사기의 저지 대역은 TiO2 및 SiO2의 두께를 조절함으로써 제어될 수 있다. 저역 통과 필터 및 대역 통과 필터도 서로 다른 굴절률을 갖는 절연 층을 교대로 적층함으로써 형성될 수 있다.
제1 접착 층(6141)은 기판(6021)과 제1 LED 스택(6100) 사이에 배치되며 제1 LED 스택(6100)을 기판(6021)에 본딩한다. 제2 접착 층(6161)은 제1 LED 스택(6100)과 제2 LED 스택(6200) 사이에 배치되고, 제2 LED 스택(6200)을 제1 LED 스택(6100)에 본딩한다. 또한, 제3 접착 층(6261)은 제2 LED 스택(6200)과 제3 LED 스택(6300) 사이에 배치되고, 제3 LED 스택(6300)을 제2 LED 스택(6200)에 본딩한다.
도시된 바와 같이, 제2 접착 층(6161)은 제1 LED 스택(6100)과 제1 컬러 필터(6230) 사이에 배치될 수 있고, 제1 컬러 필터(6230)와 접촉할 수 있다. 제2 접착 층(6161)은 제1 LED 스택(6100)에서 발생되는 광을 투과시킨다.
제3 접착 층(6261)은 제2 LED 스택(6200)과 제2 컬러 필터(6330) 사이에 배치될 수 있고 제2 컬러 필터(6330)와 접촉할 수 있다. 제2 접착 층(6161)은 제1 LED 스택(6100) 및 제2 LED 스택(6200)에서 발생되는 광을 투과시킨다.
제1 내지 제3 접착 층(6141, 6161 및 6261)의 각각은 패터닝될 수 있는 접착 재료로 형성된다. 이들 접착 층(6141, 6161 및 6261)은, 예를 들어, 에폭시, 폴리이미드, SU8, 스핀-온-글래스(SOG), 벤조사이클로부텐(BCB) 등을 포함할 수 있지만, 이에 한정되는 것은 아니다.
금속 본딩 재료가 각 접착 층(6141, 6161 및 6261) 내에 배치될 수 있으며, 이에 대해 아래에 보다 상세히 설명한다.
절연 층(6130)은 제1 접착 층(6141)과 제1 LED 스택(6100) 사이에 배치된다. 절연 층(6130)은 다층 구조를 가지며, 제1 LED 스택(6100)과 접촉하는 제1 절연 층(6131) 및 제1 접착 층(6141)과 접촉하는 제2 절연 층(6135)을 포함할 수 있다. 제1 절연 층(6131)은 실리콘 질화막(SiNx 층)으로 형성될 수 있고, 제2 절연 층(6135)은 실리콘 산화막(SiO2 층)으로 형성될 수 있다. 실리콘 질화막은 GaP계 반도체 층에 강한 접착력을 가지고 SiO2 층은 제1 접착 층(6141)에 강한 접착력을 가지므로, 제1 LED 스택(6100)은 실리콘 질화막 및 SiO2 층을 적층함으로써 기판(6021) 상에 안정적으로 고정될 수 있다.
예시적인 실시예에 따라, 분산 브래그 반사기가 제1 절연 층(6131)과 제2 절연 층(6135) 사이에 더 배치될 수 있다. 분산 브래그 반사기는 제1 LED 스택(6100)에서 발생되는 광이 기판(6021) 내로 흡수되는 것을 방지하여 광 효율을 향상시킨다.
도 100A에서, 제1 접착 층(6141)이 배리어(6350)에 의해 각 픽셀 단위로 분할되는 것으로 도시되고 설명되었지만, 몇몇 예시적인 실시예에서 제1 접착 층(6141)은 다수의 픽셀에 걸쳐서 연속적일 수 있다. 절연 층(6130)도 다수의 픽셀에 걸쳐서 연속적일 수 있다.
제1 내지 제3 LED 스택(6100, 6200 및 6300)은 전극 패드, 커넥터 및 오믹 전극을 이용하여 기판(6021) 내의 회로에 전기적으로 연결될 수 있으며, 그러므로, 예를 들어, 도 100B에 도시된 바와 같은 회로가 구현될 수 있다. 전극 패드, 커넥터 및 오믹 전극은 아래에서 더 자세히 설명하기로 한다.
도 100B는 예시적인 실시예에 따른 디스플레이 장치의 개략적인 회로도이다.
도 100B를 참조하면, 예시적인 실시예에 따른 구동 회로는 두 개 이상의 트랜지스터(Tr1 및 Tr2) 및 커패시터를 포함할 수 있다. 전원이 선택 라인(Vrow1 내지 Vrow3)에 연결되고 데이터 전압이 데이터 라인(Vdata1 내지 Vdata3)에 인가될 때, 전압이 해당하는 발광 다이오드에 인가된다. 또한, 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 해당하는 커패시터에 전하가 충전된다. 트랜지스터(Tr2)의 턴-온 상태는 커패시터의 충전 전압에 의해 유지될 수 있고, 그러므로, 선택 라인(Vrow1)으로의 전원이 차단 되더라도, 커패시터의 전압은 유지될 수 있고 전압이 발광 다이오드(LED1 내지 LED3)에 인가될 수 있다. 또한, 발광 다이오드(LED1 내지 LED3)를 통해 흐르는 전류는 데이터 라인(Vdata1 내지 Vdata3)의 값에 따라 변경될 수 있다. 전류가 전류 공급원(Vdd)을 통해 항상 공급될 수 있고, 그러므로, 연속적인 발광이 가능하다.
트랜지스터(Tr1 및 Tr2) 및 커패시터는 기판(6021) 내에 형성될 수 있다. 여기서, 발광 다이오드(LED1 내지 LED3)는 하나의 픽셀 내에 적층된 제1 내지 제3 LED 스택(6100, 6200 및 6300)에 각각 대응할 수 있다. 제1 내지 제3 LED 스택(6100, 6200 및 6300)의 애노드는 트랜지스터(Tr2)에 연결되고, 그 캐소드는 접지된다. 제1 내지 제3 LED 스택(6100, 6200 및 6300)은 공통적으로 전기적으로 접지될 수 있다.
도 100B는 액티브 매트릭스 구동을 위한 회로도를 예시적으로 도시하지만, 액티브 매트릭스 구동을 위한 다른 회로가 사용될 수 있다. 부가하여, 예시적인 실시예에 따라, 패시브 매트릭스 구동도 구현될 수 있다.
이하, 디스플레이 장치의 제조 방법을 상세히 설명하기로 한다.
도 101A 내지 도 107은 예시적인 실시예에 따른 디스플레이 장치를 제조하는 방법을 나타내는 개략적인 평면도 및 단면도이다. 각 도면에서, 단면도는 대응하는 평면도에 도시된 선을 따라 취해진다.
먼저, 도 101A를 참조하면, 제1 LED 스택(6100)이 제1 기판(6121) 상에서 성장된다. 제1 기판(6121)은, 예를 들어, GaAs 기판일 수 있다. 제1 LED 스택(6100)은 AlGaInP계 반도체 층으로 형성되며, n-형 반도체 층(6123), 활성 층 및 p-형 반도체 층(6125)을 포함한다. 제1 LED 스택(6100)은, 예를 들어, Al, Ga 및 In의 조성을 가져서 적색 광을 방출할 수 있다.
p-형 반도체 층(6125) 및 활성 층이 식각되어 n-형 반도체 층(6123)을 노출시킨다. p-형 반도체 층(6125) 및 활성 층은 포토리소그래피 및 식각 기법을 이용하여 패터닝될 수 있다. 도 101A에서, 하나의 픽셀 영역에 대응하는 부분이 도시되지만, 제1 LED 스택(6100)은 기판(6121) 상에서 다수의 픽셀 영역에 걸쳐서 형성될 수 있고, n-형 반도체 층(6123)은 각 픽셀 영역에 대응하여 노출될 것이다.
도 101B를 참조하면, 오믹 접촉 층(6127 및 6129)이 형성된다. 오믹 접촉 층(6127 및 6129)은 픽셀 영역마다 형성될 수 있다. 오믹 접촉 층(6127)은 n-형 반도체 층(6123)과 오믹 접촉하고, 오믹 접촉 층(6129)은 p-형 반도체 층(6125)과 오믹 접촉한다. 예를 들어, 오믹 접촉 층(6127)은 AuTe 또는 AuGe를 포함할 수 있으며, 오믹 접촉 층(6129)은 AuBe 또는 AuZn을 포함할 수 있다.
도 101C를 참조하면, 절연 층(6130)이 제1 LED 스택(6100) 상에 형성된다. 절연 층(6130)은 다층 구조를 가지며 오믹 접촉 층(6127 및 6129)을 노출시키는 개구부를 갖도록 패터닝된다. 절연 층(6130)은 제1 절연 층(6131) 및 제2 절연 층(6135)을 포함할 수 있고, 또한 분산 브래그 반사기(6133)를 포함할 수 있다. 제2 절연 층(6135)은 분산 브래그 반사기(6133)의 일부로서 분산 브래그 반사기(6133) 내로 통합될 수 있다.
제1 절연 층(6131)은, 예를 들어, 실리콘 질화막을 포함할 수 있고, 제2 절연 층(6135)은 실리콘 산화막을 포함할 수 있다. 실리콘 질화막은 AlGaInP계 반도체 층에 대해 양호한 접착 특성을 나타내지만, 실리콘 산화막은 AlGaInP계 반도체 층에 대해 불량한 접착 특성을 갖는다. 실리콘 산화막은 후술하는 바와 같이 제1 접착 층(6141)에 대해 양호한 접착성을 가지며, 실리콘 질화막은 제1 접착 층(6141)에 대해 불량한 접착 특성을 갖는다. 실리콘 질화막과 실리콘 산화막은 서로 상보적인 스트레스 특성을 나타내므로, 실리콘 질화막과 실리콘 산화막을 병용함으로써 공정 안정성을 향상시켜 결함의 발생을 방지할 수 있다.
오믹 접촉 층(6127 및 6129)이 먼저 형성되고 절연 층(6130)이 그 뒤에 형성되는 것으로 설명하지만, 몇몇 예시적인 실시예에 따르면, 절연 층(6130)이 먼저 형성될 수 있고 오믹 접촉 층(6127 및 6129)이 n-형 반도체 층(6123) 및 p-형 반도체 층(6125)을 노출시키는 절연 층(6130)의 개구부 내에 형성될 수 있다.
도 101D를 참조하면, 후속적으로, 제1 전극 패드(6137, 6138, 6139 및 6140)가 형성된다. 제1 전극 패드(6137 및 6139)는 절연 층(6130)의 개구부를 통해 오믹 접촉 층(6127 및 6129)에 각각 연결된다. 제1 전극 패드(6138 및 6140)는 절연 층(6130) 상에 배치되고 제1 LED 스택(6100)으로부터 절연된다. 후술하는 바와 같이, 제1 전극 패드(6138 및 6140)는 제2 LED 스택(6200) 및 제3 LED 스택(6300)의 p-형 반도체 층(6225 및 6325)에 각각 전기적으로 연결될 것이다. 제1 전극 패드(6137, 6138, 6139 및 6140)는 다층 구조를 가질 수 있으며, 특히, 그 상부 표면 상에 배리어 금속 층을 포함할 수 있다.
도 101E를 참조하면, 그리고 나서, 제1 접착 층(6141)이 제1 전극 패드(6137, 6138, 6139 및 6140) 상에 형성된다. 제1 접착 층(6141)은 제2 절연 층(6135)과 접촉할 수 있다.
제1 접착 층(6141)은 제1 전극 패드(6137, 6138, 6139 및 6140)를 노출시키는 개구부를 갖도록 패터닝된다. 이와 같이, 제1 접착 층(6141)은 패터닝될 수 있는 재료로 형성되고, 예를 들어, 에폭시, 폴리이미드, SU8, SOG, BCB 등으로 형성될 수 있다.
실질적으로 볼 형상을 갖는 금속 본딩 재료(6143)가 제1 접착 층(6141)의 개구부 내에 형성된다. 금속 본딩 재료(6143)는, 예를 들어, AuSn, Sn 등과 같은 인듐 볼 또는 솔더 볼로 형성될 수 있다. 실질적으로 볼 형상을 갖는 금속 본딩 재료(6143)는 제1 접착 층(6141)의 표면과 실질적으로 동일한 높이 또는 제1 접착 층(6141)의 표면보다 높은 높이를 가질 수 있다. 그러나, 각 금속 본딩 재료의 체적은 제1 접착 층(6141) 내의 개구부의 체적보다 작을 수 있다.
도 102A를 참조하면, 후속적으로, 기판(6021) 및 제1 LED 스택(6100)이 본딩된다. 전극 패드(6027, 6028, 6029 및 6030)는 제1 전극 패드(6137, 6138, 6139 및 6140)에 대응하여 기판(6021) 상에 배치되고, 금속 본딩 재료(6143)는 제1 전극 패드(6137, 6138, 6139 및 6140)를 전극 패드(6027, 6028, 6029 및 6030)과 본딩한다. 또한, 제1 접착 층(6141)은 기판(6021)과 절연 층(6130)을 본딩한다.
기판(6021)은, 액티브 매트릭스 구동을 위한, 박막 트랜지스터가 그 위에 형성되는 유리 기판, CMOS 트랜지스터가 그 위에 형성되는 Si 기판 등일 수 있다.
제1 전극 패드(6137 및 6139)가 오믹 접촉 층(6127 및 6129)로부터 이격되는 것으로 도시되지만, 제1 전극 패드(6137 및 6139)는 절연 층(6130)을 통해 오믹 접촉 층(6127 및 6129)에 각각 전기적으로 연결된다.
제1 접착 층(6141) 및 금속 본딩 재료(6143)가 제1 기판(6121) 측에 형성되는 것으로 설명되지만, 제1 접착 층(6141) 및 금속 본딩 재료(6143)는 기판(6021) 측에 형성될 수 있거나, 또는 접착 층이 제1 기판(6121) 측과 기판(6021) 측에 각각 형성될 수 있고, 이들 접착 층이 서로 본딩될 수 있다.
금속 본딩 재료(6143)가 제1 전극 패드(6137, 6138, 6139 및 6140)와 기판(6021) 상의 전극 패드(6027, 6028, 6029 및 6030) 사이에서 이들 패드들에 의해 가압되고, 그러므로, 상부 표면 및 하부 표면이 변형되어 전극 패드의 형상에 따라 납작한 형상을 갖는다. 금속 본딩 재료(6143)가 제1 접착 층(6141)의 개구부 내에서 변형되기 때문에, 금속 본딩 재료(6143)는 제1 접착 층(6141)과 밀착 접촉되도록 제1 접착 층(6141)의 개구부를 실질적으로 완전히 채우거나, 빈 공간이 제1 접착 층(6141)의 개구부 내에 형성될 수 있다. 제1 접착 층(6141)은 가열 및 가압 조건 하에서 수직 방향으로 수축될 수 있고 수평 방향으로 팽창될 수 있으며, 그러므로, 개구부의 내부 벽의 형상이 변형될 수 있다.
금속 본딩 재료(6143) 및 제1 접착 층(6141)의 형상을 도 108A, 도 108B 및 도 108C를 참조하여 이하에 설명한다.
도 102B를 참조하면, 제1 기판(6121)이 제거되고, n-형 반도체 층(6123)이 노출된다. 제1 기판(6121)은 습식 식각 기법 등을 이용하여 제거될 수 있다. 표면 텍스쳐링에 의해 조면화된 표면이 노출된 n-형 반도체 층(6123)의 표면 상에 형성될 수 있다.
도 102C를 참조하면, 제1 LED 스택(6100) 및 절연 층(6130)을 관통하는 홀(H1)이 하드 마스크 등을 사용하여 형성될 수 있다. 홀(H1)은 제1 전극 패드(6137, 6138 및 6140)를 각각 노출시킬 수 있다. 홀(H1)은 제1 전극 패드(6139) 상에는 형성되지 않으며, 그러므로, 제1 전극 패드(6139)는 제1 LED 스택(6100)을 통해 노출되지 않는다.
그리고 나서, 절연 층(6153)이 형성되어 제1 LED 스택(6100)의 표면 및 홀(H1)의 측벽을 덮는다. 절연 층(6153)이 패터닝되어 홀(H1) 내에서 제1 전극 패드(6137, 6138, 6139 및 6140)를 노출시킨다. 절연 층(6153)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
도 102D를 참조하면, 홀(H1)을 통해 제1 전극 패드(6137, 6138 및 6140)에 각각 전기적으로 연결되는 제1 커넥터(6157, 6158 및 6160)가 형성된다.
제1-1 커넥터(6157)는 제1 전극 패드(6137)에 연결되고, 제1-2 커넥터(6158)는 제1 전극 패드(6138)에 연결되며, 제1-3 커넥터(6160)는 제1 전극 패드(6140)에 연결된다. 제1 전극 패드(6140)는 제1 LED 스택(6100)의 n-형 반도체 층(6123)에 전기적으로 연결되고, 그러므로, 제1 커넥터(6157)는 또한 n-형 반도체 층(6123)에 전기적으로 연결된다. 제1-2 커넥터(6158) 및 제1-3 커넥터(6160)는 제1 LED 스택(6100)으로부터 전기적으로 절연된다.
도 102E를 참조하면, 그리고 나서, 제2 접착 층(6161)이 제1 커넥터(6157, 6158 및 6160) 상에 형성된다. 제2 접착 층(6161)은 절연 층(6153)과 접촉할 수 있다.
제2 접착 층(6161)은 제1 커넥터(6157, 6158 및 6160)를 노출시키는 개구부를 갖도록 패터닝된다. 이와 같이, 제2 접착 층(6161)은 제1 접착 층(6141)과 유사하게 패터닝될 수 있는 재료로 형성되며, 예를 들어, 에폭시, 폴리이미드, SU8, SOG, BCB 등으로 형성될 수 있다.
실질적으로 볼 형상을 갖는 금속 본딩 재료(6163)가 제2 접착 층(6161)의 개구부 내에 형성된다. 금속 본딩 재료(6163)의 재료 및 형상은 전술한 금속 본딩 재료(6143)의 그 것들과 유사하므로, 그에 대한 상세한 설명은 생략하기로 한다.
도 103A를 참조하면, 제2 LED 스택(6200)이 제2 기판(6221) 상에서 성장되고, 제2 투명 전극(6229)이 제2 LED 스택(6200) 상에 형성된다.
제2 기판(6221)은 제2 LED 스택(6200)을 성장시킬 수 있는 기판, 예를 들어, 사파이어 기판 또는 GaAs 기판일 수 있다.
제2 LED 스택(6200)은 AlGaInP계 반도체 층 또는 AlGaInN계 반도체 층으로 형성될 수 있다. 제2 LED 스택(6200)은 n-형 반도체 층(6223), p-형 반도체 층(6225) 및 활성 층을 포함할 수 있으며, 활성 층은 다중 양자 웰 구조를 가질 수 있다. 활성 층에서 웰 층의 조성비는 제2 LED 스택(6200)이, 예를 들어, 녹색 광을 방출하도록 결정될 수 있다.
제2 투명 전극(6229)은 p-형 반도체 층과 오믹 접촉한다. 제2 투명 전극(6229)은 적색 광 및 녹색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다. 도전성 산화물 층의 예는 SnO2, InO2, ITO, ZnO, IZO 등을 포함할 수 있다.
도 103B를 참조하면, 제2 투명 전극(6229), p-형 반도체 층(6225) 및 활성 층이 패터닝되어 n-형 반도체 층(6223)을 부분적으로 노출시킨다. n-형 반도체 층(6223)은 제2 기판(6221) 상의 다수의 픽셀 영역에 대응하는 다수의 영역에서 노출될 것이다.
n-형 반도체 층(6223)은 제2 투명 전극(6229)이 형성된 후 노출되는 것으로 설명되었지만, 몇몇 예시적인 실시예에서는, n-형 반도체 층(6223)이 먼저 노출된 후 제2 투명 전극(6229)이 형성될 수 있다.
도 103C를 참조하면, 제1 컬러 필터(6230)가 제2 투명 전극(6229) 상에 형성된다. 제1 컬러 필터(6230)는 제1 LED 스택(6100)에서 발생되는 광을 투과시키고 제2 LED 스택(6200)에서 발생되는 광을 반사시키도록 형성된다.
그리고 나서, 절연 층(6231)이 제1 컬러 필터(6230) 상에 형성될 수 있다. 절연 층(6231)은 스트레스를 제어하기 위해 형성될 수 있으며, 예를 들어, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성될 수 있다. 절연 층(6231)은 제1 컬러 필터(6230)가 형성되기 전에 먼저 형성될 수 있다.
n-형 반도체 층(6223) 및 제2 투명 전극(6229)을 노출시키는 개구부가 절연 층(6231) 및 제1 컬러 필터(6230)를 패터닝함으로써 형성된다.
제1 컬러 필터(6230)는 n-형 반도체 층(6223)이 노출된 후에 형성되는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제1 컬러 필터(6230)가 먼저 형성된 후, 제1 컬러 필터(6230), 제2 투명 전극(6229), p-형 반도체 층(6225) 및 활성 층이 패터닝되어 n-형 반도체 층(6223)을 노출시킬 수 있다. 그 다음에, 절연 층(6231)이 형성되어 p-형 반도체 층(6225) 및 활성 층의 측면을 덮을 수 있다.
도 103D를 참조하면, 후속적으로, 제2 전극 패드(6237, 6238 및 6240)가 제1 컬러 필터(6230) 또는 절연 층(6231) 상에 형성된다. 제2 전극 패드(6237)는 제1 컬러 필터(6230)의 개구부를 통해 n-형 반도체 층(6223)에 전기적으로 연결될 수 있고, 제2 전극 패드(6238)는 제1 컬러 필터(6230)의 개구부를 통해 제2 투명 전극(6229)에 전기적으로 연결될 수 있다. 제2 전극 패드(6240)는 제1 컬러 필터(6230) 상에 배치되고 제2 LED 스택(6200)으로부터 절연된다.
도 104A를 참조하면, 도 103D를 참조하여 설명한 제2 LED 스택(6200) 및 제2 전극 패드(6237, 6238 및 6240)이, 도 102E를 참조하여 설명한 제2 접착 층(6161) 및 금속 본딩 재료(6163) 상에 결합된다. 금속 본딩 재료(6163)는 제1 커넥터(6157, 6158 및 6160)와 제2 전극 패드(6237, 6238 및 6240)를 각각 본딩할 수 있고, 제2 접착 층(6161)은 절연 층(6231)과 절연 층(6153)을 본딩할 수 있다. 제2 접착 층(6161) 및 금속 본딩 재료(6163)를 사용한 본딩은 도 102A를 참조하여 설명한 바와 유사하므로, 그에 대한 상세한 설명은 생략하기로 한다.
제2 기판(6221)이 제2 LED 스택(6200)으로부터 분리되고, 제2 LED 스택(6200)의 표면이 노출된다. 제2 기판(6221)은 식각, 레이저 리프트-오프 등과 같은 기법을 이용하여 분리될 수 있다. 표면 텍스쳐링에 의해 조면화된 표면이 노출된 제2 LED 스택(6200)의 표면, 즉, n-형 반도체 층(6223)의 표면 상에 형성될 수 있다.
제2 접착 층(6161) 및 금속 본딩 재료(6163)가 제1 LED 스택(6100) 상에 형성되어 제2 LED 스택(6200)을 본딩하는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제2 접착 층(6161) 및 금속 본딩 재료(6163)는 제2 LED 스택(6200) 측에 형성될 수 있다. 또한, 접착 층이 제1 LED 스택(6100) 및 제2 LED 스택(6200) 상에 각각 형성될 수 있으며, 이들 접착 층은 서로 본딩될 수 있다.
도 104B를 참조하면, 제2 LED 스택(6200), 제2 투명 전극(6229), 제1 컬러 필터(6230) 및 절연 층(6231)을 관통하는 홀(H2)이 하드 마스크 등을 사용하여 형성될 수 있다. 홀(H2)은 제2 전극 패드(6237 및 6240)을 각각 노출시킬 수 있다. 홀(H2)은 제2 전극 패드(6238) 상에는 형성되지 않으므로, 제2 전극 패드(6238)는 제2 LED 스택(6200)을 통해 노출되지 않는다.
그리고 나서, 절연 층(6253)이 형성되어 제2 LED 스택(6200)의 표면 및 홀(H2)의 측벽을 덮는다. 절연 층(6253)이 패터닝되어 홀(H2) 내에서 제2 전극 패드(6237 및 6240)을 노출시킨다. 절연 층(6253)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
도 104C를 참조하면, 홀(H2)을 통해 제2 전극 패드(6237 및 6240)에 각각 전기적으로 연결되는 제2 커넥터(6257 및 6260)가 형성된다. 제2-1 커넥터(6257)는 제2 전극 패드(6237)에 연결되고 따라서 n-형 반도체 층(6223)에 전기적으로 연결된다. 제2-2 커넥터(6260)는 제2 LED 스택(6200)으로부터 절연되고 제1 LED 스택(6100)으로부터 절연된다.
또한, 제2-1 커넥터(6257)는 제1-1 커넥터(6157)를 통해 전극 패드(6027)에 전기적으로 연결되고, 제2-2 커넥터(6260)는 제1-3 커넥터(6160)를 통해 전극 패드(6030)에 전기적으로 연결된다. 제2-1 커넥터(6257)는 제1-1 커넥터(6157)에 수직 방향으로 적층될 수 있고, 제2-2 커넥터(6260)는 제1-3 커넥터(6160)에 수직 방향으로 적층될 수 있다. 그러나, 본 발명의 개념이 이에 한정되는 것은 아니다.
도 104D를 참조하면, 그리고 나서, 제3 접착 층(6261)이 제2 커넥터(6257 및 6260) 상에 형성된다. 제3 접착 층(6261)은 절연 층(6253)과 접촉할 수 있다.
제3 접착 층(6261)은 제2 커넥터(6257 및 6260)를 노출시키는 개구부를 갖도록 패터닝된다. 이와 같이, 제3 접착 층(6261)은 제1 접착 층(6141)과 유사하게 패터닝될 수 있는 재료로 형성되며, 예를 들어, 에폭시, 폴리이미드, SU8, SOG, BCB 등으로 형성될 수 있다.
실질적으로 볼 형상을 갖는 금속 본딩 재료(6263)가 제3 접착 층(6261)의 개구부 내에 형성된다. 금속 본딩 재료(6263)의 재료 및 형상은 전술한 금속 본딩 재료(6143)의 그 것들과 유사하므로, 그에 대한 상세한 설명은 생략하기로 한다.
도 105A를 참조하면, 제3 LED 스택(6300)이 제3 기판(6321) 상에서 성장되고, 제3 투명 전극(6329)이 제3 LED 스택(6300) 상에 형성된다.
제3 기판(6321)은 제3 LED 스택(6300)을 성장시킬 수 있는 기판, 예를 들어, 사파이어 기판일 수 있다. 제3 LED 스택(6300)은 AlGaInN계 반도체 층으로 형성될 수 있다. 제3 LED 스택(6300)은 n-형 반도체 층(6323), p-형 반도체 층(6325) 및 활성 층을 포함할 수 있으며, 활성 층은 다중 양자 웰 구조를 가질 수 있다. 활성 층에서 웰 층의 조성비는 제3 LED 스택(6300)이, 예를 들어, 청색 광을 방출하도록 결정될 수 있다.
제3 투명 전극(6329)은 p-형 반도체 층(6325)과 오믹 접촉한다. 제3 투명 전극(6329)은 적색 광, 녹색 광 및 청색 광에 투과성인 금속 층 또는 도전성 산화물 층으로 형성될 수 있다. 도전성 산화물 층의 예는 SnO2, InO2, ITO, ZnO, IZO 등을 포함할 수 있다.
도 105B를 참조하면, 제3 투명 전극(6329), p-형 반도체 층(6325) 및 활성 층이 패터닝되어 n-형 반도체 층(6323)을 부분적으로 노출시킨다. n-형 반도체 층(6323)은 제3 기판(6321) 상의 다수의 픽셀 영역에 대응하는 다수의 영역에서 노출될 것이다.
n-형 반도체 층(6323)은 제3 투명 전극(6329)이 형성된 후 노출되는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, n-형 반도체 층(6323)은 제3 투명 전극(6329)이 형성되기 전에 노출될 수 있다.
도 105C를 참조하면, 제2 컬러 필터(6330)가 제3 투명 전극(6329) 상에 형성된다. 제2 컬러 필터(6330)는 제1 LED 스택(6100) 및 제2 LED 스택(6200)에서 발생되는 광을 투과시키고 제3 LED 스택(6300)에서 발생되는 광을 반사시키도록 형성된다.
그리고 나서, 절연 층(6331)이 제2 컬러 필터(6330) 상에 형성될 수 있다. 절연 층(6331)은 스트레스를 제어하기 위해 형성될 수 있으며, 예를 들어, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiO2)으로 형성될 수 있다. 절연 층(6331)은 제2 컬러 필터(6330)가 형성되기 전에 먼저 형성될 수 있다. 한편, n-형 반도체 층(6323) 및 제2 투명 전극(6329)을 노출시키는 개구부가 절연 층(6331) 및 제2 컬러 필터(6330)를 패터닝함으로써 형성된다.
제2 컬러 필터(6330)는 n-형 반도체 층(6323)이 노출된 후에 형성되는 것으로 설명되었지만, 몇몇 예시적인 실시예에 따라, 제2 컬러 필터(6330)가 먼저 형성된 후, 제2 컬러 필터(6330), 제3 투명 전극(6329), p-형 반도체 층(6325) 및 활성 층이 패터닝되어 그 후 n-형 반도체 층(6323)을 노출시킬 수 있다. 그 다음에, 절연 층(6331)이 형성되어 p-형 반도체 층(6325) 및 활성 층의 측면을 덮을 수 있다.
도 105D를 참조하면, 후속적으로, 제3 전극 패드(6337 및 6340)가 제2 컬러 필터(6330) 또는 절연 층(6331) 상에 형성된다. 제3 전극 패드(6337)는 제2 컬러 필터(6330)의 개구부를 통해 n-형 반도체 층(6323)에 전기적으로 연결될 수 있고, 제3 전극 패드(6340)는 제2 컬러 필터(6330)의 개구부를 통해 제3 투명 전극(6329)에 전기적으로 연결될 수 있다.
도 106A를 참조하면, 도 105D를 참조하여 설명한 제3 LED 스택(6300) 및 제3 전극 패드(6337 및 6340)이, 도 104E를 참조하여 설명한 금속 본딩 재료(6263)에 의해 제3 접착 층(6261)에 결합된다. 금속 본딩 재료(6263)는 제2 커넥터(6257 및 6260)와 제3 전극 패드(6337 및 6340)를 각각 본딩할 수 있고, 제3 접착 층(6261)은 절연 층(6331)과 절연 층(6253)을 본딩할 수 있다. 제3 접착 층(6261) 및 금속 본딩 재료(6263)를 사용한 본딩은 도 102A를 참조하여 설명한 바와 유사하므로, 그에 대한 상세한 설명은 생략하기로 한다.
제3 기판(6321)은 제3 LED 스택(6300)으로부터 분리되고, 제3 LED 스택(6300)의 표면이 노출된다. 제3 기판(6321)은 레이저 리프트-오프, 화학적 리프트-오프 등과 같은 기법을 이용하여 분리될 수 있다. 표면 텍스쳐링에 의해 조면화된 표면이 노출된 제3 LED 스택(6300)의 표면, 즉, n-형 반도체 층(6323)의 표면 상에 형성될 수 있다.
제3 접착 층(6261) 및 금속 본딩 재료(6263)가 제2 LED 스택(6200) 상에 형성되어 제3 LED 스택(6300)을 본딩하는 것으로 설명되지만, 몇몇 예시적인 실시예에 따라, 제3 접착 층(6261) 및 금속 본딩 재료(6263)는 제3 LED 스택(6300) 측에 형성될 수 있다. 또한, 접착 층이 제2 LED 스택(6200) 및 제3 LED 스택(6300) 상에 각각 형성될 수 있으며, 이들 접착 층은 서로 본딩될 수 있다.
도 106B를 참조하면, 후속적으로, 인접한 픽셀들 사이의 영역이 그리고 나서 식각되어 픽셀들을 분리하고, 절연 층(6341)이 형성될 수 있다. 절연 층(6341)은 각 픽셀의 측면 및 상부 표면을 덮을 수 있다. 인접한 픽셀 사이의 영역은 기판(6021)을 노출시키도록 제거될 수 있지만, 본 발명의 개념이 이에 한정되는 것은 아니다. 예를 들어, 제1 접착 층(6141)은 분리되지 않고 다수의 픽셀 영역에 걸쳐서 연속적으로 형성될 수 있으며, 절연 층(6130)도 연속적일 수 있다.
도 107을 참조하면, 후속적으로, 배리어(6350)가 픽셀 영역들 사이의 분리 영역 내에 형성될 수 있다. 배리어(6350)는 광 반사 층 또는 광 흡수 층으로 형성될 수 있고, 그러므로, 픽셀 간의 광 간섭이 방지될 수 있다. 광 반사 층은, 예를 들어, 화이트 PSR, 분산 브래그 반사기, SiO2와 같은 절연 층, 그 위에 증착된 반사성 금속 층, 또는 고 반사성 유기 층을 포함할 수 있다. 광 차단 층으로서, 예를 들어, 블랙 에폭시가 사용될 수 있다.
그러므로, 다수의 픽셀이 기판(6021) 상에 배열되는, 예시적인 실시예에 따른 디스플레이 장치가 제공될 수 있다. 각 픽셀에 있어서 제1 내지 제3 LED 스택(6100, 6200 및 6300)은 전극 패드(6027, 6028, 6029 및 6030)를 통해 입력되는 전원에 의해 독립적으로 구동될 수 있다.
도 108A, 도 108B 및 도 108C는 금속 본딩 재료(6143, 6163 및 6263)의 개략적인 단면도이다.
도 108A를 참조하면, 금속 본딩 재료(6143, 6163 및 6263)는 제1 내지 제3 접착 층(6141, 6161 및 6261) 내의 개구부 내에 배치된다. 금속 본딩 재료(6143, 6163 및 6263)의 하부 표면은 전극 패드(6030) 또는 커넥터(6160 또는 6260)과 접촉하며, 그러므로, 금속 본딩 재료(6143, 6163 및 6263)는 전극 패드 또는 커넥터의 상부 표면 형상에 따라 실질적으로 평탄한 형상을 가질 수 있다. 금속 본딩 재료(6143, 6163 및 6263)의 상부 표면은 전극 패드(6140, 6240 및 6340)의 형상에 따라 실질적으로 평탄한 형상을 가질 수 있다. 금속 본딩 재료(6143, 6163 및 6263)의 측면은 실질적으로 만곡된 형상을 가질 수 있다. 금속 본딩 재료(6143, 6163 및 6263)의 중앙 부분은 외부로 볼록한 형상을 가질 수 있다.
접착 층(6141, 6161 및 6261)의 개구부의 내벽도 실질적으로 개구부의 내측으로 볼록한 형상을 가질 수 있고, 금속 본딩 재료(6143, 6163 및 6263)의 측면은 접착 층(6141, 6161 및 6261)의 측면과 접촉할 수 있다. 그러나, 금속 본딩 재료(6143, 6163 및 6263)의 체적이 접착 층(6141, 6161 및 6261)의 개구부의 체적보다 작은 경우, 빈 공간이 도시한 바와 같이 개구부 내에 형성될 수 있다.
도 108B를 참조하면, 예시적인 실시예에 따른 금속 본딩 재료(6143, 6163 및 6263) 및 접착 층(6141, 6161 및 6261)의 형상은 도 108A를 참조하여 설명한 것과 실질적으로 유사하지만, 측면의 볼록 부분이 가열에 의해 상대적으로 낮은 위치에 배치된다는 점에서 차이가 있다.
도 108C를 참조하면, 예시적인 실시예에 따른 금속 본딩재료(6143, 6163 및 6263)의 형상은 도 108B를 참조하여 설명한 것과 유사하지만, 접착 층(6141, 6161 및 6261)의 개구부의 내벽의 형상과는 상이하다. 특히, 개구부의 내벽은 금속 본딩 재료에 의해 오목하게 형성될 수 있다.
특정의 예시적인 실시예들 및 구현예들이 본 명세서에서 설명되었지만, 다른 실시예들 및 변형예들도 이러한 설명으로부터 명백할 것이다. 따라서, 본 발명의 개념들은 이러한 실시예들에 한정되지 않으며, 당 업계에서 통상의 지식을 가진 자에게 있어 명백한 바와 같이, 첨부된 청구범위의 보다 넓은 범위 및 다양한 자명한 변형예들과 등가의 배열체들에 한정된다.
Claims (20)
- 디스플레이용 발광 디바이스로서,
제1 LED 서브-유닛;
제1 LED 서브-유닛 아래에 배치되는 제2 LED 서브-유닛;
제2 LED 서브-유닛 아래에 배치되는 제3 LED 서브-유닛;
제1, 제2 및 제3 LED 서브-유닛을 실질적으로 덮는 절연 층; 및
제1, 제2 및 제3 LED 서브-유닛에 전기적으로 연결되는 전극 패드로서, 공통 전극 패드, 제1 전극 패드, 제2 전극 패드 및 제3 전극 패드를 구비하는 전극 패드를 구비하고,
제1 LED 서브-유닛은 제2 LED 서브-유닛의 일부 영역 상에 배치되고;
제2 LED 서브-유닛은 제3 LED 서브-유닛의 일부 영역 상에 배치되며;
절연 층은 전극 패드들 사이의 전기적인 연결을 위한 개구부들을 갖고;
공통 전극 패드는 절연 층 내의 개구부들을 통해 제1, 제2 및 제3 LED 서브-유닛에 연결되며;
제1, 제2 및 제3 전극 패드는 개구부들 중 적어도 하나를 통해 제1, 제2 및 제3 LED 서브-유닛에 각각 연결되고;
제1, 제2 및 제3 LED 서브-유닛은 전극 패드들을 사용하여 독립적으로 구동되도록 구성되는, 디스플레이용 발광 디바이스. - 제1항에 있어서,
제1 LED 서브-유닛에서 발생되는 광은 제2 LED 서브-유닛 및 제3 LED 서브-유닛을 통해 발광 디바이스의 외부로 방출되도록 구성되고;
제2 LED 서브-유닛에서 발생되는 광은 제3 LED 서브-유닛을 통해 발광 디바이스의 외부로 방출되도록 구성되는, 발광 디바이스. - 제2항에 있어서,
제1, 제2 및 제3 LED 서브-유닛이, 적색 광, 녹색 광 및 청색 광을 각각 방출하도록 구성되는, 제1, 제2 및 제3 LED 스택을 구비하는, 발광 디바이스. - 제2항에 있어서,
발광 디바이스는 약 10,000 제곱마이크로미터 미만의 표면적을 갖는 마이크로 발광 다이오드를 구비하는, 발광 디바이스. - 제4항에 있어서,
제1 LED 서브-유닛은 적색, 녹색 및 청색 광 중 어느 하나를 방출하도록 구성되고;
제2 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성되며;
제3 LED 서브-유닛은 적색, 녹색 및 청색 광 중 제1 및 제2 LED 서브-유닛으로부터 방출되는 광과 다른 하나를 방출하도록 구성되는, 발광 디바이스. - 제1항에 있어서,
제1 LED 서브-유닛과 제2 LED 서브-유닛 사이에 개재되고, 제1 LED 서브-유닛의 하부 표면과 오믹 접촉하는 제1 투명 전극;
제2 LED 서브-유닛과 제3 LED 서브-유닛 사이에 개재되고, 제2 LED 서브-유닛의 하부 표면과 오믹 접촉하는 제2 투명 전극; 및
제3 LED 서브-유닛의 상부 표면과 오믹 접촉하도록 배치되는 제3 투명 전극을 추가로 구비하고,
절연 층 내의 개구부들 중 적어도 몇몇이 제1, 제2 및 제3 투명 전극을 노출시키는, 발광 디바이스. - 제6항에 있어서,
절연 층 내의 개구부들 중 하나가 제2 투명 전극 및 제3 투명 전극을 함께 노출시키는, 발광 디바이스. - 제7항에 있어서,
제1, 제2 및 제3 LED 서브-유닛은 각각 제1 도전형 반도체 층 및 제2 도전형 반도체 층을 구비하고;
제1, 제2 및 제3 투명 전극은 각각 제1, 제2 및 제3 LED 서브-유닛의 제2 도전형 반도체 층에 전기적으로 연결되며;
제3 LED 서브-유닛의 제2 도전형 반도체 층은 제3 LED 서브-유닛의 제1 도전형 반도체 층의 일부 영역 상에 배치되는, 발광 디바이스. - 제8항에 있어서,
제1 LED 서브-유닛 및 제2 LED 서브-유닛이 제3 LED 서브-유닛의 제2 도전형 반도체 층의 상부 영역 내에 배치되는, 발광 디바이스. - 제8항에 있어서,
제2 및 제3 전극 패드는 각각 제2 LED 서브-유닛의 제1 도전형 반도체 층 및 제3 LED 서브-유닛의 제1 도전형 반도체 층에 전기적으로 연결되는, 발광 디바이스. - 제9항에 있어서,
제2 및 제3 전극 패드는 각각 제2 LED 서브-유닛 및 제3 LED 서브-유닛의 제1 도전형 반도체 층에 직접적으로 연결되는, 발광 디바이스. - 제6항에 있어서,
제3 투명 전극과 제2 투명 전극 사이에 배치되는 제1 컬러 필터; 및
제1 컬러 필터와 다른 굴절률을 가지며, 제2 LED 서브-유닛과 제1 투명 전극 사이에 배치되는 제2 컬러 필터를 추가로 구비하는, 발광 디바이스. - 제12항에 있어서,
제1 컬러 필터와 제2 투명 전극 사이에 개재되는 제1 본딩 층; 및
제2 컬러 필터와 제1 투명 전극 사이에 개재되는 제2 본딩 층을 추가로 구비하는, 발광 디바이스. - 제1항에 있어서,
제3 LED 서브-유닛의 하부 표면에 연결되는 기판을 추가로 구비하고,
기판은 사파이어 재료 및 질화 갈륨 재료 중 하나 이상을 구비하는, 발광 디바이스. - 제1항에 있어서,
제2 LED 서브-유닛 및 제3 LED 서브-유닛이 절연 층 내의 개구부 중 하나를 통해 공통으로 연결되는, 발광 디바이스. - 제1항에 있어서,
전극 패드들과 제1 LED 서브-유닛 사이에 배치되고 제1 LED 서브-유닛과 오믹 접촉하는 오믹 전극을 추가로 구비하고,
제1 전극 패드는 오믹 전극에 연결되며;
절연 층은 광 반사 층 및 광 흡수 층 중 하나 이상을 구비하는, 발광 디바이스. - 디스플레이 장치로서,
발광 디바이스들을 액티브 매트릭스 구동 모드 또는 패시브 매트릭스 구동 모드로 구동하기 위한 구동 회로를 갖는 회로 기판; 및
회로 기판 상에 플립-본딩되는 다수의 발광 디바이스로서, 발광 디바이스들 중 적어도 몇몇은 제1항의 발광 디바이스를 구비하는, 다수의 발광 디바이스를 구비하고,
전극 패드가 회로 기판에 전기적으로 연결되는, 디스플레이 장치. - 제17항에 있어서,
발광 디바이스들이 제3 LED 서브-유닛에 인접하는 각각의 기판을 구비하고;
기판들은 서로 이격되는, 디스플레이 장치. - 발광 적층 구조로서,
상부 표면 및 하부 표면을 포함하는 기판;
기판 상에 배치되고 서로 다른 파장 대역의 광을 방출하도록 구성되는 다수의 순차적으로 적층되는 에피택셜 서브-유닛으로서, 각 에피택셜 서브-유닛이 인접한 에피택셜 서브-유닛의 발광 영역과 중첩되는 발광 영역을 갖는, 다수의 순차적으로 적층되는 에피택셜 서브-유닛; 및
에피택셜 서브-유닛들의 측면들의 적어도 일부분을 덮는 실질적으로 비투과성인 막을 구비하고,
에피택셜 서브-유닛들의 측면들은 기판의 상부 및 하부 표면 중 하나에 대해 경사진, 발광 적층 구조. - 디스플레이용 발광 다이오드(LED) 픽셀로서,
제1 LED 서브-유닛;
제1 LED 서브-유닛 상에 배치되는 제2 LED 서브-유닛;
제2 LED 서브-유닛 상에 배치되는 제3 LED 서브-유닛;
제1, 제2 및 제3 LED 서브-유닛의 적어도 하나의 측면 상에 배치되고 LED 서브-유닛 중 적어도 하나에 전기적으로 연결되는 커넥터; 및
LED 서브-유닛의 적어도 하나의 측면으로부터 커넥터를 절연시키기 위한 절연 층을 구비하고,
LED 서브-유닛의 적어도 하나의 측면은 제1, 제2 및 제3 LED 서브-유닛 중 하나의 바닥면에 대해 경사지고;
커넥터는 LED 서브-유닛의 경사진 측면 상에 배치되는, 디스플레이용 발광 다이오드 픽셀.
Applications Claiming Priority (15)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762608297P | 2017-12-20 | 2017-12-20 | |
| US62/608,297 | 2017-12-20 | ||
| US201862613333P | 2018-01-03 | 2018-01-03 | |
| US62/613,333 | 2018-01-03 | ||
| US201862614900P | 2018-01-08 | 2018-01-08 | |
| US62/614,900 | 2018-01-08 | ||
| US201862638797P | 2018-03-05 | 2018-03-05 | |
| US62/638,797 | 2018-03-05 | ||
| US201862683553P | 2018-06-11 | 2018-06-11 | |
| US201862683564P | 2018-06-11 | 2018-06-11 | |
| US62/683,564 | 2018-06-11 | ||
| US62/683,553 | 2018-06-11 | ||
| US16/198,850 US11552057B2 (en) | 2017-12-20 | 2018-11-22 | LED unit for display and display apparatus having the same |
| US16/198,850 | 2018-11-22 | ||
| PCT/KR2018/016170 WO2019124952A1 (en) | 2017-12-20 | 2018-12-19 | Led unit for display and display apparatus having the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200090841A true KR20200090841A (ko) | 2020-07-29 |
| KR102632225B1 KR102632225B1 (ko) | 2024-02-02 |
Family
ID=66816318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020207017701A KR102632225B1 (ko) | 2017-12-20 | 2018-12-19 | 디스플레이용 led 유닛 및 이를 갖는 디스플레이 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (4) | US11552057B2 (ko) |
| EP (1) | EP3729519A4 (ko) |
| JP (1) | JP7387606B2 (ko) |
| KR (1) | KR102632225B1 (ko) |
| CN (3) | CN111063774B (ko) |
| WO (1) | WO2019124952A1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022220604A1 (ko) * | 2021-04-14 | 2022-10-20 | 서울바이오시스주식회사 | Led 디스플레이용 유닛 픽셀 및 그것을 갖는 디스플레이장치 |
| WO2022220537A1 (ko) * | 2021-04-12 | 2022-10-20 | 서울바이오시스주식회사 | 발광 소자 및 이를 포함하는 발광 모듈 |
| WO2022225279A1 (ko) * | 2021-04-19 | 2022-10-27 | 서울바이오시스주식회사 | 발광 소자 및 이를 포함하는 디스플레이 장치 |
| WO2023243735A1 (ko) * | 2022-06-13 | 2023-12-21 | 엘지전자 주식회사 | 반도체 발광 소자를 이용한 디스플레이 장치 |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101840114B1 (ko) * | 2016-05-30 | 2018-03-19 | 재단법인 멀티스케일 에너지시스템 연구단 | 크랙 함유 투명 전도성 박막을 구비하는 고감도 센서 및 그의 제조 방법 |
| FR3068516B1 (fr) * | 2017-06-30 | 2019-08-09 | Aledia | Dispositif optoelectronique comprenant des diodes electroluminescentes |
| JP7057134B2 (ja) * | 2018-01-10 | 2022-04-19 | キヤノン株式会社 | 表示装置及び撮像装置 |
| KR102606995B1 (ko) * | 2018-02-13 | 2023-11-30 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판의 제조 방법 |
| KR102468815B1 (ko) * | 2018-04-04 | 2022-11-18 | 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 | 반도체 소자 |
| US10879419B2 (en) * | 2018-08-17 | 2020-12-29 | Seoul Viosys Co., Ltd. | Light emitting device |
| JPWO2020100299A1 (ja) * | 2018-11-16 | 2021-09-24 | 堺ディスプレイプロダクト株式会社 | マイクロｌｅｄデバイスおよびその製造方法 |
| WO2020100298A1 (ja) * | 2018-11-16 | 2020-05-22 | 堺ディスプレイプロダクト株式会社 | マイクロｌｅｄデバイスおよびその製造方法 |
| KR102694329B1 (ko) * | 2018-12-10 | 2024-08-13 | 삼성전자주식회사 | 디스플레이 모듈, 이를 포함하는 디스플레이 장치 및 디스플레이 모듈 제조 방법 |
| US11508876B2 (en) * | 2018-12-31 | 2022-11-22 | Seoul Viosys Co., Ltd. | Light emitting device package and display device having the same |
| DE112020000567A5 (de) * | 2019-01-29 | 2021-12-02 | Osram Opto Semiconductors Gmbh | μ-LED, μ-LED ANORDNUNG, DISPLAY UND VERFAHREN ZU SELBEN |
| US11211528B2 (en) * | 2019-03-13 | 2021-12-28 | Seoul Viosys Co., Ltd. | Light emitting device for display and display apparatus having the same |
| WO2020257391A1 (en) | 2019-06-19 | 2020-12-24 | Hong Kong Beida Jade Bird Display Limited | Systems and methods for coaxial multi-color led |
| US10971650B2 (en) * | 2019-07-29 | 2021-04-06 | Lextar Electronics Corporation | Light emitting device |
| US20210043678A1 (en) * | 2019-08-07 | 2021-02-11 | Seoul Viosys Co., Ltd. | Led display panel and led display apparatus having the same |
| CN114303240A (zh) * | 2019-08-20 | 2022-04-08 | 首尔伟傲世有限公司 | 显示用发光元件以及具有其的显示装置 |
| US11605756B2 (en) * | 2019-08-21 | 2023-03-14 | Purdue Research Foundation | Light emitting device and method of making the same |
| US11398462B2 (en) * | 2019-09-18 | 2022-07-26 | Seoul Viosys Co., Ltd. | Light emitting device for display and light emitting package having the same |
| US11038088B2 (en) | 2019-10-14 | 2021-06-15 | Lextar Electronics Corporation | Light emitting diode package |
| CN112669760A (zh) * | 2019-10-16 | 2021-04-16 | 乐金显示有限公司 | 发光显示装置及其驱动方法 |
| CN212907741U (zh) * | 2019-10-28 | 2021-04-06 | 首尔伟傲世有限公司 | 发光元件及具有此的显示装置 |
| US11658275B2 (en) * | 2019-10-28 | 2023-05-23 | Seoul Viosys Co., Ltd. | Light emitting device for display and LED display apparatus having the same |
| US11817435B2 (en) | 2019-10-28 | 2023-11-14 | Seoul Viosys Co., Ltd. | Light emitting device for display and LED display apparatus having the same |
| EP4024479A4 (en) * | 2019-10-28 | 2023-10-11 | Seoul Viosys Co., Ltd | LIGHT-EMITTING DEVICE FOR DISPLAY, AND LED DISPLAY APPARATUS INCLUDING SAME |
| KR20220100870A (ko) * | 2019-11-15 | 2022-07-18 | 서울바이오시스 주식회사 | 디스플레이용 발광 소자 및 그것을 가지는 디스플레이 장치 |
| US11437353B2 (en) * | 2019-11-15 | 2022-09-06 | Seoul Viosys Co., Ltd. | Light emitting device for display and display apparatus having the same |
| KR102364498B1 (ko) * | 2019-12-11 | 2022-02-17 | 주식회사 썬다이오드코리아 | 수직으로 적층되고 공통 전극을 가지는 마이크로 디스플레이의 화소 |
| US11688840B2 (en) * | 2019-12-28 | 2023-06-27 | Seoul Viosys Co., Ltd. | Light emitting device and led display apparatus having the same |
| CN113556882B (zh) * | 2020-04-23 | 2022-08-16 | 鹏鼎控股(深圳)股份有限公司 | 透明电路板的制作方法以及透明电路板 |
| US11735569B2 (en) | 2020-06-03 | 2023-08-22 | Seoul Viosys Co., Ltd. | Light emitting device module and display apparatus having the same |
| CN214672654U (zh) * | 2020-06-03 | 2021-11-09 | 首尔伟傲世有限公司 | 发光元件模块及包括该发光元件模块的显示器装置 |
| WO2021247894A1 (en) | 2020-06-03 | 2021-12-09 | Jade Bird Display (shanghai) Limited | Systems and methods for multi-color led pixel unit with horizontal light emission |
| EP4162481A1 (en) | 2020-06-03 | 2023-04-12 | Jade Bird Display (Shanghai) Limited | Systems and methods for multi-color led pixel unit with vertical light emission |
| US11489089B2 (en) * | 2020-06-19 | 2022-11-01 | Lextar Electronics Corporation | Light emitting device with two vertically-stacked light emitting cells |
| CN111697122A (zh) * | 2020-07-13 | 2020-09-22 | 东莞市中麒光电技术有限公司 | 一种显示模块及其制作方法、led显示模组和led显示屏 |
| TWI777887B (zh) * | 2020-08-19 | 2022-09-11 | 友達光電股份有限公司 | 元件基板及其製造方法 |
| US11646300B2 (en) * | 2020-09-01 | 2023-05-09 | Jade Bird Display (shanghai) Limited | Double color micro LED display panel |
| JP2024098509A (ja) * | 2021-03-01 | 2024-07-24 | 株式会社テイデック | 三次元ディスプレイ |
| WO2022188072A1 (zh) * | 2021-03-10 | 2022-09-15 | 京东方科技集团股份有限公司 | 阵列基板、发光基板和显示装置 |
| CN112736169A (zh) * | 2021-03-30 | 2021-04-30 | 北京芯海视界三维科技有限公司 | 发光器件及显示装置 |
| TWI789764B (zh) * | 2021-05-21 | 2023-01-11 | 友達光電股份有限公司 | 發光元件及其製造方法與發光裝置的製造方法 |
| JP2023032326A (ja) * | 2021-08-26 | 2023-03-09 | 沖電気工業株式会社 | 発光装置、半導体構造体、薄膜層製造方法及び発光装置製造方法 |
| CN114078403B (zh) * | 2021-11-24 | 2024-05-28 | 康佳集团股份有限公司 | 一种高PPI彩色Micro-LED显示屏及制作方法 |
| TWI830171B (zh) * | 2022-03-16 | 2024-01-21 | 錼創顯示科技股份有限公司 | 微型發光二極體 |
| CN114899291B (zh) * | 2022-07-12 | 2022-10-25 | 诺视科技(苏州)有限公司 | 用于半导体器件的像素单元及其制作方法、微显示屏 |
| CN114899286B (zh) * | 2022-07-12 | 2022-10-25 | 诺视科技(苏州)有限公司 | 一种像素级分立器件及其制作方法 |
| GB202213313D0 (en) * | 2022-09-12 | 2022-10-26 | Cambridge Entpr Ltd | Optical film for augmented reality devices |
| TWI819863B (zh) * | 2022-10-26 | 2023-10-21 | 友達光電股份有限公司 | 顯示面板 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010014391A1 (en) * | 1994-12-13 | 2001-08-16 | Stephen Ross Forrest | Organic light emitting devices |
| US20060255343A1 (en) * | 2005-05-12 | 2006-11-16 | Oki Data Corporation | Semiconductor apparatus, print head, and image forming apparatus |
| US20120094414A1 (en) * | 2010-10-13 | 2012-04-19 | NuPGA Corporation | Novel semiconductor and optoelectronic devices |
| JP2013229218A (ja) * | 2012-04-26 | 2013-11-07 | Konica Minolta Inc | 表示装置 |
| KR20170115142A (ko) * | 2016-04-04 | 2017-10-17 | 삼성전자주식회사 | Led 광원 모듈 및 디스플레이 장치 |
Family Cites Families (205)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101981A (ja) * | 1983-11-08 | 1985-06-06 | Toshiba Corp | 半導体発光装置及びその製造方法 |
| JPH0710003B2 (ja) | 1988-03-11 | 1995-02-01 | 信越半導体株式会社 | 混色発光半導体素子 |
| JPH02283079A (ja) * | 1989-04-25 | 1990-11-20 | Matsushita Electric Ind Co Ltd | 発光素子 |
| JP3259931B2 (ja) | 1992-04-17 | 2002-02-25 | シャープ株式会社 | 半導体発光素子および半導体表示装置 |
| JPH07254732A (ja) * | 1994-03-15 | 1995-10-03 | Toshiba Corp | 半導体発光装置 |
| JP3620877B2 (ja) | 1994-09-16 | 2005-02-16 | 豊田合成株式会社 | ３族窒化物半導体平面発光素子 |
| JPH08213657A (ja) | 1994-10-24 | 1996-08-20 | Mitsubishi Electric Corp | 可視光ｌｅｄ装置，及びその製造方法 |
| FR2726126A1 (fr) | 1994-10-24 | 1996-04-26 | Mitsubishi Electric Corp | Procede de fabrication de dispositifs a diodes electroluminescentes a lumiere visible |
| US5703436A (en) * | 1994-12-13 | 1997-12-30 | The Trustees Of Princeton University | Transparent contacts for organic devices |
| JPH08274376A (ja) | 1995-03-15 | 1996-10-18 | Texas Instr Inc <Ti> | シリコンに格子整合したｉｉｉ−ｖ化合物半導体エミッター |
| JPH08293625A (ja) * | 1995-04-25 | 1996-11-05 | Sumitomo Electric Ind Ltd | 三原色発光素子およびその製造方法 |
| US5583350A (en) | 1995-11-02 | 1996-12-10 | Motorola | Full color light emitting diode display assembly |
| US5583349A (en) * | 1995-11-02 | 1996-12-10 | Motorola | Full color light emitting diode display |
| US6046543A (en) | 1996-12-23 | 2000-04-04 | The Trustees Of Princeton University | High reliability, high efficiency, integratable organic light emitting devices and methods of producing same |
| KR100298205B1 (ko) * | 1998-05-21 | 2001-08-07 | 오길록 | 고집적삼색발광소자및그제조방법 |
| US6459100B1 (en) | 1998-09-16 | 2002-10-01 | Cree, Inc. | Vertical geometry ingan LED |
| US6853411B2 (en) | 2001-02-20 | 2005-02-08 | Eastman Kodak Company | Light-producing high aperture ratio display having aligned tiles |
| JP3643328B2 (ja) | 2001-08-21 | 2005-04-27 | ファナック株式会社 | ２次元ｌｄアレイ発光装置 |
| TW522534B (en) | 2001-09-11 | 2003-03-01 | Hsiu-Hen Chang | Light source of full color LED using die bonding and packaging technology |
| US6888305B2 (en) | 2001-11-06 | 2005-05-03 | Universal Display Corporation | Encapsulation structure that acts as a multilayer mirror |
| CN100392873C (zh) | 2001-12-07 | 2008-06-04 | 张修恒 | 叠置晶片全彩色发光二极管的封装结构及方法 |
| JP2003197968A (ja) | 2001-12-18 | 2003-07-11 | Shuko Cho | 透明導電層及び反射層で直接結合されたチップの積み重ねによるフルカラー発光ダイオード光源のパッケージ構造 |
| TW523942B (en) | 2002-03-05 | 2003-03-11 | Hsiu-Hen Chang | package socket and package legs structure for LED and manufacturing of the same |
| EP2290715B1 (en) | 2002-08-01 | 2019-01-23 | Nichia Corporation | Semiconductor light-emitting device, method for manufacturing the same, and light-emitting apparatus including the same |
| US6717358B1 (en) | 2002-10-09 | 2004-04-06 | Eastman Kodak Company | Cascaded organic electroluminescent devices with improved voltage stability |
| EP1482566A3 (en) | 2003-05-28 | 2004-12-08 | Chang Hsiu Hen | Light emitting diode electrode structure and full color light emitting diode formed by overlap cascaded die bonding |
| JP4699681B2 (ja) | 2003-06-27 | 2011-06-15 | パナソニック株式会社 | Ｌｅｄモジュール、および照明装置 |
| JP2005072323A (ja) | 2003-08-26 | 2005-03-17 | Oki Data Corp | 半導体装置 |
| CN1275337C (zh) | 2003-09-17 | 2006-09-13 | 北京工大智源科技发展有限公司 | 高效高亮度多有源区隧道再生白光发光二极管 |
| JP2005190768A (ja) | 2003-12-25 | 2005-07-14 | Toyota Industries Corp | 照明装置 |
| DE602004021430D1 (de) | 2004-02-09 | 2009-07-16 | Toyota Ind Corp | Transflektive anzeige mit einer farbigen oled-rückbeleuchtung |
| ES2380972T3 (es) | 2004-03-26 | 2012-05-22 | Rohm Co., Ltd. | Elemento orgánico emisor de luz |
| US7528810B2 (en) | 2004-05-25 | 2009-05-05 | Victor Company Of Japan, Limited | Display with multiple emission layers |
| US7271420B2 (en) | 2004-07-07 | 2007-09-18 | Cao Group, Inc. | Monolitholic LED chip to emit multiple colors |
| US20070170444A1 (en) | 2004-07-07 | 2007-07-26 | Cao Group, Inc. | Integrated LED Chip to Emit Multiple Colors and Method of Manufacturing the Same |
| US20080128728A1 (en) | 2004-09-10 | 2008-06-05 | Luminus Devices, Inc. | Polarized light-emitting devices and methods |
| ATE519227T1 (de) | 2004-11-19 | 2011-08-15 | Koninkl Philips Electronics Nv | Zusammengesetzte led-module |
| KR101100579B1 (ko) * | 2005-01-06 | 2012-01-13 | 엘지이노텍 주식회사 | 반도체 발광 다이오드 및 그의 제조 방법과 반도체 발광다이오드를 이용한 디스플레이의 제조 방법 |
| KR100665120B1 (ko) | 2005-02-28 | 2007-01-09 | 삼성전기주식회사 | 수직구조 질화물 반도체 발광소자 |
| CN101142518A (zh) | 2005-03-18 | 2008-03-12 | 富士通株式会社 | 显示装置及其制造方法 |
| KR100691177B1 (ko) | 2005-05-31 | 2007-03-09 | 삼성전기주식회사 | 백색 발광소자 |
| JP4802556B2 (ja) | 2005-06-06 | 2011-10-26 | ソニー株式会社 | チップ状電子部品の製造方法 |
| KR100672535B1 (ko) | 2005-07-25 | 2007-01-24 | 엘지전자 주식회사 | 유기 ｅｌ 소자 및 그 제조방법 |
| JP4869661B2 (ja) | 2005-08-23 | 2012-02-08 | 株式会社Ｊｖｃケンウッド | 表示装置 |
| JP2007095844A (ja) * | 2005-09-27 | 2007-04-12 | Oki Data Corp | 半導体発光複合装置 |
| EP1935038B1 (en) | 2005-09-30 | 2017-07-26 | Seoul Viosys Co., Ltd | Light emitting device having vertically stacked light emitting diodes |
| JP2007114278A (ja) | 2005-10-18 | 2007-05-10 | Fuji Xerox Co Ltd | 光アドレス型空間光変調素子の駆動方法、および光アドレス型空間光変調素子駆動装置 |
| JP2009524189A (ja) | 2006-01-18 | 2009-06-25 | エルジー・ケム・リミテッド | 積層型有機発光素子 |
| US7737451B2 (en) | 2006-02-23 | 2010-06-15 | Cree, Inc. | High efficiency LED with tunnel junction layer |
| US20070222922A1 (en) | 2006-03-22 | 2007-09-27 | Eastman Kodak Company | Graded contrast enhancing layer for use in displays |
| US7808013B2 (en) | 2006-10-31 | 2010-10-05 | Cree, Inc. | Integrated heat spreaders for light emitting devices (LEDs) and related assemblies |
| JP5030742B2 (ja) | 2006-11-30 | 2012-09-19 | 株式会社半導体エネルギー研究所 | 発光素子 |
| KR20080054626A (ko) | 2006-12-13 | 2008-06-18 | 엘지디스플레이 주식회사 | 유기 전계발광표시소자 및 그 제조방법 |
| JP2010517274A (ja) | 2007-01-22 | 2010-05-20 | クリー レッド ライティング ソリューションズ、インコーポレイテッド | 外部で相互接続された発光素子のアレイを用いる照明デバイスとその製造方法 |
| WO2008109296A1 (en) | 2007-03-08 | 2008-09-12 | 3M Innovative Properties Company | Array of luminescent elements |
| JP2008263127A (ja) * | 2007-04-13 | 2008-10-30 | Toshiba Corp | Ｌｅｄ装置 |
| US20080308819A1 (en) | 2007-06-15 | 2008-12-18 | Tpo Displays Corp. | Light-Emitting Diode Arrays and Methods of Manufacture |
| US7687812B2 (en) | 2007-06-15 | 2010-03-30 | Tpo Displays Corp. | Light-emitting diode arrays and methods of manufacture |
| US9136498B2 (en) | 2007-06-27 | 2015-09-15 | Qd Vision, Inc. | Apparatus and method for modulating photon output of a quantum dot light emitting device |
| DE102007030129A1 (de) | 2007-06-29 | 2009-01-02 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente und optoelektronisches Bauelement |
| JP2009016467A (ja) * | 2007-07-03 | 2009-01-22 | Sony Corp | 窒化ガリウム系半導体素子及びこれを用いた光学装置並びにこれを用いた画像表示装置 |
| US8058663B2 (en) | 2007-09-26 | 2011-11-15 | Iii-N Technology, Inc. | Micro-emitter array based full-color micro-display |
| US8436334B2 (en) * | 2007-10-12 | 2013-05-07 | Agency For Science, Technology And Research | Fabrication of phosphor free red and white nitride-based LEDs |
| US8022421B2 (en) | 2007-11-06 | 2011-09-20 | Industrial Technology Institute | Light emitting module having LED pixels and method of forming the same |
| US7732803B2 (en) | 2008-05-01 | 2010-06-08 | Bridgelux, Inc. | Light emitting device having stacked multiple LEDS |
| KR100937866B1 (ko) | 2008-05-15 | 2010-01-21 | 삼성모바일디스플레이주식회사 | 유기발광 표시장치 |
| KR101458958B1 (ko) | 2008-06-10 | 2014-11-13 | 삼성전자주식회사 | 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법 |
| JP2009302201A (ja) | 2008-06-11 | 2009-12-24 | Toyoda Gosei Co Ltd | Ｉｉｉ族窒化物半導体発光素子 |
| DE102008030584A1 (de) | 2008-06-27 | 2009-12-31 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung eines optoelektronischen Bauelementes und optoelektronisches Bauelement |
| KR101332794B1 (ko) | 2008-08-05 | 2013-11-25 | 삼성전자주식회사 | 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법 |
| TW201014452A (en) | 2008-08-19 | 2010-04-01 | Plextronics Inc | Organic light emitting diode lighting devices |
| TWI537900B (zh) | 2008-08-19 | 2016-06-11 | 索爾維美國有限公司 | 使用者可組態之鑲嵌發光裝置 |
| JP5097057B2 (ja) * | 2008-08-29 | 2012-12-12 | 株式会社沖データ | 表示装置 |
| JP4555880B2 (ja) | 2008-09-04 | 2010-10-06 | 株式会社沖データ | 積層半導体発光装置及び画像形成装置 |
| JP5024247B2 (ja) | 2008-09-12 | 2012-09-12 | 日立電線株式会社 | 発光素子 |
| US7977872B2 (en) | 2008-09-16 | 2011-07-12 | Global Oled Technology Llc | High-color-temperature tandem white OLED |
| TW201017863A (en) | 2008-10-03 | 2010-05-01 | Versitech Ltd | Semiconductor color-tunable broadband light sources and full-color microdisplays |
| TWI422063B (zh) | 2008-11-14 | 2014-01-01 | Samsung Electronics Co Ltd | 半導體發光裝置 |
| US9184410B2 (en) | 2008-12-22 | 2015-11-10 | Samsung Display Co., Ltd. | Encapsulated white OLEDs having enhanced optical output |
| US8466542B2 (en) | 2009-03-13 | 2013-06-18 | Tessera, Inc. | Stacked microelectronic assemblies having vias extending through bond pads |
| US8946204B2 (en) | 2009-05-07 | 2015-02-03 | Gruenenthal Gmbh | Substituted phenylureas and phenylamides as vanilloid receptor ligands |
| KR101077789B1 (ko) | 2009-08-07 | 2011-10-28 | 한국과학기술원 | Ｌｅｄ 디스플레이 제조 방법 및 이에 의하여 제조된 ｌｅｄ 디스플레이 |
| CN105870241A (zh) | 2009-11-24 | 2016-08-17 | 佛罗里达大学研究基金会公司 | 用于感应红外辐射的方法和设备 |
| US8642363B2 (en) | 2009-12-09 | 2014-02-04 | Nano And Advanced Materials Institute Limited | Monolithic full-color LED micro-display on an active matrix panel manufactured using flip-chip technology |
| KR101114782B1 (ko) * | 2009-12-10 | 2012-02-27 | 엘지이노텍 주식회사 | 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법 |
| US9236532B2 (en) | 2009-12-14 | 2016-01-12 | Seoul Viosys Co., Ltd. | Light emitting diode having electrode pads |
| JP5443286B2 (ja) | 2009-12-24 | 2014-03-19 | スタンレー電気株式会社 | フェイスアップ型光半導体装置 |
| KR101631652B1 (ko) | 2009-12-29 | 2016-06-20 | 삼성전자주식회사 | 광민감성 투명 산화물 반도체 재료를 이용한 이미지 센서 |
| JP2011159671A (ja) | 2010-01-29 | 2011-08-18 | Oki Data Corp | 半導体発光装置および画像表示装置 |
| US20110204376A1 (en) | 2010-02-23 | 2011-08-25 | Applied Materials, Inc. | Growth of multi-junction led film stacks with multi-chambered epitaxy system |
| EP2366753B1 (en) | 2010-03-02 | 2015-06-17 | Semiconductor Energy Laboratory Co., Ltd. | Light-Emitting Element and Lighting Device |
| JP5621842B2 (ja) | 2010-04-02 | 2014-11-12 | 株式会社日立製作所 | 有機発光装置およびこれを用いた光源装置 |
| CN102668135B (zh) * | 2010-06-24 | 2016-08-17 | 首尔伟傲世有限公司 | 发光二极管 |
| KR101252032B1 (ko) | 2010-07-08 | 2013-04-10 | 삼성전자주식회사 | 반도체 발광소자 및 이의 제조방법 |
| US9178107B2 (en) | 2010-08-03 | 2015-11-03 | Industrial Technology Research Institute | Wafer-level light emitting diode structure, light emitting diode chip, and method for forming the same |
| JP5333382B2 (ja) | 2010-08-27 | 2013-11-06 | 豊田合成株式会社 | 発光素子 |
| US9070851B2 (en) | 2010-09-24 | 2015-06-30 | Seoul Semiconductor Co., Ltd. | Wafer-level light emitting diode package and method of fabricating the same |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US9941319B2 (en) | 2010-10-13 | 2018-04-10 | Monolithic 3D Inc. | Semiconductor and optoelectronic methods and devices |
| KR20120040011A (ko) | 2010-10-18 | 2012-04-26 | 한국전자통신연구원 | 발광 다이오드 |
| JP5777879B2 (ja) | 2010-12-27 | 2015-09-09 | ローム株式会社 | 発光素子、発光素子ユニットおよび発光素子パッケージ |
| CN102593303A (zh) | 2011-01-05 | 2012-07-18 | 晶元光电股份有限公司 | 具有栓塞的发光元件 |
| US20120236532A1 (en) | 2011-03-14 | 2012-09-20 | Koo Won-Hoe | Led engine for illumination |
| JP5854419B2 (ja) | 2011-03-18 | 2016-02-09 | 国立大学法人山口大学 | 多波長発光素子及びその製造方法 |
| FR2964498A1 (fr) | 2011-03-21 | 2012-03-09 | Soitec Silicon On Insulator | Empilement de led de couleur |
| CN105309047B (zh) | 2011-03-23 | 2017-05-17 | 株式会社半导体能源研究所 | 发光装置以及照明装置 |
| JP5095840B2 (ja) | 2011-04-26 | 2012-12-12 | 株式会社東芝 | 半導体発光素子 |
| EP2704527A4 (en) | 2011-04-27 | 2015-10-14 | Jx Nippon Oil & Energy Corp | TRANSPARENT LIGHT EXTRACTION SUBSTRATE FOR ORGANIC ELECTROLUMINESCENT ELEMENTS AND ORGANIC ELECTROLUMINESCENT ELEMENTS IMPLEMENTED THEREWITH |
| TW201248945A (en) | 2011-05-31 | 2012-12-01 | Chi Mei Lighting Tech Corp | Light-emitting diode device and method for manufacturing the same |
| US8884316B2 (en) | 2011-06-17 | 2014-11-11 | Universal Display Corporation | Non-common capping layer on an organic device |
| JP2013070030A (ja) | 2011-09-06 | 2013-04-18 | Sony Corp | 撮像素子、電子機器、並びに、情報処理装置 |
| KR101902392B1 (ko) | 2011-10-26 | 2018-10-01 | 엘지이노텍 주식회사 | 발광 소자 |
| KR101888604B1 (ko) * | 2011-10-28 | 2018-08-14 | 엘지이노텍 주식회사 | 발광 소자 및 발광 소자 패키지 |
| DE102011056888A1 (de) | 2011-12-22 | 2013-06-27 | Osram Opto Semiconductors Gmbh | Anzeigevorrichtung und Verfahren zur Herstellung einer Anzeigevorrichtung |
| CN102593290B (zh) | 2012-01-18 | 2014-08-13 | 鄂尔多斯市荣泰光电科技有限责任公司 | 白光led外延片及其制作工艺以及白光led芯片的制作方法 |
| KR20130104612A (ko) | 2012-03-14 | 2013-09-25 | 서울바이오시스 주식회사 | 발광 다이오드 및 그것을 제조하는 방법 |
| US20130264587A1 (en) | 2012-04-04 | 2013-10-10 | Phostek, Inc. | Stacked led device using oxide bonding |
| US8835948B2 (en) | 2012-04-19 | 2014-09-16 | Phostek, Inc. | Stacked LED device with diagonal bonding pads |
| TW201344955A (zh) | 2012-04-27 | 2013-11-01 | Phostek Inc | 發光二極體裝置 |
| US9257665B2 (en) | 2012-09-14 | 2016-02-09 | Universal Display Corporation | Lifetime OLED display |
| US8946052B2 (en) | 2012-09-26 | 2015-02-03 | Sandia Corporation | Processes for multi-layer devices utilizing layer transfer |
| DE102013112602B4 (de) | 2012-12-18 | 2020-11-12 | Lg Display Co., Ltd. | Weiße organische Lichtemissionsvorrichtung |
| US20140184062A1 (en) | 2012-12-27 | 2014-07-03 | GE Lighting Solutions, LLC | Systems and methods for a light emitting diode chip |
| US20140191243A1 (en) | 2013-01-08 | 2014-07-10 | University Of Florida Research Foundation, Inc. | Patterned articles and light emitting devices therefrom |
| US9443833B2 (en) | 2013-01-31 | 2016-09-13 | Nthdegree Technologies Worldwide Inc. | Transparent overlapping LED die layers |
| JP2014175427A (ja) | 2013-03-07 | 2014-09-22 | Toshiba Corp | 半導体発光素子及びその製造方法 |
| TW201438188A (zh) * | 2013-03-25 | 2014-10-01 | Miracle Technology Co Ltd | 堆疊式發光二極體陣列結構 |
| US9786859B2 (en) | 2013-05-17 | 2017-10-10 | Panasonic Intellectual Property Management Co., Ltd. | Organic electroluminescent element and lighting device |
| CN105230124A (zh) | 2013-05-17 | 2016-01-06 | 松下知识产权经营株式会社 | 有机电致发光元件 |
| JP2015012044A (ja) | 2013-06-26 | 2015-01-19 | 株式会社東芝 | 半導体発光素子 |
| KR102050461B1 (ko) | 2013-06-28 | 2019-11-29 | 엘지디스플레이 주식회사 | 유기 발광 소자 |
| JP2015012244A (ja) | 2013-07-01 | 2015-01-19 | 株式会社東芝 | 半導体発光素子 |
| TWI686971B (zh) | 2013-08-09 | 2020-03-01 | 日商半導體能源研究所股份有限公司 | 發光元件、顯示模組、照明模組、發光裝置、顯示裝置、電子裝置、及照明裝置 |
| DE102013109451B9 (de) | 2013-08-30 | 2017-07-13 | Osram Oled Gmbh | Verfahren zur Herstellung eines optoelektronischen Bauelements |
| WO2015073286A1 (en) | 2013-11-15 | 2015-05-21 | Lockheed Martin Advanced Energy Storage, Llc | Methods for determining state of charge and calibrating reference electrodes in a redox flow battery |
| JP6497647B2 (ja) | 2013-12-24 | 2019-04-10 | パナソニックＩｐマネジメント株式会社 | 表示装置及び表示装置の製造方法 |
| KR101452801B1 (ko) | 2014-03-25 | 2014-10-22 | 광주과학기술원 | 발광다이오드 및 이의 제조방법 |
| KR20150121306A (ko) | 2014-04-18 | 2015-10-29 | 포항공과대학교 산학협력단 | 질화물 반도체 발광소자 및 이의 제조방법 |
| KR20150131522A (ko) | 2014-05-15 | 2015-11-25 | 엘지디스플레이 주식회사 | 유기 발광 표시 소자 디스플레이 패널 |
| US9831387B2 (en) | 2014-06-14 | 2017-11-28 | Hiphoton Co., Ltd. | Light engine array |
| JP2016027361A (ja) | 2014-07-01 | 2016-02-18 | 株式会社リコー | エレクトロクロミック表示装置およびその製造方法、駆動方法 |
| GB201413578D0 (en) | 2014-07-31 | 2014-09-17 | Infiniled Ltd | A colour iled display on silicon |
| JP6351520B2 (ja) | 2014-08-07 | 2018-07-04 | 株式会社東芝 | 半導体発光素子 |
| JP6413460B2 (ja) | 2014-08-08 | 2018-10-31 | 日亜化学工業株式会社 | 発光装置及び発光装置の製造方法 |
| KR20160027875A (ko) | 2014-08-28 | 2016-03-10 | 서울바이오시스 주식회사 | 발광소자 |
| US9799719B2 (en) | 2014-09-25 | 2017-10-24 | X-Celeprint Limited | Active-matrix touchscreen |
| KR101888608B1 (ko) | 2014-10-17 | 2018-09-20 | 엘지이노텍 주식회사 | 발광 소자 패키지 및 조명 장치 |
| US9847051B2 (en) | 2014-11-04 | 2017-12-19 | Apple Inc. | Organic light-emitting diode display with minimized subpixel crosstalk |
| US9698134B2 (en) | 2014-11-27 | 2017-07-04 | Sct Technology, Ltd. | Method for manufacturing a light emitted diode display |
| US20160163940A1 (en) | 2014-12-05 | 2016-06-09 | Industrial Technology Research Institute | Package structure for light emitting device |
| KR102402260B1 (ko) | 2015-01-08 | 2022-05-27 | 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 | 발광 소자 패키지 |
| KR102038443B1 (ko) | 2015-03-26 | 2019-10-30 | 엘지이노텍 주식회사 | 발광 소자 및 발광 소자 패키지 |
| KR102434778B1 (ko) | 2015-03-26 | 2022-08-23 | 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 | 발광 소자 패키지 |
| KR101771461B1 (ko) | 2015-04-24 | 2017-08-25 | 엘지전자 주식회사 | 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법 |
| JP6637674B2 (ja) | 2015-04-30 | 2020-01-29 | 信越化学工業株式会社 | プリント配線板、プリント配線板の製造方法、及び半導体装置 |
| CN104952995B (zh) | 2015-05-05 | 2017-08-25 | 湘能华磊光电股份有限公司 | 一种iii族半导体发光器件的倒装结构 |
| US20160336482A1 (en) | 2015-05-12 | 2016-11-17 | Epistar Corporation | Light-emitting device |
| DE102015108532A1 (de) | 2015-05-29 | 2016-12-01 | Osram Opto Semiconductors Gmbh | Anzeigevorrichtung mit einer Mehrzahl getrennt voneinander betreibbarer Bildpunkte |
| DE102015108545A1 (de) | 2015-05-29 | 2016-12-01 | Osram Opto Semiconductors Gmbh | Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements |
| JP2016225221A (ja) | 2015-06-02 | 2016-12-28 | コニカミノルタ株式会社 | 電界発光素子 |
| JP2017011202A (ja) | 2015-06-25 | 2017-01-12 | 京セラ株式会社 | 発光装置 |
| TWI577042B (zh) | 2015-07-15 | 2017-04-01 | 南臺科技大學 | 發光二極體晶片及數據發射及接收裝置 |
| WO2017030396A1 (ko) | 2015-08-18 | 2017-02-23 | 엘지이노텍(주) | 발광 소자, 이 소자를 포함하는 발광 소자 패키지 및 이 패키지를 포함하는 발광 장치 |
| KR102415331B1 (ko) | 2015-08-26 | 2022-06-30 | 삼성전자주식회사 | 발광 소자 패키지, 및 이를 포함하는 장치 |
| KR102443035B1 (ko) | 2015-09-02 | 2022-09-16 | 삼성전자주식회사 | Led 구동 장치 및 그를 포함하는 조명 장치 |
| US10032757B2 (en) | 2015-09-04 | 2018-07-24 | Hong Kong Beida Jade Bird Display Limited | Projection display system |
| US10304811B2 (en) | 2015-09-04 | 2019-05-28 | Hong Kong Beida Jade Bird Display Limited | Light-emitting diode display panel with micro lens array |
| KR102460072B1 (ko) | 2015-09-10 | 2022-10-31 | 삼성전자주식회사 | 반도체 발광 소자 |
| KR102406606B1 (ko) | 2015-10-08 | 2022-06-09 | 삼성디스플레이 주식회사 | 유기 발광 소자, 이를 포함하는 유기 발광 표시 장치, 및 이의 제조 방법 |
| KR101739851B1 (ko) | 2015-10-30 | 2017-05-25 | 주식회사 썬다이오드코리아 | 파장변환구조체를 포함하는 발광 소자 |
| US10304813B2 (en) | 2015-11-05 | 2019-05-28 | Innolux Corporation | Display device having a plurality of bank structures |
| KR102546307B1 (ko) | 2015-12-02 | 2023-06-21 | 삼성전자주식회사 | 발광 소자 및 이를 포함하는 표시 장치 |
| KR20170082187A (ko) | 2016-01-05 | 2017-07-14 | 삼성전자주식회사 | 백색 발광장치 및 디스플레이 장치 |
| TWI581455B (zh) | 2016-01-29 | 2017-05-01 | 友達光電股份有限公司 | 發光裝置及發光裝置之製造方法 |
| KR102524805B1 (ko) | 2016-02-12 | 2023-04-25 | 삼성전자주식회사 | 광원 모듈, 디스플레이 패널 및 이를 구비한 디스플레이 장치 |
| WO2017145026A1 (en) | 2016-02-23 | 2017-08-31 | Silanna UV Technologies Pte Ltd | Resonant optical cavity light emitting device |
| KR102328852B1 (ko) | 2016-02-24 | 2021-11-22 | 삼성디스플레이 주식회사 | 유기발광소자 |
| WO2017146477A1 (ko) | 2016-02-26 | 2017-08-31 | 서울반도체주식회사 | 디스플레이 장치 및 그의 제조 방법 |
| DE102016104280A1 (de) | 2016-03-09 | 2017-09-14 | Osram Opto Semiconductors Gmbh | Bauelement und Verfahren zur Herstellung eines Bauelements |
| KR20170108321A (ko) | 2016-03-17 | 2017-09-27 | 주식회사 루멘스 | 발광 다이오드 |
| KR102517336B1 (ko) | 2016-03-29 | 2023-04-04 | 삼성전자주식회사 | 디스플레이 패널 및 이를 구비한 멀티비전 장치 |
| CN205944139U (zh) | 2016-03-30 | 2017-02-08 | 首尔伟傲世有限公司 | 紫外线发光二极管封装件以及包含此的发光二极管模块 |
| CN105789237A (zh) | 2016-04-25 | 2016-07-20 | 京东方科技集团股份有限公司 | Led显示模组、显示装置及显示模组的制作方法 |
| JP6683003B2 (ja) | 2016-05-11 | 2020-04-15 | 日亜化学工業株式会社 | 半導体素子、半導体装置及び半導体素子の製造方法 |
| KR20170129983A (ko) | 2016-05-17 | 2017-11-28 | 삼성전자주식회사 | 발광소자 패키지, 이를 이용한 디스플레이 장치 및 그 제조방법 |
| US10388691B2 (en) | 2016-05-18 | 2019-08-20 | Globalfoundries Inc. | Light emitting diodes (LEDs) with stacked multi-color pixels for displays |
| CN107437551B (zh) | 2016-05-25 | 2020-03-24 | 群创光电股份有限公司 | 显示装置及其制造方法 |
| EP3297044A1 (en) | 2016-09-19 | 2018-03-21 | Nick Shepherd | Improved led emitter, led emitter array and method for manufacturing the same |
| CN106449659B (zh) * | 2016-11-11 | 2019-06-07 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法、显示器 |
| KR102642304B1 (ko) | 2016-11-28 | 2024-02-28 | 삼성전자주식회사 | 광전자 소자 및 전자 장치 |
| US11287563B2 (en) | 2016-12-01 | 2022-03-29 | Ostendo Technologies, Inc. | Polarized light emission from micro-pixel displays and methods of fabrication thereof |
| US10400958B2 (en) | 2016-12-30 | 2019-09-03 | Lumileds Llc | Addressable color changeable LED structure |
| CN106898601A (zh) | 2017-02-15 | 2017-06-27 | 佛山市国星光电股份有限公司 | 三角形组合的led线路板、三角形led器件及显示屏 |
| EP3586368A4 (en) | 2017-02-24 | 2020-12-09 | Massachusetts Institute of Technology (MIT) | METHOD AND DEVICE FOR VERTICALLY STACKED MULTICOLORED LIGHT DIODE (LED) DISPLAY |
| CN106848043A (zh) | 2017-03-28 | 2017-06-13 | 光创空间（深圳）技术有限公司 | 一种led器件的封装方法及led器件 |
| TWI699496B (zh) | 2017-03-31 | 2020-07-21 | 億光電子工業股份有限公司 | 發光裝置和照明模組 |
| TWI613806B (zh) | 2017-05-16 | 2018-02-01 | 錼創科技股份有限公司 | 微型發光二極體裝置及顯示面板 |
| KR20190001050A (ko) | 2017-06-26 | 2019-01-04 | 주식회사 루멘스 | 칩 적층 구조를 갖는 led 픽셀 소자 |
| KR102503578B1 (ko) | 2017-06-30 | 2023-02-24 | 엘지전자 주식회사 | 반도체 발광 소자를 이용한 디스플레이 장치 |
| CN109216329B (zh) | 2017-07-07 | 2020-09-08 | 鸿富锦精密工业（深圳）有限公司 | 微型led显示面板及其制备方法 |
| KR102476136B1 (ko) | 2017-09-05 | 2022-12-09 | 삼성전자주식회사 | Led를 이용한 디스플레이 장치 |
| US11282981B2 (en) | 2017-11-27 | 2022-03-22 | Seoul Viosys Co., Ltd. | Passivation covered light emitting unit stack |
| KR102509639B1 (ko) | 2017-12-12 | 2023-03-15 | 삼성전자주식회사 | 발광소자 패키지 제조방법 |
| US10586829B2 (en) | 2018-01-23 | 2020-03-10 | Light Share, LLC | Full-color monolithic micro-LED pixels |
| US11508876B2 (en) | 2018-12-31 | 2022-11-22 | Seoul Viosys Co., Ltd. | Light emitting device package and display device having the same |
-
2018
- 2018-11-22 US US16/198,850 patent/US11552057B2/en active Active
- 2018-12-19 EP EP18891199.4A patent/EP3729519A4/en active Pending
- 2018-12-19 JP JP2020533800A patent/JP7387606B2/ja active Active
- 2018-12-19 CN CN202010012824.6A patent/CN111063774B/zh active Active
- 2018-12-19 KR KR1020207017701A patent/KR102632225B1/ko active IP Right Grant
- 2018-12-19 CN CN202010012719.2A patent/CN111180479B/zh active Active
- 2018-12-19 WO PCT/KR2018/016170 patent/WO2019124952A1/en unknown
- 2018-12-19 CN CN201880039947.XA patent/CN110770920B/zh active Active
-
2019
- 2019-11-04 US US16/673,114 patent/US11527513B2/en active Active
- 2019-11-04 US US16/673,184 patent/US11527514B2/en active Active
-
2022
- 2022-12-07 US US18/077,188 patent/US20230107772A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010014391A1 (en) * | 1994-12-13 | 2001-08-16 | Stephen Ross Forrest | Organic light emitting devices |
| US20060255343A1 (en) * | 2005-05-12 | 2006-11-16 | Oki Data Corporation | Semiconductor apparatus, print head, and image forming apparatus |
| US20120094414A1 (en) * | 2010-10-13 | 2012-04-19 | NuPGA Corporation | Novel semiconductor and optoelectronic devices |
| JP2013229218A (ja) * | 2012-04-26 | 2013-11-07 | Konica Minolta Inc | 表示装置 |
| KR20170115142A (ko) * | 2016-04-04 | 2017-10-17 | 삼성전자주식회사 | Led 광원 모듈 및 디스플레이 장치 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022220537A1 (ko) * | 2021-04-12 | 2022-10-20 | 서울바이오시스주식회사 | 발광 소자 및 이를 포함하는 발광 모듈 |
| WO2022220604A1 (ko) * | 2021-04-14 | 2022-10-20 | 서울바이오시스주식회사 | Led 디스플레이용 유닛 픽셀 및 그것을 갖는 디스플레이장치 |
| WO2022225279A1 (ko) * | 2021-04-19 | 2022-10-27 | 서울바이오시스주식회사 | 발광 소자 및 이를 포함하는 디스플레이 장치 |
| WO2023243735A1 (ko) * | 2022-06-13 | 2023-12-21 | 엘지전자 주식회사 | 반도체 발광 소자를 이용한 디스플레이 장치 |
| WO2023243782A1 (ko) * | 2022-06-13 | 2023-12-21 | 엘지전자 주식회사 | 반도체 발광 소자를 이용한 엘이디 패널, 그 제조 방법 및 엘이디 패널을 포함하는 디스플레이 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110770920A (zh) | 2020-02-07 |
| CN111063774B (zh) | 2024-07-05 |
| BR112020012281A2 (pt) | 2020-11-24 |
| US20190189596A1 (en) | 2019-06-20 |
| EP3729519A1 (en) | 2020-10-28 |
| US20200066691A1 (en) | 2020-02-27 |
| CN111180479A (zh) | 2020-05-19 |
| JP7387606B2 (ja) | 2023-11-28 |
| EP3729519A4 (en) | 2021-10-27 |
| US11527514B2 (en) | 2022-12-13 |
| US20200066690A1 (en) | 2020-02-27 |
| WO2019124952A1 (en) | 2019-06-27 |
| CN111180479B (zh) | 2023-12-08 |
| JP2021508170A (ja) | 2021-02-25 |
| US11527513B2 (en) | 2022-12-13 |
| KR102632225B1 (ko) | 2024-02-02 |
| US11552057B2 (en) | 2023-01-10 |
| US20230107772A1 (en) | 2023-04-06 |
| CN110770920B (zh) | 2024-05-14 |
| CN111063774A (zh) | 2020-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102632225B1 (ko) | 디스플레이용 led 유닛 및 이를 갖는 디스플레이 장치 | |
| US20230143510A1 (en) | Led unit for display and display apparatus having the same | |
| CN110870065B (zh) | 用于显示器的led单元以及具有该led单元的显示设备 | |
| JP7240398B2 (ja) | 発光積層構造とこれを備えたディスプレイデバイス | |
| JP7223011B2 (ja) | 発光積層構造体を有する表示装置 | |
| US20240055467A1 (en) | Light emitting stacked structure and display device having the same | |
| KR102703109B1 (ko) | 디스플레이용 led 유닛 및 이를 갖는 디스플레이 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |