KR20170116982A - 미세 리세스 피처의 SiO2 충전 및 촉매 표면 상의 선택적 SiO2 성막을 위한 방법 - Google Patents

미세 리세스 피처의 SiO2 충전 및 촉매 표면 상의 선택적 SiO2 성막을 위한 방법 Download PDF

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Abstract

미세한 리세스된 피처의 무공극(void-free) SiO2 충전 및 촉매 표면 상의 선택적 SiO2 성막 방법이 개시되어 있다. 일 실시형태에 따르면, 상기 방법은, 리세스된 피처들을 포함하는 기판을 제공하는 단계, 금속 함유 촉매층으로 리세스된 피처들의 표면을 코팅하는 단계, 리세스된 피처들 내에 등각의 SiO2 막을 성막하도록 임의의 산화 및 가수화제의 부재하에, 대략 150˚C 이하의 기판 온도에서 실란올 가스를 함유하는 프로세스 가스에 상기 기판을 노출시키는 단계, 및 리세스된 피처들이 무공극의 매끄러운 SiO2 재료로 충전될 때까지 등각의 SiO2 막의 두께를 증가시키기 위해 적어도 한번 코팅 및 노광을 반복하는 단계를 포함한다. 일 실시예에서, SiO2 재료로 충전된 리세스된 피처는 반도체 디바이스에서 STI(shallow trench isolation) 구조를 형성한다.

Description

미세한 리세스된 피처들의 SiO2 충전을 위한 방법 및 촉매 표면 상의 선택적 SiO2 성막{METHODS FOR SiO2 FILLING OF FINE RECESSED FEATURES AND SELECTIVE SiO2 DEPOSITION ON CATALYTIC SURFACES}
본 출원은 2016년 4월 12일에 출원된 미국 가 특허출원 일련번호 제 62/321,662 호에 관련되고 그에 대한 우선권을 주장하며, 그 전체 내용은 본원에 인용에 의해 포함된다. 본 출원은 2016년 5월 18일에 출원된 미국 가 특허출원 일련번호 제 62/338,189 호에 관련되고 그에 대한 우선권을 주장하며, 그 전체 내용은 본원에 인용에 의해 포함된다. 본 출원은 2016년 11월 22일에 출원된 미국 가 특허출원 일련번호 제 62/425,563 호에 관련되고 그에 대한 우선권을 주장하며, 그 전체 내용은 본원에 인용에 의해 포함된다.
본 발명은 기판을 프로세싱하기 위한 방법에 관한 것으로, 더 구체적으로 기판 상에 미세 리세스 피처, 예를 들어 얕은 트렌치 격리(shallow trench isolation: STI) 구조를 형성하는 미세 리세스 피처(fine recessed feature)의 실리콘 이산화물(SiO2) 충전을 위한 방법, 및 서로 다른 재료 상에 SiO2 막을 선택적으로 성막하기 위한 방법에 관한 것이다.
SiO2는 실리콘 마이크로전자 디바이스(silicon microelectronic device)에서 가장 흔한 유전체 재료이다. 그러나, 그 중요도에도 불구하고, 저온에서 SiO2 재료로 미세 리세스 피처를 무공극(void-less) 및 이음매 없이(seamless) 충전하는 것이 어려운 것으로 판명되었다. 더욱이, 낮은 기판 온도에서 서로 다른 재료 상의 SiO2 막의 선택적 성막을 위한 새로운 방법이 필요하다.
미세 리세스 피처의 무공극 SiO2 충전 및 촉매 표면 상의 선택적 SiO2 성막을 위한 방법이 설명된다. 발명자는 SiO2 재료로 미세 리세스 피처의 무공극 및 이음매 없는 충전을 제공하는 프로세싱 방법을 발견하였다. SiO2 재료는 플라즈마의 부재하에 저온에서 성막되고 종래의 고온 SiO2 재료와 유사한 많은 재료 속성(material property)을 가진다. 따라서 STI 구조를 형성하는데 매우 적합하다. 또한, 서로 다른 재료 상에 SiO2 막을 선택적으로 성막하기 위한 프로세싱 방법이 설명된다.
일 실시예에 따르면, 방법은 리세스 피처를 포함하는 기판을 제공하는 단계, 금속-함유 촉매 층으로 리세스 피처의 표면을 코팅하는 단계, 및 임의의 산화 및 수소화제의 부재하에, 리세스 피처에서 등각 SiO2 막을 성막시키기 위해 실라놀 가스를 함유하는 프로세스 가스에 대략 150℃ 이하의 기판 온도에서 기판을 노출시키는 단계, 및 리세스 피처가 리세스 피처에서 무공극이고 이음매 없는 SiO2 재료로 충전될 때까지 등각의 SiO2 막의 두께를 증가시키기 위해 코팅 단계 및 노출 단계를 적어도 한번 반복하는 단계를 포함한다. 일 예에서, SiO2 재료로 충전되는 리세스 피처는 반도체 디바이스에서의 STI 구조를 형성할 수 있다.
다른 실시예에 따르면, 방법은 제 1 표면을 함유하는 제 1 재료 및 제 2 표면을 함유하는 제 2 재료를 포함하는 기판을 제공하는 단계를 포함하고, 제 2 표면은 금속-함유 촉매 층을 함유하고, 임의의 산화 및 수소화제의 부재하에, 제 2 표면 상에 SiO2 막을 선택적으로 성막하기 위해 실라놀 가스를 함유하는 프로세스 가스에 대략 150℃ 이하의 기판 온도에서 기판을 노출시키는 단계를 포함한다.
본 명세서에 포함되고 본 명세서의 일부를 구성하는 첨부 도면은 본 발명의 실시예를 도시하고, 상기에 주어진 본 발명의 일반 설명 및 이하에 주어지는 상세한 설명과 함께, 본 발명을 설명하도록 기능한다.
도 1은 본 발명의 실시예에 따라 기판을 프로세싱하기 위한 프로세스 흐름도이다;
도 2a-2c는 본 발명의 실시예에 따라 기판을 프로세싱하는 방법을 단면도를 통해 개략적으로 도시한다;
도 3은 본 발명의 실시예에 따라 프로세싱될 수 있는 다른 기판을 단면도를 통해 개략적으로 도시한다;
도 4-6은 본 발명의 실시예에 따라 7과 10 사이의 애스펙트 비(aspect ratio)를 가지는 리세스 피처의 SiO2 충전의 단면도를 도시한다;
도 7은 본 발명의 하나 또는 그 이상의 실시예에서 사용하기 위한 원자 층 성막(Atomic Layer Deposition: ALD)의 개략도이다; 그리고
도 8은 본 발명의 실시예에 따라 STI 구조를 형성할 수 있는 리세스 피처의 SiO2 충전의 단면도를 도시한다
도 9는 본 발명의 실시예에 따른 TPSOL 펄스 길이의 함수로서 SiO2 막 두께 및 내부-웨이퍼-비균일성(Within-Wafer-Nonuniformity: WiWNU)을 도시한다;
도 10은 633 nm에서의 SiO2 막의 굴절률(refractive index) 대 열처리 비용(thermal budget)을 도시한다;
도 11은 에칭 시간의 함수로서 희석 HF(DHF)(1:100)에서의 SiO2 막의 에칭량을 도시한다;
도 12는 DHF에서의 서로 다른 SiO2 막의 에칭 속도(etch rate)를 도시한다;
도 13은 열처리 비용의 함수로서 SiO2 두께 수축(shrinkage) 및 퍼센트 두께 변화(percent thickness change)를 도시한다;
도 14는 어닐링 온도(annealing temparature)의 함수로서 DHF에서의 서로 다른 SiO2 막의 에칭 속도를 도시한다;
도 15는 SiO2 막에 대한 동등한 산화물 두께(equivalent oxide thickness: EOT) 대 물리적 두께를 도시한다; 및
도 16a 및 16b는 본 발명의 실시예에 따라 기판을 프로세싱하는 방법을 단면도를 통해 개략적으로 도시한다.
도 1은 본 발명의 실시예에 따라 기판을 프로세싱하기 위한 프로세스 흐름도이고, 도 2a-2c는 본 발명의 실시예에 따라 기판을 프로세싱하는 방법을 단면도를 통해 개략적으로 도시한다.
이제 도 1 및 2a를 참조하면, 프로세스 흐름(10)은 12에서, 리세스 피처(230 및 240)를 함유하는 기판(200)을 제공하는 단계를 포함한다. 기판(200)은 제 1 층(210) 및 제 1 층(210) 상의 제 2 층(220)을 포함한다. 제 2 층(220)은 제 2 층(220)을 통해 연장하는 리세스 피처(230 및 240)를 가진다. 리세스 피처(230)는 측벽(236) 및 바닥부(231)를 가진다. 리세스 피처(240)는 측벽(246) 및 바닥부(241)를 가진다. 리세스 피처(230, 240)는 잘-알려진 리소그래피(well-known lithography) 및 에칭 프로세스를 사용하여 형성될 수 있다. 도 2a에 도시된 바와 같이, 리세스 피처(230 및 240)는 서로 다른 폭을 가질 수 있다. 리세스 피처(230, 240) 중 하나 또는 둘 다는 예를 들어, 200 nm 미만, 100 nm 미만, 50 nm 미만, 25 nm 미만, 20 nm 미만 또는 10 nm 미만인 폭(232, 242)을 가질 수 있다. 다른 예에서, 리세스 피처(230, 240) 중 하나 또는 둘 다는 5 nm 내지 10 nm 사이, 10 nm 내지 20 nm 사이이고, 20 nm 내지 50 nm 사이이고, 50 nm 내지 100 nm 사이이고, 100 nm 내지 200 nm 사이이고, 10 nm 내지 50 nm 사이이거나 10 nm 내지 100 nm 사이인 폭(232, 242)을 가질 수 있다. 리세스 피처(230, 240) 중 하나 또는 둘 다는 예를 들어, 25 nm, 50 nm, 100 nm, 200 nm 또는 200 nm보다 큰 깊이(234, 244)를 가질 수 있다. 일 예에서, 리세스 피처(230, 240) 중 하나 또는 그 이상은 약 10 nm 내지 약 50 nm 사이의 폭 및 약 100 nm 내지 약 300 nm 사이의 깊이를 가질 수 있다.
일 실시예에 따르면, 제 1 층(210) 및 제 2 층(220)은 동일한 재료를 함유할 수 있다. 따라서, 바닥부(231, 241) 및 측벽(236, 246)은 동일한 재료를 함유할 수 있다. 다른 실시예에 따르면, 제 1 층(210) 및 제 2 층(220)은 서로 다른 재료를 함유할 수 있다. 예를 들어, 바닥부(231, 241) 및 측벽(236, 246)은 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 재료, 금속 및 금속-함유 재료로 이루어지는 그룹으로부터 선택될 수 있다. 유전체 재료는 SiO2, SiON, SiN, 하이-k 재료, 로우-k 재료 및 울트라-로우-k 재료로 이루어지는 그룹으로부터 선택될 수 있다. 일 예에서, 하이-k 재료는 HfO2, ZrO2, TiO2 및 Al2O3로 이루어지는 그룹으로부터 선택될 수 있다. 예를 들어, 금속 및 금속-함유 재료는 Cu, Al, Ta, Ru, TaN, TaC 및 TaCN으로 이루어지는 그룹으로부터 선택될 수 있다.
본 발명의 일 실시예에 따르면, 도 1 및 2b에 도시된 바와 같이, 방법은 14에서, 금속-함유 촉매 층(247)으로, 리세스 피처(230, 240)의 표면을 포함하는 기판(200)의 표면을 코팅하는 단계를 더 포함한다.
기판(200)의 표면을 등각으로 코팅하는 기술은 모노층 성막(monolayer deposition: "MLD") 방법을 포함할 수 있다. MLD 방법은 예를 들어, 화학 흡착(chemisorption)에 의해 반응 전구체 분자(reactive precursor molecule)의 포화된 모노층(saturated monolayer)의 형성 원리에 기초하는 ALD 방법을 포함할 수 있다. AB 막을 형성하기 위한 전형적인 MLD 프로세스는 예를 들어, A의 포화된 모노층이 기판 상에 형성되는 시간 주기 동안 제 1 전구체 또는 반응제 A(reactant A: "RA")를 주입하는 것으로 이루어진다. 그 후에, 불활성 가스(inert gas)(Gi)를 사용하여 챔버로부터 RA가 배출된다(purged). B를 A와 조합하고 기판 상에 층 AB를 형성하기 위해 시간 주기 동안 제 2 전구체 또는 반응제 B(reactant B: "RB")가 그 후에 챔버 내로 주입된다. RB는 그 후에 챔버로부터 배출된다. 전구체 또는 반응제를 유입시키고, 리액터(reactor)를 배출하고, 다른 또는 동일한 전구체 또는 반응제를 유입시키고, 리액터를 배출하는 이러한 프로세스는 원하는 두께의 AB 막을 달성하기 위해 여러번 반복될 수 있다. 각 ALD 사이클(cycle)에서 성막되는 AB 막의 두께는 약 0.5 옹스트롬(angstrom)에서 약 2.5 옹스트롬의 범위에 있을 수 있다.
일부 실시예에서, AB 막을 형성할 때의 MLD 프로세스는 제 1 단계 동안 기판 상에 흡수되는 ABC를 함유하는 전구체를 주입하고, 그 후에 제 2 단계 동안 C를 제거하는 단계를 포함할 수 있다. 본 발명의 일부 실시예에 따르면, 금속-함유 촉매 층(247)은 금속-함유 층을 포함할 수 있다. 금속-함유 층의 예는 알루미늄(Al), 티타늄(Ti), 또는 알루미늄 및 티타늄 둘 다를 함유하는 층을 포함한다. 일 실시예에 따르면, 금속-함유 층은 Al, Al2O3, AlN, AlON, Al-함유 전구체, Al-합금, CuAl, TiAlN, TaAlN, Ti, TiAlC, TiO2, TiON, TiN, Ti-함유 전구체, Ti-합금 및 그 조합으로 이루어지는 그룹으로부터 선택된다.
본 발명의 실시예는 널리 다양한 Al-함유 전구체를 활용할 수 있다. 예를 들어, 많은 알루미늄 전구체는 공식을 가진다: AlL1L2L3Dx
여기서 L1, L2, L3은 개개의 음이온성 리간드(anionic ligand)이고, D는 중립 도너 리간드(neutral donor ligand)이며 x는 0, 1 또는 2일 수 있다. 각 L1, L2, L3 리간드는 알콕시화물(alkoxide), 할로겐화물(halide), 아릴옥사이드(aryloxide), 아미드(amide), 시클로펜타디엔일(cyclopentadienyl), 알킬(alkyl), 시릴(silyl), 아미디네이트(amidinate), β-디케토네이트(diketonate), 케토이미네이트(ketoiminate), 실라노에이트(silanoate) 및 카복실레이트(carboxylate)의 그룹으로부터 개별적으로 선택될 수 있다. D 리간드는 에테르(ether), 퓨란(furan), 피리딘(pyridine), 피롤(pyrole), 피롤리딘(pyrolidine), 아민(amine), 크라운 에테르(crown ether), 글라임(glyme) 및 니트릴(nitrile)의 그룹으로부터 선택될 수 있다.
알루미늄 전구체의 다른 예는 다음을 포함한다: AlMe3, AlEt3, AlMe2H, [Al(OsBu)3]4, Al(CH3COCHCOCH3)3, AlCl3, AlBr3, AlI3, Al(OiPr)3, [Al(NMe2)3]2, Al(iBu)2Cl, Al(iBu)3, Al(iBu)2H, AlEt2Cl, Et3Al2(OsBu)3, 및 Al(THD)3.
본 발명의 실시예는 널리 다양한 Ti-함유 전구체를 활용할 수 있다. 예시는 Ti(NEt2)4(TDEAT), Ti(NMeEt)4(TEMAT), Ti(NMe2)4(TDMAT)를 포함하는 "Ti-N" 분자내 결합(intra-molecular bond)을 가지는 Ti-함유 전구체를 포함한다. "Ti-C" 분자내 결합을 함유하는 Ti-함유 전구체를 포함하는 다른 예는 Ti(COCH3)(η5-C5H5)2Cl, Ti(η5-C5H5)Cl2, Ti(η5-C5H5)Cl3, Ti(η5-C5H5)2Cl2, Ti(η5-C5(CH3)5)Cl3, Ti(CH3)(η5-C5H5)2Cl, Ti(η5-C9H7)2Cl2, Ti((η5-C5(CH3)5)2Cl, Ti((η5-C5(CH3)5)2Cl2, Ti(η5-C5H5)2(μ-Cl)2, Ti(η5-C5H5)2(CO)2, Ti(CH3)3(η5-C5H5), Ti(CH3)2(η5-C5H5)2, Ti(CH3)4, Ti(η5-C5H5)(η7-C7H7), Ti(η5-C5H5)(η8-C8H8), Ti(C5H5)2(η5-C5H5)2, Ti((C5H5)2)2(η-H)2, Ti(η5-C5(CH3)5)2, Ti(η5- C5(CH3)5)2(H)2, 및 Ti(CH3)2(η5- C5(CH3)5)2를 포함한다. TiCl4는 "Ti-할로겐" 결합을 함유하는 티타늄 할로겐화물 전구체의 예이다.
일 실시예에 따르면, 금속-함유 촉매 층(247)은 ALD 시스템(70)에서의 ALD 성막 프로세스에 의해 성막될 수 있고, 그 일 예가 도 7에 도시되는데, 기판(200)을 그 위에 지지하도록 구성되는 기판 홀더(substrate holder)(88)를 가지는 프로세스 챔버(86)를 포함한다. 프로세스 챔버(86)는 제 1 프로세스 재료 공급 시스템(72), 제 2 프로세스 재료 공급 시스템(74), 배출 가스(purge gas) 공급 시스템(76) 및 (산소-함유 가스, 질소-함유 가스 또는 원하는 금속-함유 촉매 층 재료를 성막하기 위해 필요한 기타를 포함할 수 있는) 하나 또는 그 이상의 보조 가스 공급 시스템(78), 및 기판 온도 제어 시스템(80)을 더 포함한다.
대안적으로, 또는 추가로, 제어기(82)는 추가적인 제어기/컴퓨터로부터 셋업(setup) 및/또는 구성 정보를 획득할 수 있는 하나 또는 그 이상의 추가적인 제어기/컴퓨터(도시되지 않음)에 커플링될 수 있다. 제어기(82)는 임의의 수의 프로세싱 엘리먼트(72, 74, 76, 78, 80)를 구성하도록 사용될 수 있고, 그로부터 데이터를 수집, 제공, 프로세싱, 저장 및/또는 디스플레이할 수 있다. 제어기(82)는 프로세싱 엘리먼트(72, 74, 76, 78, 80) 중 하나 또는 그 이상을 제어하기 위한 다수의 애플리케이션을 포함할 수 있고, 원한다면, 사용자가 프로세싱 엘리먼트(72, 74, 76, 78, 80) 중 하나 또는 그 이상을 모니터 및/또는 제어하게 하기 위해 인터페이스를 사용하는데 편의성을 제공할 수 있는 그래픽 사용자 인터페이스(graphical user interface: "GUI" 도시되지 않음)를 포함할 수 있다.
프로세스 챔버(86)는 덕트(duct)(90)를 통해, 진공 펌핑 시스템(92) 및 밸브(94)를 포함하는 압력 제어 시스템(96)에 더 커플링되고, 압력 제어 시스템(96)은 금속-함유 촉매 층(247)을 형성하기 위해 적합하고 제 1 및 제 2 프로세스 재료의 사용을 위해 적합한 압력으로 프로세스 챔버(86)를 제어가능하게 비우도록 구성된다. 압력 제어 시스템(96)은 초당 약 1000 리터(및 그 이상)까지 펌핑 스피드 업(pumping speed up) 가능한 터보-분자 진공 펌프(turbo-molecular vacuum pump) 또는 극저온 펌프(cryogenic pump)를 포함할 수 있고 밸브(94)는 챔버 압력을 조절하기 위한 게이트 밸브(gate valve)를 포함할 수 있다. 더욱이, 챔버 프로세스를 모니터링하기 위한 디바이스(도시되지 않음)가 프로세스 챔버(86)에 커플링될 수 있다. 압력 제어 시스템(96)은 예를 들어, ALD 프로세스 동안 약 0.1 Torr 내지 약 100 Torr 사이의 프로세스 챔버 압력을 제어하도록 구성될 수 있다.
제 1 및 제 2 재료 공급 시스템(72, 74), 배출 가스 공급 시스템(76), 및 하나 또는 그 이상의 보조 가스 공급 시스템(78) 각각은 하나 또는 그 이상의 압력 제어 디바이스, 하나 또는 그 이상의 흐름 제어 디바이스, 하나 또는 그 이상의 필터, 하나 또는 그 이상의 밸브 및/또는 하나 또는 그 이상의 흐름 센서를 포함할 수 있다. 흐름 제어 디바이스는 공압 구동 밸브(pneumatic driven valve), 전기-기계적(솔레노이드(solenoidal)) 밸브 및/또는 고속 펄스화 가스 주입 밸브(high-rate pulsed gas injection valve)를 포함할 수 있다. 본 발명의 실시예에 따르면, 가스가 순차적으로 그리고 교번하여 프로세스 챔버(86) 내로 펄싱될 수 있고, 여기서 각 가스 펄스의 길이는 예를 들어, 약 0.1 초 내지 약 100 초 사이에 있을 수 있다. 교번하여, 각 가스 펄스의 길이는 약 1 초 내지 약 10 초 사이에 있을 수 있다. 산소- 및 질소-함유 가스를 위한 예시적인 가스 펄스 길이는 약 0.3 초 내지 약 3 초 사이, 예를 들어, 약 1초일 수 있다. 예시적인 퍼지 가스 펄스는 약 1 초 내지 약 20 초 사이, 예를 들어 약 3 초일 수 있다. 예시적인 펄스화 가스 주입 시스템은 미국 출원공보 제 2004/0123803 호에 더 상세하게 설명된다.
다시 도 7을 참조하면, 제어기(82)는 마이크로프로세서(microprocessor), 메모리(memory) 및 ALD 시스템(70)에 입력을 전달하고 활성화할 뿐 아니라 ALD 시스템(70)으로부터의 출력을 모니터하는데 충분한 제어 전압을 발생시킬 수 있는 디지털 I/O 포트(port)를 포함할 수 있다. 더욱이, 제어기(82)는 프로세서 챔버(86), 기판 홀더(88), 상부 어셈블리(84), 프로세싱 엘리먼트(72, 74, 76, 78), 기판 온도 제어 시스템(80) 및 압력 제어 시스템(96)에 커플링될 수 있고 이들과 정보를 교환할 수 있다. 예를 들어, 제어기(82)의 메모리에 저장된 프로그램은 성막 프로세스를 수행하기 위해 프로세스 레시피(recipe)에 따라 ALD 시스템(70)의 상술한 컴포넌트에 대해 입력을 활성화하도록 활용될 수 있다. 제어기(82)의 일 예는 Dell Corp., (Austin, Texas)로부터 상용화되는 DELL PRECISION WORKSTATION 610™이다.
그러나, 제어기(82)는 프로세서가 메모리에 함유되는 하나 또는 그 이상의 명령의 하나 또는 그 이상의 시퀀스를 실행하는데 응답하여 본 발명의 마이크로프로세서-기반 프로세싱 단계의 일부분 또는 전부를 수행하는 범용 컴퓨터 시스템으로서 구현될 수 있다. 그와 같은 명령은 하드 디스크 또는 착탈식 매체 드라이브(removable media drive)와 같은 다른 컴퓨터 판독가능 매체로부터 제어기 메모리 내로 판독될 수 있다. 멀티-프로세싱 장치(multi-processing arrangement)에서의 하나 또는 그 이상의 프로세서는 또한 메인 메모리에 함유되는 명령의 시퀀스를 실행하기 위해 제어기 마이크로프로세서로서 사용될 수 있다. 대안적인 실시예에서, 소프트웨어 명령 대신에 또는 소프트웨어 명령과 조합하여 하드-와이어드 회로(hard-wired circuitry)가 사용될 수 있다. 따라서, 실시예는 하드웨어 회로 및 소프트웨어의 임의의 특정 조합에 제한되지 않는다.
본 발명의 교시에 따라 프로그램된 명령을 홀딩하기 위해 그리고 본 발명을 구현하는데 필요할 수 있는 데이터 구조, 테이블, 레코드(record) 또는 다른 데이터를 함유하기 위한 제어기 메모리와 같은 적어도 하나의 컴퓨터 판독가능 매체 또는 메모리를 포함한다. 컴퓨터 판독가능한 매체의 예는 하드 디스크, 플로피 디스크, 테이프, 자기-광학 디스크(magneto-optical disk), PROM(EPROM, EEPROM, 플래시 EPROM), DRAM, SRAM, SDRAM, 또는 임의의 다른 자기 매체, 컴팩트 디스크(예를 들어, CD-ROM), 또는 임의의 다른 광학 매체, 펀치 카드(punch card), 페이퍼 테이프(paper tape) 또는 홀(hole)의 패턴을 가지는 다른 물리적 매체, 캐리어 파(carrier wave)(이하에 설명됨), 또는 컴퓨터가 판독할 수 있는 임의의 다른 매체이다.
제어기(82)를 제어하기 위해, 본 발명을 구현하기 위한 디바이스 또는 디바이스들을 구동하기 위한, 및/또는 제어기(82)로 하여금 인간 사용자(human user)와 상호작용하게 할 수 있기 위한 소프트웨어가 컴퓨터 판독가능한 매체 중 임의의 하나 또는 그 조합 상에 저장되어 상주한다. 그와 같은 소프트웨어는 디바이스 구동기(device driver), 운영 시스템(operating system), 개발 툴(development tool) 및 애플리케이션 소프트웨어를 포함할 수 있지만, 이에 제한되는 것은 아니다. 그와 같은 컴퓨터 판독가능 매체는 또한 본 발명을 구현하는데 수행되는 프로세싱의 전부 또는 (프로세싱이 분배된다면) 일부를 수행하기 위한 본 발명의 컴퓨터 프로그램 물건을 포함한다.
컴퓨터 코드 디바이스는 스크립트(script), 번역가능 프로그램(interpretable program), 동적 링크 라이브러리(dynamic link library: "DLL"), 자바 클래스(Java class) 및 완전한 실행가능 프로그램을 포함하는(그러나 이에 제한되지 않음) 임의의 번역가능 또는 실행가능 코드 메커니즘(code mechanism)일 수 있다. 더욱이, 본 발명의 프로세싱의 일부는 더 양호한 성능, 신뢰성 및/또는 비용을 위해 분배될 수 있다.
본원에 사용된 바와 같은 용어 "컴퓨터 판독가능 매체"는 실행을 위해 제어기(82)의 프로세서에 명령을 제공하는데 참여하는 임의의 매체를 지칭한다. 따라서, 컴퓨터 판독가능 매체는 비-휘발성 매체, 휘발성 매체 및 전송 매체(그러나 이에 제한되지 않음)를 포함하는 많은 형태를 취할 수 있다. 비-휘발성 매체는 예를 들어, 하드 디스크 또는 착탈식 매체 드라이브와 같은 광학, 자기 디스크 및 자기-광학 디스크를 포함한다. 휘발성 매체는 메인 메모리와 같은 동적 메모리를 포함한다. 더욱이, 다양한 형태의 컴퓨터 판독가능 매체는 실행을 위해 제어기(82)의 프로세서에 대해 하나 또는 그 이상의 명령의 하나 또는 그 이상의 시퀀스를 실행하는데 관련될 수 있다. 예를 들어, 명령은 초기에 원격 컴퓨터의 자기 디스크 상에 운반될 수 있다. 원격 컴퓨터는 본 발명의 전부 또는 일부분을 구현하기 위한 명령을 원격으로 동적 메모리 내에 로딩할 수 있고 그 명령을 네트워크를 통해 제어기(82)에 송신할 수 있다.
제어기(82)는 ALD 시스템(70)에 대해 로컬로 위치될 수 있거나, ALD 시스템(70)에 대해 원격으로 위치될 수 있다. 예를 들어, 제어기(82)는 직접 연결, 인트라넷, 인터넷 및 무선 연결 중 적어도 하나를 사용하여 ALD 시스템(70)과 데이터를 교환할 수 있다. 제어기(82)는 예를 들어, 고객 사이트(customer site)(즉, 디바이스 제조업자 등)에서의 인트라넷에 커플링될 수 있거나, 예를 들어, 공급자 사이트(vendor site)(즉, 장비 제조업자)에서의 인트라넷에 커플링될 수 있다. 추가로, 예를 들어, 제어기(82)는 인터넷에 커플링될 수 있다. 더욱이, 다른 컴퓨터(즉, 제어기, 서버 등)는 예를 들어, 직접 연결, 인트라넷 및 인터넷 중 적어도 하나를 통해 데이터를 교환하기 위해 제어기(82)를 액세스할 수 있다. 또한 당업자에 의해 인식되는 바와 같이, 제어기(82)는 무선 연결을 통해 ALD 시스템(70)과 데이터를 교환할 수 있다.
금속-함유 촉매 층(247)으로 기판(200)의 표면을 등각으로 코팅하는 것은 금속-함유 촉매 층(247)의 서로 다른 성분(여기서, 예를 들어, 금속 및 산소)을 성막하기 위해 순차적 그리고 교번하는 펄스 시퀀스에 의해 진행할 수 있다. ALD 프로세스가 전형적으로 가스 펄스 당 성분의 모노층(monolayer)보다 적게 성막하기 때문에, 막의 서로 다른 성분의 별개의 성막 시퀀스를 사용하여 동종의 재료를 형성할 수 있다. 각각의 가스 펄스는 프로세스 챔버(86)로부터 비반응 가스(unreacted gas) 또는 부산물(byproduct)을 제거하기 위해 각각의 배출 또는 비우기 단계(evacuation step)를 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 배출 또는 비우기 단계 중 하나 또는 그 이상이 생략될 수 있다.
따라서, 그리고 일 예시적인 실시예로서, 기판(200)은 ALD 시스템(70)의 프로세스 챔버(86)에 배치되고 금속을 함유하는 가스 펄스 및 산소-함유 가스의 가스 펄스에 순차적으로 노출되고, 산소-함유 가스는 O2, H2O, H2O2, 오존(ozone), (PEALD 시스템에 사용을 위해서와 같은) 플라즈마-배출 산소, 또는 그 조합, 및 임의선택적으로 아르곤(Ar)과 같은 불활성 가스를 포함할 수 있다. 금속은 모노층 두께보다 작은 화학흡착 층(chemisorbed layer)을 형성하기 위해 기판(200)의 표면 상에 반응할 수 있다. 산소-함유 가스의 가스 펄스로부터의 산소는 그 후에 화학흡착 표면 층과 반응할 수 있다. 이러한 순차적 가스 노출을 반복함으로써, 즉 2개의 노출을 복수회 교번함으로써, 원하는 두께가 달성될 때까지 사이클 당 약 1 옹스트롬의 층별(layer-by-layer) 성장을 달성할 수 있다.
일 실시예에 따르면, 금속-함유 촉매 층(247)으로 기판(200)의 표면을 등각으로 코팅하는 것은 기판(200)의 표면 상에 금속-함유 촉매 층(247)을 흡수하기 위해 금속을 함유하는 가스 펄스에 기판(200)을 노출시킴으로써 진행할 수 있다. 금속은 모노층 두께보다 작은 화학흡착 층을 형성하기 위해 기판(200)의 표면 상에 반응할 수 있다. 일 예에서, 금속-함유 촉매 층(247)은 금속-함유 전구체, 예를 들어, AlMe3을 포함할 수 있다. 각 가스 펄스는 프로세스 챔버(86)로부터 비반응 가스 또는 부산물을 제거하기 위해 각각의 배출 또는 비우기 단계를 포함할 수 있다.
방법은 또한 16에서, 임의의 산화 및 수소화제의 부재하에, 리세스 피처(230 및 240)에서 등각의 SiO2 막(248)을 성막하기 위해 실라놀 가스를 함유하는 프로세스 가스에, 대략 150℃ 이하의 기판 온도에서 기판(200)을 노출시키는 단계를 포함한다. 등각의 SiO2 막(248)의 두께는 금속-함유 촉매 층(247) 상의 실라놀 가스의 자기-제한 흡수(self-limiting adsorption)에 의해 제어된다. 본 발명의 실시예에 따르면, 금속-함유 촉매 층(247)은 리세스 피처(230 및 240)에 포함하는, 기판(200) 상의 등각의 SiO2 막(248)의 성막을 촉진시킨다. 이러한 촉매 효과는 SiO2 성막이 중단된 후에, SiO2 막이 약 3 nm 두께일 때까지 관찰되었다. 일부 예에서, 실라놀 가스는 트리스(tris)(3차-펜톡시(tert-pentoxy)) 실라놀(TPSOL), 트리스(3차-부톡시(tert-butoxy)) 실라놀, 및 비스(bis)(3차-부톡시)(이소프로폭시(isopropoxy)) 실라놀로 이루어지는 그룹으로부터 선택될 수 있다.
방법은 18에서, 리세스 피처(230 및 240)가 무공극 및 이음매 없는 SiO2 재료로 충전되는지 여부를 결정하는 단계를 더 포함한다. 예(YES)라면, 기판(200)은 마이크로전자 디바이스를 형성하기 위해 더 프로세싱될 수 있다. 아니오(NO)라면, 단계(14 및 16)는 리세스 피처가 무공극 및 이음매 없는 SiO2로 충전될 때까지 적어도 한번 반복될 수 있다.
본 발명의 실시예에 따르면, 기판(200)은 임의의 산화 및 수소화제의 부재하에 실라놀 가스를 함유하는 프로세스 가스에 노출된다. 발명자는 무공극 및 이음매 없는 SiO2 충전을 위해 산화 및 수소화제가 요구되지 않음을 발견하였다. 일부 예에서, 프로세스 가스는 아르곤과 같은 불활성 가스를 더 함유할 수 있다. 일 실시예에서, 프로세스 가스는 실라놀 가스 및 불활성 가스로 이루어질 수 있다. 더욱이, 일 실시예에 따르면, 기판 온도는 노출 동안 대략 150℃ 이하일 수 있다. 다른 실시예에서, 기판 온도는 대략 120℃ 이하일 수 있다. 또 다른 실시예에서, 기판 온도는 대략 100℃ 이하일 수 있다.
본 발명의 일 실시예에 따르면, 코팅 단계(14) 및 노출 단계(16)는 복수회 수행되고, 첫 번째로 리세스 피처(230 및 240)의 측벽이 Al2O3로 코팅되고, 그 후에 측벽은 코팅이 반복될 때마다 AlMe3으로 코팅된다.
본 발명의 일 실시예에 따르면, 코팅 단계(14) 및 노출 단계(16)는 복수회 수행되고, 첫 번째로 측벽은 HfO2, 및 HfO2 상의 Al2O3로 코팅되고, 그 후에 표면은 코팅이 반복될 때마다 AlMe3으로 코팅된다.
도 3은 본 발명의 실시예에 따라 프로세싱될 수 있는 다른 기판을 단면도를 통해 개략적으로 도시한다. 도 3에서의 기판(300)은 도 2b에서의 기판(200)과 유사하지만, 기판(300) 상에 등각의 SiO2 막을 성막하기 전에 금속-함유 촉매 층(247)의 수평 부분을 제거하기 위해 이방성 건식 에칭 단계가 수행되었다. 이방성 건식 에칭 단계는 건식 플라즈마 에칭 프로세스를 포함할 수 있다. 예를 들어, 에칭을 위해 플루오로카본 화학(fluorocarbon chemistry) 또는 할로겐-함유 화학(halogen-containing chemistry)이 사용될 수 있다. 추가로, 예를 들어, CxFy-기반 프로세스 화학, 또는 CxFyHz-기반 프로세스 화학 또는 둘 다가 사용될 수 있다. 또한 추가로, 예를 들어, 나머지 희생 막 재료(sacrificial film material)를 에칭하기 위해 CH2F2 및 CHF3이 사용될 수 있다. 또한, 금속-함유 촉매 층(247)의 수평 부분을 에칭하기 위해 SF6-기반 화학이 사용될 수 있다.
도 1 및 도 3을 참조하면, 18에서, 리세스 피처(230 및 240)가 무공극 및 이음매 없는 SiO2 재료로 충전되지 않는다면, 단계(14 및 16)는 리세스 피처(230 및 240)가 무공극 및 이음매 없는 SiO2 막(248)으로 충전될 때까지 적어도 한번 반복될 수 있다.
SiO2 성막 실험은 트리스(3차-펜톡시) 실라놀(TPSOL)을 사용하여 수행되었다. 예시적인 성막 조건은 150℃의 기판 온도, 60초의 실라놀 펄스 지속기간, 30초의 배출 가스 펄스 지속기간, 약 1 Torr의 프로세스 챔버 압력을 포함한다. 최종 SiO2 막은 열적 산화물, 용융 실리카(fused silica) 및 TEOS CVD에 가까운 굴절률(refractive index)을 가진 양호한 품질이었다. Al2O3 층 및 흡수된 AlMe3 전구체를 가지는 기판 상에 선택적 SiO2 성막이 관찰되었다. 흡수된 AlMe3 전구체는 기판 상에 AlMex로서 존재할 수 있음이 고려되고, 여기서 x<3이다. 이것은 실라놀 전구체를 사용한 SiO2 성막 상의 알루미늄의 촉매 효과를 나타낸다. 이러한 촉매 효과는 SiO2 성막이 중단된 후에, SiO2 막이 약 3 nm 두께일 때까지 관찰되었다. 실라놀 노출을 사용한 약 3 nm의 추가적인 SiO2 막 성막은 먼저 얇은 Al2O3 층을 성막하거나 성막된 SiO2 막 상에 AlMe3 전구체를 흡수함으로써 달성될 수 있다. 이러한 교번하는 단계는 두꺼운 SiO2 막을 성막하기 위해 그리고 무공극 및 이음매 없는 SiO2로 미세 리세스 피처를 충전하기 위해 필요에 따라 반복될 수 있다.
도 4-6은 본 발명의 실시예에 따라 약 7 내지 약 10 사이의 애스펙트 비를 가지는 리세스 피처의 완전한 SiO2 충전의 단면도를 도시한다. SiO2 충전은 상술한 바와 같은 AlMe3 및 트리스(3차-펜톡시) 실라놀의 교번하는 노출을 사용하여 수행되었다. 10만큼 큰 애스펙트 비를 가지는 리세스 피처의 무공극 및 이음매 없는 SiO2 충전이 관찰되었다.
도 4는 약 7의 AR(약 26.8 nm의 폭 및 약 199.4 nm의 깊이)을 가지는 리세스 피처의 완전한 SiO2 충전을 도시한다.
도 5는 약 8의 AR(약 22.8 nm의 폭 및 약 194.4 nm의 깊이)을 가지는 리세스 피처의 완전한 SiO2 충전을 도시한다.
도 6은 약 10의 AR(약 19.8 nm의 폭 및 약 195.5 nm의 깊이)을 가지는 리세스 피처의 완전한 SiO2 충전을 도시한다.
본 발명의 일 실시예에 따르면, 실라놀 가스(예를 들어, TPSOL)를 사용하여 리세스 피처를 충전하기 위해 성막된 SiO2 막이 STI 애플리케이션을 위해 사용될 수 있다. STI는 인접한 반도체 디바이스 컴포넌트 사이의 전류 누설을 방지하는 집적 회로 피처이다. STI는 트랜지스터가 형성되기 전에, 반도체 디바이스 제조 프로세스 동안 조기에 생성된다. STI를 형성하는 핵심 단계는 실리콘에서 트렌치의 패턴을 에칭하는 단계, 트렌치를 충전하기 위해 하나 또는 그 이상의 유전체 재료(예를 들어, SiO2)를 성막하는 단계, 및 화학-기계적 평탄화(CMP)와 같은 기술을 사용하여 과잉 유전체를 제거하는 단계와 관련한다.
진보된 집적 회로를 위해 STI에 사용되는 SiO2 막을 위한 재료 및 프로세싱 요건은 양호한 충전 속성(즉, 공극 없는 완전한 충전), 열처리 경비 제한으로 인한 저온 성막 및 어닐링(annealing) 및 종래의 열적 산화물과 유사한 에칭 속성을 포함한다. 이러한 요건을 해결하기 위한 시도로 여러 방법이 개발되어 왔다. 일 예에서, FinFET 구조에서 STI를 위한 적합한 충전을 달성하기 위해 흐름가능 CVD(FCVD) 프로세스가 개발되어 왔다. 그러나, FCVD는 양호한 에칭 속성을 가지는 양호한 품질의 산화물을 치밀화하여 형성하기 위해 약 1000℃ 온도 증기에서의 큐어링(curing) 및 N2 어닐링을 요구한다. 그러나, 그와 같은 고온은 많은 제조 프로세스를 위해 수용가능하지 않다. 대안적으로, FCVD SiO2는 1-2시간 동안약 500℃의 온도에서의 UV 큐어링 및 증기 어닐링의 조합을 사용하여 개선될 수 있다.
디바이스 피처 크기가 축소됨에 따라, Ge 및 SiGe와 같은 새로운 채널 재료가 진보된 집적 회로에 도입되었다. 예를 들어, SiGe와 같은 고이동성(high-mobility) 채널 재료는 14 nm를 넘어서 스케일링된 치수에서 FinFET 디바이스를 위한 성능 타겟을 달성하는데 있어서 중요하다. FinFET에서의 SiGe의 사용은 Ge의 과도-확산(out-diffusion)을 회피하기 위해 열처리 비용(즉, 어닐링 온도 및 시간)을 제한한다. 이것은 후속적인 습식 프로세싱 단계와 호환가능한 견고한 STI 재료를 달성하기 위한 프로세싱 옵션(option)을 제한한다.
도 8은 본 발명의 실시예에 따라 STI 구조를 형성할 수 있는 리세스 피처의 SiO2 충전의 단면도를 도시한다. SiO2는 AlMe3 및 TPSOL의 교번하는 노출을 사용하여 150℃로 성막되었다. 도면은 공극이나 이음매가 보이지 않는 탁월한 SiO2 충전을 도시한다. SiO2 충전은 서로 다른 애스펙트 비로 리세스 피처에 대해 수행되었다.
도 9는 본 발명의 실시예에 따른 TPSOL 펄스 길이의 함수로서 SiO2 막 두께 및 내부-웨이퍼-비균일성(Within-Wafer-Nonuniformity: WiWNU)을 도시한다. SiO2 막은 TPSOL 펄스 지속기간을 변화시키면서 AlMe3 및 TPSOL의 순차적 노출을 사용하여 150℃의 기판 온도에서 15 Å 두께의 화학 산화물 층 상에 성막되었다. 도면은 AlMe3 노출에 후속하여 약 60초의 TPSOL 펄스 지속기간 동안 SiO2 두께가 자기-제한함을 도시한다. 도면은 AlMe3 노출이 생략되었을 때 60초 및 120초의 TPSOL 펄스 지속기간 후에 화학 산화물 층 상에 어떠한 SiO2 성막도 관찰되지 않았음을 더 도시한다(모두 채워진 원(solid circle)).
도 10은 본 발명의 일 실시예에 따른 633 nm에서의 SiO2 막의 굴절률(refractive index) 대 열처리 비용을 도시한다. SiO2 막은 150℃에서 성막되었고 그 후에 표시된 온도에서 어닐링되었다. 그 결과는 굴절률이 모든 SiO2 막에 대해 1.4 내지 1.5 사이에 있음을 도시한다. 이것은 열적 산화물 막을 위한 약 1.457의 굴절률에 필적한다.
도 11은 에칭 시간의 함수로서 DHF에서의 SiO2 막의 에칭량을 도시한다. SiO2 막은 150 nm의 두께를 가지고 화학 산화물 층 상에 AlMe3 및 TPSOL의 교번하는 노출을 사용하여 150℃에서 성막되었다. 도면은 94Å/분의 선형 에칭 속도(linear etch rate)를 도시한다.
도 12는 DHF에서의 서로 다른 SiO2 막의 에칭 속도를 도시한다. 사용된 에칭 용액은 DHF(1:100), DHF(1:335) 및 DHF(1:1000)였다. SiO2 막은: 1) 열적 산화물; 2) 480℃에서 고밀도 플라즈마(high density plasma: HDP)를 사용하여 성막된 SiO2 ; 3) 430℃에서의 TEOS로의 플라즈마 프로세스를 사용하여 성막된 SiO2 ; 4) 400℃에서의 TEOS로의 플라즈마 프로세스를 사용하여 성막된 SiO2; 5) 480℃에서 형성된 비도핑 실리카 유리(undoped silica glass: USG); 6) FCVD를 사용하여 성막되고 1050℃에서 2시간 동안 어닐링된 SiO2; 7) 540℃에서 어닐링된 HARP™ 산화물 막, 8) 430℃에서 어닐링된 HARP™ 산화물 막, 9) 실온에서의 실리콘 전구체 및 플라즈마 O2 노출을 교번하면서 ALD를 사용하여 성막되는 SiO2, 및 10) AlMe3 및 TPSOL의 교번하는 노출을 사용하여 150℃에서 성막된 SiO2를 포함하였다. 차세대 반도체 디바이스를 위해, SiO2가 낮은 기판 온도에서 성막되고 열적 산화물 막에서와 유사한 에칭 속도를 가지는 것이 바람직하다. 도 12에서의 결과는 150℃에서 AlMe3 및 TPSOL을 사용하여 성막된 SiO2가 다른 SiO2 막보다 더 양호한 2가지 요건을 충족함을 도시한다.
도 13은 열처리 비용의 함수로서 SiO2 두께 수축 및 퍼센트 두께 변화를 도시한다. SiO2 막은 화학 산화물 층 상에 150 nm의 두께를 가지고 AlMe3 및 TPSOL의 교번하는 노출을 사용하여 150℃에서 성막되었다. 도면은 N2에서 500℃로의 사후-성막 어닐링(post-deposition anneal) 후에 막 두께에서 3% 미만의 변화를 도시한다. 이것은 사후-성막 증기 어닐링 후의 FCVD막의 20-50% 수축과 비교될 수 있다.
도 14는 어닐링 온도의 함수로서 DHF에서의 SiO2 막의 에칭 속도를 도시한다. SiO2 막은 AlMe3 및 TPSOL의 교번하는 노출을 사용하여 열적 산화물 층 상에 150℃에서 성막되었다. 성막된 SiO2 막의 일부는 DHF에서의 에칭 전에 N2에서 5분간 추가로 어닐링되었다: 1) 어닐링 없음; 2) 250℃에서의 어닐링; 3) 500℃에서의 어닐링; 4) 700℃에서의 어닐링; 및 5) 800℃에서의 어닐링. 도면은 6) 열적 산화물의 에칭 속도를 더 매칭하기 위해 어닐링이 SiO2 막을 개선하였음을 도시한다.
도 15는 SiO2 막을 위한 동등한 산화물 두께(EOT) 대 물리적 두께를 도시한다. SiO2 막은 AlMe3 및 TPSOL의 교번하는 노출을 사용하여 150℃에서 성막되었고, 그 후에 400℃에서 프로세싱되었다. 4.06의 유전 상수(k)는 도면에서의 데이터로부터 계산되었다. 이 값은 열적 산화물 층을 위한 3.9의 k 값과 매우 잘 맞는다.
도 16a 및 16b는 본 발명의 일 실시예에 따라 기판을 프로세싱하는 방법을 단면도를 통해 개략적으로 도시한다. 기판(1600)은 제 1 표면(1611)을 가지는 제 1 재료(1610) 및 제 2 표면(1621)을 가지는 제 2 재료(1620)를 함유하고, 여기서 제 1 재료(1610)는 제 2 재료(1620)와 서로 다르다. 도 16a에 도시된 비-제한 예에서, 제 2 재료(1620)는 제 1 재료(1610)에 새겨진다. 일부 예에서 제 1 재료(1610)는 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 재료, 금속 및 금속-함유 재료로 이루어지는 그룹으로부터 선택될 수 있다. 유전체 재료는 SiO2, SiON, SiN, 하이-k 재료, 로우-k 재료 및 울트라-로우-k 재료로 이루어지는 그룹으로부터 선택될 수 있다. 일 예에서, 하이-k 재료는 HfO2 및 ZrO2로부터 선택될 수 있다. 예를 들어, 제 2 재료(1620)는 Al, Al2O3, AlN, AlON, Al-함유 전구체, Al-합금, CuAl, TiAlN, TaAlN, Ti, TiAlC, TiO2, TiON, TiN, Ti-함유 전구체, Ti-합금 및 그 조합으로 이루어지는 그룹으로부터 선택되는 금속-함유 촉매 층을 포함할 수 있다.
방법은 제 1 재료(1610)의 제 1 표면(1611) 상이 아니라, 제 2 재료(1620)의 제 2 표면(1621) 상에 SiO2 막(1630)을 선택적으로 성막하기 위해 실라놀 가스를 함유하는 프로세스 가스에 기판(1600)을 노출시키는 단계를 포함한다. 본 발명의 실시예에 따르면, 금속-함유 촉매 층은 제 2 표면(1621) 상의 SiO2 막(1630) 상의 선택적 성막을 촉진시킨다. 이러한 촉매 효과는 실라놀 가스가 더 이상 금속-함유 촉매 층과 상호작용할 수 없는 경우의 두께에 SiO2 막(1630)이 도달할 때까지 관찰될 수 있다. 그 후에, SiO2 막 성막이 중단한다. 일 예에서, 이 두께는 약 3 nm 두께일 수 있다.
본 발명의 실시예에 따르면, 임의의 산화 및 수소화제의 부재하에 실라놀 가스를 함유하는 프로세스 가스에 기판(1600)이 노출된다. 일부 예에서, 프로세스 가스는 아르곤과 같은 불활성 가스를 더 함유할 수 있다. 일 실시예에서, 프로세스 가스는 실라놀 가스 및 불활성 가스로 이루어질 수 있다. 더욱이, 일 실시예에 따르면, 기판 온도는 노출 동안 대략 150℃ 이하일 수 있다. 다른 실시예에서, 기판 온도는 대략 120℃ 이하일 수 있다. 또 다른 실시예에서, 기판 온도는 대략 100℃ 이하일 수 있다. 일부 실시예에 따르면, 약 0.1 Torr 내지 약 100 Torr 사이의 프로세스 챔버 압력이 실라놀 가스 노출 동안 사용될 수 있다. 일부 프로세스 챔버 압력 예는 0.1 Torr 내지 10 Torr 사이, 0.5 Torr 내지 10 Torr 사이, 0.5 Torr 내지 5 Torr 사이, 약 10 Torr 미만, 약 5 Torr 미만 및 약 2 Torr 미만을 포함한다.
도 16a 및 16b에 설명된 방법은 비-성장 표면(제 1 표면(1611))이 아니라 성장 표면(제 2 표면(1621)) 상에 선택적 SiO2 성막을 제공한다. 일 예에서 SiO2 막은 추가적인 기판 프로세싱 동안 제 2 표면(1621)을 보호하는 캡핑 층(capping layer)으로서 사용될 수 있다. 일 예에서, 캡핑 층은 제 2 표면(1621)의 보호가 더 이상 필요하지 않을 때 기판(1600)으로부터 제거될 수 있다. 다른 예에서, 캡핑 층은 마이크로전자 디바이스의 영구적 부분이 될 수 있다.
본 발명은 하나 또는 그 이상의 실시예의 설명에 의해 예시되었고, 실시예가 상당히 상세하게 설명된 한편, 실시예는 첨부된 청구범위의 범위를 그와 같은 상세로 한정하거나 어떤 방식으로든 제한하려는 것이 아니다. 추가적인 장점 및 수정은 당업자에게 용이하게 나타날 것이다. 더 넓은 양상에서의 본 발 명은 따라서 도시되고 설명된 특정 상세, 대표적인 장치 및 방법 및 예시적인 예에 제한되지 않는다. 따라서, 일반적인 발명 개념의 범위로부터 이탈하지 않고서 그와 같은 상세로부터의 이탈이 이루어질 수 있다.

Claims (20)

  1. 기판 프로세싱 방법에 있어서,
    리세스 피처(recessed feature)를 포함하는 기판을 제공하는 단계;
    금속-함유 촉매 층으로 상기 리세스 피처의 표면을 코팅하는 단계;
    임의의 산화 및 수소화제의 부재하에, 상기 리세스 피처에서 등각의 SiO2 막을 성막하기 위해 실라놀 가스를 함유하는 프로세스 가스에, 대략 150℃ 이하의 기판 온도에서 상기 기판을 노출시키는 단계; 및
    상기 리세스 피처가 상기 리세스 피처에서 무공극(voidfree)이고 이음매 없는(seamless) SiO2 재료로 충전될 때까지 상기 등각의 SiO2 막의 두께를 증가시키기 위해 적어도 한번 상기 코팅 단계 및 노출 단계를 반복하는 단계
    를 포함하는, 기판 프로세싱 방법.
  2. 제1항에 있어서,
    상기 실라놀 가스는 트리스(tris)(3차-펜톡시(tert-pentoxy)) 실라놀, 트리스(3차-부톡시(tert-butoxy)) 실라놀, 및 비스(bis)(3차-부톡시)(이소프로폭시(isopropoxy)) 실라놀로 이루어지는 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  3. 제1항에 있어서,
    상기 금속-함유 촉매 층은 알루미늄, 티타늄 또는 그 조합을 함유하는 것인, 기판 프로세싱 방법.
  4. 제3항에 있어서,
    상기 금속-함유 촉매 층은 Al, Al2O3, AlN, AlON, Al-함유 전구체, Al-합금, CuAl, TiAlN, TaAlN, Ti, TiAlC, TiO2, TiON, TiN, Ti-함유 전구체, Ti-합금 및 그 조합으로 이루어지는 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  5. 제1항에 있어서,
    상기 코팅 단계는 상기 기판을 AlMe3 가스에 노출시키는 단계를 포함하는 것인, 기판 프로세싱 방법.
  6. 제1항에 있어서,
    상기 코팅 단계 및 노출 단계는 복수 회 수행되고, 첫 번째는 상기 리세스 피처의 측벽이 Al2O3로 코팅되고 그 후에 상기 측벽은 상기 코팅 단계가 반복될 때마다 AlMe3로 코팅되는 것인, 기판 프로세싱 방법.
  7. 제1항에 있어서,
    상기 코팅 단계 및 상기 노출 단계는 복수 회 수행되고, 첫 번째는 측벽이 HfO2 및 상기 HfO2 상의 Al2O3로 코팅되고, 그 후에 상기 측벽은 상기 코팅 단계가 반복될 때마다 AlMe3로 코팅되는 것인, 기판 프로세싱 방법.
  8. 제1항에 있어서,
    상기 기판 온도는 상기 노출 단계 동안 대략 100℃ 이하인 것인, 기판 프로세싱 방법.
  9. 제1항에 있어서,
    상기 프로세스 가스는 실라놀 가스 및 불활성 가스(inert gas)로 이루어지는 것인, 기판 프로세싱 방법.
  10. 제1항에 있어서,
    SiO2 재료로 충전되는 상기 리세스 피처는 반도체 디바이스에서의 얕은 트렌치 격리(shallow trench isolation: STI) 구조를 형성하는 것인, 기판 프로세싱 방법.
  11. 제1항에 있어서,
    평탄화 프로세스(planarizing process)에서 상기 리세스 피처 위로부터 과잉 SiO2를 제거하는 단계를 더 포함하는, 기판 프로세싱 방법.
  12. 제11항에 있어서,
    상기 제거 단계는 화학-기계적 평탄화(chemical-mechanical planarization: CMP)를 사용하여 수행되는 것인, 기판 프로세싱 방법.
  13. 기판 프로세싱 방법에 있어서,
    제 1 표면을 포함하는 제 1 재료 및 제 2 표면 ― 상기 제 2 표면은 금속-함유 촉매 층을 포함함 ― 을 포함하는 제 2 재료를 포함하는 기판을 제공하는 단계; 및
    임의의 산화 및 수소화제의 부재하에, 상기 제 2 표면 상에 SiO2 막을 선택적으로 성막하기 위해 실라놀 가스를 함유하는 프로세스 가스에, 대략 150℃ 이하의 기판 온도에서 상기 기판을 노출시키는 단계
    를 포함하는, 기판 프로세싱 방법.
  14. 제13항에 있어서,
    상기 실라놀 가스는 트리스(3차-펜톡시) 실라놀, 트리스(3차-부톡시) 실라놀, 및 비스(3차-부톡시)(이소프로폭시) 실라놀로 이루어지는 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  15. 제13항에 있어서,
    상기 금속-함유 촉매 층은 알루미늄, 티타늄 또는 그 조합을 함유하는 것인, 기판 프로세싱 방법.
  16. 제13항에 있어서,
    상기 금속-함유 촉매 층은 Al, Al2O3, AlN, AlON, Al-함유 전구체, Al-합금, CuAl, TiAlN, TaAlN, Ti, TiAlC, TiO2, TiON, TiN, Ti-함유 전구체, Ti-합금 및 그 조합으로 이루어지는 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  17. 제13항에 있어서,
    상기 제 1 재료는 실리콘, 게르마늄, 실리콘 게르마늄, 유전체 재료, 금속 및 금속-함유 재료로 이루어지는 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  18. 제17항에 있어서,
    상기 유전체 재료는 SiO2, SiON, SiN, 하이-k 재료, 로우-k 재료 및 울트라-로우-k 재료로 이루어지는 그룹으로부터 선택되는 것인, 기판 프로세싱 방법.
  19. 제13항에 있어서,
    상기 노출 단계 동안, 상기 기판 온도는 대략 100℃ 이하인 것인, 기판 프로세싱 방법.
  20. 제13항에 있어서,
    상기 프로세스 가스는 실라놀 가스 및 불활성 가스로 이루어지는 것인, 기판 프로세싱 방법.
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