KR20160017394A - 디스플레이 장치 - Google Patents

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KR20160017394A
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Abstract

본 발명은 디스플레이되는 이미지의 품질 저하를 방지할 수 있는 디스플레이 장치를 위하여, 소스전극과 드레인전극과 게이트전극을 포함하는 박막트랜지스터와, 상기 소스전극과 상기 드레인전극과 상기 게이트전극과 상이한 층에 위치하며 데이터신호를 전달하는 데이터선과, 상기 박막트랜지스터의 적어도 일부분과 상기 데이터선 사이에 위치하는 실드층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 디스플레이되는 이미지의 품질 저하를 방지할 수 있는 디스플레이 장치에 관한 것이다.
일반적으로 유기발광 디스플레이 장치 등은 각 (부)화소의 휘도 등을 제어하기 위해 박막트랜지스터들이 각 (부)화소에 배치된다. 이러한 박막트랜지스터들은 전달된 데이터신호 등에 따라 대응하는 (부)화소의 휘도 등을 제어한다.
그러나 종래의 디스플레이 장치에는 (부)화소에서 구현되는 휘도 등이 전달된 데이터신호에 따른 휘도 등이 아닌 상이한 휘도 등일 수도 있다는 문제점이 있었다. 이 경우 디스플레이 장치에서 디스플레이되는 이미지는 당초 디스플레이될 이미지와는 상이한 이미지, 즉 품질이 저하된 이미지가 될 수밖에 없다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 디스플레이되는 이미지의 품질 저하를 방지할 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 소스전극과 드레인전극과 게이트전극을 포함하는 박막트랜지스터와, 상기 소스전극과 상기 드레인전극과 상기 게이트전극과 상이한 층에 위치하며 데이터신호를 전달하는 데이터선과, 상기 박막트랜지스터의 적어도 일부분과 상기 데이터선 사이에 위치하는 실드층을 구비하는, 디스플레이 장치가 제공된다.
상기 실드층은 상기 소스전극과 상기 데이터선 사이와, 상기 드레인전극과 상기 데이터선 사이와, 상기 게이트전극과 상기 데이터선 사이 중 적어도 어느 한 곳에 위치할 수 있다.
제1스토리지 축전판과, 상기 제1스토리지 축전판과 중첩되며 상기 제1스토리지 축전판 상부에 위치한 제2스토리지 축전판을 포함하는 스토리지 캐패시터를 더 구비하고, 상기 데이터선은 상기 제2스토리지 축전판보다 상부층에 위치하며, 상기 실드층은 상기 제2스토리지 축전판의 일부분으로서, 상기 게이트전극과 상기 데이터선 사이로 연장된 부분 또는 상기 데이터선 하부로 연장된 부분일 수 있다.
이때, 상기 제1스토리지 축전판은 상기 게이트전극과 전기적으로 연결될 수 있다. 나아가, 상기 제1스토리지 축전판과 상기 게이트전극은 일체(一體)일 수 있다.
한편, 상기 게이트전극은 제1게이트전극과 제2게이트전극을 포함하고, 상기 실드층은 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부와 상기 데이터선 사이에 위치할 수 있다.
이때, 제1스토리지 축전판과, 상기 제1스토리지 축전판과 중첩되며 상기 제1스토리지 축전판 상부에 위치한 제2스토리지 축전판을 포함하는 스토리지 캐패시터를 더 구비하고, 상기 데이터선은 상기 제2스토리지 축전판보다 상부층에 위치하며, 상기 실드층은 상기 제2스토리지 축전판의 일부분으로서, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부와 상기 데이터선 사이로 연장된 부분, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부 상부로 연장된 부분 또는 상기 데이터선 하부로 연장된 부분일 수 있다.
나아가, 상기 제1스토리지 축전판과 전기적으로 연결된 구동 게이트전극과, 상기 소스전극과 전기적으로 연결된 구동 드레인전극을 포함하는 구동 박막트랜지스터를 더 구비하고, 상기 제1스토리지 축전판은 상기 드레인전극과 전기적으로 연결될 수 있다.
또는, 제1스토리지 축전판과, 상기 제1스토리지 축전판과 중첩되며 상기 제1스토리지 축전판 상부에 위치한 제2스토리지 축전판을 포함하는 스토리지 캐패시터와, 구동 박막트랜지스터의 상기 제1스토리지 축전판과 전기적으로 연결되는 구동 게이트전극에 전달할 초기화전압을 전달하며 상기 제2스토리지 축전판과 동일층에 위치하는 초기화전압선을 더 구비하고, 상기 드레인전극은 상기 제1스토리지 축전판에 전기적으로 연결되고, 상기 소스전극은 상기 초기화전압선에 전기적으로 연결되며, 상기 데이터선은 상기 제2스토리지 축전판보다 상부층에 위치하고, 상기 실드층은 상기 초기화전압선의 일부분으로서, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부와 상기 데이터선 사이로 연장된 부분, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부 상부로 연장된 부분 또는 상기 데이터선 하부로 연장된 부분일 수 있다.
본 발명의 다른 일 관점에 따르면, (i) 소스전극과 드레인전극과 게이트전극을 포함하는 박막트랜지스터와, (ii) 상기 소스전극, 상기 드레인전극 및 상기 게이트전극과 상이한 층에 위치하며 데이터신호를 전달하는 데이터선과, (iii) 상기 드레인전극과 전기적으로 연결되는 제1스토리지 축전판과, 상기 제1스토리지 축전판과 중첩되도록 상기 제1스토리지 축전판이 위치한 층과 상이한 층에 위치한 제2스토리지 축전판을 포함하는 스토리지 캐패시터와, (iv) 구동 박막트랜지스터의 상기 제1스토리지 축전판과 전기적으로 연결되는 구동 게이트전극에 전달할 초기화전압을 전달하며, 상기 소스전극과 전기적으로 연결되는, 초기화전압선을 구비하고, 상기 게이트전극은 제1게이트전극과 제2게이트전극을 포함하고, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분과 상기 데이터선 사이에 상기 제1게이트전극과 상기 제2게이트전극 중 어느 하나가 적어도 부분적으로 위치하도록 할 수 있다.
이때, 상기 제1게이트전극과 상기 제2게이트전극 중 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분과 상기 데이터선 사이에 위치하는 것은, 상기 데이터선의 하부 또는 상부까지 연장되도록 할 수 있다.
본 발명의 또 다른 일 관점에 따르면, 소스전극과 드레인전극과 게이트전극을 포함하는 박막트랜지스터와, 상기 소스전극과 상기 드레인전극과 상기 게이트전극과 상이한 층에 위치하며 제어신호를 전달하는 제어신호선과, 상기 박막트랜지스터의 적어도 일부분과 상기 제어신호선 사이에 위치하는 실드층을 구비하는, 디스플레이 장치가 제공된다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 특허청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 디스플레이되는 이미지의 품질 저하를 방지할 수 있는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 유기발광 디스플레이 장치의 하나의 (부)화소의 등가 회로도이다.
도 2는 도 1의 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 캐패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 3 내지 도 6은 도 2의 복수개의 박막트랜지스터들 및 캐패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다.
도 7은 도 2의 VII-VII선을 따라 취한 단면도이다.
도 8은 다른 일 실시예에 따른 유기발광 디스플레이 장치의 단면도이다.
도 9는 도 2의 IX-IX선을 따라 취한 단면도이다.
도 10은 도 2의 X-X선을 따라 취한 단면도이다.
도 11은 본 발명의 또 다른 일 실시예에 따른 유기발광 디스플레이 장치의 일 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 캐패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 12는 도 11의 XII-XII선을 따라 취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 유기발광 디스플레이 장치의 하나의 (부)화소의 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 일 실시예에 따른 유기발광 디스플레이 장치의 하나의 (부)화소는 복수개의 신호선들(121, 122, 123, 124, 171, 172), 복수개의 신호선들에 연결되어 있는 복수개의 박막트랜지스터들(T1, T2, T3, T4,T5, T6), 스토리지 캐패시터(storage capacitor, Cst) 및 유기발광소자(organic light-emitting device, OLED)를 포함한다. 물론 복수개의 신호선들(121, 122, 123, 124, 171, 172)은 복수개의 (부)화소들에 있어서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)를 포함한다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(121), 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(122), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(123), 스캔선(121)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(171), 구동전압(ELVDD)을 전달하며 데이터선(171)과 거의 평행하게 형성되어 있는 구동전압선(172), 구동 박막트랜지스터(T1)를 초기화하는 초기화전압(Vint)을 전달하는 초기화전압선(124)을 포함한다.
구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 캐패시터(Cst)의 제1스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(172)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극(G2)은 스캔선(121)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 소스전극(S2)은 데이터선(171)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 드레인전극(D2)은 구동 박막트랜지스터(T1)의 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(172)에 연결되어 있다. 이러한 스위칭 박막트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(171)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극(G3)은 스캔선(121)에 연결되어 있고, 보상 박막트랜지스터(T3)의 소스전극(S3)은 구동 박막트랜지스터(T1)의 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 드레인전극(D3)은 스토리지 캐패시터(Cst)의 제1스토리지 축전판(Cst1), 초기화 박막트랜지스터(T4)의 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)에 연결되어 있다. 이러한 보상 박막트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 게이트전극(G1)과 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막트랜지스터(T4)의 게이트전극(G4)은 이전 스캔선(122)에 연결되어 있고, 초기화 박막트랜지스터(T4)의 소스전극(S4)은 초기화전압선(124)에 연결되어 있으며, 초기화 박막트랜지스터(T4)의 드레인전극(D4)은 스토리지 캐패시터(Cst)의 제1스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 게이트전극(G1)에 연결되어 있다. 이러한 초기화 박막트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 게이트전극(G5)은 발광제어선(123)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 소스전극(S5)은 구동전압선(172)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 드레인전극(D5)은 구동 박막트랜지스터(T1)의 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극(G6)은 발광제어선(123)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 소스전극(S6)은 구동 박막트랜지스터(T1)의 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 드레인전극(D6)은 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다. 이러한 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(123)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
스토리지 캐패시터(Cst)의 제2스토리지 축전판(Cst2)은 구동전압선(172)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
이하에서 이러한 유기발광 디스플레이 장치의 한 화소의 구체적인 동작을 개략적으로 설명한다.
먼저, 초기화 기간 동안 이전 스캔선(122)을 통해 로우레벨(low level)의 이전 스캔신호(Sn-1)가 공급된다. 그러면, 로우레벨의 이전 스캔신호(Sn-1)에 대응하여 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되어, 초기화 박막트랜지스터(T4)를 통해 초기화전압선(124)으로부터의 초기화전압(Vint)이 구동 박막트랜지스터(T1)의 게이트전극에 전달되고, 이에 따라 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
이 후, 데이터 프로그래밍 기간 중 스캔선(121)을 통해 로우레벨의 스캔신호(Sn)가 공급된다. 그러면, 로우레벨의 스캔신호(Sn)에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이에 따라 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(171)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)만큼 감소한 보상전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 게이트전극(G1)에 인가된다. 그리고 스토리지 커패시터(Cst)의 양단에는 구동전압(ELVDD)과 보상전압(Dm+Vth)이 인가되어, 스토리지 커패시터(Cst)에는 양단 전압차에 대응하는 전하가 저장된다.
이 후, 발광기간 동안 발광제어선(123)으로부터 공급되는 발광제어신호(En)가 하이레벨에서 로우레벨로 변경된다. 그러면, 발광기간 동안 로우레벨의 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 그러면, 구동 박막트랜지스터(T1)의 게이트전극의 전압과 구동전압(ELVDD) 간의 전압차에 따라 결정되는 구동전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광소자(OLED)에 공급된다. 발광기간동안 스토리지 캐패시터(Cst)에 의해 구동 박막트랜지스터(T1)의 게이트-소스 전압(VGS)은 '(Dm+Vth)-ELVDD'으로 유지되며, 구동 박막트랜지스터(T1)의 전류-전압 관계에 따르면 구동전류(IOLED)는 게이트-소스 전압(VGS)에서 문턱전압(Vth)을 차감한 값의 제곱인 '(Dm-ELVDD)2'에 비례하기에, 구동전류(IOLED)는 구동 박막트랜지스터(T1)의 문턱전압(Vth)에 관계없이 결정된다.
이하에서는 도 1에 도시된 유기발광 디스플레이 장치의 일 (부)화소의 상세 구조에 대해 도 2 내지 도 10을 참조하여 설명한다.
도 2는 도 1의 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 캐패시터 등의 위치를 개략적으로 도시하는 배치도이다. 도 3 내지 도 6은 도 2의 복수개의 박막트랜지스터들 및 캐패시터 등의 구성요소들을 층별로 개략적으로 도시하는 배치도들이다. 즉, 도 3 내지 도 6 각각은 동일층에 위치하는 배선이나 반도체층 등의 배치를 도시한 것으로서, 도 3 내지 도 6에 도시된 층상 구조들 사이에는 절연층 등이 개재될 수 있다. 예컨대 도 3에 도시된 층과 도 4에 도시된 층 사이에는 제1절연층(141, 도 7 참조)이 개재되고, 도 4에 도시된 층과 도 5에 도시된 층 사이에는 제2절연층(142, 도 7 참조)이 개재되며, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 층간절연층(160, 도 7 참조)이 개재될 수 있다. 물론 그러한 절연층들에는 컨택홀 등이 형성되어, 도 3 내지 도 6에 도시된 층상 구조들이 상하로 서로 전기적으로 연결될 수도 있다.
본 실시예에 따른 유기발광 디스플레이 장치의 (부)화소는 스캔신호(Sn), 이전 스캔신호(Sn-1), 발광제어신호(En) 및 초기화전압(Vint)을 각각 인가하며 행 방향을 따라 형성되어 있는 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)을 포함한다. 그리고 본 실시예에 따른 유기발광 디스플레이 장치의 (부)화소는 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)과 교차하며 (부)화소에 데이터신호(Dm) 및 구동전압(ELVDD)을 각각 인가하는 데이터선(171)과 구동전압선(172)을 포함할 수 있다.
또한, (부)화소는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 스토리지 캐패시터(Cst) 및 유기발광소자(미도시)를 포함할 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 도 3에 도시된 것과 같은 반도체층을 따라 형성되어 있는데, 반도체층은 다양한 형상으로 굴곡진 형상을 가질 수 있다. 반도체층은 구동 박막트랜지스터(T1)에 대응하는 구동 반도체층(131a), 스위칭 박막트랜지스터(T2)에 대응하는 스위칭 반도체층(131b), 보상 박막트랜지스터(T3)에 대응하는 보상 반도체층(131c1, 131c2, 131c3), 초기화 박막트랜지스터(T4)에 대응하는 초기화 반도체층(131d1, 131d2, 131d3), 동작제어 박막트랜지스터(T5)에 대응하는 동작제어 반도체층(131e) 및 발광제어 박막트랜지스터(T6)에 대응하는 발광제어 반도체층(131f)을 포함할 수 있다. 즉, 구동 반도체층(131a), 스위칭 반도체층(131b), 보상 반도체층(131c1, 131c2, 131c3), 초기화 반도체층(131d1, 131d2, 131d3), 동작제어 반도체층(131e) 및 발광제어 반도체층(131f)은 도 3에 도시된 것과 같은 반도체층의 일부 영역들인 것으로 이해될 수 있다.
이러한 반도체층은 폴리실리콘을 포함할 수 있다. 그리고 반도체층은 예컨대 불순물이 도핑되지 않은 채널영역과, 채널영역의 양옆의 불순물이 도핑되어 형성된 소스영역과 드레인영역을 포함할 수 있다. 여기서, 불순물은 박막트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물을 사용될 수 있다. 그리고 도핑되어 형성된 소스영역이나 드레인영역은 박막트랜지스터의 소스전극이나 드레인전극으로 해석될 수 있다. 즉, 예컨대 구동 소스전극(176a)은 도 3에 도시된 반도체층에 있어서 구동 반도체층(131a) 근방에서 불순물이 도핑된 구동 소스영역(176a)에 해당하고, 구동 드레인전극(177a)은 도 3에 도시된 반도체층에 있어서 구동 반도체층(131a) 근방에서 불순물이 도핑된 구동 드레인영역(177a)에 해당할 수 있다. 또한, 도 3에 도시된 반도체층에 있어서 박막트랜지스터들 사이에 대응하는 반도체층의 부분들도 불순물로 도핑되어, 박막트랜지스터들을 전기적으로 연결하는 역할을 하는 배선으로 해석될 수 있다.
한편, 스토리지 캐패시터(Cst)가 배치될 수 있다. 스토리지 캐패시터(Cst)는 제2절연층(142)을 사이에 두고 배치되는 제1스토리지 축전판(125a)과 제2스토리지 축전판(127)을 포함할 수 있다. 이때, 제1스토리지 축전판(125a)은 구동 박막트랜지스터(T1)의 구동 게이트전극의 역할도 동시에 할 수 있다. 즉, 구동 게이트전극과 제1스토리지 축전판(125a)은 일체(一體)인 것으로 이해될 수 있다. 이하에서는 구동 게이트전극을 언급할 시에 편의상 제1스토리지 축전판(125a)과 동일한 참조번호를 사용한다.
제1스토리지 축전판(125a)은 도 4에 도시된 것과 같이 인접한 (부)화소와 분리된 사각형 형상을 가질 수 있다. 이러한 제1스토리지 축전판(125a)은 도 4에 도시된 것과 같이 스캔선(121), 이전 스캔선(122) 및 발광제어선(123)과 동일층에 동일 물질로 형성될 수 있다.
참고로 스위칭 게이트전극(125b)과 보상 게이트전극(125c1, 125c2)은 반도체층과 교차하는 스캔선(121)의 부분들이거나 스캔선(121)으로부터 돌출된 부분들이고, 초기화 게이트전극(125d1, 125d2)은 반도체층과 교차하는 이전 스캔선(122)의 부분들이거나 이전 스캔선(122)으로부터 돌출된 부분들이며, 동작제어 게이트전극(125e)과 발광제어 게이트전극(125f)은 반도체층과 교차하는 발광제어선(123)의 부분들이거나 발광제어선(123)으로부터 돌출된 부분들인 것으로 이해될 수 있다.
제2스토리지 축전판(127)은 인접한 (부)화소들에 있어서 서로 연결되어 있을 수 있으며, 도 5에 도시된 것과 같이 초기화전압선(124)과 동일층에 동일 물질로 형성될 수 있다. 제2스토리지 축전판(127)에는 스토리지 개구부(27)가 형성될 수 있는데, 이를 통해 후술하는 것과 같은 연결부재(174)로 제1스토리지 축전판(125a)과 보상 박막트랜지스터(T3)의 드레인전극(177c)이 전기적으로 연결되도록 할 수 있다. 제2스토리지 축전판(127)은 층간절연층(160)에 형성된 컨택홀(168)을 통해 구동전압선(172)에 연결될 수 있다.
구동 박막트랜지스터(T1)는 구동 반도체층(131a), 구동 게이트전극(125a), 구동 소스전극(176a) 및 구동 드레인전극(177a)을 포함한다. 구동 게이트전극(125a)은 전술한 것과 같이 제1스토리지 축전판(125a)의 역할을 겸할 수 있다. 구동 소스전극(176a)은 구동 게이트전극(125a) 외측(도 3 등에서는 -x 방향) 부분이고, 구동 드레인전극(177a)은 구동 게이트전극(125a) 외측(도 3 등에서는 +x 방향) 부분으로서 구동 게이트전극(125a)을 중심으로 구동 소스전극(176a)의 반대쪽에 위치한다.
스위칭 박막트랜지스터(T2)는 스위칭 반도체층(131b), 스위칭 게이트전극(125b), 스위칭 소스전극(176b) 및 스위칭 드레인전극(177b)을 포함한다. 스위칭 소스전극(176b)은 제1절연층(141), 제2절연층(142) 및 층간절연층(160)에 형성된 컨택홀(164)을 통해 데이터선(171)과 전기적으로 연결될 수 있다. 이때, 필요에 따라 데이터선(171)의 컨택홀(164) 근방의 부분을 스위칭 박막트랜지스터(T2)의 소스전극으로 이해할 수도 있다. 스위칭 드레인전극(177b)은 스위칭 반도체층(131b) 근방에서 불순물이 도핑된 스위칭 드레인영역(177b)에 해당한다.
보상 박막트랜지스터(T3)는 보상 반도체층(131c1, 131c2, 131c3), 보상 게이트전극(125c1, 125c2), 보상 소스전극(176c) 및 보상 드레인전극(177c)을 포함한다. 보상 소스전극(176c)은 보상 반도체층(131c1, 131c2, 131c3) 근방에서 불순물이 도핑된 보상 소스영역(176c)에 해당하고, 보상 드레인전극(177c)은 보상 반도체층(131c1, 131c2, 131c3) 근방에서 불순물이 도핑된 보상 드레인영역(177c)에 해당한다. 보상 게이트전극(125c1, 125c2)은 제1게이트전극(125c1)과 제2게이트전극(125c2)을 포함하는 듀얼 게이트전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다. 보상 박막트랜지스터(T3)의 보상 드레인전극(177c)은 연결부재(174)를 통해 제1스토리지 축전판(125a)에 연결될 수 있다. 보상 반도체층(131c1, 131c2, 131c3)은 제1게이트전극(125c1)에 대응하는 부분(131c1), 제2게이트전극(125c2)에 대응하는 부분(131c3), 그리고 그 두 부분들(131c1, 131c3) 사이의 부분(131c2)을 포함할 수 있다.
연결부재(174)는 도 6에 도시된 것과 같이 데이터선(171) 등과 동일 물질로 동일층에 형성될 수 있다. 연결부재(174)의 일단은 제1절연층(141), 제2절연층(142) 및 층간절연층(160)에 형성된 컨택홀(166)을 통해 보상 드레인전극(177c) 및 초기화 드레인전극(177d)에 연결되며, 연결부재(174)의 타단은 제2절연층(142) 및 층간절연층(160)에 형성된 컨택홀(167)을 통해 제1스토리지 축전판(125a)에 연결된다. 이때, 연결부재(174)의 타단은 제2스토리지 축전판(127)에 형성된 스토리지 개구부(27)를 통해 제1스토리지 축전판(125a)에 연결된다.
초기화 박막트랜지스터(T4)는 초기화 반도체층(131d), 초기화 게이트전극(125d), 초기화 소스전극(176d) 및 초기화 드레인전극(177d)을 포함한다. 초기화 드레인전극(177d)은 초기화 반도체층(131d) 근방에서 불순물이 도핑된 초기화 드레인영역(177d)에 해당한다.
초기화 소스전극(176d)은 초기화연결선(78)을 통해 초기화전압선(124)과 연결되어 있다. 초기화연결선(78)의 일단은 제2절연층(142) 및 층간절연층(160)에 형성된 컨택홀(161)을 통해 초기화전압선(124)과 연결되고, 초기화연결선(78)의 타단은 제1절연층(141), 제2절연층(142) 및 층간절연층(160)에 형성된 컨택홀(162)을 통해 초기화 소스전극(176d)과 연결될 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 반도체층(131e), 동작제어 게이트전극(125e), 동작제어 소스전극(176e) 및 동작제어 드레인전극(177e)을 포함한다. 동작제어 소스전극(176e)은 제1절연층(141), 제2절연층(142) 및 층간절연층(160)에 형성된 컨택홀(165)을 통해 구동전압선(172)에 전기적으로 연결될 수 있다. 이때, 필요에 따라 구동전압선(172)의 컨택홀(165) 근방의 부분을 동작제어 박막트랜지스터(T5)의 소스전극으로 이해할 수도 있다. 동작제어 드레인전극(177e)은 동작제어 반도체층(131e) 근방에서 불순물이 도핑된 동작제어 드레인영역(177e)에 해당한다.
발광제어 박막트랜지스터(T6)는 발광제어 반도체층(131f), 발광제어 게이트전극(125f), 발광제어 소스전극(176f) 및 발광제어 드레인전극(177f)을 포함한다. 발광제어 소스전극(176f)은 발광제어 반도체층(131f) 근방에서 불순물이 도핑된 발광제어 소스영역(176f)에 해당한다. 발광제어 드레인전극(177f)은 도 6에 도시된 것과 같이 데이터선(171)이나 구동전압선(172) 등과 함께 층간절연층(160) 상에 형성된 부분으로 이해될 수 있다. 이 발광제어 드레인전극(177f)은 제1절연층(141), 제2절연층(142) 및 층간절연층(160)에 형성된 컨택홀(163)을 통해 하부의 반도체층에 연결될 수 있다. 또는, 하부의 반도체층의 일부분이 발광제어 드레인전극이고, 참조번호 177f는 발광제어 드레인전극과 유기발광소자(OLED)의 화소전극을 연결하기 위한 중간연결층인 것으로 이해될 수도 있다.
구동 박막트랜지스터(T1)의 구동 반도체층(131a)의 일단은 스위칭 반도체층(131b) 및 보상 반도체층(131c1, 131c2, 131c3)에 연결되어 있으며, 구동 반도체층(131a)의 타단은 동작제어 반도체층(131e) 및 발광제어 반도체층(131f)에 연결되어 있다. 따라서, 구동 소스전극(176a)은 스위칭 드레인전극(177b) 및 동작제어 드레인전극(177e)에 연결되고, 구동 드레인전극(177a)은 보상 소스전극(176c) 및 발광제어 소스전극(176f)에 연결된다.
한편, 스위칭 박막트랜지스터(T2)는 발광시키고자 하는 (부)화소를 선택하는 스위칭 소자로 사용된다. 스위칭 게이트전극(125b)은 스캔선(121)에 연결되어 있고, 스위칭 소스전극(176b)은 데이터선(171)에 연결되어 있으며, 스위칭 드레인전극(177b)은 구동 박막트랜지스터(T1) 및 동작제어 박막트랜지스터(T5)에 연결되어 있다.
그리고, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(177f)은 도 6에 도시된 것과 같이 동일층에 형성된 데이터선(171)이나 구동전압선(172) 등을 덮는 보호막 또는 평탄화막(미도시)에 형성된 컨택홀(181)을 통해 유기발광소자(OLED)의 화소전극에 연결된다.
도 7은 도 2의 VII-VII선을 따라 취한 단면도이다. 도 7에 도시된 것과 같이, 지금까지 설명한 다양한 구성요소들은 기판(110) 상에 위치할 수 있다. 기판(110)은 글라스재, 금속재 또는 플라스틱재 등과 같은 다양한 재료로 형성된 것일 수 있다. 이러한 기판(110)에는 필요에 따라 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(110)의 면을 평탄화하거나, 그 상부의 반도체층으로 불순물 등이 침투하는 것을 방지하는 역할을 할 수 있다. 그러한 버퍼층(111)은 실리콘옥사이드, 실리콘나이트라이드 또는 실리콘옥시나이트라이드 등으로 형성된 단일층/다층 구조를 가질 수 있다.
버퍼층(111) 상에는 도 3에 도시된 것과 같은 구동 반도체층(131a), 스위칭 반도체층(131b), 보상 반도체층(131c1, 131c2, 131c3) 등이 위치할 수 있다. 이러한 구동 반도체층(131a), 스위칭 반도체층(131b), 보상 반도체층(131c1, 131c2, 131c3) 등의 상부에는 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등으로 형성된 제1절연층(141)이 위치할 수 있다.
제1절연층(141) 상에는 도 4에 도시된 것과 같은 구동 게이트전극(125a)과, 스위칭 게이트전극(125b)과 보상 게이트전극(125c)을 포함하는 스캔선(121)과, 초기화 게이트전극(125d)을 포함하는 이전 스캔선(122), 동작제어 게이트전극(125e) 및 발광제어 게이트전극(125f)을 포함하는 발광제어선(123)을 포함하는 배선이 위치할 수 있다. 이러한 구동 게이트전극(125a), 스캔선(121), 이전 스캔선(122) 및 발광제어선(123)을 통칭하여 제1게이트배선이라고 할 수 있다.
제2절연층(142)은 제1게이트배선을 덮을 수 있다. 이러한 제2절연층(142)은 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등으로 형성될 수 있다. 이러한 제2절연층(142) 상에는 도 5에 도시된 것과 같은 제2스토리지 축전판(127) 및 초기화전압선(124)이 위치할 수 있다. 제2스토리지 축전판(127)과 초기화전압선(124)을 통칭하여 제2게이트배선이라 할 수 있다.
제2게이트배선 상에는 층간절연층(160)이 위치한다. 층간절연층(160)은 실리콘나이트라이드, 실리콘옥사이드 또는 실리콘옥시나이트라이드 등으로 형성될 수 있다.
층간절연층(160) 상에는 도 6에 도시된 것과 같은 데이터선(171), 구동전압선(172), 연결부재(174), 초기화연결선(78) 및 발광제어 드레인전극(177f)이 배치될 수 있다. 데이터선(171), 구동전압선(172), 연결부재(174), 초기화연결선(78), 발광제어 드레인전극(177f)을 통칭하여 데이터배선이라 할 수 있다. 이러한 데이터선(171), 구동전압선(172), 연결부재(174), 초기화연결선(78), 발광제어 드레인전극(177f) 등은 전술한 것과 같이 제1절연층(141), 제2절연층(142) 및 층간절연층(160)의 적어도 일부에 형성된 컨택홀들(161, 162, 163, 164, 165, 166, 167, 168)을 통해 하부의 반도체층이나 전극 등에 전기적으로 연결될 수 있다.
데이터배선 상에는 보호막 또는 평탄화막(미도시) 등이 배치되고, 이 보호막 또는 평탄화막 상에 유기발광소자의 화소전극(미도시)이 위치할 수 있다. 이 화소전극은 보호막 또는 평탄화막에 형성된 컨택홀(181)을 통해 발광제어 드레인전극(177f)에 연결될 수 있다.
한편, 제2스토리지 축전판(127)은 도 2, 도 5 및 도 7에 도시된 것과 같이 일측에 제1실드층(SD1)을 가질 수 있다. 이 제1실드층(SD1)은 도 2 및 도 5에 도시된 것과 같이 제2스토리지 축전판(127)으로부터 돌출 부분일 수 있다. 이 제1실드층(SD1)은 제2스토리지 축전판(127)의, 보상 박막트랜지스터(T3)의 제1게이트전극(125c1)과 제2게이트전극(125c2) 사이의 부분의 적어도 일부와 데이터선(171) 사이로 연장된 부분으로 이해될 수 있다.
참고로 도 2에 도시된 것과 같은 배치도는 일 (부)화소의 배치도로서 그 상하좌우로 동일/유사한 구성이 배치될 수 있으며, 도 7에서는 도 2에 대응하는 부분을 (부)화소(P1)로 표시하고, 도 2에 도시되지 않았으나 (+x 방향으로의) 그 옆에 위치한 (부)화소(P2)의 일부를 함께 도시하였다. (부)화소(P2) 역시 데이터선(171)을 가질 수 있으며, 이에 따라 (부)화소(P1)의 제1실드층(SD1)은 제2스토리지 축전판(127)의, 보상 박막트랜지스터(T3)의 제1게이트전극(125c1)과 제2게이트전극(125c2) 사이의 부분의 적어도 일부와 (부)화소(P2)의 데이터선(171) 사이로 연장된 부분으로 이해될 수 있다.
만일 제1실드층(SD1)이 존재하지 않는다면 보상 박막트랜지스터(T3)의 제1게이트전극(125c1)과 제2게이트전극(125c2) 사이의 부분, 구체적으로 보상 반도체층의 부분(131c2)은 데이터선(171)에 의해 영향을 받게 된다.
데이터선(171)은 (부)화소(P1)의 +x 방향 근방에 위치한 (부)화소(P2)에 데이터신호를 전달하는 것 외에, (부)화소(P2)의 +y 방향과 -y 방향에 위치한 복수개의 (부)화소들에도 데이터신호를 전달한다. 이때 전달하는 데이터신호는 (부)화소(P2)의 +y 방향과 -y 방향에 위치한 복수개의 (부)화소들에서 구현될 휘도에 따라 모두 달라질 수 있으며, 이에 따라 (부)화소(P1)가 발광하고 있는 동안 시간의 흐름에 따라 (부)화소(P1)의 보상 반도체층의 부분(131c2) 근방의 데이터선(171)은 상이한 전기적 신호를 전달하게 된다.
만일 제1실드층(SD1)이 존재하지 않는다면 (부)화소(P1)의 보상 박막트랜지스터(T3)의 부분(131c2)과 (부)화소(P2)의 데이터선(171) 사이에는 기생 커패시턴스가 존재하게 되며, 이에 따라 (부)화소(P1)가 발광하고 있는 동안 시간의 흐름에 따라 (부)화소(P1)의 보상 박막트랜지스터(T3)의 부분(131c2)의 전위가 (부)화소(P2)의 데이터선(171)이 전달하는 상이한 전기적 신호들에 의해 영향을 받게 된다. 보상 박막트랜지스터(T3)는 구동 박막트랜지스터(T1)와 전기적으로 연결되는바, (부)화소(P1)의 보상 박막트랜지스터(T3)의 부분(131c2)의 전위가 (부)화소(P2)의 데이터선(171)이 전달하는 상이한 전기적 신호들에 의해 영향을 받게 되면 결국 구동 박막트랜지스터(T1)에 의해 휘도가 결정되는 유기발광소자(OLED)의 휘도가 최초 의도한 것과 다르게 달라질 수 있으며, 이는 결국 유기발광 디스플레이 장치가 디스플레이하는 이미지의 품질 저하를 야기하게 된다.
그러나 본 실시예에 따른 유기발광 디스플레이 장치의 경우 제1실드층(SD1)이 (부)화소(P1)의 보상 박막트랜지스터(T3)의 부분(131c2)과 (부)화소(P2)의 데이터선(171) 사이에 존재하는바, 따라서 (부)화소(P1)의 보상 박막트랜지스터(T3)의 부분(131c2)이 (부)화소(P2)의 데이터선(171)에 의해 영향을 받는 것을 방지하거나 최소화함으로써, 고품질의 유기발광 디스플레이 장치가 정확한 휘도의 고품질의 이미지를 디스플레이하도록 할 수 있다. 특히 제1실드층(SD1)이 제2스토리지 축전판(127)의 일부분일 경우, 제2스토리지 축전판(127)이 컨택홀(168)을 통해 언제나 일정한 전위의 구동전압선(172)에 연결되어 있으므로 제1실드층(SD1) 역시 언제나 일정한 전위를 갖게 된다. 그 결과 보상 박막트랜지스터(T3)의 부분(131c2)이 주위의 다른 전기적 신호에 의해 영향을 받는 것을 최소화할 수 있다.
물론 제1실드층(SD1)은 도 7에 도시된 것에 그치지 않고, 본 발명의 다른 일 실시예에 따른 유기발광 디스플레이 장치의 단면도인 도 8에 도시된 것과 같이 (부)화소(P2)의 데이터선(171) 하부까지 제1실드층(SD1)이 연장되도록 할 수도 있다. 이를 통해 보상 박막트랜지스터(T3)의 부분(131c2)의 실드가 더욱 확실하게 이루어지도록 할 수 있다. 물론 제1실드층(SD1)이 보상 박막트랜지스터(T3)의 제1게이트전극(125c1)과 제2게이트전극(125c2) 사이의 부분(131c2)의 적어도 일부 상부로 연장되도록 하는 것만으로도 큰 효과를 볼 수 있다.
도 9는 도 2의 IX-IX선을 따라 취한 단면도이다. 도 2, 도 5 및 도 9에 도시된 것과 같이, 초기화전압선(124)은 제2실드층(SD2)을 가질 수 있다.
이 제2실드층(SD2)은 도 2 및 도 5에 도시된 것과 같이 x축을 따라 연장된 초기화전압선(124)의 일부분일 수 있다. 이 제2실드층(SD2)은 초기화전압선(124)의, 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2) 사이의 부분의 적어도 일부와 데이터선(171) 사이로 연장된 부분으로 이해될 수 있다.
도 2 및 도 5 등에서는 초기화전압선(124)이 마침 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2) 사이의 부분의 상부를 지나도록 연장된 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 만일 초기화전압선(124)의 위치가 이와 달리 +y 방향이나 -y 방향 또는 그 외의 방향으로 이동되거나 절곡되는 등의 다른 형상을 가질 경우, 초기화전압선(124)은 돌출부를 갖고 이 돌출부가 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2) 사이의 부분의 적어도 일부와 데이터선(171) 사이로 연장되도록 하여 제2실드층(SD2)의 역할을 하도록 할 수 있다. 즉, 도 2 및 도 5 등에서는, 초기화전압선(124)이 x축 방향을 따라 연장되되 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2) 사이의 부분의 적어도 일부와 데이터선(171) 사이를 지나도록 하여, 초기화전압선(124)이 그러한 돌출부를 갖지 않아도 되도록 초기화전압선(124)의 위치가 특정된 것으로 이해될 수 있다.
만일 제2실드층(SD2)이 존재하지 않는다면 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2) 사이의 부분, 구체적으로 초기화 반도체층의 부분(131d2)은 데이터선(171)에 의해 영향을 받게 된다.
데이터선(171)은 도 2에 도시된 (부)화소에 데이터신호를 전달하는 것 외에, 그 (부)화소의 +y 방향과 -y 방향에 위치한 복수개의 (부)화소들에도 데이터신호를 전달한다. 이때 전달하는 데이터신호는 도 2에 도시된 (부)화소의 +y 방향과 -y 방향에 위치한 복수개의 (부)화소들에서 구현될 휘도에 따라 모두 달라질 수 있으며, 이에 따라 도 2에 도시된 (부)화소가 발광하는 동안, 시간의 흐름에 따라 도 2에 도시된 (부)화소의 초기화 반도체층의 부분(131d2) 근방의 데이터선(171)은 상이한 전기적 신호를 전달하게 된다.
만일 제2실드층(SD2)이 존재하지 않는다면 초기화 박막트랜지스터(T4)의 부분(131d2)과 데이터선(171) 사이에는 기생 커패시턴스가 존재하게 되며, 이에 따라 도 2에 도시된 (부)화소가 발광하는 동안 시간의 흐름에 따라 초기화 박막트랜지스터(T4)의 부분(131d2)의 전위가 데이터선(171)이 전달하는 상이한 전기적 신호들에 의해 영향을 받게 된다. 초기화 박막트랜지스터(T4)는 구동 박막트랜지스터(T1)와 전기적으로 연결되는바, 초기화 박막트랜지스터(T4)의 부분(131d2)의 전위가 데이터선(171)이 전달하는 상이한 전기적 신호들에 의해 영향을 받게 되면 결국 구동 박막트랜지스터(T1)에 의해 휘도가 결정되는 유기발광소자(OLED)의 휘도가 최초 의도한 것과 다르게 달라질 수 있으며, 이는 결국 유기발광 디스플레이 장치가 디스플레이하는 이미지의 품질 저하를 야기하게 된다.
그러나 본 실시예에 따른 유기발광 디스플레이 장치의 경우 제2실드층(SD2)이 초기화 박막트랜지스터(T4)의 부분(131d2)과 데이터선(171) 사이에 존재하는바, 따라서 초기화 박막트랜지스터(T4)의 부분(131d2)이 데이터선(171)에 의해 영향을 받는 것을 방지하거나 최소화함으로써, 고품질의 유기발광 디스플레이 장치가 정확한 휘도의 고품질의 이미지를 디스플레이하도록 할 수 있다. 특히 제2실드층(SD2)이 초기화전압선(124)의 일부분일 경우, 언제나 일정한 전위의 초기화전압선(124)에 의해 제2실드층(SD2) 역시 언제나 일정한 전위를 갖게 된다. 그 결과 초기화 박막트랜지스터(T4)의 부분(131d2)이 주위의 다른 전기적 신호에 의해 영향을 받는 것을 최소화할 수 있다.
물론 각종 배선이나 반도체층 등의 레이아웃이 도 2 등에 도시된 것과 달라질 경우, 제2실드층(SD2)은 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2) 사이의 부분(131d2)의 적어도 일부 상부로 연장된 부분이거나, 데이터선(171) 하부로 연장된 부분일 수 있다.
도 10은 도 2의 X-X선을 따라 취한 단면도이다. 도 2, 도 5 및 도 10에 도시된 것과 같이, 제2스토리지 축전판(127)은 제3실드층(SD3)을 가질 수 있다.
제3실드층(SD3)은 도 2 및 도 5에 도시된 것과 같이 제2스토리지 축전판(127)의 일부분일 수 있다. 이 제3실드층(SD3)은 제2스토리지 축전판(127)의, 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)과 데이터선(171) 사이로 연장된 부분으로 이해될 수 있다. 예컨대 제2스토리지 축전판(127) 자체는 그 -x 방향의 (가상의) 끝단이 하부의 제1스토리지 축전판(125a)의 -x 방향 끝단과 대략 일치하고, 그 (가상의) 끝단에서 -x 방향으로는 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)과 데이터선(171) 사이에 개재되는 제3실드층(SD3)이 존재하며, 그러한 제3실드층(SD3)이 제2스토리지 축전판(127)과 일체(一體)인 것으로 이해될 수도 있다.
도 2 및 도 5 등에 도시된 것과 달리 제3실드층(SD3)이 존재하지 않아 제2스토리지 축전판(127)이 데이터선(171)이 위치한 -x 방향으로 연장되지 않고, 제2스토리지 축전판(127)의 -x 방향의 끝단이 제1스토리지 축전판(125a)의 -x 방향 끝단과 대략 일치하게 하는 것을 고려할 수도 있다. 그러할 경우 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)은 데이터선(171)에 의해 영향을 받게 된다.
데이터선(171)은 도 2에 도시된 (부)화소에 데이터신호를 전달하는 것 외에, 그 (부)화소의 +y 방향과 -y 방향에 위치한 복수개의 (부)화소들에도 데이터신호를 전달한다. 이때 전달하는 데이터신호는 도 2에 도시된 (부)화소의 +y 방향과 -y 방향에 위치한 복수개의 (부)화소들에서 구현될 휘도에 따라 모두 달라질 수 있으며, 이에 따라 도 2에 도시된 (부)화소가 발광하는 동안 시간의 흐름에 따라 도 2에 도시된 (부)화소의 초기화 반도체층의 부분(131d2) 근방의 데이터선(171)은 상이한 전기적 신호를 전달하게 된다.
만일 제3실드층(SD3)이 존재하지 않아 제2스토리지 축전판(127)이 데이터선(171)이 위치한 -x 방향으로 연장되지 않고 제2스토리지 축전판(127)의 -x 방향의 끝단이 제1스토리지 축전판(125a)의 -x 방향 끝단과 대략 일치하게 되면, 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)과 데이터선(171) 사이에는 기생 커패시턴스가 존재하게 되며, 이에 따라 도 2에 도시된 (부)화소가 발광하는 동안 시간의 흐름에 따라 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)의 전위가 데이터선(171)이 전달하는 상이한 전기적 신호들에 의해 영향을 받게 된다. 이는 결국 구동 박막트랜지스터(T1)에 의해 휘도가 결정되는 유기발광소자(OLED)의 휘도가 최초 의도한 것과 다르게 달라질 수 있으며, 이에 따라 유기발광 디스플레이 장치가 디스플레이하는 이미지의 품질 저하가 야기될 수 있다.
그러나 본 실시예에 따른 유기발광 디스플레이 장치의 경우 제3실드층(SD3)이 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)과 데이터선(171) 사이에 존재하는바, 따라서 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)이 데이터선(171)에 의해 영향을 받는 것을 방지하거나 최소화함으로써, 고품질의 유기발광 디스플레이 장치가 정확한 휘도의 고품질의 이미지를 디스플레이하도록 할 수 있다. 특히 제3실드층(SD3)이 제2스토리지 축전판(127)의 일부분일 경우, 제2스토리지 축전판(127)이 컨택홀(168)을 통해 언제나 일정한 전위의 구동전압선(172)에 연결되어 있으므로 제3실드층(SD3) 역시 언제나 일정한 전위를 갖게 된다. 그 결과 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)이 주위의 다른 전기적 신호에 의해 영향을 받는 것을 최소화할 수 있다.
물론 제3실드층(SD3)은 구동 게이트전극(125a)과 데이터선(171) 사이에 개재되는 것에 그치지 않고, 도 10에 도시된 것과 같이 데이터선(171) 하부까지 제3실드층(SD3)이 연장되도록 할 수도 있다. 이를 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)의 실드가 더욱 확실하게 이루어지도록 할 수 있다.
지금까지 유기발광 디스플레이 장치가 제1실드층(SD1), 제2실드층(SD2) 및 제3실드층(SD3)을 모두 갖는 경우에 대해 설명하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 유기발광 디스플레이 장치는 제1실드층(SD1), 제2실드층(SD2) 및 제3실드층(SD3) 중 일부만 가질 수도 있다. 즉, 제1실드층(SD1), 제2실드층(SD2) 및 제3실드층(SD3) 중 적어도 어느 하나를 구비하는 유기발광 디스플레이 장치라면 본 발명의 범위에 속한다고 할 것이다.
상술한 실시예에 있어서, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 경우에 대해 설명하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)가 싱글 게이트전극을 갖는 경우라 하더라도, 보상 박막트랜지스터(T3) 및/또는 초기화 박막트랜지스터(T4)의 일부분과 데이터선(171) 사이에 개재되는 제1실드층(SD1)이나 제2실드층(SD2)을 가질 수도 있음은 물론이다.
한편, 지금까지는 제1실드층(SD1), 제2실드층(SD2) 및 제3실드층(SD3) 모두가 도 2 및 도 5에 도시된 것과 같이 제2게이트배선에 포함되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 제1실드층(SD1), 제2실드층(SD2) 및 제3실드층(SD3)은 도 2 및 도 5에 도시된 것과 같이 제2스토리지 축전판(127)의 일부이거나 초기화전압선(124)의 일부일 수도 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 또 다른 일 실시예에 따른 유기발광 디스플레이 장치의 일 (부)화소에 있어서의 복수개의 박막트랜지스터들 및 캐패시터 등의 위치를 개략적으로 도시하는 배치도이고, 도 12는 도 11의 XII-XII선을 따라 취한 단면도이다. 도 2 등을 전술하여 설명한 유기발광 디스플레이 장치와 동일/유사한 부분의 설명은 생략하고 상이한 부분만 설명하면, 이전 스캔선(122), 초기화전압선(124, 도 11 및 도 12에서는 미도시) 및 초기화 박막트랜지스터(T4)의 형상이 상이하다.
도 11 및 도 12를 참조하면, 초기화전압선(미도시)은 제2스토리지 축전판(127)과 동일층에 위치할 수도 있고, 이와 달리 화소전극(미도시)과 동일층에 위치할 수도 있다. 어떤 경우이든 초기화전압선은 컨택홀(162)을 통해 초기화 박막트랜지스터(T4)의 소스전극(176d)에 연결될 수 있다. 초기화 박막트랜지스터(T4)의 드레인전극(177d)은 도 2 등을 참조하여 전술한 것과 같이 보상 박막트랜지스터(T3)의 보상 드레인전극(177c) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(125a)에 전기적으로 연결된다.
구동 게이트전극(125a), 스캔선(121) 및 발광제어선(123)과 동일층에 위치할 수 있는 이전 스캔선(122)은 초기화 박막트랜지스터(T4)의 위치에 대응하는 두 개의 돌출부들을 가질 수 있는데, 이 두 개의 돌출부들은 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2)일 수 있다. 이 중 제2게이트전극(125d2)의 적어도 일부는 제2실드층(SD2)인 것으로 이해될 수 있다.
듀얼 게이트전극은 반도체층과 중첩되는 2개의 부분들을 가지면 된다. 예컨대 도 11에 도시된 것과 같은 배치도의 경우, 초기화 박막트랜지스터(T4)의 제2게이트전극(125d2)은 이전 스캔선(122)으로부터 돌출될 필요 없이, x축을 따라 연장된 이전 스캔선(122)의 부분으로서, 제1게이트전극(125d1)의 -x 방향 위치에서 초기화 소스전극(176d) 근방에서 반도체층과 교차하는 부분(125d2')이, 제2게이트전극의 역할을 하도록 할 수도 있다. 그러나 이 경우 참조번호 125d2'에 대응하는 반도체층의 부분과 제1게이트전극(125d1)에 대응하는 반도체층의 부분 사이의 부분이 데이터선(171)에 인접하여 위치하며 실드되지 않기에, 그 부분이 데이터선(171)에 의해 영향을 받게 된다.
그러나 본 실시예에 따른 유기발광 디스플레이 장치의 경우 이전 스캔선(122)이 2개의 돌출부들을 가지며 그 중 하나의 돌출부는 제1게이트전극(125d1)의 역할을 하고 다른 하나의 돌출부는 이전 스캔선(122)의 참조번호 125d2'에 해당하는 위치로부터 돌출되어 제2게이트전극(125d2)의 역할을 한다. 이때 돌출된 제2게이트전극(125d2)은 참조번호 125d2'에 대응하는 반도체층의 부분과 제1게이트전극(125d1)에 대응하는 반도체층의 부분 사이의 부분을 데이터선(171)으로부터 실드하여, 초기화 박막트랜지스터(T4)가 데이터선(171)으로부터 의도되지 않은 영향을 받는 것을 효과적으로 방지하거나 줄일 수 있다.
이러한 초기화 박막트랜지스터(T4)의 구조는 결과적으로, 초기화 박막트랜지스터(T4)가 제1게이트전극(125d1)과 제2게이트전극(125d2)을 가지며, 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2) 사이의 부분인 반도체층(131d2)과 데이터선(171) 사이에 제1게이트전극(125d1)과 제2게이트전극(125d2) 중 어느 하나가 적어도 부분적으로 위치하는 것으로 이해될 수 있다. 도 11 및 도 12에서는 초기화 박막트랜지스터(T4)의 제1게이트전극(125d1)과 제2게이트전극(125d2) 사이의 부분인 반도체층(131d2)과 데이터선(171) 사이에 제2게이트전극(125d2)이 적어도 부분적으로 위치하여, 반도체층(131d2)을 데이터선(171)으로부터 실드하는 것으로 도시하고 있다. 즉, 제2게이트전극(125d2)이 제2실드층(SD2)인 것으로 도시하고 있다. 물론 도 11 및 도 12에 도시된 것과 같이 제2게이트전극(125d2)이 반도체층(131d2)과 데이터선(171) 사이에 개재되는 것에 그치지 않고, 제2게이트전극(125d2)이 데이터선(171)의 하부까지 (-x 방향으로) 연장되도록 할 수도 있음은 물론이다. 도 12에서는 데이터선(171)이 제2게이트전극(125d2)의 상부에 위치하는 것으로 도시하고 있으나, 만일 데이터선(171)이 반도체층(131d2)의 하부에 위치하고 제2게이트전극(125d2)이 데이터선(171)과 반도체층(131d2) 사이에 위치한다면, 제2게이트전극(125d2)은 물론 데이터선(171)의 상부까지 연장될 수 있다.
이처럼, 제2실드층(SD2)은 도 2, 도 5 및 도 9를 참조하여 전술한 것과 같이 제2게이트배선으로 형성될 수도 있지만, 도 11 및 도 12를 참조하여 설명한 것과 같이 제1게이트배선으로 형성될 수도 있다. 제2실드층(SD2) 외의 제1실드층(SD1)이나 제3실드층(SD3) 역시 필요하다면 제1게이트배선으로 형성될 수도 있다. 이 경우 제1실드층(SD1)이나 제3실드층(SD3)은 제2스토리지 축전판(127)과 전기적으로 연결되지 않고 아일랜드 형상으로서 전기적으로 플로팅된 것일 수도 있다.
지금까지 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3) 및 초기화 박막트랜지스터(T4) 등의 일부분을 데이터선(171)으로부터 실드하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 즉, 유기발광 디스플레이 장치가 구비하는 (부)화소의 박막트랜지스터가 데이터선(171) 근방에 위치할 경우, 그러한 박막트랜지스터의 적어도 일부분과 데이터선(171) 사이에 실드층이 위치하도록 함으로써, 고품질의 이미지를 디스플레이하는 유기발광 디스플레이 장치를 구현할 수 있다. 그러한 실드층은 예컨대 박막트랜지스터의 소스전극과 데이터선 사이와, 드레인전극과 데이터선 사이와, 게이트전극과 데이터선 사이 중 적어도 어느 한 곳에 위치할 수 있다.
한편, 지금까지는 박막트랜지스터의 일부분과 데이터선 사이에 실드층이 위치하도록 하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 소스전극과 드레인전극과 게이트전극을 포함하는 박막트랜지스터와, 상기 소스전극과 상기 드레인전극과 상기 게이트전극과 상이한 층에 위치하며 제어신호를 전달하는 제어신호선과, 상기 박막트랜지스터의 적어도 일부분과 상기 제어신호선 사이에 위치하는 실드층을 구비하는, 유기발광 디스플레이 장치 역시 본 발명의 범위에 속한다. 여기서 제어신호선은 전술한 복수개의 신호선들(121, 122, 123, 124, 171, 172) 중 적어도 어느 하나가 될 수 있다. 즉, 제어신호선은 스캔선(121), 이전 스캔선(122), 발광제어선(123), 데이터선(171), 구동전압선(172) 또는 초기화전압선(124)일 수 있다. 실드층은 박막트랜지스터의 적어도 일부분을 이러한 제어신호선으로부터 차폐하여, 박막트랜지스터가 제어신호선이 전달하는 제어신호에 의해 영향을 받는 것을 방지하거나 최소화할 수 있다.
물론 본 발명이 유기발광 디스플레이 장치에 국한되는 것은 아니다. 유기발광 디스플레이 장치가 아니더라도 (부)화소에 박막트랜지스터를 가지며 데이터선을 갖는 디스플레이 장치라면, 상술한 것과 동일/유사하게 실드층을 가짐으로써 고품질의 이미지를 디스플레이할 수 있도록 고려할 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1: 구동 박막트랜지스터 T2: 스위칭 박막트랜지스터
T3: 보상 박막트랜지스터 T4: 초기화 박막트랜지스터
T5: 구동제어 박막트랜지스터 T6: 발광제어 박막트랜지스터
Cst: 스토리지 캐패시터 S1S6: 소스전극
D1D6: 드레인전극 G1G6: 게이트전극
125a, 125b, 125c, 125d, 125e, 125f: 게이트전극
131a, 131b, 131c, 131d, 131e, 131f: 반도체층
176a, 176b, 176c, 176d, 176e, 176f: 소스전극
177a, 177b, 177c, 177d, 177e, 177f: 드레인전극
Cst1, 125a: 제1스토리지 축전판 Cst2, 127: 제2스토리지 축전판
27: 스토리지 개구부 121: 스캔선
122: 이전 스캔선 123: 발광제어선
124: 초기화전압선 171: 데이터선
172: 구동전압선 78: 초기화연결선
174: 연결부재 SD1: 제1실드층
SD2: 제2실드층 SD3: 제3실드층
110: 기판 111: 버퍼층
141: 제1절연층 142: 제2절연층
160: 층간절연층 161-168, 181: 컨택홀

Claims (12)

  1. 소스전극, 드레인전극 및 게이트전극을 포함하는 박막트랜지스터;
    상기 소스전극, 상기 드레인전극 및 상기 게이트전극과 상이한 층에 위치하며, 데이터신호를 전달하는, 데이터선; 및
    상기 박막트랜지스터의 적어도 일부분과 상기 데이터선 사이에 위치하는 실드층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 실드층은 상기 소스전극과 상기 데이터선 사이와, 상기 드레인전극과 상기 데이터선 사이와, 상기 게이트전극과 상기 데이터선 사이 중 적어도 어느 한 곳에 위치하는, 디스플레이 장치.
  3. 제1항에 있어서,
    제1스토리지 축전판과, 상기 제1스토리지 축전판과 중첩되며 상기 제1스토리지 축전판 상부에 위치한 제2스토리지 축전판을 포함하는 스토리지 캐패시터를 더 구비하고,
    상기 데이터선은 상기 제2스토리지 축전판보다 상부층에 위치하며,
    상기 실드층은 상기 제2스토리지 축전판의 일부분으로서, 상기 게이트전극과 상기 데이터선 사이로 연장된 부분 또는 상기 데이터선 하부로 연장된 부분인, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 제1스토리지 축전판은 상기 게이트전극과 전기적으로 연결된, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1스토리지 축전판과 상기 게이트전극은 일체(一體)인, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 게이트전극은 제1게이트전극과 제2게이트전극을 포함하고,
    상기 실드층은 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부와 상기 데이터선 사이에 위치하는, 디스플레이 장치.
  7. 제6항에 있어서,
    제1스토리지 축전판과, 상기 제1스토리지 축전판과 중첩되며 상기 제1스토리지 축전판 상부에 위치한 제2스토리지 축전판을 포함하는 스토리지 캐패시터를 더 구비하고,
    상기 데이터선은 상기 제2스토리지 축전판보다 상부층에 위치하며,
    상기 실드층은 상기 제2스토리지 축전판의 일부분으로서, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부와 상기 데이터선 사이로 연장된 부분, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부 상부로 연장된 부분 또는 상기 데이터선 하부로 연장된 부분인, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1스토리지 축전판과 전기적으로 연결된 구동 게이트전극과, 상기 소스전극과 전기적으로 연결된 구동 드레인전극을 포함하는 구동 박막트랜지스터를 더 구비하고,
    상기 제1스토리지 축전판은 상기 드레인전극과 전기적으로 연결된, 디스플레이 장치.
  9. 제6항에 있어서,
    제1스토리지 축전판과, 상기 제1스토리지 축전판과 중첩되며 상기 제1스토리지 축전판 상부에 위치한 제2스토리지 축전판을 포함하는 스토리지 캐패시터; 및
    구동 박막트랜지스터의 상기 제1스토리지 축전판과 전기적으로 연결되는 구동 게이트전극에 전달할 초기화전압을 전달하며, 상기 제2스토리지 축전판과 동일층에 위치하는, 초기화전압선;
    을 더 구비하고,
    상기 드레인전극은 상기 제1스토리지 축전판에 전기적으로 연결되고, 상기 소스전극은 상기 초기화전압선에 전기적으로 연결되며,
    상기 데이터선은 상기 제2스토리지 축전판보다 상부층에 위치하고,
    상기 실드층은 상기 초기화전압선의 일부분으로서, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부와 상기 데이터선 사이로 연장된 부분, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분의 적어도 일부 상부로 연장된 부분 또는 상기 데이터선 하부로 연장된 부분인, 디스플레이 장치.
  10. 소스전극, 드레인전극 및 게이트전극을 포함하는 박막트랜지스터;
    상기 소스전극, 상기 드레인전극 및 상기 게이트전극과 상이한 층에 위치하며, 데이터신호를 전달하는, 데이터선;
    상기 드레인전극과 전기적으로 연결되는 제1스토리지 축전판과, 상기 제1스토리지 축전판과 중첩되도록 상기 제1스토리지 축전판이 위치한 층과 상이한 층에 위치한 제2스토리지 축전판을 포함하는 스토리지 캐패시터; 및
    구동 박막트랜지스터의 상기 제1스토리지 축전판과 전기적으로 연결되는 구동 게이트전극에 전달할 초기화전압을 전달하며, 상기 소스전극과 전기적으로 연결되는, 초기화전압선;
    을 구비하고,
    상기 게이트전극은 제1게이트전극과 제2게이트전극을 포함하고, 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분과 상기 데이터선 사이에 상기 제1게이트전극과 상기 제2게이트전극 중 어느 하나가 적어도 부분적으로 위치하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1게이트전극과 상기 제2게이트전극 중 상기 박막트랜지스터의 상기 제1게이트전극과 상기 제2게이트전극 사이의 부분과 상기 데이터선 사이에 위치하는 것은, 상기 데이터선의 하부 또는 상부까지 연장된, 디스플레이 장치.
  12. 소스전극, 드레인전극 및 게이트전극을 포함하는 박막트랜지스터;
    상기 소스전극, 상기 드레인전극 및 상기 게이트전극과 상이한 층에 위치하며, 제어신호를 전달하는, 제어신호선; 및
    상기 박막트랜지스터의 적어도 일부분과 상기 제어신호선 사이에 위치하는 실드층;
    을 구비하는, 디스플레이 장치.
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