KR20150004746A - 배선 기판 및 배선 기판의 제조방법 - Google Patents

배선 기판 및 배선 기판의 제조방법 Download PDF

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Abstract

배선 기판(1)은 제 1 도전층(11) 및 상기 제 1 도전층(11)의 제 1 표면(11A)과 측면을 덮는 제 2 도전층(12)을 포함하는 제 1 배선층(10)을 포함한다. 제 1 절연층(20)은 제 1 도전층(11)의 제 1 표면(11A)의 반대편인 제 1 도전층(11)의 제 2 표면(11B)를 노출하도록 제 2 도전층(12)의 제 1 표면(12A) 및 측면(12B)을 덮는다. 제 2 배선층(30)이 제 1 절연층(20)의 제 1 표면(20A) 상에 적층되어 제 1 배선층(10)에 전기적 접속된다. 제 1 도전층(11)의 제 1 표면(11A) 및 측면은 평활면들이며, 제 2 도전층(12)의 제 1 표면(12A) 및 측면(12B)은 조면화된 표면들이다.

Description

배선 기판 및 배선 기판의 제조방법{WIRING BOARD AND METHOD OF MANUFACTURING WIRING BOARD}
본 발명은 배선 기판에 관한 것이다.
실장되는 반도체 칩들의 고밀도화가 진전되었으며, 이에 따라 배선 기판들의 두께가 감소될 것과, 배선 패턴들의 고밀도화가 요구되어 왔다. 이러한 요구조건들을 만족시키기 위해, 고강도이고 층간 절연막보다 두꺼운 코어 기판(지지 부재)이 제거된 배선 기판, 소위 코어리스 기판(coreless board)이 제안되었다(예를 들어, 일본 공개특허번호 제2012-235166호 참조). 그러므로, 상기 형성된 코어리스 기판은 예를 들어, 다음의 제조방법에 따라 제조된다.
먼저, 도 9a에 도시된 바와 같이, 지지 기재(100)가 마련되고, 지지 기재(100) 상에 레지스트층(101)이 형성된다. 레지스트층(101)은 패드(P10)를 형성하기 위한 개구부(101X)를 구비한다. 도금층(예컨대, 금층/니켈층)(102) 및 배선층(103)을 포함하는 패드(P10)는 개구부(101X) 내의 지지 기재(100) 상에 형성된다. 그 후에, 도 9b의 단계에서, 레지스트층(101)이 제거되며, 배선층(103)의 표면은 조면화 처리(roughening treatment)된다. 그 결과, 배선층(103)의 표면은 조면화된다. 그 후에, 도 9c의 단계에서, 절연층(104)은 패드(P10)를 덮도록 지지 기재(100) 상에 적층되며, 절연층(104)에는 배선층(103)의 상부면(103A)에 도달하는 비아 홀(VH10)이 형성된다. 그 후에, 도 9d의 단계에서, 비아 홀(VH10)에 메워 넣어지는 비아 배선(105)이 형성되며, 비아 배선(105)을 통해 패드(P10)(배선층(103))에 접속되는 배선 패턴(106)이 절연층(104) 상에 적층된다. 그 후에, 도 9e에 도시된 바와 같이, 절연층들(107 및 109) 및 빌드-업 배선층들(108 및 110)이 절연층(104) 상에 교대로 적층되며, 마지막으로, 도 9d의 지지 기재(100)가 제거된다.
전술한 제조방법에서, 지지 기재(100) 상에 형성된 배선층(103)의 표면에는 조면화 처리(roughening treatment)가 적용되며, 그 후에 절연층(104)이 배선층(103)을 덮도록 지지 기재(100) 상에 적층된다. 그 결과, 절연층(104)과 배선층(103) 사이의 부착력이 높아진다. 그러나, 조면화 처리는 배선층(103)의 폭이 조면화 처리가 적용되기 이전보다 더 작아지게 한다. 소망하는 배선 폭을 얻기 위해, 아직 조면화 처리를 하지 않은 배선층(103)의 폭은 조면화 처리에 의해 감소되는 폭 양을 고려하여 더 넓게 형성될 필요가 있다. 그러한 경우, 도 9a에 도시된 레지스트층(101)의 폭은 더 작아져야만 되며, 이에 따라 레지스트층(101)의 폴-다운(fall-down)과 같은 문제점들은 배선층(103)의 폭 감소에 비례하여 더욱 용이하게 발생하기 쉽게 된다. 그러므로, 배선층(103) 크기의 감소를 다루는 것은 쉽지 않다.
본 발명의 일 양태는 제 1 도전층 및 제 2 도전층을 포함하는 제 1 배선층을 포함한 배선 기판이며, 상기 제 2 도전층은 상기 제 1 도전층의 제 1 표면 및 상기 제 1 도전층의 측면을 덮고, 상기 제 1 도전층 및 상기 제 2 도전층은 상기 제 1 도전 재료와 상이한 제 1 도전 재료 및 제 2 도전 재료로 각각 이루어진다. 제 1 절연층은 배선 기판의 최외곽 층이며, 상기 제 1 도전층의 제 1 표면의 반대편인 상기 제 1 도전층의 제 2 표면을 노출하도록 상기 제 2 도전층의 제 1 표면 및 상기 제 2 도전층의 측면을 덮는다. 제 2 배선층이 상기 제 1 절연층의 제 1 표면 상에 적층되어, 상기 제 1 배선층에 전기적 접속된다. 상기 제 1 도전층의 제 1 표면 및 측면은 평활면들이며, 상기 제 2 도전층의 제 1 표면 및 측면을 조면화된 표면들이다.
본 발명의 다른 양태들 및 이점들은 본 발명의 원리들을 예시적으로 나타낸 첨부 도면들과 함께 취해진 다음의 설명으로부터 명백해질 것이다.
상기 목적 및 이점과 함께, 본 발명은 첨부 도면들과 함께 다음의 바람직한 실시예들의 설명을 참조하여 가장 잘 이해될 수 있다.
도 1은 일 실시예의 배선 기판을 나타낸 개략 단면도.
도 2는 도 1의 반도체 디바이스를 나타낸 개략 단면도.
도 3a 내지 도 3e는 도 1의 배선 기판의 제조방법을 설명하기 위한 개략 단면도.
도 4a, 도 4c, 및 도 4d는 도 1의 배선 기판의 제조방법을 설명하기 위한 개략 단면도.
도 4b는 도 4a에 나타낸 구조의 부분 확대 단면도.
도 5a, 도 5c, 및 도 5d는 도 1의 배선 기판의 제조방법을 설명하기 위한 개략 단면도들.
도 5b는 도 5a에 나타낸 구조의 일부가 수정된 확대 단면도.
도 6a 및 도 6b는 도 1의 배선 기판의 제조방법을 설명하기 위한 개략 단면도들.
도 7a 및 도 7b는 도 1의 배선 기판의 제조방법을 설명하기 위한 개략 단면도들.
도 8a는 도 1의 배선 기판의 제조방법을 설명하기 위한 개략 단면도.
도 8b는 도 1의 반도체 디바이스의 제조방법을 설명하기 위한 개략 단면도.
도 9a 내지 도 9e는 종래의 배선 기판의 제조방법을 설명하기 위한 개략 단면도들.
도면들에서, 구성요소들은 단순성 및 명확성을 위해 예시되어 있으며, 반드시 일정한 비율로 도시된 것은 아니다. 이해를 쉽게 하기 위해, 해칭선은 단면도에 도시되지 않을 수도 있으며, 스크린 톤이 대신 사용될 수도 있다.
이하, 첨부 도면들을 참조하여 실시예들을 설명하도록 한다.
먼저, 배선 기판(1)의 구조를 설명하도록 한다.
도 1에 도시된 바와 같이, 배선 기판(1)은 배선층(10), 제 1 절연층(20), 제 2 배선층(30), 절연층(40), 배선층(50), 절연층(60), 및 배선층(70)이 이 순서로 적층되는 구조를 갖는다. 배선 기판(1)은 일반적으로 알려진 빌드-업 공정(지지 기재의 역할을 하는 코어 기판의 양면 또는 일면에 소정 개수의 빌드-업층들을 차례로 형성해서 적층)으로 만들어진 배선 기판과 상이하며, 지지 기재를 포함하지 않는 소위 "코어리스 기판(coreless board)"의 형태를 갖는다.
제 2 배선층들(30, 50, 및 70)의 재료는 예를 들어, 구리(Cu) 또는 구리 합금일 수 있다. 제 1 절연층들(20, 40, 및 60)의 재료는, 예를 들어 에폭시 수지나 폴리이미드 수지와 같은 절연 수지일 수 있으며, 또는 예를 들어 실리카나 알루미나와 같은 필러(filler)를 전술한 수지와 혼합함으로써 만들어진 수지 재료일 수 있다. 제 1 절연층들(20, 40, 및 60)의 재료는 열경화성 특성을 갖는 절연 수지이거나 감광성을 갖는 절연 수지일 수 있다. 제 1 절연층들(20, 40, 및 60)의 재료는 예를 들어, 글래스, 아라미드, 또는 LCP(Liquid Crystal Polymer) 섬유로 이루어진 직포 또는 부직포와 같은 보강재에 에폭시계 또는 폴리이미드계 열경화성 수지를 함침시킴으로써 얻어진 보강형 절연 수지일 수 있다.
배선층(10)은 배선 기판(1)의 최외곽 층(도면에서, 최하부 층)에 형성된다. 배선층(10)은 제 1 도전층(11) 및 제 2 도전층(12)을 구비한다. 제 1 도전층(11)의 재료는 예를 들어, 구리 또는 구리 합금일 수 있다. 제 2 도전층(12)의 재료는 제 1 도전층(11)의 재료와 상이한 도전 재료일 수 있다. 바람직하게는, 제 2 도전층(12)의 재료는 선택적 에칭되어 제 1 도전층(11)에서 제거된 도전 재료이다. 바람직하게는, 제 2 도전층(12)의 재료는 제 1 도전층(11)의 재료보다 저항률이 더 높은 도전 재료이다. 제 2 도전층(12)의 재료는 니켈(Ni), 크롬(Cr), 주석(Sn), 코발트(Co), 철(Fe), 또는 팔라듐(Pd)과 같은 재료일 수 있으며, 이들 재료 중에서 선택된 적어도 한 종류의 재료를 함유하는 합금일 수도 있다.
제 1 도전층(11)은 단면도에서 실질적으로 직사각형 형상으로 형성된다. 제 1 도전층(11)은 제 1 표면(11A)(도면에서, 상부면), 제 2 표면(11B)(도면에서, 하부면), 및 측면을 갖는다. 제 1 도전층(11)의 표면들(제 1 표면(11A), 제 2 표면(11B), 및 측면)은 요철(rugged)이 적은 평활면들(낮은 거칠기 표면들)이다. 예를 들어, 제 1 도전층(11)의 표면의 표면 거칠기 Ra는 0.1 ㎛ 미만으로 설정될 수 있다. 표면 거칠기 Ra는 산술 평균 거칠기로도 호칭된다. 표면 거칠기 Ra는 소정 크기인 측정 영역 내의 다수의 측정 위치들에서, 그 측정 영역 내의 평균 표면(또는 평균 레벨)으로부터의 높이를 측정하고, 측정된 높이들의 절대값들을 산술 평균함으로써 계산된다. 제 1 도전층(11)의 표면은 광택성이거나 반광택성이다. 제 1 도전층(11)의 제 2 표면(11B)의 거칠기는 제 1 도전층(11)의 제 1 표면(11A)의 거칠기 및 측면의 거칠기보다 더 높도록 설정될 수 있다. 즉, 제 1 도전층(11)의 제 2 표면(11B)의 표면 거칠기 Ra는 0.1 ㎛ 이상으로 설정될 수 있다.
제 1 도전층(11)의 제 2 표면(11B)은 제 1 절연층(20)으로부터 노출되어 있다. 이 예에서, 제 1 도전층(11)의 제 2 표면(11B)은 제 1 절연층(20)의 제 2 표면(20B)(도면에서, 하부면)과 실질적으로 동일한 높이가 되도록 형성된다.
제 2 도전층(12)은 제 1 도전층(11)의 제 1 표면(11A) 및 측면을 덮도록 형성된다. 본 예에서, 제 2 도전층(12)은 제 1 도전층(11)의 측면 전체를 덮으며, 또한 제 1 도전층(11)의 제 1 표면(11A)의 일부를 덮는다. 즉, 본 예에서, 제 2 도전층(12)은 제 1 도전층(11)의 제 1 표면(11A)의 일부를 노출하도록 형성된다. 즉, 제 2 도전층(12)은 1 표면(12A)(도면에서, 상부면)으로부터 제 2 도전층(12)을 관통하는 개구부(12X)를 구비하며, 이에 의해 제 1 도전층(11)의 제 1 표면(11A)의 일부가 노출된다.
제 2 도전층(12)의 제 2 표면(12B)(도면에서, 하부면)은 제 1 절연층(20)으로부터 노출되어 있다. 본 예에서, 제 2 도전층(12)의 제 2 표면(12B)은 제 1 절연층(20)의 제 2 표면(20B) 및 제 1 도전층(11)의 제 2 표면(11B)과 실질적으로 동일한 높이가 되도록 형성된다.
한편, 제 2 도전층(12)의 제 1 표면(12A) 및 측면은 조면화된(roughened) 표면들이다. 예를 들어, 제 2 도전층(12)의 제 1 표면(12A) 및 측면은 제 1 도전층(11)의 제 1 표면(11A) 및 측면보다 거칠기가 더 높다. 예를 들어, 제 2 도전층(12)의 제 1 표면(12A) 및 측면은 제 2 도전층(12)의 제 2 표면(12B)보다 거칠기가 더 높다. 예를 들어, 제 1 표면(12A)의 표면 거칠기 Ra 및 제 2 도전층(12)의 측면의 표면 거칠기 Ra는 약 0.2 ㎛ 내지 약 0.4 ㎛로 설정된다.
이에 따라 형성된 배선층(10)은 배선층(10)의 반대편 상의 최외곽 층(도면에서, 최상부 층)에 형성된 배선층(70)보다 더욱 미세하게 형성된 배선층이 된다. 예를 들어, 배선층(10)은 그것의 라인/스페이스(L/S)가 5㎛/5㎛ 미만인 미세 배선이다. 배선층(10)의 두께는 예를 들어, 약 6 ㎛ 내지 약 15 ㎛일 수 있다. 제 1 도전층(11)의 두께는 예를 들어, 약 5 ㎛ 내지 약 10 ㎛일 수 있다. 제 2 도전층(12)의 두께는 예를 들어, 약 0.1 ㎛ 내지 약 1 ㎛일 수 있다.
제 1 절연층(20)은 제 2 도전층(12)의 제 1 표면(12A) 및 측면을 덮도록 형성되고, 또한 제 1 도전층(11)의 제 2 표면(11B)을 노출하고, 제 2 도전층(12)의 제 2 표면(12B)을 노출하도록 형성된다. 제 1 절연층(20)은 제 1 표면(20A)(도면에서, 상부면)으로부터 제 1 절연층(20)을 관통하는 비아 홀(VH1)을 구비하며, 이에 의해 배선층(10)의 제 1 표면(도면에서, 상부면)의 일부가 노출된다. 비아 홀(VH1)은 제 2 도전층(12)의 개구부(12X)와 연통된다. 본 예에서, 제 1 절연층(20)은 제 2 도전층(12)의 개구부(12X)로부터 노출된 제 1 도전층(11)의 제 1 표면(11A)을 노출하도록 형성된다. 제 2 도전층(12)의 제 1 표면(12A)으로부터 제 1 절연층(20)의 제 1 표면(20A)까지의 두께는 약 10 ㎛ 내지 약 30 ㎛일 수 있다.
제 2 배선층(30)은 제 1 절연층(20) 상에 적층되어 있다. 제 2 배선층(30)은 개구부(12X) 및 비아 홀(VH1)에 메워 넣어진 비아 배선(31) 및 제 1 절연층(20)의 제 1 표면(20A) 상에 적층되어 비아 배선(31)을 통해 배선층(10)에 전기적 접속되는 배선 패턴(32)을 구비한다.
비아 배선(31)은 개구부(12X)의 바닥에 노출된 제 1 도전층(11)에 접속된다. 개구부(12X)에서, 비아 배선(31)은 개구부(12X)의 측벽을 구성하는 제 2 도전층(12)에 접속된다. 비아 홀(VH1) 및 그 비아 홀(VH1)에 메워 넣어지는 비아 배선(31) 각각은 도 1에서 하부 측(배선층 측(10))에서 상부 측(배선 패턴 측(32))으로 접근하는 것에 비례하여 직경이 커지는 테이퍼진 형상으로 형성된다. 즉, 비아 홀(VH1) 및 비아 배선(31) 각각은 단면도에서 실질적으로 뒤집어진 사다리꼴 형상으로 형성된다. 비아 배선(31)의 평면 형상은 예를 들어, 원형일 수 있으며, 그것의 직경은 예를 들어, 약 30 ㎛ 내지 약 75 ㎛일 수 있다. 예를 들어, 본 예에서, 비아 배선(31)은 제 1 도전층(11)에 접속된 하부면이 배선 패턴(32)에 접속된 상부면보다 직경이 더 작은 원뿔대 형상으로 형성된다.
배선 패턴(32)은 단면도에서 실질적으로 사다리꼴 형상으로 형성된다. 배선 패턴(32)의 제 1 표면(32A) 및 측면은 조면화된 표면들이다. 예를 들어, 배선 패턴(32)의 제 1 표면(32A) 및 측면은 제 1 도전층(11)의 제 1 표면(11A) 및 측면보다 거칠기가 더 높다. 예를 들어, 배선 패턴(32)의 제 1 표면(32A)의 표면 거칠기 Ra 및 측면의 표면 거칠기 Ra는 약 0.2 ㎛ 내지 약 2.0 ㎛로 설정된다. 배선 패턴(32)의 두께는 예를 들어, 약 5 ㎛ 내지 약 20 ㎛일 수 있다.
유사하게, 절연층(40)은 배선 패턴(32)의 배선 패턴(32)의 제 1 표면(32A) 및 측면(조면화된 표면)을 덮도록 제 1 절연층(20)의 제 1 표면(20A) 상에 적층된다. 배선층(50)은 절연층(40) 상에 적층된다. 배선층(50)은 두께 방향으로 절연층(40)을 관통하는 비아 배선(51) 및 절연층(40) 상에 적층되어 비아 배선(51)을 통해 배선 패턴(32)에 전기적 접속되는 배선 패턴(52)을 구비한다.
절연층(60)은 배선 패턴(52)의 제 1 표면(52A) 및 측면을 덮도록 절연층(40) 상에 적층된다. 배선층(70)은 절연층(60) 상에 적층된다. 배선층(70)은 두께 방향으로 절연층(60)을 관통하는 비아 배선(71) 및 절연층(60) 상에 적층되어 비아 배선(71)을 통하여 배선 패턴(52)에 전기적 접속되는 배선 패턴(72)을 구비한다.
여기서, 비아 배선 라인들(51 및 71) 각각은 도 1에서 하부 측(배선층 측 (10))으로부터 상부 측(배선 패턴 측(72))으로 접근하는 것에 비례하여 그것의 직경이 커지는 테이퍼진 형상으로 형성된다. 비아 배선 라인들(51 및 71) 각각의 평면 형상은 예를 들어, 원형일 수 있으며, 그것의 직경은 예를 들어, 약 30 ㎛ 내지 약 75 ㎛ 일 수 있다. 배선 패턴(52)의 제 1 표면(52A) 및 측면 그리고 배선 패턴(72)의 제 1 표면(72A) 및 측면은, 배선 패턴(32)의 제 1 표면(32A) 및 측면과 마찬가지로 조면화된 표면들이다. 배선 패턴들(52 및 72) 각각의 두께는 예를 들어, 약 5 ㎛ 내지 약 20 ㎛ 일 수 있다. 절연층(40)의 제 1 표면(32A)에서 제 1 표면(40A)(도면에서, 상부면)까지의 배선 패턴(32)의 두께 및 절연층(60)의 제 1 표면(52A)에서 제 1 표면(60A)(도면에서, 상부면)까지의 두께 각각은 예를 들어, 약 10 ㎛ 내지 약 30 ㎛ 일 수 있다.
솔더 레지스트층(81)은 최외곽 층(도면에서, 최하부 층)의 역할을 하는 제 1 절연층(20)의 제 2 표면(20B) 상에 적층된다. 솔더 레지스트층(81)의 재료는 예를 들어, 에폭시 수지 또는 아크릴 수지와 같은 절연 수지일 수 있다. 솔더 레지스트층(81)은 개구부(81X)를 구비하며, 이에 의해 최하부 층인 배선층(10)의 적어도 일 부분이 패드(P1)의 형태로 노출된다. 본 예에서, 솔더 레지스트층(81)은 개구부(81X)를 구비하며, 이에 의해 배선층(10)에서 제 1 도전층(11)의 제 2 표면(11B)의 일부가 패드(P1)의 형태로 노출된다. 반도체 칩(3)의 범프(4)(도 2 참조)는 플립-칩 방법에 따라 패드(P1)에 접합된다. 즉, 패드(P1)가 형성된 표면은 칩-실장 표면의 역할을 한다.
필요한 경우, 개구부(81X)로부터 노출된 배선층(10)에 OSP(Organic Solderability Preservative) 처리를 적용함으로써 OSP 막이 형성될 수 있으며, 반도체 칩(3)은 이 OSP 막에 접속될 수 있다. 다르게는, 개구부(81X)로부터 노출된 배선층(10) 상에 금속층이 형성될 수 있으며, 반도체 칩(3)은 이 금속층에 접속될 수도 있다. 이 금속층은 예를 들어, 금(Au) 층, 또는 Ni 층/Au 층(즉, 배선층(10) 상에 Ni 층 및 Au 층을 이 순서로 적층하는 것에 의해 만들어진 금속층), 또는 Ni 층/Pd 층/Au 층(즉, 배선층(10) 상에 Ni 층, Pd 층, 및 Au 층을 이 순서로 적층하는 것에 의해 만들어진 금속층)일 수 있다. Ni 층, Au 층, 및 Pd 층은 예를 들어, 무전해 방법에 의해 형성된 금속층들(무전해 금속층들)일 수 있다. Au 층은 Au 또는 합금으로 만들어진 금속층이고, Ni 층은 Ni 또는 Ni 합금으로 만들어진 금속층이며, Pd 층은 Pd 또는 Pd 합금으로 만들어진 금속층이다.
솔더 레지스트층(81)은 개구부(81Y)를 구비하며, 이에 의해 제 1 도전층(11)의 제 2 표면(11B) 및 제 2 도전층(12)의 제 2 표면(12B)은 복수의 배선층(10)들의 몇몇에 노출된다.
한편, 최외곽 층(도면에서, 최상부 층)인 절연층(60)의 제 1 표면(60A)(도면에서, 상부면) 상에는 솔더 레지스트층(82)이 적층된다. 솔더 레지스트층(82)의 재료는 예를 들어, 에폭시 수지 또는 아크릴 수지와 같은 절연 수지일 수 있다. 솔더 레지스트층(82)은 개구부(82X)를 구비하며, 이에 의해 최상부 배선 패턴(72)의 제 1 표면(72A)의 일부가 외부 접속 패드(P2)의 형태로 노출된다. 외부 접속 패드(P2)에는, 실장 기판(예컨대, 마더 보드)에 배선 기판(1)이 실장될 때에 사용되는 솔더 볼 또는 리드핀과 같은 외부 접속 단자(6)(도 2 참조)가 접속된다. 필요한 경우, 개구부(82X)로부터 노출된 배선 패턴(72) 상에 OSP 처리를 적용함으로써 OSP 막이 형성될 수 있으며, 외부 접속 단자(6)가 이 OSP 막에 접속될 수 있다. 다르게는, 개구부(82X)로부터 노출된 배선 패턴(72) 상에 금속층이 형성될 수 있으며, 외부 접속 단자(6)는 이 금속층에 접속될 수도 있다. 금속층은 예를 들어, Au 층, 또는 Ni 층/Au 층(즉, 배선 패턴(72)의 제 1 표면(72A) 상에 Ni 층 및 Au 층을 이 순서로 적층하는 것에 의해 만들어진 금속층), 또는 Ni 층/Pd 층/Au 층(즉, 배선 패턴(72)의 제 1 표면(72A) 상에 Ni 층, Pd 층, 및 Au 층을 이 순서로 적층하는 것에 의해 만들어진 금속층)일 수 있다. 개구부(82X)로부터 노출된 배선 패턴(72) 자체가 외부 접속 단자로서 기능할 수 있다(다르게는, 배선 패턴(72) 상에 OSP 막 또는 금속층이 형성된 경우에는, 이 OSP 막 또는 이 금속층).
다음으로, 도 2를 참조하여 반도체 디바이스(2)의 구조를 설명하도록 한다. 도 2에서는, 도 1의 배선 기판(1)의 상하가 서로 바꿔져서 도시되어 있다.
도 2에 도시된 바와 같이, 반도체 디바이스(2)는 배선 기판(1), 반도체 칩(3), 및 언더필 수지(5)를 구비한다.
배선 기판(1) 상에는 플립-칩 방식으로 반도체 칩(3)이 실장된다. 즉, 반도체 칩(3)의 회로-형성 표면(도 2에서, 하부면) 상에 형성된 범프(4)는 배선 기판(1)의 패드(P1)에 접합되며, 그 결과, 반도체 칩(3)이 범프(4)를 통하여 배선 기판(1)의 배선층(10)에 전기적 접속된다.
반도체 칩(3)은 예를 들어, CPU(Central Processing Unit) 칩 또는 GPU (Graphics Processing Unit) 칩과 같은 논리 칩일 수 있으며, 또는 예를 들어, DRAM(Dynamic Random Access Memory) 칩, SRAM(Static Random Access Memory) 칩, 또는 플래시 메모리 칩과 같은 메모리 칩일 수 있다. 반도체 칩(3)의 크기는 예를 들어, 평면도에서 약 3 mm × 3 mm 내지 12 mm × 12 mm 일 수 있다. 반도체 칩(3)의 두께는 예를 들어, 약 50 ㎛ 내지 약 100 ㎛일 수 있다.
범프(4)는 예를 들어, 금 범프 또는 솔더 범프일 수 있다. 솔더 범프의 재료는 예를 들어, Pb(납) 함유 합금, Sn과 Au으로 이루어진 합금, Sn과 Cu로 이루어진 합금, Sn과 Ag(은)으로 이루어진 합금, 또는 Sn, Ag, 및 Cu으로 이루어진 합금일 수 있다.
언더필 수지(5)는 배선 기판(1)과 반도체 칩(3) 사이의 간극을 메우도록 형성된다. 솔더 레지스트층(81)의 개구부(81Y)로부터 노출된 배선층(10)은 이 언더필 수지(5)로 덮이게 된다. 언더필 수지(5)의 재료는 예를 들어, 에폭시 수지와 같은 절연 수지일 수 있다.
다음으로, 배선 기판(1)의 가공 및 반도체 디바이스(2)의 가공을 설명하도록 한다.
배선 기판(1)은 배선층(10) 및 제 1 절연층(20)을 구비하고 있다. 최외곽 층인 배선층(10)은 제 1 도전층(11), 및 제 1 도전층(11)의 제 1 표면(11A) 및 측면을 덮는 제 2 도전층(12)을 포함하며, 이 제 2 도전층(12)은 조면화된 표면들인 제 1 표면(12A) 및 측면을 구비한다. 최외곽 층인 제 1 절연층(20)은 제 2 도전층(12)의 제 1 표면(12A) 및 측면을 덮는다. 즉, 제 1 도전층(11)과 제 1 절연층(20) 사이에는, 조면화된 표면들인 제 1 표면(12A) 및 측면을 구비한 제 2 도전층(12)이 개재되어 있다. 이 구조에 따르면, 제 1 절연층(20)에 인접해 있는 제 2 도전층(12)의 제 1 표면(12A) 및 측면이 조면화된 표면들이 되며, 이에 따라 제 1 도전층(11)의 제 1 표면(11A) 및 측면이 평활면들인 경우라도 제 2 도전층(12)(배선층(10)) 및 제 1 절연층(20) 사이의 접촉 영역을 증가시키는 것이 가능해진다. 제 2 도전층(12)(배선층(10))과 제 1 절연층(20) 사이의 부착력을 높이는 것이 가능해진다. 즉, 제 1 도전층(11)의 제 1 표면(11A) 및 측면이 평활면들인 경우라도, 조면화된 표면들인 제 1 표면(12A) 및 그것의 측면에 의하여 제 1 절연층(20)과의 부착력을 만족스럽게 확보하는 것이 가능해진다. 제 1 도전층(11)의 제 1 표면(11A) 및 측면 상에는 조면화 처리를 적용할 필요가 없게 된다. 그러므로, 제 1 도전층(11)의 폭이 작아지는 것을 적절하게 억제할 수 있으며 또한 그것의 두께가 작아지는 것을 적절하게 억제하는 것이 가능하다. 몇몇 실시예들에서, 제 2 도전층(12)은 제 1 도전층이 에칭되는 것을 방지하며 제 1 도전층과 제 1 절연층 사이의 접합력을 향상시키는 코팅막(coating film)으로 지칭될 수도 있다.
다음으로, 배선 기판(1)의 제조방법을 설명하도록 한다.
먼저, 도 3a에 도시된 바와 같이, 배선 기판(1)을 제조하기 위한 지지 기재(90)가 마련된다. 본 예에서는 도 3a에 도시된 지지 기재(90)가 구리박이지만, 지지 기재(90)는 구리박 이외의 금속박 또는 금속판일 수도 있다. 지지 기재(90)의 두께는 예를 들어, 약 35 ㎛ 내지 약 100 ㎛ 일 수 있다.
그 후에, 도 3b의 단계에서, 지지 기재(90)의 제 1 표면(90A)(도면에서, 상부면) 상에는, 그것의 제 1 표면(91A)이 조면화된 표면인 제 1 금속막(91)이 형성된다. 제 1 금속막(91)의 재료는 후속 단계에서 형성되는 제 1 도전층(11)의 도전 재료(도 1 참조)와 상이하며 또한 지지 기재(90)의 도전 재료와 상이한 도전 재료일 수 있다. 바람직하게는, 제 1 금속막(91)의 재료는 선택적 에칭되어 제 1 도전층(11)으로부터 제거되는 도전 재료이다. 제 1 금속막(91)의 재료는 예를 들어, Ni, Cr, Sn, Co, Fe, 또는 Pd와 같은 금속일 수 있으며, 또는 예를 들어, 이들 금속들 중에서 선택된 적어도 한 종류의 금속을 함유한 합금일 수 있다. 바람직하게는, 이러한 제 1 금속막(91)의 재료는 후속 단계에서 형성되는 제 2 도전층(12)(도 1 참조)과 동일한 도전 재료이다. 예를 들어, 이 재료는 Ni이다. 제 1 금속막(91)의 두께는 예를 들어, 약 0.1 ㎛ 내지 약 1.0 ㎛ 일 수 있다. 바람직하게는, 제 1 금속막(91)의 제 1 표면(91A)(도면에서, 상부면)의 표면 거칠기 Ra는 예를 들어, 0.2 ㎛ 내지 0.4 ㎛ 범위 안이다. 이하, 제 1 금속막(91)을 형성하는 방법의 일 예를 설명하도록 한다.
예를 들어, 도금-전기-공급 층을 위하여 지지 기재(90)를 사용하는 전해 도금 방법이 지지 기재(90)의 제 1 표면(90A)에 적용되어, 지지 기재(90)의 제 1 표면(90A) 상에 제 1 금속막(91)(표면-조면화된 도금층)이 형성된다. 제 1 금속막(91)의 제 1 표면(91A)의 거칠기를 전술한 값으로 설정하기 위하여는, 상기 전해 도금 방법에 사용되는 도금 용액의 조성을 적절히 조정할 필요가 있으며 또는 전류 밀도를 적절히 조정할 필요가 있음에 유의해야 한다. 이하에서는, Ni로 이루어진 제 1 금속막(91) 형성되는 경우의 도금 조건들의 일 예에 대한 설명이 제공될 것이다.
- 염화 니켈 도금조의 조성:
염화 니켈 75 g/L,
티오시안산 나트륨 15 g/L,
염화 암모늄 30 g/L,
붕소 30 g/L
- 도금 조건:
pH: 약 4.5 내지 5.5,
욕온(bath temperature): 상온(normal temperature) (약 25℃),
처리 시간: 약 1 내지 30 분,
음극 전류 밀도: 약 1 내지 3 A/dm2
사용될 도금 용액의 조성, 전류 밀도 등은 이러한 방식으로 적절하게 사전 조정되며, 그 결과, 제 1 금속막(91)의 제 1 표면(91A)이 조면화됨으로써, 제 1 표면(91A)을 소망하는 표면 거칠기로 설정하는 것이 가능해진다. 전술한 도금 용액의 조성 또는 전술한 도금 조건들은 일 예이며, 제 1 금속막(91)의 제 1 표면(91A)이 소망하는 거칠기로 설정된다면 그 조성이나 조건들에 어떠한 특정한 제한들도 부과되지 않는다.
그 후에, 도 3c의 단계에서, 제 1 금속막(91)의 제 1 표면(91A) 상에는 개구부(92X)를 구비한 레지스트층(92)이 형성된다. 개구부(92X)는 배선층(10)의 제 1 도전층(11) 형성 영역(도 1 참조)에 대응하는 부분인 제 1 금속막(91)의 제 1 표면(91A)을 노출하도록 형성된다. 이 때, 제 1 금속막(91)의 제 1 표면(91A)은 조면화된 표면이며, 이에 따라 제 1 금속막(91)과 레지스트층(92) 간의 우수한 부착성을 획득하는 것이 가능해진다.
레지스트층(92)의 재료는 후속 단계에서 실행되는 도금 처리에 대한 내도금성(plating resistance)을 갖는 재료일 수 있다. 레지스트층(92)의 재료는 감광성 드라이 필름 레지스트 또는 액상 포토레지스트(예를 들어, 노볼락 수지나 아크릴 수지의 액상 레지스트 또는 드라이 필름 레지스트)일 수 있다. 예를 들어, 감광성 드라이 필름 레지스트가 사용되는 경우, 열 압착(thermocompression bonding)에 의하여 제 1 금속막(91)의 제 1 표면(91A) 상에 드라이 필름이 라미네이팅되며, 드라이 필름에 포토리소그래피 방법에 따른 패터닝을 적용하는 것에 의해 개구부(92X)를 구비한 레지스트층(92)이 형성된다. 이와 유사하게, 액상 포토레지스트가 사용되는 경우, 상기와 동일한 단계가 실행됨으로써 레지스트층(92)을 형성하는 것이 가능하다.
그 후에, 도 3d의 단계에서, 레지스트층(92)의 개구부(92X)로부터 노출된 제 1 금속막(91) 상에는 제 1 도전층(11)이 형성된다. 예를 들어, 도금 마스크로서 레지스트층(92)을 사용하여, 제 1 금속막(91)의 제 1 표면(91A)에는, 도금-전기-공급 층을 위해 제 1 금속막(91)을 사용하는 전해 도금 방법이 적용된다. 보다 구체적으로, 레지스트층(92)의 개구부(92X)로부터 노출된 제 1 금속막(91)의 제 1 표면(91A)에 대하여 전해 도금(도면에서, 전기 구리 도금)을 적용함으로써, 제 1 금속막(91) 상에 제 1 도전층(11)이 형성된다. 이 때, 제 1 도전층(11)의 제 1 표면(11A) 및 측면 각각은 덜 요철화된(less rugged), 평활면으로 형성된다. 바람직하게는, 본 명세서에서, 제 1 도전층(11)의 제 1 표면(11A)의 표면 거칠기 Ra는 0.1 ㎛ 미만이다. 즉, 전해 도금 방법에 사용되는 도금 용액의 조성, 전류 밀도, 제 1 도전층(11)의 두께 등은 전술한 거칠기(평활면)을 갖도록 사전 조정된다. 전술한 전기 구리 도금에 사용되는 도금 용액은 황산 구리, 황산, 및 염소와 같은 무기물 요소들에 대하여, 그 각각이 첨가물로서 사용되는 레벨러(leveler), 폴리머, 및 광택제와 같은 유기물 요소들을 첨가함으로써 만들어진 혼합물이다.
그 후에, 도 3e의 단계에서, 예를 들어, 알칼리성 필-오프 용액(peel-off liquid)에 의해 도 3d에 도시된 레지스트층(92)이 제거된다.
그 후에, 도 4a의 단계에서는, 제 1 금속막(91)의 제 1 표면(91A)과 제 1 도전층(11)의 제 1 표면(11A) 및 측면을 덮도록, 제 1 금속막(91)의 제 1 표면(91A) 상에는 그 표면(93A)이 조면화된 표면인 제 2 금속막(93)이 형성된다. 도 4b에 도시된 바와 같이, 본 예의 제 2 금속막(93)은 제 1 도전층(11)의 제 1 표면(11A)과 측면을 덮는 제 2 도전층(12) 및 평면 방향에서 제 2 도전층(12)으로부터 확장되어 인접하는 제 1 도전층들(11) 사이에 형성된 제 1 금속막(91)의 제 1 표면(91A)을 덮는 확장부(13)를 포함한다. 제 2 금속막(93)은 후속 단계에서 확장부(13)를 제거하는 것에 의하여 제 2 도전층(12)이 된다. 제 2 금속막(93)의 재료는 제 2 도전층(12)과 마찬가지로, 예를 들어 Ni, Cr, Sn, Co, Fe, 또는 Pd과 같은 금속일 수 있으며, 또는 이들 금속들 중에서 선택된 적어도 하나의 종류의 금속을 함유하는 합금일 수도 있다. 본 실시예에서, 제 2 금속막(93)의 재료는 제 1 금속막(91)과 마찬가지로 Ni이다. 제 2 금속막(93)의 두께는 예를 들어, 약 0.1 ㎛ 내지 약 1.0 ㎛ 일 수 있다. 바람직하게는, 제 2 금속막(93)의 표면(93A)(도면에서, 상부면 및 측면)의 표면 거칠기 Ra는 0.2 내지 0.4 ㎛ 범위 내에 속한다. 이 제 2 금속막(93)은 예를 들어, 제 1 금속막(91)과 동일한 방법으로 형성될 수 있다.
도 4b에 도시된 바와 같이, 본 단계를 통하여, 제 1 도전층(11)의 제 1 표면(11A) 전체가 제 2 도전층(12)으로 덮이게 되며, 제 1 도전층(11)의 측면 전체가 제 2 도전층(12)으로 덮이게 된다. 이 때, 제 1 도전층(11)에는 에칭과 같은 조면화 처리가 적용되지 않으며, 이에 따라 제 1 도전층(11)의 제 1 표면(11A) 및 측면은 평활 상태(낮은 거칠기 상태)로 유지된다. 예를 들어, 제 2 금속막(93)의 형성 이후에, 제 1 도전층(11)의 제 1 표면(11A)의 표면 거칠기 및 측면의 표면 거칠기 Ra는 0.1 ㎛ 미만의 낮은 값으로 유지된다. 전술한 바와 같이, 이 단계에서, 지지 기재(90)의 제 1 표면 측(90A) 상의 구조의 표면(도면에서, 표면(93A))은 조면화된 표면이 되도록 형성되며, 제 1 도전층(11)의 제 1 표면(11A) 및 측면은 평활면들로서 유지된다.
그 후에, 도 4c의 단계에서, 표면(93A) 상에는 제 2 금속막(93)의 표면 전체를 덮는 제 1 절연층(20)이 형성된다. 이 때, 제 2 금속막(93)의 표면(93A)은 조면화된 표면이며, 이에 따라 제 2 금속막(93)과 제 1 절연층(20) 간에 우수한 부착성을 획득하는 것이 가능해진다. 제 1 절연층(20)은 예를 들어, 먼저 제 2 금속막(93)에 수지막을 라미네이팅하고, 수지막을 가압하면서 약 130 내지 150℃의 온도에서 수지막을 가열 및 경화함으로써 형성될 수 있다.
그 후에, 도 4d의 단계에서, 제 1 도전층(11)의 제 1 표면(11A) 상에 형성된 제 2 금속막(93)의 표면(93A)의 일부를 노출하도록, 제 1 절연층(20)의 소정 장소에 비아 홀(VH1)이 형성된다(도면에서, 제 2 도전층(12)의 제 1 표면(12A)의 부분). 이 비아 홀(VH1)은 예를 들어, 이산화탄소 가스 레이저 또는 UV-YAG 레이저를 사용하는 레이저 처리 방법에 의해 형성될 수 있다. 감광성 수지를 사용하여 제 1 절연층(20)이 형성되는 경우, 예를 들어, 포토리소그래피 방법에 의하여, 필수 비아 홀(VH1)이 형성될 수 있다.
그 후에, 레이저 처리 방법에 의해 비아 홀(VH1)을 형성하는 경우, 디스미어링(desmearing)을 수행함으로써, 비아 홀(VH1)의 바닥에 노출되어 있는 제 2 도전층(12)의 제 1 표면(12A)에 부착된 제 1 절연층(20)의 수지 잔존물들을 제거한다(수지 스미어). 이러한 제조방법에 따르면, 레이저 처리 방법으로 비아 홀(VH1)이 형성되는 경우, 비아 홀(VH1)의 바닥 역할을 하는 제 2 도전층(12)은 높은 레이저-빔 흡수율을 갖는 Ni 층이기 때문에, 바닥이 Cu 층인 비아 홀(VH1)보다 수지 스미어들의 양이 적게 생성되게 하는 것이 가능하다. 그 결과, 디스미어링 가공을 수행하는 것에 의해 수지 스미어들을 적절하게 제거하는 것이 가능하다.
그 후에, 도 5a의 단계에서, 제 1 도전층(11)의 제 1 표면(11A)의 일부를 노출하도록, 비아 홀(VH1)에 노출된 제 2 도전층(12)을 관통하는 개구부(12X)가 형성된다. 이 개구부(12X)는 비아 홀(VH1)과 연통된다. 이 단계에서, 비아 홀(VH1)의 바닥으로부터 노출된 제 2 도전층(12)(Ni 층)은 선택적 에칭에 의해 제거된다. 이 때, 제 2 도전층(12)(Ni)이 에칭되는 경우, 제 1 도전층(11) 및 제 1 절연층(20)은 에칭-스토퍼 층들로서 기능한다. 이 때 사용되는 에천트는 예를 들어, 질산과 과산화 수소 용액이 혼합된 용액인 질산/과산화 수소 수용액(HNO3/H2O2)일 수 있다.
이 단계에서, 개구부(12X)는 도 5a에 도시된 바와 같이 하부 측(제 1 도전층 측(11))에서 상부측으로 접근하는 것에 비례하여 직경이 더 커지는 테이퍼진 형상으로 형성된다. 즉, 개구부(12X)는 단면도에서 실질적으로 뒤집어진 사다리꼴 형상으로 형성된다. 도 5b에 도시된 바와 같이, 개구부(12X)는 단면도에서 실질적으로 직사각형 형상(직선 형상)으로 형성될 수 있다.
이 단계를 통하여, 비아 홀(VH1)의 바닥에 노출된 제 2 도전층(12)이 선택적으로 제거되며, 이에 따라 제 2 도전층(12)의 제 1 표면(12A) 상에 수지 스미어들이 남아 있는 경우라도, 제 2 도전층(12)과 함께 수지 스미어들을 제거하는 것이 가능하다. 이것으로 인하여, 개구부(12X)의 바닥에는 어떠한 잔존물, 즉 수지 스미어들도 존재하지 않는 제 1 도전층(11)의 제 1 표면(11A)을 노출하는 것이 가능해진다.
그 후에, 도 5c의 단계에서, 비아 홀(VH1) 및 개구부(12X)에 비아 도전체들을 메움으로써 비아 배선(31)이 형성되며, 이 비아 배선(31)을 통하여 제 1 도전층(11)(및 제 2 도전층(12))에 접속되는 배선 패턴(32)이 제 1 절연층(20)의 제 1 표면(20A) 상에 형성된다. 이 비아 배선 및 배선 패턴(31 및 32), 즉 제 2 배선층(30)은 세미 애디티브법 및 서브트랙티브법과 같은 각종 배선-형성 방법들을 사용하여 형성될 수 있다.
그 후에, 도 5d의 단계에서, 제 1 절연층(20)으로부터 노출된 제 2 배선층(30)의 표면(도면에서, 배선 패턴(32)의 제 1 표면(32A) 및 측면)에는 조면화 처리가 적용된다. 이 조면화 처리를 수행함으로써, 배선 패턴(32)의 제 1 표면(32A)의 표면 거칠기 Ra 및 측면의 표면 거칠기 Ra는 예를 들어 0.5 ㎛ 내지 2.0 ㎛ 가 된다. 이 조면화 처리로 인하여 배선 패턴(32)의 제 1 표면(32A) 및 측면은 미세 요철화된 부분들을 가질 수 있게 되며, 그 결과, 제 1 표면(32A) 및 측면은 조면화된다. 조면화 처리는 예를 들어, 흑염법(blackening), 에칭, 플레이팅(plating), 또는 샌드블라스팅(sandblasting)에 의해 수행될 수 있다.
그 후에, 도 6a의 단계에서는, 도 4c, 4d, 5c, 및 5d와 동일한 단계들이 반복 수행되며, 그 결과, 제 1 절연층(20)의 제 1 표면(20A) 상에는 절연층(40), 배선층(50), 절연층(60), 및 배선층(70)이 교대로 적층된다.
그 후에, 도 6b의 단계에서, 절연층(60)의 제 1 표면(60A) 상에는, 배선층(70)의 배선 패턴(72) 중의 소정 부분에 규정된 외부 접속 패드(P2)를 노출하는 개구부(82X)를 가진 솔더 레지스트층(82)이 적층된다. 솔더 레지스트층(82)은 예를 들어, 감광성 솔더 레지스트 필름을 라미네이팅하는 것에 의해 형성될 수 있으며, 다르게는, 액체 솔더 레지스트를 적용하는 것에 의해, 및 소망하는 형상을 갖도록 이 레지스트에 패터닝을 적용하는 것에 의해 형성될 수도 있다. 그 결과, 배선 패턴(72)의 일부가 외부 접속 패드(P2)의 형태로 솔더 레지스트층(82)의 개구부(82X)로부터 노출된다. 필요한 경우, Ni 층 및 Au 층을 이 순서로 함께 적층하는 것에 의해 만들어진 금속층이 외부 접속 패드(P2) 상에 형성될 수도 있다. 이 금속층은 예를 들어, 무전해 방법으로 형성될 수 있다.
그 후에, 도 7a의 단계에서, 지지 기재(90)(도 6b 참조)가 제거된다. 예를 들어, 지지 기재(90)로서 구리박이 사용되는 경우, 그것은 염화 제2철 수용액, 염화 제2구리 수용액, 또는 과황산 암모늄 수용액을 사용하는 웨트 에칭에 의한 선택적 에칭에 의하여 제거된다. 이 때, 제 1 금속막(91)(Ni)은 지지 기재(90)(Cu)가 에칭되는 경우에 에칭-스토퍼 층으로서 기능한다. 배선 패턴(72)의 최상단 층이 구리 층인 경우에는, 배선 패턴(72)이 지지 기재(90)와 함께 에칭되는 것을 방지하기 위해 배선 패턴(72)을 마스킹한 상태로 웨트 에칭을 수행할 필요가 있다.
그 후에, 제 1 금속막(91)이 제거되고, 제 2 금속막(93)의 일부 즉, 확장부(13)가 제거된다. 이 단계에서, 제 1 금속막(91) 및 확장부(13)는 선택적 에칭에 의해 제거된다. 이 때, 제 1 도전층(11)(Cu 층) 및 제 1 절연층(20)(수지 층)은 제 1 금속막(91)(Ni 층) 및 확장부(13)(Ni 층)가 에칭되는 경우에 에칭 스토퍼 층들로서 기능한다. 이 케이스에서, 에천트는 예를 들어, 질산/과산화 수소 수용액일 수 있다.
그 후에, 제 1 도전층(11)의 제 2 표면(11B) 및 제 1 절연층(20)의 제 2 표면(20B) 상에는 평탄화 처리와 같은 표면 처리가 적용되며, 그 결과 도 7b에 도시된 구조가 획득될 수 있다. 즉, 인접하는 제 2 도전층(12)들은 서로 분리되어 있으며, 그 결과, 제 1 도전층(11)의 제 2 표면(11B), 제 2 도전층(12)의 제 2 표면(12B) 및 제 1 절연층(20)의 높이가 실질적으로 서로 동일한 구조를 획득하는 것이 가능해 진다.
그 후에, 도 8a의 단계에서, 제 1 절연층(20)의 제 2 표면(20B) 상에는, 몇몇 배선층(10)들의 소정 장소에 규정된 패드(P1)를 노출하는 개구부(81X) 및 몇몇 배선층(10)들 및 제 1 절연층(20)의 제 2 표면(20B) 중의 일부를 노출하는 개구부(81Y)를 구비하는 솔더 레지스트층(81)이 적층된다. 이 솔더 레지스트층(81)은 예를 들어, 감광성 솔더 레지스트 필름을 라미네이팅하는 것에 의해 형성될 수 있으며, 또는, 다르게는, 액체 솔더 레지스트를 적용하는 것에 의해, 및 소망하는 형상을 가지도록 이 레지스트에 패터닝을 적용하는 것에 의해 형성될 수도 있다. 그 결과, 배선층(10)의 일부가 패드(P1)의 형태로 솔더 레지스트층(81)의 개구부(81X)로부터 노출된다. 필요한 경우, Ni 층 및 Au 층을 이 순서로 함께 적층함으로써 만들어진 금속층이 패드(P1) 상에 형성될 수 있다. 이 금속층은 예를 들어, 무전해 방법으로 형성될 수 있다.
이들 제조 단계들을 통해, 본 실시예의 배선 기판(1)이 제조될 수 있다.
다음, 도 8b를 참조하여 반도체 디바이스(2)의 제조방법을 설명하도록 한다. 도 8b에서, 배선 기판(1)은 도 8a의 배선 기판(1)의 상하가 뒤집어져서 도시되어 있다.
도 8b의 단계에서, 외부 접속 패드(P2) 상에는 외부 접속 단자(6)가 형성된다. 예를 들어, 외부 접속 패드(P2) 상에 플럭스(flux)가 적절하게 적용된 후에, 그 위에 외부 접속 단자(6)(도면에서, 솔더 볼)가 실장되며, 약 240 내지 260℃ 온도에서 리플로우(reflow)하면서 고정된다. 그 후에, 표면을 클리닝 처리하여 플럭스를 제거한다.
도 8b의 단계에서, 배선 기판(1) 상에는 반도체 칩(3)이 실장된다. 보다 구체적으로, 플립-칩 방법에 따라 반도체 칩(3)의 범프(4)가 배선 기판(1)의 패드(P1)에 접합된다. 그 후에, 플립-칩 접합이 수행된 반도체 칩(3)과 배선 기판(1) 사이의 공간에는 언더필 수지(5)(도 2 참조)가 메워 넣어지며, 이 언더필 수지(5)가 경화된다.
이들 제조 단계들을 통해, 도 2에 도시된 반도체 디바이스(2)가 제조될 수 있다.
본 실시예에 따르면, 다음의 효과들이 얻어질 수 있다.
(1) 최외곽 배선층(10) 및 최외곽 제 1 절연층(20)이 형성된다. 최외곽 배선층(10)은 제 1 도전층(11) 및 이 제 1 도전층(11)의 제 1 표면(11A)과 측면을 덮는 제 2 도전층(12)을 포함하며, 이 제 2 도전층(12)은 조면화된 표면들인 제 1 표면(12A)과 그것의 측면을 구비한다. 제 2 도전층(12)의 제 1 표면(12A)과 측면은 최외곽 제 1 절연층(20)으로 덮여 있다. 그 결과, 제 1 도전층(11)의 제 1 표면(11A)과 측면이 평활면들인 경우에도, 조면화된 표면들인 제 1 표면(12A)과 그것의 측면을 가진 제 2 도전층(12)에 의하여 제 1 절연층(20)과의 부착력을 만족적으로 확보하는 것이 가능해진다. 제 1 도전층(11)의 제 1 표면(11A)과 측면 상에 조면화 처리를 적용할 필요가 없게 된다. 따라서, 제 1 도전층(11)의 폭이 작아지는 것을 적절하게 제한할 수 있고, 또한 그것의 두께가 작아지는 것을 적절하게 제한할 수 있다. 그 결과, 조면화 처리에 의해 제 1 도전층(11)이 감소되는(얇아지는) 정도를 고려하여, 제 1 도전층(11)의 폭이 설계 값보다 크게 만들어질 필요가 없다(그 두께가 설계 값보다 크게 만들어질 필요가 없다). 그 결과, 예를 들어, 레지스트층(92)의 폭이 불필요하게 작아질 필요가 없으며, 이에 따라 레지스트층(92)의 폴-다운(fall-down)과 같은 문제점들이 발생하는 것을 적절하게 방지할 수 있다. 배선층(10)의 크기가 감소되더라도, 레지스트층(92)의 폴-다운의 문제점이 발생하는 것을 방지하게 되며, 이에 따라 배선층(10)의 크기 감소를 용이하게 처리할 수 있다.
(2) 제 1 도전층(11)의 제 1 표면(11A) 및 측면에 조면화 처리를 적용할 필요가 없으며, 이에 따라 제 1 도전층(11)을 소망하는 구조(예컨대, 단면 구조)로 용이하게 형성하는 것이 가능하다. 그 결과, 제 1 도전층(11)에 대한 소망하는 단면 영역을 용이하게 확보할 수 있으며, 이에 따라 임피던스 제어를 용이하게 수행할 수 있게 된다.
(3) 제 1 도전층(11)은 제 1 도전층(11)보다 더 높은 저항률을 갖는 제 2 도전층(12)으로 덮이게 된다. 또한, 제 1 도전층(11)의 제 1 표면(11A) 및 측면 각각은 평활면이 되도록 형성된다. 즉, 전술한 바와 같이 제 1 도전층(11)의 제 1 표면(11A)과 측면에는 조면화 처리를 적용할 필요가 없으며, 이에 따라 제 1 도전층(11)의 제 1 표면(11A)과 측면을 평활면들로 유지하는 것이 가능하게 된다. 그 결과, 제 1 도전층(11)의 제 1 표면(11A)과 측면 각각을 조면화된 표면으로 형성하는 경우에는 고주파 신호의 전송 특성이 더욱 우수한 상태가 되게 할 수 있다.
(4) 전술한 바와 같이, 제 1 절연층(20)에는 제 2 도전층(12)의 제 1 표면(12A)에 도달하는 비아 홀(VH1)이 형성되어 있다. 그 결과, 레이저 처리 방법에 의해 비아 홀(VH1)이 형성되는 경우, 비아 홀(VH1)의 바닥 역할을 하는 제 2 도전층(12)은 높은 레이저-빔 흡수율을 갖는 Ni 층이 되기 때문에, 그 바닥이 Cu 층이 되는 비아 홀(VH1)에 비해 수지 스미어들의 양이 더 적게 바닥에 생성될 수 있다.
(5) 제 2 도전층(12)에는, 비아 홀(VH1)과 연통되며 제 1 도전층(11)의 제 1 표면(11A)에 도달하는 개구부(12X)가 형성되어 있다. 즉, 비아 홀(VH1)의 바닥에 노출되는 제 2 도전층(12)은 선택적으로 제거된다. 그 결과, 비아 홀(VH1)의 바닥에 노출되는 제 2 도전층(12)의 제 1 표면(12A) 상에 수지 스미어들이 남은 경우에도, 제 2 도전층(12)과 함께 수지 스미어들을 제거하는 것이 가능하다. 개구부(12X)의 바닥에는 어떠한 수지 스미어들의 잔존물도 갖지 않는 제 1 도전층(11)의 제 1 표면(11A)을 노출하는 것이 가능하다. 또한, 비아 배선(31)은 개구부(12X)와 비아 홀(VH1)이 비아 배선(31)으로 메워 지도록 형성되며, 이에 따라 비아 배선(31)과 제 1 도전층(11)(배선층(10)) 사이의 접속 신뢰성을 향상시킬 수 있다.
(6) 지지 기재(90) 상에는 조면화된 표면인 제 1 표면(91A)을 갖는 제 1 금속막(91)이 형성되며, 제 1 금속막(91)의 제 1 표면(91A) 상에는 제 1 절연층(20)이 형성된다. 그 결과, 평활면인 지지 기재(90)의 제 1 표면(90A) 상에 제 1 절연층(20)이 형성되는 경우보다, 지지 기재(90)(제 1 금속막(91))와 제 1 절연층(20) 사이의 부착력이 더 커지게 될 수 있다. 제조 가공 동안에 지지 기재(90)로부터 제 1 절연층(20)의 필-오프와 같은 문제점들의 발생을 억제할 수 있게 된다.
전술한 실시예는 예를 들어, 다음과 같이 수정될 수 있다.
비아 배선(31)은 반드시 비아 홀(VH1)과 개구부(12X)를 메울 필요가 없다. 예를 들어, 비아 배선(31)은 등각 비아(conformal via)일 수도 있다. 비아 배선(31)이 비아 홀(VH1)의 안쪽 표면 및 개구부(12X)의 안쪽 표면을 덮는 경우 및 제 1 절연층(20)이 사이에 끼여있는 배선층(10)과 배선 패턴(32)을 비아 배선(31) 전기적으로 접속시키는 경우에는, 어떠한 특정 제한들도 비아 배선(31)의 형상에 부과되지 않는다. 동일한 것이 비아 배선 라인들(51 및 71)에 적용된다.
개구부(12X)는 제외될 수 있다. 즉, 제 2 도전층(12)은 제 1 도전층(11)의 제 1 표면(11A)의 전체를 덮도록 형성될 수 있다. 이 케이스에서, 비아 배선(31)은 제 2 도전층(12)의 제 1 표면(12A)에 접속된다.
전해 도금 방법 이외의 방법들에 의해, 거친 표면을 가진 제 2 도전층(12)이 형성될 수도 있다. 예를 들어, 평활한 제 1 표면(12A) 및 그것의 평활한 측면을 가진 제 2 도전층(12)이 형성될 수 있으며, 그 후에 제 1 표면(12A) 및 그것의 측면에 에칭과 같은 조면화 처리를 적용함으로써 거치 표면들을 가진 제 2 도전층(12)이 형성될 수 있다.
전술한 실시예에서, 배선 패턴들(32, 52, 및 72)의 제 1 표면들(32A, 52A, 72A) 및 측면들 각각은 조면화된 표면으로 형성되며, 또한 본 발명은 이에 한정되지 않는다. 예를 들어, 배선 패턴들(32, 52, 및 72)의 제 1 표면들(32A, 52A, 72A) 및 측면들 각각은 평활면으로 형성될 수도 있다. 즉, 배선 패턴들(32, 52, 및 72)의 제 1 표면들(32A, 52A, 72A) 및 측면들에 대하여 조면화 처리가 제외될 수도 있다.
전술한 실시예에서, 제 2 금속막(93)이 형성되어, 제 1 도전층(11)의 제 1 표면(11A) 및 측면을 덮고, 제 1 도전층(11)으로부터 노출된 제 1 금속막(91)의 제 1 표면(91A)을 덮는다. 즉, 제 2 금속막(93)은 제 1 도전층(11)의 제 1 표면(11A)과 측면을 덮는 제 2 도전층(12) 및 제 1 도전층(11)으로부터 노출된 제 1 금속막(91)의 제 1 표면(91A)을 덮는 확장부(13)를 구비하도록 형성된다. 그러나, 이것으로 한정되지 않으며, 예를 들어, 확장부(13)를 갖지 않는 다른 제 2 금속막(93)이 형성될 수 있으며, 즉, 제 1 도전층(11)의 제 1 표면(11A) 및 측면만을 덮는 다른 제 2 금속막(93)이 형성될 수도 있다.
전술한 실시예에서, 제 1 금속막(91)은 지지 기재(90)의 제 1 표면(90A) 전체를 덮도록 형성된다. 그러나, 이것으로 한정되지 않으며, 예를 들어, 지지 기재(90)의 제 1 도전층(11)과 제 1 표면(90A) 사이에만 제 1 금속막(91)이 형성될 수도 있다. 예를 들어, 지지 기재(90)의 제 1 표면(90A) 상에는 레지스트층이 형성되며, 레지스트층의 개구부로부터 노출된 지지 기재(90) 상에는 제 1 금속막(91) 및 제 1 도전층(11)이 이 순서로 적층된다. 그 후에, 레지스트층이 제거되며, 제 1 도전층(11)의 제 1 표면(11A) 및 측면을 덮는 제 2 도전층(12)이 형성된다.
제 1 금속막(91)의 형성은 제외될 수도 있다.
1 도전층(11)의 제 2 표면(11B)의 전체가 패드(P1)의 형태로 솔더 레지스트층(81)의 개구부(81X)로부터 노출될 수 있다. 제 1 도전층(11)의 제 2 표면(11B)의 전체 및 제 2 도전층(12)의 제 2 표면(12B)의 전체가 패드(P1)의 형태로 솔더 레지스트층(81)의 개구부(81X)로부터 노출될 수 있다.
솔더 레지스트층(81)은 제외될 수 있다.
솔더 레지스트층(82)은 제외될 수 있다.
제 2 도전층(12)은 2 이상의 금속막들이 함께 적층되는 구조를 갖도록 형성될 수도 있다. 바람직하게는, 이 케이스에서, Ni, Cr, Sn, Co, Fe, 또는 Pd과 같은 금속, 또는 이 금속들 중의 적어도 한 종류의 금속을 함유하는 합금이 제 1 도전층(11)으로부터 가장 먼 최외곽 금속막의 재료로서 사용된다.
전술한 실시예들에서, 본 발명은 단일 피스의 제조 방법으로 구현되지만, 복수 피스의 제조방법에 구현될 수도 있다.
배선층들(10, 30, 50, 및 70)의 개수, 제 1 절연층들(20, 40, 및 60)의 개수, 및 배선 라인들의 설치 등은 전술한 실시예의 배선 기판(1)에서 여러 가지로 달라질 수 있다.
전술한 실시예에서, 배선 기판(1)에는 반도체 칩(3)이 실장되지만, 실장될 물체는 반도체 칩(3)으로 한정되지 않는다. 예를 들어, 본 발명은 배선 기판(1) 상에 다른 배선 기판이 쌓이는 구조를 갖는 패키지(패키지-온-패키지)로 적용될 수 있다.
배선 기판(1)에 실장되는 반도체 칩들의 개수 또는 반도체 칩을 실장하는 모드(예컨대, 플립-칩 실장, 배선 접합 실장, 또는 이들 실장 모드의 조합) 등은 여러 가지로 달라질 수 있다.
본 명세서에 인용된 모든 예들 및 조건부 언어는 본 발명의 원리들 및 기술 발전에 발명자가 기여된 개념들을 독자가 이해하는 것을 보조하기 위한 교육 목적으로 의도되며, 이러한 구체적으로 인용된 예들 및 조건들로 한정되는 것으로 해석되어서는 아니 되며, 이러한 상세한 설명 내의 예들의 구성은 본 발명의 우열을 나타내는 것에 관한 것이 아니다. 본 발명의 실시예들을 상세히 설명하였지만, 본 발명의 사상 및 범주를 일탈하지 않는 범위 내에서 다양한 변화, 대체, 및 변경이 이루어질 수 있음을 이해해야 한다.

Claims (12)

  1. 제 1 도전층 및 제 2 도전층을 포함하는 제 1 배선층 - 상기 제 2 도전층은 상기 제 1 도전층의 제 1 표면 및 상기 제 1 도전층의 측면을 덮고, 상기 제 1 도전층 및 상기 제 2 도전층은 제 1 도전 재료 및 상기 제 1 도전 재료와 상이한 제 2 도전 재료로 각각 이루어짐 -;
    상기 배선 기판의 최외곽 층이며, 상기 제 1 도전층의 제 1 표면의 반대편인 상기 제 1 도전층의 제 2 표면을 노출하도록 상기 제 2 도전층의 제 1 표면 및 상기 제 2 도전층의 측면을 덮는 제 1 절연층;
    상기 제 1 절연층의 제 1 표면 상에 적층되며 상기 제 1 배선층에 전기적 접속되는 제 2 배선층을 포함하고,
    상기 제 1 도전층의 상기 제 1 표면 및 상기 측면은 평활면(smooth surface)들이고, 상기 제 2 도전층의 상기 제 1 표면 및 상기 측면은 조면화된 표면(roughened-surface)들인, 배선 기판.
  2. 제 1 항에 있어서,
    상기 제 1 절연층은 비아 홀을 포함하고,
    상기 제 2 도전층은 상기 제 1 도전층의 상기 제 1 표면을 부분적으로 노출하도록 구성된 개구부를 포함하고, 상기 개구부는 상기 비아 홀과 연통되며,
    상기 제 2 배선층은,
    상기 비아 홀에 및 상기 개구부에 형성되는 비아 배선; 및
    상기 제 1 절연층의 상기 제 1 표면 상에 적층되고, 상기 비아 배선을 통해 상기 제 1 배선층에 접속되는 배선 패턴을 포함하는, 배선 기판.
  3. 제 2 항에 있어서,
    상기 비아 홀은 단면이 사다리꼴 형상을 갖도록 형성되고, 상기 개구부는 단면이 직사각형 형상 또는 사다리꼴 형상을 갖도록 형성되는, 배선 기판.
  4. 제 2 항에 있어서,
    상기 제 1 절연층으로부터 노출된 상기 배선 패턴의 표면은 상기 제 1 도전층의 상기 제 1 표면 및 상기 측면의 표면 거칠기들보다 높은 표면 거칠기를 갖는, 배선 기판.
  5. 제 1 항에 있어서,
    상기 제 1 도전층의 상기 제 1 표면 및 상기 측면 각각은 0.1 ㎛ 미만의 표면 거칠기 Ra를 가지며, 상기 제 2 도전층의 상기 제 1 표면 및 상기 측면 각각은 0.2 ㎛ 와 0.4 ㎛ 사이의 표면 거칠기 Ra를 갖는, 배선 기판.
  6. 제 1 항에 있어서,
    상기 제 2 도전층은 상기 제 1 도전층이 에칭되는 것을 방지하는 코팅막(coating film)이며, 상기 제 1 도전층과 상기 제 1 절연층 사이의 접합력을 증가시키는, 배선 기판.
  7. 제 1 항에 있어서,
    상기 제 1 도전층의 제 1 재료는 구리 및 구리 합금으로 이루어지는 그룹으로부터 선택되고, 상기 제 2 도전층의 제 2 재료는 니켈, 크롬, 주석, 코발트, 철, 팔라듐 및 그들의 혼합물들로 이루어진 그룹으로부터 선택되는, 배선 기판.
  8. 배선 기판의 제조방법으로서,
    지지 기재의 제 1 표면 상에 제 1 도전 재료로 이루어진 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층의 제 1 도전 재료와 상이한 제 2 도전 재료로 이루어진 제 2 도전층을 형성하는 단계 - 상기 제 2 도전층은 상기 제 1 도전층의 제 1 표면 및 측면을 덮고, 상기 제 2 도전층은 제 1 표면 및 측면을 포함하되 상기 제 1 표면 및 상기 측면 각각은 상기 제 1 도전층의 상기 제 1 표면 및 상기 측면의 표면 거칠기들보다 높은 표면 거칠기를 가짐 -;
    상기 지지 기재의 상기 제 1 표면 상에 제 1 절연층을 형성하는 단계 - 상기 제 1 절연층은 최외곽 층이며 상기 제 2 도전층의 상기 제 1 표면 및 상기 측면을 덮음 -;
    비아 배선 및 배선 패턴을 형성하는 단계 - 상기 비아 배선은 상기 제 1 절연층을 관통하고, 상기 배선 패턴은 상기 제 1 절연층 상에 적층되고, 상기 배선 패턴은 상기 비아 배선을 통하여 상기 제 1 도전층 및 상기 제 2 도전층을 포함하는 제 1 배선층에 전기적 접속됨 -; 및
    상기 지지 기재를 제거하는 단계를 포함하는, 배선 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 비아 배선 및 배선 패턴을 형성하는 단계는,
    상기 제 1 절연층을 관통하여 상기 제 2 도전층의 상기 제 1 표면을 노출시키는 비아 홀을 형성하는 단계;
    상기 제 2 도전층에 개구부를 형성하는 단계 - 상기 개구부는 상기 비아 홀과 연통되며, 상기 제 1 도전층의 상기 제 1 표면을 부분적으로 노출시킴 -; 및
    상기 비아 홀에 및 상기 개구부에 상기 비아 배선을 형성하고 상기 제 1 절연층 상에 상기 배선 패턴을 적층하는 단계 - 상기 배선 패턴은 상기 비아 배선을 통해 상기 제 1 도전층에 접속됨 -를 포함하는, 배선 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 개구부를 형성하는 단계는, 상기 제 1 도전층 및 상기 제 1 절연층으로부터 상기 비아 홀에서 노출된 상기 제 2 도전층을 선택적 에칭하는 단계를 포함하는, 배선 기판의 제조방법.
  11. 제 8 항에 있어서,
    상기 제 1 도전층을 형성하기 이전에 상기 지지 기재의 상기 제 1 표면 상에 제 1 금속막을 형성하는 단계; 및
    상기 지지 기재를 제거한 이후에 상기 제 1 금속막을 제거하는 단계를 더 포함하고,
    상기 제 1 금속막은 상기 제 1 도전층의 도전 재료와 상이하고 또한 상기 지지 기재의 도전 재료와 상이한 도전 재료로 이루어지고, 상기 제 1 금속막은 상기 지지 기재의 상기 제 1 표면보다 거칠기가 더 높은 제 1 표면을 갖고,
    상기 제 1 도전층 및 상기 제 1 절연층은 상기 제 1 금속막의 상기 제 1 표면 상에 형성되는, 배선 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 2 도전층을 형성하는 단계는 제 2 금속막을 형성하는 단계를 포함하고, 상기 제 2 금속막은 상기 제 2 도전층 및 확장부(extension portion)를 포함하고, 상기 확장부는 상기 제 2 도전층으로부터 확장되고 인접 제 2 도전층에 접속되며, 상기 확장부는 상기 제 1 금속막의 상기 제 1 표면을 덮고,
    상기 제 1 금속막을 제거하는 단계는 상기 제 1 금속막 및 상기 확장부를 제거하는 단계를 포함하는, 배선 기판의 제조방법.
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