KR20120123588A - 플로팅 바디 셀 구조, 이를 포함하는 장치, 및 이를 형성하는 방법 - Google Patents

플로팅 바디 셀 구조, 이를 포함하는 장치, 및 이를 형성하는 방법 Download PDF

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Abstract

백 게이트 상에 배치된 플로팅 바디 셀들의 어레이 및 백 게이트로부터 이격된 플로팅 바디 셀들의 소스 영역들과 드레인 영역들을 포함하는 플로팅 바디 셀 구조들. 플로팅 바디 셀들은 각각이 u-형상 트렌치와 같은 보이드에 의해 분리될 수 있는 필라들 사이에서 확장하는 채널 영역을 갖는 다량의 반도전성 물질을 포함할 수 있다. 어레이의 플로팅 바디 셀들은 다량의 반도전성 물질의 측벽들 상에 혹은 이 안에 보이드 내에 배치될 수 있는 또 다른 게이트에 전기적으로 결합될 수 있다. 플로팅 바디 셀 장치들을 형성하는 방법들 또한 개시된다.

Description

플로팅 바디 셀 구조, 이를 포함하는 장치, 및 이를 형성하는 방법{FLOATING BODY CELL STRUCTURES, DEVICES INCLUDING SAME, AND METHODS FOR FORMING SAME}
관계된 출원들에 대한 상호참조
이 출원은 "SEEMICONDUCTOR-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, AND SEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES"(attorney docket number 2269-9742US) 명칭의 본원과 동일자로 출원된 동시 계류 중인 미국특허출원번호 12/XXX,XXX; "SEMICONDUCTOR DEVICES INCLUDING A DIODE STRUCTURE OVER A CONDUCTIVE STRAP, AND METHODS OF FORMING SUCH SEMICONDUCTOR DEVICES"(attorney docket number 2269-9803US) 명칭으로 본원과 동일자로 출원된 동시 계류 중인 미국특허출원번호 12/XXX,XXX; "THYRISTOR-BASED MEMORY CELLS, DEVICES AND SYSTEMS INCLUDING THE SAME AND METHODS FOR FORMING THE SAME"(attorney docket number 2269-9804US) 명칭으로 본원과 동일자로 출원된 동시 계류 중인 미국특허출원번호 12/XXX,XXX; 및 "SEMICONDUCTOR CELLS, ARRAYS, DEVICES AND SYSTEMS HAVING A BURIED CONDUCTIVE LINE AND METHODS FOR FORMING THE SAME"(attorney docket number 2269-9819US) 명칭으로 본원과 동일자로 출원된 동시 계류 중인 미국특허출원번호 12/XXX,XXX에 관계된 것이며, 이들 각각의 개시된 전체를 참조로서 본원에 포함시킨다.
기술분야
본 발명의 실시예들은 메모리 밀도를 증가시키기 위한 방법들, 구조들, 및 장치들에 관한 것으로, 특히 다중-게이트(multi-gate) 플로팅 바디 셀 구조들을 포함하는 장치들, 이러한 구조들을 포함하는 장치들, 및 이러한 장치들을 형성하기 위한 방법들에 관한 것이다.
트랜지스터 및 캐패시터를 포함하는 동적 랜덤 액세스 메모리(DRAM) 셀은 작은 셀 크기 및 높은 동작속도를 갖는다. 그러나, 캐패시터 집적도(integration) 및 스케일링(scaling)은 DRAM 셀 면적의 감소를 방해한다. 각 DRAM 메모리 세대마다 일정한 정전용량(capacitance) 값이 목표가 되고 복잡한 스택 또는 깊은-트렌치 캐패시터를 요구하여 이는 추가의 공정 단계들을 유발하고 통상의 상보 금속 산화물 반도체(CMOS : Complementary metal oxide semiconductor) 구조들과의 호환성을 줄인다.
스케일링 문제들을 해결하기 위해서, 통상의 저장 캐패시터를 실리콘-온-절연체(SOI : silicon-on-insulator) 금속-산화물-반도체 전계-효과-트랜지스터(MOSFET : metal-oxide-semiconductor field-effect-transistor)의 박막 바디로 대체하는 대안적 해결책이 제안되었다. 이러한 구조에 대한 메모리 저장 메커니즘은 다수 캐리어 과잉(축적) 또는 플로팅-바디 내 결손(공핍)에 의해 야기되는 임계전압 이동에 기초한다. 셀은 저장 요소로서, 트랜지스터의 임계 전압을 변경시키는, SOI 트랜지스터의 채널 밑에 전하를 저장하는 플로팅-바디 효과를 이용한다. 다수 전하 캐리어 농도를 즉시 조절하기 위한 바디 콘택이 없기 때문에 비교적 "긴" 시간 주기 후에만 평형이 확립되므로, 이것은 보유(retention) 및 리프레시(refresh) 시간 면에서 SOI 메모리들을 주목 받게 하게 한다.
플로팅 바디 셀 크기가 더 작아짐에 따라, 플로팅 바디의 용적은 감소하고 소스 영역과 드레인 영역 사이는 더 가까워져, 플로팅 바디엔 전하가 덜 저장되어, 쇼클레이-리드 홀(SRH : Shockley-Read Hall) 재결합에 의해 야기된 순방향 바이어스 효과에 의해 일소되는 전하 유실을 초래한다. 이러한 전하 유실은 셀 내 전하 보유를 감소시키거나 유실되게 할 수 있다. 통상의 구조에서 이 현상을 방지하기 위해서, 셀 크기가 작아짐에 따라 SOI 기판의 두께가 감소된다. 그러나, SOI 기판의 두께가 감소됨에 따라, 플로팅 바디 내 축적되는 전하량이 감소되고 셀은 동작 동안 노이즈를 받기 쉬울 수 있다. 즉, 플로팅 바디 효과는 감소되어 장치의 동작 마진을 감소시킨다.
플로팅 바디 트랜지스터들에서 밀도 및 신뢰성을 증가시키는 방법들, 구조들 및 장치들에 대한 필요성이 있다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 플로팅 바디 셀 장치의 부분의 사시도들이다.
도 4 내지 도 14는 도 1 내지 도 3에 도시된 본 발명의 실시예들에 따른 제조의 여러 단계들 동안에 플로팅 바디 셀 구조의 부분의 단면도, 사시도 및 평면도이다.
도 15는 본 발명의 또 다른 실시예들에 따른 플로팅 바디 셀 장치의 부분의 사시도이다.
도 16 내지 도 19는 도 15에 도시된 본 발명의 실시예들에 따른 제조의 여러 단계들 동안에 플로팅 바디 셀 구조의 부분의 단면도 및 사시도이다.
도 20 내지 도 22는 본 발명의 실시예들에 따른 플로팅 바디 셀 장치의 부분을 각각 나타내는 전기회로도이다.
도 23은 본원에 기술된 하나 이상의 실시예들에 따라 구현된 시스템의 간략화된 블록도이다.
다중-게이트 플로팅 바디 셀 구조, 이러한 구조를 포함하는 장치 및 이러한 구조를 형성하기 위한 방법들이 개시된다. 이러한 구조들은 예를 들면, 백 게이트(back gate) 상에 배치된 적어도 한 플로팅 바디 셀 및 적어도 한 플로팅 바디 셀에 연관된 또 다른 게이트를 포함한다. 또 다른 게이트는 적어도 한 플로팅 바디 내에 혹은 이의 측벽들 상에 배치될 수 있다. 구조들 및 장치들은 동적 랜덤 액세스 메모리(DRAM : dynamic random access memory), 제로 캐패시터 랜덤 액세스 메모리(Z-RAM : zero capacitor random access memory), 및 내장형 동적 랜덤 액세스 메모리(eDRAM : embedded dynamic random access memory)와 같은 수많은 반도체 장치들에서 사용될 수 있다. 구조들 및 장치들은 중앙처리유닛들(CPUs : central processing units), 시스템-온-칩(SOC : system-on-chip), 센서들, 이미저들, 마이크로 전기-기계 시스템들(MEMS : micro electro-mechanical systems) 및 나노 전기-기계 시스템들(NEMS : nano electro-mechanical systems)과 같은 시스템에서도 사용될 수 있다. 이러한 구조들을 형성하는 방법들은 웨이퍼 위에 놓이는 반도전성(semiconductive) 물질, 유전체 물질, 게이트 물질, 및 비정질 실리콘 물질을 포함하는 베이스(base)를 형성하는 단계, 베이스(base) 물질의 표면으로부터 돌출하는 복수의 플로팅 바디들을 형성하기 위해 반도전성 물질의 부분을 제거하는 단계, 복수의 플로팅 바디들의 각각 내에 보이드(void)를 형성하기 위해 반도전성 물질의 또 다른 부분을 제거하는 단계, 복수의 플로팅 바디들의 각각의 상측 영역들에 소스 영역 및 드레인 영역을 형성하기 위해 복수의 플로팅 바디들을 적어도 한 도펀트에 노출시키는 단계, 및 복수의 플로팅 바디들 중 적어도 하나에 연관된 게이트를 형성하는 단계를 포함한다.
본 발명의 여러 실시예들에 따라 형성된 구조들은 복수의 플로팅 바디 셀들을 포함하며, 그 각각은 백 게이트 상에 배치되고 또 다른 게이트에 연관된다. 복수의 플로팅 바디 셀들의 각각은 일 분량의(a volume of) 반도체(semiconductor) 물질에 의해 백 게이트로부터 이격된 소스 영역과 드레인 영역 및 백 게이트에 의해 결합된 채널을 포함할 수 있다. 백 게이트 전극과 소스 영역 및 드레인 영역의 각각 사이에 다량의 반도전성 물질은 플로팅 바디 셀들 내에 전하 저장을 실질적으로 증가시켜, 신호 변동을 최소화할 수 있다. 또한, 백 게이트는 장치에서 캐패시터로서 기능할 수 있고, 이에 따라, 장치에 의해 요구되는 면적을 감소시킴으로써 더 긴 보유 시간 및 증가된 메모리 밀도를 제공한다. 백 게이트는 각각이 독립적으로 바이어스 될 수 있는 국부적인 백 게이트로서, 혹은 전역 백 게이트로서 형성될 수 있다. 예를 들면, 국부적인 백 게이트는 프로그래밍 및 셀 동작 목적들을 위해 요망될 수 있다. 구성된 바와 같이, 전하는 백 게이트 근처에 플로팅 바디 셀의 바닥에 저장되고, 이에 따라, 소스 영역 및 드레인 영역으로부터 분리된다. 따라서, 동작 동안 전하 유실은 최소화되어 더 긴 보유, 개선된 신뢰성 및 감소된 교란들을 제공한다.
본 발명의 여러 실시예들에 따라 형성된 구조들 및 장치들은 상보 금속 산화물 반도체(CMOS) 장치와 같은 다양한 메모리 장치들에 적층될 수 있다. 본 발명의 여러 실시예들에 따라 형성된 구조들 및 장치들을 집적하는 것은 셀 크기를 감소시키고 증가된 캐시 메모리 밀도를 제공할 수 있다.
다음 설명은 본 발명의 실시예들 및 이의 구현의 완전한 설명을 제공하기 위해서, 물질 유형들 및 가공 조건들과 같은 구체적 상세들을 제공한다. 그러나, 당업자는 본 발명의 실시예들이 이들 구체적 상세들을 채용함이 없이 그리고 통상의 제조 기술들에 관련하여 실시될 수 있음을 이해할 것이다. 또한, 본원에 제공되는 설명은 플로팅 바디 셀 구조를 포함하는 반도체 장치를 제조하기 위한 완전한 공정 흐름을 형성하지 않는다. 본 발명의 실시예들을 이해하는데 필요한 공정 단계들 및 구조들만이 본원에서 상세히 기술된다. 발명의 실시예에 따라 플로팅 바디 셀 구조를 포함하는 완전한 반도체 장치를 형성하기 위한 추가의 단계들은 통상적인 기술들에 의해 수행될 수 있다.
본원에 기술된 물질들은 스핀 코팅(spin coating), 블랭킷 코팅(blanket coating), 화학기상증착("CVD" : chemical vapor deposition), 플라즈마 증강 화학기상증착("PECVD" : plasma enhanced chemical vapor deposition), 원자층 증착("ALD" : atomic layer deposition), 플라즈마 인핸스드 ALD ( plasma enhanced ALD), 또는 물리기상증착("PVD" : physical vapor deposition)을 포함하는 임의의 적합한 기술에 의해 형성될 수 있지만 이들로 제한되는 것은 아니다. 대안적으로, 물질들은 인 시튜(in situ)로 성장될 수 있다. 특정한 물질을 증착 또는 성장시키는데 적합한 기술은 당업자에 의해 선택될 수 있다. 본원에 기술되고 예시된 물질들이 층들로서 형성될 수 있으나, 물질들은 이들로 제한되지 않으며 다른 3차원 구성들로 형성될 수도 있다.
다음 상세한 설명에서, 본원의 일부를 이루며 예시에 의해 발명이 실시될 수 있는 구체적 실시예들이 도시된 동반된 도면들을 참조한다. 이들 실시예들은 당업자가 발명을 실시할 수 있게 충분한 상세로 기술된다. 그러나, 다른 실시예들이 이용될 수도 있으며, 발명의 범위 내에서 구조적, 논리적, 및 전기적 변경들이 행해질 수 있다. 본원에 제시되는 예시들은 임의의 특별한 시스템, 논리 장치, 메모리 셀, 또는 플로팅 바디 셀 구조를 사실적으로 나타내려는 것이 아니라 본 발명의 실시예들을 기술하기 위해 채용된 것으로 단순히 이상적으로 나타낸 것이다. 본원에 제시되는 도면들은 반드시 축척에 맞게 도시된 것은 아니다. 또한, 도면들 간에 공통되는 구성요소들은 동일한 참조부호를 가질 수 있다.
도 1 내지 도 3은 플로팅 바디 셀들(104)의 어레이를 포함하는 플로팅 바디 셀 구조들(100, 101, 103)의 실시예들을 도시한 사시도들이며, 이러한 것을 형성하는 상세들이 이하 상세히 기술된다. 일부 실시예들에서, 플로팅 바디 셀 구조(100)는 수직 다중-게이트 플로팅 바디 셀 장치를 형성하기 위해 사용될 수 있다. 어레이 내 각 플로팅 바디 셀(104)은 다량의 반도전성 물질(102)을 포함할 수 있다. 다량의 반도전성 물질(102)은 u-형상 트렌치와 같은 보이드(110)가 정의된 필라들(108)을 포함할 수 있다. 각 다량의 반도전성 물질(102)의 필라들(108)의 상측 부분은 이들의 나머지 부분들과는 다르게 도핑되어 소스 영역(112) 및 드레인 영역(114)을 형성할 수 있다. 비제한적 예로서, 소스 영역(112) 및 드레인 영역(114)은 n형 물질로 도핑 될 수 있고, 다량의 반도전성 물질(102)의 나머지 부분들은 p형 물질로 도핑 될 수 있다. 소스 영역(112) 및 드레인 영역(114)은 각각 이하 상세히 기술되는 바와 같이, 공통 소스 라인(116)과 같은 액세스 라인, 및 비트라인(118)과 같은 데이터/감지 라인에 전기적으로 결합될 수 있다. 비제한적 예로서, 콘택 플러그(119)는 소스 영역(112) 및 드레인 영역(114) 중 적어도 하나와 연관된 공통 소스 라인(116) 또는 비트라인(118) 사이에 배치될 수 있다. 콘택 플러그(119)가 도 1에서 드레인 영역들(114)과 비트라인들(118) 사이에 배치된 것으로서 도시되었을지라도, 콘택 플러그(119)는, 추가로 또는 대안적으로, 소스 영역들(112)과 공통 소스 라인들(116) 사이에 배치될 수도 있다.
비제한적 예로서, 플로팅 바디 셀들(104)의 각각은 제 1 방향(X)으로 확장하는 복수의 행(row)들 및 제 2 방향(Y)으로 확장하는 복수의 컬럼(column)들을 포함하는 어레이로 서로 정렬될 수 있다. 도 1 내지 도 3에 도시된 플로팅 바디 셀 구조들(100, 101, 103) 각각은 2개의 행들 및 3개의 컬럼들을 포함한다. 그러나, 구성된 바와 같이, 플로팅 바디 셀 구조들(100, 101, 103)은 임의의 수의 행들 및 컬럼들을 포함할 수 있다. 또한, 제 1 방향(X)으로 정렬된 플로팅 바디 셀들(104)의 행들은 제 2 방향(Y)으로 정렬된 플로팅 바디 셀들(104)의 컬럼들에 실질적으로 수직할 수 있다.
플로팅 바디 셀들(104)은 예를 들면, 유전체 물질(126), 도전성 물질(124) 및 비정질 실리콘 물질(128)을 포함할 수 있는 백 게이트(123) 상에 배치될 수 있다. 설명을 쉽게 하기 위해, 도전성 물질(124)을 이하 백 게이트 전극(124)이라 하고 유전체 물질(126)을 이하 백 게이트 유전체(126)라 할 것이다. 플로팅 바디 셀들(104)은 각각이 백 게이트(123)에 전기적으로 결합될 수 있다. 선택적으로, 백 게이트 전극들(124) 각각은 금속(127) 및 도핑된 영역(125)을 포함할 수 있다. 백 게이트 전극들(124)은 예를 들면, 금속 모드 질화티탄(MMTiN : metal mode titanium nitride)과 같은 티탄-농후 질화티탄 물질(titanium-rich titanium nitride material), 질화탄탈(tantalum nitride) 물질 또는 탄탈 실리사이드 물질(tantalum silicide material)로부터 형성될 수 있다. 백 게이트 유전체(126) 및 금속(127)은 플로팅 바디 셀 구조들(100, 101, 103)에서 캐패시터로서 기능할 수 있는 금속-절연체-금속(MIM : metal-insulator-metal) 구조를 형성한다. 증가된 정전용량은 금속(127)의 일함수(work function)와 백 게이트 유전체(126)의 유전상수(k-값), 및 백 게이트 유전체(126) 및 금속(127)의 두께들 중 적어도 하나를 최적화함으로써 얻어질 수 있다. 이러한 식으로 증가한 정전용량은 플로팅 바디 구조들(100, 101, 103)에서 증가된 보유 시간들을 제공할 수 있다.
백 게이트 전극(124)은 예를 들면, 웨이퍼(도시되지 않음) 상에 형성될 수 있는, 전기적 절연 물질(130) 상에 배치되는 비정질 실리콘 물질(128) 위에 놓여질 수 있다. 일부 실시예들에서, 플로팅 바디 셀들(104)의 각각의 백 게이트(123)는 도 1 및 도 2에 도시된 바와 같이, 연속되고 플로팅 바디 셀들(104)의 측벽들에 정렬된 측벽들을 갖는 국부적인 백 게이트로서 구성될 수 있다. 단일의 플로팅 바디 셀(104)이 백 게이트(123) 상에 배치될 수도 있고, 혹은 선택적으로, 복수의 플로팅 바디 셀들(104)이 백 게이트(123) 상에 배치될 수도 있다. 백 게이트(123)는 셀의 동작 동안 독립적으로 바이어스 될 수 있는 복수의 국부적인 백 게이트들로서 패터닝되거나, 전역 백 게이트로서 패터닝 될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 백 게이트(123)는 행들 중 적어도 하나를 따라 제 1 방향(X)으로 확장하는 국부적인 백 게이트 일 수 있고, 이 행에 정렬된 복수의 플로팅 바디 셀들(104)이 위에 배치될 수 있다. 다른 실시예들에서, 도 2에 도시된 바와 같이, 백 게이트(123)는 컬럼들 중 적어도 하나를 따라 제 2 방향(Y)으로 확장하는 국부적인 백 게이트 일 수 있고, 이 컬럼에 배열된 복수의 플로팅 바디 셀들(104)은 그 위에 배치될 수 있다. 비제한적 예로서, 백 게이트들(123) 각각은 비트라인들(118) 위에 놓이는 것에 실질적으로 평행하게 정렬될 수 있다. 다른 실시예들에서, 도 3에 도시된 바와 같이, 플로팅 바디 셀 구조(100)의 백 게이트(123)는 제 1 방향(X) 및 제 2 방향(Y)으로 정렬된 복수의 플로팅 바디 셀들(104)이 위에 배치될 수 있는 전역 백 게이트 일 수 있다.
도전성 요소(132)는 각각 플로팅 바디 셀들(104)의 보이드(110) 내에 배치될 수 있다. 설명을 쉽게 하기 위해서, 도전성 요소(132)를 이하 매립 게이트 전극(132)(buried gate electrode)이라 한다. 매립 게이트 전극(132)과 플로팅 바디 셀(104) 내 보이드(110) 내에 노출된 반도전성 물질 사이에 또 다른 유전체 물질(134)이 배치될 수 있다. 설명을 쉽게 하기 위해서, 유전체 물질(134)을 이하 매립 게이트 유전체(134)(buried gate dielectric)라 한다. 매립 게이트 유전체(134)은 선택적으로, 플로팅 바디 셀들(104)의 각각의 채널 영역(106)과 필라들(108)의 상측 부분들 내 소스 영역(112)과 드레인 영역(114) 사이에 각각의 계면(interface)들 밑에서 혹은 이들에서 종지(terminate)할 수 있다. 매립 게이트 전극(132)로부터 나오는 전자기장들은 연관된 플로팅 바디 셀(104)을 통하는 채널을 형성할 수 있고, 이것은 전류가 소스 영역(112)에서 드레인 영역(114)으로 흐를 수 있게 한다.
플로팅 바디 셀(104)의 사용 및 동작 동안, 다수 캐리어는 매립 게이트 전극(132), 소스 영역(112) 및 드레인 영역(114) 각각으로부터 분리된 플로팅 바디 셀들(104) 내에 위치에 저장된다. 결국, 통상의 플로팅 바디 셀 구조들에 비해 전하 보유 및 신뢰도가 향상될 수 있다. 구성된 바와 같이, 다량의 반도전성 물질(102)의 두께는 본원에 더 상세히 기술된 바와 같이, 매립 게이트 전극(132), 소스 영역(112) 및 드레인 영역(114)로부터 저장된 전하의 위치를 더 멀리 떨어지게 하기 위해 가변 될 수 있다. 또한, 구성된 바와 같이, 통상의 구조들의 플로팅 바디와 비교하여 더 큰 저장 용적(storage volume)을 갖게 다량의 반도전성 물질(102)이 형성될 수 있다. 이것은 플로팅 바디 셀(104) 내에 증가된 전하 저장을 할 수 있게 하며, 따라서, 유실된 전하에 기인한 신호 변동을 최소화 할 수 있다. 결국, 플로팅 바디 셀(104)은 통상적인 구조들과 비교하여 향상된 신호, 더 긴 보유 및 증가된 신뢰도를 제공할 수 있다.
일부 실시예들에서, 플로팅 바디 셀 구조들(100, 101, 103)은 다중-레벨(multi-level) 반도체 구조를 형성하기 위해, CMOS 장치와 같은 다른 메모리 요소들(도시되지 않음)에 중첩되고 및/또는 이들과 집적될 수 있다. 플로팅 바디 셀 구조들(100, 101, 103)은 중앙처리유닛(CPU : central process unit) 및 시스템-온-칩(SOC : system-on-a-chip)과 같은 시스템을 형성하기 위해 적어도 한 메모리 장치에 동작 가능하게 결합될 수 있고, 혹은 밀도를 증가시키기 위해 플로팅 바디 셀 구조들(100, 101, 103)의 복수의 단들(tiers)이 서로 수직으로 적층 될 수도 있다.
도 4 내지 도 14를 참조하여, 동일 구성요소들에 동일 참조부호가 지정된 도 1 내지 도 3에 도시된 것들과 같은, 복수의 플로팅 바디 셀들(104)을 포함하는 플로팅 바디 셀 구조들(100, 101, 103)을 형성하는 방법이 이제 기술될 것이다. 도 4를 참조하면, 백 게이트 유전체(126) 위에 놓이고 이와 접촉하는 반도전성 물질(142), 백 게이트 콘택(124) 위에 놓여 이와 접촉하는 백 게이트 유전체(126), 비정질 실리콘 물질(128) 위에 놓여 이에 접촉하는 백 게이트 전극(124), 및 전기적 절연 물질(130) 위에 놓여 이에 접촉하는 비정질 실리콘 물질(128)을 포함하는 반도체 구조(140)가 제공될 수 있다. 반도체 구조(140)는 점선들로 도시된 바와 같이, 선택적으로, 도핑된 영역(125) 및 금속(127)을 포함할 수 있다. 일부 실시예들에서, 전기적 절연 물질(130)이 핸들 웨이퍼(handle wafer)(144) 상에 형성될 수 있다. 본원에서 사용되는 바와 같이, "웨이퍼"라는 용어는 예를 들면, 실리콘, 게르마늄, 갈륨비소, 인듐인화물, 및 그외 III-V 또는 II-VI형 반도전성 물질들을 포함하는 반도체 유형 물질을 포함하는 임의의 구조를 의미한다. 웨이퍼들은 예를 들면, 통상의 웨이퍼들만이 아니라, 비제한적 예로서, 실리콘-온-절연체(SOI) 유형 기판들, 실리콘-온-사파이어(SOS : silicon-on-sapphire) 유형 기판들, 및 또 다른 물질에 의해 지지되는 에피택셜 층들과 같은 다른 벌크 반도체 기판들을 포함한다. 또한, 다음 설명에서 "웨이퍼"를 언급할 때, 웨이퍼의 표면 내에 혹은 이 위에 회로 또는 장치의 요소들 또는 성분들을 적어도 부분적으로 형성하기 위해 이전의 공정 단계들이 이용되어 있을 수도 있다. 일부 실시예들에서, 전기적 절연 물질(130)은 핸들 웨이퍼(144) 내에 혹은 이 위에 형성된 상보 금속 산화물 반도체(CMOS) 장치와 같은 메모리 요소들(도시되지 않음) 상에 배치될 수 있다. 전기적 절연 물질(130)은 예를 들면, 매립 산화물(BOX) 물질을 포함할 수 있다.
반도체 구조(140)는 예를 들면, 소위 SMART-CUT® 층 이전(transfer) 기술의 수정을 사용하여 본원에 기술된 공정에 의해 핸들 웨이퍼(144) 위에 놓이는 전기적 절연 물질(130)에 비정질 실리콘 물질(128), 백 게이트 콘택(124), 백 게이트 유전체(126) 및 반도전성 물질(142)을 이전시킴으로써 형성될 수 있다. 이러한 공정들은 예를 들면, Bruel의 미국특허 번호 RE 39,484, Aspar 등의 미국특허 번호 6,303,468, Aspar 등의 미국특허 번호 6,335,258, Moriceau 등의 미국특허 번호 6,756,286, Aspar 등의 미국특허 번호 6,809,044, Aspar 등의 미국특허 번호 6,946,365, 및 Dupont의 미국특허출원 공개번호 2006/0099776에 상세히 기술되어 있다. 그러나, 반도체 기판(140)을 제조하는데 적합한 다른 공정들이 사용될 수도 있다. SMART-CUT® 층 이전 기술의 통상적 구현에서, 고온 어닐링을 사용하여 도너 웨이퍼들 및 어셉터 웨이퍼들이 함께 본딩(bond)된다. 도너 및 어셉터 웨이퍼들을 본딩하기 위해 사용되는 온도는 약 1000℃ 내지 약 1300℃이다. 그러나, 백 게이트 콘택(123)의 존재에 기인하여, 백 게이트 콘택(123)에의 열 손상을 방지하기 위해서 감소된 온도들에서 반도체 구조(140)를 제조하는 것이 이점이 있을 수 있다. 따라서, 본원에 기술된 바와 같이, 반도체 구조(140)는 통상의 SMART-CUT® 층 이전 기술에 의해 요구되는 것들에 비해 실질적으로 감소된 온도들을 사용하여 형성될 수 있다.
도 5를 참조하면, 워크피이스(workpiece)(146)은 예를 들면, 도너 웨이퍼의 부분을 포함할 수 있는 반도전성 물질(142) 상에 백 게이트 유전체(126), 백 게이트 전극(124) 및 비정질 실리콘 물질(128)을 각각 증착함으로써 형성될 수 있다. 선택적으로, 워크피이스(146)은 금속(127) 및 도핑된 영역(125)을 포함할 수 있다. 도핑된 영역(125)은 이온 주입 공정 또는 고온 확산 공정과 같은 통상의 방법들을 사용하여 형성될 수 있고, 약 10 nm 내지 약 50 nm 사이의 두께를 가질 수 있다. 금속(127)은, 있다면, 금속 모드 질화티탄(MMTiN)와 같은 질화티탄 물질, 티탄 실리사이드 물질, 질화탄탈 물질 또는 텅스텐 실리사이드 물질을 포함할 수 있다. 금속(127)은 CVD 공정, PVD 공정, 스퍼터링 공정 또는 도금 공정(plating process)을 사용하여, 도핑된 영역(125) 상에 이들과 접촉하여 형성될 수 있고, 약 10 nm 내지 약 30 nm 사이의 두께를 가질 수 있다. 백 게이트 유전체(126)는 예를 들면, 산화물 물질, 고 k 유전체 물질 또는 질화물 물질을 포함할 수 있고, CVD 공정을 사용하여 혹은 테트라에칠 오소실리케이트(TEOS : tetraethyl orthosilicate)를 분해함으로써 반도전성 물질(142) 또는 금속(127),만약 존재한다면,상에 이들과 접촉하여 형성될 수 있다. 비제한적 예로서, 백 게이트 유전체(126)은 약 20Å 내지 약 70Å의 두께를 가질 수 있다. 백 게이트 전극(124)은 금속 물질과 같은 도전성 물질을 포함할 수 있다. 도전성 물질은 질화티탄 물질, 티탄 실리사이드 물질, 텅스텐 실리사이드 물질 또는 질화탄탈 물질일 수 있고, CVD 공정, PVD 공정, 스퍼터링 공정 또는 도금 공정을 사용하여 백 게이트 유전체(126) 상에 이들과 접촉하여 형성될 수 있다. 비제한적 예로서, 백 게이트 전극(124)은 약 100Å 내지 약 600Å의 두께를 가질 수 있다. 비정질 실리콘 물질(128)은 예를 들면, PVD 공정 또는 CVD 공정을 사용하여 백 게이트 유전체(126) 상에 이들과 접촉하여 형성될 수 있다. 비제한적 예로서, 비정질 실리콘 물질(128)은 약 100Å 내지 약 400Å의 두께를 가질 수 있다.
이전 영역(150)을 형성하기 위해 반도전성 물질(142)에 원자 종들이 주입될 수 있다. 원자 종들은 수소 이온들, 불활성(inert) 또는 비활성(noble) 기체들이라고도 하는 희가스(rare gas)들의 이온들, 혹은 불소 이온들일 수 있다. 원자 종들은 반도전성 물질(142) 내에 점선들로 도시된, 주입 구역(152)을 형성하기 위해 반도전성 물질(142)에 주입될 수 있다. 원자 종들은 위에 백 게이트 유전체(126), 백 게이트 전극(124) 및 비정질 실리콘 물질(128) 중 하나 혹은 전부의 형성 전에 혹은 위에 백 게이트 유전체(126), 백 게이트 전극(124) 및 비정질 실리콘 물질(128)의 형성 후에 반도전성 물질(142)에 주입될 수 있다. 이 기술에 공지된 바와 같이, 반도전성 물질(142)에 이온들이 주입되는 깊이는 이온들이 반도전성 물질(142)에 주입되는 적어도 부분적으로 에너지의 함수이다. 주입 구역(152)은 반도전성 물질(142) 내 요망되는 깊이에 형성될 수 있고, 이것은 이 기술에 공지된 바와 같이, 원자 종들의 주입 도우즈(dose) 및 에너지와 같은 파라미터들에 좌우된다. 반도체 구조(142) 내에 주입 구역(152)의 깊이(D)는 도 1 내지 도 3에 도시된 플로팅 바디 셀들(104)의 요망되는 두께 및/또는 용적에 대응할 수 있다. 플로팅 바디들(102)의 용적 및 이에 저장될 수 있는 전하량은 깊이(D) 즉, 반도전성 물질(142)의 두께를 증가시킴으로써 증가될 수 있다. 또한, 플로팅 바디 셀들(104)의 두께를 증가시킴으로써, 이에 저장된 전하는 플로팅 바디 셀 구조들(100, 101, 103)(즉, 매립 게이트 전극(132), 소스 영역들(112) 및 드레인 영역들(114))의 도전성 요소들로부터 더욱 분리될 수 있다. 저장된 전하를 도전성 요소들로부터 분리함으로써, 전하 유실이 감소될 수 있고, 따라서 플로팅 바디 셀들(104)은 증가된 보유 및 개선된 신뢰도를 제공할 수 있다. 비제한적 예로서, 원자 종들은 약 100 nm 및 약 350 nm(약 1000Å 내지 약 3500Å) 사이의 깊이(D)에 주입 구역(152)을 형성하기 위해 선택된 에너지로 반도전성 물질(142)에 주입될 수 있다.
주입 구역(152)은 주입된 이온 종들을 포함하는 마이크로버블들(microbubbles) 또는 마이크로 공동(microcavity)들의 층을 포함하며, 반도전성 물질(142) 내에 약화된 구조를 제공한다. 이어서, 반도전성 물질(142)은 웨이퍼 내에 결정질 재배열 및 마이크로버블들 혹은 마이크로 공동들의 유착을 달성하기 위해 주입이 행해지는 온도 이상의 온도에서 열적으로 처리될 수 있다. 선택적으로, 부착 표면(도시되지 않음)은 플라즈마-활성화 물질을 형성하기 위해 반도전성 물질(142)의 비정질 실리콘 물질(128)의 주 표면을 불활성 기체(예를 들면, 아르곤, 산소, 혹은 질소)을 포함하는 반응성 이온 에칭(RIE) 플라즈마에 노출시킴으로써, 혹은 표면을 희석 암모니아 수산화물 혹은 불화수소 용역에 노출시킴으로써 형성될 수 있다. 비정질 실리콘 물질(128) 상에 부착 표면을 형성하는 것은 이온 종들(예를 들면, 수소)의 증가된 이동도에 기인하여, 핸들 웨이퍼(144) 위에 놓이는 전기적 절연 물질(130)로 후속 본딩 작용의 동력학을 증가시킬 수 있다.
도 6에 도시된 바와 같이, 워크피이스(146)은 전기적 절연 물질(130)이 워크피이스(146)의 비정질 실리콘 물질(128)과 접촉하도록 핸들 웨이퍼(144) 위에 놓이는 전기적 절연 물질(130) 상에 중첩될 수 있다. 워크피이스(146)의 비정질 실리콘 물질(128)은 전기적 절연 물질(130)에 본딩 될 수 있다. 비제한적 예로서, 비정질 실리콘 물질(126) 및 전기적 절연 물질(130)은 주변 온도(약 20℃ 내지 약 25℃)에서 열 없이 본딩 될 수 있다. 또한, 압력은 비정질 실리콘 물질(128)을 전기적 절연 물질(130)에 본딩하기 위해 워크피이스(146) 및 핸들 웨이퍼(144) 중 적어도 하나에 가해질 수 있다. 또 다른 비제한적 예로서, 비정질 실리콘 물질(126)은 약 300℃ 내지 약 400℃와 같은 약 600℃ 미만의 온도로 반도체 구조(140)를 가열함으로써 절연체 물질(104)에 본딩 될 수 있다. 전기적 절연 물질(130)이 이산화실리콘으로부터 형성된다면, 실리콘-산화물 본드들은 비정질 실리콘 물질(128)과 절연체 물질(130) 사이에 형성할 수 있다. 백 게이트 전극(124)이 금속 또는 다른 열 감응 물질로 형성될 수 있기 때문에, 반도체 구조(140)가 노출되는 온도는 백 게이트 콘택(124)의 융점(melting point) 미만일 수 있다.
도 4에 도시된 반도체 구조(140)를 형성하기 위해서, 이전 영역(150)은 도 6에 도시된 주입 구역을 따라 반도전성 물질(142)로부터 제거될 수 있다. 이전 영역(150)은 이를테면 전단력(shear force)을 주입 구역(152)에 가함으로써 혹은 주입 구역(152)에 열 또는 제트 가스 스트림(jet gas stream)을 가함으로써 이 기술에 공지된 기술들에 의해 제거될 수 있다. 주입 구역(152) 내 원자 종들은 쉽게 갈라질 수 있는, 워크피이스(146)의 반도전성 물질(142) 내에 약화된 영역을 생성한다.
백 게이트 유전체(126), 백 게이트 콘택(124), 및 비정질 실리콘 물질(128) 및 주입 구역(152) 밑에 반도전성 물질(142)의 부분은 도 4에 도시된 반도체 구조(140)를 형성하기 위해 전기적 절연 물질(130)에 본딩 된 상태에 있을 수 있다. 반도전성 물질(142)의 분리 후에, 이의 노출된 표면(154)은 바람직하지 못하게 거칠 수 있다. 이 결점을 제거하기 위해서, 반도전성 물질(142)의 노출된 표면(154)은 이 기술에 공지된 기술들, 예를 들면, 연삭(grinding), 습식 에칭, 및 CMP 중 하나 이상에 따라, 기술된 바와 같은 후속 가공을 용이하게 하기 위해서, 요망되는 정도까지 평탄화될 수 있다.
도 7은 반도전성 물질(142)의 표면들(154)이 노출되는 개구(aperture)들을 형성하기 위해 마스크 물질(156)이 반도전성 물질(142) 상에 증착되고 패터닝 된 후에 도 4의 반도체 구조(140)를 도시한 것이다. 마스크 물질(156)은, 예를 들면, 포토레지스트 물질, 산화물 물질, 투명한 탄소 또는 비정질 탄소를 포함할 수 있다. 마스크 물질(156)을 형성하고 패터닝하는 방법들은 이 기술에 공지되어 있고, 따라서, 여기에서는 상세히 기술되지 않는다. 간단하게 하기 위해서, 전기적 절연 물질(130) 밑에 있는 핸들 웨이퍼(144)는 나머지 도면들에서 생략되었다.
도 8a에 도시된 바와 같이, 마스크 물질(156) 내 개구들을 통해 노출된 반도전성 물질(142)의 부분들은 반도전성 물질(142)의 나머지 부분들 사이에 트렌치(158)들을 형성하기 위해 제거될 수 있다. 이어서, 마스크 물질(156)의 나머지 부분들이 제거될 수 있다. 비제한적 예로서, 트렌치들(158)은 제 2 방향(Y)으로 반도전성 물질(142)을 통해 확장하여 형성될 수 있다. 마스크 물질(156) 및 백 게이트 유전체(126)에 관하여 반도전성 물질(142)을 선택적으로 제거하기 위한 반응성 이온 에칭(RIE) 공정이 수행될 수 있다. 일부 실시예들에서, 도 8b에 도시된 바와 같이, 반도전성 물질(142)의 부분들을 제거한 후에, 백 게이트 유전체(126), 백 게이트 전극(124) 및 비정질 실리콘 물질(128) 각각의 부분들은 동일한 마스크 물질(156)을 통해 인 시튜(in situ)로 제거되어 도 2의 플로팅 바디 셀 구조(101)에 도시된 것과 같은 개개의 혹은 단일의 백 게이트(123)을 형성할 수 있다. 도 2는 백 게이트 유전체(126), 백 게이트 전극(124) 및 비정질 실리콘 물질(128)의 연속한 부분들(124, 126, 128)이 밑에 있는 전기적 절연 물질(130)을 노출시키기 위해 예를 들면, 이방성(anisotropic) 반응 이온(즉, 플라즈마) 에칭 공정을 사용하여 제거될 수 있음을 도시한다. 예를 들면, 백 게이트 유전체(126)가 이산화실리콘으로부터 형성된다면, 마스크 물질(156)에 관하여 이산화실리콘으로부터 백 게이트(123)를 선택적으로 제거하기 위해 삼불화질소(NF3:nitrogentrifluoride)-기반 기체, 염소(Cl : chlorine)-기반 기체 또는 브롬화물(Br : bromide)-기반 기체를 사용한 반응성 이온 에칭(RIE : reactive ion etching) 공정이 수행될 수 있다. 백 게이트 전극(124)이 질화티탄이라면, 마스크 물질(156)에 관하여 질화티탄을 제거하기 위해 테트라플루오로메탄(CF4:tetrafluoromethane)기체, 브롬화물-함유 기체 및 불소-함유 기체의 혼합물 또는 불소-함유 기체 및 염소-함유 기체의 혼합물을 사용한 이방성(anisotropic) 에칭 공정이 수행될 수 있다. 비정질 실리콘 물질(128)이 비정질 폴리실리콘이라면, 마스크 물질(156)에 관하여 비정질 실리콘 물질을 제거하기 위해 불소-함유 기체 및 염소-함유 기체의 혼합물을 사용한 이방성 에칭 공정이 사용될 수 있다. 다른 실시예들에서, 이 기술에 공지된 기술들에 의해 통상의 피치-더블링(pitch-doubling) 공정을 사용하여 트렌치들(158)이 형성될 수 있다.
도 9는 트렌치들(158) 내에 충진 물질(fill material)(160)을 증착한 후에 반도체 구조(140)를 도시한 것이다. 도 9가 백 게이트 유전체(126), 백 게이트 콘택(124), 및 비정질 실리콘 물질(128)을 통하여 확장하는 트렌치들(158)을 도시하고 있으나, 충진될 채널들(128)은 도 8a에 도시된 바와 같을 수 있다. 비제한적 예로서, 충진 물질(160)은 산화물 물질 또는 질화물 물질과 같은 유전체 물질을 포함할 수 있고, 화학 기상 증착 공정 또는 스핀-온 유전체 공정을 사용하여 증착 될 수 있다.
도 10 내지 도 13은 희생 마스크 물질(sacrificial mask material)(162)이 위에 증착되고 복수의 간극들(opening)(164)이 형성된 후에, 단면선 9-9을 따라 취해진, 도 9에 도시된 반도체 구조(140)의 단면도들이다. 희생 마스크 물질(162)은 반도전성 물질(142) 및 충진 물질(도시되지 않음) 상에 형성될 수 있고, 복수의 r간극들(164)은 희생 마스크 물질(162) 및 반도전성 물질(142)의 부분들을 제거함으로써 형성될 수 있다. 복수의 간극들(164) 각각은 제 2 방향(Y)으로 확장하여 형성될 수 있다. 비제한적 예로서, 희생 마스크 물질(162)은 CVD 공정을 사용하여 비정질 실리콘 물질 또는 유전체 물질로부터 형성될 수 있다. 비제한적 예로서, 희생 마스크 물질(162) 상에 포토레지스트 물질(도시되지 않음)을 제공하고, 제거될 희생 마스크 물질(162) 및 반도전성 물질(142)의 영역들 위에 놓인 포토레지스트 물질의 부분들을 제거함으로써, 간극들(164)이 형성될 수 있다. 이어서, 희생 마스크 물질(162)의 영역들을 노출시키는 간극들(164)을 형성하기 위해 포토레지스트 물질을 통해 노출된 희생 마스크 물질(162) 및 반도전성 물질(142)의 영역들을 에칭하기 위해 이방성 에칭 공정(예를 들면, 건식 반응성 이온 또는 플라즈마 에칭 공정)이 사용될 수 있다. 예를 들면, 희생 마스크 물질(162) 및 반도전성 물질(142)이 폴리실리콘으로부터 형성된다면, 불소(Fl)-기반 기체를 사용한 반응성 이온 에칭 공정이 비정질 실리콘 물질을 선택적으로 제거하기 위해 수행되어, 반도전성 물질(142)의 부분들 사이에 간극들(164)을 형성한다. 비제한적 예로서, 0.5F의 치수 D1을 갖게 간극들(164)이 형성되고, 반도전성 물질(142)의 나머지 부분들은 1.5F의 치수 D2을 가질 수 있다. 또한, 도 1에 도시된 바와 같이, 백 게이트들(123)은 간극(164)이 이들 물질들의 각각을 통해 확장하여 백 게이트(123)를 온전한 상태로 놔두고, 반도전성 물질(142)을 제거한 후에 백 게이트 유전체(126), 백 게이트 전극(124) 및 비정질 실리콘 물질(130) 각각의 부분을 제거함으로써 형성될 수 있다. 간극들(164)을 형성한 후에, 남은 포토레지스트 물질은 통상의 애싱 공정(ashing process)을 사용하여 제거될 수 있다. 또한, 간극들(164)은 이 기술에 공지된 기술들에 의해, 통상의 피치-더블링 공정을 사용하여 형성될 수 있다.
도 11에 도시된 바와 같이, 산화물 물질 또는 질화물 물질과 같은 또 다른 충진 물질(166)이 간극들(164) 내에 증착 될 수 있다. 비제한적 예로서, 충진 물질(166)은 CVD 공정, PECVD 공정 또는 스핀-온 유전체 공정을 사용하여 증착 될 수 있다. 이에 따라, 반도전성 물질(142)은 주위 환경으로부터 완전히 물리적으로 분리된다.
도 12에 도시된 바와 같이, 희생 물질(162) 및 반도전성 물질(142) 각각의 부분은 반도전성 물질(142) 내에 보이드들(110)을 형성하기 위해 제거될 수 있다. 반도전성 물질(142)이 결정질 실리콘 물질로부터 형성된다면, 보이드들(110)을 형성하기 위해, 황 헥사플루오라이드(SF6:sulfurhexafluoride)기체, 산소 기체 및 헬륨(He) 기체의 혼합물, 혹은 황 헥사플루오라이드 기체와 트리플루오로메탄(CHF3:trifluoromethane)기체의 혼합물을 포함하는 플라즈마가 반도체 구조(140)에 도입될 수 있다. 도 11은 보이드들(110)을 u-형상 프로파일을 갖는 것으로서 도시하고 있으나, 당업자가 인식하는 바와 같이 이외 다양한 다른 프로파일들을 갖는 보이드들이 형성될 수 있다.
도 13은 보이드들(110) 각각 내에 매립 게이트 전극들(132)이 형성된 후에 반도체 구조(140)를 도시한 것이다. 비제한적 예로서, CMP 공정은 반도체 구조(140)의 상측 표면(168)이 실질적으로 평면이 되도록 충진 물질(166) 및 희생 물질(162)의 부분들을 제거하기 위해 사용될 수 있다. 매립 게이트 전극들(132)은 텅스텐, 질화티탄 또는 질화탄탈과 같은 도전성 물질로부터 형성될 수 있고, 통상의 CVD 공정, PVD 공정 또는 ALD 공정을 사용하여 증착 될 수 있다. 비제한적 예로서, 도전성 물질은 매립 게이트 전극들(132)을 형성하기 위해 통상의 CMP 공정, RIE 공정 또는 습식 에칭 공정을 사용하여, 반도체 구조(140) 상에 형성되고 증착 후에 제거될 수 있다. 매립 게이트 유전체(134)는 매립 게이트 전극들(132)을 형성하기 전에 보이드들(110) 각각에 반도전성 물질(142)의 측벽들 상에 증착 될 수 있다.
도 14는 보이드들(110) 내에 매립 게이트 전극들(132) 및 이 위에 또 다른 충진 물질(163)을 형성한 후에 반도체 구조(140)를 도시한 것이다. 도 14에 도시된 바와 같이, 소스 영역들(112) 및 드레인 영역들(114)은 다량의 반도전성 물질(102)의 필라들(108)의 노출된 영역들 내에 형성될 수 있다. 소스 영역들(112) 및 드레인 영역들(114)은 인 또는 비소(즉, n형 실리콘 물질)와 같은 n형 도펀트로 도핑된 실리콘 물질을 포함할 수 있다. 반도전성 물질(142)의 노출된 부분들은 이온 주입 공정 또는 플라즈마 이온 공정 또는 고온 확산 공정과 같은 통상의 방법들을 사용하여 도핑 될 수 있다. 소스 영역들(112) 및 드레인 영역들(114)은 반도전성 물질(142)에 의해 백 게이트 전극(124)으로부터 이격될 수 있다. 또 다른 예로서, n형 물질(도시되지 않음)의 박막은 반도체 구조(140)의 표면들 상에 증착 될 수 있고, 열 어닐링은 소스 영역들(112) 및 드레인 영역들(114)을 위한 n형 실리콘을 형성하기 위해 n형 도펀트들이 반도전성 물질(142)에 이주하는 동안 수행될 수 있다. 소스 영역들(112) 및 드레인 영역들(114)은, 선택적으로, 매립 게이트 전극들(132)을 형성하기 전에 형성될 수 있다.
도 1 내지 도 3을 참조하면, 소스 영역들(112) 및 드레인 영역들(114)을 형성한 후에, 공통 소스 라인들(116)은 행들의 각각에 정렬된 소스 영역들(112) 상에 형성될 수 있고, 비트라인들(118)은 컬럼들의 각각에 정렬된 드레인 영역들(114) 상에 형성될 수 있다. 일부 실시예들에서, 공통 소스 라인들(116) 및 비트라인들(118)은 반도체 구조(100, 100 또는 103) 상에 도전성 반응성 물질을 증착하고, 도전성 물질을 패터닝하여 실질적으로 곧 바르고 실질적으로 평행한 도전성 라인들을 형성함으로써 형성될 수 있다. 예를 들면, 공통 소스 라인들(116)은 방향(X)으로 형성될 수 있고, 공통 소스 라인들(116) 각각은 매립 게이트 전극들(132) 중 하나 위에 이에 실질적으로 평행하게 배치된다. 비트라인들(118)은 방향(Y)으로 확장하여 형성될 수 있다. 선택적으로, 콘택 플러그(119)는 드레인 영역들(114) 및 소스 영역들(112) 중 적어도 하나 위에 형성되어 연관된 공통 소스 라인(116) 또는 비트라인(118)을 형성하기 전에 이 콘택을 높일 수 있다. 예를 들면, 콘택 플러그(119)는 도핑된 비정질 실리콘 물질을 증착하고 패터닝함으로써 형성될 수 있다. 선택적으로, 콘택 플러그(119)는 질화티탄/텅스텐과 같은 금속 물질에 의해 대체될 수 있고, 혹은 콘택 플러그는 도전성 라인들의 형성 동안 도전성 반응성 물질로 충진될 수 있다.
도 15는 복수의 플로팅 바디 셀들(104)을 포함하는 플로팅 바디 셀 구조(200)의 또 다른 실시예를 도시한 사시도이며, 이를 형성하는 상세가 상세히 기술될 것이다. 플로팅 바디 셀들(104)을 예시할 목적으로 게이트(170)의 부분은 점선들로 도시된 바와 같이 제거되었다. 일부 실시예들에서, 플로팅 바디 셀 구조(200)는 수직 다중-게이트 플로팅 바디 셀 장치를 형성하기 위해 사용될 수 있다. 플로팅 바디 셀 구조(200) 내 각 플로팅 바디 셀(104)은 도 1 내지 도 3에 관련하여 기술된 바와 같이, u-형상 트렌치와 같은 보이드(110)에 의해 분리된 필라들(108) 사이에서 확장하는 채널 영역(106)을 포함하는 다량의 반도전성 물질로부터 형성된 플로팅 바디 셀(104)을 포함할 수 있다. 소스 영역들(112) 및 드레인 영역들(114)은 필라들(108)의 상측 영역들 내 형성될 수 있고, 각각, 공통 소스 라인(116) 및 데이터/감지 라인, 비트라인(118)과 같은 액세스 라인에 전기적으로 결합될 수 있다. 비제한적 예로서, 공통 소스 라인(116) 및 비트라인(118)은 각각 도 18에 도시된 바와 같이, 소스 영역들(112) 및 드레인 영역들(114) 상에 직접 형성될 수 있다. 또한, 콘택 플러그(119)는 콘택을 높이기 위해 소스 영역들(112)과 이의 연관된 공통 소스 라인(116) 사이에 배치되거나, 혹은 드레인 영역들(114)과 이의 연관된 비트라인(118) 사이에 배치될 수 있다.
플로팅 바디 셀들(104)이 제 1 방향(X)으로 복수의 행들에 그리고 제 1 방향(X)에 실질적으로 수직한 제 2 방향(Y)으로 복수의 행들에 정렬된 플로팅 바디 셀들(104)이 도 1 내지 도 3에 관련하여 기술된 바와 같이 배열될 수 있다. 도 4는 플로팅 바디 셀들(104)의 행들 밑에 배치되어 플로팅 바디 셀들(104)에 평행한 방향으로 확장하는 국부적인 백 게이트로서 백 게이트(123)을 도시한다. 백 게이트(123)의 측벽들은 연속되고 플로팅 바디 셀들(104)의 측벽들에 정렬된 것으로서 도시되었다. 다른 실시예들에서, 백 게이트(123)는 도 2 및 도 3에 관련하여 기술된 것으로서 구성될 수 있다.
적어도 한 도전성 요소(170)는 플로팅 바디 셀들(104)의 각각의 대향한 수직한 표면들(즉, 측벽들) 상에 배치될 수 있다. 설명을 쉽게 하기 위해서, 도전성 요소(170)를 이하 게이트(170)라고 한다. 또 다른 유전체 물질(172)는 게이트(170)와 플로팅 바디 셀들(104)의 측벽들 사이에 배치될 수 있다. 설명을 쉽게 하기 위해서, 유전체 물질(172)를 이하 게이트 유전체(172)라 한다. 플로팅 바디 셀 구조(200)의 플로팅 바디 셀들(104)의 각각은 플로팅 바디 셀(104)이 3개의 게이트들을 포함하도록 플로팅 바디 셀들(104)의 두 측벽들 상에 배치된 백 게이트(123) 및 게이트들(170)에 전기적으로 결합될 수 있고, 혹은 플로팅 바디 셀(104)이 2개의 게이트들을 포함하도록 플로팅 바디 셀들(104)의 단일의 측벽 상에 백 게이트(123) 및 게이트(170)에 전기적으로 결합될 수 있다. 게이트들(170)로부터 나오는 전자기장들은 전류가 소스 영역(112)에서 드레인 영역(114)으로 흐를 수 있게 하는, 연관된 플로팅 바디(104)를 통하는 채널을 형성할 수 있다.
도 16 내지 도 20은 도 15에 도시된 플로팅 바디 셀 구조(200)를 형성하는 방법의 실시예들을 도시한 것이다. 도 16을 참조하면, 각 백 게이트(123) 상에 배치된 다량의 반도전성 물질(102)을 포함하는, 플로팅 바디 셀들(104)의 어레이를 포함하는 반도체 구조(240)는 도 4 내지 도 12에 관련하여 기술된 것들과 같은 방법들을 사용하여 형성될 수 있다. 백 게이트(123)는 백 게이트 유전체(126), 백 게이트 전극(124) 및 비정질 실리콘 물질(128)을 포함할 수 있고, 웨이퍼(도시되지 않음) 위에 놓이는 전기적 절연 물질(130) 상에 배치될 수 있다. 앞에서 기술된 바와 같이, 상보 금속 산화물 반도체(CMOS)구조 장치와 같은 다른 논리 요소들(도시되지 않음)이 웨이퍼 내에 혹은 이 위에 형성될 수 있다. 트렌치들(158)이 전기적 절연 물질(130) 내에서 종지된 것으로 예시되었을지라도, 트렌치들(158)은 선택적으로, 도 8a에 관련하여 기술된 것들과 같은 백 게이트 유전체(126) 상에서 종지되게 형성될 수도 있다.
도 17a1 및 도 17b2은 단면선 16-16을 따라 취해진, 도 16에 도시된 반도체 구조(140)의 단면도이다. 트렌치들(158)를 형성한 후에, 게이트들(170)는 도 17a1 및 도 17b2에 관련하여 기술된 바와 같이, 플로팅 바디 셀들(104)의 측벽들 상에 형성될 수 있다. 도 17a1에 도시된 바와 같이, 게이트 유전체 물질(172) 및 도전성 물질(174)은 반도체 구조(240) 상에 형성될 수 있다. 비제한적 예로서, 게이트 유전체 물질(172)은 예를 들면, 화학기상증착 공정 또는 열산화 공정을 사용하여 형성된 산화물 물질, 질화물 물질 혹은 고 k 유전체 물질일 수 있다. 예를 들면, 게이트 유전체 물질(172)이 이산화실리콘이라면, 반도체 구조(240)는 플로팅 바디 셀들(104)의 측벽들 상에 이산화실리콘을 형성하기 위해서 약 900℃ 내지 약 1175℃의 온도에서 산소 기체에 노출될 수 있다. 이어서, 도전성 물질(174)이 게이트 유전체 물질(172) 상에 형성될 수 있다. 비제한적 예로서, 도전성 물질(174)이 질화티탄, 질화탄탈 또는 텅스텐으로부터 형성될 수 있고, 화학기상증착 공정을 사용하여 증착 될 수 있다. 도 17a2를 참조하면, 이방성 건식 에칭 공정 혹은 습식 에칭 공정은 도전성 물질(174) 및 게이트 유전체 물질(172)의 부분들을 제거하여 게이트들(170)을 형성하기 위해 수행될 수 있다.
다른 실시예들에서, 게이트들(170)은 도 17b1 및 도 17b2에 관련하여 도시된 바와 같이 플로팅 바디 셀들(104)의 측벽들 상에 형성될 수 있다. 도 17b1을 참조하면, 반도전성 물질(142) 상에 게이트 유전체 물질(172)을 형성한 후에, 반도전성 물질(142)의 영역들 사이에 트렌치들(158)의 나머지 부분들은 도전성 물질(174)로 충진될 수 있고, 도전성 물질(174)이 요망되는 두께까지 우묵하게 될 수 있다. 비제한적 예로서, 도전성 물질(174)은 질화티탄, 질화탄탈 또는 텅스텐으로부터 형성되고 화학기상증착 공정을 사용하여 증착 될 수 있다. 유전체 물질을 포함하는 스페이서들(176)은 통상의 스페이서 에칭 공정을 사용하여 도전성 물질(174) 위에 게이트 유전체 물질(172)의 측벽들 상에 형성될 수 있다. 도 17b2를 참조하면, 도전성 물질(174)의 부분을 제거하여 게이트들(170)을 형성하기 위해 이방성 에칭 공정이 수행될 수 있다. 게이트들(170)을 형성한 후에, 스페이서들(176)은 예를 들면, 통상의 선택적 에칭 공정을 사용하여 제거될 수 있다.
도 18a 및 도 18b는 게이트들(170)의 구성을 예시한 도 17a2 및 도 17b2에 도시된 반도체 구조(240)의 평면도들이다. 게이트들(170)은 복수의 플로팅 바디 셀들(104)을 서로 전기적으로 연결하기 위해 형성될 수 있다. 비제한적 예로서, 게이트들(170)은 방향(Y)으로 플로팅 바디 셀들(104)의 컬럼들을 따라 확장할 수 있다. 도 18a에 도시된 바와 같이, 게이트들(170) 각각은 컬럼들의 단일의 컬럼에 복수의 플로팅 바디 셀들(104)을 실질적으로 구획할 수 있고, 플로팅 바디 셀들(104)의 각각의 수직한 표면들(즉, 측벽들)은 게이트(170)에 의해 접촉된다. 도 18b를 참조하면, 게이트들(170)이 방향(X)으로 행들 중 적어도 하나를 따라 확장하여 이의 단부에 혹은 근방에서 종지된 콤(comb)-형상 구조로 구성되고, 게이트들(170) 각각이 행에 플로팅 바디 셀들(104)의 대향한 측벽들 상에 배치되는 또 다른 실시예가 도시되었다. 콘택들(178)은 게이트들(170)의 각각, 예를 들면, 이의 종단 부분에 전기적으로 결합될 수 있고, 따라서 게이트들(170)은 독립적으로 연결된다. 따라서, 도 18a 및 도 18b에 도시된 바와 같이, 게이트들(170)은 단일-게이트, 이중-게이트 및 3중-게이트 플로팅 바디 셀들(104)을 형성하게 구성될 수 있다.
도 19에 도시된 바와 같이, 게이트들(170)을 형성한 후에, 도 14에 관련하여 기술된 바와 같이, 반도체 구조(240)를 n형 도펀트 또는 p형 도펀트에 노출시킴으로써 플로팅 바디 셀들(104)의 필라들(108)의 상측 부분 내에 소스 영역들(112) 및 드레인 영역들(114)이 형성될 수 있다. 이어서, 플로팅 바디 셀들(104)의 소스 영역들(112) 상에 공통 소스 라인들(116)이 형성될 수 있고, 비트라인들(118)이 플로팅 바디 셀들(104)의 드레인 영역들(114) 상에 형성되어 도 18에 도시된 반도체 구조(240)를 형성할 수 있다. 공통 소스 라인들(116) 및 비트라인들(118)은 도전성 물질을 증착하고 도전성 물질을 패터닝하여 형성되어 게이트들(170)에 실질적으로 수직한 제 1 방향(X)으로 확장하는 도전성 라인들을 형성할 수 있다. 공통 소스 라인들(116) 및 비트라인들(118)은 서로 병렬이기 때문에, 공통 소스 라인들(116) 및 비트라인들(118)은 통상의 다마센 공정(damascene process)을 사용하여 형성될 수 있다. 예를 들면, 희생 유전체 물질(도시되지 않음)은 반도체 구조(240) 상에 증착 될 수 있고, 개구들의 패턴은 이 내에, 공통 소스 라인들(116) 및 비트라인들(118)이 통상의 리소그래픽 공정을 사용하여 형성될 위치들 내에 형성될 수 있다. 도전성 물질은 개구들을 채우기 위해 반도체 구조(240) 상에 증착 될 수 있고, 공통 소스 라인들(116) 및 비트라인들(118)을 형성하기 위해 유전체 물질 위에 놓이는 도전성 물질의 부분을 제거하기 위해 화학기계식 연마 공정이 사용될 수 있다. 선택적으로, 연관된 공통 소스 라인(116) 또는 비트라인(118)을 형성하기 전에 소스 영역들(112) 및 드레인 영역들(114) 중 적어도 하나 상에 도핑된 물질(도시되지 않음)이 형성될 수 있다.
도 20 내지 도 22은 전기회로도들이며, 그 각각은 도 1 내지 도 3 및 도 15에 관련하여 기술된 것들과 같은 복수의 플로팅 바디 셀들을 포함하는 플로팅 바디 셀 구조를 도시한 것이다. 도 20에 도시된 바와 같이, 플로팅 바디 셀 구조(300)는 복수의 플로팅 바디 셀들(104)을 포함할 수 있고, 그 각각은 게이트(132), 비트라인(118), 및 도 2에 도시된 백 게이트(123)과 같은 전역 백 게이트(123)에 전기적으로 결합된다. 전역 백 게이트(123) 및 게이트(132)는 각각 바이어스 전압에 동작 가능하게 결합될 수 있어 전역 백 게이트(123)에 연관된 플로팅 바디 셀들(104)이 동시에 바이어스 될 수 있게 한다.
도 21은 각각이 게이트(132), 비트라인(118) 및 국부적인 백 게이트(123)에 결합되는 복수의 플로팅 바디 셀들(104)을 포함하는 플로팅 바디 셀 구조(400)를 도시한 것이다. 국부적인 백 게이트들(123)는 국부적인 백 게이트들(123)의 각각에 대해 2개의 서로 구별되는 어드레스들을 제공하기 위해, 도 18b에 도시된 것과 같은 콤(comb)-형상 구성을 가질 수 있다.
도 22는 각각이 도 2 및 도 15에 도시된 백 게이트들(123)과 같은 게이트(132), 비트라인(118) 및 국부적인 백 게이트(123)에 전기적으로 결합되는 복수의 플로팅 바디 셀들(104)을 포함하는 플로팅 바디 셀 구조(500)를 도시한 것이다. 국부적인 백 게이트들(123) 각각은 백 게이트들(123)의 각각을 개별적으로 바이어스하기 위해 사용될 수 있는 바이어스 전압에 동작 가능하게 결합될 수 있다.
제조의 여러 단계들 동안, 도 1 내지 도 3에 각각 도시된 플로팅 바디 셀 구조들(101, 102, 103)은 유사한 구조를 가진 다른 반도체 구조들과 혹은 메모리 요소 또는 CMOS 장치와 같은 장치와 함께 집적되거나 이들과 수직으로 적층 될 수 있음에 유념한다. 예를 들면, CMOS 장치는 실질적으로 감소된 다이들 크기를 제공하는 다중-레벨 반도체 구조를 형성하기 위해 플로팅 바디 셀 구조들(101, 102 또는 103) 중 하나 위에 혹은 밑에 형성될 수 있다. 플로팅 바디 셀 구조들(101, 102, 103)은 예를 들면, 도 4 내지 도 6에 관련하여 기술된 바와 같은 소위 SMART-CUT 층 이전 기술의 수정을 사용하여, 또 다른 플로팅 바디 셀 구조, 메모리 또는 로직 상에 적층 될 수 있다.
도 23은 본원에 기술된 하나 이상의 실시예들에 따라 구현된 전자 시스템(2300)을 간략화한 블록도를 도시한 것이다. 전자 시스템(2300)은 적어도 한 입력 장치(2302), 적어도 한 출력 장치(2304), 시스템-온-칩(SOC), 중앙처리유닛(CPU), 프로세서들 등과 같은 하나 이상의 프로세서들(2306)과 같은 메모리 액세스 장치, 및 하나 이상의 메모리 장치들(2308)을 포함한다. 메모리 장치들(2308)은 본원에 기술된 장치들 또는 방법들의 적어도 한 실시예를 포함한다. 전자 시스템(2300)은 다수의 계산, 가공, 및 소비자 제품들의 부분일 수 있다. 비제한적 예들로서, 이들 제품들 중 일부는 개인용 컴퓨터들, 휴대 장치들, 카메라들, 전화들, 무선 장치들, 디스플레이들, 칩셋들, 셋탑박스들, 게임들, 및 차량들을 포함할 수 있다.
결어
일부 실시예들에서, 본 발명은 플로팅 바디 셀 구조들, 이러한 구조들을 포함하는 장치들 및 이러한 구조들을 형성하기 위한 방법을 포함한다. 플로팅 바디 셀 구조들은 백 게이트, 적어도 한 플로팅 바디, 및 적어도 한 플로팅 바디에 연관된 또 다른 게이트를 포함할 수 있다. 적어도 한 플로팅 바디는 반도전성 물질을 포함할 수 있고 백 게이트에서 소스 영역 및 드레인 영역까지 확장할 수 있다. 소스 영역 및 드레인 영역은 적어도 한 플로팅 바디에 의해 백 게이트로부터 이격 될 수 있다. 적어도 한 플로팅 바디는 반도전성 물질 내에 보이드를 포함할 수 있고, 소스 영역 및 드레인 영역 각각은 백 게이트에 대향하여 배치된다. 또 다른 게이트는 이중-게이트 플로팅 바디 셀 구조를 형성하기 위해 적어도 한 플로팅 바디 내 보이드 내에 배치되거나, 3중-게이트 플로팅 바디 셀 구조를 형성하기 위해 적어도 한 플로팅 바디의 적어도 한 표면 상에 배치될 수 있다. 게이트 유전체는 백 게이트 밑에 놓이고 웨이퍼 상에 배치된 적어도 한 플로팅 바디 및 비정질 실리콘 물질과 백 게이트 사이에 배치될 수 있다. 백 게이트는 연속되고 복수의 플로팅 바디 셀들이 어레이에 배치된 적어도 한 플로팅 바디 또는 전역 백 게이트의 측벽들에 정렬된 측벽들을 포함하는 국부적인 백 게이트 일 수 있다. 플로팅 바디 셀 구조는 백 게이트에 전기적으로 결합되고 백 게이트를 독립적으로 바이어스하기 위한 바이어스 전압에 동작 가능하게 결합된 비트라인을 더 포함할 수 있다. 플로팅 바디 셀 구조는 적어도 한 플로팅 바디 셀의 소스 영역을 적어도 또 다른 플로팅 바디의 소스 영역에 전기적으로 결합하는 공통 소스 라인, 및 적어도 한 플로팅 바디 셀의 드레인 영역을 적어도 또 다른 플로팅 바디의 드레인 영역에 전기적으로 결합하는 비트라인을 더 포함할 수 있다.
추가의 실시예들에서, 본 발명은, 각각이 반도전성 물질을 포함하고 백 게이트에서 소스 영역 및 드레인 영역까지 확장하는 복수의 플로팅 바디들, 복수의 플로팅 바디들에 연관되고 전압원에 동작 가능하게 결합된 또 다른 게이트, 및 복수의 플로팅 바디들의 소스 영역들을 전기적으로 결합하는 공통소스라인 그리고 복수의 플로팅 바디들의 드레인 영역들을 전기적으로 결합하는 비트라인을 포함하는 플로팅 바디 셀 장치를 포함한다. 장치는 동적 랜덤 액세스 메모리, 제로 캐패시터 랜덤 액세스 메모리, 중앙처리유닛, 시스템-온-칩 및 이와 집적되는 내장형 동적 랜덤 액세스 메모리 중 적어도 하나에 집적된다. 복수의 플로팅 바디들은 복수의 행들을 형성하기 위해 제 1 방향 및 복수의 컬럼들을 형성하기 위해 제 1 방향에 실질적으로 수직한 제 2 방향으로 정렬될 수 있다.
다른 실시예들에서, 플로팅 바디 셀 장치는 복수의 행들을 형성하기 위해 제 1 방향 및 복수의 컬럼들을 형성하기 위해 제 1 방향에 실질적으로 수직한 제 2 방향으로 정렬된 복수의 플로팅 바디들, 복수의 플로팅 바디들에 연관된 적어도 한 백 게이트 및 복수의 플로팅 바디들에 연관되고 전압원에 동작 가능하게 결합된 적어도 또 다른 게이트를 포함한다. 복수의 플로팅 바디들의 플로팅 바디들의 각각은 그것의 베이스(base) 부분으로부터 확장하고 u-형상 트렌치에 의해 분리된 필라들을 갖는 다량의 반도전성 물질을 포함할 수 있고, 필라들의 각각의 상측 부분은 도핑된 영역을 포함한다. 적어도 한 백 게이트는 전기적 절연 물질 상에 비정질 실리콘 물질 위에 배치된 도전성 물질을 포함할 수 있다. 적어도 또 다른 게이트는 예를 들면 제 1 방향으로 확장할 수 있는 복수의 플로팅 바디들의 각각의 위에 배치되고, 복수의 행들 중 적어도 하나에서 복수의 플로팅 바디들 을 전기적으로 결합하는 도전성 물질을 포함할 수 있다. 적어도 또 다른 게이트는 u-형상 트렌치 내에 배치된 도전성 물질을 포함할 수 있고, 예를 들면, 제 2 방향으로 확장하여 복수의 컬럼들 중 적어도 하나에서 복수의 플로팅 바디들을 전기적으로 결합한다. 적어도 한 백 게이트는 또 다른 게이트와는 무관하게 바이어스되게 구성될 수 있다. 플로팅 바디 셀 구조는 CMOS 장치와 같은 메모리 장치상에 배치되어 이와 집적되거나 밀도를 증가시키기 위해 다수의 단들(tiers)로 수직으로 적층 될 수 있다.
또 다른 실시예들에서, 본 발명은 웨이퍼 상에 놓이는 반도전성 물질, 유전체 물질, 게이트 물질, 및 비정질 실리콘 물질을 포함하는 베이스(base)를 형성하는 단계, 베이스(base)의 표면으로부터 돌출하는 복수의 플로팅 바디들을 형성하기 위해 반도전성 물질의 부분을 제거하는 단계, 복수의 플로팅 바디들 각각 내에 보이드를 형성하기 위해 반도전성 물질의 또 다른 부분을 제거하는 단계, 복수의 플로팅 바디들의 각각의 상측 영역들에 소스 영역 및 드레인 영역을 형성하기 위해 복수의 플로팅 바디들을 적어도 한 도펀트에 노출시키는 단계, 및 복수의 플로팅 바디들의 적어도 하나에 연관된 게이트를 형성하는 단계를 포함하는 플로팅 바디 셀 장치를 형성하는 방법들을 포함한다. 베이스(base)는 결정질 실리콘 웨이퍼 위에 놓이는 유전체 물질, 게이트 물질 및 비정질 실리콘 물질을 포함하는 도너 웨이퍼를 형성하고, 결정질 실리콘 웨이퍼 내 소정의 깊이에 이온들을 주입하고, 핸들 웨이퍼 위에 놓이는 전기적 절연 물질에 도너 웨이퍼의 비정질 실리콘 물질을 부착하고, 유전체 물질, 게이트 물질, 및 비정질 실리콘 물질이 핸들 웨이퍼의 전기적 절연 물질의 표면 위에 놓이도록 결정질 실리콘 웨이퍼의 부분을 남기게 도너 웨이퍼의 부분을 분리시킴으로써 형성될 수 있다.
또 다른 실시예들에서, 본 발명은 적어도 한 메모리 장치 및 적어도 한 메모리 장치에 동작 가능하게 결합된 적어도 한 플로팅 바디 셀 장치를 포함하는 시스템을 포함한다. 적어도 한 플로팅 바디 셀 장치는 플로팅 바디들의 어레이를 포함할 수 있고, 그 각각은 베이스(base) 부분으로부터 확장하고 u-형상 트렌치에 의해 분리된 필라들을 갖는 다량의 반도전성 물질, 도핑된 영역을 포함하는 필라들의 각각의 상측 부분, 플로팅 바디들의 어레이에 연관된 적어도 한 백 게이트 및 복수의 플로팅 바디들에 연관되고 전압원에 동작 가능하게 결합된 적어도 또 다른 게이트를 포함한다. 시스템은 중앙처리유닛 및 시스템-온-칩 중 적어도 하나를 포함할 수 있다. 적어도 한 메모리 장치는 동적 랜덤 액세스 메모리, 제로 캐패시터 랜덤 액세스 메모리, 및 내장형 동적 랜덤 액세스 메모리 중 적어도 하나를 포함할 수 있다. 적어도 한 메모리 장치 및 적어도 한 플로팅 바디 셀 장치는 시스템 내에 서로 중첩될 수 있다.
발명이 다양한 수정들 및 대안적 형태들이 가능할 수 있으나, 구체적 실시예들은 도면들에서 예로서 도시되었고 이에 상세히 기술되었다. 그러나, 발명은 개시된 특별한 형태들로 제한되게 하려는 것은 아니다. 그보다는, 발명은 다음 첨부된 청구항들 및 이들의 법적 등가물들에 의해 정의된 발명의 범위 내에 드는 모든 수정들, 등가물들, 및 대안들을 포함하는 것이다.

Claims (30)

  1. 플로팅 바디(floating body) 셀 구조에 있어서,
    백(back) 게이트;
    반도전성 물질(semiconductive material)을 포함하고 상기 백 게이트에서 소스 영역 및 드레인 영역으로 확장하는 적어도 한 플로팅 바디; 및
    상기 적어도 한 플로팅 바디에 연관된 또 다른 게이트를 포함하는, 플로팅 바디 셀 구조.
  2. 청구항 1에 있어서, 상기 소스 영역 및 상기 드레인 영역은 상기 적어도 한 플로팅 바디에 의해 상기 백 게이트로부터 이격된, 플로팅 바디 셀 구조.
  3. 청구항 1에 있어서, 상기 적어도 한 플로팅 바디는 상기 반도전성 물질 내에 보이드를 포함하며, 상기 소스 영역 및 상기 드레인 영역 각각은 상기 백 게이트에 대향하여 배치된, 플로팅 바디 셀 구조.
  4. 청구항 3에 있어서, 상기 또 다른 게이트는 상기 적어도 한 플로팅 바디 내 상기 보이드 내에 배치된, 플로팅 바디 셀 구조.
  5. 청구항 1에 있어서, 상기 또 다른 게이트는 3중-게이트 플로팅 바디 셀 구조를 형성하기 위해 상기 적어도 한 플로팅 바디의 적어도 한 표면 상에 배치된, 플로팅 바디 셀 구조.
  6. 청구항 1에 있어서, 상기 백 게이트는 연속하고 상기 적어도 한 플로팅 바디의 측벽들에 정렬된 측벽들을 포함하는 국부적인 백 게이트를 포함하는, 플로팅 바디 셀 구조.
  7. 청구항 1에 있어서, 상기 적어도 한 플로팅 바디는 어레이에 단일의 백 게이트 상에 배치된 복수의 플로팅 바디들을 포함하는, 플로팅 바디 셀 구조.
  8. 청구항 1에 있어서, 독립적으로 상기 백 게이트를 바이어스하기 위한 바이어스 전압에 동작 가능하게 결합된 비트라인을 더 포함하는, 플로팅 바디 셀 구조.
  9. 청구항 1에 있어서, 상기 적어도 한 플로팅 바디 셀의 상기 소스 영역을 적어도 또 다른 플로팅 바디의 소스 영역에 전기적으로 결합하는 공통 소스 라인, 및
    상기 적어도 한 플로팅 바디 셀의 상기 드레인 영역을 상기 적어도 또 다른 플로팅 바디의 드레인 영역에 전기적으로 결합하는 비트라인을 더 포함하는, 플로팅 바디 셀 구조.
  10. 플로팅 바디 셀 장치에 있어서,
    백 게이트;
    각각이 반도전성 물질을 포함하고 상기 백 게이트에서 소스 영역 및 드레인 영역에 확장하는, 복수의 플로팅 바디들;
    상기 복수의 플로팅 바디들에 연관되고 전압원에 동작 가능하게 결합되는 또 다른 게이트; 및
    상기 복수의 플로팅 바디들의 상기 소스 영역들을 전기적으로 결합하는 공통 소스 라인 및 상기 복수의 플로팅 바디들의 상기 드레인 영역들을 전기적으로 결합하는 비트라인을 포함하는, 플로팅 바디 셀 장치.
  11. 청구항 10에 있어서, 동적 랜덤 액세스 메모리, 제로 캐패시터 랜덤 액세스 메모리, 및 이와 함께 집적되어 내장된 동적 랜덤 액세스 메모리 중 적어도 하나를 더 포함하는, 플로팅 바디 셀 장치.
  12. 청구항 10에 있어서, 상기 복수의 플로팅 바디들은 복수의 행(row)들을 형성하기 위한 제 1 방향 및 복수의 컬럼(column)들을 형성하기 위해 상기 제 1 방향에 실질적으로 수직한 제 2 방향으로 정렬된, 플로팅 바디 셀 장치.
  13. 플로팅 바디 셀 장치에 있어서,
    복수의 행들을 형성하기 위한 제 1 방향 및 복수의 컬럼들을 형성하기 위해 상기 제 1 방향에 실질적으로 수직한 제 2 방향으로 정렬된 복수의 플로팅 바디들로서, 각 플로팅 바디는 그것의 베이스(base) 부분으로부터 확장하고 u-형상 트렌치에 의해 분리된 필라들을 가진 다량의(a volume of) 반도전성 물질을 포함하고, 상기 필라들의 각각의 상측 부분은 도핑된 영역을 포함하는 것인, 복수의 플로팅 바디들;
    상기 복수의 상기 플로팅 바디들에 연관된 적어도 한 백 게이트; 및
    상기 복수의 플로팅 바디들에 연관되고 전압원에 동작 가능하게 결합된 적어도 또 다른 게이트를 포함하는, 플로팅 바디 셀 장치.
  14. 청구항 13에 있어서, 상기 적어도 한 백 게이트는 전기적 절연 물질 상에 비정질 실리콘 물질 위에 배치된 도전성 물질을 포함하는, 플로팅 바디 셀 장치.
  15. 청구항 13에 있어서, 상기 적어도 또 다른 게이트는 상기 복수의 플로팅 바디들의 각각 위에 배치된 도전성 물질을 포함하는, 플로팅 바디 셀 장치.
  16. 청구항 15에 있어서, 상기 도전성 물질은 상기 제 1 방향으로 확장되어, 상기 복수의 행들 중 적어도 하나에서 상기 복수의 플로팅 바디들을 전기적으로 결합하는, 플로팅 바디 셀 장치.
  17. 청구항 13에 있어서, 상기 적어도 또 다른 게이트는 상기 u-형상 트렌치 내에 배치된 도전성 물질을 포함하는, 플로팅 바디 셀 장치.
  18. 청구항 17에 있어서, 상기 도전성 물질은 상기 제 2 방향으로 확장되어, 상기 복수의 컬럼들 중 적어도 하나에서 상기 복수의 플로팅 바디들을 전기적으로 결합하는, 플로팅 바디 셀 장치.
  19. 청구항 13에 있어서, 상기 적어도 한 백 게이트는 상기 적어도 또 다른 게이트와는 무관하게 바이어스 되게 구성된, 플로팅 바디 셀 장치.
  20. 청구항 13에 있어서, 상기 플로팅 바디 셀 구조는 적어도 한 다른 논리 장치와 수직으로 적층된, 플로팅 바디 셀 장치.
  21. 플로팅 바디 셀 장치 형성 방법에 있어서,
    웨이퍼 위에 놓인 반도전성 물질, 유전체 물질, 게이트 물질, 및 비정질 실리콘 물질을 포함하는 베이스(base)를 형성하는 단계;
    상기 베이스(base)의 표면으로부터 돌출하는 복수의 플로팅 바디들을 형성하기 위해 상기 반도전성 물질의 부분을 제거하는 단계;
    상기 복수의 플로팅 바디들의 각각 내에 보이드를 형성하기 위해 상기 반도전성 물질의 또 다른 부분을 제거하는 단계;
    상기 복수의 플로팅 바디들의 각각의 상측 영역들 내에 소스 영역 및 드레인 영역을 형성하기 위해 상기 복수의 플로팅 바디들을 적어도 한 도펀트에 노출시키는 단계; 및
    상기 복수의 플로팅 바디들 중 적어도 하나에 연관된 게이트를 형성하는 단계를 포함하는, 방법.
  22. 청구항 21에 있어서, 웨이퍼 위에 놓인 반도전성 물질, 유전체 물질, 게이트 물질, 및 비정질 실리콘 물질을 포함하는 베이스(base)를 형성하는 단계는
    결정질 실리콘 웨이퍼 위에 놓인 유전체 물질, 게이트 물질 및 비정질 실리콘 물질을 포함하는 도너 웨이퍼를 형성하는 단계;
    상기 결정질 실리콘 웨이퍼 내 소정의 깊이에 이온들을 주입하는 단계;
    핸들 웨이퍼(handle wafer) 위에 놓인 전기적 절연 물질에 상기 도너 웨이퍼의 상기 비정질 실리콘 물질을 부착하는 단계; 및
    상기 유전체 물질, 상기 게이트 물질, 및 상기 비정질 실리콘 물질이 상기 핸들 웨이퍼의 상기 전기적 절연 물질의 표면 위에 놓이도록 상기 결정질 실리콘 웨이퍼의 부분을 남기게 상기 도너 웨이퍼의 부분을 분리하는 단계를 포함하는, 방법.
  23. 청구항 21에 있어서, 상기 베이스(base)의 표면으로부터 돌출하는 상기 복수의 플로팅 바디들을 형성하기 위해 상기 반도전성 물질의 부분을 제거하는 단계는 상기 복수의 플로팅 바디들을 형성하기 위해 상기 유전체 물질, 상기 게이트 물질 및 상기 비정질 실리콘 물질의 부분을 제거하는 단계를 더 포함하고, 각 플로팅 바디는 상기 웨이퍼 위에 놓인 전기적 절연 물질 상에 배치되는 것인, 방법.
  24. 청구항 21에 있어서, 상기 복수의 플로팅 바디들 중 적어도 하나에 연관된 게이트를 형성하는 단계는 상기 복수의 플로팅 바디들의 각각의 상기 보이드 내에 도전성 물질을 증착하는 단계를 포함하는, 방법.
  25. 청구항 21에 있어서, 상기 복수의 플로팅 바디들 중 적어도 하나에 연관된 게이트를 형성하는 단계는 상기 복수의 플로팅 바디들 각각의 적어도 한 표면 상에 도전성 구조를 형성하는 단계를 포함하는, 방법.
  26. 시스템에 있어서,
    적어도 한 메모리 장치; 및
    상기 적어도 한 메모리 장치에 동작 가능하게 결합된 적어도 한 플로팅 바디 셀 장치를 포함하며, 상기 적어도 한 플로팅 바디 셀 장치는
    플로팅 바디들의 어레이로서, 상기 어레이의 각 플로팅 바디는 그것의 베이스(base) 부분으로부터 확장되어 u-형상 트렌치에 의해 분리된 필라들을 갖는 다량의 반도전성 물질을 포함하며, 상기 필라들의 각각의 상측 부분은 도핑된 영역을 포함하는, 상기 플로팅 바디들의 어레이;
    플로팅 바디들의 상기 어레이에 연관된 적어도 한 백 게이트; 및
    플로팅 바디들의 상기 어레이에 연관되고 전압원에 동작 가능하게 결합된 적어도 또 다른 게이트를 포함하는, 시스템.
  27. 청구항 26에 있어서, 상기 시스템은 중앙처리유닛 및 시스템-온-칩 중 적어도 하나를 포함하는, 시스템.
  28. 청구항 26에 있어서, 상기 적어도 한 메모리 장치는 동적 랜덤 액세스 메모리, 제로 캐패시터 랜덤 액세스 메모리, 및 내장된 동적 랜덤 액세스 메모리 중 적어도 하나를 포함하는, 시스템.
  29. 청구항 26에 있어서, 상기 적어도 한 메모리 장치 및 상기 적어도 한 플로팅 바디 셀 장치는 서로 중첩된, 시스템.
  30. 청구항 26에 있어서, 플로팅 바디들의 상기 어레이는 제 1 방향으로 정렬되고 상기 제 1 방향에 실질적으로 수직한 제 2 방향으로 정렬된 복수의 플로팅 바디들을 포함하는, 시스템.
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