CN102822972B - 浮动主体单元结构、包含其的装置及用于形成其的方法 - Google Patents

浮动主体单元结构、包含其的装置及用于形成其的方法 Download PDF

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Abstract

本发明揭示浮动主体单元结构，其包含安置于背栅极上的浮动主体单元阵列及所述浮动主体单元的与所述背栅极间隔开的源极区及漏极区。所述浮动主体单元可各自包含一定体积的半导电材料，所述体积的半导电材料具有在可由例如U形沟槽的空隙分离的柱之间延伸的沟道区。所述阵列的所述浮动主体单元可电耦合到另一栅极，所述另一栅极可安置于所述体积的半导电材料的侧壁上或其中的所述空隙内。本发明还揭示形成浮动主体单元装置的方法。

Description

浮动主体单元结构、包含其的装置及用于形成其的方法
相关申请案交叉参考
本申请案与下列申请案为相关申请案：在2010年3月2日提出申请的序列号为12/715,70412且题目为“绝缘体上半导体金属结构、形成此些结构的方法及包含此些结构的半导体装置(SEMICONDUCTOR-METAL-ON-INSULATORSTRUCTURES，METHODSOFFORMINGSUCHSTRUCTURES，ANDSEMICONDUCTORDEVICESINCLUDINGSUCHSTRUCTURES)”的同在申请中美国专利申请案；在2010年3月2日提出申请的序列号为12/715,743且题目为“包含导电条带上方的二极管结构的半导体装置及形成此些半导体装置的方法(SEMICONDUCTORDEVICESINCLUDINGADIODESTRUCTUREOVERACONDUCTIVESTRAP，ANDMETHODSOFFORMINGSUCHSEMICONDUCTORDEVICES)”的同在申请中美国专利申请案；在2010年3月2日提出申请的序列号为12/715,889且题目为“基于闸流管的存储器单元、包含其的装置及系统以及其形成方法(THYRISTOR-BASEDMEMORYCELLS，DEVICESANDSYSTEMSINCLUDINGTHESAMEANDMETHODSFORFORMINGTHESAME)”的同在申请中美国专利申请案；以及在2010年3月2日提出申请的序列号为12/715,922且题目为“具有掩埋式导电线的半导体单元、阵列、装置及系统以及其形成方法(SEMICONDUCTORCELLS，ARRAYS，DEVICESANDSYSTEMSHAVINGABURIEDCONDUCTIVELINEANDMETHODSFORFORMINGTHESAME)”的同在申请中美国专利申请案。上述同在申请中美国专利申请案的揭示内容以全文引用的方式并入本文中。
技术领域
本发明的实施例涉及用于增加存储器密度的方法、结构及装置，且更具体来说涉及包括多栅极浮动主体单元结构的装置、包含此些结构的装置及用于形成此些装置的方法。
背景技术
包含晶体管及电容器的动态随机存取存储器(DRAM)单元具有小的单元大小及高的操作速度。然而，电容器集成及按比例调整妨碍DRAM单元面积的减小。对于每一代DRAM存储器来说，目标是恒定电容值且其需要导致额外工艺步骤且降低与常规互补金属氧化物半导体(CMOS)结构的兼容性的复杂堆叠或深沟槽电容器。
为了解决按比例调整问题，已提出替代解决方案，其中用绝缘体上硅(SOI)金属氧化物半导体场效晶体管(MOSFET)的薄膜体替代常规存储电容器。用于此一结构的存储器存储机制是基于由浮动主体中的多数载子过量(积累)或亏损(耗尽)所产生的阈值电压移位。单元利用浮动主体效应来在SOI晶体管的沟道下方存储电荷(此改变晶体管的阈值电压)，如同存储元件。由于没有任何体接触来即刻调整多数电荷载子浓度，因此仅在相对“长”时间周期之后建立均衡，这致使SOI存储器在保持及再新时间方面引人注目。
随着浮动主体单元大小变得更小、浮动主体的体积减小且源极与漏极之间的区域变得更紧密，更少的电荷存储于浮动主体中从而导致电荷损失被由肖克利-瑞德-霍尔(Shockley-ReadHall(SRH))复合所造成的正向偏置效应扫除。此电荷损失可导致单元中的电荷保持的减少或损失。为了在常规构造中防止此现象，随着单元大小变得更小而减小SOI衬底的厚度。然而，随着SOI衬底的厚度减小，积累于浮动主体中的电荷量减少且单元可在操作期间更易受到噪声影响。也就是说，浮动主体效应减小，从而减小装置的操作限度。
需要用于增加浮动主体晶体管中的密度及可靠性的方法、结构及装置。
发明内容
附图说明
图1到3图解说明根据本发明的实施例的浮动主体单元装置的一部分的透视图；
图4到14图解说明图1到3中所图解说明的根据本发明的实施例的浮动主体单元结构的一部分在各个制作阶段期间的横截面图、透视图及俯视图；
图15图解说明根据本发明的另一实施例的浮动主体单元装置的一部分的透视图；
图16到19图解说明图15中所图解说明的根据本发明的实施例的浮动主体单元结构的一部分在各个制作阶段期间的横截面图及透视图；
图20到22图解说明电路图，其每一者表示根据本发明的实施例的浮动主体单元装置的一部分；以及
图23图解说明根据本文所描述的一个或一个以上实施例而实施的系统的简化框图。
具体实施方式
本发明揭示一种多栅极浮动主体单元结构、一种包含此一结构的装置及用于形成此一结构的方法。此些结构包含(举例来说)安置于背栅极上的至少一个浮动主体单元及与所述至少一个浮动主体单元相关联的另一栅极。所述另一栅极可安置于所述至少一个浮动主体内或其侧壁上。所述结构及装置可用于众多半导体装置中，例如动态随机存取存储器(DRAM)、零电容器随机存取存储器(Z-RAM)及嵌入式动态随机存取存储器(eDRAM)。所述结构及装置可进一步用于例如中央处理单元(CPU)、系统单芯片(SOC)、传感器、成像器、微机电系统(MEMS)及纳米机电系统(NEMS)等系统中。形成此些结构的方法包含形成包括上覆于晶片上的半导电材料、电介质材料、栅极材料及非晶硅材料的基底；移除所述半导电材料的一部分以形成从基底材料的表面突出的多个浮动主体；移除所述半导电材料的另一部分以在所述多个浮动主体中的每一者中形成空隙；将所述多个浮动主体暴露于至少一种掺杂剂以在所述多个浮动主体中的每一者的上部区中形成源极区及漏极区及形成与所述多个浮动主体中的至少一者相关联的栅极。
根据本发明的各个实施例而形成的结构包含多个浮动主体单元，其中的每一者安置于背栅极上且与另一栅极相关联。所述多个浮动主体单元中的每一者可包含通过一定体积的半导电材料与所述背栅极间隔开的源极区及漏极区及由所述背栅极耦合的沟道。所述背栅极电极与所述源极区及所述漏极区中的每一者之间的半导电材料的体积可大致增加浮动主体单元内的电荷存储，从而最小化信号波动。另外，所述背栅极可用作装置中的电容器，且因此通过减小装置所需要的面积而提供较长的保持时间及增加的存储器密度。所述背栅极可形成为局域背栅极(可独立地偏置其中的每一者)或全域背栅极。举例来说，可需要局域背栅极用于编程及单元操作目的。如所配置，电荷存储于背栅极附近的浮动主体单元的底部处且因此与源极区及漏极区隔离。因此，最小化操作期间的电荷损失从而提供较长的保持、改善的可靠性及减小的干扰。
根据本发明的各个实施例形成的结构及装置可与各种存储器装置(例如互补金属氧化物半导体(CMOS)装置)堆叠。集成根据本发明的各个实施例形成的结构及装置可减小单元大小且提供增加的高速缓冲存储器密度。
以下说明提供具体细节(例如材料类型及处理条件)，以提供对本发明的实施例及其实施方案的透彻说明。然而，所属领域的技术人员将理解，可在不采用这些具体细节的情况下且结合常规制作技术来实践本发明的实施例。另外，本文所提供的说明不形成用于制造包含浮动主体单元结构的半导体装置的完整工艺流程。本文仅详细描述理解本发明的实施例所必需的那些过程动作及结构。用以根据本发明的实施例形成包含浮动主体单元结构的完整半导体装置的额外动作可通过常规技术来执行。
本文所描述的材料可通过任一适合技术形成，包含但不限于旋涂、毯覆式涂覆、化学气相沉积(“CVD”)、等离子增强型化学气相沉积(“PECVD”)、原子层沉积(“ALD”)、等离子增强型ALD或物理气相沉积(“PVD”)。或者，材料可为原位生长。所属领域的技术人员可选择适于沉积或生长特定材料的技术。尽管本文中所描述及图解说明的材料可作为层而形成，但所述材料并不限于此且可以其它三维配置而形成。
在以下实施方式中，将参照构成本文的一部分的所附图式，在所述所附图式中以图解说明方式展示其中可实践本发明的具体实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。然而，可在不背离本发明的范围的情况下利用其它实施例且可作出结构、逻辑及电方面的改变。本文中所呈现的图解说明并非打算作为任一特定系统、逻辑装置、存储器单元或半导体装置的实际视图，而是仅用以描述本发明的实施例的理想化表示形式。本文中所呈现的所述图式未必按比例绘制。另外，图式之间共同的元件可保留相同数字标记。
图1到3是图解说明包含浮动主体单元104阵列的浮动主体单元结构100、101及103的实施例的透视图，下文详细描述形成此些浮动主体单元结构的细节。在一些实施例中，浮动主体单元结构100可用以形成垂直多栅极浮动主体单元装置。阵列中的每一浮动主体单元104可包含一定体积的半导电材料102。一定体积的半导体材料102可包含由空隙110(例如U形沟槽)界定的柱108。每一体积的半导电材料102的柱108的上部部分可不同于其剩余部分而经掺杂以形成源极区112及漏极区114。借助非限定性实例，可用n型材料来掺杂源极区112及漏极区114，且可用p型材料来掺杂一定体积的半导电材料102的剩余部分。源极区112及漏极区114可分别电耦合到存取线，例如共用源极线116及数据/读出线(例如位线118)，如将进一步详细描述。借助非限定性实例，接触插塞119可安置于源极区¨2及漏极区114中的至少一者与相关联的共用源极线116或位线118之间。虽然图1中展示接触插塞119安置于漏极区114与位线118之间，但接触插塞119可另外或替代地安置于源极区112与共用源极线116之间。
作为一非限定性实例，浮动主体单元104中的每一者可彼此对准成包含在第一方向X上延伸的多个行及在第二方向Y上延伸的多个列的阵列。图1到3中所展示的浮动主体单元结构100、101及103各自包含两(2)个行及三(3)个列。然而，如所配置，浮动主体单元结构100、101及103可包含任一数目个行及列。另外，在第一方向X上对准的浮动主体单元104的行可大致垂直于在第二方向Y上对准的浮动主体单元104的列。
浮动主体单元104可安置于可包含(举例来说)电介质材料126、导电材料124及非晶硅材料128的背栅极123上。为便于描述，导电材料124将在下文中称作背栅极电极124且电介质材料126将在下文中称作背栅极电介质126。浮动主体单元104可各自电耦合到背栅极123。任选地，背栅极电极124中的每一者可包含金属127及经掺杂区125。背栅极电极124可由(举例来说)富含钛的氮化钛材料(例如氮化钛金属模式(MMTiN))、氮化坦材料或硅化坦材料形成。背栅极电介质126及金属127形成可用作浮动主体单元结构100、101及103中的电容器的金属-绝缘体-金属(MIM)结构。可通过优化金属127的功函数及背栅极电介质126的介电常数(k值)中的至少一者及背栅极电介质126及金属127的厚度来获得增加的电容。以此方式增加电容可在浮动主体结构100、101及103中提供增加的保持时间。
背栅极电极124可上覆于安置于电绝缘材料130上的非晶硅材料128上，所述电绝缘材料可形成于(举例来说)晶片上(未展示)。在一些实施例中，浮动主体单元104中的每一者的背栅极123可配置为具有与浮动主体单元104的侧壁连续且对准的侧壁的局域背栅极，如图1及2中所展示。单个浮动主体单元104可安置于背栅极123上，或任选地，多个浮动主体单元104可安置于背栅极123上。可将背栅极123图案化为在单元的操作期间可被独立地偏置的多个局域背栅极或可图案化为全域背栅极。举例来说，如图1中所展示，背栅极123可为在第一方向X上沿着行中的至少一者延伸的局域背栅极且对准成所述行的多个浮动主体单元104可安置于其上。在其它实施例中，如图2中所展示，背栅极123可为在第二方向Y上沿着列中的至少一者延伸的局域背栅极且布置成所述列的多个浮动主体单元104可安置于其上。作为一非限定性实例，背栅极123中的每一者可大致平行于位线118中的上覆位线而对准。在额外实施例中，如图3中所展示，浮动主体单元结构100的背栅极123可为全域背栅极，在第一方向X及第二方向Y两者上对准的多个浮动主体单元104可安置于所述全域背栅极上。
导电元件132可安置于每一浮动主体单元104的空隙110内。为便于描述，导电元件132在下文中称作掩埋式栅极电极132。另一电介质材料134可安置于掩埋式栅极电极132与暴露于浮动主体单元104中的空隙110内的半导电材料之间。为便于描述，电介质材料134在下文中称作掩埋式栅极电介质134。掩埋式栅极电介质134可任选地终止于浮动主体单元104中的每一者的沟道区106与柱108的上部部分中的源极区112及漏极区114之间的相应界面下面或其处。从掩埋式栅极电极132放射的电磁场可穿过相关联的浮动主体单元104建立沟道，其使电流能够从源极区112流动到漏极区114。
在使用及操作浮动主体单元104期间，多数载子存储于与掩埋式栅极电极132、源极区112及漏极区114中的每一者隔离的浮动主体单元104内的位置处。因此，与常规浮动主体单元结构相比可增强电荷保持及可靠性。如所配置，一定体积的导电材料102的厚度可变化以进一步使经存储电荷的位置与掩埋式栅极电极132、源极区112及漏极区114隔开，如本文更详细描述。此外，如所配置，一定体积的半导电材料102可经形成以与常规结构的浮动主体相比而具有更大存储体积。此在浮动主体单元104内实现增加的电荷存储且因此可最小化由于损失电荷而引起的信号波动。因此，与常规结构相比，浮动主体单元104可提供增强的信号、更长的保持及增加的可靠性。
在一些实施例中，浮动主体单元结构100、101及103可与例如CMOS装置的其它存储器元件(未展示)叠加及/或集成以形成多层级半导体结构。浮动主体单元结构100、101及103可以可操作方式耦合到至少一个存储器装置以形成系统，例如中央处理单元(CPU)及系统单芯片(SOC)或浮动主体单元结构100、101及103的多个层级可垂直地叠加于彼此上方以增加密度。
参照图4到14，现在将描述形成包含多个浮动主体单元104(例如图1到3中所展示的浮动主体单元)的浮动主体单元结构100、101及103的方法，其中相同元件由相同编号标记。参照图4，可提供半导体结构140，其包含上覆于背栅极电介质126上并与其接触的半导电材料142、上覆于背栅极接触件124上并与其接触的背栅极电介质126、上覆于非晶硅材料128上并与其接触的背栅极电极124及上覆于电绝缘材料130上并与其接触的非晶硅材料128。半导体结构140可任选地包含经掺杂区125及金属127，如虚线所展示。在一些实施例中，电绝缘材料130可形成于处置晶片144上方。如本文所使用，术语“晶片”意指包含半导体型材料(其包含(举例来说)硅、锗、砷化镓、磷磷化铟及其它III-V或II-VI型半导电材料)的任一结构。晶片不仅包含(举例来说)常规晶片而且包含其它块状半导体衬底，例如(借助非限定性实例方式)绝缘体上硅(SOI)型衬底、蓝宝石上硅(SOS)型衬底及由另一材料支撑的硅外延层。此外，当在以下描述中提及“晶片”时，可能已利用先前工艺步骤在所述晶片的表面中或上方至少部分地形成电路或装置的元件或组件。在一些实施例中，电绝缘材料130可安置于形成于处置晶片144中或上的存储器元件(未展示)(例如互补金属氧化物半导体结构(CMOS)装置)上方。电绝缘材料130可包含(举例来说)掩埋式氧化物(BOX)材料。
可(举例来说)使用所谓的层转移技术通过本文所描述的工艺将非晶硅材料128、背栅极接触件124、背栅极电介质126及半导电材料142转移到上覆于处置晶片144上的电绝缘材料130而形成半导体结构140。此些工艺详细描述于(举例来说)颁予布鲁尔(Bruel)的美国专利第RE39,484号、颁予Aspar等人的美国专利第6,303,468号、颁予阿斯帕(Aspar)等人的美国专利第6,335,258号、颁予莫瑞考(Moriceau)等人的美国专利第6,756,286号、颁予阿斯帕等人的美国专利第6,809,044号、颁予阿斯帕等人的美国专利第6,946,365号及颁予杜邦(Dupont)的美国专利申请公开案第2006/0099776号。然而，还可使用适用于制造半导体衬底140的其它工艺。在层转移技术的常规实施方案中，使用高温退火而将施主晶片与受主晶片接合在一起。用以接合施主与受主晶片的温度从约1000℃到约1300℃。然而，由于存在背栅极接触件124，可有利地在降低的温度下制作半导体结构140以防止对背栅极接触件124的热损坏。因此，如本文所描述，与常规层转移技术所需要的温度相比，可使用大致减小的温度来形成半导体结构140。
参照图5，可通过在可包括(举例来说)施主晶片的一部分的半导电材料142上方分别沉积背栅极电介质126、背栅极电极124及非晶硅材料128来形成工件146。任选地，工件146可包含金属127及经掺杂区125。可使用常规方法(例如离子植入工艺或高温扩散工艺)形成经掺杂区125且其可具有介于约10nm到约50nm之间的厚度。金属127(如果存在)可包括氮化钛材料，例如氮化钛金属模式(MMTiN)、硅化钛材料、氮化钽材料或硅化钨材料。可使用CVD工艺、PVD工艺、溅镀工艺或平镀工艺在经掺杂区125上方并与所述经掺杂区接触地形成金属127且其可具有介于约10nm到约30nm之间的厚度。背栅极电介质126可包含(举例来说)氧化物材料、高k电介质材料或氮化物材料且可使用CVD工艺或通过分解原硅酸四乙酯(TEOS)在半导电材料142或金属127(如果存在)上方并与所述半导电材料或金属接触地形成。作为一非限定性实例，背栅极电介质126可具有从约到约的厚度。背栅极电极124可包含导电材料，例如金属材料。所述导电材料可为氮化钛材料、硅化钛材料、硅化钨材料或氮化钽材料且可使用CVD工艺、PVD工艺、溅镀工艺或平镀工艺在背栅极电介质126上方并与所述背栅极电介质接触地形成。借助非限定性实例，背栅极电极124可具有从约到约的厚度。可使用(举例来说)PVD工艺或CVD工艺在背栅极电介质126上方并与所述背栅极电介质接触地形成非晶硅材料128。作为一非限定性实例，非晶硅材料128可具有从约到约的厚度。
可将原子物质植入到半导电材料142中以形成转移区150。所述原子物质可为氢离子、稀有气体(还称作惰性或罕有气体)离子或氟离子。可将原子物质植入到半导电材料142中以形成经植入分区152，其在半导电材料142中用虚线展示。可在于半导电材料142上形成背栅极电介质126、背栅极电极124及非晶硅材料128中的一者或全部之前或在于其上形成背栅极电介质126、背栅极电极124及非晶硅材料128之后将原子物质植入到半导电材料142中。如此项技术中已知，离子植入到半导电材料142中的深度至少部分地依据所述离子借以植入到半导电材料142中的能量。经植入分区152可形成于半导电材料142中的所要深度处，所述深度取决于例如原子物质的植入剂量及能量等参数，如此项技术中已知。经植入分区152在半导体结构142内的深度D可对应于图1到3中所展示的浮动主体单元104的所要厚度及/或体积。可通过增加深度D及因此半导电材料142的厚度来增加浮动主体102的体积及可存储于其中的电荷量。此外，通过增加浮动主体单元104的厚度，存储于其中的电荷可与浮动主体单元结构100、101及103的导电元件(即，掩埋式栅极电极132、源极区112及漏极区114)进一步隔离。通过使所存储的电荷与导电元件隔离，电荷损失可减小且因此浮动主体单元104可提供增加的保持及经改善的可靠性。作为一非限定性实例，可借助选定能量将原子物质植入到半导电材料142中以在介于约100nm与约350nm(约到约)之间的深度D处形成经植入分区152。
经植入分区152包含包括经植入离子物质的微泡或微腔层，且在半导电材料142内提供弱化结构。然后可在高于实现植入的温度的温度下对半导电材料142进行热处理以实现晶片中的结晶重排及微泡或微腔的合并。任选地，可通过将半导电材料142的非晶硅材料128的主表面暴露于包含惰性气体(例如，氩气、氧气或氮气)的反应性离子蚀刻(RIE)等离子来形成等离子活化材料，或通过将所述表面暴露于稀释的氢氧化铵或氟化氢溶液来形成附着表面(未展示)。在非晶硅材料128上形成附着表面可由于离子物质(例如，氢)的移动性增加而使与上覆于处置处置晶片144上的电绝缘材料130的后续接合动作的动力增加。
如图6中所展示，工件146可叠加于上覆于处置晶片144上的电绝缘材料130上，以使得电绝缘材料130与工件146的非晶硅材料128接触。工件146的非晶硅材料128可接合到电绝缘材料130。借助非限定性实例，非晶硅材料128与电绝缘材料130也可在环境温度(从约20℃到约25℃)下在无加热的情况下接合。还可对工件146及处置晶片144中的至少一者施加压力以将非晶硅材料128接合到电绝缘材料130。作为另一非限定性实例，可通过将半导体结构140加热到小于约600℃(例如从约300℃到约400℃)的温度而将非晶硅材料128接合到绝缘体材料104。如果电绝缘材料130由二氧化硅形成，那么可在非晶硅材料128与绝缘体材料130之间形成氧化硅接合。由于背栅极电极124可由金属或其它热敏材料形成，因此半导体结构140暴露于的温度可小于背栅极接触件124的熔点。
为形成图4中所展示的半导体结构140，可沿着图6中所展示的经植入分区从半导电材料142移除转移区150。可借助此项技术中已知的技术来移除转移区150，例如通过对经植入分区152施加剪切力或通过在经植入分区152处施加热或喷气流。经植入分区152中的原子物质在工件146的半导电材料142中产生易于裂开的弱化区。
背栅极电介质126、背栅极接触件124及非晶硅材料128及经植入分区152下面的半导电材料142的一部分可保持接合到电绝缘材料130以形成图4中所展示的半导体结构140。在半导电材料142分离之后，其暴露表面154可不期望地为粗糙的。为纠正此缺陷，可根据此项技术中已知的技术将半导电材料142的暴露表面154平滑化到所要程度以促进如所描述的进一步处理(举例来说，研磨、湿式蚀刻及CMP中的一者或一者以上)。
图7展示在掩模材料156已沉积于半导电材料142上且经图案化以形成半导电材料142的表面154经由其暴露的孔隙之后的图4的半导体结构140。掩模材料156可包含(举例来说)光致抗蚀剂材料、氧化物材料、透明碳或非晶碳。形成且图案化掩模材料156的方法在此项技术中已知，且因此本文未详细描述所述方法。为简化起见，已从剩余图中省略了下伏于电绝缘材料130下的处置晶片144。
如图8A中所展示，可移除经由掩模材料156中的孔隙而暴露的半导电材料142的部分以在半导电材料142的剩余部分之间形成沟槽158。然后可移除掩模材料156的剩余部分。借助非限定性实例，沟槽158可经形成以在第二方向Y上穿过半导电材料142延伸。反应性离子蚀刻(RIE)工艺相对于掩模材料156及背栅极电介质126选择性地移除半导电材料142。在一些实施例中，如图8B中所展示，在移除半导电材料142的部分之后，可经由相同的掩模材料156原位移除背栅极电介质126、背栅极电极124及非晶硅材料128中的每一者的部分以形成相应或单个背栅极123，例如图2的浮动主体单元结构101中所展示的背栅极。图2展示可使用(举例来说)各向异性反应性离子(即，等离子)蚀刻工艺来移除背栅极电介质126、背栅极电极124及非晶硅材料128的连续124、126、128部分以暴露下伏的电绝缘材料130。举例来说，如果背栅极电介质126由二氧化硅形成，那么可执行使用基于三氟化氮(NF3)的气体、基于氯(Cl)的气体或基于溴(Br)的气体的反应性离子蚀刻(RIE)工艺以相对于掩模材料156从二氧化硅选择性地移除背栅极123。如果背栅极电极124为氮化钛，那么使用四氟化碳(CF4)气体、含溴气体与含氟气体的混合物或含氟气体与含氯气体的混合物的各向异性蚀刻工艺相对于掩模材料156移除氮化钛。如果非晶硅材料128为非晶多晶硅，那么可使用使用含氟气体与含溴气体的混合物的各向异性蚀刻工艺来相对于掩模材料156移除非晶硅材料。在其它实施例中，可借助此项技术中已知的技术使用常规间距加倍工艺来形成沟槽158。
图9展示在于沟槽158中沉积填充材料160之后的半导体结构140。尽管图9展示沟槽158穿过背栅极电介质126、背栅极接触件124及非晶硅材料128而延伸，但将填充的沟道128可如图8A中所展示。借助非限定性实例，填充材料160可包含例如氧化物材料或氮化物材料等电介质材料，且可使用化学气相沉积工艺或旋涂电介质工艺来沉积。
图10到13是在牺牲掩模材料162已沉积于其上方且多个开口164已形成之后沿着剖面线9-9截取的图9中所展示的半导体结构140的横截面图。可在半导电材料142上方形成牺牲掩模材料162且可通过移除牺牲掩模材料162及半导电材料142的部分来形成填充材料(未展示)及多个开口164。多个开口164中的每一者可经形成以在第二方向Y上延伸。作为一非限定性实例，牺牲掩模材料162可使用CVD工艺由非晶硅材料或电介质材料形成。借助非限定性实例，可通过在牺牲掩模材料162上方提供光致抗蚀剂材料(未展示)且移除上覆于牺牲掩模材料162及半导电材料142的将移除的区上的光致抗蚀剂材料的部分来形成开口164。然后可使用各向异性蚀刻工艺(例如，干式反应性离子或等离子蚀刻工艺)来蚀刻经由所述光致抗蚀剂材料而暴露的牺牲掩模材料162及半导电材料142的区以形成暴露牺牲掩模材料162的区的开口164。举例来说，如果牺牲掩模材料162及半导电材料142由多晶硅形成，那么可执行使用基于氟(Fl)的气体的反应性离子蚀刻工艺来选择性地移除非晶硅材料，从而在半导电材料142的部分之间形成开口164。作为一非限定性实例，开口164可经形成以具有0.5F的尺寸D1且半导电材料142的剩余部分可具有1.5F的尺寸D2。另外，如图1中所展示，在移除半导电材料142之后可通过移除背栅极电介质126、背栅极电极124及非晶硅材料128中的每一者的一部分来形成背栅极123，以使得开口164延伸穿过这些材料中的每一者从而保持背栅极123完好无损。在形成开口164之后，可使用常规灰化工艺来移除剩余的光致抗蚀剂材料。还可借助此项技术中已知的技术使用常规间距加倍工艺来形成开口164。
如图11中所展示，可在开口164中沉积例如氧化物材料或氮化物材料的另一填充材料166。借助非限定性实例，可使用CVD工艺、PECVD工艺或旋涂电介质工艺来沉积填充材料166。因此，半导电材料142与周围环境完全物理隔离。
如图12中所展示，可移除牺牲材料162及半导电材料142中的每一者的一部分以在半导电材料142中形成空隙110。如果半导电材料142由结晶硅材料形成，那么可将包含六氟化硫(SF6)气体、氧气体与氦(He)气体的混合物或六氟化硫气体与三氟甲烷(CHF3)气体的混合物的等离子引入到半导体结构140以形成空隙110。图11描绘空隙110具有u形轮廓；然而也可形成具有各种其它轮廓的空隙，如所属领域的技术人员将认识到。
图13展示在已在空隙110中的每一者中形成了掩埋式栅极电极132之后的半导体结构140。作为一非限定性实例，可使用CMP工艺来移除填充材料166及牺牲材料162的部分，以使得半导体结构140的上部表面168大致平坦。掩埋式栅极电极132可由导电材料(例如，钨、氮化钛或氮化钽)形成，且可使用常规CVD工艺、PVD工艺或ALD工艺来沉积。借助非限定性实例，可在半导体结构140上方形成所述导电材料且在使用常规CMP工艺、RIE工艺或湿式蚀刻工艺沉积之后将其移除以形成掩埋式栅极电极132。可在形成掩埋式栅极电极132之前在暴露于空隙110的每一者中的半导电材料142的侧壁上方沉积掩埋式栅极电介质134。
图14展示在空隙110中形成掩埋式栅极电极132且在其上方形成另一填充材料163之后的半导体结构140。如图14中所展示，可在一定体积的半导电材料102的柱108的暴露区中形成源极区112及漏极区114。源极区112及漏极区114可包含掺杂有n型掺杂剂(例如含磷或含砷)的硅材料(即，n型硅材料)。可使用常规方法来掺杂半导电材料142的暴露部分，例如离子植入工艺或等离子离子工艺或高温扩散工艺。源极区112及漏极区114可通过半导电材料142而与背栅极电极124间隔开。作为另一实例，可在半导体结构140的表面上方沉积n型材料(未展示)的薄膜且可执行热退火，期间n型掺杂剂迁移到半导电材料142中以形成用于源极区112及漏极区114的n型硅。可任选地在形成掩埋式栅极电极132之前形成源极区112及漏极区114。
重新参照图1到3，在形成源极区112及漏极区114之后，可在对准成行中的每一者的源极区112上方形成共用源极线116且可在对准成列中的每一者的漏极区114上方形成位线118。在一些实施例中，可通过在半导体结构100、101或103上方沉积导电反应性材料且图案化所述导电材料以形成大致笔直且大致平行的导电线来形成共用源极线116及位线118。举例来说，共用源极线116可形成于方向X上，共用源极线116中的每一者安置于掩埋式栅极电极132中的一者上方且与其大致平行。位线118可经形成以在方向Y上延伸。任选地，可在漏极区114及源极区112中的至少一者上形成接触插塞119以在形成相关联的共用源极线116或位线118之前抬高所述触点。举例来说，可通过沉积且图案化经掺杂的非晶硅材料来形成接触插塞119。任选地，可用金属材料(例如氮化钛/钨)来替代接触插塞119，或可在形成导电线期间用导电反应性材料填充接触插塞。
图15是图解说明包含多个浮动主体单元104的浮动主体单元结构200的另一实施例的透视图，将详细描述形成此些浮动主体单元的细节。出于图解说明浮动主体单元104的目的，已移除了栅极170的一部分，如虚线所展示。在一些实施例中，可使用浮动主体单元结构200来形成垂直多栅极浮动主体单元装置。浮动主体单元结构200中的每一浮动主体单元104可包含由一定体积的半导电材料形成的浮动主体单元104，所述体积的半导电材料包含在由空隙110(例如u形沟槽)分离的柱108之间延伸的沟道区106，如关于图1到3所描述。源极区112及漏极区114可形成于柱108的上部区中且可分别电耦合到存取线(例如共用源极线116)及数据/读出线(例如位线118)。借助非限定性实例，共用源极线116及位线118可分别直接形成于源极区112及漏极区114上，如图18中所展示。另外，接触插塞119可安置于源极区112与相关联的共用源极线116之间以抬高所述触点或安置于漏极区114与相关联的位线118之间。
可如关于图1到3所描述来布置浮动主体单元104，其中浮动主体单元104对准成第一方向X上的多个行及大致垂直于所述第一方向X的第二方向Y上的多个列。图4展示作为局域背栅极的背栅极123，其安置于浮动主体单元104的行下方且在平行于浮动主体单元104的方向上延伸。展示背栅极123的侧壁与浮动主体单元104的侧壁连续且对准。在其它实施例中，可如关于图2及3所描述而配置背栅极123。
至少一个导电元件170可安置于浮动主体单元104中的每一者的相对垂直表面(即，侧壁)上。为便于描述，下文中将导电元件170称作栅极170。另一电介质材料172可安置于栅极170与浮动主体单元104的侧壁之间。为便于描述，在下文中将电介质材料172称作栅极电介质172。浮动主体单元结构200的浮动主体单元104中的每一者可电耦合到安置于浮动主体单元104的两个侧壁上的背栅极123及栅极170，以使得浮动主体单元104包含三个栅极，或可电耦合到安置于浮动主体单元104的单个侧壁上的背栅极123及栅极170以使得浮动主体单元104包含两个栅极。从栅极170放射的电磁场可穿过相关联的浮动主体104建立沟道，其使电流能够从源极区112流动到漏极区114。
图16到20图解说明形成图15中所展示的浮动主体单元结构200的方法的实施例。参照图16，可使用例如关于图4到12所描述的方法等方法来形成包含浮动主体单元104阵列的半导体结构240，每一浮动主体单元104包含安置于背栅极123上的一定体积的半导电材料102。背栅极123可包含背栅极电介质126、背栅极电极124及非晶硅材料128且可安置于上覆于晶片(未展示)上的电绝缘材料130上。如前文所描述，可在所述晶片中或所述晶片上形成例如互补金属氧化物半导体结构(CMOS)装置等其它逻辑元件(未展示)。虽然图解说明沟槽158终止于电绝缘材料130内，但沟槽158可任选地经形成以终止于背栅极电介质126(例如关于图8A所描述的背栅极电介质)上。
图17A1到17B2是沿着剖面线16-16截取的图16中所展示的半导体结构140的横截面图。在形成沟槽158之后，可在浮动主体单元104的侧壁上形成栅极170，如关于图17A1到17B2所描述。如图17A1中所展示，可在半导体结构240上方形成栅极电介质材料172及导电材料174。借助非限定性实例，栅极电介质材料172可为使用(举例来说)化学气相沉积工艺或热氧化工艺而形成的氧化物材料、氮化物材料或高k电介质材料。举例来说，如果栅极电介质材料172为二氧化硅，那么可在从约900℃到约1175℃的温度下将半导体结构240暴露于氧气体以在浮动主体单元104的侧壁上形成二氧化硅。然后可在栅极电介质材料172上方形成导电材料174。作为一非限定性实例，导电材料174可由氮化钛、氮化钽或钨形成且可使用化学气相沉积工艺来沉积。参照图17A2，可执行各向异性干式蚀刻工艺或湿式蚀刻工艺来移除导电材料174及栅极电介质材料172的部分以形成栅极170。
在其它实施例中，可在关于图17B1及17B2所展示的浮动主体单元104的侧壁上形成栅极170。参照图17B1，在半导电材料142上方形成栅极电介质材料172之后，可用导电材料174填充半导电材料142的区之间的沟槽158的剩余部分，且导电材料174可重新凹回到所要厚度。借助非限定性实例，导电材料174可由氮化钛、氮化钽或钨形成且可使用化学气相沉积工艺来沉积。可使用常规间隔件蚀刻工艺在导电材料174上方的栅极电介质材料172的侧壁上形成包含电介质材料的间隔件176。参照图17B2，可执行各向异性蚀刻工艺来移除导电材料174的一部分以形成栅极170。在形成栅极170之后，可使用(举例来说)常规选择性蚀刻工艺来移除间隔件176。
图18A及18B是图17A2及17B2中所展示的半导体结构240的俯视图，其图解说明栅极170的配置。栅极170可经形成以将多个浮动主体单元104彼此电连接。作为一非限定性实例，栅极170可在方向Y上沿着浮动主体单元104的列延伸。如图18A中所展示，栅极170中的每一者可大致包围所述列中的单个列中的多个浮动主体单元104，浮动主体单元104中的每一者的垂直表面(即，侧壁)由栅极170接触。参照图18B，展示另一实施例，其中栅极170配置成在方向X上沿着行中的至少一者延伸且终止于其一端处或附近的梳状结构，栅极170中的每一者安置于所述行中的浮动主体单元104的相对侧壁上。接触件178可在(举例来说)其端子部分处电耦合到栅极170中的每一者，以使得栅极170独立地连接。因此，如图18A及18B中所展示，栅极170可经配置以形成单栅极、双栅极及三栅极浮动主体单元104。
如图19中所展示，在形成栅极170之后，可通过将半导体结构240暴露于n型掺杂剂或p型掺杂剂而在浮动主体单元104的柱108的上部部分中形成源极区112及漏极区114，如关于图14所描述。然后可在浮动主体单元104的源极区112上方形成共用源极线116且可在浮动主体单元104的漏极区114上方形成位线118以形成图18中所展示的半导体结构240。可通过沉积导电材料并图案化所述导电材料来形成共用源极线116及位线118以形成在第一方向X上延伸的大致垂直于栅极170的导电线。由于共用源极线116与位线118彼此平行，因此可使用常规镶嵌工艺来形成共用源极线116及位线118。举例来说，可在半导体结构240上方沉积牺牲电介质材料(未展示)且可使用常规光刻工艺在将形成共用源极线116及位线118的位置中于其中形成孔隙图案。可在半导体结构240上方沉积导电材料以填充所述孔隙且可使用化学机械抛光工艺来移除上覆于所述电介质材料上的所述导电材料的一部分以形成共用源极线116及位线118。可任选地在形成相关联的共用源极线116或位线118之前在源极区112及漏极区114中的至少一者上形成经掺杂材料(未展示)。
图20到22是电路图，其中的每一者图解说明包含多个浮动主体单元(例如关于图1到3及15所描述的浮动主体单元)的浮动主体单元结构。如图20中所展示，浮动主体单元结构300可包含多个浮动主体单元104，其中的每一者电耦合到栅极132、位线118及全域背栅极123，例如图2中所展示的背栅极123。全域背栅极123及栅极132可各自以可操作方式耦合到偏置电压，从而使得能够同时偏置与全域背栅极123相关联的浮动主体单元104。
图21图解说明包含多个浮动主体单元104的浮动主体单元结构400，所述多个浮动主体单元中的每一者电耦合到栅极132、位线118及局域背栅极123。局域背栅极123可具有梳状配置(例如图18B中所展示的配置)以给局域背栅极123中的每一者提供两个不同地址。
图22图解说明包含多个浮动主体单元104的浮动主体单元结构500，所述多个浮动主体单元中的每一者电耦合到栅极132、位线118及局域背栅极123(例如图2及15中所展示的背栅极123)。局域背栅极123中的每一者可以可操作方式耦合到可用以个别偏置背栅极123中的每一者的偏置电压。
应注意，在各个制作阶段期间，图1到3中所分别展示的浮动主体单元结构101、102及103可与具有类似结构的其它半导体结构或与例如CMOS装置等存储器元件或装置集成或垂直地堆叠。举例来说，可在浮动主体单元结构101、102或103中的一者的上方或下面形成所述CMOS装置以形成提供大致减小的裸片大小的多层级半导体结构。可使用(举例来说)所谓的层转移技术的修改形式将浮动主体单元结构101、102及103堆叠于另一浮动主体单元结构上方，如关于图4到6所描述。
图23图解说明根据本文所描述的一个或一个以上实施例所实施的电子系统2300的简化框图。电子系统2300包含至少一个输入装置2302、至少一个输出装置2304、存储器存取装置(例如一个或一个以上处理器2306，例如系统单芯片(SOC)、中央处理单元(CPU)、处理器及类似物)及一个或一个以上存储器装置2308。存储器装置2308包含本文所描述的装置或方法的至少一个实施例。电子系统2300可为若干种计算、处理及消费产品的部分。作为非限定性实例，这些产品中的一些可包含个人计算机、手持式装置、相机、电话、无线装置、显示器、芯片组、机顶盒、游戏机及车辆。
总结
在一些实施例中，本发明包含浮动主体单元结构、包含此些结构的装置及用于形成此些结构的方法。浮动主体单元结构可包含背栅极、至少一个浮动主体及与所述至少一个浮动主体相关联的另一栅极。所述至少一个浮动主体可包含半导电材料且可从所述背栅极延伸到源极区及漏极区。所述源极区及所述漏极区可通过所述至少一个浮动主体而与所述背栅极间隔开。所述至少一个浮动主体可包含所述半导电材料中的空隙，所述源极区及所述漏极区中的每一者与所述背栅极相对地安置。另一栅极可安置于所述至少一个浮动主体中的空隙内以形成双栅极浮动主体单元结构或可安置于所述至少一个浮动主体的至少一个表面上以形成三栅极浮动主体单元结构。栅极电介质可安置于所述背栅极与所述至少一个浮动主体之间且非晶硅材料下伏于所述背栅极下且安置于晶片上方。所述背栅极可为包括与所述至少一个浮动主体的侧壁连续且对准的侧壁的局域背栅极或其中多个浮动主体单元安置成阵列的全域背栅极。所述浮动主体单元结构可进一步包含电耦合到所述背栅极且以可操作方式耦合到偏置电压以用于独立地偏置所述背栅极的位线。所述浮动主体单元结构可进一步包含将所述至少一个浮动主体单元的源极区电耦合到至少另一浮动主体的源极区的共用源极线及将所述至少一个浮动主体单元的漏极区电耦合到所述至少另一浮动主体的漏极区的位线。
在额外实施例中，本发明包含一种浮动主体单元装置，其包含：多个浮动主体，每一浮动主体包括半导电材料且从背栅极延伸到源极区及漏极区；以及另一栅极，其与所述多个浮动主体相关联且以可操作方式耦合到电压源；以及电耦合所述多个浮动主体的所述源极区的共用源极线及电耦合所述多个浮动主体的所述漏极区的位线。所述装置可集成于与其集成的动态随机存取存储器、零电容器随机存取存储器、中央处理单元、系统单芯片及嵌入式动态随机存取存储器中的至少一者中。所述多个浮动主体可在第一方向上对准以形成多个行且在大致垂直于所述第一方向的第二方向上对准以形成多个列。
在又另外实施例中，浮动主体单元装置包含：多个浮动主体，其在第一方向上对准以形成多个行且在大致垂直于所述第一方向的第二方向上对准以形成多个列；至少一个背栅极，其与所述多个所述浮动主体相关联；以及至少另一栅极，其与所述多个浮动主体相关联且以可操作方式耦合到电压源。所述多个浮动主体中的所述浮动主体中的每一者可包含一定体积的半导电材料，所述体积的半导电材料具有从其基底部分延伸且由u形沟槽分离的柱，所述柱中的每一者的上部部分包括经掺杂区。所述至少一个背栅极可包含安置于电绝缘材料上的非晶硅材料上方的导电材料。所述至少另一栅极可包含安置于所述多个浮动主体中的每一者上的导电材料，所述导电材料(举例来说)可在所述第一方向上延伸从而电耦合所述多个行中的至少一者中的多个浮动主体。所述至少另一栅极可包含安置于所述u形沟槽内且(举例来说)可在第二方向上延伸从而电耦合所述多个列中的至少一者中的多个浮动主体的导电材料。所述至少一个背栅极可经配置以独立于另一栅极而被偏置。所述浮动主体单元结构可安置于存储器装置(例如CMOS装置)上方并与其集成，或可垂直堆叠成若干个层级以增加密度。
在又另外实施例中，本发明包含形成浮动主体单元装置的方法，其包含：形成包括上覆于晶片上的半导电材料、电介质材料、栅极材料及非晶硅材料的基底；移除所述半导电材料的一部分以形成从所述基底的表面突出的多个浮动主体；移除所述半导电材料的另一部分以在所述多个浮动主体中的每一者中形成空隙；将所述多个浮动主体暴露于至少一种掺杂剂以在所述多个浮动主体中的每一者的上部区中形成源极区及漏极区；以及形成与所述多个浮动主体中的至少一者相关联的栅极。可通过以下操作来形成所述基底：形成包括上覆于结晶硅晶片上的电介质材料、栅极材料及非晶硅材料的施主晶片；将离子植入到所述结晶硅晶片中预定深度；将所述施主晶片的所述非晶硅材料附着到上覆于处置晶片上的电绝缘材料；以及分离所述施主晶片的一部分以留下所述结晶硅晶片的一部分，以使得所述电介质材料、所述栅极材料及所述非晶硅材料上覆于所述处置晶片的电绝缘材料的表面上。
在又另外实施例中，本发明包含一种系统，所述系统包含至少一个存储器装置及以可操作方式耦合到所述至少一个存储器装置的至少一个浮动主体单元装置。所述至少一个浮动主体单元装置可包含：浮动主体阵列，所述浮动主体中的每一者包含具有从其基底部分延伸且由u形沟槽分离的柱的一定体积的半导电材料，所述柱中的每一者的上部部分包括经掺杂区；与所述浮动主体阵列相关联的至少一个背栅极；以及与所述多个浮动主体相关联且以可操作方式耦合到电压源的至少另一栅极。所述系统可包含中央处理单元及系统单芯片中的至少一者。所述至少一个存储器装置可包含动态随机存取存储器、零电容器随机存取存储器及嵌入式动态随机存取存储器中的至少一者。所述至少一个存储器装置与所述至少一个浮动主体单元装置可在所述系统内彼此叠加。
尽管易于对本发明做出各种修改及替代形式，但已在图式中以实例方式展示了具体实施例且在本文中对所述具体实施例进行了详细描述。然而，本发明并不打算限定于所揭示的特定形式。而是，本发明将涵盖属于以上所附权利要求书及其法定等效物所界定的本发明的范围内的所有修改形式、等效形式及替代形式。

Claims (16)

1.一种浮动主体单元结构，其包含：
背栅极，所述背栅极包括局域背栅极；
至少一个浮动主体，其包括半导电材料且从所述背栅极延伸到源极区及漏极区，所述背栅极位于所述至少一个浮动主体的下方，所述局域背栅极包括与所述至少一个浮动主体的侧壁连续且对准的侧壁；以及
另一栅极，其与所述至少一个浮动主体相关联。
2.一种浮动主体单元结构，其包括：
背栅极；
至少一个浮动主体，其包括半导电材料且从所述背栅极延伸到源极区及漏极区；
另一栅极，其与所述至少一个浮动主体相关联，所述背栅极位于所述至少一个浮动主体的下方，以及
以可操作方式耦合到偏置电压以独立地偏置所述背栅极的位线。
3.一种浮动主体单元装置，其包括：
背栅极；
多个浮动主体，每一浮动主体包括半导电材料且从所述背栅极延伸到源极区及漏极区，所述背栅极位于至少一个浮动主体的下方；
另一栅极，其与所述多个浮动主体相关联且以可操作方式耦合到电压源；以及
电耦合所述多个浮动主体的所述源极区的共用源极线及电耦合所述多个浮动主体的所述漏极区的位线，
其进一步包括与其集成的动态随机存取存储器、零电容器随机存取存储器及嵌入式动态随机存取存储器中的至少一者。
4.一种浮动主体单元装置，其包括：
背栅极；
多个浮动主体，每一浮动主体包括半导电材料且从所述背栅极延伸到源极区及漏极区，所述背栅极位于至少一个浮动主体的下方；
另一栅极，其与所述多个浮动主体相关联且以可操作方式耦合到电压源；以及
电耦合所述多个浮动主体的所述源极区的共用源极线及电耦合所述多个浮动主体的所述漏极区的位线，
其中所述多个浮动主体在第一方向上对准以形成多个行且在垂直于所述第一方向的第二方向上对准以形成多个列。
5.一种浮动主体单元装置，其包括：
多个浮动主体，其在第一方向上对准以形成多个行且在垂直于所述第一方向的第二方向上对准以形成多个列，每一浮动主体包括：
半导电材料，其具有从背栅极延伸且由u形沟槽分离的柱，所述柱中的每一者的上部部分包括经掺杂区；
至少一个背栅极，其与所述多个浮动主体相关联，并位于所述多个浮动主体的下方；以及
至少另一栅极，其与所述多个浮动主体相关联且以可操作方式耦合到电压源。
6.一种浮动主体单元装置，其包括：
多个浮动主体在第一方向上对准以形成多个行且在垂直于所述第一方向的第二方向上对准以形成多个列，每个浮动主体包括：
半导电材料，其具有从其基底部分延伸且由u形沟槽分离的柱，所述柱中的每一者的上部部分包括经掺杂区；
至少一个背栅极，其与所述多个浮动主体相关联，以及所述至少一个背栅极包括安置于电绝缘材料上的非晶硅材料上方并与所述非晶硅材料接触的导电材料；
至少另一栅极，其与所述多个浮动主体相关联且以可操作方式耦合到电压源。
7.一种形成浮动主体单元装置的方法，其包括：
形成包括上覆于晶片上的半导电材料、电介质材料、栅极材料及非晶硅材料的基底；
移除所述半导电材料的一部分以形成从所述基底的表面突出的多个浮动主体；
移除所述半导电材料的另一部分以在所述多个浮动主体中的每一者中形成空隙；
将所述多个浮动主体暴露于至少一种掺杂剂以在所述多个浮动主体中的每一者的上部区中形成源极区及漏极区；以及
形成与所述多个浮动主体中的至少一者相关联的栅极。
8.根据权利要求7所述的方法，其中形成包括上覆于衬底上的半导电材料、电介质材料、栅极材料及非晶硅材料的基底包括：
形成包括上覆于结晶硅晶片上的电介质材料、栅极材料及非晶硅材料的施主晶片；
将离子植入到所述结晶硅晶片中预定深度处；
将所述施主晶片的所述非晶硅材料附着到上覆于处置晶片上的电绝缘材料；以及
分离所述施主晶片的一部分以留下所述结晶硅晶片的一部分，所述电介质材料、所述栅极材料及所述非晶硅材料上覆于所述处置晶片的所述电绝缘材料的表面上。
9.根据权利要求7所述的方法，其中移除所述半导电材料的一部分以形成从所述基底的表面突出的所述多个浮动主体进一步包括：移除所述电介质材料、所述栅极材料及所述非晶硅材料的一部分以形成所述多个浮动主体，每一浮动主体安置于上覆于所述晶片上的电绝缘材料上。
10.根据权利要求7所述的方法，其中形成与所述多个浮动主体中的至少一者相关联的栅极包括：在所述多个浮动主体中的每一者的所述空隙内沉积导电材料。
11.根据权利要求7所述的方法，其中形成与所述多个浮动主体中的至少一者相关联的栅极包括：在所述多个浮动主体中的每一者的至少一个表面上形成导电结构。
12.一种存储器装置及浮动主体单元系统，其包括至少一个存储器装置以及至少一个浮动主体单元装置，所述至少一个浮动主体单元装置以可操作方式耦合到所述至少一个存储器装置，其中，所述至少一个浮动主体单元装置包括：
浮动主体阵列，所述阵列的每一浮动主体包括半导电材料，所述半导电材料具有从背栅极延伸且由u形沟槽分离的柱，所述柱中的每一者的上部部分包括经掺杂区；
至少一个背栅极，其与所述浮动主体阵列相关联，并位于所述浮动主体阵列的下方；以及
至少另一栅极，其与所述浮动主体阵列相关联且以可操作方式耦合到电压源。
13.一种存储器装置及浮动主体单元系统，其包括至少一个存储器装置以及至少一个浮动主体单元装置，所述至少一个浮动主体单元装置以可操作方式耦合到所述至少一个存储器装置，其中，所述至少一个浮动主体单元装置包括：
浮动主体阵列，所述阵列的每一浮动主体包括半导电材料，所述半导电材料具有从其基底部分延伸且由u形沟槽分离的柱，所述柱中的每一者的上部部分包括经掺杂区；
至少一个背栅极，其与所述浮动主体阵列相关联，并位于所述浮动主体阵列的下方；
至少另一栅极，其与所述浮动主体阵列相关联且以可操作方式耦合到电压源；以及
其中所述系统包括中央处理单元及系统单芯片中的至少一者。
14.一种存储器装置及浮动主体单元系统，其包括至少一个存储器装置以及至少一个浮动主体单元装置，所述至少一个浮动主体单元装置以可操作方式耦合到所述至少一个存储器装置，其中，所述至少一个浮动主体单元装置包括：
浮动主体阵列，所述阵列的每一浮动主体包括半导电材料，所述半导电材料具有从其基底部分延伸且由u形沟槽分离的柱，所述柱中的每一者的上部部分包括经掺杂区；
至少一个背栅极，其与所述浮动主体阵列相关联，并位于所述浮动主体阵列的下方；
至少另一栅极，其与所述浮动主体阵列相关联且以可操作方式耦合到电压源；以及
其中所述至少一个存储器装置包括动态随机存取存储器、零电容器随机存取存储器及嵌入式动态随机存取存储器中的至少一者。
15.一种存储器装置及浮动主体单元系统，其包括至少一个存储器装置以及至少一个浮动主体单元装置，所述至少一个浮动主体单元装置以可操作方式耦合到所述至少一个存储器装置，其中，所述至少一个浮动主体单元装置包括：
浮动主体阵列，所述阵列的每一浮动主体包括半导电材料，所述半导电材料具有从其基底部分延伸且由u形沟槽分离的柱，所述柱中的每一者的上部部分包括经掺杂区；
至少一个背栅极，其与所述浮动主体阵列相关联，并位于所述浮动主体阵列的下方；
至少另一栅极，其与所述浮动主体阵列相关联且以可操作方式耦合到电压源；以及
其中所述至少一个存储器装置与所述至少一个浮动主体单元装置彼此叠加。
16.一种存储器装置及浮动主体单元系统，其包括至少一个存储器装置以及至少一个浮动主体单元装置，所述至少一个浮动主体单元装置以可操作方式耦合到所述至少一个存储器装置，其中，所述至少一个浮动主体单元装置包括：
浮动主体阵列，所述阵列的每一浮动主体包括半导电材料，所述半导电材料具有从其基底部分延伸且由u形沟槽分离的柱，所述柱中的每一者的上部部分包括经掺杂区；
至少一个背栅极，其与所述浮动主体阵列相关联，并位于所述浮动主体阵列的下方；
至少另一栅极，其与所述浮动主体阵列相关联且以可操作方式耦合到电压源；以及
其中所述浮动主体阵列包含在第一方向上对准且在垂直于所述第一方向的第二方向上对准的多个浮动主体。
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