CN101621036A - 具有非晶硅mas存储单元结构的半导体器件及其制造方法 - Google Patents
具有非晶硅mas存储单元结构的半导体器件及其制造方法 Download PDFInfo
- Publication number
- CN101621036A CN101621036A CN200810040287A CN200810040287A CN101621036A CN 101621036 A CN101621036 A CN 101621036A CN 200810040287 A CN200810040287 A CN 200810040287A CN 200810040287 A CN200810040287 A CN 200810040287A CN 101621036 A CN101621036 A CN 101621036A
- Authority
- CN
- China
- Prior art keywords
- layer
- type
- dielectric
- dielectric layer
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021417 amorphous silicon Inorganic materials 0.000 title claims abstract description 196
- 238000000034 method Methods 0.000 title claims abstract description 88
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 11
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 53
- 230000004888 barrier function Effects 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 48
- 239000002184 metal Substances 0.000 claims description 48
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 38
- 238000009792 diffusion process Methods 0.000 claims description 22
- 239000000377 silicon dioxide Substances 0.000 claims description 19
- 235000012239 silicon dioxide Nutrition 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 229910008484 TiSi Inorganic materials 0.000 claims description 5
- 230000008569 process Effects 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 239000010936 titanium Substances 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 2
- 150000004767 nitrides Chemical class 0.000 claims 2
- 241001191009 Gymnomyza Species 0.000 claims 1
- HLXGRHNZZSMNRX-UHFFFAOYSA-M sodium;3-(n-ethyl-3,5-dimethylanilino)-2-hydroxypropane-1-sulfonate Chemical compound [Na+].[O-]S(=O)(=O)CC(O)CN(CC)C1=CC(C)=CC(C)=C1 HLXGRHNZZSMNRX-UHFFFAOYSA-M 0.000 claims 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 210
- 238000003860 storage Methods 0.000 description 15
- 230000008859 change Effects 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000008901 benefit Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004070 electrodeposition Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000012797 qualification Methods 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- -1 titanium nitrides Chemical class 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8616—Charge trapping diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
Abstract
提供一种具有非晶硅(a－Si)金属－氧化铝－半导体(MAS)存储单元结构的半导体器件。所述器件包括衬底、覆盖衬底的介电层、和嵌入所述介电层的一个或多个源极或漏极区，所述介电层具有n－型a－Si和所述介电层的共面的表面。另外，该器件包括p－i－n a－Si二极管结。所述器件还包括在所述a－Si p－i－n二极管结上的氧化铝电荷捕获层、和覆盖所述氧化铝层的金属控制栅极。本发明提供用于制造该a－Si MAS存储单元结构的方法，并且该方法可以重复以三维地集成所述结构。
Description
背景技术
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供具有存储器单元的半导体器件和制造该器件的方法。仅仅作为举例，本发明已经应用于三维的(3D)非晶硅(a-Si)金属-氧化铝-半导体(MAS)存储单元结构和用于制造所述存储单元结构和3D集成的方法。但是应认识到本发明具有更宽广的应用范围。例如，本发明可以应用于各种器件，如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件等。
集成电路或″IC″已经从在硅单片上制造的少量互连器件发展到几百万个器件。目前的IC提供远远超过原来设想的性能和复杂性。为了实现在复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)方面的改进，最小器件特征的尺寸(亦称器件几何尺寸)已经随每代IC变得越来越小。现在制造的半导体器件具有宽度小于1/4微米的特征。
增加电路密度不仅提高IC的复杂性和性能，而且为消费者提供更低成本的部件。IC制造厂可花费数亿甚至数十亿美元。每个制造厂具有一定的晶片生产能力，而每个晶片在其上具有一定数目的IC。因此，通过使IC的单个器件越小，在每个晶片上可以制造的器件就越多，从而增加制造厂的产量。使器件更小非常具有挑战性，这是因为IC制造中使用的每项工艺都具有限制。亦即，给定工艺通常仅能处理小至一定的特征尺寸，然后需要改变工艺或器件布图。
在过去，减小储存器件已经为挑战性任务。举例来说，对于非易失性存储器件，由于不能在减小存储器单元尺寸的同时不降低每单位面积的存储量，因而阻碍了高密度存储器的发展。过去，已经开发了各种的常规方法用于具有减小尺寸的存储单元结构。不幸地，这些常规方法往往存在不足。
因此，需要用于能三维集成的存储单元结构的改进的器件设计和技术。
发明内容
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供具有存储器单元的半导体器件和制造该器件的方法。仅仅作为举例，本发明已经应用于三维(3D)非晶硅(a-Si)金属-氧化铝-半导体(MAS)存储单元结构和用于制造所述存储单元结构和3D集成的方法。但是应认识到本发明具有更宽广的应用范围。例如，本发明可以应用于各种器件，如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件等。
在一个具体的实施方案中，本发明提供一种具有a-Si MAS存储单元结构的器件。该器件包括衬底、在衬底上的介电层和嵌入该介电层的一个或多个源极或漏极区。所述一个或多个源极或漏极区的每一个包括n-型a-Si层、扩散势垒层和导电层。具有与介电层共面的表面的所述n-型a-Si层位于所述扩散势垒层上。所述扩散势垒层覆盖所述导电层。另外，所述器件包括覆盖所述n-型a-Si层和介电层的共面表面的本征型(i-型)a-Si层。此外，所述器件包括覆盖i-型a-Si层的p-型a-Si层。所述器件还包括在所述p-型a-Si层上的氧化铝层和覆盖该氧化铝层的至少一个控制栅极。
在一个可供选择的具体实施方案中，本发明提供制造a-Si MAS存储单元结构的方法。该方法包括提供衬底、在衬底上形成第一介电层、并在所述第一介电层上形成一个或多个源极或漏极区。所述一个或多个源极或漏极区的每一个与第一表面相连并包括n-型a-Si层、势垒层和导电层。所述n-型a-Si层位于所述势垒层上。所述扩散势垒层覆盖所述导电层。另外，该方法包括在所述第一介电层上形成第二介电层。第二介电层与第二表面相连，所述第二表面与所述第一表面基本共面。所述方法还包括形成覆盖所述第一表面和第二表面的i-型a-Si层，和形成覆盖所述i-型a-Si层的p-型a-Si层。此外，所述方法包括在所述p-型a-Si层上形成氧化铝层。所述方法还包括形成覆盖所述氧化铝层的金属层，和通过图案化所述金属层形成至少一个控制栅极。
在又一个具体的实施方案中，覆盖i-型a-Si层的p-型a-Si能够在n-型a-Si表面形成p-i-n二极管结。该p-i-n二极管结可作为每个存储位的存取器件，改善了信噪比并降低了尺寸限制。在又一个具体的实施方案中，n-型a-Si源极区、p-型a-Si沟道层和随后的n-型a-Si漏极区的组合能够形成薄膜-晶体管(TFT)。该TFT可作为该存储器单元的可选择的存取器件。另外，所述单元结构设计的简单性提供三维集成的能力。例如，整个存储单元结构可以采用交叉点(cross-point)存储结构来实施，包括作为存储层的氧化铝层的各个存储单元结构可以夹在正交的字线和位线阵列之间。
通过本发明可以实现相对于常规方法的许多优点。根据某些实施方案，本发明结合了以下优点：用于电荷-捕获存储器存储设计的高-k氧化铝层的高可靠性和使用PIN二极管作为存取器件的小的几何单元尺寸。特别地，简单的层状结构为储存器件提供极好的放缩(scaling)性能。另外，本发明提供与常规CMOS工艺技术相容的易于使用的方法，其基本上不改变常规设备和工艺。在一些实施方式中，所述方法提供通过低温a-Si薄膜沉积形成PIN二极管结的方法，其满足3D存储单元结构的可堆叠性和热预算限制。基于所述实施方案，可以实现这些优点中的一个或多个。在本发明的整个说明书特别是下文中会更详细地说明这些及其它优点。
参考详细说明和之后的附图可以更完全地理解本发明的各种另外的目的、特征和优点。
附图说明
图1是根据本发明的一个实施方案的a-Si金属-氧化铝-半导体(a-SiMAS)存储器单元的简化侧视图；
图2是显示根据本发明的一个实施方案制造a-Si MAS存储单元结构的方法的简图。
图3A是显示根据本发明的一个实施方案，用于制造a-Si MAS存储单元结构的在衬底上形成介电层的方法的简图；
图3B是显示根据本发明的一个实施方案，用于制造a-Si MAS存储单元结构的形成导电层和随后的n-型a-Si层的方法的简图；
图3C是显示根据本发明的一个实施方案，用于制造a-Si MAS存储单元结构的形成源极/漏极区的方法的简图；
图3D是显示根据本发明的一个实施方案，用于制造a-Si MAS存储单元结构的形成围绕源极/漏极区的介电层的方法的简图；
图3E是显示根据本发明的一个实施方案，用于制造a-Si MAS存储单元结构的形成源极/漏极区和介电层的水平表面的方法的简图；
图3F是显示根据本发明的一个实施方案，用于制造a-Si MAS存储单元结构的形成p-i-n二极管结的方法的简图；
图3G是显示根据本发明的一个实施方案，用于制造a-Si MAS存储单元结构的形成氧化铝层的方法的简图；
图3H是显示根据本发明的一个实施方案，用于制造a-Si MAS存储单元结构的在氧化铝层上形成金属层的方法的简图。
图3I是显示根据本发明一个实施方案的具有a-Si MAS存储单元结构的器件的简图。
具体实施方式
本发明涉及集成电路以及制造半导体器件的方法。更具体地，本发明提供具有存储器单元的半导体器件和制造该器件的方法。仅仅作为举例，本发明已经应用于三维的(3D)非晶硅(a-Si)金属-氧化铝-半导体(MAS)存储单元结构和用于制造所述存储单元结构和3D集成的方法。但是应认识到本发明具有更宽广的应用范围。例如，本发明可以应用于各种器件，如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件等。
如以上所讨论，各种常规方法已经涉及具有减小尺寸的存储器单元。根据常规方法之一，以堆叠的栅极结构来实现存储器单元。例如，使用一个或多个沟道热电子来编程堆叠结构，所述沟道热电子穿过源极区和沟道区并然后通过Fowler-Norheim隧穿效应擦除。
不幸的是，堆叠的栅极单元结构是二维阵列类型，通常随着单元尺寸减小具有更小的单位面积存储量。一个可行的解决方案是在含有CMOS辅助电路的Si衬底上三维地叠加几个存储阵列层。根据各种实施方案，本发明提供三维的存储单元结构。例如，本发明的某些实施方案提供在存储器单元中制造可堆叠的存取器件的能力。这要求改善可满足包括以下的一种或多种属性的存储单元结构的设计：堆叠能力、小的几何尺寸、低的漏电流、可双向操作、易于集成为低温后端CMOS流、成本效益、效率等。因此，本发明的各种实施方案提供非晶硅金属-氧化铝-半导体(a-Si MAS)存储单元结构。应理解术语“a-Si MAS”是指一类非晶硅存储单元结构，并是广义的。例如，可以根据图1说明“a-SiMAS”。
图1是具有能够三维叠加的a-Si MAS存储单元结构的半导体器件100。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。器件100包括以下元件：
1.衬底10；
2.介电区20；
3.导电层30；
4.势垒层35；
5.n-型a-Si源极或漏极区40；
6.i-型a-Si中间层50；
7.p-型a-Si层60；
8.氧化铝层70；和
9.金属栅极区80。
尽管已经利用器件100的所选元件组示出上述元件，但是可有许多的替代方案、改变、和变化。例如，一些元件可以扩大和/或组合。其它元件可以插入上述元件中。基于实施方案，元件的布置可以互换、替换。从本发明说明书的整体获悉这些元件的更多细节，尤其是在下文中。
在一个实施方案中，衬底10由半导体材料制成。例如，所述半导体材料是硅。在另一个例子中，衬底10包括多个半导体器件如介电钝化的a-Si MAS存储器阵列。
介电区20位于衬底10上。在一个实施方案中，至少部分介电区20由在硅衬底上通过加热氧化法形成的二氧化硅组成。在另一个实施方案中，介电层20是通过高密度等离子体(HDP)辅助化学气相沉积所沉积的二氧化硅、或是原硅酸四乙酯(TEOS)沉积的二氧化硅。
第一介电层20中嵌入有一个或多个限定区域。这些限定区域的每一个包括导电层、扩散势垒层、和半导体源极或漏极区。在一个如图1所示的示例性限定区域中，导电层30位于底部，所述扩散势垒层35覆盖导电层30，随后是n-型a-Si层40。n-型a-Si层40具有与介电层20的表面共面的表面。所述n-型a-Si层40能够形成器件100的源极或漏极区。n-型源极或漏极区40通过扩散势垒层35电连接到导电层30。导电层30能够与存储位线(图1中未显示)电连接以进行存储器单元的编程或擦除功能。在一个实施方案中，导电层30是含有金属或金属合金材料的材料。例如，所述半导体材料是硅化钛。在另一个实施方案中，扩散势垒层35是氮化钛。
参考图1，n-型a-Si源极或漏极区40含有无氢非晶硅，其位于嵌入介电区的限定区域之内的上部。在一个实施方案中，所述非晶硅掺杂有传导作为其主要载流子的电子的n-型掺杂剂(例如，As、P等)。如图1所示，在另一个实施方案中，n-型a-Si源极或漏极区40具有与介电层20共面的表面。
再次参考图1，i-型a-Si层50位于n-型a-Si源极或漏极区40和介电层20的共面表面上。i-型a-Si层50是没有掺杂杂质的本征半导体。在一个实施方案中，i-型a-Si层50至少部分地与n-型a-Si源极或漏极区40直接接触。另外，p-型a-Si层60位于i-型a-Si层50上。在一个例子中，所述p-型a-Si层掺杂有以空穴作为其主要载流子的p-型掺杂剂(例如，B、Ga等)。参考图1，在另一个实施方案中，覆盖所述限定的n-型a-Si源极或漏极区40的p-型a-Si层60和i-型a-Si层50在器件100中形成a-Si p-i-n二极管结。在又一个实施方案中，位于两相邻n-型a-Si源极或漏极区40上的p-型a-Si层60能够形成p-沟道薄膜晶体管(TFT)。a-Si p-i-n二极管结或者p-沟道TFT可以用作器件100的存储存取器件。
参考图1，氧化铝层70位于p-型a-Si层60上。在一个实施方案中，氧化铝层70用作电荷捕获电介质，代替标准的电介质如氮化硅。在另一个实施方案中，氧化铝层70用作设定大势垒高度的阻挡电介质，以减小电荷泄漏进入存储器单元的栅极区的概率。例如，氧化铝阻挡电介质的使用允许集成相对简单的金属栅极，同时降低存取时间。在另一个实施方案中，介电势垒层可以位于p-型a-Si层60和氧化铝层70之间，并用作隧道势垒，热载流子通过所述隧道势垒利用p-i-n结中的编程电场从漏极区注入。例如，介电势垒层可以为二氧化硅。在某些实施方案中，电荷捕获氧化铝层70有效地降低总等效氧化物厚度，并为隧道势垒提供大的设计空间以满足某些器件的设计要求。例如，调节隧道势垒和氧化铝层70的厚度能很好地控制器件100的保持时间和编程/擦除性能。在另一个例子中，可以精细地调节和控制在高-k氧化铝层中捕获的电荷量以每单元存储4位以上。
再次参考图1，器件100包括作为控制栅极的至少一个金属栅极区80。通过图案化形成金属层来形成金属栅极区80，所述金属层覆盖在电荷捕获氧化铝层70上而形成。图案化的金属栅极区80至少位于其中形成p-i-n a-Si二极管结的一个限定的n-型a-Si源极或漏极区40上。金属栅极区80的图案几何没有具体显示在图1中，其仅仅是示例性的，本领域技术人员会知道金属栅极区80的许多变化、替代方案和改变以及它们的互连。例如，金属栅极区80可以电连接到存储阵列字线(未显示)，其可以与连接到导电层30的存储位线正交。在一个实施方案中，作为存储器单元的控制栅极的金属栅极区80可由高功函材料制造，以抑制寄生栅极擦除电流。在一个例子中，金属栅极区80包括钛材料。在另一个例子中，所述金属栅极区80包括铝材料。本领域技术人员会知道本发明各种应用的栅极材料的许多替代方案。
根据本发明的一个实施方案，具有a-Si MAS存储单元结构的器件100可以横向重复以形成存储阵列。该存储阵列还可以利用层间电介质来钝化，所述层间电介质具有与该栅极、源极或漏极区的多个金属互连和/或触点。在另一个实施方案中，钝化层可以进一步平坦化，以形成用于再次堆叠多个器件100的衬底。在又一个实施方案中，本发明提供可以集成为多层以形成三维存储阵列的a-Si MAS存储单元结构。
图2是显示根据本发明的一个实施方案，制造a-Si MAS存储单元结构的方法的简图。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。方法2000包括以下步骤：
1.在衬底上形成介电层的步骤2100；
2.形成n-型a-Si源极/漏极区的步骤2200；
3.形成覆盖i-型a-Si中间层的p-型a-Si层的步骤2300；
4.形成氧化铝层的步骤2400；
5.形成金属栅极的步骤2500；和
6.形成层间电介质的步骤2600。
上述步骤序列为根据本发明的一个实施方案的方法。也可以提供其它的替代方案，其中加入步骤、省去一个或多个步骤、或以不同的序列提供一个或多个步骤，这没有脱离本发明中权利要求所要求保护的范围。例如，通过方法2000制造的具有a-Si MAS存储单元结构的半导体器件是器件100。本发明的更多细节可以在整个本发明的说明书中特别是下文中找到。
在步骤2100中，在衬底上形成介电层。图3A显示根据本发明的一个实施方案，用于制造具有a-Si MAS存储单元结构的半导体器件的形成介电层的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
如图3A所示，提供起始衬底110。例如，该衬底110包括硅。在另一个例子中，衬底110包括含有多个半导体器件，所述半导体器件包括多个嵌入钝化的层间电介质中的CMOS存储器件。在衬底110上，形成第一介电层120。在一个实施方案中，第一介电层120包括二氧化硅。例如，通过热氧化法形成二氧化硅。在另一个例子中，二氧化硅层通过使用高密度等离子体化学气相沉积(HDP-CVD)技术沉积。
参考图2，在步骤2200中，形成一个或多个n-型a-Si源极或漏极区。图3B、3C、3D和3E显示了根据本发明的一个实施方案，形成一个n-型a-Si源极或漏极区用于制造具有a-Si MAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不合理地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。例如，可以实施步骤2200以制造器件100。
如图3B所示，在所述第一介电层120上顺序地形成导电层130、扩散势垒层135和n-型a-Si层140。在一个实施方案中，导电层130由金属硅化物材料制成。金属硅化物能够形成用于电连接的接触垫。例如，导电层130可以与沿某些方向嵌入所述第一介电层120的存储阵列位线(未显示)电连接。在另一个例子中，导电层130是硅化钛(TiSi2)。在另一个实施方案中，所述TiSi2层可以通过各种沉积技术形成，包括蒸发、溅射或CVD。例如，TiSi2层是通过使用SiH4和TiCl4等的气体混合物的热CVD并随后在600～800℃下热退火形成。
在又一个实施方案中，为减少金属的相互扩散问题，在形成半导体层前，沉积覆盖导电层130的扩散势垒层135。例如，扩散势垒层135由氮化钛(TiN)材料制成。在另一个例子中，TiN层是用低压化学气相沉积(LPCVD)或物理气相沉积(PVD)沉积的。再次参考图3B，在所述扩散势垒层135上形成n-型a-Si层140。在仍另一个实施方案中，通过低温(＜400℃)等离子体增强CVD，利用SiH4/PH3/H2气体混合物流来沉积n-型a-Si层140，其中磷是n-型掺杂剂杂质。其它的可替代方法，例如LPCVD和原子层沉积(ALD)技术可用于形成n-型a-Si层140。明显地，本领域技术人员会知道形成包括其掺杂剂的n-型a-Si的许多其它的替代方案。
参考图3C，根据本发明的一个实施方案，仍在步骤2200中，对序列层130、135和140进行图案化和蚀刻。在一个实施方案中，通过涂敷光刻胶层并随后在图案化光掩模下暴露于紫外光进行所述图案化。显影光刻胶层并剥离清洗暴露的光刻胶材料，得到由部分暴露的n-型a-Si层140和仍被光刻胶层覆盖的一个或多个限制区域组成的表面。此外，进行等离子体蚀刻以除去未掩蔽的层130、135和140直到露出所述第一介电层120。刻蚀过程是各向异性的，使得保留被光刻胶层图案覆盖的区域。除去光刻胶层之后，如图3C所示形成一个或多个限制区域150。在一个实施方案中，所述一个或多个限制区域150的每一个包括n-型a-Si层140a、扩散势垒层135a和导电层130a的限制部分。限制的n-型a-Si层140a位于覆盖限制的导电层130a的限制的扩散势垒层135a上。
另外在步骤2200中，加入第二介电层160以完全覆盖形成的一个或多个限制区域150和所述第一介电层120的暴露区域，如图3D所示。在一个实施方案中，第二介电层160包括二氧化硅。例如，用高密度等离子体(HDP)化学气相沉积沉积所述二氧化硅。在另一个例子中，所述二氧化硅是原硅酸四乙酯TEOS沉积的二氧化硅。
参考图3E，仍在步骤2200中，进行化学机械平坦化(CMP)过程以除去额外量的第二介电层160，直到暴露出限制区域150中的n-型a-Si层140a并形成共平坦化的表面。CMP平坦化的表面至少包括区域140a中n-型a-Si层的部分第一表面141和第二介电层160的部分第二表面161。在另一个实施方案中，CMP方法和干蚀刻方法的组合或单独的干蚀刻方法可用于除去额外量的第二介电层160。在本发明的又一个实施方案中，在所述限定区域150周围沉积第二介电层160(如图3C所示)，直到第二介电层160的第二表面161与区域140a中n-型a-Si的第一表面141基本上共面。在一个或多个限制区域150的每一个之内的n-型a-Si层140a嵌入具有共面表面的第二介电层150，并能形成存储器件的源极或漏极区。例如，所述存储器件是器件100。
再次参考图2，在步骤2300中，形成i-型a-Si和p-型a-Si的顺序层。图3F显示根据本发明的一个实施方案，形成覆盖在i-型a-Si中间层上面的p-型a-Si层用于制造具有a-Si MAS存储单元结构的半导体器件的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
如图3F所示，形成覆盖限制区域150中n-型a-Si层140a的表面141和第二介电层160的表面161的本征或未掺杂的(即，i-型)a-Si层170。在一个实施方案中，i-型a-Si层170至少部分地和限制区域150中n-型a-Si层140a的表面141接触。在另一个实施方案中，通过利用SiH4/H2气体混合物流的低温(＜450℃)等离子增强CVD来沉积i-型a-Si层170。在另一个例子中，在450℃下通过LPCVD，使用Si2H6沉积非晶硅来形成i-型a-Si层170。可以使用其它的替代方法，如使用SiH4或Si2H6的ALD方法。
另外在步骤2300中，沉积覆盖i-型a-Si层170的p-型a-Si层180。例如，通过低温(＜450℃)等离子体增强CVD方法，利用SiH4/BF3/H2气体混合物流沉积p-型a-Si层180。其它可选择的方法比如LPCVD和ALD技术可用于形成p-型a-Si层180。当然，本领域技术人员会知道形成包括其掺杂剂的p-型a-Si的许多其它的选择。在一个具体的实施方案中，在所述限制n-型a-Si层140a上存在i-型a-Si和p-型a-Si的顺序层，其能够形成a-Si p-i-n二极管结。所述a-Si p-i-n二极管结可以用作存储器单元的存取器件。在另一个具体的实施方案中，限制区域150之一中的限制n-型a-Si层140a形成源极区，和相邻区域150中的限制n-型a-Si层140a形成漏极区。在所述两个区域150上，i-型a-Si层170上的p-型a-Si层180形成连接n-型源极区与n-型漏极区的薄膜晶体管沟道。根据本发明的一个实施方案，包括a-Si p-沟道薄膜晶体管的这种结构也可以用作存储器单元的存取器件。
再次参考图2，在步骤2400中，形成氧化铝层。图3G显示根据本发明的一个实施方案，用于制造具有a-Si MAS存储单元结构的半导体器件的形成氧化铝层的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。
参考图3G，在p-型a-Si层180上形成氧化铝层190。在一个实施方案中，氧化铝层190同时作为电荷捕获电介质和阻挡或控制栅极电介质。在另一个实施方案中，使用低温(～100℃)ALD技术沉积氧化铝层190，随后热退火。例如，在远程等离子体活化的N2O2气氛中，在400～600℃下退火时，氧化铝层190是无定形的Al2O3。在某些实施方案中，在氧化铝层190和p-型a-Si层180之间加入底部隧道势垒层，其中高迁移率热载流子可以通过编程电场从所述n-型a-Si漏极区注入到电荷捕获氧化铝层190中。在一个例子中，隧道势垒层可为二氧化硅。在另一个例子中，通过原子层沉积形成二氧化硅。在又一个实施方案中，使用氧化铝作为电荷捕获元件有效地降低了等效总氧化物厚度(EOT)，因此降低了存取时间。因为EOT降低，所以可调节隧道势垒层的厚度，升高势垒高度以实现更好的电荷保持时间。
在步骤2500中，形成金属控制栅极。图3H显示根据本发明的一个实施方案，用于制造具有a-Si MAS存储单元结构的半导体器件的形成金属控制栅极的简化方法。这些图仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。例如，实施本发明方法的步骤2500以制造器件100的金属控制栅极。
如图3H所示，金属层200沉积在氧化铝层190上。在一个实施方案中，所述金属层包括高功函材料，与高-k栅极电介质的使用相结合时，其有助于降低存储器单元存取时间。在一个例子中，所述金属层是铝。在另一个例子中，所述金属层是钛。可以通过各种技术进行金属沉积，所述技术包括蒸发、溅射、电化学沉积(ECD)和原子层沉积。可选择地，金属合金可以用作栅极材料。当然，在选定的用于金属层的材料中具有许多的替代方案、变化和改变。
根据本发明的一个实施方案，可以通过图案化位于氧化铝层190上的金属层200来形成控制栅极，氧化铝层190在步骤2300中形成的a-Sip-i-n二极管结上。在另一个实施方案中，所述图案化的控制栅极位于可选择地在步骤2300中形成的p-沟道TFT上。在另一个实施方案中，可以在各个存储器单元之内形成双金属栅极。用于形成每个控制栅极的图案化和蚀刻方法包括已知的方法，比如涂覆光刻胶层、掩蔽、曝光、显影光刻胶、剥离暴露的光刻胶残留物、蚀刻金属和除去光刻胶层等。
在另一个实施方案中，每个图案化的控制栅极可以与存储阵列字线电连接。例如，存储阵列字线可以构造与其存储阵列的位线的方向正交。尽管控制栅极的详细几何图案没有明确地在图3H中说明，但本领域技术人员会知道栅极结构的许多变化、替代方案和改变，其不应该不适当地限制权利要求的范围。在步骤2500结束时，控制栅极的形成完成了a-Si MAS存储单元结构的形成。例如，器件100阵列可通过包括从步骤2100到步骤2500的序列步骤的方法2000来制造。
再次参考图2，在步骤2600中，形成层间电介质。图3I显示形成层间电介质210的简化方法，层间电介质210覆盖具有在步骤2500结束时形成的a-Si MAS存储单元结构的器件。该图表仅仅是示例性的，其不应该不适当地限制权利要求的范围。本领域技术人员可知道许多变化、替代方案和改变。例如，在形成层间电介质之前，可以在步骤2500结束时形成多个具有a-Si MAS存储单元结构的器件。另外，金属互连(未显示)可以嵌入层间电介质210中，以连接到存储阵列的位线或者字线。在另一个具体的实施方案中，通过步骤2100到2600形成的a-Si MAS存储单元结构是可三维堆叠的。例如，通过CMP或回蚀刻处理可以平坦化所述层间电介质。所述电介质的平坦化的表面可以用作衬底。然后可以重复方法2000的步骤序列(2100到2500)以形成另一个存储单元阵列层。
如图3I所示，在一个具体的实施方案中，本发明提供具有a-Si MAS存储单元结构的器件。该器件包括衬底、在衬底上的介电层和嵌入该介电层的一个或多个源极或漏极区。所述一个或多个源极或漏极区的每一个包括n-型a-Si层、扩散势垒层和导电层。具有与介电层共面的表面的所述n-型a-Si层位于所述扩散势垒层上。所述扩散势垒层覆盖所述导电层。另外，所述器件包括覆盖所述n-型a-Si层和所述介电层的共面表面的本征型(i-型)a-Si层。此外，所述器件包括覆盖i-型a-Si层的p-型a-Si层。所述器件还包括在所述p-型a-Si层上的氧化铝层和覆盖所述氧化铝层的至少一个控制栅极。
如上所述的制造具有a-Si MAS存储单元结构的半导体器件的方法仅仅是举例，其不应该不适当地限制本发明中权利要求的范围。对于本领域技术人员，可以具有许多的替代方案、改变和变化。例如，一些步骤可以扩大和/或组合。其它步骤可以插入上述步骤中。根据一个具体的实施方案，方法2000简明地提供具有相同结构的器件100的存储单元的二维阵列。根据另一个具体的实施方案，可以重复方法2000以堆叠多层存储单元结构，使得可以制造存储单元结构的三维阵列。形成n-型a-Si源极/漏极区、p-i-n结或n-p-n a-Si TFT、和氧化铝电荷捕获层以及随后的金属栅极的简单性提供3D堆叠的内在优点，这些过程与确立的CMOS技术完全兼容。例如，具有a-Si MAS存储单元结构的器件100可以三维地嵌入更大的芯片中，具有更高的封装密度和降低的放缩(scaling)限制。
本发明具有各种优点。本发明的一些实施方案提供能3D堆叠集成的新的MAS存储单元结构。本发明的某些实施方案在存储器单元中提供作为存储存取器件的a-Si p-i-n结。例如，用低温(450450℃)CVD方法形成p-i-n a-Si二极管结，其满足三维存储器单元的可堆叠性和热预算限制。本发明的一些实施方案可降低存取时间并改善存储器单元的电荷保持时间。本发明的某些实施方案通过使用与确定的CMOS技术完全兼容的那些工艺过程，来提供制造3D存储器单元的简单方法。
还应理解，本发明中所述的实施例和实施方式仅仅是用于说明性的目的，本领域技术人员在本发明启示下可认识到各种改变或变化，其也在本发明的精神和范围之内和所附的权利要求的范围之内。
Claims (32)
1.一种制造非晶硅(a-Si)金属氧化铝半导体(MAS)存储单元结构的方法，所述方法包括：
提供衬底；
在所述衬底上形成第一介电层；
在所述第一介电层上形成一个或多个源极或漏极区，所述一个或多个源极或漏极区的每一个与第一表面相连并包括n-型a-Si层、势垒层和导电层，所述n-型a-Si层在所述势垒层上，所述势垒层覆盖所述导电层，所述第一表面由n-型a-Si构成；
在所述第一介电层上形成第二介电层，所述第二介电层与第二表面相连，所述第二表面与第一表面基本上共面；
形成覆盖所述第一表面和第二表面的i-型a-Si层；
形成覆盖所述i-型a-Si层的p-型a-Si层；
在所述p-型a-Si层上形成氧化铝层；
形成覆盖所述氧化铝层的金属层；和
通过图案化所述金属层形成一个或多个控制栅极。
2.如权利要求1所述的方法，其中所述在第一介电层上形成一个或多个源极或漏极区的方法还包括：
形成覆盖所述第一介电层的导电层；
形成覆盖所述导电层的势垒层；
形成覆盖所述势垒层的n-型a-Si；和
图案化所述n-型a-Si层加上势垒层和导电层，以形成包括所述第一表面的限定区域。
3.如权利要求2所述的方法，其中所述导电层是包括TiSi2的金属硅化物。
4.如权利要求2所述的方法，其中所述势垒层是包括TiN的金属氮化物。
5.如权利要求1所述的方法，其中所述第一介电层包括二氧化硅。
6.如权利要求1所述的方法，其中所述第二介电层包括二氧化硅。
7.如权利要求1所述的方法，其中在所述第一介电层上形成第二介电层的步骤还包括：
沉积所述第二介电层以覆盖所述第一介电层上的一个或多个源极或漏极区；和
实施CMP和/或回蚀刻过程以形成所述第二表面，所述第二表面与所述第一表面基本上共面。
8.如权利要求7所述的方法，其中沉积所述二氧化硅层的方法包括高密度等离子体辅助的化学气相沉积。
9.如权利要求7所述的方法，其中沉积所述二氧化硅层的方法包括TEOS二氧化硅沉积。
10.如权利要求1所述的方法，其中覆盖所述i-型a-Si层的所述p-型a-Si层能够在所述第一表面形成非晶硅PIN二极管结。
11.如权利要求1所述的方法，其中覆盖所述i-型a-Si层的所述p-型a-Si层能够形成连接所述n-型a-Si源极区和所述n-型a-Si漏极区的p-沟道。
12.如权利要求1所述的方法，其中形成非晶硅层的步骤还包括在450摄氏度下通过低压化学气相沉积(LP-CVD)利用Si2H6沉积非晶硅、或通过等离子体CVD利用SiH4沉积非晶硅、或通过原子层沉积(ALD)方法利用SiH4或Si2H6沉积非晶硅。
13.如权利要求1所述的方法，其中所述氧化铝层包括原子层沉积的Al2O3。
14.如权利要求1所述的方法，还包括在所述p-型a-Si层和所述氧化铝层之间形成隧道介电势垒。
15.如权利要求14所述的方法，其中所述氧化铝层能够捕获隧穿所述介电势垒用于存储器存储的电荷。
16.如权利要求所述1的方法，其中覆盖所述氧化铝层的所述金属层包括铝材料。
17.如权利要求1所述的方法，其中覆盖所述氧化铝层的所述金属层包括钛材料。
18.如权利要求1所述的方法，其中每个控制栅极位于至少一个源极区和一个漏极区上。
19.如权利要求1所述的方法，还包括重复所述方法步骤，以形成三维存储单元结构。
20.一种具有非晶硅(a-Si)金属-氧化铝-半导体(MAS)存储单元结构的器件，所述器件包括：
衬底；
所述衬底上的介电层，所述介电层与第一表面相连；
嵌入所述介电层的一个或多个源极或漏极区，所述一个或多个源极或漏极区的每一个与第二表面相连并包括n-型a-Si层、扩散势垒层和导电层，所述n-型a-Si层位于所述扩散势垒层上，所述扩散势垒层覆盖所述导电层，所述第二表面由n-型a-Si构成并与所述第一表面基本上共面；
覆盖所述n-型a-Si表面和所述介电层的i-型a-Si层；
覆盖所述i-型a-Si层的p-型a-Si层；
在所述p-型a-Si层上的氧化铝层；和
覆盖所述氧化铝层的至少一个控制栅极。
21.如权利要求20所述的器件，其中所述介电层包括二氧化硅。
22.如权利要求20所述的器件，其中所述导电层是包括TiSi2的金属硅化物。
23.如权利要求22所述的器件，其中所述金属硅化物层能够与存储器阵列位线电连接。
24.如权利要求20所述的器件，其中所述扩散势垒层是包括TiN的金属氮化物。
25.如权利要求20所述的器件，其中覆盖所述i-型a-Si层的所述p-型a-Si层能够在所述第二表面形成非晶硅p-i-n二极管结。
26.如权利要求20所述的器件，其中覆盖所述i-型a-Si层的所述p-型a-Si层能够形成连接所述n-型a-Si源极区和所述n-型a-Si漏极区的p-沟道。
27.如权利要求20所述的器件，还包括在所述p-型a-Si层和所述氧化铝层之间的介电势垒层。
28.如权利要求27所述的器件，其中所述氧化铝层能够捕获隧穿所述介电势垒层用于存储器存储的电荷。
29.如权利要求20所述的器件，其中所述控制栅极的特征在于覆盖所述氧化铝层的金属层图案。
30.如权利要求29所述的器件，其中所述金属层包括铝或钛。
31.如权利要求29所述的器件，其中所述金属层与存储器阵列字线电连接。
32.如权利要求29所述的器件，其中所述控制栅极位于至少一个源极区和一个漏极区上。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100402875A CN101621036B (zh) | 2008-07-02 | 2008-07-02 | 具有非晶硅mas存储单元结构的半导体器件及其制造方法 |
| US12/259,015 US8105920B2 (en) | 2008-07-02 | 2008-10-27 | Semiconductor device with amorphous silicon mas memory cell structure and manufacturing method thereof |
| US13/333,994 US8569757B2 (en) | 2008-07-02 | 2011-12-21 | Semiconductor device with amorphous silicon MAS memory cell structure and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100402875A CN101621036B (zh) | 2008-07-02 | 2008-07-02 | 具有非晶硅mas存储单元结构的半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101621036A true CN101621036A (zh) | 2010-01-06 |
| CN101621036B CN101621036B (zh) | 2011-08-17 |
Family
ID=41463666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100402875A Active CN101621036B (zh) | 2008-07-02 | 2008-07-02 | 具有非晶硅mas存储单元结构的半导体器件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8105920B2 (zh) |
| CN (1) | CN101621036B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102376876A (zh) * | 2010-08-05 | 2012-03-14 | 中芯国际集成电路制造(上海)有限公司 | 相变非易失性存储器及其加工方法 |
| CN102822972A (zh) * | 2010-03-02 | 2012-12-12 | 美光科技公司 | 浮动主体单元结构、包含其的装置及用于形成其的方法 |
| US9608119B2 (en) | 2010-03-02 | 2017-03-28 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US9691465B2 (en) | 2011-03-08 | 2017-06-27 | Micron Technology, Inc. | Thyristors, methods of programming thyristors, and methods of forming thyristors |
| US10157769B2 (en) | 2010-03-02 | 2018-12-18 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| CN111139452A (zh) * | 2020-01-21 | 2020-05-12 | 国家纳米科学中心 | 一种低温制备非晶硅膜材料的方法、得到的产品和用途 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101621036B (zh) | 2008-07-02 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 具有非晶硅mas存储单元结构的半导体器件及其制造方法 |
| US8598621B2 (en) | 2011-02-11 | 2013-12-03 | Micron Technology, Inc. | Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor |
| US8772848B2 (en) | 2011-07-26 | 2014-07-08 | Micron Technology, Inc. | Circuit structures, memory circuitry, and methods |
| KR102051529B1 (ko) | 2013-03-25 | 2020-01-08 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
| US10593543B2 (en) * | 2017-06-05 | 2020-03-17 | Applied Materials, Inc. | Method of depositing doped amorphous silicon films with enhanced defect control, reduced substrate sensitivity to in-film defects and bubble-free film growth |
| JP7304413B2 (ja) | 2018-10-18 | 2023-07-06 | 長江存儲科技有限責任公司 | ジグザグスリット構造を有する三次元メモリデバイスおよびそれを形成するための方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483736B2 (en) * | 1998-11-16 | 2002-11-19 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6853587B2 (en) * | 2002-06-21 | 2005-02-08 | Micron Technology, Inc. | Vertical NROM having a storage density of 1 bit per 1F2 |
| US7098495B2 (en) * | 2004-07-26 | 2006-08-29 | Freescale Semiconducor, Inc. | Magnetic tunnel junction element structures and methods for fabricating the same |
| CN101621035B (zh) * | 2008-07-02 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 具有otp功能的非晶硅monos或mas存储单元结构 |
| CN101621036B (zh) | 2008-07-02 | 2011-08-17 | 中芯国际集成电路制造(上海)有限公司 | 具有非晶硅mas存储单元结构的半导体器件及其制造方法 |
-
2008
- 2008-07-02 CN CN2008100402875A patent/CN101621036B/zh active Active
- 2008-10-27 US US12/259,015 patent/US8105920B2/en active Active
-
2011
- 2011-12-21 US US13/333,994 patent/US8569757B2/en active Active
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102822972A (zh) * | 2010-03-02 | 2012-12-12 | 美光科技公司 | 浮动主体单元结构、包含其的装置及用于形成其的方法 |
| CN102822972B (zh) * | 2010-03-02 | 2016-06-08 | 美光科技公司 | 浮动主体单元结构、包含其的装置及用于形成其的方法 |
| US9608119B2 (en) | 2010-03-02 | 2017-03-28 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| US9646869B2 (en) | 2010-03-02 | 2017-05-09 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10157769B2 (en) | 2010-03-02 | 2018-12-18 | Micron Technology, Inc. | Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices |
| US10325926B2 (en) | 2010-03-02 | 2019-06-18 | Micron Technology, Inc. | Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures |
| CN102376876A (zh) * | 2010-08-05 | 2012-03-14 | 中芯国际集成电路制造(上海)有限公司 | 相变非易失性存储器及其加工方法 |
| CN102376876B (zh) * | 2010-08-05 | 2013-09-18 | 中芯国际集成电路制造(上海)有限公司 | 相变非易失性存储器及其加工方法 |
| US10373956B2 (en) | 2011-03-01 | 2019-08-06 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| US10886273B2 (en) | 2011-03-01 | 2021-01-05 | Micron Technology, Inc. | Gated bipolar junction transistors, memory arrays, and methods of forming gated bipolar junction transistors |
| US9691465B2 (en) | 2011-03-08 | 2017-06-27 | Micron Technology, Inc. | Thyristors, methods of programming thyristors, and methods of forming thyristors |
| CN111139452A (zh) * | 2020-01-21 | 2020-05-12 | 国家纳米科学中心 | 一种低温制备非晶硅膜材料的方法、得到的产品和用途 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8569757B2 (en) | 2013-10-29 |
| CN101621036B (zh) | 2011-08-17 |
| US20120091458A1 (en) | 2012-04-19 |
| US8105920B2 (en) | 2012-01-31 |
| US20100001271A1 (en) | 2010-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101621036B (zh) | 具有非晶硅mas存储单元结构的半导体器件及其制造方法 | |
| US8941170B2 (en) | TFT floating gate memory cell structures | |
| US7625796B2 (en) | Semiconductor device with amorphous silicon MONOS memory cell structure and method for manufacturing thereof | |
| CN110192269A (zh) | 三维nand存储器件与多个功能芯片的集成 | |
| CN101620991B (zh) | Tft快闪存储单元的原子层沉积外延硅生长 | |
| US10685695B2 (en) | Semiconductor device | |
| CN101621035B (zh) | 具有otp功能的非晶硅monos或mas存储单元结构 | |
| CN106024797A (zh) | 半导体器件及其制造方法 | |
| CN101621037B (zh) | Tft sas存储单元结构 | |
| US7374996B2 (en) | Structured, electrically-formed floating gate for flash memories | |
| CN101621005B (zh) | Tft monos或sonos存储单元结构 | |
| KR20070058985A (ko) | 비휘발성 메모리 어레이 구조 | |
| US8623726B2 (en) | Method for filling a physical isolation trench and integrating a vertical channel array with a periphery circuit | |
| CN114497065A (zh) | 三维存储器、制备方法以及存储系统 | |
| US8633079B2 (en) | Method for fabricating a SONOS memory | |
| CN100511682C (zh) | 半导体器件 | |
| JP2006173469A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |