KR20110063055A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

Info

Publication number
KR20110063055A
KR20110063055A KR1020090119992A KR20090119992A KR20110063055A KR 20110063055 A KR20110063055 A KR 20110063055A KR 1020090119992 A KR1020090119992 A KR 1020090119992A KR 20090119992 A KR20090119992 A KR 20090119992A KR 20110063055 A KR20110063055 A KR 20110063055A
Authority
KR
South Korea
Prior art keywords
layer
film
etching
amorphous silicon
drain electrode
Prior art date
Application number
KR1020090119992A
Other languages
English (en)
Other versions
KR101582946B1 (ko
Inventor
최신일
송진호
홍선영
김시열
이기엽
윤재형
김성렬
서오성
배양호
정종현
양동주
김봉균
오화열
홍필순
김병범
박제형
정유광
김종인
서남석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090119992A priority Critical patent/KR101582946B1/ko
Priority to US12/844,356 priority patent/US8865528B2/en
Priority to JP2010243648A priority patent/JP2011119707A/ja
Priority to CN201010570119.4A priority patent/CN102104049B/zh
Publication of KR20110063055A publication Critical patent/KR20110063055A/ko
Priority to US14/518,278 priority patent/US9443881B2/en
Application granted granted Critical
Publication of KR101582946B1 publication Critical patent/KR101582946B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 박막 트랜지스터 표시판에 대한 발명으로 좀더 상세하게는 구리(Cu)와 티타늄(Ti)을 각각 포함하는 이중층 배선으로 형성되는 박막 트랜지스터 표시판에 대한 발명으로, 구조적으로는 티타늄을 포함하는 층이 구리를 포함하는 층보다 폭이 넓고, 티타늄과 구리를 함께 식각하는 단계와 따로 식각하는 단계를 포함시켜 제조 하는 것을 특징으로 한다. 또한, 게이트 절연막이 단차가 형성되어 있다.
이중층, 구리, 티타늄, 게이트 절연막, 단차

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND THE METHOD THERROF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터 표시판(Thin Firm Transistor, TFT)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 게이트 배선과, 화상 신호를 전달하는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등으로 이루어져 있다.
박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 게이트 신호에 따라 데이터 배선을 통하여 전달되는 데이터 전압을 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이러한 박막 트랜지스터 표시판은 기판의 크기가 증가함에 따라서 배선이 가지는 저항 및 커패시턴스로 인하여 RC 지연이 발생하게 되는 문제가 있다. 그 결 과 배선을 저저항을 가지도록 형성하는 것이 최근 추세이다.
배선을 저저항으로 형성하기 위하여 다양한 금속이 사용되며, 그 중 구리도 저저항 배선용으로 사용된다.
다만, 구리는 식각에 제약이 있으며, 다른 층과 접촉 특성이 나쁠 수 있으며, 산화와 부식에 취약한 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 구리를 이용한 저저항 배선을 티타늄과 이중층으로 형성하고, 구리를 포함하는 층과 티타늄을 포함하는 층을 따로 식각하여 미세 패턴을 형성하여 박막 트랜지스터의 특성을 향상시키고, 구리를 사용하여 배선의 저항을 줄이며, 구리를 포함하는 층과 티타늄을 포함하는 층을 식각시 비과수계의 식각액을 사용하여 공정의 안정성을 향상시키는 것입니다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 게이트선, 게이트선을 덮는 게이트 절연막, 게이트 절연막위에 형성되어 있는 반도체층, 상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극, 상기 데이터선 및 드레인 전극을 덮으며, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 가지는 보호막, 및 상기 접촉 구멍을 통항 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하며, 상기 데이터선 및 드레인 전극은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 형성되어 있으며, 상기 하부막은 상기 상부막의 폭 보다 넓어 외부로 노출되어 있는 부분을 가진다.
상기 하부막의 노출된 영역의 폭은 상기 하부막의 폭의 15 이상 70% 이하일 수 있다.
상기 게이트 절연막은 제1 두께를 가지는 제1 부분과 제1 부분보다얇은 제2 두께를 가지는 제2 부분을 가질 수 있다.
상기 제1 두께와 상기 제2 두께의 차는 상기 제1 두께의 1/8 내지 3/4일 수 있다.
상기 게이트 절연막의 상기 제1 부분과 상기 제2 부분의 경계는 상기 반도체층으로부터 일정 거리 떨어진 곳에 위치할 수 있다.
상기 게이트 절연막의 상기 제1 부분과 상기 제2 부분의 경계는 상기 반도체층의 경계에 대응할 수 있다.
상기 게이트선은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 이루어져 있을 수 있다.
상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시켜 상기 상부막과 화소 전극이 접촉할 수 있다.
상기 반도체층과 상기 데이터선 및 드레인 전극 사이에 위치하는 저항성 접속층을 더 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 비정질 규소막, 티타늄 을 포함하는 제1 금속막 및 구리를 포함하는 제2 금속막을 연속적으로 적층하는 단계, 상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 함께 식각하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 비정질 규소막을 식각하는 단계, 상기 감광막 패턴을 에치백하여 제2 감광막 패턴으로 바꾸는 단계, 상기 제2 감광막 패턴을 마스크로 상기 제2 금속막만을 습식 식각 하여 데이터선 및 드레인 전극의 상부막을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계, 상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극의 일부를 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계, 및 상기 보호막 위에 상기 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 제1 금속막 및 제2 금속막을 함께 식각하는 단계는 불소(F) 성분을 포함하는 비과수계 식각액을 사용하여 습식 식각할 수 있다.
상기 제2 금속막만을 습식 식각하는 단계는 불소(F) 성분을 포함하지 않는 비과수계 식각액을 사용하여 습식 식각할 수 있다.
상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하는 단계는 상기 제2 감광막 패턴으로 가려지지 않으며, 상기 게이트 전극 외부에 위치하는 상기 비정질 규소막을 완전히 제거할 때까지 수행할 수 있다.
상기 게이트선을 형성하는 단계는 상기 게이트선을 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 형성하며 불소(F) 성분을 포함하는 비과수계 식각액을 사용하여 습식 식각할 수 있다.
상기 비정질 규소막은 불순물을 포함하지 않는 제1 비정질 규소막과 도전형 불순물이 도핑되어 있으며, 상기 제1 비정질 규소막 위에 형성되어 있는 제2 비정질 규소막으로 이루어지며,제1 비정질 규소막을 식각하여 박막 트랜지스터의 채널 부분을 포함하는 반도체를 형성하며, 제2 비정질 규소막을 식각하여 저항성 접촉층을 형성할 수 있다.
상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는 상기 제2 금속막으로 덮히지 않고 노출된 상기 제1 금속막 표면에 형성된 티타늄 산화막을 제거하는 단계를 더 포함할 수 있다.
상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는 상기 티타늄 산화막을 제거하는 제1 단계, 제1 금속막 및 상기 비정질 규소막을 식각하는 제2 단계, 및 후처리하는 제3 단계를 포함할 수 있다.
상기 티타늄 산화막을 제거하는 제1 단계는 SF6, CF4 등의 F를 포함하는 기체를 이용하여 티타늄 산화막(170s)을 제거하는 제1 방식을 사용하거나 SF6가 포함 된 다양한 기체계 (SF6 only, SF6/He, SF6/N2, SF6/O2, SF6/O2/He)를 이용하여 제거하는 제2 방식을 사용할 수 있다.
상기 제2 방식에 의하여 상기 티타늄 산화막을 제거할 때에는 SF6 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 400mT일 수 있다.
상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는 상기 티타늄 산화막을 제거하는 제1 단계, 상기 제1 금속막을 제거하는 제2 단계, 상기 비정질 규소막을 식각하는 제3 단계, 및 후처리하는 제4 단계를 포함할 수 있다.
상기 제2 단계에서는 Cl2/He, Cl2/Ar, Cl2 only의 Cl을 포함하는 기체를 사용할 수 있으며, 여기서 Cl2 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 200mT일 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 비정질 규소막, 티타늄을 포함하는 제1 금속막 및 구리를 포함하는 제2 금속막을 연속적으로 적층하는 단계, 상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 함께 식각하는 단계, 상기 감광막 패턴을 에치백하여 제 2 감광막 패턴으로 바꾸는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 비정질 규소막을 식각하는 단계, 상기 제2 감광막 패턴을 마스크로 상기 제2 금속막만을 습식 식각 하여 데이터선 및 드레인 전극의 상부막을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계, 상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극의 일부를 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계, 및 상기 보호막 위에 상기 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 제1 금속막 및 제2 금속막을 함께 식각하는 단계는 불소(F) 성분을 포함하는 비과수계 식각액을 사용하여 습식 식각할 수 있다.
상기 제2 금속막만을 습식 식각하는 단계는 불소(F) 성분을 포함하지 않는 비과수계 식각액을 사용하여 습식 식각할 수 있다.
상기 게이트선을 형성하는 단계는 상기 게이트선을 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 형성하며 불소(F) 성분을 포함하는 비과수계 식각액을 사용하여 습식 식각할 수 있다.
상기 비정질 규소막은 불순물을 포함하지 않는 제1 비정질 규소막과 도전형 불순물이 도핑되어 있으며, 상기 제1 비정질 규소막 위에 형성되어 있는 제2 비정질 규소막으로 이루어지며,제1 비정질 규소막을 식각하여 박막 트랜지스터의 채널 부분을 포함하는 반도체를 형성하며, 제2 비정질 규소막을 식각하여 저항성 접촉층 을 형성할 수 있다.
상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는 상기 제2 금속막으로 덮히지 않고 노출된 상기 제1 금속막 표면에 형성된 티타늄 산화막을 제거하는 단계를 더 포함할 수 있다.
상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는 상기 티타늄 산화막을 제거하는 제1 단계, 제1 금속막 및 상기 비정질 규소막을 식각하는 제2 단계, 및 후처리하는 제3 단계를 포함할 수 있다.
상기 티타늄 산화막을 제거하는 제1 단계는 SF6, CF4 등의 F를 포함하는 기체를 이용하여 티타늄 산화막(170s)을 제거하는 제1 방식을 사용하거나 SF6가 포함된 다양한 기체계 (SF6 only, SF6/He, SF6/N2, SF6/O2, SF6/O2/He)를 이용하여 제거하는 제2 방식을 사용할 수 있다.
상기 제2 방식에 의하여 상기 티타늄 산화막을 제거할 때에는 SF6 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 400mT일 수 있다.
상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께 가 다른 게이트 절연막을 형성하는 단계는 상기 티타늄 산화막을 제거하는 제1 단계, 상기 제1 금속막을 제거하는 제2 단계, 상기 비정질 규소막을 식각하는 제3 단계, 및 후처리하는 제4 단계를 포함할 수 있다.
상기 제2 단계에서는 Cl2/He, Cl2/Ar, Cl2 only의 Cl을 포함하는 기체를 사용할 수 있으며, 여기서 Cl2 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 200mT일 수 있다.
본 발명의 실시예에 따르면 구리를 포함하는 층과 티타늄을 포함하는 층을 따로 식각하여 미세 패턴을 형성하여 박막 트랜지스터의 특성이 향상되고, 구리를 사용하므로 저저항 배선을 형성할 수 있으며, 구리를 포함하는 층과 티타늄을 포함하는 층을 식각시 비과수계의 식각액을 사용하여 H2O2로 인한 폭발 위험이 없어 안정적인 공정을 수행할 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부 분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 1 및 도 2를 참고하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 II-II 선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 하부막(121p, 124p) 및 상부막(121r, 124r)으로 이루어진 이중막 구조를 가진다. 하부막(121p, 121p)은 티타늄(Ti) 또는 티타늄 합금으로 이루어져 있으며, 상부막(121r, 124r)은 구리(Cu) 또는 구리 합금으로 이루어져 있다. 게이트선(121)의 하부막(121p, 124p)은 10 내지 500Å의두께를 가지며, 상부막(121r, 124r)은 1000 내지 7000Å의 두께를 가질 수 있다.
게이트선(121)의 하부막(121p) 및 상부막(121r)은 각각 테이퍼(taper)진 측면을 가지며, 각각 0 초과 70도 이하의 각도로 기판(110)면에 대하여 기울어져 있다.
이상과 달리 게이트선(121) 및 게이트 전극(124)은 단일층 또는 삼중층 이상의 다중층으로 형성될 수도 있으며, 구리 및 티타늄을 포함하지 않는 다른 금속(예를 들면, 몰리브덴, 알루미늄, 크롬, 금, 은, 탄탈(Ta) 등)을 포함하는 물질로도 형성될 수 있다.
게이트선(121) 위에는 질화 규소 따위의 절연 물질로 만들어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 박막 트랜지스터가 형성된 영역에서 일정 폭(도 2의 d2)만큼 돌출된 영역까지는 두꺼운 두께(이하 제1 두께(t1)라 함)를 가지며, 그 이외의 영역에서는 상대적으로 얇은 두께(이하 제2 두께(t2)라 함)를 가진다. 실시예에 따라서 게이트 절연막(140) 위에 식각을 차단하는 마스크 역할의 층이 있는 경우에는 해당 영역도 식각되지 않아 제1 두께(t1)를 가질 수도 있다.
여기서, 제1 두께(t1)는 3500 이상 5000 Å이하의 값을 가지며, 제2 두께(t2)는 500 이상 4500 Å 이하의 값을 가질 수 있으며, 대략 제2 두께(t2)는 제1 두께(t1)의 1/4 이상 7/8 이하의 값을 가질 수 있다. 한편, 제1 두께(t1) 및 제2 두께(t2)의 차이인 두께차(g1)는 500 이상 3000 Å 이하의 값을 가질 수 있으며, 제1 두께(t1)의 1/8 내지 3/4의 값을 가질 수 있다.
또한, 반도체(151)로부터 외부로 노출되는 영역의 폭(d2)은 0.3 내지 1.5㎛의 폭을 가지며, 제1 두께(t1)를 가지는 게이트 절연막(140) 중 반도체(151)로부터 노출되는 영역은 3 내지 30%에 해당한다. 반도체(151)로부터 외부로 노출되는 영역의 폭(d2)은 실시예에 따라 다르며, 각 층의 두께에 따라서도 다를 수 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 복수의 반도체(151)가 형성되어 있다. 반도체(151)는 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 채널부(154)를 포함한다.
반도체(151) 위에는 복수의 선형 저항성 접촉 부재(161) 및 섬형 저항성 접촉 부재(165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 반도체(151)의 채널부(154)를 향하여 뻗어 있는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 선형 반도체(151)의 채널부(154) 위에 배치되어 있다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가지는 복수의 소스 전극(173)을 포함한다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다.
소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)도 상부막(171r, 173r, 175r) 및 하부막(171p, 173p, 175p)의 이중막 구조를 가진다. 상부막(171r, 173r, 175r)은 구리(Cu) 또는 구리 합금으로 이루어져 있으면, 하부막(171p, 173p, 175p)은 티타늄(Ti) 또는 티타늄 합금으로 이루어져 있다.
상부막(171r, 173r, 175r)의 폭은 하부막(171p, 173p, 175p)의 폭보다 좁아 서 하부막(171p, 173p, 175p)의 상부면이 노출되어 있다. 도 13을 참고하면, 하부막(171p, 173p, 175p)이 노출된 폭이 약 1.06㎛인 것을 확인할 수 있으며, 이 폭은 실시예에 따라 다를 수 있다. 도 1에서 하부막의 일측이 노출된 폭(d1)은 0.3 내지 2.0㎛의 값을 가진다. 하부막(171p, 173p, 175p)은 15 이상 70%이하의 영역이 상부막(171r, 173r, 175r)으로 가려지지 않고 노출되어 있다.
데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)은 100 내지 500Å의 두께를 가지며, 상부막(171r, 173r, 175r)은 1000 내지 7000Å의 두께를 가질 수 있다.
데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p) 및 상부막(171r, 173r, 175r)은 각각 테이퍼(taper)진 측면을 가지며, 각각 30 이상 80도 이하의 각도로 기판(110)면에 대하여 기울어져 있다. 게이트선(121)의 테이퍼 각도에 비하여 데이터선(171)의 테이퍼 각도가 큰 것을 확인할 수 있는데, 게이트선(121)의 경우 데이터선(171)이 상부에서 교차되면서 단선되는 것을 방지하기 위하여 테이퍼 각도를 작게 형성할 수도 있다.
저항성 접촉 부재(161, 163, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 또한, 저항성 접촉 부재(161, 163, 165)는 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 실질적으로 동일한 평면 패턴을 가진다. 이는 저항성 접촉 부재(161, 163, 165)와 하부막(171p, 173p, 175p)이 동일한 마스크에 의하여 함께 식각되기 때문이다.
반도체(151)의 채널부(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체(151)는 채널부(154)의 노출된 부분을 제외하고 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 패턴을 가진다. 이는 반도체(151)와 저항성 접촉 부재(161, 163, 165)가 동일한 마스크에 의하여 함께 식각되기 때문이다.
본 발명에서는 반도체(151), 저항성 접촉 부재(161, 163, 165) 및 데이터선(171), 소스 전극(173)과 드레인 전극(175)은 하나의 마스크를 이용하여 식각된다. 그 결과 반도체(151)와 저항성 접촉 부재(161, 163, 165)뿐만 아니라 데이터선(171), 소스 전극(173)과 드레인 전극(175)의 하부막(171p, 173p, 175p)도 채널부(154)의 노출된 부분을 제외하고는 실질적으로 동일한 평면 패턴을 가진다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 채널부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 채널부(154)에 형성된다.
데이터선(171), 드레인 전극(175) 및 노출된 채널부(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)의 일단을 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있 다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 공통 전극(common electrode)(도시하지 않으며, 대향 표시판에 형성되거나 박막 트랜지스터 표시판에 형성될 수 있음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
그러면, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 12와 기 설명한 도 2를 참고로 하여 상세히 설명한다.
도 3 내지 12는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 티타늄(Ti) 또는 티타늄(Ti) 합금을 적층하고, 그 위에 구리(Cu) 또는 구리(Cu) 합금을 적층하여 이중층을 형성한 후 패터닝하여 게이트 전극(124) 을 가지는 게이트선(121)을 형성한다.
타타늄(Ti) 또는 티타늄(Ti) 합금으로 형성되는 하부막(121p, 124p)은 10 내지 500Å의 두께로 적층하며, 구리(Cu) 또는 구리(Cu) 합금으로 형성되는 상부막(121r, 124r)은 1000 내지 7000Å의 두께로 적층한다.
그 후, 감광막(도시하지 않음)을 적층하고 패터닝한 후 패터닝된 감광막(도시하지 않음)을 마스크로 식각액(etchant)으로 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각한다. 이때 사용하는 식각액(etchant)은 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각할 수 있는 것을 사용할 수 있으며, 비과수계(H2O2가 포함되지 않은 계열) 식각액을 사용할 수 있다. 그 예로는 아래와 같은 제1 식각액 또는 제2 식각액을 포함한다. 제1 식각액 및 제2 식각액에는 불소(F) 성분이 포함되어 구리(Cu)와 티타늄(Ti)을 함께 식각시킨다.
아래의 제1 식각액 및 제2 식각액은 티타늄과 구리를 함께 식각하는데 사용하는 식각액으로 티타늄 합금과 구리 합금을 식각하는 경우에는 실시예에 따라 식각되지 않을 수 있다. 그러므로 아래의 제1 식각액 및 제2 식각액은 순수 티타늄과 순수 구리만으로 형성된 이중층의 배선을 식각하는데 사용하는 것이 바람직하다.
제1 식각액 -
퍼설페이트 (Persulfate) 0.1~50wt%, 아졸계 화합물 0.01~2wt%, 산화보조제 0.01~10wt%, 산화조절제1 0~10wt%, 산화조절제2 0~10wt%, 산화조절제3 0~10wt%, 산화조절제4 0~10wt%, 술폰산 계열 안정제 0.001~10wt%, 킬레이트제 0.0001~5wt%, 무 기산 약 0.1 내지 약 10 중량%, 보론함유 화합물 약 0.01 내지 5 중량%을 포함한다.
여기서, 퍼설페이트는 구리막을 식각하는 산화제의 주성분으로서, 바람직하게는 반도체 공정용의 순도를 가지는 것으로 사용이 가능하며, 암모늄퍼설페이트(Ammonium persulfate), 포타슘퍼설페이트(Potassium persulfate), 소듐퍼설페이트(Sodium persulfate), 옥손(Oxone) 등이 있다. 이들은 단독으로 또는 혼합하여 사용할 수 있다.
산화보조제는 구리의 식각 속도를 빠르게 해주며, 하부 티타늄 또는 티타늄합금을 식각할 수 있는 산화보조제 역할을 한다. 산화보조제에는 불소를 포함하는 불화물계 화합물로 무기산으로는 불산(Hydrofluoric acid, HF), 암모늄플로라이드(Ammonium fluoride, NH4F), 암모늄바이플로라이드 (Ammonium Bifluoride, NH4hF2), 포타슘플로라이드(Potassium fluoride, KF), 소듐플로라이드(Sodium fluoride, NaF), 불화수소칼륨(CaHF), 불화수소나트륨(NaHF2), 불화암모늄(NH4F), 불화수소암모늄(NH4HF2), 붕불화암모늄(NH4BF4), 불화칼륨(KF), 불화수소칼륨(KHF2), 불화알루미늄 (AlF3), 불화붕소산(HBF4), 불화리튬(LiF), 붕불화칼륨(KBF4), 불화칼슘 (CaF2), 불화규산 등이 있으며, 특별히 한정되지는 않는다. 이들은 단독으로 또는 혼합하여 사용할 수 있다.
아졸계 화합물은 구리막의 식각을 억제하여 시디로스(CD Loss)를 줄여주는 역할을 한다. 아졸계화합물에는 벤조트리아졸(Benzotriazole), 아미노테트라졸(Aminoterazole), 이미다졸(Imidazole), 피라졸(Pyrazole) 등이 있으며, 산화조 절제는 구리막의 산화 및 식각을 조절하여 주는 역할을 한다. 이들은 단독으로 또는 혼합하여 사용할 수 있다.
산화조절제 1에는 나이트레이트 음이온을 포함하는 화합물로 무기산으로는 질산(HNO3)과 무기염으로는 Fe(NO3)3, KNO3, NH4NO3, LiNO3 등이 있으며, 특별히 한정되지는 않는다.
산화조절제 2에는 설페이트 음이온(SO42-)을 포함하는 화합물로 무기산으로는 황산(H2SO4), 무기염으로는 NH4HSO4, KHSO4, K2SO4 등이 있으며, 특별히 한정되지는 않는다.
산화조절제3에는 포스페이트 음이온을 포함하는 화합물로 무기산으로는 인산(H3PO4)과 무기염으로는 (NH4)3PO4, (NH4)2HPO4, NH4H2PO4, K3PO4, K2HPO4, KH2PO4, Na3PO4, NaHPO4, NaH2PO4 등이 있으며, 특별히 한정되지는 않는다.
산화조절제 4는 아세테이트음이온을 포함하는 화합물로 유기산으로는 CH3COOH, 무기염으로는 NH4CH3COO, KCH3COO, NaCH3COO, HN(CH2COOH)2 등이 있으며, 특별히 한정되지는 않는다. 또한 산화조절제 1, 2, 3, 4는 단독 사용 및 혼합사용하여 원하는 식각특성 구현이 가능하다.
술폰산 계열 안정제의 경우 구리막을 식각하는 주성분인 퍼설페이트의 분해를 억제시켜주어, 식각액의 안정성을 보장하여 준다. 술폰산 계열 안정제에는 벤젠술폰산(Benzenesulfonic acid, BSA), p-톨루엔술폰산(para-Toluenesulfonic acid.p-TSA), 메탄술폰산화합물 (Methanesulfonic acid, MSA), 아미도술폰산(Amidosulnic acid, ASA) 등이 있으며, 특별히 한정되지는 않는다. 이들은 단독 으로 또는 혼합하여 사용할 수 있다.
상기 식각액 조성물은 보론 함유 화합물을 약 0.01 내지 5 중량%를 더 포함할 수 있다.
상기 무기산의 예로는 질산(nitric acid), 인산(phosphoric acid), 황산(sulfuric acid), 염산(hydrochloric acid)등을 들 수 있다. 이들은 단독으로 또는 혼합하여 사용할 수 있다.
상기 보론함유 화합물은 보레이트(R1BO3, R2HBO3,R3H2BO3), 메타보레이트(R3BO2), 테트라보레이트(R2B4O7, R3HB4O7), 붕불화암모늄(NH4BF4), 불화붕소산(HBF4), 붕불화리튬(LiBF4) 붕불화나트륨(NaBF4), 붕불화칼륨 (KBF4)등을 들 수 있다. 이들은 단독으로 또는 혼합하여 사용할 수 있다. (상기 R1 은 H3, Li3, Na3, (NH4)3 또는 K3를 나타내고, 상기 R2는 Li2, Na2, K2또는 (NH4)2를 나타내며, 상기 R3는 Li, Na, K 또는 NH4를 나타낸다.)
킬레이트제의 경우 구리막 식각 후 구리이온에 의한 구리막 식각 속도에 영향을 주지 않는 역할을 하며, 포스포닉 계열(Phosphonic series), 설포닉 계열(Sulfonic series), 아세테이트 계열(Acetate series)의 킬레이트제가 있으며, 특별히 한정되지는 않는다.
제2 식각액 -
제2 식각액은 과산화이황산암모늄((NH4)2S2O8 ammonium persulfate) 0.1~30 중량 %, 유기산 0.1~30 중량 %, 불소(F) 함유 화합물 0.01~5 중량 %, 암모늄염 화합물 0.01~5 중량 %, 글리콜계 화합물 0.01~10 중량 %, 아졸계 화합물 0.01~2 중량 %과 잔부(殘部)에 해당하는 물을 포함하는 식각액이다.
이상에서 개시하는 식각액 또는 식각액 조성물의 범위에는 상기 나타낸 중량비의 범위 내에 포함된 식각액은 물론, 비록 조성이 그 중량비 범위의 수치 밖에 있거나, 앞에서 예시로서 보인 일부 성분의 치환이 있더라도 그 변화된 구성이 이 분야에서 통상의 지식을 가진 자에게 상기 식각액 조성과 실질적으로 균등한 것이 자명하다면 그러한 구성까지도 포함된다.
이와 같은 비과수계 식각액으로 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각하여 0도 초과 70도 이하의 테이퍼진 측면도 형성된다. 상부막(121r, 124r) 및 하부막(121p, 124p)은 동일 식각액으로 함께 식각되지만, 테이퍼 각도는 식각액에 대한 식각 속도에 따라 서로 다를 수 있다.
이상에서는 게이트선(121) 및 게이트 전극(124)을 티타늄과 구리의 이중층으로 형성하는 경우에 대하여 살펴보았다. 그러나, 위에서 언급한 바와 같이 게이트선(121) 및 게이트 전극(124)은 티타늄과 구리 이외의 금속으로도 형성될 수 있으며, 단일층이나 삼중층 이상의 다중층으로도 형성될 수 있다.
그 후, 도 4에 도시한 바와 같이, 게이트선(121) 및 게이트 전극(124)위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 금속막(170p) 및 제2 금속막(170r)을 적층한다.
제1 비정질 규소막(150)은 불순물을 포함하지 않으며, 제2 비정질 규소 막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 금속막(170p)은 티타늄 또는 티타늄 합금으로 형성하고, 제2 금속막(170r)은 구리 또는 구리 합금으로 형성할 수 있다.
여기서 게이트 절연막(140)은 3500 이상 5000 Å의두께로 형성하며, 제1 금속막(170p)은 10 내지 500Å의 두께로 적층하며, 제2 금속막(170r)은 1000 내지 7000 Å의 두께로 적층한다.
그 위에 감광막(photo resist)을 형성한 후 패터닝하여 감광막 패턴(50)을 형성한다. 감광막 패턴(50)은 두꺼운 제1 부분(50a)과 상대적으로 얇은 제2 부분(50b)을 가진다. 감광막 패턴(50)의 두께 차이는 마스크를 이용하여 조사하는 빛의 양을 조절하거나 리플로우 방법을 이용하여 형성할 수 있다. 빛을 양을 조절하는 경우에는 마스크에 슬릿 패턴 또는 격자 패턴이나 반투명층이 형성되어 있을 수 있다. 두께가 얇은 제2 부분(50b)은 박막 트랜지스터의 채널 영역이 형성될 위치에 대응하여 형성한다.
그 후, 도 5에 도시한 바와 같이 감광막 패턴(50)을 마스크로 하여 제1 금속막(170p) 및 제2 금속막(170r)을 함께 식각할 수 있는 식각액(etchant)를 사용하여 제1 금속막(170p) 및 제2 금속막(170r)을 식각한다. 여기에서 사용하는 식각액은 순수 티타늄과 수순수 구리로 형성된 이중층 배선을 식각하는 제1 식각액 및 제2 식각액(게이트선(121)의 하부막(121p, 124p) 및 상부막(121r, 124r)을 식각하는 내용 부분 참고)을 사용할 수 있다. 이미 설명한 바와 같이 제1 식각액 또는 제2 식각액은 비과수계 식각액으로 불소(F) 성분을 함유한다. 또한, 제1 식각액 및 제2 식각액은 순수 티타늄과 순수 구리만으로 형성된 이중층의 배선을 식각하는데 사용되는 것이 바람직하며, 합금의 경우에는 추가되는 물질에 따라 함께 식각되지 않을 수 있다. 실시예에 따라서는 게이트선(121)을 식각할 때 사용한 식각액과 제1 금속막(170p) 및 제2 금속막(170r)을 식각할 때 사용한 식각액은 동일한 식각액일 수 있다.
도 5에서와 같이 식각액을 사용하여 제1 금속막(170p) 및 제2 금속막(170r)을 식각하면, 감광막 패턴(50)이 덮이지 않은 제1 금속막(170p) 및 제2 금속막(170r)과 감광막 패턴(50)의 하부의 일부 영역은 식각액의 등방성 식각 특성에 의해 식각되며 그 결과 도 5와 같이 감광막 패턴(50)이 형성된 영역(A, B, C)의 안쪽에 제1 금속막(170p) 및 제2 금속막(170r)의 경계선이 위치하게 된다.
이 때, 제1 금속막(170p) 및 제2 금속막(170r)을 식각하는 식각액은 게이트 절연막(140), 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각하지 않는다.
그 후, 도 6에서 도시하고 있는 바와 같이 감광막 패턴(50)을 마스크로 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각한다.
그 후, 도 7에서 도시하고 있는 바와 같이 에치백(etch back)으로 얇은 두께의 제2 부분(50b)를 제거한다. 이때, 제1 부분(50a)도 함께 식각되어 폭 및 높이가 줄어들어 도 7의 제2 감광막 패턴(51)이 된다. 제2 감광막 패턴(51)은 도 5 및 도 6에서의 감광막 패턴(50)이 형성되었던 영역(A, B, C)에 비하여 좁은 영역(A',B', C')에 형성되어 있다. 이때, 제2 감광막 패턴(51)은 A' 영역을 제외한 나머지 제1 금속막(170r)영역을 덮고 있다.
그 후, 도 8에서 도시하고 있는 바와 같이 제2 감광막 패턴(51)을 마스크로 하여 식각액을 이용하여 제2 금속막(170r)만을 식각한다. 여기서 사용하는 식각액은 도 3 및 도 5에서 사용하는 식각액과 다른 식각액을 사용하여야 한다. 즉, 도 3 및 도 5에서는 구리 및 티타늄을 모두 식각할 수 있는 식각액이었지만, 도 8에서는 구리만을 식각할 수 있는 식각액을 사용한다. 도 8에서 사용하는 식각액도 비과수계 식각액이며, 도 3 및 도 5의 식각액과 달리 불소(F)성분을 포함하지 않으며, 그 예로는 아래와 같은 식각액이 있다.
구리를 포함하는 제2 금속막(170r)만 식각하는 식각액은 과산화이황산암모늄((NH4)2S2O8 ammonium persulfate) 0.1~30 중량 %, 유기산 0.1~30 중량 %, 인산염 화합물 0.01~5 중량 %, 아졸계 화합물 0.01~2 중량 %과 잔부(殘部)에 해당하는 물을 포함한다.
이상의 식각액 또는 식각액 조성물의 범위에는 상기 나타낸 중량비의 범위 내에 포함된 식각액은 물론, 비록 조성이 그 중량비 범위의 수치 밖에 있거나, 앞에서 예시로서 보인 일부 성분의 치환이 있더라도 그 변화된 구성이 이 분야에서 통상의 지식을 가진 자에게 상기 식각액 조성과 실질적으로 균등한 것이 자명하다면 그러한 구성까지도 포함된다.
도 8의 공정을 통하여 제1 금속막(170p)의 상부면이 노출된다. 제1 금속막(170p) 중 노출된 부분의 폭은 실시예에 따라 다를 수 있다.
그 후, 도 9 및 도 10에서 도시하고 있는 바와 같이 제2 감광막 패턴(51)을 마스크로 제1 금속막(170p), 제2 비정질 규소막(160), 제1 비정질 규소막(150) 및 게이트 절연막(140)을 건식 식각한다.
도 9는 제1 금속막(170p)이 식각되어 분리된 상태까지만을 도시하고 있으며, 도 10은 제2 비정질 규소막(160)이 식각되어 분리되고 박막 트랜지스터의 채널이 노출된 상태를 도시하고 있다.
도 9를 보면, 제1 금속막(170p)이 분리되어 이중층의 게이트선(171p, 171r), 소스 전극(173p, 173r) 및 드레인 전극(175p, 175r)이 완성된 모습이 도시되어 있다. 이중 하부막(171p, 173p, 175p)는 상부면이 외부로 노출된 영역을 가진다. 이 때, 노출된 영역의 폭은 전체 하부막(171p, 173p, 175p)의 15 이상 70%이하의 폭을 가진다. 도 9에서 하부막의 일측이 노출된 폭(d1)은 0.3 내지 2.0㎛의 값을 가진다.
이 때에는 제2 감광막 패턴(51)으로 덮이지 않은 제2 비정질 규소막(160), 제1 비정질 규소막(150) 및 게이트 절연막(140)도 식각된다. 도 9에서 P로 표시된 영역을 보면, 제1 비정질 규소막(150) 중에서 제2 감광막 패턴(51)으로 가려지지 않는 영역은 식각되어 계단 형상을 가지는 것을 확인할 수 있다. 또한, 게이트 절연막(140)도 제1 비정질 규소막(150)으로 덮히지 않은 영역이 식각되어 덮혀 있는 게이트 절연막(140)과 두께가 달라져 계단 형상을 가진다.
이 후, 더 식각하여 도 10과 같이 제2 비정질 규소막(160)도 분리시켜 저항성 접촉 부재(161, 165)를 형성하며, 박막 트랜지스터의 채널을 형성하는 반도체의 채널부(154)도 노출된다.
도 10에서는 공정 조건을 조절하여 제1 비정질 규소막(150)에 위치하던 계단 형상의 구조가 모두 식각되도록 하였다. 그 결과 반도체의 채널부(154)는 소스 전극 및 드레인 전극(173, 175)으로 가려진 부분과 다른 높이를 가질 수도 있다. (도시하지 않음)
또한, 게이트 절연막(140)에 존재하던 계단 형상은 좀 더 단차를 가지는 구조가 된다. 도 10에서 두께차(g1)의 높이는 500 이상 3000 Å 이하의 값을 가지거나 게이트 절연막(140) 전체 두께의 1/8 이상 3/4 이하의 값을 가질 수 있다. 또한, 도 10에서 d2의 폭은 0.3 내지 1.5㎛의 폭을 가질 수 있다. 또한, 식각되지 않은 게이트 절연막(140)의 폭에서 d2 폭이 차지하는 비율은 3 내지 30%일 수 있다.
이처럼 두께가 다른 감광막 패턴을 이용하면, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 동일한 평면 패턴을 가지는 저항성 접촉 부재(161, 163, 165)를 가진다. 한편, 반도체(151)의 경우에는 드레인 전극(175)과 소스 전극(173) 사이의 노출된 부분을 제외하고 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 실질적으로 동일한 평면 패턴을 가진다.
그 후, 도 11에서 도시한 바와 같이, 애싱(ashing)으로 감광막 패턴을 제거한다.
도 4 내지 도 11은 하나의 마스크로 감광막 패턴을 형성하여 반도체층(151), 저항성 접촉 부재(161, 163, 165) 및 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 형성하는 단계를 상세하게 도시하였다. 하나의 마스크를 이용하여 패턴을 형성하고 있어 상부막(171r, 173r, 175r)을 제외하고는 채널부(154)이외의 영역에서는 실질적으로 동일한 평면 패턴을 가진다. 한편, 상부막(171r, 173r, 175r)은 도 8에서 습식 식각되어 예를 들면 d1 정도의 폭 만큼 줄어든 평면 패턴을 가진다.
그 후, 도 12에서 도시한 바와 같이, 유기 물질 또는 무기 물질로 보호막(180)을 형성하고, 감광막을 이용하여 드레인 전극(175)의 상부막(175r)을 노출시키는 접촉 구멍(185)을 형성한다.
그 후, 도 2에서 도시한 바와 같이, ITO 또는 IZO와 같은 투명 도전체를 적층하고 식각하여 노출된 드레인 전극(175)과 전기적으로 접촉하는 화소 전극(191)을 형성한다.
한편, 도 8과 같이 제2 금속막(170r)만을 식각한 경우에 노출된 제1 금속막(170p)의 상부에는 티타늄 산화막(170s)이 적층될 수 있다. 이는 도 13에서 도시되어 있다.
도 13과 같이 노출된 티타늄 산화막(170s)이 적층되면, 티타늄 산화막(170s)도 식각하여야 한다.
즉, 도 9 및 도 10에서와 같이 제1 금속막(170p), 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 식각하는 단계에서 제1 금속막(170p)의 노출된 상부에 형성된 티타늄 산화막(170s)을 함께 제거한다.
티타늄 산화막(170s)의 제거와 함께 도 9 및 도 10의 공정을 수행하기 위해서는 세단계 또는 네단계를 거치게 된다.
우선, 세단계로 이루어지는 경우를 살펴본다.
이는 티타늄 산화막(170s)을 제거하는 제1 단계, 제1 금속막(170p), 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 식각하는 제2 단계, 및 후처리하는 제3 단계로 이루어진다.
여기서 티타늄 산화막(170s)을 제거하기 위해서는 SF6, CF4 등의 F를 포함하는 기체를 이용하여 티타늄 산화막(170s)을 제거(제1 방식)하거나 SF6가 포함된 다양한 기체계 (SF6 only, SF6/He, SF6/N2, SF6/O2, SF6/O2/He)를 이용하여 제거(제2 방식)할 수 있다. 제2 방식의 경우 SF6 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 400mT를 사용할 수 있다. 한편, 후처리는 식각 후 각 층 상부에 위치하는 식각 부산물들을 제거하는 일종의 세정 처리를 포함한다.
한편, 네단계를 거치는 경우를 살펴본다.
이는 티타늄 산화막(170s)을 제거하는 제1 단계, 제1 금속막(170p)을 제거하는 제2 단계, 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 식각하는 제3 단계, 및 후처리하는 제4 단계로 이루어진다.
티타늄 산화막(170s)을 제거하는 단계는 세단계로 이루어진 방법에서 티타늄 산화막(170s)을 제거할 때 사용되는 기체를 그대로 사용할 수 있다.
제1 금속막(170p)만을 제거하는 제2 단계에서는 Cl2/He, Cl2/Ar, Cl2 only의 Cl을 포함하는 기체를 사용할 수 있으며, 여기서 Cl2 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 200mT일 수 있다.
이상에서는 도 1 및 도 2의 구조를 가지는 박막 트랜지스터 표시판의 제조 방법에 대하여 살펴보았다.
이하에서는 도 14를 통하여 도 1 내지 도 13의 실시예에 따라 실제 제작된 박막 트랜지스터 표시판의 일부 단면 형상을 살펴본다.
도 14는 도 1 내지 도 13의 실시예에 따른 박막 트랜지스터 표시판에 형성된 배선의 일측 단면을 찍은 사진이다.
도 14에서는 순수 구리(Cu)로 형성된 상부막(171r), 순수 티타늄(Ti)으로 형성된 하부막(171p), 비정질 실리콘(a-Si)으로 형성된 반도체(151), 질화 규소(SiNx)로 형성된 게이트 절연막(140)의 단면을 도시하고 있다. 도 13에서는 반도체층(151)과 그 위의 저항성 접촉 부재(161)가 정확하게 구분되지 않아서 별도로 표시하지 않았다.
도 14를 보면, 반도체층(151)이 상부막(171r)으로부터 약 1.06㎛ 돌출되어 있는 것을 확인할 수 있으며, 티타늄(Ti)으로 형성된 하부막(171p)도 거의 반도체층(151)의 돌출된 폭에 준하여 돌출되어 있는 것을 확인할 수 있다. 또한, 게이트 절연막(140)은 도 14의 P' 영역과 같이 계단 형상을 가지며, 계단 형상의 끝부분에서 상부막(171r)의 끝까지의 폭은 1.83㎛임을 확인할 수 있다.
또한, 상부막(171r), 하부막(171p), 반도체층(151), 게이트 절연막(140)의 계단 부분은 모두 테이퍼져 있으며, 상부막(171r)이 하부막(171p)에 비하여 두껍게 형성되어 있음을 확인할 수 있다.
이하에서는 도 15 내지 도 26을 통하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 살펴본다.
이제 본 발명의 또 다른 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 1 및 도 15를 참고하여 상세하게 설명한다.
도 15는 본 발명의 또 다른 한 실시예에 따른 박막 트랜지스터 표시판의 단면도로, 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 15의 실시예는 도 2의 실시예와 달리 게이트 절연막(140)이 두꺼운 제1 두께(t1)를 가지는 부분이 반도체(151)의 외부로 노출되지 않는 차이점이 있다.
이하 상세하게 살펴본다.
도 1 및 도 15를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 하부막(121p, 124p) 및 상부막(121r, 124r)으로 이루어진 이중막 구조를 가진다. 하부막(121p, 121p)은 티타늄(Ti) 또는 티타늄 합금으로 이루어져 있으며, 상부막(121r, 124r)은 구리(Cu) 또는 구리 합금으로 이루어져 있다. 게이트선(121)의 하부막(121p, 124p)은 10 내지 500Å의두께를 가지며, 상부막(121r, 124r)은 1000 내지 7000Å의 두께를 가질 수 있다.
게이트선(121)의 하부막(121p) 및 상부막(121r)은 각각 테이퍼(taper)진 측면을 가지며, 각각 0 초과 70도 이하의 각도로 기판(110)면에 대하여 기울어져 있다.
이상과 달리 게이트선(121) 및 게이트 전극(124)은 단일층 또는 삼중층 이상의 다중층으로 형성될 수도 있으며, 구리 및 티타늄을 포함하지 않는 다른 금속(예를 들면, 몰리브덴, 알루미늄, 크롬, 금, 은, 탄탈(Ta) 등)을 포함하는 물질로도 형성될 수 있다.
게이트선(121) 위에는 질화 규소 따위의 절연 물질로 만들어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 반도체(151)로 덮인 영역까지는 두꺼운 두께(이하 제1 두께(t1)라 함)를 가지며, 그 이외의 영역에서는 상대적으로 얇은 두께(이하 제2 두께(t2)라 함)를 가진다. 실시예에 따라서 게이트 절연막(140) 위에 식각을 차단하는 마스크 역할의 층이 있는 경우에는 해당 영역도 식각되지 않아 제1 두께(t1)를 가질 수도 있다.
여기서, 제1 두께(t1)는 3500 이상 5000 Å 이하의 값을 가지며, 제2 두께(t2)는 500 이상 4500 Å 이하의 값을 가질 수 있으며, 대략 제2 두께(t2)는 제1 두께(t1)의 1/4 이상 7/8 이하의 값을 가질 수 있다. 한편, 제1 두께(t1) 및 제2 두께(t2)의 차이인 두께차(g1)는 500 이상 3000 Å 이하의 값을 가질 수 있으며, 제1 두께(t1)의 1/8 내지 3/4의 값을 가질 수 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 복수의 반도체(151)가 형성되어 있다. 반도체(151)는 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 채널부(projection; 154)를 포함한다.
반도체(151) 위에는 복수의 선형 저항성 접촉 부재(161) 및 섬형 저항성 접촉 부재(165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 반도체(151)의 채널부(154)를 향하여 뻗어 있는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 선형 반도체(151)의 채널부(154) 위에 배치되어 있다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가지는 복수의 소스 전극(173)을 포함한다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다.
소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)도 상부막(171r, 173r, 175r) 및 하부막(171p, 173p, 175p)의 이중막 구조를 가진다. 상부막(171r, 173r, 175r)은 구리(Cu) 또는 구리 합금으로 이루어져 있으면, 하부막(171p, 173p, 175p)은 티타늄(Ti) 또는 티타늄 합금으로 이루어져 있다.
상부막(171r, 173r, 175r)의 폭은 하부막(171p, 173p, 175p)의 폭보다 좁아서 하부막(171p, 173p, 175p)의 상부면이 노출되어 있다. 하부막(171p, 173p, 175p)은 15 이상 70%이하의 영역이 상부막(171r, 173r, 175r)으로 가려지지 않고 노출되어 있다. 도 15에서 하부막의 일측이 노출된 폭(d1)은 0.3 내지 2.0㎛의 값을 가진다.
데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)은 100 내지 500Å의 두께를 가지며, 상부막(171r, 173r, 175r)은 1000 내지 7000Å의 두께를 가질 수 있다.
데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p) 및 상부막(171r, 173r, 175r)은 각각 테이퍼(taper)진 측면을 가지며, 각각 30 이상 80도 이하의 각도로 기판(110)면에 대하여 기울어져 있다. 게이트선(121)의 테이퍼 각도에 비하여 데이터선(171)의 테이퍼 각도가 큰 것을 확인할 수 있는데, 게이트선(121)의 경우 데이터선(171)이 상부에서 교차되면서 단선되는 것을 방지하기 위하여 테이퍼 각도를 작게 형성할 수도 있다.
저항성 접촉 부재(161, 163, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 또한, 저항성 접촉 부재(161, 163, 165)는 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 실질적으로 동일한 평면 패턴을 가진다. 이는 저항성 접촉 부재(161, 163, 165)와 하부막(171p, 173p, 175p)이 동일한 마스크에 의하여 함께 식각되기 때문이다.
반도체(151)의 채널부(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체(151)는 채널부(154)의 노출된 부분을 제외하고 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 패턴을 가진다. 이는 반도체(151)와 저항성 접촉 부재(161, 163, 165)가 동일한 마스크에 의하여 함께 식각되기 때문이다.
본 발명에서는 반도체(151), 저항성 접촉 부재(161, 163, 165) 및 데이터선(171), 소스 전극(173)과 드레인 전극(175)은 하나의 마스크를 이용하여 식각된다. 그 결과 반도체(151)와 저항성 접촉 부재(161, 163, 165)뿐만 아니라 데이터선(171), 소스 전극(173)과 드레인 전극(175)의 하부막(171p, 173p, 175p)도 채널부(154)의 노출된 부분을 제외하고는 실질적으로 동일한 평면 패턴을 가진다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 채널부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 채널부(154)에 형성된다.
데이터선(171), 드레인 전극(175) 및 노출된 채널부(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)의 일단을 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있 다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 공통 전극(common electrode)(도시하지 않으며, 대향 표시판에 형성되거나 박막 트랜지스터 표시판에 형성될 수 있음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
그러면, 도 1 및 도 15에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 16 내지 25와 기 설명한 도 15를 참고로 하여 상세히 설명한다.
도 16 내지 25에 따른 박막 트랜지스터 표시판의 제조 방법은 도 3 내지 도 12의 제조 방법과 달리 에치백 공정을 진행한 후에 제1 비정질 규소막(150), 제2 비정질 규소막(160)을 식각한다. 그 결과 게이트 절연막(140)에서 두꺼운 두께를 가지는 부분이 반도체(151)의 아래에만 존재하게 된다.
이하 상세하게 살펴본다.
도 16 내지 25는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 16에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 티타늄(Ti) 또는 티타늄(Ti) 합금을 적층하고, 그 위에 구리(Cu) 또는 구리(Cu) 합금을 적층하여 이중층을 형성한 후 패터닝하여 게이트 전극(124)을 가지는 게이트선(121)을 형성한다.
타타늄(Ti) 또는 티타늄(Ti) 합금으로 형성되는 하부막(121p, 124p)은 10 내지 500Å의 두께로 적층하며, 구리(Cu) 또는 구리(Cu) 합금으로 형성되는 상부막(121r, 124r)은 1000 내지 7000Å의 두께로 적층한다.
그 후, 감광막(도시하지 않음)을 적층하고 패터닝한 후 패터닝된 감광막(도시하지 않음)을 마스크로 식각액(etchant)으로 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각한다. 이때 사용하는 식각액(etchant)은 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각할 수 있는 것을 사용할 수 있으며, 비과수계(H2O2가 포함되지 않은 계열) 식각액으로 불소(F)성분을 포함하는 식각액을 사용할 수 있다. 그 예로는 도 3을 설명하면서 기술한 제1 식각액 또는 제2 식각액을 포함한다. 제1 식각액 및 제2 식각액은 티타늄과 구리를 함께 식각하는데 사용하는 식각액으로 티타늄 합금과 구리 합금을 식각하는 경우에는 실시예에 따라 식각되지 않을 수 있다. 그러므로 아래의 제1 식각액 및 제2 식각액은 순수 티타늄과 순수 구리만으로 형성된 이중층의 배선을 식각하는데 사용하는 것이 바람직하 다.
제1 및 제2 식각액과 같은 비과수계 식각액으로 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각하여 0도 초과 70도 이하의 테이퍼진 측면도 형성한다. 상부막(121r, 124r) 및 하부막(121p, 124p)은 동일 식각액으로 함께 식각 되지만, 테이퍼 각도는 식각액에 대한 식각 속도에 따라 서로 다를 수 있다.
이상에서는 게이트선(121) 및 게이트 전극(124)을 티타늄과 구리의 이중층으로 형성하는 경우에 대하여 살펴보았다. 그러나, 위에서 언급한 바와 같이 게이트선(121) 및 게이트 전극(124)은 티타늄과 구리 이외의 금속으로도 형성될 수 있으며, 단일층이나 삼중층 이상의 다중층으로도 형성될 수 있다.
그 후, 도 17에 도시한 바와 같이, 게이트선(121) 및 게이트 전극(124)위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 금속막(170p) 및 제2 금속막(170r)을 적층한다.
제1 비정질 규소막(150)은 불순물을 포함하지 않으며, 제2 비정질 규소막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 금속막(170p)은 티타늄 또는 티타늄 합금으로 형성하고, 제2 금속막(170r)은 구리 또는 구리 합금으로 형성할 수 있다.
여기서 게이트 절연막(140)은 3500 이상 5000 Å의 두께로 형성하며, 제1 금속막(170p)은 10 내지 500 Å의 두께로 적층하며, 제2 금속막(170r)은 1000 내지 7000 Å의 두께로 적층한다.
그 위에 감광막(photo resist)을 형성한 후 패터닝하여 감광막 패턴(50)을 형성한다. 감광막 패턴(50)은 두꺼운 제1 부분(50a)과 상대적으로 얇은 제2 부분(50b)를 가진다. 감광막 패턴(50)의 두께 차이는 마스크를 이용하여 조사하는 빛의 양을 조절하거나 리플로우 방법을 이용하여 형성할 수 있다. 빛을 양을 조절하는 경우에는 마스크에 슬릿 패턴 또는 격자 패턴이나 반투명층이 형성되어 있을 수 있다. 두께가 얇은 제2 부분(50b)은 박막 트랜지스터의 채널 영역이 형성될 위치에 대응하여 형성한다.
그 후, 도 18에 도시한 바와 같이 감광막 패턴(50)을 마스크로 하여 제1 금속막(170p) 및 제2 금속막(170r)을 함께 식각할 수 있는 식각액(etchant)를 사용하여 제1 금속막(170p) 및 제2 금속막(170r)을 식각한다. 여기에서 사용하는 식각액은 순수 티타늄과 수순수 구리로 형성된 이중층 배선을 식각하는 제1 식각액 및 제2 식각액 (게이트선(121)의 하부막(121p, 124p) 및 상부막(121r, 124r)을 식각하는 내용 부분 참고)을 사용할 수 있다. 이미 설명한 바와 같이 제1 식각액 또는 제2 식각액은 불소(F) 성분을 포함하는 비과수계 식각액이다. 또한, 제1 식각액 및 제2 식각액은 순수 티타늄과 순수 구리만으로 형성된 이중층의 배선을 식각하는데 사용되는 것이 바람직하며, 합금의 경우에는 추가되는 물질에 따라 함께 식각되지 않을 수 있다. 실시예에 따라서는 게이트선(121)을 식각할 때 사용한 식각액과 제1 금속막(170p) 및 제2 금속막(170r)을 식각할 때 사용한 식각액은 동일한 식각액일 수 있다.
도 18에서와 같이 식각액을 사용하여 제1 금속막(170p) 및 제2 금속막(170r)을 식각하면, 감광막 패턴(50)이 덮이지 않은 제1 금속막(170p) 및 제2 금속 막(170r)과 감광막 패턴(50)의 하부의 일부 영역은 식각액의 등방성 식각 특성에 의해 식각되며 그 결과 도 18과 같이 감광막 패턴(50)이 형성된 영역(A, B, C)의 안쪽에 제1 금속막(170p) 및 제2 금속막(170r)의 경계선이 위치하게 된다.
이 때, 제1 금속막(170p) 및 제2 금속막(170r)을 식각하는 식각액은 게이트 절연막(140), 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각하지 않는다.
그 후, 도 19에서 도시하고 있는 바와 같이 에치백(etch back)으로 얇은 두께의 제2 부분(50b)를 제거한다. 이때, 제1 부분(50a)도 함께 식각되어 폭 및 높이가 줄어들어 도 19의 제2 감광막 패턴(51)이 된다. 제2 감광막 패턴(51)은 도 16의 감광막 패턴(50)이 형성되었던 영역(A, B, C)에 비하여 좁은 영역(A', B', C')에 형성되어 있다. 이때, 제2 감광막 패턴(51)은 A' 영역을 제외한 나머지 제1 금속막(170r)영역을 덮고 있다.
그 후, 도 20에서 도시하고 있는 바와 같이 제2 감광막 패턴(51)을 마스크로 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각한다. 이때, A 영역은 제2 감광막 패턴(51)으로 가려지지 않았지만, 제2 금속막(170r)으로 가려져 있어 식각되지 않는다.
그 후, 도 21에서 도시하고 있는 바와 같이 제2 감광막 패턴(51)을 마스크로 하여 식각액을 이용하여 제2 금속막(170r)만을 식각한다. 여기서 사용하는 식각액은 도 16 및 도 18에서 사용하는 식각액과 다른 식각액을 사용하여야 한다. 즉, 도 16 및 도 18에서는 구리 및 티타늄을 모두 식각할 수 있는 식각액이었지만, 도 21에서는 구리만을 식각할 수 있는 식각액을 사용한다. 도 21에서 사용하는 식각액도 비과수계 식각액이지만, 불소(F)성분은 포함하지 않는다. 그 예로는 도 8을 설명하면서 언급한 식각액이 있다.
도 21의 공정을 통하여 제1 금속막(170p)의 상부면이 노출된다. 제1 금속막(170p) 중 노출된 부분의 폭은 실시예에 따라 다를 수 있다.
그 후, 도 22 및 도 23에서 도시하고 있는 바와 같이 제2 감광막 패턴(51)을 마스크로 제1 금속막(170p), 제2 비정질 규소막(160), 제1 비정질 규소막(150) 및 게이트 절연막(140)을 건식 식각한다.
도 22는 제1 금속막(170p)이 식각되어 분리된 상태까지만을 도시하고 있으며, 도 23은 제2 비정질 규소막(160)이 식각되어 분리되고 박막 트랜지스터의 채널이 노출된 상태를 도시하고 있다.
도 22를 보면, 제1 금속막(170p)이 분리되어 이중층의 게이트선(171p, 171r), 소스 전극(173p, 173r) 및 드레인 전극(175p, 175r)이 완성된 모습이 도시되어 있다. 이중 하부막(171p, 173p, 175p)는 상부면이 외부로 노출된 영역을 가진다. 이 때, 노출된 영역의 폭은 전체 하부막(171p, 173p, 175p)의 15 이상 70%이하의 폭을 가진다. 도 22에서 하부막의 일측이 노출된 폭(d1)은 0.3 내지 2.0㎛의 값을 가진다.
이 때에는 제2 감광막 패턴(51)으로 덮이지 않은 제2 비정질 규소막(160), 제1 비정질 규소막(150) 및 게이트 절연막(140)도 식각되는데, 본 실시예에서는 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)이 제2 감광막 패턴(51)의 밖으로 노출되지 않아 거의 식각되지 않는다. 게이트 절연막(140) 중 제2 감광막 패턴(51)의 밖으로 노출된 부분만 식각된다. 그 결과 게이트 절연막(140)은 제1 비정질 규소막(150)으로 덮히지 않은 영역이 식각되어 덮혀 있는 게이트 절연막(140)과 두께가 달라지게 된다.
이 후, 더 식각하여 도 23과 같이 제2 비정질 규소막(160)도 분리시켜 저항성 접촉 부재(161, 165)를 형성하며, 박막 트랜지스터의 채널을 형성하는 반도체의 채널부(154)도 노출된다. 이 때, 반도체의 채널부(154)는 소스 전극 및 드레인 전극(173, 175)으로 가려진 부분과 다른 높이를 가질 수도 있다. (도시하지 않음)
또한, 게이트 절연막(140)에 존재하던 두께 차이는 좀 더 커진다. 도 23에서 두께차(g1)의 높이는 500 이상 3000 Å 이하의 값을 가지거나 게이트 절연막(140) 전체 두께의 1/8 이상 3/4 이하의 값을 가질 수 있다.
이처럼 두께가 다른 감광막 패턴을 이용하면, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 동일한 평면 패턴을 가지는 저항성 접촉 부재(161, 163, 165)를 가진다. 한편, 반도체(151)의 경우에는 드레인 전극(175)과 소스 전극(173) 사이의 노출된 부분을 제외하고 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 실질적으로 동일한 평면 패턴을 가진다.
그 후, 도 24에서 도시한 바와 같이, 애싱(ashing)으로 감광막 패턴을 제거한다.
도 17 내지 도 24은 하나의 마스크로 감광막 패턴을 형성하여 반도체 층(151), 저항성 접촉 부재(161, 163, 165) 및 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 형성하는 단계를 상세하게 도시하였다. 하나의 마스크를 이용하여 패턴을 형성하고 있어 상부막(171r, 173r, 175r)을 제외하고는 채널부(154)이외의 영역에서는 실질적으로 동일한 평면 패턴을 가진다. 한편, 상부막(171r, 173r, 175r)은 도 21에서 습식 식각되어 예를 들면 d1 정도의 폭 만큼 줄어든 평면 패턴을 가진다.
그 후, 도 25에서 도시한 바와 같이, 유기 물질 또는 무기 물질로 보호막(180)을 형성하고, 감광막을 이용하여 드레인 전극(175)의 상부막(175r)을 노출시키는 접촉 구멍(185)을 형성한다.
그 후, 도 15에서 도시한 바와 같이, ITO 또는 IZO와 같은 투명 도전체를 적층하고 식각하여 노출된 드레인 전극(175)과 전기적으로 접촉하는 화소 전극(191)을 형성한다.
한편, 도 21과 같이 제2 금속막(170r)만을 식각한 경우에 노출된 제1 금속막(170p)의 상부에는 티타늄 산화막(170s)이 적층될 수 있다. 이는 도 26에서 도시되어 있다.
도 26과 같이 노출된 티타늄 산화막(170s)이 적층되면, 티타늄 산화막(170s)도 식각하여야 한다.
즉, 도 22 및 도 23에서와 같이 제1 금속막(170p), 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 식각하는 단계에서 제1 금속막(170p)의 노출된 상부에 형성된 티타늄 산화막(170s)을 함께 제거한다.
티타늄 산화막(170s)의 제거와 함께 도 22 및 도 23의 공정을 수행하기 위해서는 세단계 또는 네단계를 거치게 된다.
우선, 세단계로 이루어지는 경우를 살펴본다.
이는 티타늄 산화막(170s)을 제거하는 제1 단계, 제1 금속막(170p), 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 식각하는 제2 단계, 및 후처리하는 제3 단계로 이루어진다.
여기서 티타늄 산화막(170s)을 제거하기 위해서는 SF6, CF4 등의 F를 포함하는 기체를 이용하여 티타늄 산화막(170s)을 제거(제1 방식)하거나 SF6가 포함된 다양한 기체계 (SF6 only, SF6/He, SF6/N2, SF6/O2, SF6/O2/He)를 이용하여 제거(제2 방식)할 수 있다. 제2 방식의 경우 SF6 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 400mT를 사용할 수 있다. 한편, 후처리는 식각 후 각 층 상부에 위치하는 식각 부산물들을 제거하는 일종의 세정 처리를 포함한다.
한편, 네단계를 거치는 경우를 살펴본다.
이는 티타늄 산화막(170s)을 제거하는 제1 단계, 제1 금속막(170p)을 제거하는 제2 단계, 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 식각하는 제3 단계, 및 후처리하는 제4 단계로 이루어진다.
티타늄 산화막(170s)을 제거하는 단계는 세단계로 이루어진 방법에서 티타늄 산화막(170s)을 제거할 때 사용되는 기체를 그대로 사용할 수 있다.
제1 금속막(170p)만을 제거하는 제2 단계에서는 Cl2/He, Cl2/Ar, Cl2 only의 Cl을 포함하는 기체를 사용할 수 있으며, 여기서 Cl2 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 200mT일 수 있다.
한편, 도 1 내지 도 13의 실시예 중 도 9 및 도 10에서는 공정 조건을 조절하여 제1 비정질 규소막(150)에 위치하던 계단 형상의 구조(도 9의 P 참조)가 모두 식각되도록 한 실시예에 대하여만 기술하였다. 그렇지만, 이는 식각 조건이 특정된 경우에만 계단 형상의 제1 비정질 규소막(150)이 외부로 노출되지 않도록 하는 것이며, 조건에 맞지 않는 경우에는 해당 부분에 계단 형상이 잔재하는 것이 일반적이다. 이와 같이 제1 비정질 규소막(150)에 계단 형상이 남는 실시예는 도 27에서 도시하고 있다.
도 27은 본 발명의 또 다른 한 실시예에 따른 박막 트랜지스터 표시판의 단면도로 도 1의 II- II선을 따라 잘라 도시한 단면도이다.
도 27의 구조는 도 3 내지 도 9에 따라서 제조된 박막 트랜지스터 표시판에서 식각 조건을 맞추지 못하여 제1 비정질 규소막(150)이 반도체층(151)으로 완성되더라도 하부막(171p, 173p, 175p) 및 저항성 접촉층(161, 163, 165)의 외부로 노출된 계단 형상을 가진다. 노출된 폭은 위치에 따라 다를 수 있으며, 도 27에서는 d3 및 d4의 폭만큼 각각 노출되어 있는 반도체(151)를 도시하고 있다. 여기서 d3 및 d4는 하부막(171p, 173p, 175p)의 끝에서부터의 폭으로 도시되어 있다.
도 27에서는 반도체(151)의 노출된 영역의 끝단이 게이트 절연막(140) 중 두꺼운 두께를 가지는 영역의 경계와 일치하도록 도시되어 있다. 하지만, 실시예에 따라서는 게이트 절연막(140)의 두꺼운 두께 부분의 경계로부터 일정 거리만큼 내 부로 들어와 형성되어 있을 수도 있다. 즉, 도 27와 같은 실시예에서는 하나의 마스크로 감광막 패턴을 형성하여 반도체층(151), 저항성 접촉 부재(161, 163, 165) 및 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 형성하지만, 반도체층(151)도 노출된 영역을 가져 반도체(151)가 저항성 접촉 부재(161, 163, 165) 및 데이터선(171), 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가진다고 볼 수 없을 수도 있다. 이는 반도체층(151)의 노출된 계단 영역의 크기 및 노출된 폭에 따라서 달라질 수 있다. 즉, 노출된 반도체층(151)의 계단 영역이 게이트 절연막(140)의 두꺼운 두께 부분의 경계로부터 멀리 떨어져 형성된 경우에는 저항성 접촉 부재(161, 163, 165) 및 데이터선(171), 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가진다고 보기 어렵다. 그렇지만, 노출된 반도체층(151)의 계단 영역이 게이트 절연막(140)의 두꺼운 두께 부분의 경계로부터 얼마 떨어지지 않았거나 도 27에서 도시한 바와 같이 게이트 절연막(140)의 두꺼운 두께 부분의 경계와 일치하면 실질적으로 동일한 패턴을 가진다고 볼 수 있는 범위 내로 판단할 수 있다.
한편, 본 발명에서 티타늄(Ti) 합금으로 형성되는 하부막을 형성함에 있어서 티타늄(Ti) 합금으로 몰리브덴을 포함하는 몰리브덴-티타늄 (Mo-Ti)합금을 사용하는 경우에는 비과수 식각액을 이용하여 습식 식각하는 경우 식각 속도가 매우 빨라 구리를 포함하는 상부막과 함께 일괄 식각이 불가능하다. 그러므로 이러한 경우에는 하부막과 상부막을 각각 식각할 수 있다.
본 실시예에서는 박막 트랜지스터 표시판에 색필터나 차광 부재가 형성되지 않은 실시예를 기초로 설명하였다. 실시예에 따라서는 색필터나 차광부재가 박막 트랜지스터를 기준으로 그 상부 영역 또는 하부 영역에 형성될 수도 있다.
또한, 본 발명을 설명하기 위하여 사용된 실시예에서는 게이트선이 티타늄과 구리의 이중층으로 이루어진 실시예만을 중심으로 기술하였다. 하지만, 본 발명의 특징은 반도체층과 티타늄(또는 티타늄 합금) 및 구리(또는 구리 합금)의 이중층으로 형성된 데이터선층을 식각하는 것에 있으므로 게이트선이 단일층으로 형성되거나, 다중층으로 형성되어도 무관하며, 구리, 티타늄 이외에 몰리브덴, 알루미늄, 크롬, 금, 은, 탄탈(Ta) 등의 다른 금속을 이용하여 형성될 수도 있다.
이상에서는 티타늄 합금 또는 티타늄을 이용하여 배선의 한 층을 형성하는 것을 언급하였으나, 티타늄 합금 대신 순수한(pure) 티타늄만으로 배선의 한 층을 형성하는 경우 순수한 티타늄으로 형성된 배선 층은 아래와 같은 특성을 가진다.
밀도는 약 4.5g/cm-3, 녹는점은 약 1940K, 전기 음성도는 1.54, 전기 저항율은 20℃에서 약 0.42μΩm, 열전도율은 300K에서 21.9W 및 열팽창계수는 25℃에서 약 8.6μm의 특성을 가진다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이고,
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이고,
도 3 내지 도 12는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 1의 II-II선을 따라 잘라 도시한 단면도이고,
도 13은 도 8에서 산화막이 추가로 형성된 경우를 도시한 단면도이고,
도 14는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에서 박막 트랜지스터의 일측 단면을 찍은 사진이며,
도 15는 본 발명의 또 다른 한 실시예에 따른 박막 트랜지스터 표시판의 단면도로 도 1의 II-II선을 따라 잘라 도시한 단면도이고,
도 16 내지 도 25는 본 발명의 또 다른 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도이고,
도 26은 도 21에서 산화막이 추가로 형성된 경우를 도시한 단면도이고,
도 27은 본 발명의 또 다른 한 실시예에 따른 박막 트랜지스터 표시판의 단면도로 도 1의 II- II선을 따라 잘라 도시한 단면도이다.

Claims (49)

  1. 게이트선,
    게이트선을 덮는 게이트 절연막,
    게이트 절연막위에 형성되어 있는 반도체층,
    상기 반도체층 위에 형성되어 있는 데이터선 및 드레인 전극,
    상기 데이터선 및 드레인 전극을 덮으며, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 가지는 보호막, 및
    상기 접촉 구멍을 통항 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 포함하며,
    상기 데이터선 및 드레인 전극은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 형성되어 있으며,
    상기 하부막은 상기 상부막의 폭보다 넓어 외부로 노출되어 있는 부분을 가지는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 하부막의 노출된 영역의 폭은 상기 하부막의 폭의 15 이상 70% 이하인 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 게이트 절연막은 제1 두께를 가지는 제1 부분과 제1 부분보다얇은 제2 두께를 가지는 제2 부분을 가지는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 두께와 상기 제2 두께의 차는 상기 제1 두께의 1/8 내지 3/4인 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 게이트 절연막의 상기 제1 부분과 상기 제2 부분의 경계는 상기 반도체층으로부터 일정 거리 떨어진 곳에 위치하는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 게이트선은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 이루어져 있는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시켜 상기 상부막과 화소 전극이 접촉하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 반도체층과 상기 데이터선 및 드레인 전극 사이에 위치하는 저항성 접속층을 더 포함하는 박막 트랜지스터 표시판
  9. 제4항에서,
    상기 게이트 절연막의 상기 제1 부분과 상기 제2 부분의 경계는 상기 반도체층의 경계에 대응하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 게이트선은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 이루어져 있는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시켜 상기 상부막과 화소 전극이 접촉하는 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 반도체층과 상기 데이터선 및 드레인 전극 사이에 위치하는 저항성 접속층을 더 포함하는 박막 트랜지스터 표시판.
  13. 제1항에서,
    상기 게이트 절연막은 제1 두께를 가지는 제1 부분과 제1 부분보다얇은 제2 두께를 가지는 제2 부분을 가지는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 제1 두께와 상기 제2 두께의 차는 상기 제1 두께의 1/8 내지 3/4인 박막 트랜지스터 표시판.
  15. 제14항에서,
    상기 게이트 절연막의 상기 제1 부분과 상기 제2 부분의 경계는 상기 반도체층으로부터 일정 거리 떨어진 곳에 위치하는 박막 트랜지스터 표시판.
  16. 제14항에서,
    상기 게이트 절연막의 상기 제1 부분과 상기 제2 부분의 경계는 상기 반도체층의 경계에 대응하는 박막 트랜지스터 표시판.
  17. 제13항에서,
    상기 게이트선은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 이루어져 있는 박막 트랜지스터 표시판.
  18. 제17항에서,
    상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시켜 상기 상부막과 화소 전극이 접촉하는 박막 트랜지스터 표시판.
  19. 제18항에서,
    상기 반도체층과 상기 데이터선 및 드레인 전극 사이에 위치하는 저항성 접속층을 더 포함하는 박막 트랜지스터 표시판.
  20. 제1항에서,
    상기 게이트선은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 이루어져 있는 박막 트랜지스터 표시판.
  21. 제20항에서,
    상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시켜 상기 상부막과 화소 전극이 접촉하는 박막 트랜지스터 표시판.
  22. 제21항에서,
    상기 반도체층과 상기 데이터선 및 드레인 전극 사이에 위치하는 저항성 접속층을 더 포함하는 박막 트랜지스터 표시판.
  23. 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 비정질 규소막, 티타늄을 포함하는 제1 금속막 및 구리를 포함하는 제2 금속막을 연속적으로 적층하는 단계,
    상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 함께 식각하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 비정질 규소막을 식각하는 단계,
    상기 감광막 패턴을 에치백하여 제2 감광막 패턴으로 바꾸는 단계,
    상기 제2 감광막 패턴을 마스크로 상기 제2 금속막만을 습식 식각 하여 데이터선 및 드레인 전극의 상부막을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계,
    상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극의 일부를 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계, 및
    상기 보호막 위에 상기 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  24. 제23항에서,
    상기 제1 금속막 및 제2 금속막을 함께 식각하는 단계는 불소(F) 성분을 포함하는 비과수계 식각액을 사용하여 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  25. 제24항에서,
    상기 제2 금속막만을 습식 식각하는 단계는 불소(F) 성분을 포함하지 않는 비과수계 식각액을 사용하여 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  26. 제25항에서,
    상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하는 단계는 상기 제2 감광막 패턴으로 가려지지 않으며, 상기 게이트 전극 외부에 위치하는 상기 비정질 규소막을 완전히 제거할 때까지 수행하는 박막 트랜지스터 표시판의 제조 방법.
  27. 제26항에서,
    상기 게이트선을 형성하는 단계는 상기 게이트선을 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 형성하며 불소(F) 성분을 포함하는 비과수계 식각액을 사용하여 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  28. 제27항에서,
    상기 비정질 규소막은 불순물을 포함하지 않는 제1 비정질 규소막과 도전형 불순물이 도핑되어 있으며, 상기 제1 비정질 규소막 위에 형성되어 있는 제2 비정질 규소막으로 이루어지며, 제1 비정질 규소막을 식각하여 박막 트랜지스터의 채널 부분을 포함하는 반도체를 형성하며, 제2 비정질 규소막을 식각하여 저항성 접촉층을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  29. 제23항에서,
    상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는
    상기 제2 금속막으로 덮히지 않고 노출된 상기 제1 금속막 표면에 형성된 티타늄 산화막을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  30. 제29항에서,
    상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는
    상기 티타늄 산화막을 제거하는 제1 단계, 제1 금속막 및 상기 비정질 규소막을 식각하는 제2 단계, 및 후처리하는 제3 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  31. 제30항에서,
    상기 티타늄 산화막을 제거하는 제1 단계는 SF6, CF4 등의 F를 포함하는 기체를 이용하여 티타늄 산화막(170s)을 제거하는 제1 방식을 사용하거나 SF6가 포함된 다양한 기체계 (SF6 only, SF6/He, SF6/N2, SF6/O2, SF6/O2/He)를 이용하여 제거하는 제2 방식을 사용하는 박막 트랜지스터 표시판의 제조 방법.
  32. 제31항에서,
    상기 제2 방식에 의하여 상기 티타늄 산화막을 제거할 때에는 SF6 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 400mT인 박막 트랜지스터 표시판의 제조 방법.
  33. 제29항에서,
    상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는
    상기 티타늄 산화막을 제거하는 제1 단계, 상기 제1 금속막을 제거하는 제2 단계, 상기 비정질 규소막을 식각하는 제3 단계, 및 후처리하는 제4 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  34. 제33항에서,
    상기 제2 단계에서는 Cl2/He, Cl2/Ar, Cl2 only의 Cl을 포함하는 기체를 사용할 수 있으며, 여기서 Cl2 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 200mT인 박막 트랜지스터 표시판의 제조 방법.
  35. 제33항에서,
    상기 티타늄 산화막을 제거하는 제1 단계는 SF6, CF4 등의 F를 포함하는 기체를 이용하여 티타늄 산화막(170s)을 제거하는 제1 방식을 사용하거나 SF6가 포함된 다양한 기체계 (SF6 only, SF6/He, SF6/N2, SF6/O2, SF6/O2/He)를 이용하여 제거하는 제2 방식을 사용하는 박막 트랜지스터 표시판의 제조 방법.
  36. 제35항에서,
    상기 제2 방식에 의하여 상기 티타늄 산화막을 제거할 때에는 SF6 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 400mT인 박막 트랜지스터 표시판의 제조 방법.
  37. 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 비정질 규소막, 티타늄을 포함하는 제1 금속막 및 구리를 포함하는 제2 금속막을 연속적으로 적층하는 단계,
    상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제2 금속막, 제1 금속막을 함께 식각하는 단계,
    상기 감광막 패턴을 에치백하여 제2 감광막 패턴으로 바꾸는 단계,
    상기 제2 감광막 패턴을 마스크로 하여 상기 비정질 규소막을 식각하는 단계,
    상기 제2 감광막 패턴을 마스크로 상기 제2 금속막만을 습식 식각 하여 데이터선 및 드레인 전극의 상부막을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계,
    상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극의 일부를 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계, 및
    상기 보호막 위에 상기 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  38. 제37항에서,
    상기 제1 금속막 및 제2 금속막을 함께 식각하는 단계는 불소(F) 성분을 포함하는 비과수계 식각액을 사용하여 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  39. 제38항에서,
    상기 제2 금속막만을 습식 식각하는 단계는 불소(F) 성분을 포함하지 않는 비과수계 식각액을 사용하여 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  40. 제39항에서,
    상기 게이트선을 형성하는 단계는 상기 게이트선을 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 형성하며 불소(F) 성분을 포함하는 비과수계 식각액을 사용하여 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  41. 제40항에서,
    상기 비정질 규소막은 불순물을 포함하지 않는 제1 비정질 규소막과 도전형 불순물이 도핑되어 있으며, 상기 제1 비정질 규소막 위에 형성되어 있는 제2 비정질 규소막으로 이루어지며, 제1 비정질 규소막을 식각하여 박막 트랜지스터의 채널 부분을 포함하는 반도체를 형성하며, 제2 비정질 규소막을 식각하여 저항성 접촉층을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  42. 제37항에서,
    상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이 트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는
    상기 제2 금속막으로 덮히지 않고 노출된 상기 제1 금속막 표면에 형성된 티타늄 산화막을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  43. 제42항에서,
    상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는
    상기 티타늄 산화막을 제거하는 제1 단계, 제1 금속막 및 상기 비정질 규소막을 식각하는 제2 단계, 및 후처리하는 제3 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  44. 제43항에서,
    상기 티타늄 산화막을 제거하는 제1 단계는 SF6, CF4 등의 F를 포함하는 기체를 이용하여 티타늄 산화막(170s)을 제거하는 제1 방식을 사용하거나 SF6가 포함된 다양한 기체계 (SF6 only, SF6/He, SF6/N2, SF6/O2, SF6/O2/He)를 이용하여 제거하는 제2 방식을 사용하는 박막 트랜지스터 표시판의 제조 방법.
  45. 제44항에서,
    상기 제2 방식에 의하여 상기 티타늄 산화막을 제거할 때에는 SF6 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 400mT인 박막 트랜지스터 표시판의 제조 방법.
  46. 제42항에서,
    상기 제2 감광막 패턴을 마스크로 상기 제1 금속막, 비정질 규소막 및 게이트 절연막을 건식 식각하여 데이터선 및 드레인 전극의 하부막, 반도체층 및 두께가 다른 게이트 절연막을 형성하는 단계는
    상기 티타늄 산화막을 제거하는 제1 단계, 상기 제1 금속막을 제거하는 제2 단계, 상기 비정질 규소막을 식각하는 제3 단계, 및 후처리하는 제4 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  47. 제46항에서,
    상기 제2 단계에서는 Cl2/He, Cl2/Ar, Cl2 only의 Cl을 포함하는 기체를 사용할 수 있으며, 여기서 Cl2 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 200mT인 박막 트랜지스터 표시판의 제조 방법.
  48. 제46항에서,
    상기 티타늄 산화막을 제거하는 제1 단계는 SF6, CF4 등의 F를 포함하는 기체를 이용하여 티타늄 산화막(170s)을 제거하는 제1 방식을 사용하거나 SF6가 포함 된 다양한 기체계 (SF6 only, SF6/He, SF6/N2, SF6/O2, SF6/O2/He)를 이용하여 제거하는 제2 방식을 사용하는 박막 트랜지스터 표시판의 제조 방법.
  49. 제48항에서,
    상기 제2 방식에 의하여 상기 티타늄 산화막을 제거할 때에는 SF6 및 헬륨(He)의 중량비가 1:0 내지 1:5이며, 식각시 사용하는 압력 범위는 60mT 내지 400mT인 박막 트랜지스터 표시판의 제조 방법.
KR1020090119992A 2009-12-04 2009-12-04 박막 트랜지스터 표시판 및 그 제조 방법 KR101582946B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020090119992A KR101582946B1 (ko) 2009-12-04 2009-12-04 박막 트랜지스터 표시판 및 그 제조 방법
US12/844,356 US8865528B2 (en) 2009-12-04 2010-07-27 Thin film transistor substrate and the method thereof
JP2010243648A JP2011119707A (ja) 2009-12-04 2010-10-29 薄膜トランジスタ表示板及びその製造方法
CN201010570119.4A CN102104049B (zh) 2009-12-04 2010-12-02 薄膜晶体管阵列面板及其制造方法
US14/518,278 US9443881B2 (en) 2009-12-04 2014-10-20 Thin film transistor substrate and the method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090119992A KR101582946B1 (ko) 2009-12-04 2009-12-04 박막 트랜지스터 표시판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110063055A true KR20110063055A (ko) 2011-06-10
KR101582946B1 KR101582946B1 (ko) 2016-01-08

Family

ID=44081155

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090119992A KR101582946B1 (ko) 2009-12-04 2009-12-04 박막 트랜지스터 표시판 및 그 제조 방법

Country Status (4)

Country Link
US (2) US8865528B2 (ko)
JP (1) JP2011119707A (ko)
KR (1) KR101582946B1 (ko)
CN (1) CN102104049B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012177017A2 (ko) * 2011-06-21 2012-12-27 ㈜동진쎄미켐 금속 배선 식각액 및 이를 이용한 액정 표시 장치의 제조 방법
KR20130110916A (ko) * 2012-03-30 2013-10-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 제조 방법
US10501853B2 (en) 2014-10-10 2019-12-10 Samyoung Pure Chemicals Co., Ltd. Etchant composition, method for etching multilayered film, and method for preparing display device

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831235B1 (ko) * 2002-06-07 2008-05-22 삼성전자주식회사 박막 트랜지스터 기판
KR101582946B1 (ko) 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20110123025A (ko) * 2010-05-06 2011-11-14 삼성전자주식회사 금속 배선 식각액 및 이를 이용한 금속 배선 형성 방법
KR20120028050A (ko) * 2010-09-14 2012-03-22 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
WO2012090432A1 (ja) * 2010-12-27 2012-07-05 シャープ株式会社 アクティブマトリクス基板及びその製造方法、並びに表示パネル
CN102983141B (zh) * 2011-09-02 2015-07-01 乐金显示有限公司 具有氧化物薄膜晶体管的平板显示装置及其制造方法
US20130207111A1 (en) * 2012-02-09 2013-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including semiconductor device, electronic device including semiconductor device, and method for manufacturing semiconductor device
KR20130139438A (ko) 2012-06-05 2013-12-23 삼성디스플레이 주식회사 박막 트랜지스터 기판
JP6006558B2 (ja) * 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
CN102881653B (zh) * 2012-09-28 2015-02-04 深圳市华星光电技术有限公司 薄膜晶体管的制造方法及其制造的薄膜晶体管
KR101953215B1 (ko) * 2012-10-05 2019-03-04 삼성디스플레이 주식회사 식각 조성물, 금속 배선 및 표시 기판의 제조방법
KR20140090019A (ko) * 2013-01-08 2014-07-16 삼성디스플레이 주식회사 표시 장치
CN103295970B (zh) * 2013-06-05 2015-04-29 京东方科技集团股份有限公司 阵列基板、其制造方法及显示装置
KR101527117B1 (ko) * 2013-06-27 2015-06-09 삼성디스플레이 주식회사 식각액 조성물, 이를 이용한 금속 배선 제조 방법 및 박막 트랜지스터 기판 제조방법
KR102232539B1 (ko) * 2013-11-13 2021-03-29 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
KR102295611B1 (ko) * 2013-12-27 2021-08-30 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법
WO2015134456A1 (en) * 2014-03-07 2015-09-11 H.C. Starck Inc. Etch chemistries for metallization in electronic devices
US20170278879A1 (en) * 2014-09-03 2017-09-28 Sharp Kabushiki Kaisha Method for manufacturing metal lamination film, method for manufacturing semiconductor device, and method for manufacturing liquid crystal display device
CN106611794B (zh) * 2015-10-22 2019-10-25 鸿富锦精密工业（深圳）有限公司 薄膜晶体管及其制作方法
CN105428419B (zh) * 2015-12-22 2018-06-22 华南理工大学 一种电阻栅薄膜晶体管及其制备方法
CN105514125B (zh) * 2016-02-02 2019-07-12 京东方科技集团股份有限公司 一种阵列基板、其制备方法及显示面板
JP6425676B2 (ja) * 2016-03-17 2018-11-21 三菱電機株式会社 表示装置の製造方法
KR102567716B1 (ko) * 2016-06-01 2023-08-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN106816410B (zh) * 2017-03-22 2019-05-31 深圳市华星光电半导体显示技术有限公司 阵列基板及其制作方法
US10459300B2 (en) * 2017-05-18 2019-10-29 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Array substrate and a method for fabricating the same, a liquid crystal display panel
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
CN110780497A (zh) * 2019-10-22 2020-02-11 深圳市华星光电技术有限公司 一种显示面板的走线结构、显示面板走线方法及显示面板
KR20210052696A (ko) * 2019-10-30 2021-05-11 삼성디스플레이 주식회사 표시 장치, 패턴 형성 방법 및 표시 장치의 제조 방법
US11398437B2 (en) * 2019-12-13 2022-07-26 Semiconductor Components Industries, Llc Power device including metal layer
KR20220004847A (ko) * 2020-07-02 2022-01-12 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN113611699A (zh) * 2021-07-20 2021-11-05 深圳市华星光电半导体显示技术有限公司 显示面板
CN113782548B (zh) * 2021-09-09 2022-08-23 Tcl华星光电技术有限公司 阵列基板及其制备方法、显示面板
CN114185209B (zh) * 2022-02-17 2022-05-27 成都中电熊猫显示科技有限公司 阵列基板、显示面板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010015041A (ko) * 1999-06-18 2001-02-26 아베 아키라 에칭제 및 이것을 이용한 전자기기용 기판의 제조방법과전자기기
KR20050042646A (ko) * 2003-11-04 2005-05-10 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR20090049866A (ko) * 2007-11-14 2009-05-19 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20090096226A (ko) * 2008-03-07 2009-09-10 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02234133A (ja) 1989-03-08 1990-09-17 Hitachi Ltd 液晶表示装置
JPH0541390A (ja) 1991-08-05 1993-02-19 Fujitsu Ltd 薄膜トランジスタの製造方法
JPH05206079A (ja) 1992-01-27 1993-08-13 Matsushita Electric Ind Co Ltd 薄膜のドライエッチング方法
JP2002341373A (ja) 2001-05-17 2002-11-27 Matsushita Electric Ind Co Ltd アクティブマトリクス基板
KR100853220B1 (ko) * 2002-04-04 2008-08-20 삼성전자주식회사 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법
US7205570B2 (en) * 2002-07-19 2007-04-17 Samsung Electronics Co., Ltd. Thin film transistor array panel
KR100866976B1 (ko) 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
KR101090249B1 (ko) 2004-10-06 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR101122228B1 (ko) * 2004-10-26 2012-03-19 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101188868B1 (ko) 2005-06-30 2012-10-09 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR20070092455A (ko) * 2006-03-10 2007-09-13 삼성전자주식회사 표시 장치 및 그 제조 방법
KR20070117079A (ko) * 2006-06-07 2007-12-12 삼성전자주식회사 액정 표시 패널 및 그 제조 방법
KR101373735B1 (ko) * 2007-02-22 2014-03-14 삼성디스플레이 주식회사 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법
JP5411528B2 (ja) * 2008-03-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタ及び表示装置
CN101740631B (zh) * 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
KR101571803B1 (ko) * 2009-06-09 2015-11-26 삼성디스플레이 주식회사 어레이 기판 및 이의 제조 방법
KR101582946B1 (ko) 2009-12-04 2016-01-08 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010015041A (ko) * 1999-06-18 2001-02-26 아베 아키라 에칭제 및 이것을 이용한 전자기기용 기판의 제조방법과전자기기
KR20050042646A (ko) * 2003-11-04 2005-05-10 엘지.필립스 엘시디 주식회사 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법
KR20090049866A (ko) * 2007-11-14 2009-05-19 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR20090096226A (ko) * 2008-03-07 2009-09-10 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012177017A2 (ko) * 2011-06-21 2012-12-27 ㈜동진쎄미켐 금속 배선 식각액 및 이를 이용한 액정 표시 장치의 제조 방법
WO2012177017A3 (ko) * 2011-06-21 2013-02-28 ㈜동진쎄미켐 금속 배선 식각액 및 이를 이용한 액정 표시 장치의 제조 방법
KR20130110916A (ko) * 2012-03-30 2013-10-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 제조 방법
US10501853B2 (en) 2014-10-10 2019-12-10 Samyoung Pure Chemicals Co., Ltd. Etchant composition, method for etching multilayered film, and method for preparing display device

Also Published As

Publication number Publication date
KR101582946B1 (ko) 2016-01-08
US8865528B2 (en) 2014-10-21
CN102104049A (zh) 2011-06-22
CN102104049B (zh) 2015-02-25
US9443881B2 (en) 2016-09-13
US20110133193A1 (en) 2011-06-09
JP2011119707A (ja) 2011-06-16
US20150053984A1 (en) 2015-02-26

Similar Documents

Publication Publication Date Title
KR20110063055A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US8354288B2 (en) Etchant and method of manufacturing an array substrate using the same
TWI598467B (zh) 製備薄膜電晶體通道蝕刻組合物及製備薄膜電晶體通道方法
US8377325B2 (en) Etchant for metal wiring and method for manufacturing metal wiring using the same
KR102048022B1 (ko) 금속막 식각액 조성물 및 이를 이용한 식각 방법
KR20110087582A (ko) 식각액 조성물 및 이를 이용한 식각 방법
KR102648664B1 (ko) 식각액 조성물 및 이를 이용한 금속 패턴과 어레이 기판의 제조 방법
US20130178010A1 (en) Method of forming a metal pattern and method of manufacturing a display substrate
KR101939385B1 (ko) 박막 트랜지스터의 어레이 형성 방법
KR102013397B1 (ko) 식각액 조성물, 금속 패턴의 형성 방법 및 표시 기판의 제조 방법
KR102435551B1 (ko) 식각액 조성물 및 이를 이용한 금속 패턴과 박막 트랜지스터 기판 제조 방법
KR20130079462A (ko) 박막트랜지스터 액정표시장치의 식각액 조성물
KR102323942B1 (ko) 인듐산화막 식각액 조성물 및 이를 이용한 액정 표시 장치용 어레이 기판의 제조방법
KR102028578B1 (ko) 박막 트랜지스터의 어레이 형성 방법
KR20130051239A (ko) 식각액 조성물, 금속 패턴의 형성 방법 및 표시 기판의 제조 방법
KR102092338B1 (ko) 액정 표시 장치용 어레이 기판의 제조 방법
KR102353679B1 (ko) 식각액 조성물 및 이를 이용한 배선 기판의 제조 방법
KR101964826B1 (ko) 금속 패턴의 형성 방법 및 이를 포함하는 표시 기판의 제조 방법
KR102245661B1 (ko) 몰리브덴-티타늄막 또는 인듐산화막 식각액 조성물 및 이를 이용한 액정 표시 장치용 어레이 기판의 제조방법
CN117467443A (zh) 蚀刻液组合物及显示面板
KR20160095470A (ko) 몰리브덴계 금속막 또는 인듐산화막 식각액 조성물 및 이를 이용한 액정 표시 장치용 어레이 기판의 제조방법
KR20150074281A (ko) 박막 트랜지스터의 어레이 형성 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 4