KR20120028050A - 박막 트랜지스터 표시판의 제조 방법 - Google Patents

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박홍식
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송진호
이기엽
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Abstract

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계, 제2 금속막 위에 제1 부분과 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴 및 제1 금속 패턴을 형성하는 단계, 제1 부분을 제거한 후 제2 부분을 마스크로 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계, 제2 부분을 마스크로 제2 금속 패턴, 제1 금속 패턴을 식각하여 상부막 및 하부막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 단계, 제2 부분을 마스크로 비정질 규소 패턴을 식각하여 저항성 접촉 부재를 형성하는 단계를 포함하고, 소스 전극 및 드레인 전극을 형성하는 단계와 저항성 접촉 부재를 형성하는 단계는 불화물계 화합물을 포함하는 식각액으로 습식 식각한다.

Description

박막 트랜지스터 표시판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}
본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치를 이루는 두 표시판 중 하나인, 박막 트랜지스터(Thin Film Transistor, TFT) 표시판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
박막 트랜지스터 표시판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연층 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 층간 절연층 등으로 이루어져 있다.
이처럼 복수층으로 이루어지는 박막 트랜지스터 표시판은 각 층마다 감광막을 형성한 후 이를 마스크로 박막을 식각하여 각 층의 패턴을 형성한다.
그리고 하나의 감광막으로 복수층을 식각하여 공정을 줄이는 방법들이 개발되고 있다. 그러나 데이터 배선과 저항성 접촉 부재는 물질이 달라 데이터 배선은 습식으로 저항성 접촉 부재는 건식으로 패터닝하여 공정 시간이 증가하고 공정이 복잡해지는 문제점이 있다.
따라서 본 발명이 해결하고자 하는 과제는 하나의 식각액을 이용하여 데이터 배선 및 저항성 접촉 부재를 동시에 식각할 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계, 제2 금속막 위에 제1 부분과 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴 및 제1 금속 패턴을 형성하는 단계, 제1 부분을 제거한 후 제2 부분을 마스크로 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계, 제2 부분을 마스크로 제2 금속 패턴, 제1 금속 패턴을 식각하여 상부막 및 하부막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 단계, 제2 부분을 마스크로 비정질 규소 패턴을 식각하여 저항성 접촉 부재를 형성하는 단계를 포함하고, 소스 전극 및 드레인 전극을 형성하는 단계와 저항성 접촉 부재를 형성하는 단계는 불화물계 화합물을 포함하는 식각액으로 습식 식각한다.
상기 불화계 화합물은 HF, ABF, FBA 및 AF 중 적어도 하나 이상 포함할 수 있다.
상기 식각액은 과산화이황상암모늄을 0.1중량% 내지 50중량%, 아졸(azole)계 화합물을 0.01중량% 내지 5중량% 및 불소를 포함하는 불화계 화합물을 포함할 수 있다.
상기 제1 금속막은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
상기 제1 부분은 소스 전극과 드레인 전극 사이의 채널 부분과 대응하는 위치에 배치될 수 있다.
상기 기판 위에 드레인 전극을 노출하는 접촉 구멍을 포함하는 보호막을 형성하는 단계, 보호막 위에 접촉 구멍을 통해 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기한 과제를 달성하기 위한 다른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계, 제2 금속막 위에 제1 부분과 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 제2 금속막을 식각하여 제2 금속 패턴을 형성하는 제1 식각 단계, 제1 부분을 제거한 후 제2 부분을 마스크로 제2 금속 패턴, 제1 금속막을 식각하여 상부막 및 하부막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 제2 식각 단계, 제2 부분을 마스크로 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 저항성 접촉 부재 및 반도체를 형성하는 제3 식각 단계를 포함하고, 제2 식각 단계 및 제3 식각 단계는 불화물계 화합물을 포함하는 식각액으로 습식 식각한다.
상기 제2 식각 단계와 제3 식각 단계는 연속해서 진행할 수 있다.
상기 제2 식각 단계 및 제3 식각 단계에서, 제1 부분이 위치하는 채널 부분에서는 제2 금속 패턴, 제1 금속막, 제2 비정질 규소막을 연속해서 식각하고, 감광막 패턴이 위치하지 않는 나머지 부분에서는 제1 금속막, 제2 비정질 규소막 및 제1 비정질 규소막을 식각할 수 있다.
상기 제1 식각 단계는 제1 금속막과 제2 금속막의 식각 선택비가 큰 식각액으로 식각할 수 있다.
상기 불화계 화합물은 HF, ABF, FBA 및 AF 중 적어도 하나 이상 포함할 수 있다.
상기 제1 금속막은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
상기 식각액은 과산화이황상암모늄을 0.1중량% 내지 50중량%, 아졸(azole)계 화합물을 0.01중량% 내지 5중량% 및 불소를 포함하는 불화계 화합물을 포함할 수 있다.
상기 기판 위에 드레인 전극을 노출하는 접촉 구멍을 포함하는 보호막을 형성하는 단계, 보호막 위에 접촉 구멍을 통해 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
상기한 과제를 달성하기 위한 다른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계, 제2 금속막 위에 제1 부분과 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 하여 제2 금속막을 식각하여 제2 금속 패턴을 형성하는 제1 식각 단계, 제1 부분을 제거한 후 제2 부분을 마스크로 제2 금속 패턴, 제1 금속막을 식각하여 상부막 및 하부막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 제2 식각 단계, 제2 식각 단계와 동시에 제2 부분을 마스크로 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체 패턴을 형성하는 제3 식각 단계, 제2 부분을 마스크로 비정질 규소 패턴 및 반도체 패턴을 식각하여 저항성 접촉 부재 및 반도체를 형성하는 제4 식각 단계를 포함하고, 제2 식각 단계 및 제3 식각 단계는 불화물계 화합물을 포함하는 식각액으로 습식 식각하고, 제4 식각 단계는 건식 식각한다.
상기 제1 식각 단계는 제1 금속막과 제2 금속막의 식각 선택비가 큰 식각액으로 식각할 수 있다.
상기 제4 식각 단계에서, 제1 부분이 위치하는 채널 부분에서는 비정질 규소 패턴을 식각하고, 감광막 패턴이 위치하지 않는 나머지 부분에서는 반도체 패턴을 식각할 수 있다.
상기 불화계 화합물은 HF, ABF, FBA 및 AF 중 적어도 하나 이상 포함할 수 있다.
상기 제1 금속막은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
상기 식각액은 과산화이황상암모늄을 0.1중량% 내지 50중량%, 아졸(azole)계 화합물을 0.01중량% 내지 5중량% 및 불소를 포함하는 불화계 화합물을 포함할 수 있다.
상기 기판 위에 드레인 전극을 노출하는 접촉 구멍을 포함하는 보호막을 형성하는 단계, 보호막 위에 접촉 구멍을 통해 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면 데이터 배선 및 저항성 접촉 부재를 습식 식각으로 함께 패터닝할 수 있으므로 박막 트랜지스터 표시판의 제조 공정이 간소화되고 공정 시간을 줄일 수 있다.
도 1은 본 발명에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3 내지 7은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 순서대로 도시한 단면도로, 도 1의 VIII-VIII선을 따라 잘라 도시한 단면도이다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 순서대로 도시한 단면도로, 도 1의 VIII-VIII선을 딸라 잘라 도시한 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이고, 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 제 1방향으로 뻗어 있다. 게이트선(121)은 게이트선(121)으로부터 돌출한 게이트 전극(gate electrode)(124)을 포함하고, 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분을 포함한다.
게이트선(121) 위에는 질화 규소로 만들어진 게이트 절연막(gate insulation)(140)이 형성되어 있다. 게이트 절연막(140) 위에는 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 복수의 선형 반도체(도시하지 않음)가 형성되어 있다. 선형 반도체는 주로 제 1방향과 다른 제2 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 돌출부(projection)(154)를 포함한다.
돌출부(154) 위에는 선형 저항성 접촉 부재(도시하지 않음) 및 섬형 저항성 접촉 부재(165)가 형성되어 있다. 선형 저항성 접촉 부재는 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 선형 반도체의 돌출부(154) 위에 배치되어 있다.
저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 데이터선(data line)(171)과 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 상기 제2 방향으로 뻗어 게이트선(121)과 교차한다. 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 소스 전극(souce electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분을 포함한다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다.
소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)은 저저항 금속인 구리로 형성된 상부막(171b, 173b, 175b)과 접촉성이 우수한 티타늄으로 형성된 하부막(171a, 173a, 175a)의 이중막으로 이루어질 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
저항성 접촉 부재(163, 165)는 그 아래의 반도체(154)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
반도체는 돌출부(154)의 노출된 부분을 제외하고 저항성 접촉 부재(163, 165)와 실질적으로 동일한 평면 패턴을 가지며, 저항성 접촉 부재(163, 165)는 데이터선(171) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가진다. 이는 두께가 다른 감광막 패턴을 이용하여 데이터선(171), 드레인 전극(175), 반도체(154) 및 저항성 접촉 부재(163, 165)를 함께 형성하기 때문으로 이후에 제조 방법과 함께 상세히 설명한다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)을 드러내는 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적?전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체 또는 반사성이 우수한 금속으로 만들어질 수 있다.
그러면, 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 8과 기 설명한 도 2를 참고로 하여 상세히 설명한다.
도 3 내지 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124)을 가지는 게이트선을 형성한다.
그리고 게이트 전극(124) 위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 금속막, 제2 금속막을 적층한다. 제2 비정질 규소막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 금속막은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
이후, 제2 금속막 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 감광막 패턴(52, 54)을 형성한다. 감광막 패턴(52, 54)은 채널이 형성될 부분의 게이트 절연막(140), 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 채널 부분(A)이라 하고, 소스 전극 및 드레인 전극이 형성될 부분의 게이트 절연막(140), 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 배선 부분(B)이라 하고, 배선 부분(B) 및 채널 부분(A)을 제외한 영역을 나머지 부분(C)이라 한다.
감광막 패턴(52, 54) 중에서 배선 부분(B)에 위치한 감광막(52)은 채널 부분(A)에 위치한 감광막(54)보다 두껍게 형성하며, 나머지 부분(C)의 감광막은 모두 제거한다. 이때, 배선 부분(B)에 위치한 감광막(52)의 두께와 채널 부분(A)에 위치한 감광막(54)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 채널 부분(A)의 감광막(54) 두께를 제1 배선 부분의 감광막(52) 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
이후, 감광막 패턴(52, 54)을 마스크로 하여 나머지 부분(C)의 제2 금속막 및 제1 금속막을 식각하여 제2 금속 패턴(174b) 및 제1 금속 패턴(174a)을 형성한다.
식각은 습식 식각으로 진행하여 감광막 패턴 아래에 언더컷이 형성될 수 있다.
이후 노출된 제2 금속 패턴(174b)의 측벽이 부식되는 것을 방지하기 위해서 전처리를 실시한다. 전처리는 O2기체, SF6와 O2 혼합 기체, SF6 기체 또는 SF6와 He의 혼합 기체를 사용하여 10초 정도 진행한다.
다음 도 4에 도시한 바와 같이, 에치백(etch back)으로 채널 부분의 감광막 패턴을 제거한다. 이때, 다른 부분의 감광막 패턴(52)도 일부 제거되어 감광막 패턴의 두께 및 폭이 줄어든다.
다음 도 5에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴(164) 및 반도체(154)를 형성한다.
에치백 전에 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴(164) 및 반도체(154)를 형성할 수도 있다. 그러나 에치백시에 감광막 패턴의 일부도 제거될 수 있는데, 에치백을 실시한 후 비정질 규소막을 식각하면 이미 줄어든 감광막 패턴을 마스크로 비정질 규소막을 식각하므로 제1 금속 패턴의 경계선 밖으로 반도체가 돌출되는 폭을 줄일 수 있다. 즉, 에치백을 실시하기 전에 비정질 규소막을 식각하면 감광막 패턴과 금속 패턴 사이의 형성되는 언더컷만큼 반도체가 금속 패턴 밖으로 돌출할 수 있으나, 에치백으로 감광막 패턴이 일부 제거된 후에 식각하면 언더컷의 크기가 감소되기 때문에 반도체가 금속 패턴 밖으로 돌출되는 폭을 줄일 수 있다.
이후 후처리를 실시하여 에치백 및 비정질 규소막을 식각할 때 발생한 불순물을 제거한다.
후처리 공정은 SF6와 O2의 혼합 기체 또는 O2와 H2의 혼합 기체를 이용하여 약 10초 정도 실시한다.
다음 도 6에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 제2 금속 패턴(174b), 제1 금속 패턴(174a) 및 비정질 규소 패턴(164)을 습식 식각하여 상부막(173b, 175b) 및 하부막(173a, 175a)으로 이루어지는 소스 전극(173) 및 드레인 전극(175)과 저항성 접촉 부재(163, 165)를 형성한다. 제2 금속 패턴(174b) 및 제1 금속 패턴(174a)을 식각하기 위해서는 패턴의 두께에 따라서 대략 30초 내지 70초 정도의 시간이 소요된다. 제2 비정질 규소막을 식각하기 위해서는 금속 패턴을 식각한 후 20초 내지 30초 정도 더 식각한다. 상기 제2 비정질 규속막을 식각할 때, 반도체의 일부도 식각 될 수 있다. 이때, 식각액은 불소(F)이온을 포함하는 식각액일 수 있다. 예를 들어 과수(H2O2)를 기본으로 하고 HF(hydrogen fluoride), AF(ammonium fluoride), NH4F(불화 암모늄), FBA(fluoroboric acid), ABF(ammonium bifliuoride)중 하나 이상을 첨가제로 포함하는 식각액이거나 HF, FBA, ABF 및 AF를 적어도 하나 이상을 기본으로 포함하는 식각액일 수 있다.
구체적으로 예를 들면, 과산화이황산암모늄을 0.1중량% 내지 50중량%, 아졸(azole)계 화합물을 0.01중량% 내지 5중량% 및 불소를 포함하는 불화물계 화합물을 0.05중량% 내지 1중량 %로 포함할 수 있다.
불화물계 화합물이 티타늄 및 비정질 규소막을 식각하는 식각율은 F의 포함비율에 따라서 달라지는데, HF을 100%라고 할 때 FBA은 50%, ABF는 30%, AF는 8%의 비율로 식각된다. 따라서 FBA, ABF, AF를 사용할 경우 HF를 기준으로 F의 농도를 증가시켜 식각율을 조절할 수 있다.
본 발명의 실시예에서와 같이, 불소를 포함하는 불화물계 화합물을 포함하는 식각액을 이용하면 데이터 배선 및 저항성 접촉 부재를 함께 식각할 수 있다.
불소를 포함하는 불화물계 화합물을 포함하는 식각액은 도 3에서와 같이 제1 금속막 및 제2 금속막을 식각할 때 사용할 수도 있다.
두께가 다른 감광막 패턴을 이용하면, 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)은 돌출부(163)를 가지는 선형의 저항성 접촉 부재 및 섬형 저항성 접촉 부재(165)와 실질적으로 동일한 평면 패턴을 가진다. 그리고 드레인 전극(175)과 소스 전극(173) 사이의 노출된 부분을 제외하고 돌출부(154)를 가지는 반도체와도 실질적으로 동일한 평면 패턴을 가진다.
도 7에 도시한 바와 같이, 반도체의 돌출부(154)의 노출된 부분을 덮도록 보호막(180)을 형성하고, 사진 식각하여 드레인 전극(175)의 상부막(175b)을 노출하는 접촉 구멍(185)을 형성한다.
이후 도 2에서와 같이, 보호막(180) 위에 접촉 구멍(185)을 통해서 드레인 전극(175)과 연결되는 화소 전극(191)을 형성한다.
이하, 도 8 내지 도 10을 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해서 설명한다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 순서대로 도시한 단면도로, 도 1의 VIII-VIII선을 따라 잘라 도시한 단면도이다.
도 8에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124)을 가지는 게이트선을 형성한다.
그리고 게이트 전극(124) 위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 금속막(170), 제2 금속막을 적층한다. 제2 비정질 규소막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 금속막(170)은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
이후, 제2 금속막 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 감광막 패턴(52, 54)을 형성한다. 두께가 다른 감광막 패턴(52, 54)은 도 3의 방법과 같은 방법으로 형성할 수 있으며, 감광막 패턴(52, 54)은 도 3에서와 같이 채널 부분(A), 배선 부분(B) 및 나머지 부분(C)을 포함한다.
이후, 감광막 패턴(52, 54)을 마스크로 하여 나머지 부분(C)의 제2 금속막을 식각하여 제2 금속 패턴(174b)을 형성한다. 이때, 습식 식각으로 감광막 패턴 아래에 언더컷이 형성될 수 있다.
식각은 제1 금속막과 제2 금속막의 식각 선택비가 큰 제 1식각액으로 식각할 수 있다.
예를 들어, APS를 12중량%, 질산을 3중량 %, 유기산을 4~5중량%로 포함하는 식각액을 사용할 수 있다.
이후 노출된 제2 금속 패턴(174b)의 측벽이 부식되는 것을 방지하기 위해서 도 3에서와 같이 전처리를 실시한다.
다음 도 9에 도시한 바와 같이, 에치백(etch back)으로 채널 부분의 감광막 패턴을 제거한다. 이때, 다른 부분의 감광막 패턴(52)도 일부 제거되어 감광막 패턴의 두께 및 폭이 줄어든다.
다음 도 10에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 채널 부분(A)의 제2 금속 패턴 및 제1 금속막과 나머지 부분(C)의 제1 금속막을 제2 식각액을 이용하여 식각하여 상부막(171b, 173b, 175b)과 하부막(171a, 173a, 175a)으로 이루어지는 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)을 형성하고, 연속해서 채널 부분(A)과 나머지 부분(C)의 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 저항성 접촉 부재(161, 163, 165) 및 반도체(151, 154)를 형성한다. 선형 저항성 접촉 부재(161) 및 선형 반도체(151)는 데이터선(171) 아래에 위치한다.
이때, 상기 제2 식각액은 도 6에서와 같이 불소(F)이온을 포함하는 식각액일 수 있다. 예를 들어 과수(H2O2)를 기본으로 하고 HF(hydrogen fluoride), AF(ammonium fluoride), NH4F(불화 암모늄), FBA(fluoroboric acid), ABF(ammonium bifliuoride)중 하나 이상을 첨가제로 포함하는 식각액이거나 HF, FBA, ABF 및 AF를 적어도 하나 이상을 기본으로 포함하는 식각액일 수 있다.
구체적으로 예를 들면, 과산화이황산암모늄을 0.1중량% 내지 50중량%, 아졸(azole)계 화합물을 0.01중량% 내지 5중량% 및 불소를 포함하는 불화물계 화합물을 0.05중량% 내지 1중량 %로 포함할 수 있다.
또는 APS를 12중량%, 질산을 2중량%, 유기산을 1중량%, NH4F를 1중량 %, FBS를 0.7중량% 를 포함할 수 있다.
불화물계 화합물이 티타늄 및 비정질 규소막을 식각하는 식각율은 F의 포함비율에 따라서 달라지는데, HF을 100%라고 할 때 FBA은 50%, ABF는 30%, AF는 8%의 비율로 식각된다. 따라서 FBA, ABF, AF를 사용할 경우 HF를 기준으로 F의 농도를 증가시켜 식각율을 조절할 수 있다.
이때, 제1 금속막의 식각율이 제2 금속막보다 크도록 조절한다.
이처럼 제1 금속막의 식각율을 제2 금속막의 식각율보다 크게하면 나머지 부분(C)에 위치하는 제1 금속막, 제2 비정질 규소막 및 제1 비정질 규소막은 모두 제거하면서도 채널 부분(A)의 제1 비정질 규소막은 남길 수 있다.
한편, 채널 부분(A)의 제2 비정질 규소막은 모두 제거되어야 하므로 채널 부분(A)에 위치하는 제2 비정질 규소막이 모두 제거될 수 있도록 과식각한다. 따라서 채널 부분(A)에 위치하는 제2 비정질 규소막 아래에 위치하는 제1 비정질 규소막의 상부가 일부 제거될 수 있다.
본 발명의 실시예는 도 1 내지 도 7의 실시예에서와 같이, 불소를 포함하는 불화물계 화합물을 포함하는 식각액을 이용하여 데이터 배선 및 저항성 접촉 부재를 동시에 식각하여 형성할 수 있다.
그러나 도 3에서와 같은 습식 식각으로 제1 금속막, 제2 금속막, 제1 비정질 규소막 및 제2 비정질 규소막을 동시에 식각하며 식각 시간이 길어져 식각된 측벽의 기울기가 낮아져 경사면의 기울기가 길어진다. 측벽의 기울기가 낮아지면 상부막을 형성할 때 상부막의 피복도가 향상된다. 그러나 도 6에서와 같이 습식 식각을 추가로 진행할 때 제1 금속막 및 제2 금속막이 과식각되어 형성하고자 하는 배선의 폭보다 폭이 좁아질 수 있다.
따라서 본 발명의 도 8 내지 11에서와 같이 제2 금속 패턴을 형성하기 위한 식각을 진행한 후, 제1 금속막, 제1 비정질 규소막 및 제2 비정질 규소막을 식각함으로써 도 1 내지 7의 실시예에서보다 배선폭의 감소를 줄일 수 있다.
다음, 도 2에 도시한 바와 같이, 반도체의 돌출부(154)의 노출된 부분을 덮도록 보호막(180)을 형성하고, 사진 식각하여 드레인 전극(175)의 상부막(175b)을 노출하는 접촉 구멍(185)을 형성한다.
이후 보호막(180) 위에 접촉 구멍(185)을 통해서 드레인 전극(175)과 연결되는 화소 전극(191)을 형성한다.
이하, 도 11 내지 도 14를 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해서 설명한다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 순서대로 도시한 단면도로, 도 1의 VIII-VIII선을 딸라 잘라 도시한 단면도이다.
도 11에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(124)을 가지는 게이트선을 형성한다.
그리고 게이트 전극(124) 위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 금속막(170), 제2 금속막을 적층한다. 제2 비정질 규소막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 금속막(170)은 티타늄으로 형성하고, 제2 금속막은 구리로 형성할 수 있다.
이후, 제2 금속막 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 감광막 패턴(52, 54)을 형성한다. 두께가 다른 감광막 패턴(52, 54)은 도 3의 방법과 같은 방법으로 형성할 수 있으며, 도 3에서와 같이 감광막 패턴(52, 54)은 도 3에서와 같이 채널 부분(A), 배선 부분(B) 및 나머지 부분(C)을 포함하다.
이후, 감광막 패턴(52, 54)을 마스크로 하여 나머지 부분(C)의 제2 금속막을 식각하여 제2 금속 패턴(174b)을 형성한다. 이때, 습식 식각으로 감광막 패턴 아래에 언더컷이 형성될 수 있다.
식각은 제1 금속막과 제2 금속막의 식각 선택비가 큰 식각액으로 식각할 수 있으며, 도 8에서와 같은 식각액으로 식각할 수 있다.
이후 노출된 제2 금속 패턴(174b)의 측벽이 부식되는 것을 방지하기 위해서 도 3에서와 같이 전처리를 실시한다.
다음 도 12에 도시한 바와 같이, 에치백(etch back)으로 채널 부분의 감광막 패턴을 제거한다. 이때, 다른 부분의 감광막 패턴(52)도 일부 제거되어 감광막 패턴의 두께 및 폭이 줄어든다.
다음 도 13에 도시한 바와 같이, 감광막 패턴(52)을 마스크로 채널 부분(A)의 제2 금속 패턴, 제1 금속막과 나머지 부분(C)의 제1 금속막을 식각하여 상부막(171b, 173b, 175b)과 하부막(171a, 173a, 175a)으로 이루어지는 소스 전극(173)을 가지는 데이터선(171), 드레인 전극(175)을 형성한다. 그리고 나머지 부분(C)의 제2 비정질 규소막도 함께 식각하여 비정질 규소 패턴(164)을 형성한다.
이때, 나머지 부분(C)의 제1 비정질 규소막(150)의 상부가 일부 제거될 수 있다. 남겨지는 제1 비정질 규소막(150)의 두께는 비정질 규소 패턴(164)의 두께와 같거나 얇을 수 있다.
다음 도 14에 도시한 바와 같이, 건식 식각으로 채널 부분(A)의 제2 비정질 규소막 및 나머지 부분(C)에 남겨진 제1 비정질 규소막을 제거하여 저항성 접촉 부재(161, 163, 165) 및 반도체(154)를 완성한다.
남겨진 제1 비정질 규소막의 두께는 도 13에서와 같이 비정질 규소 패턴의 두께와 같거나 얇기 때문에 나머지 부분(C)의 제1 비정질 규소막을 제거하는 동안 채널 부분(A)의 제1 비정질 규소막이 제거되지 않도록 한다.
그러나 채널 부분(A)의 비정질 규소 패턴을 완전히 제거하기 위해서 과식각할 수 있으며, 이때 하부의 제1 비정질 규소막의 상부가 일부 제거될 수 있다.
한편, 본 발명의 실시예에서와 같이 채널 부분(A)을 건식 식각하면 도 8의 실시예에서와 달리 습식 식각시 발생할 수 있는 언더컷의 형성을 최소화할 수 있다.
다음, 도 2에 도시한 바와 같이, 반도체의 돌출부(154)의 노출된 부분을 덮도록 보호막(180)을 형성하고, 사진 식각하여 드레인 전극(175)의 상부막(175b)을 노출하는 접촉 구멍(185)을 형성한다.
이후 보호막(180) 위에 접촉 구멍(185)을 통해서 드레인 전극(175)과 연결되는 화소 전극(191)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
52, 54: 감광막 패턴
110: 절연 기판 121: 게이트선
129: 게이트선의 끝 부분 124: 게이트 전극
140: 게이트 절연막 151, 154: 반도체
161, 163, 165: 저항성 접촉 부재
171a, 171b, 171: 데이터선 173a, 173b, 173: 소스 전극
175a, 175b, 175: 드레인 전극
179a, 179b, 179: 데이터선의 끝 부분
180: 보호막 181, 182, 185: 접촉 구멍
191: 화소 전극

Claims (20)

  1. 절연 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계,
    상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴 및 상기 감광막 패턴을 제거한 제3 부분을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제3 부분에 대응하는 영역의 상기 제2 금속막, 제1 금속막을 식각하여 제2 금속 패턴 및 제1 금속 패턴을 형성하는 단계,
    상기 제1 부분을 제거한 후 상기 제2 부분을 마스크로 상기 제3 부분에 대응하는 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체를 형성하는 단계,
    상기 제2 부분을 마스크로 상기 제1 부분에 대응하는 영역의 상기 제2 금속 패턴, 제1 금속 패턴 식각하여 상부막 및 하부막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 제2 부분을 마스크로 상기 제1 부분에 대응하는 영역의 상기 비정질 규소 패턴을 식각하여 저항성 접촉 부재를 형성하는 단계
    를 포함하고,
    상기 소스 전극 및 드레인 전극을 형성하는 단계와 상기 저항성 접촉 부재를 형성하는 단계는 불화물계 화합물을 포함하는 식각액으로 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 불화계 화합물은 HF, ABF, FBA 및 AF 중 적어도 하나 이상 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 식각액은 과산화이황상암모늄을 0.1중량% 내지 50중량%, 아졸(azole)계 화합물을 0.01중량% 내지 5중량% 및 불소를 포함하는 불화계 화합물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 제1 금속막은 티타늄으로 형성하고,
    상기 제2 금속막은 구리로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널 부분과 대응하는 위치에 배치되는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 기판 위에 상기 드레인 전극을 노출하는 접촉 구멍을 포함하는 보호막을 형성하는 단계,
    상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  7. 절연 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계,
    상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴 및 상기 감광막 패턴을 제거한 제3 부분을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제3 부분에 대응하는 영역의 상기 제2 금속막을 식각하여 제2 금속 패턴을 형성하는 제1 식각 단계,
    상기 제1 부분을 제거한 후 상기 제2 부분을 마스크로 상기 제1 부분 및 제3 부분에 대응하는 영역의 상기 제2 금속 패턴, 제1 금속막을 식각하여 상부막 및 하부막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 제2 식각 단계,
    상기 제2 부분을 마스크로 상기 제1 부분 및 상기 제3 부분에 대응하는 영역의 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 저항성 접촉 부재 및 반도체를 형성하는 제3 식각 단계
    를 포함하고,
    상기 제2 식각 단계 및 제3 식각 단계는 불화물계 화합물을 포함하는 식각액으로 습식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 제2 식각 단계와 상기 제3 식각 단계는 연속해서 진행하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에서,
    상기 제2 식각 단계 및 제3 식각 단계에서,
    상기 제1 부분에 대응하는 영역에서는 상기 제2 금속 패턴, 제1 금속막, 제2 비정질 규소막을 연속해서 식각하고,
    상기 제3 부분에 대응하는 영역에서는 상기 제1 금속막, 제2 비정질 규소막 및 제1 비정질 규소막을 식각하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제7항에서,
    상기 제1 식각 단계는 상기 제1 금속막과 상기 제2 금속막의 식각 선택비가 큰 식각액으로 식각하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제7항에서,
    상기 불화계 화합물은 HF, ABF, FBA 및 AF 중 적어도 하나 이상 포함하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 제1 금속막은 티타늄으로 형성하고,
    상기 제2 금속막은 구리로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 식각액은 과산화이황상암모늄을 0.1중량% 내지 50중량%, 아졸(azole)계 화합물을 0.01중량% 내지 5중량% 및 불소를 포함하는 불화계 화합물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제7항에서,
    상기 기판 위에 상기 드레인 전극을 노출하는 접촉 구멍을 포함하는 보호막을 형성하는 단계,
    상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 절연 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 비정질 규소막, 제2 비정질 규소막, 제1 금속막 및 제2 금속막을 형성하는 단계,
    상기 제2 금속막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 감광막 패턴 및 상기 감광막을 제거한 제3 부분을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 제3 부분에 대응하는 영역의 상기 제2 금속막 식각하여 제2 금속 패턴을 형성하는 제1 식각 단계,
    상기 제1 부분을 제거한 후 상기 제2 부분을 마스크로 상기 제1 부분 및 제3 부분에 대응하는 영역의 상기 제2 금속 패턴, 제1 금속막을 식각하여 상부막 및 하부막으로 이루어지는 소스 전극 및 드레인 전극을 형성하는 제2 식각 단계,
    상기 제2 식각 단계와 동시에 상기 제2 부분을 마스크로 상기 제3 부분에 대응하는 영역의 상기 제2 비정질 규소막 및 제1 비정질 규소막을 식각하여 비정질 규소 패턴 및 반도체 패턴을 형성하는 제3 식각 단계,
    상기 제2 부분을 마스크로 상기 제1 부분 및 제3 부분에 대응하는 영역의 상기 비정질 규소 패턴 또는 반도체 패턴을 식각하여 저항성 접촉 부재 및 반도체를 형성하는 제4 식각 단계
    를 포함하고,
    상기 제2 식각 단계 및 제3 식각 단계는 불화물계 화합물을 포함하는 식각액으로 습식 식각하고,
    상기 제4 식각 단계는 건식 식각하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 제1 식각 단계는 상기 제1 금속막과 상기 제2 금속막의 식각 선택비가 큰 식각액으로 식각하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제15항에서,
    상기 제4 식각 단계에서,
    상기 제1 부분이 위치하는 채널 부분에서는 비정질 규소 패턴을 식각하고,
    상기 감광막 패턴이 위치하지 않는 나머지 부분에서는 반도체 패턴을 식각하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제15항에서,
    상기 불화계 화합물은 HF, ABF, FBA 및 AF 중 적어도 하나 이상 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 제1 금속막은 티타늄으로 형성하고,
    상기 제2 금속막은 구리로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제18항에서,
    상기 식각액은 과산화이황상암모늄을 0.1중량% 내지 50중량%, 아졸(azole)계 화합물을 0.01중량% 내지 5중량% 및 불소를 포함하는 불화계 화합물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
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