KR20070010868A - 박막트랜지스터 기판의 제조방법 - Google Patents

박막트랜지스터 기판의 제조방법 Download PDF

Info

Publication number
KR20070010868A
KR20070010868A KR1020050065841A KR20050065841A KR20070010868A KR 20070010868 A KR20070010868 A KR 20070010868A KR 1020050065841 A KR1020050065841 A KR 1020050065841A KR 20050065841 A KR20050065841 A KR 20050065841A KR 20070010868 A KR20070010868 A KR 20070010868A
Authority
KR
South Korea
Prior art keywords
gate
layer
forming
data
nitric acid
Prior art date
Application number
KR1020050065841A
Other languages
English (en)
Inventor
문동원
최호근
최연수
임득수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050065841A priority Critical patent/KR20070010868A/ko
Priority to US11/436,710 priority patent/US20070020836A1/en
Priority to CNA2006101060185A priority patent/CN1901169A/zh
Priority to JP2006197804A priority patent/JP2007027768A/ja
Publication of KR20070010868A publication Critical patent/KR20070010868A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Abstract

본발명은 박막트랜지스터 기판과 그 제조방법에 관한 것으로 절연기판 상에 게이트 금속층을 형성하는 단계와, 상기 게이트 금속층 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 상기 게이트 금속층을 식각하여 게이트 배선을 형성하는 단계와, 상기 감광막 패턴을 스트립하여 상기 게이트 배선을 노출시키는 단계와, 상기 노출된 게이트 배선을 질산을 포함하는 세정액으로 세정하는 단계를 포함하는 것을 특징으로 한다. 이에 의해 파티클을 효율적으로 제거하며 금속 박막의 품질을 향상시킬 수 있는 박막트랜지스터 기판의 제조방법이 제공된다.

Description

박막트랜지스터 기판의 제조방법{MAKING METHOD OF TFT SUBSTRATE}
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 평면도이며,
도 2는 도 1의 Ⅱ-Ⅱ를 따라 도시한 단면도이며,
도 3 내지 도 13은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
22 : 게이트선 24 : 게이트 패드
26 : 게이트 전극 30 : 게이트 절연막
40 : 반도체층 55, 56 : 저항접촉층
62 : 데이터선 65 : 소스 전극
66 : 드레인 전극 68 : 데이터 패드
70 : 보호막 82 : 화소전극
86, 88 : 접촉 보조 부재 92, 94, 96 : 감광막 패턴
본 발명은, 박막트랜지스터 기판의 제조방법에 관한 것으로, 더욱 상세하게 는 질산을 포함하는 세정액을 사용하는 박막트랜지스터 기판의 제조방법에 관한 것이다.
액정표시장치는 박막트랜지스터 기판과 칼라필터 기판 사이에 액정이 주입되어 있는 액정표시패널을 포함한다. 액정표시패널은 비발광소자이기 때문에 박막트랜지스터 기판 후면에는 빛을 공급하기 위한 백라이트 유닛이 위치하고 있다. 백라이트에서 조사된 빛은 액정의 배열상태에 따라 투과량이 조정된다.
박막트랜지스터 기판에는 게이트 배선, 데이터 배선 등의 금속 박막이 형성되어 있다. 금속 박막은 증착, 감광막 도포, 노광, 현상, 식각 등의 과정을 거쳐 형성된다. 식각 후 무기막 증착 등의 다음 과정으로 진행되기 전에 세정이 실시되는데 세정은 식각 과정에서 발생한 파티클을 제거하는 역할을 한다. 그런데 종래 TMAH(tetramethyl ammonium hydroxide)를 사용한 세정은 파티클을 충분히 제거하지 못하는 문제가 있다..
따라서 본발명의 목적은, 파티클을 효율적으로 제거하여 금속 박막의 품질을 향상시킬 수 있는 박막트랜지스터 기판의 제조방법을 제공하는 것이다.
상기의 목적은 절연기판 상에 게이트 금속층을 형성하는 단계와, 상기 게이트 금속층 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 상기 게이트 금속층을 식각하여 게이트 배선을 형성하는 단계와, 상기 감광막 패턴을 스트립하여 상기 게이트 배선을 노출시키는 단계와, 상기 노출된 게이트 배선을 질 산을 포함하는 세정액으로 세정하는 단계를 포함하는 박막트랜지스터 기판의 제조방법에 의하여 달성될 수 있다.
상기 세정액의 질산 함량은 8 내지 12%인 것이 바람직하다.
상기 세정액은 8 내지 12%의 질산과 나머지 초순수로 이루어진 것이 바람직하다.
상기 게이트 배선 상에 질화 규소로 이루어진 게이트 절연막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 게이트 배선은 게이트 패드를 더 포함하며, 상기 게이트 패드 상의 상기 게이트 절연막을 제거하여 상기 게이트 패드를 노출시키는 단계와, 상기 노출된 게이트 패드 상에 투명전도막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 게이트 금속층은 크롬층을 포함하며, 상기 투명전도막은 상기 크롬층에 접하는 것이 바람직하다.
상기 투명전도막은 ITO(indium tin oxide)와 IZO(indium zinc oxide) 중 어느 하나인 것이 바람직하다.
상기 게이트 금속층은 단일층인 것이 바람직하다.
상기 본발명의 목적은 절연기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 게이트 절연막, 반도체층, 저항접촉층을 형성하는 단계와, 상기 저항접촉층 상에 데이터 금속층을 형성하는 단계와, 상기 데이터 금속층 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 상기 데이터 금속층을 식각하여 데이터 배선을 형성하는 단계와, 상기 감광막 패턴을 스트립하여 상기 데 이터 배선을 노출시키는 단계와, 상기 노출된 상기 데이터 배선을 질산을 포함하는 세정액으로 세정하는 단계를 포함하는 박막트랜지스터 기판의 제조방법에 의하여 달성할 수 있다.
상기 세정액의 질산 함량은 8 내지 12%인 것이 바람직하다.
상기 세정액은 8 내지 12%의 질산과 나머지 초순수로 이루어진 것이 바람직하다.
상기 데이터 배선 상에 질화 규소로 이루어진 보호막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 데이터 배선을 마스크로 하여 상기 저항접촉층을 건식식각하여 채널부를 형성하는 단계를 더 포함하며, 상기 세정시 상기 채널부는 노출되어 있는 것이 바람직하다.
상기 데이터 금속층은 단일층인 것이 바람직하다.
상기 본발명의 다른 목적은 절연기판 상에 게이트 배선을 형성하는 단계와, 상기 게이트 배선 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 드레인 전극을 포함하는 데이터 배선을 형성하는 단계와, 상기 데이터 배선 상에 보호막을 형성하는 단계와, 상기 보호막 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 상기 보호막을 식각하여 상기 드레인 전극을 노출시키는 접촉구를 형성하는 단계와, 상기 감광막 패턴을 스트립하여 상기 보호막을 노출시키는 단계와, 상기 노출된 상기 보호막을 질산을 포함하는 세정액으로 세정하는 단계와, 상기 보호막 상에 상기 접촉구를 통해 상기 드레인 전극과 접하는 투명 전도막을 형성하는 단계를 포함하는 박막트랜지스터 기판의 제조방법에 의하여 달성될 수 있다.
상기 세정액의 질산 함량은 8 내지 12%인 것이 바람직하다.
상기 세정액은 8 내지 12%의 질산과 나머지 초순수로 이루어진 것이 바람직하다.
상기 게이트 배선은 게이트 패드를 포함하며, 상기 보호막의 식각 공정에서는 상기 게이트 절연막을 같이 식각하여 상기 게이트 패드를 드러내는 접촉구를 형성하며, 상기 투명전도막은 상기 접촉구를 통하여 상기 게이트 패드와 접하는 것이 바람직하다.
상기 데이터 배선은 데이터 패드를 더 포함하며, 상기 보호막의 식각 공정에서는 상기 데이터 패드를 드러내는 접촉구를 형성하며, 상기 투명전도막은 상기 접촉구를 통하여 상기 게이트 패드와 접하는 것이 바람직하다.
상기 게이트 배선과 데이터 배선은 단일층인 것이 바람직하다.
박막트랜지스터 기판에는 게이트 배선, 데이터 배선 등의 금속 박막이 형성되어 있다. 이들 금속 박막은 소정의 패턴을 가지고 있는데, 이 패턴을 형성하는 방법을 살펴보면 다음과 같다.
먼저 각 금속 박막을 스퍼터링(sputtering) 등의 방법으로 증착한다. 증착된 금속 박막 상에 감광막을 코팅하고 노광하여 감광막 패턴을 만든다. 이후 감광막 패턴을 마스크로 하여 금속 박막을 식각하여 감광막 패턴과 동일한 패턴을 가지는 금속 박막을 제조한다. 식각은 식각액(etchant)을 사용하는 등방성 식각인 습식식 각(wet etching)과 플라즈마 등을 사용하는 이방성 식각인 건식 식각(dry etching)을 사용할 수 있다. 이후 감광막 패턴을 애싱(ashing)하여 제거하며 이 때 패터닝된 금속 박막이 노출된다. 패터닝된 금속 박막은 다음 공정으로 진행하기 전에 세정과정을 거친다. 세정과정에서는 식각과 애싱에서 발생한 금속 파티클, 감광막, 식각액 등을 제거한다.
본발명은 노출된 금속 박막의 세정에 질산을 포함하는 세정액을 사용하는 것을 특징으로 한다. 세정액은 질산 8 내지 12%와 나머지 초순수(deionized water)로 이루어질 수 있다.
본발명의 세정액을 게이트 배선과 데이터 배선과 같은 금속층의 세정에 사용하면 금속층의 표면이 식각되면서 금속 파티클, 식각액 등이 제거된다. 또한 금속층에 친수성이 부여되어 이후 증착될 게이트 절연막 또는 보호막 등의 무기막과의 접착이 향상된다. 금속층과 무기막의 향상된 접착에 의해 덮힘성(step coverage)이 우수해져 오픈(open) 발생이 감소한다.
한편 게이트 패드나 데이터 패드와 같이 외부로 노출되는 부분의 산화막이 식각되어 투명전극과의 접촉저항이 낮아지는 효과가 있다. 데이터 배선의 경우 채널부의 오염물 제거 효율이 향상되어 온 전류 및 오프 전류가 향상된다.
이하에서는 본 발명에 따른 박막트랜지스터 기판과 그 제조방법을 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 평면도이며, 도 2은 도 1 의 Ⅱ-Ⅱ선을 따라 도시한 단면도이다. 또한, 도 3 내지 도 13은 본 발명의 일 실시예에 따른 박막트랜지스터 기판의 제조과정을 나타내는 단면도이다.
절연기판(10) 위에 게이트 배선(22, 24, 26)이 형성되어 있다. 여기서 게이트 배선(22, 24, 26)은 단일층으로 마련되어 있으며, 크롬층을 이루어질 수 있다.
게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26), 게이트선(22)의 단부인 게이트 패드(24)를 포함한다. 여기서 게이트 패드(24)는 외부 회로와의 연결을 위하여 폭이 확장되어 있다.
절연기판(10) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 전극(26)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 각각 형성되어 있다.
저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 68)도 단일층으로 이루어져 있으며 크롬층으로 이루어질 수 있다.
데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66), 데이터선(62)의 단부인 데이터 패드(68)를 포함한다. 이 때, 데이터 패드(68)는 외부 회로와의 연결을 위하여 폭이 확장되어 있다.
데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화규소(SiNx) 등으로 이루어진 보호막(70)이 형성되어 있다.
보호막(70)에는 드레인 전극(66) 및 데이터 패드(68)를 각각 드러내는 접촉구(76, 78)가 형성되어 있으며, 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉구(74)가 형성되어 있다.
보호막(70) 위에는 접촉구(76)를 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. 또한, 보호막(70) 위에는 접촉구(74, 78)를 통하여 각각 게이트 패드(24) 및 데이터 패드(68)와 연결되어 있는 접촉 보조 부재(86, 88)가 형성되어 있다. 여기서, 화소 전극(82)과 접촉 보조 부재(86, 88)는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명전도막으로 이루어져 있다.
여기서, 화소 전극(82)은 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다.
제 1실시예에 따른 박막트랜지스터 기판의 제조방법을 살펴보면, 먼저, 도 3에 도시한 바와 같이, 절연기판(10) 위에 게이트 금속층(20)과 감광막 패턴(92)을 형성한다. 게이트 금속층(20)은 절연기판(10) 전면에 걸쳐 형성되며 스퍼터링(sputtering) 방법을 사용할 수 있다. 감광막 패턴(92)은 감광막을 게이트 금속층(20) 상에 코팅한 후 노광 및 현상하여 마련할 수 있다. 감광막 패턴(92)은 게이트 배선(22, 24, 26)이 형성될 부분의 상부에 마련된다.
여기서 게이트 금속층(20)은 단일층일 수 있다. 게이트 금속층(20)이 다중층일 경우 질산을 포함하는 세정액으로 세정시에 부식이 발생할 수 있다. 이는 세정액이 전해질 역할을 함으로써 갈바닉 효과를 야기할 수 있기 때문이다.
다음 도 4와 같이 게이트 금속층(20)을 식각하여 게이트 배선(22, 24, 26)을 형성한다. 게이트 금속층(20)이 크롬(Cr)일 경우 (NH4)2Ce(NO3)6와 질산의 혼합액, 알루미늄(Al)이나 몰리브덴(Mo)일 경우 인산, 질산, 초산의 혼합액, 탄탈(Ta)일 경우 불산과 질산의 혼합액이 사용될 수 있다.
다음 도 5와 같이 감광막 패턴(92)을 애싱(ashing)하여 제거한 후 질산을 포함하는 세정액을 사용하여 노출된 게이트 배선(22, 24, 26)을 세정한다. 세정에 의해 게이트 배선(22, 24, 26)의 표면에 형성되어 있는 금속산화막이 제거되며 표면에 친수성이 부여된다. 또한 식각 및 애싱과정에서 발생한 금속 파티클과 식각액 등도 제거된다.
다음, 도 6에 도시한 바와 같이 게이트 절연막(30)을 형성한다. 게이트 절연막(30)은 질화 규소로 이루어질 수 있으며 화학기상증착(CVD) 방법을 사용하여 형성될 수 있다. 질화 규소로 이루어진 게이트 절연막(30)은 친수성이기 때문에 친수 성이 부여된 게이트 배선(22, 24, 26)과의 접착력이 우수하며 이에 의해 덮힘성이 향상된다.
다음, 도 7에 도시한 바와 같이 게이트 절연막(30) 위에 섬 모양의 반도체층(40)과 저항성 접촉층(50)을 형성한다. 게이트 절연막(30), 반도체층(40) 저항성 접촉층(50)은 연속적으로 형성될 수 있다.
다음, 도 8에 도시한 바와 같이, 데이터 금속층(60)과 감광막 패턴(94)을 형성한다. 데이터 금속층(20)은 절연기판(10) 전면에 걸쳐 형성되며 스퍼터링(sputtering) 방법을 사용할 수 있다. 감광막 패턴(94)은 감광막을 데이터 금속층(60) 상에 코팅한 후 노광 및 현상하여 마련할 수 있다. 감광막 패턴(94)은 데이터 배선(62, 65, 66, 68)이 형성될 부분의 상부에 마련된다.
여기서 데이터 금속층(60)은 단일층일 수 있다. 데이터 금속층(60)이 다중층일 경우 질산을 포함하는 세정액으로 세정시에 부식이 발생할 수 있다. 이는 세정액이 전해질 역할을 함으로써 갈바닉 효과를 야기할 수 있기 때문이다.
다음 도 9와 같이 데이터 금속층(60)을 식각하여 데이터 배선(62, 65, 66)을 형성한다. 이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 저항접촉층(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 저항접촉층(55, 56) 사이의 반도체층(40)을 노출시킨다. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다. 저항접촉층(50)의 식각은 플라즈마를 이용한 건식식각 방법을 사용할 수 있다.
다음 도 10과 같이 감광막 패턴(94)을 애싱(ashing)하여 제거한 후 질산을 포함하는 세정액을 사용하여 노출된 데이터 배선(62, 65, 66, 68)을 세정한다. 세정에 의해 데이터 배선(62, 65, 66, 68)의 표면에 형성되어 있는 금속산화막이 제거되며 표면에 친수성이 부여된다. 또한 식각과정에서 발생한 금속 파티클과 식각액 등도 제거되며 특히 노출된 반도체층(50)에 존재하는 이물 및 오염물이 제거되어 박막트랜지스터의 온-전압 및 오프-전압 특성이 우수해진다. 세정과정에서는 저항접촉층(50)의 식각에 사용된 식각 기체의 잔유물도 제거된다.
한편 데이터 금속층(60)으로 크롬을 사용할 경우 (NH4)2Ce(NO3)6와 질산을 포함하는 식각액을 사용하며 식각 후 채널부에는 CeO3, Ce(OH)등의 오염물이 존재할 수 있다. 이들 오염물질은 질산을 포함하는 세정액에 의해 제거되어 후공정 진행시 Ce이온에 의한 부산물 생성이 억제된다.
다음, 도 11에 도시한 바와 같이 보호막(70)과 감광막 패턴(96)을 형성한다. 보호막(70)은 질화 규소로 이루어질 수 있으며 화학기상증착(CVD) 방법을 사용하여 형성될 수 있다. 질화 규소로 이루어진 보호막(70)은 친수성이기 때문에 친수성이 부여된 데이터 배선(62, 65, 66, 68)과의 접착력이 우수하며 이에 의해 덮힘성이 향상된다. 감광막 패턴(96)은 감광막을 보호막(70) 상에 코팅한 후 노광 및 현상하여 마련할 수 있다. 감광막 패턴(96)에는 접촉구(73, 75, 77)가 마련되어 있으며 각각 게이트 패드(24), 드레인 전극(66), 데이터 패드(68)의 상부에 위치한다.
다음 도 12와 같이 게이트 절연막(30)과 함께 보호막(70)을 식각하여 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68)를 드러내는 접촉구(74, 76, 78) 를 형성한다.
다음 도 13과 같이 감광막 패턴(96)을 애싱(ashing)하여 제거한 후 질산을 포함하는 세정액을 사용하여 노출된 게이트 패드(24), 드레인 전극(66) 및 데이터 패드(68)를 세정한다. 세정에 의해 노출된 금속층(24, 66, 68)의 표면에 형성되어 있는 금속산화막이 제거되며 친수성이 부여된다. 또한 식각과 애싱 과정에서 발생한 금속 파티클과 식각액 등도 제거된다.
다음, 도 1 및 도 2에 도시한 바와 같이, ITO 또는 IZO등의 투명전도막을 증착하고 사진 식각하여 접촉구(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 접촉 구(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)와 각각 연결되는 있는 접촉 보조 부재(86, 88)를 각각 형성한다. ITO나 IZO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다.
여기서 투명전도막과 접하는 금속층(24, 66, 68)에는 산화막과 불순물이 제거되어 있어 투명전도막과 금속층(24, 66, 68)간의 접촉 저항이 감소한다. 또한 금속층(24, 66, 68)의 표면에 친수성이 부여되어 투명전도막과의 접착력도 향상된다.
이상의 실시예는 다양하게 변형 가능하다. 게이트 절연막(30)은 산화 규소층을 포함할 수 있으며 보호막(70)은 유기막을 포함할 수 있다.
실험예 1
크롬으로 이루어진 금속층을 대상으로 종래의 TMAH 수용액과 본발명에 따른 질산을 포함하는 세정액으로 각각 세정한 후 IZO와의 접촉 저항을 측정하였다. 세정액에서 질산의 함량은 10%였다.
각 경우에 대해 2번씩 실험했으며 실험결과는 다음 표 1과 같다. 종래의 TMAH 수용액을 사용한 경우에 비하여 접촉저항이 약 3 오더 정도 낮아진 것으로 나타났다.
[표 1]
Figure 112005039361012-PAT00001
실험예 2
크롬으로 이루어진 데이터 배선을 형성한 후 본발명에 따른 질산을 포함하는 세정액으로 세정하였다. 완성된 박막트랜지스터 기판을 대상으로 종래의 TMAH 수용액을 사용하여 세정한 경우와 함께 광학검사를 수행하여 금속을 동반한 시드(seed)형 결점 개수를 확인하였다.
확인 결과 질산을 포함하는 세정액을 적용한 경우의 결점 개수는 21, 종래의 TMAH 수용액을 사용한 경우의 결점 개수는 49개로 나타났다. 이는 데이터 배선이 오픈되는 불량이 감소함을 의미한다.
본발명에 따른 박막트랜지스터 기판은 액정표시장치 또는 유기전기발광장치(organic light emitting diode) 등의 표시장치에 사용될 수 있다.
유기전기발광장치는 전기적인 신호를 받아 발광하는 유기물을 이용한 자발광형 소자이다. 유기전기발광장치에는 음극층(화소전극), 홀 주입층, 홀 수송층, 발 광층, 전자 수송층, 전자 주입층, 양극층(대향전극)이 적층되어 있다. 본발명에 따른 박막트랜지스터 기판의 드레인 전극은 음극층과 전기적으로 연결되어 데이터 신호를 인가할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 파티클을 효율적으로 제거하여 금속 박막의 품질을 향상시킬 수 있는 박막트랜지스터 기판의 제조방법이 제공된다.

Claims (20)

  1. 절연기판 상에 게이트 금속층을 형성하는 단계와;
    상기 게이트 금속층 상에 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 이용하여 상기 게이트 금속층을 식각하여 게이트 배선을 형성하는 단계와;
    상기 감광막 패턴을 스트립하여 상기 게이트 배선을 노출시키는 단계와;
    상기 노출된 게이트 배선을 질산을 포함하는 세정액으로 세정하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  2. 제1항에 있어서,
    상기 세정액의 질산 함량은 8 내지 12%인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  3. 제1항에 있어서,
    상기 세정액은 8 내지 12%의 질산과 나머지 초순수로 이루어진 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  4. 제1항에 있어서,
    상기 게이트 배선 상에 질화 규소로 이루어진 게이트 절연막을 형성하는 단 계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  5. 제4항에 있어서,
    상기 게이트 배선은 게이트 패드를 더 포함하며,
    상기 게이트 패드 상의 상기 게이트 절연막을 제거하여 상기 게이트 패드를 노출시키는 단계와;
    상기 노출된 게이트 패드 상에 투명전도막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  6. 제5항에 있어서,
    상기 게이트 금속층은 크롬층을 포함하며,
    상기 투명전도막은 상기 크롬층에 접하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  7. 제5항에 있어서,
    상기 투명전도막은 ITO(indium tin oxide)와 IZO(indium zinc oxide) 중 어느 하나인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  8. 제1항에 있어서,
    상기 게이트 금속층 단일층인 것을 특징으로 하는 박막트랜지스터 기판의 제 조방법.
  9. 절연기판 상에 게이트 배선을 형성하는 단계와;
    상기 게이트 배선 상에 게이트 절연막, 반도체층, 저항접촉층을 형성하는 단계와;
    상기 저항접촉층 상에 데이터 금속층을 형성하는 단계와;
    상기 데이터 금속층 상에 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 이용하여 상기 데이터 금속층을 식각하여 데이터 배선을 형성하는 단계와;
    상기 감광막 패턴을 스트립하여 상기 데이터 배선을 노출시키는 단계와;
    상기 노출된 상기 데이터 배선을 질산을 포함하는 세정액으로 세정하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  10. 제9항에 있어서,
    상기 세정액의 질산 함량은 8 내지 12%인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  11. 제9항에 있어서,
    상기 세정액은 8 내지 12%의 질산과 나머지 초순수로 이루어진 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  12. 제9항에 있어서,
    상기 데이터 배선 상에 질화 규소로 이루어진 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  13. 제9항에 있어서,
    상기 데이터 배선을 마스크로 하여 상기 저항접촉층을 건식식각하여 채널부를 형성하는 단계를 더 포함하며,
    상기 세정시 상기 채널부는 노출되어 있는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  14. 제9항에 있어서,
    상기 데이터 금속층은 단일층인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  15. 절연기판 상에 게이트 배선을 형성하는 단계와;
    상기 게이트 배선 상에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 드레인 전극을 포함하는 데이터 배선을 형성하는 단계와;
    상기 데이터 배선 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 감광막 패턴을 형성하는 단계와;
    상기 감광막 패턴을 이용하여 상기 보호막을 식각하여 상기 드레인 전극을 노출시키는 접촉구를 형성하는 단계와;
    상기 감광막 패턴을 스트립하여 상기 보호막을 노출시키는 단계와;
    상기 노출된 상기 보호막을 질산을 포함하는 세정액으로 세정하는 단계와;
    상기 보호막 상에 상기 접촉구를 통해 상기 드레인 전극과 접하는 투명전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  16. 제15항에 있어서,
    상기 세정액의 질산 함량은 8 내지 12%인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  17. 제15항에 있어서,
    상기 세정액은 8 내지 12%의 질산과 나머지 초순수로 이루어진 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  18. 제15항에 있어서,
    상기 게이트 배선은 게이트 패드를 포함하며,
    상기 보호막의 식각 공정에서는 상기 게이트 절연막을 같이 식각하여 상기 게이트 패드를 드러내는 접촉구를 형성하며,
    상기 투명전도막은 상기 접촉구를 통하여 상기 게이트 패드와 접하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  19. 제15항에 있어서,
    상기 데이터 배선은 데이터 패드를 더 포함하며,
    상기 보호막의 식각 공정에서는 상기 데이터 패드를 드러내는 접촉구를 형성하며,
    상기 투명전도막은 상기 접촉구를 통하여 상기 게이트 패드와 접하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  20. 제15항에 있어서,
    상기 게이트 배선과 데이터 배선은 단일층인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
KR1020050065841A 2005-07-20 2005-07-20 박막트랜지스터 기판의 제조방법 KR20070010868A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050065841A KR20070010868A (ko) 2005-07-20 2005-07-20 박막트랜지스터 기판의 제조방법
US11/436,710 US20070020836A1 (en) 2005-07-20 2006-05-18 Method for manufacturing thin film transistor substrate
CNA2006101060185A CN1901169A (zh) 2005-07-20 2006-07-19 制造薄膜晶体管基板的方法
JP2006197804A JP2007027768A (ja) 2005-07-20 2006-07-20 薄膜トランジスタ基板の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050065841A KR20070010868A (ko) 2005-07-20 2005-07-20 박막트랜지스터 기판의 제조방법

Publications (1)

Publication Number Publication Date
KR20070010868A true KR20070010868A (ko) 2007-01-24

Family

ID=37656988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050065841A KR20070010868A (ko) 2005-07-20 2005-07-20 박막트랜지스터 기판의 제조방법

Country Status (4)

Country Link
US (1) US20070020836A1 (ko)
JP (1) JP2007027768A (ko)
KR (1) KR20070010868A (ko)
CN (1) CN1901169A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BRPI0908500A8 (pt) * 2008-02-22 2018-10-23 Micro Therapeutics Inc métodos de formação de imagens da restauração do fluxo de sangue em vaso sangüíneo ocludido com trombo, da dissolução parcial ou substancial e do desalojamento de trombo, equipamento auto-expansível de remoção de trombo e massa removível, integrada, de trombo-equipamento
US8623231B2 (en) * 2008-06-11 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for etching an ultra thin film
US9715845B2 (en) 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR101363151B1 (ko) * 2011-09-06 2014-02-14 삼성전자주식회사 터치스크린용 투명 회로 기판, 그 제조 방법 및 이를 포함하는 터치스크린
CN105070722A (zh) * 2015-07-14 2015-11-18 深圳市华星光电技术有限公司 Tft基板结构及其制作方法
EP3185655B8 (de) * 2015-12-22 2024-01-03 Heraeus Electronics GmbH & Co. KG Verfahren zur individuellen codierung von metall-keramik-substraten
CN112018086B (zh) * 2020-07-27 2022-03-22 惠科股份有限公司 短接棒及其制作方法、阵列基板和显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3514348A (en) * 1967-05-10 1970-05-26 Ncr Co Method for making semiconductor devices
US6546939B1 (en) * 1990-11-05 2003-04-15 Ekc Technology, Inc. Post clean treatment
JP2857042B2 (ja) * 1993-10-19 1999-02-10 新日本製鐵株式会社 シリコン半導体およびシリコン酸化物の洗浄液
US5545438A (en) * 1995-03-22 1996-08-13 Betz Laboratories, Inc. Hydrophilic treatment for aluminum
US5977041A (en) * 1997-09-23 1999-11-02 Olin Microelectronic Chemicals Aqueous rinsing composition
US7543592B2 (en) * 2001-12-04 2009-06-09 Ekc Technology, Inc. Compositions and processes for photoresist stripping and residue removal in wafer level packaging
KR100853216B1 (ko) * 2002-06-25 2008-08-20 삼성전자주식회사 배선용 식각액, 이를 이용한 배선의 제조 방법, 그 배선을포함하는 박막 트랜지스터 어레이 기판 및 그의 제조 방법
KR100672933B1 (ko) * 2003-06-04 2007-01-23 삼성전자주식회사 세정 용액 및 이를 이용한 반도체 소자의 세정 방법
KR100947538B1 (ko) * 2003-06-27 2010-03-12 삼성전자주식회사 노광 방법 및 이를 이용한 액정 표시 장치용 박막트랜지스터 기판의 제조 방법
KR100954332B1 (ko) * 2003-06-30 2010-04-21 엘지디스플레이 주식회사 액정표시소자와 그 제조방법
US6936534B2 (en) * 2003-09-17 2005-08-30 Micron Technology, Inc. Method for the post-etch cleaning of multi-level damascene structures having underlying copper metallization
JP2005158775A (ja) * 2003-11-20 2005-06-16 Hiroyuki Okada 有機薄膜電界効果型トランジスタの製造方法
US20050181619A1 (en) * 2004-02-12 2005-08-18 National Taiwan University Method for forming metal oxide layer by nitric acid oxidation

Also Published As

Publication number Publication date
JP2007027768A (ja) 2007-02-01
US20070020836A1 (en) 2007-01-25
CN1901169A (zh) 2007-01-24

Similar Documents

Publication Publication Date Title
US7262085B2 (en) Display device
US6350995B1 (en) Thin film transistor and manufacturing method therefore
KR100583979B1 (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
US7686968B2 (en) Composition for removing conductive materials and manufacturing method of array substrate using the same
US20070295967A1 (en) Active matrix tft array substrate and method of manufacturing the same
US20080096332A1 (en) Method of manufacturing a thin-film transistor substrate
KR100613015B1 (ko) 액정소자, 액정 디스플레이 패널 및 그 제조방법
US7223642B2 (en) Method for fabricating liquid crystal display device
KR100443804B1 (ko) 액티브 매트릭스 기판 및 표시 장치
WO2012008080A1 (ja) 薄膜トランジスタ基板
KR20070075808A (ko) 표시 기판의 제조 방법 및 이를 이용하여 제조한 표시 기판
KR20070010868A (ko) 박막트랜지스터 기판의 제조방법
EP1923737A1 (en) Thin film transistor substrate and method of producing the same
TWI471948B (zh) 氧化物薄膜電晶體製程方法
JP4728170B2 (ja) 半導体デバイスおよびアクティブマトリクス型表示装置
US20100032760A1 (en) Thin-film transistor substrate and method of fabricating the same
US8283670B2 (en) Liquid crystal display panel and fabricating method thereof
US20160086981A1 (en) Fabrication methods of transparent conductive electrode and array substrate
US20110175096A1 (en) Display device and manufacturing method thereof
KR101226667B1 (ko) 금속 배선의 제조 방법 및 표시 기판의 제조 방법
KR20000027714A (ko) 액정 표시 장치용 박막 트랜지스터 기판 및 그제조 방법
KR101769612B1 (ko) 기판 평탄화 방법
KR101813719B1 (ko) 박막트랜지스터 어레이 기판의 제조 방법
JP2007206134A (ja) アクティブマトリクス型表示装置の製造方法
KR20080041333A (ko) 박막 트랜지스터 기판의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application