CN106611794B - 薄膜晶体管及其制作方法 - Google Patents

薄膜晶体管及其制作方法 Download PDF

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Abstract

一种薄膜晶体管，包括栅极、栅极绝缘层、由本征非晶硅材料制成的半导体层、源极以及漏极。该栅极绝缘层设于该栅极与该半导体层之间使二者彼此绝缘。其中，该半导体层包括第一层及第二层，该第二层覆盖该第一层。该第二层包括非掺杂区域及位于该非掺杂区域两侧的掺杂区域。该源极与该漏极均与该掺杂区域接触，该非掺杂区域及至少部分该掺杂区域显露于该源极与该漏极之间。

Description

薄膜晶体管及其制作方法
技术领域
本发明涉及一种薄膜晶体管及其制作方法。
背景技术
薄膜晶体管应用于显示器，通常是当作储存电容充电或放电的开关。一种常见的薄膜晶体管包括栅极、栅极绝缘层、通道层、欧姆接触层、源极及漏极。栅极用于开启或关闭通道层中的电子通道。栅极绝缘层覆盖栅极以使栅极与通道层彼此绝缘，欧姆接触层设于通道层上。源、漏极分别设于欧姆接触层两端，位于源极与漏极间的欧姆接触层将会被蚀刻去除而显露出通道层。其中，源漏极间的通道层作为背通道，需满足一定的厚度以提供较佳使用特性。然，该结构的薄膜晶体管，在通道层需满足一定的厚度的情况下，增设的欧姆接触层会使薄膜晶体管的整体厚度增大，不利于薄型化显示器的发展。
发明内容
鉴于此，有必要提供一种厚度较小的薄膜晶体管。
一种薄膜晶体管，包括栅极、栅极绝缘层、由本征非晶硅材料制成的半导体层、源极以及漏极。该栅极绝缘层设于该栅极与该半导体层之间使二者彼此绝缘。其中，该半导体层包括第一层及第二层，该第二层覆盖该第一层。该第二层包括非掺杂区域及位于该非掺杂区域两侧的掺杂区域。该源极与该漏极均与该掺杂区域接触，该非掺杂区域及至少部分该掺杂区域显露于该源极与该漏极之间。
还有必要提供上述薄膜晶体管的制作方法。
该方法包括如下步骤：提供基底，并在该基底上依次形成栅极及覆盖该栅极的栅极绝缘层；在该栅极绝缘层上依次形成第一半导体层及第二半导体层，其中，该第一半导体层及该第二半导体层均为本征非晶硅材料，该第一半导体层藉由第一沉积速率形成，该第二半导体层藉由速率高于该第一沉积速率的第二沉积速率形成；在该第二半导体层上形成第一光阻层，并图案化该第一光阻层以形成第一光阻图案；蚀刻未被该第一光阻图案覆盖的该第一半导体层及该第二半导体层以分别形成第一半导体图案层及第二半导体图案层；去除该第一光阻图案的两侧以露出部分所述第二半导体图案层，剩余的该第一光阻图案形成第二光阻图案；对未被第二光阻图案覆盖的该第一半导体图案层及该第二半导体图案层进行掺杂处理，该第一半导体图案层被掺杂的部分及该第二半导体图案层共同形成第第二层，从而该第二层包括掺杂区域及非掺杂区域，该第一半导体图案层未被掺杂的部分形成第一层；去除该第二光阻图案；以及在所述掺杂区域上形成彼此分离的源极与漏极，该非掺杂区域及至少部分该掺杂区域显露于该源极与该漏极。
还有必要提供一种薄膜晶体管的制作方法。
该方法包括如下步骤：提供基底，并在该基底上依次形成栅极及覆盖该栅极的栅极绝缘层；在该栅极绝缘层上依次形成第一半导体层及第二半导体层，其中，该第一半导体层及该第二半导体层均为本征非晶硅材料，该第一半导体层藉由第一沉积速率形成，该第二半导体层藉由速率高于该第一沉积速率的第二沉积速率形成；在该第二半导体层上形成第一光阻层，并图案化该第一光阻层以形成第一光阻图案；蚀刻未被该第一光阻图案覆盖的该第一半导体层及该第二半导体层以分别形成第一半导体图案层及第二半导体图案层；去除该第一光阻图案；在基底上形成覆盖该第二半体图案层的第三光阻层，并图案化该第三光阻层以形成第四光阻图案；对未被该第四光阻图案遮盖的该第一半导体图案层及该第二半导体图案层进行掺杂处理，该第一半导体图案层被掺杂的部分及该第二半导体图案层共同形成第二层，从而该第二层包括掺杂区域及非掺杂区域，该第一半导体图案层未被掺杂的部分形成第一层；去除该第四光阻图案；以及在所述掺杂区域上形成彼此分离的源极与漏极，该非掺杂区域及至少部分该掺杂区域显露于该源极与该漏极。
相较于现有技术，本发明所提供的薄膜晶体管及其制作方法，对材质为本征非晶硅的半导体层进行部分掺杂以形成掺杂区及非掺杂区域，源极、漏极与掺杂区域接触，非掺杂区域及部分掺杂区域显露于源极与漏极之间，与源漏极接触的掺杂区域充当欧姆接触层的作用，从而无需额外设置欧姆接触层，得以降低该薄膜晶体管的整体厚度，而利于显示器的薄型化发展。
附图说明
图1系本发明所提供的薄膜晶体管的结构剖面图。
图2系本发明第一较佳实施方式的薄膜晶体管的制作方法流程图。
图3至7系图2中各步骤流程的剖视图。
图8系本发明第二较佳实施方式的薄膜晶体管的制作方法的流程图。
图9至13系图8中各步骤流程的剖视图。
主要元件符号说明
如下具体实施方式将结合上述附图进一步说明本发明,其中，本发明以底栅极型薄膜晶体管为例进行说明。
具体实施方式
下面结合附图将对本发明实施方式作进一步的详细说明。
请参阅图1，本发明所提供的薄膜晶体管100的结构剖面图。所述薄膜晶体管100形成于一基底200上，该薄膜晶体管100包括栅极110、栅极绝缘层120、由本征非晶硅材料制成的半导体层160、源极151以及漏极152。该栅极110位于该基底200上，该栅极绝缘层120覆盖在该基底200及该栅极110上，该半导体160设于栅极绝缘层120远离该基底200的一侧且位于与该栅极110相对应的位置。该栅极绝缘层120用于使该栅极110与该半导体层160、该源极151及该漏极152相绝缘。该半导体层160进一步包括一第一层131与一第二层141，该第二层141覆盖该第一层131的顶面及两侧。该第二层141包括掺杂区域1411及非掺杂区域1412，该掺杂区域1411形成于该第二层141的两端，该非掺杂区域1412形成于该第二层141上表面的中部。该源极151及该漏极152分别覆盖该掺杂区域1411，且该源极151与该漏极152彼此分离设置，该非掺杂区域1412显露于该源极151与该漏极152之间，并且该掺杂区域1411至少有部分亦显露于该源极151与该漏极152之间。该非掺杂区域1412两相对侧分别距该源极151及该漏极152间具有一定距离。该掺杂区域1411与该非掺杂区域1412远离该第一层131的一侧平齐，即该掺杂区域1411与该非掺杂区域1412的顶面在同一水平面。
其中，该第一层131藉由第一沉积速率形成，该第二层141至少与该源极151及该漏极152接触的部分由第二沉积速率形成，该第二沉积速率高于该第一沉积速率。本实施方式中，该第二层141均由该第二沉积速率形成。在其他实施方式中，也可以是，该第二层141的下层由该第一沉积速率形成，其上层由第二沉积速率形成。该第一沉积速率介于4～8A/s，该第二沉积速率介于20～30A/s，且该第一层131的厚度介于200～400A，该第二层141的厚度大于0但小于500A。本实施方式中，该第一层131的厚度大于该第二层141的厚度，该第二层141的厚度为300A。该第一层131与该第二层141的材质均采用本征非晶硅。
请参阅图2～7，图2系本发明第一较佳实施方式的薄膜晶体管100的制作方法流程图。图3～7系图2中各步骤流程的剖视图。该方法步骤将在下文进一步陈述，需要说明的是，为方便说明，下文中与上述结构相同的部件沿用上述标号。
步骤S201，请首先参照图3，提供基底200，并在该基底200上依次形成栅极110及覆盖该栅极110的栅极绝缘层120。
步骤S202，请再次参照图3，在该栅极绝缘层120上依次形成第一半导体层13及第二半导体层14，该第一半导体层13藉由第一沉积速率形成，该第二半导体层14藉由第二沉积速率形成，该第二沉积速率高于该第一沉积速率。其中，该第一半导体层13及该第二半导体层14均由本征非晶硅形成。
其中，该第一沉积速率介于4～8A/s，该第二沉积速率介于20～30A/s，且该第一半导体层13的厚度介于20～400A，该第二半导体层14的厚度大于0但小于500A。本实施方式中，该第一半导体层13的厚度大于该第二半导体层14的厚度。
步骤S203，请进一步参照图4，在该第二半导体层14上形成第一光阻层(未图标)，并图案化该第一光阻层以形成第一光阻图案11，接着蚀刻未被该第一光阻图案11覆盖的该第一半导体层13及该第二半导体层14以分别形成第一半导体图案层130及第二半导体图案层140。
具体地，可通过灰阶掩膜，例如为半色调掩膜对该第一光阻层进行曝光显影从而形成呈中间厚两侧薄的结构的该第一光阻图案11。在一变更实施方式中，也可以利用具有均匀透光率的掩摸对该第一光阻层进行曝光显影以形成第一光阻图案12，此时该第一光阻图案12具有均匀的厚度，如图7所示。
步骤S204，接着，去除该第一光阻图案11较薄的两侧以露出部分所述第二半导体图案层140，剩余的该第一光阻图案11的中间部分形成第二光阻图案21。
具体地，藉由氧气(O2)或臭氧(O3)灰化处理去除该第一光阻图案11中较薄的两侧，从而显露出所述第二半导体图案层140的两侧。可以理解，当该第一光阻图案11采用均匀透光率的掩膜形成时，本步骤中为去除该第一光阻图案11的两侧部分，并保留中部分以形成第二光阻图案21。
步骤S205，请进一步参照图5，对未被第二光阻图案21覆盖的该第一半导体图案层130及该第二半导体图案层140进行掺杂处理，以形成第一层131及第二层141。
具体地，该第二半导体图案层140被该第二光阻图案21覆盖的区域形成该非掺杂区域1412，剩余部分均被进行掺杂处理从而与该第一半导体图案层130被掺杂的区域共同形成该掺杂区域1411。该掺杂区域1411及该非掺杂区域1412共同形成该第二层141，该第一半导体图案层130未被掺杂的部分形成该第一层131。该对该第一半导体图案层130及该第二半导体图案层140进行掺杂处理的深度不小于该第二半导体图案层140的厚度，但小于该第一半导体图案层130与该第二半导体图案层140的厚度之和。该掺杂处理方式可采用离子注入方式、离子体处理方式或其他方式，掺杂的物质可以选用磷或硼。本实施方式通过离子注入方式掺杂磷。
步骤S206，请再一次参照图5，去除该第二光阻图案21。
步骤S207，请进一步参照图6，在所述栅极绝缘层120、所述第二层141上形成彼此分离的源极151与漏极152，该源极151与该漏极152均与该掺杂区域1411接触，该非掺杂区域1412及部分该掺杂区域1411显露于该源极151与该漏极152之间，得到如图1所示的薄膜晶体管100。
具体地，首先，在所述栅极绝缘层120、所述第一层131及所述第二层141上形成第二金属层15及第二光阻层30。接着，图案化该第二光阻层30以形成第三光阻图案31。然后，蚀刻去除未被该第三光阻图案31覆盖的第二金属层15以形成所述源极151及所述漏极152，并去除该第三光阻图案31，得到如图1所示的薄膜晶体管100。
请参阅图8～13，图8系本发明第二较佳实施方式的薄膜晶体管100的制作方法流程图。图9～13系图8中各步骤流程的剖视图。该方法步骤将在下文进一步陈述，需要说明的是，为方便说明，下文中与上述结构相同的部件沿用原来的标号。
步骤S801，请首先参照图9，提供基底200，并在该基底200上依次形成栅极110及覆盖该栅极110的栅极绝缘层120。
步骤S802，请再次参照图9，在该栅极绝缘层120上依次形成第一半导体层13及第二半导体层14，该第一半导体层13藉由第一沉积速率形成，该第二半导体层14藉由第二积速率形成，该第二沉积速率高于该第一沉积速率。其中，该第一半导体层13及该第二半导体层14均由本征非晶硅形成。
其中，该第一沉积速率介于4～8A/s，该第二沉积速率介于20～30A/s，且该第一半导体层13的厚度介于20～400A，该第二半导体层14的厚度大于0但小于500A。本实施方式中，该第一半导体层13的厚度大于该第二半导体层14的厚度。
步骤S803，请进一步参照图10，在该第二半导体层14上形成第一光阻层(未图标)，并图案化该第一光阻层以形成第一光阻图案12，接着蚀刻未被该第一光阻图案12覆盖的该第一半导体层13及该第二半导体层14以分别形成第一半导体图案层130及第二半导体图案层140。
步骤S804，请再次参照图10，去除该第一光阻图案12。
步骤S805，请进一步参照图11，在基底200上形成覆盖该栅极绝缘层120、该第一半导体图案层130及该第二半导体图案层140的第三光阻层40，并图案化该第三光阻层40使该第一半导体图案层130及该第二半导体图案层140的两侧显露出来，该第三光阻层40图案后形成第四光阻图案41。其中，该第四光阻图案41可与该第二光阻图案21具有相同的结构形状。
步骤S806，请参照图12，对未被该第四光阻图案41遮盖的该第一半导体图案层130及该第二半导体图案层140进行掺杂处理以形成第一层131及第二层141。
具体地，该第二半导体图案层140被该第四光阻图案41覆盖的区域形成该非掺杂区域1412，剩余部分均被进行掺杂处理从而与该第一半导体图案层130被掺杂的区域共同形成该掺杂区域1411。该掺杂区域1411及该非掺杂区域1412共同形成该第二层141。该第一半导体图案层130未被掺杂的部分形成该第一层131。对该第一半导体图案层130及该第二半导体图案层140进行掺杂处理的深度不小于该第二半导体图案层140的厚度，但小于该第一半导体图案层130与该第二半导体图案层140的厚度之和。该掺杂处理方式可采用离子注入方式、离子体处理方式或其他方式，掺杂的物质可以选用磷或硼。本实施方式通过离子注入方式掺杂磷。
步骤S807，请再次参照图12，去除该第四光阻图案41。
步骤S808，请进一步参照图13，在所述栅极绝缘层120、所述第一层131上形成彼此分离的源极151与漏极152，该源极151与该漏极152均与该掺杂区域1411接触，该非掺杂区域1412及部分该掺杂区域1411显露于该源极151与该漏极152之间，得到如图1所示的薄膜晶体管100。
具体地，首先，在所述栅极绝缘层120、所述第一层131及所述第二层141上形成第二金属层15及第二光阻层30。接着，图案化该第二光阻层30以形成第三光阻图案31。然后，蚀刻去除未被该第三光阻图案31覆盖的第二金属层15以形成所述源极151及所述漏极152，并去除该第三光阻图案31，得到如图1所示的薄膜晶体管100。
由于该第一层131及该第二层141采用不同的沉积速率形成，其中，位于该第一层131与源极151及漏极152之间的第二层141主要由速率较高的第二沉积速率形成，其电阻率大，可降低电子迁移率，使得当薄膜晶体管100处于关闭状态时，起到降低漏电流，从而改善电气特性的作用。而与该源漏极151、152接触的部分经过掺杂处理，适当降低了接触阻抗，使不会影响开启时的通道电流与截流子迁移率，该掺杂区域1411充当欧姆接触层的作用，从而无需额外设置欧姆接触层，得以降低该薄膜晶体管100的整体厚度，有利于显示器的薄型化发展。
以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或等同替换，而不脱离本发明技术方案的精神和范围。

Claims (10)

1.一种薄膜晶体管，包括栅极、栅极绝缘层、由本征非晶硅材料制成的半导体层、源极以及漏极；该栅极绝缘层设于该栅极与该半导体层之间使二者彼此绝缘；其特征在于，该半导体层包括第一层及第二层，该第二层覆盖该第一层；该第二层包括非掺杂区域及位于该非掺杂区域两侧的掺杂区域，该掺杂区域与该非掺杂区域远离该第一层的一侧平齐；该源极与该漏极均与该掺杂区域接触，该非掺杂区域及至少部分该掺杂区域显露于该源极与该漏极之间。
2.如权利要求1所述的薄膜晶体管，其特征在于，该掺杂区域系采用离子注入方式或等离子体处理方式掺杂磷或硼而形成。
3.如权利要求1所述的薄膜晶体管，其特征在于，该非掺杂区域两相对侧分别距该源极及该漏极间具有一定距离。
4.如权利要求1所述的薄膜晶体管，其特征在于，该第一层藉由第一沉积速率形成，该第二层至少靠近该源极及该漏极的一侧藉由第二沉积速率形成，该第二沉积速率高于该第一沉积速率。
5.一种薄膜晶体管的制作方法，该方法包括如下步骤：
提供基底，并在该基底上依次形成栅极及覆盖该栅极的栅极绝缘层；
在该栅极绝缘层上依次形成第一半导体层及第二半导体层，其特征在于，该第一半导体层及该第二半导体层均为本征非晶硅材料，该第一半导体层藉由第一沉积速率形成，该第二半导体层藉由速率高于该第一沉积速率的第二沉积速率形成；
在该第二半导体层上形成第一光阻层，并图案化该第一光阻层以形成第一光阻图案；
蚀刻未被该第一光阻图案覆盖的该第一半导体层及该第二半导体层以分别形成第一半导体图案层及第二半导体图案层；
去除该第一光阻图案的两侧以露出部分所述第二半导体图案层，剩余的该第一光阻图案形成第二光阻图案；
对未被第二光阻图案覆盖的该第一半导体图案层及该第二半导体图案层进行掺杂处理，该第一半导体图案层被掺杂的部分及该第二半导体图案层共同形成第二层，该第二层包括掺杂区域及非掺杂区域，该第一半导体图案层未被掺杂的部分形成第一层；
去除该第二光阻图案；以及
在所述第二层上形成彼此分离的源极与漏极，该非掺杂区域及至少部分该掺杂区域显露于该源极与该漏极。
6.如权利要求5所述的薄膜晶体管的制作方法，其特征在于，利用一灰阶掩膜对该第一光阻层进行图案化以形成该第一光阻图案，所述第一光阻图案呈中间厚两侧薄的结构。
7.如权利要求5所述的薄膜晶体管的制作方法，其特征在于，采用离子注入方式或等离子体处理方式对该第一半导体图案层及该第二半导体图案层进行磷或硼掺杂处理从而形成所述掺杂区域。
8.如权利要求5所述的薄膜晶体管的制作方法，其特征在于，掺杂处理的深度不小于该第二半导体图案层的厚度，但小于该第一半导体图案层与该第二半导体图案层的厚度之和。
9.如权利要求5所述的薄膜晶体管的制作方法，其特征在于，该第一沉积速率介于4～8A/s，该第二沉积速率介于20～30A/s。
10.一种薄膜晶体管的制作方法，该方法括如下步骤：
提供基底，并在该基底上依次形成栅极及覆盖该栅极的栅极绝缘层；
在该栅极绝缘层上依次形成第一半导体层及第二半导体层，其特征在于，该第一半导体层及该第二半导体层均为本征非晶硅材料，该第一半导体层藉由第一沉积速率形成，该第二半导体层藉由速率高于该第一沉积速率的第二沉积速率形成；
在该第二半导体层上形成第一光阻层，并图案化该第一光阻层以形成第一光阻图案；
蚀刻未被该第一光阻图案覆盖的该第一半导体层及该第二半导体层以分别形成第一半导体图案层及第二半导体图案层；
去除该第一光阻图案；
在基底上形成覆盖该第二半体图案层的第三光阻层，并图案化该第三光阻层以形成第四光阻图案；
对未被该第四光阻图案遮盖的该第一半导体图案层及该第二半导体图案层进行掺杂处理，该第一半导体图案层被掺杂的部分及该第二半导体图案层共同形成第二层，使该第二层包括掺杂区域及非掺杂区域，该第一半导体图案层未被掺杂的部分形成第一层；
去除该第四光阻图案；以及
在所述掺杂区域上形成彼此分离的源极与漏极，该非掺杂区域及至少部分该掺杂区域显露于该源极与该漏极。
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