KR20100080901A - 복수의 전하 펌프 회로를 이용하는 부스트 전압 생성 장치 및 방법 - Google Patents

복수의 전하 펌프 회로를 이용하는 부스트 전압 생성 장치 및 방법 Download PDF

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Abstract

복수의 전하 펌프 회로, 전하 펌프 제어 신호 및 활성 전하 펌프의 활성 용량성 소자를 이용하는, 부스트 전압을 제공하기 위한 장치 및 방법으로서, 활성화된 전하 펌프의 용량성 소자는 전하 펌프로의 입력 전압 및 전하 펌프 신호에 응답하여 충전된다.

Description

복수의 전하 펌프 회로를 이용하는 부스트 전압 생성 장치 및 방법 {AN APPARATUS AND A METHOD OF PRODUCING A BOOSTED VOLTAGE USING A PLURALITY OF CHARGE PUMP CIRCUITS}
본 발명은 대체로 반도체 디바이스에 관한 것이고, 특히, 전하 펌프(charge pump)를 가진 부스트 전압(boosted voltage) 생성기 및 그것을 이용하는 동적 랜덤 액세스 메모리(dynamic random access memory)에 관한 것이다.
예컨대, 동적 랜덤 액세스 메모리(DRAM)와 같은, 반도체 메모리 디바이스는, 각각의 셀이 하나의 데이터 비트를 저장하는 셀들의 어레이에 데이터를 저장한다. 셀 어레이는 일반적으로 로우(row) 및 칼럼(column)으로 배열됨으로써, 어레이내의 그 로우 및 칼럼을 특정하는 것에 의해 특정 셀이 어드레스된다(addressed). 로우의 셀들은 함께 워드라인(wordline)에 연결되고 칼럼의 셀들은 함께 비트라인(bitline)에 연결된다. 검출 증폭기는 셀들내의 데이터를 검출하도록 연결된다.
각각의 DRAM 셀들은 저장 캐패시터를 포함한다. 그러하여, 저장된 데이터(즉, 충전된 캐패시터)가 비교적 짧은 기간 후에 사라지기 때문에, 셀들은 “동적”이라고 간주된다. 저장된 데이터를 유지하기 위해, DRAM 셀들의 내용은 각 셀의 저장 캐패시터의 충전 상태를 반복적인 방식으로 재적용하는 것에 의해 주기적으로 리프레시(refresh)된다. 리프레시 동작은, 셀내의 데이터가 검출 증폭기에 의해 검출되고 데이터가 셀들에 재기입된다는 점에서, 판독 동작과 유사하다. 따라서, 데이터는 셀들내에서 “리프레시”된다. 리프레시 동작은 로우 어드레스에 따라 워드라인을 인에이블(enable)시키고 검출 증폭기를 인에이블시키는 것에 의해 실행된다. 리프레시 동작은, DRAM이 활성 모드(active mode)에 있을 때 실행되는 “자동-리프레시” 또는 DRAM이 슬립 모드(sleep mode)에 있을 때 실행되는 “자체-리프레시”일 수 있다.
외부 공급 전압(Vdd)으로부터 셀들의 캐패시터들을 충전하기에 충분한 액세스 트랜지스터의 게이트 전압까지 가기 위해 요구되는 부스트(boost)는 DRAM의 다양한 특성들과 더불어 변한다. 예를 들어, 리프레시 동작이 슬립모드에서 발생했을 때의 전압 강하를 극복하는데 요구되는 전류 부스트의 양은 리프레시 시간이 감소함과 더불어 증가한다. 내부 전압 공급부는 일반적으로, 다양한 리프레시 시간들을 고려치 않고, 종종 최악의 가능성 있는 리프레시 시간만을 고려하여 구성된다. DRAM의 리프레시율은 일반적으로, 데이터가 손실되지 않을 것으로 보장하는 기간으로 제조자에 의해 설정된다. 하지만, 이러한 기간은 필요 이상으로 빈번할 수 있고, 전력 소모를 감소시키기 위해 이러한 빈번함을 감소시키는 것이 이상적일 수 있다. 내부 전압 공급부의 최대 구동 용량은 일반적으로, 최악의 리프레시 특성들(즉, 최단 기간)에 따라 결정된다. 따라서, 요구되는 것보다 더 많은 전류를 제공하며 더 큰 전력 소모를 초래한다.
예를 들어, 0.13 ㎛ 내지 0.18 ㎛ 크기 범위의 DRAM은, 일반적으로, 더 긴 리프레시 기간(예컨대, 8 ms 이상)을 갖고 그러하여 슬립 모드 전류 요구는 낮다. DRAM의 크기가 90 nm 정도로 감소함에 따라, 더 짧고 더욱 다양한 리프레시 기간을 갖는 MIM(metal-insulator-metal; 금속-절연체-금속) 타입의 캐패시터가 사용된다. 자체-리프레시 펌프 회로는 생성될 전압 부스트 및 전류에 있어서의 이러한 다양성을 용이하게 처리하지 못할 수 있다. 따라서, 리프레시 기간은 최단의 가능성 있는 시간에 따라 설정될 수 있다. DRAM이 더 높은 리프레시 기간을 가지면, 슬립모드에서의 부적절한 전력 사용 및 오버-펌핑(over-pumping)을 초래할 수 있다.
본 발명의 일 양태에 따르면, 입력 전압으로 동작하고 전하 펌프 신호 및 개개의 제어 신호들에 응답하며, 각각이 용량성 소자를 포함하고 개개의 제어 신호에 응답하여 동작할 수 있는 복수의 전하 펌프 회로로서, 활성화된 전하 펌프 회로의 용량성 소자는 입력 전압과 전하 펌프 신호 중 적어도 하나에 응답하여 충전되고, 활성화된 전하 펌프 회로의 전하들은 부스트 전압을 제공하는데 기여하는, 복수의 전하 펌프 회로를 포함하는 부스트 전압 생성 장치가 제공된다.
예를 들어, 복수의 전하 펌프 회로의 각각은 개개의 제어 신호에 응답하여 개별적으로 활성화될 수 있다. 추가적인 전하 펌프 제어기에 의해, 전하 펌프에 대한 정보에 따라 제어 신호들이 개개의 전하 펌프 회로에 제공될 수 있다. 전하 펌프 제어기에 따라, 활성화될 전하 펌프 회로가 지정된다.
본 발명의 다른 양태에 따르면, 부스트 전압을 생성하기 위한 방법이 제공된다. 상기 방법은, 각기 용량성 소자를 포함하는, 복수의 전하 펌프 회로에 전하 펌프 신호를 제공하는 단계; 복수의 전하 펌프 회로에 개개의 제어 신호들을 제공하는 단계; 및 개개의 제어 신호에 의해 전하 펌프 회로를 활성화시킴으로써, 활성화된 전하 펌프 회로의 용량성 소자가 충전되고; 그에 의해 활성화된 전하 펌프 회로의 전하들로 부스트 전압을 생성하는 단계를 포함한다.
예를 들어, 상기 활성화 단계는, 개개의 제어 신호에 응답하여 복수의 전하 펌프 회로의 각각을 개별적으로 활성화시키는 단계를 포함한다. 상기 개개의 제어 신호들을 제공하는 단계는, 전하 펌프를 실행시키기 위한 정보를 제공하는 단계, 및 상기 정보에 기반하는 제어 신호를 제공하는 단계를 포함한다.
본 발명의 추가적인 양태에 따르면, 저장 셀들을 가진 동적 랜덤 액세스 메모리(DRAM)로서, 그 데이터가 슬립 모드에서 리프레시되는 동적 랜덤 액세스 메모리(DRAM)가 제공된다. 상기 DRAM은, DRAM의 동작을 위해 사용될 출력 전압을 제공하기 위한 전압 제공기; 출력 전압이 미리 정해진 레벨에 도달하는지의 여부를 판정하여 판정 결과를 제공하는 판정기; 및 슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하기 위한 제어기를 포함하며, 전압 제공기는 판정 결과 및 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공한다.
예를 들어, 상기 전압 제공기는, 제어 출력에 응답하여 부스트 전압을 제공하기 위한 부스트 회로를 포함하며, 상기 부스트 회로는, 각각이, 제어 출력에 응답하여 개별적으로 활성화될 수 있는 복수의 부스트 동작 세그먼트들(segments)을 포함한다.
상기 제어기는, 리프레시 시간에 따라 활성화될 복수의 부스트 동작 세그먼트들의 세트를 선택하도록 제어 출력을 제공하기 위한 세그먼트 선택기를 포함하며, 선택된 부스트 동작 세그먼트들의 세트로부터의 부스트 출력들은, 전압 제공기로부터의 출력 전압으로서, 조합된 출력을 생성하도록, 조합될 수 있다.
본 발명의 추가적인 양태에 따르면, 저장 셀들을 포함하는 동적 랜덤 액세스 메모리(DRAM)에 동작 전압을 공급하기 위한 장치로서, 그 데이터가 상기 DRAM의 슬립 모드에서 리프레시되는 장치가 제공된다. 상기 장치는, DRAM에서 사용하기 위한 기판 바이어스 전압 및 워드 부트스트래핑(word bootstrapping) 전압을 공급하기 위한 제1 및 제2 전압 공급기들을 포함하며, 워드 부트스트래핑 전압 및 기판 바이어스 전압은 슬립 모드에서의 리프레시 시간에 응답하여 변화된다.
예를 들어, 상기 제1 전압 공급기는, DRAM의 동작을 위해 사용될 제1 출력 전압을 제공하기 위한 제1 전압 제공기; 및 상기 제1 출력 전압이 제1의 미리 정해진 레벨에 도달하는지의 여부를 판정하여 제1 판정 결과를 제공하는 제1 판정기를 포함한다.
상기 제2 전압 공급기는, DRAM의 동작을 위해 사용될 제2 출력 전압을 제공하기 위한 제2 전압 제공기; 및 상기 제2 출력 전압이 제2의 미리 정해진 레벨에 도달하는지의 여부를 판정하여 제2 판정 결과를 제공하는 제2 판정기를 포함할 수 있다.
본 발명의 추가적인 양태에 따르면, 저장 셀들을 가진 동적 랜덤 액세스 메모리(DRAM)용으로 부스트 전압을 생성하기 위한 방법으로서, 그 데이터가 슬립 모드에서 리프레시되는 방법이 제공된다. 상기 방법은, DRAM의 동작을 위해 사용될 출력 전압을 제공하는 단계; 상기 출력 전압이 미리 정해진 레벨에 도달하는지의 여부를 판정하여 판정 결과를 제공하는 단계; 및 슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하고, 그에 의해 판정 결과 및 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공하는 단계를 포함한다.
저장 셀들을 포함하는 동적 랜덤 액세스 메모리(DRAM)에 동작 전압을 공급하기 위한 방법으로서, 그 데이터가 상기 RAM의 슬립 모드에서 리프레시되는 방법이 제공된다. 상기 방법은, 워드 부트스트래핑 전압을 공급하는 단계; 및 DRAM에서 사용하기 위한 기판 바이어스 전압을 공급하는 단계를 포함하며, 워드 부트스트래핑 전압과 기판 바이어스 전압은 슬립 모드에서의 리프레시 시간에 응답하여 변화된다.
예를 들어, 상기 워드 부트스트래핑 전압을 공급하는 단계는, DRAM의 동작을 위해 사용될 출력 전압을 제공하는 단계; 상기 출력 전압이 미리 정해진 레벨에 도달하는지의 여부를 판정하여 판정 결과를 제공하는 단계; 및 슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하고, 그에 의해 판정 결과 및 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공하는 단계를 포함한다.
상기 기판 바이어스 전압을 공급하는 단계는, DRAM의 동작을 위해 사용되는 출력 전압을 제공하는 단계; 상기 출력 전압이 미리 정해진 레벨에 도달하는지의 여부를 판정하여 판정 결과를 제공하는 단계; 및 슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하고, 그에 의해 판정 결과 및 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공하는 단계를 포함할 수 있다.
본 발명의 다른 양태들 및 특징들은 첨부 도면과 함께 본 발명의 특정 실시예들의 하기의 상세한 설명을 리뷰할 시에 당업자에게 명백해질 것이다.
본 발명의 실시예들이 이제, 첨부된 도면들을 참조하여, 예시로서만, 기술될 것이다.
도 1은 본 발명의 실시예에 따른 부스트 전압 생성의 구성을 예시하는 블록도이다.
도 2는 본 발명의 다른 실시예에 따른 동적 랜덤 액세스 메모리(DRAM)을 예시하는 블록도이다.
도 3은 도 2에 도시된 워드 부트스트래핑 전압 생성기의 일 예의 세부를 예시하는 블록도이다.
도 4는 도 3에 도시된 펌프 신호 제공기의 일 예를 예시하는 블록도이다.
도 5는 도 3에 도시된 펌프 세그먼트 인에이블 제어기의 일 예를 예시하는 블록도이다.
도 6은 도 3의 워드 부트스트래핑 전압 생성기에 대해 도시된 슬립 모드 펌프 회로의 세그먼트의 일 예를 예시한다.
도 7은 도 3에 도시된 워드 부트스트래핑 전압 생성기에 의해 실행되는 동작들의 플로우차트이다.
도 8은 도 3에 도시된 펌프 신호 제공기의 다른 예를 예시하는 블록도이다.
도 9는 도 8에 도시된 펌프 신호 제공기를 갖는 워드 부트스트래핑 전압 생성기에 의해 실행되는 동작들의 플로우차트이다.
도 10은 도 3에 도시된 펌프 신호 제공기의 다른 예를 예시하는 블록도이다.
도 11은 도 2에 도시된 기판 바이어스 전압 생성기의 일 예의 세부를 예시하는 블록도이다.
도 12는 도 11에 도시된 펌프 신호 제공기의 일 예를 예시하는 블록도이다.
도 13은 도 12에 도시된 기판 바이어스 전압 생성기에 대한 슬립 모드 펌프 회로의 세그먼트의 일 예를 예시한다.
도 14는 도 11에 도시된 기판 바이어스 전압 생성기에 의해 실행되는 동작들이 플로우차트이다.
도 15는 도 11에 도시된 펌프 신호 제공기의 다른 예를 예시하는 블록도이다.
도 16은 도 15에 도시된 펌프 신호 제공기를 갖는 기판 전압 생성기에 의해 실행되는 동작들의 플로우차트이다.
도 17은 도 11에 도시된 펌프 신호 제공기의 다른 예를 예시하는 블록도이다.
도 18은 본 발명의 다른 실시예에 따른 동적 랜덤 액세스 메모리(DRAM)의 다른 예를 예시하는 블록도이다.
도 19는 도 18에 도시된 워드 부트스트래핑 전압 생성기의 일 예의 세부를 예시하는 블록도이다.
도 20은 도 18에 도시된 기판 바이어스 전압 생성기의 일 예를 예시하는 블록도이다.
표본 실시예들의 하기의 상세한 설명에 있어서, 이 명세서의 일부를 형성하고 예시로서 특정 표본 실시예들이 도시되는, 첨부 도면들에 대해 언급된다. 이 실시예들은 당업자로 하여금 본 발명을 실시할 수 있도록 하기에 충분히 상세하게 기술되었고, 다른 실시예들이 사용될 수 있으며 본 발명의 권리 범위로부터 벗어나지 않고 논리적, 기계적, 전기적 그리고 다른 변형들이 만들어질 수 있다는 것이 이해된다. 따라서, 하기의 상세한 설명은 한정의 의미를 취하지 않는다.
대체로, 본 발명은 전하 펌프 회로를 가진 부스트 전압 생성기를 제공한다.
도 1은 본 발명의 일 실시예에 따른 부스트 전압 생성의 구성을 도시한다. 도 1을 참조하여 보면, 부스트 전압 생성기는, m이 1보다 큰 정수인, 전하 펌프 회로 CP_1, CP_2, ..., CP_m-1 및 CP_m의 그룹을 포함한다. 전하 펌프 회로 CP_1, CP_2, ..., CP_m-1 및 CP_m의 각각은 그 내부에 용량성 소자 CPE를 포함하고 입력 전압 Vi를 수신한다. 또한, 부스트 전압 생성기는 전하 펌프용 활성화 제어기 CPC를 포함한다. 활성화 제어기 CPC는 전하 펌프 활성화 신호 CPA_1, CPA_2, ..., CPA_m-1 및 CPA_m의 그룹을, 전하 펌프에 대한 정보를 포함하는 입력 신호 IN에 응답하여, 각각, 전하 펌프 회로 CP_1, CP_2, ..., CP_m-1 및 CP_m에 제공한다. 전하 펌프 회로 CP_1, CP_2, ..., CP_m-1 및 CP_m의 각각은, 발진기(도시되지 않음)로부터 제공되는 발진 신호와 같은, “하이” 및 “로”의 2개의 레벨을 가진 반복 신호인, 펌프 신호 CPS를 수신한다.
전하 펌프 활성화 신호 CPA_1, CPA_2, ..., CPA_m-1 및 CPA_m의 각각에 응답하여, 전하 펌프 회로가 활성화된다. 활성화된 전하 펌프 회로는, 펌프 신호 CPS에 응답하여, 전압 부스트 기능 및 전류 펌핑을 실행한다.
부스트 전압 생성기는, 용량성 소자 LCP를 갖는, 예컨대, 반도체 디바이스 및 메모리 회로와 같은, 부하 LD에 부스트 출력 전압 Vo을 제공한다. 부스트 전압은 포지티브(positive)이거나 네거티브(negative)일 수 있다. 포지티브 전압 Vop 및 네거티브 전압 Von을 생성하는 경우에, 입력 전압 Vi는, 각각, 포지티브 전압 Vip 및 영(zero) 전압 Vio이다.
포지티브 부스트 전압 Vop의 생성기에 있어서, 각각의 활성화된 전하 펌프 회로내의 용량성 소자 CPE는 1개의 레벨(예컨대, “로”)을 갖는 펌프 신호 CPS에 응답하여 입력 전압 Vip에 의해 충전된다. 펌프 신호 CPS가 다른 레벨(예컨대, “하이”)에 있을 때, 각각의 활성화된 전하 펌프 회로에서의 충전된 전압 레벨은 부스트되고 용량성 소자 CPE의 전하는 부하 LD의 용량성 소자 LCP와 공유된다. 따라서, 전류가 활성화된 전하 펌프 회로로부터 부하 LD로 흐른다. 그 결과로서, 활성화된 전하 펌프 회로내의 전체 용량성 소자들 CPE의 조합된 전하들이 전하 펌프 회로 CP_1, CP_2, ..., CP_m-1 및 CP_m로부터의 전류 펌핑 및 포지티브 부스트 출력 전압 Vop의 생성에 기여한다.
네거티브 부스트 전압 Von의 생성기에 있어서, 1개의 레벨(예컨대, “하이”)을 갖는 펌프 신호 CPS에 응답하여, 각각의 활성화된 전하 펌프 회로내의 용량성 소자 CPE는 “하이” 레벨 전압에 의해 충전된다. 펌프 신호 CPS가 다른 레벨(예컨대, “로”)에 있을 때, 용량성 소자 CPE의 전하는 부하 LD의 용량성 소자 LCP와 공유된다. 그 결과로서, 활성화된 전하 펌프 회로내의 전체 용량성 소자들 CPE의 조합된 전하들이 전하 펌프 회로 CP_1, CP_2, ..., CP_m-1 및 CP_m로부터의 전류 펌핑 및 네거티브 부스트 출력 전압 Vop의 생성에 기여한다.
입력 신호 IN에 포함된 정보에 의해, 전하 펌프 활성화 제어기 CPC는, 어느 전하 펌프 회로가 활성화되었는지를 판정한다. 전하 펌프 회로 CP_1, CP_2, ..., CP_m-1 및 CP_m의 각각이 동일한 전하량을 제공할 수 있는 경우에, 조합된 전하는 활성화된 전하 펌프 회로의 개수에 비례한다.
도 1에 도시된 바와 같은 그러한 부스트 전압 생성기는, 예컨대, 랜덤 액세스 메모리(DRAM)와 같은, 반도체 디바이스에 적용될 수 있다. 부스트 전압 생성기가 적용되는 DRAM의 예가 기술될 것이다.
도 2는 본 발명의 다른 실시예에 따른 동적 랜덤 액세스 메모리(DRAM)의 일 예를 도시한다. 도 2를 참조하여 보면, DRAM(100)은, 각각의 셀이 1 비트를 저장하는, 셀들의 어레이에 데이터를 저장한다. DRAM(100)은, 셀들이 로우에서 워드라인에 의해 함께 연결되고 칼럼에서 비트라인에 의해 함께 연결되는, 셀들의 어레이인 메모리 어레이(102)를 포함한다. 워드라인 및 비트라인은 특정 셀을 액세스하는데 사용된다. 각각의 셀들은, 예컨대, 데이터를 저장하기 위한 저장 캐패시터(도시되지 않음)를 포함한다. 셀들은, 저장된 데이터(즉, 캐패시터의 전하)가 비교적 짧은 기간 후에 사라질 것이기 때문에, “동적”이라고 간주된다. 저장된 데이터를 유지하기 위해, DRAM 셀들의 내용이, 충전 상태를 저장 캐패시터들에 재적용하는 것에 의해, 주기적으로 리프레시된다. 리프레시 동작들 사이의 최대의 허용 가능한 시간은 저장 캐패시터의 전하 저장 능력에 의해 결정된다. 리프레시 시간은 일반적으로, 셀들내의 데이터 보존을 보증하도록 설정된다.
리프레시 동작은 판독 동작과 유사하지만, 임의의 데이터의 출력이 없다. 데이터를 리프레시하기 위해 데이터가 셀들에 재기입되는 것을 초래하는 리프레시 동작 전에, 셀들내의 데이터가 검출 증폭기에 의해 검출된다. 리프레시 동작은, 로우 어드레스에 따라 워드라인을 인에이블시키고 검출 증폭기를 인에이블시키는 것에 의해 실행된다. 리프레시 동작은 “자동-리프레시” 또는 “자체-리프레시”일 수 있다. 자동-리프레시 동작에 있어서, 리프레시 커맨드는 DRAM(100)의 동작 동안에 주기적으로 생성되며 전체 다른 커맨드들은 리프레시가 실행되는 동안에 중단된다. 자체-리프레시 동작은, 데이터 손실을 방지하기 위해 DRAM(100)이 슬립 모드에 있을 때 주기적으로 실행된다.
DRAM(100)은, 워드라인을 구동하기 위한 로우 디코더(104) 및 비트라인을 통해 셀들내로 그리고 셀들 밖으로 데이터를 전송하기 위한 검출 증폭기 및 비트라인 액세스 회로(106)를 포함한다. 데이터 경로 회로는, 검출 증폭기 및 비트라인 액세스 회로(106)와 데이터 입/출력 버퍼(116) 사이에서 데이터를 결합하는 데이터 I/O 회로(114)를 포함한다. 어드레싱(addressing) 회로는, 로우 어드레스 신호(130)에 응답하여 프리디코딩된(predecoded) 로우 어드레스를 생성하기 위한 로우 어드레스 프리디코더(predecoder)(108) 및 칼럼 어드레스 신호(132)에 응답하여 비트라인 액세스 디바이스를 활성화시키기 위한 칼럼 어드레스 디코더(110)를 포함한다. 검출 증폭기 및 비트라인 액세스 회로(106)는, 셀들의 캐패시터들을 변화시키는 것에 의해 메모리 어레이(102)의 셀들내에 데이터를 저장 및 복원한다.
도 2에 도시된 특정 예에 있어서, 내부 전압 공급부(112)는 외부 공급 전압 Vdd의 수신에 기초하여 DRAM(100)의 동작을 위한 전압을 생성하고, 동작 모드 신호(128) 및 슬립 모드 펌프 제어 신호(122)에 응답하여 동작한다. 슬립 모드 펌프 제어 신호(122)는 워드 부트스트래핑 제어 신호(124) 및 기판 바이어스 제어 신호(126)를 포함한다. 워드 부트스트래핑 제어 신호(124) 및 기판 바이어스 제어 신호(126)의 각각은 DRAM(100)의 리프레시 시간의 표시를 제공한다. 동작 모드 신호(128)는, DRAM(100)이 슬립 모드에 있는지 또는 활성 모드에 있는지의 여부의 표시를 제공한다. 내부 전압 공급부(112)는, 워드 부트스트래핑 제어 신호(124) 및 기판 바이어스 제어 신호(126)가 각각 지향되는, 워드 부트스트래핑 전압 생성기(118) 및 기판 바이어스 전압 생성기(120)를 포함한다.
워드 부트스트래핑 전압 생성기(118)는, 동작 모드 신호(128)에서 표시되는 바와 같이 DRAM(100)의 동작 모드(예컨대, 자체-리프레시/슬립 모드 또는 자동/활성 모드)에 응답하여 포지티브 워드 부트스트래핑 전압 Vpp을 생성한다. 워드 부트스트래핑 전압 Vpp은 메모리 회로, 예컨대, 로우 디코더(104)에 제공된다. 워드 부트스트래핑 전압 Vpp은 DRAM(100)의 워드라인을 구동하기 위해 사용될 수 있다. 워드 부트스트래핑 전압 생성기(118)는 전하 펌프-기반 회로이고, 자동-리프레시 모드 및 일반적인 판독/기입 동작용 활성 전압 회로 및 자체-리프레시 모드용 슬립 모드 펌프 회로의 양쪽을 가질 수 있다.
기판 바이어스 전압 생성기(120)는, 안정적인 셀-어레이 동작을 보장하기 위해, 제공된 네거티브 기판 바이어스 전압 Vbb을 메모리 회로, 예컨대, 메모리 어레이(102)의 셀들에 제공한다. 부트스트래핑 전압 생성기(118)와 같이, 기판 바이어스 전압 생성기(120)도 전하 펌프 회로를 갖는다. 워드 부트스트래핑 전압 생성기(118) 및 기판 바이어스 전압 생성기(120)는, 동작 모드 신호(128)에 응답하여 동시에 활성화될 수 있다. 워드 부트스트래핑 전압 생성기(118) 및 기판 바이어스 전압 생성기(120)는 워드 부트스트래핑 제어 신호(124) 및 기판 바이어스 제어 신호(126)에 각각 응답하여 부스트 동작을 실행한다.
Vdd로부터 워드 부트스트래핑 전압 Vpp 또는 기판 바이어스 전압 Vbb까지 가는데 요구되는 부스트는 DRAM(100)의 다양한 특성과 더불어 변한다. DRAM(100)의 리프레시율은 일반적으로, 데이터가 손실되지 않을 것을 보장하는 기간으로 설정된다. 하지만, 이러한 기간은 필요 이상으로 더 빈번할 수 있고, 전력 소모를 감소시키기 위해 이러한 빈번함을 감소시키는 것이 이상적이다. 더 짧은 리프레시 기간에서는, 결과적으로 더 많은 전류를 요구하는, DRAM(100)의 내부 전력 소모의 증가가 있다. 대체로, 펌프 회로는 일반적으로, 최악의 리프레시 특성(즉, 최단 기간)에 따라 구성되며, 따라서 요구되는 것보다 더 많은 전류를 제공하여, 더 큰 전력 소모를 초래한다. 온도 모니터링 및 다양한 리프레시율 제어 회로들이, 구비된다면, 리프레시율을 변화시킬 수 있다.
도 3은 도 2에 도시된 워드 부트스트래핑 전압 생성기(118)의 일 예를 도시한다. 도 2 및 도 3을 참조하여 보면, 워드 부트스트래핑 전압 생성기(118)는 활성 전압 회로(202) 및 전압 레벨 검출기(212)를 포함한다. DRAM(100)이 활성 모드 및 슬립 모드에 있을 때, 동작 모드 신호(128)는, 각각, “하이” 및 “로”이다. “하이” 및 “로” 동작 모드 신호(128)에 응답하여, 활성 전압 회로(202)는 각각 활성화되고 비활성화된다. 활성 모드에 있어서, 활성 전압 회로(202)가 활성화되고 워드 부트스트래핑 전압 Vpp이 생성된다. 워드 부트스트래핑 전압 Vpp이 미리 정해진 전압 레벨보다 더 낮으면, 전압 레벨 검출기(212)가 논리 “하이”의 레벨 검출 신호(220)를 출력할 것이다. “하이” 레벨 검출 신호(220)에 응답하여, 활성 전압 회로(202)는 부스트 동작을 실행한다.
워드 부트스트래핑 전압 생성기(118)도, DRAM(100)이 슬립 모드에 있을 때, 부스트 동작을 실행한다. 그러한 슬립 모드 부스트 동작은 활성 전압 회로(202)와 유사한 회로에 의해 실행된다. 슬립 모드 부스트 동작 회로는, 펌프 신호 제공기(200) 및 슬립 모드 펌프 회로(208)를 포함한다. 도 3에 도시된 특정 예에 있어서, 슬립 모드 펌프 회로(208)는 복수의 펌프 세그먼트를 갖는다. 슬립 모드 부스트 동작 회로는, 슬립 모드 펌프 회로(208)의 세그먼트들을 선택적으로 활성화시키기 위한 펌프 세그먼트 인에이블 제어기(206)를 더 포함한다. 워드 부트스트래핑 전압 생성기(118)는 DRAM(100)용으로 사용되는 리프레시 기간에 관한 정보를 수신하고 이 정보를 이용하여, DRAM(100)이 슬립 모드에 있을 때, 리프레시 기간에 따라 워드 부트스트래핑 전압 Vpp을 생성한다.
전압 레벨 검출기(212)는 워드 부트스트래핑 전압 Vpp의 전압 레벨을 판정하여 판정 결과를 제공한다. 전압 레벨 검출기(212)는 워드 부트스트래핑 전압 Vpp을 모니터하여, 워드 부트스트래핑 전압 Vpp이 포지티브의 미리 정해진 전압 Vdtp보다 더 높은지 또는 더 낮은지의 여부를 표시하도록 레벨 검출 신호(220)를 생성한다. 레벨 검출 신호(220)는, DRAM(100)이 슬립 모드에 있는지 또는 활성 모드에 있는지의 여부에 관계없이, 워드 부트스트래핑 전압 Vpp이 대략 일정한 채로 남도록, 전압 출력을 직접적으로 또는 간접적으로 조정하기 위해, 활성 전압 회로(202) 및 펌프 신호 제공기(200)에 의해 사용된다.
도 4는 도 3에 도시된 펌프 신호 제공기(200)의 일 예를 도시한다. 도 3 및 4를 참조하여 보면, 동작 모드 신호(128)가 반전기(224)에 의해 반전되고, 그 반전된 출력 신호 및 레벨 검출 신호(220)가 AND 게이트(232)로 공급된다. AND 게이트(232)로부터의 출력 발진 활성화 신호(230)는 슬립 모드 발진기(210)에 공급되고, 슬립 모드 발진기(210)는 그 다음으로 슬립 모드 발진 신호(234)를 슬립 모드 펌프 회로(208)에 제공한다.
레벨 검출 신호(220)는 활성 전압 회로(202) 및 펌프 신호 제공기(200)에 제공된다. 워드 부트스트래핑 전압 Vpp이 전압 레벨 검출기(212)의 미리 정해진 레벨 Vdtp보다 더 낮을 때, “하이” 레벨 검출 신호(220)가 제공된다. “하이” 레벨 검출 신호(220)에 의해, 활성 전압 회로(202) 또는 펌프 신호 제공기(200)는 동작 모드 신호(128)에 응답하여 활성화된다. 전압 레벨 검출기(212)는, 워드 부트스트래핑 전압 Vpp에 대한 일정한 전압을 획득하기 위해 활성 전압 회로(202) 및 슬립 모드 펌프 회로(208)의 양쪽과 피드백 루프(feedback loop)내에 있다. 워드 부트스트래핑 전압 Vpp이 미리 정해진 레벨 Vdtp보다 더 높으면, “로” 레벨 검출 신호(220)가 제공된다. 전압 레벨 검출기(212)는 워드 부트스트래핑 전압 Vpp에 대한 일정한 전압을 유지하기 위해 활성 전압 회로(202) 및 슬립 모드 펌프 회로(208)의 양쪽과 피드백 루프내에 있다.
DRAM(100)이 슬립 모드로 들어갈 때, 동작 모드 신호(128)는, DRAM(100)이 슬립 모드에 있고 필요하다면 부스트 동작이 실행된다는 것을 표시한다. 자체-리프레시를 위한 부스트 동작은 슬립 모드 발진기(210), 펌프 세그먼트 인에이블 제어기(206), 슬립 모드 펌프 회로(208) 및 전압 레벨 검출기(212)에 의해 실행된다.
동작 모드 신호(128)가 반전기(224)에 제공되며 그 반전된 출력 논리 신호가 AND 게이트(232)에 의해 레벨 검출 신호(220)와 조합되어 슬립 모드 발진기(210)를 활성화시킨다. 슬립 모드의 경우에 있어서, 레벨 검출 신호(220)에 응답하여, AND 게이트(232)는, 슬립 모드 발진 신호(234)의 생성을 위해 슬립 모드 발진기(210)에 “하이” 발진 활성화 신호(230)를 제공한다.
슬립 모드 펌프 회로(208)는 슬립 모드 발진 신호(234)의 에지(edge)에서만 펌핑한다. 슬립 모드에서의 DRAM(100)의 전류 요구가 활성 모드에서보다 더 낮기 때문에, 슬립 모드 발진 신호(234)의 주파수는 활성 전압 회로(202)의 발진 신호의 주파수보다 더 낮을 수 있다.
슬립 모드 펌프 회로(208)는 슬립 모드 발진기(210)로부터 슬립 모드 발진 신호(234)를 수신하고 펌프 세그먼트 인에이블 제어기(206)로부터 펌프 인에이블 신호(238)를 수신한다. 펌프 인에이블 신호(238)는 슬립 모드 펌프 회로(208)에 의해 구동되는 전류 또는 전하 펌핑의 양을 표시한다.
펌프 세그먼트 인에이블 제어기(206)는, n이 1보다 큰 정수인, 리프레시 시간 신호 124_1, 124_2, ..., 124_n-1 및 124_n을 포함하는 워드 부트스트래핑 제어 신호(124)를 수신한다. 워드 부트스트래핑 제어 신호(124)는 DRAM(100)에 대한 리프레시 기간의 정보를 포함한다. 리프레시 기간은, 제조자에 의해 제공되는 프리셋(preset) 시간 또는 사용자에 의해 설정되는 시간일 수 있다. 또한, 이러한 리프레시 시간은, 정적(DRAM의 동작 조건들을 고려하지 않고 동일한 값)이거나 동작 조건들(예컨대, 온도 등)을 변화시킨 것에 적응하도록 동적일 수 있다. 리프레시 시간 신호 124_1, 124_2, ..., 124_n-1 및 124_n의 각각은 가능성 있는 리프레시 기간을 나타낸다. 리프레시 시간 신호 124_1, 124_2, ..., 124_n-1 또는 124_n가 “하이”일 때, 그것은 DRAM(100)에 의해 사용되는 리프레시 시간을 표시한다. 펌프 세그먼트 인에이블 제어기(206)는 이러한 리프레시 시간의 표시를 이용하여, 슬립 모드 펌프 회로(208)가 얼마의 전압 부스트 및 전류 펌핑을 제공할지를 판정한다. DRAM(100)의 전압 및 전류 요구가 더 짧은 리프레시 시간과 더불어서 더 클 것이기 때문에, 더 짧은 리프레시 시간이 더 큰 전류 펌핑을 초래할 것이다. 펌프 세그먼트 인에이블 제어기(206)로부터의 펌프 인에이블 신호(238)에 응답하여, 슬립 모드 펌프 회로(208)는 전압 부스트 및 전류 펌핑을 실행한다. 표 1은 리프레시 시간 신호 124_1, 124_2, ..., 124_n-1 및 124_n에 의해 각각 나타내어지는 리프레시 시간 Ref_1p, Ref_2p, ..., Ref_n-1p 및 Ref_np의 예를 나타낸다.
표 1: 리프레시 시간
Figure pct00001
슬립 모드 펌프 회로(208)는, z가 1보다 큰 정수인, 복수의 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z을 포함한다. 각각의 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z는 작은, 미리 정해진 양의 전압 부스트 및 전류 펌핑을 제공한다. 펌프 세그먼트 인에이블 제어기(206)는 어느 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z가 부스트 동작을 실행하기 위해 활성화될지를 판정한다.
펌프 세그먼트 인에이블 신호 238_1, 238_2, ..., 238_z-1 및 238_z의 그룹은, 개개의 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z로 송신된다. 펌프 세그먼트 인에이블 신호 238_1, 238_2, ..., 238_z-1 및 238_z가 하이(high)이면, 하이 신호를 수신한 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z가 활성화된다. 도 3 및 도 4에 도시된 특정 예에 있어서, 각각의 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z에 의해 실행되는 전압 부스트는 모든 세그먼트에 대해서 동일하다. 전압 부스트의 양은 전압 레벨 검출기(212)에 의해 제한된다. 전압 부스트가 과도할 때(Vpp > Vdtp), 전압 레벨 검출기(212)는 슬립 모드 펌프 회로(208)가 전압을 계속해서 부스트하는 것을 효과적으로 정지시키는 “로” 레벨 검출 신호(220)를 출력한다.
펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z에 의해 출력되거나 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z에 흘러드는 전류는 부가적인 효과를 갖는다. 활성화된 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z는 슬립 모드 펌프 회로(208)에 의해 출력되는 전류를 증가시킨다. DRAM(100)이 더 빠른 리프레시 시간을 가질 때, 더 큰 양의 전류가 사용되기 때문에, 펌프 세그먼트 인에이블 제어기(206)는 더 많은 개수의 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z를 활성화시킨다.
도 5는 도 3에 도시된 펌프 세그먼트 인에이블 제어기(206)의 일 예를 도시한다. 도 5를 참조하여 보면, 펌프 세그먼트 인에이블 제어기(206)는, n이 1보다 큰 정수인, 복수(n)의 OR 논리 회로 304_1, 304_2, ..., 304_n-1 및 304_n을 포함한다. 각각의 OR 논리 회로 304_1, 304_2, ..., 304_n-1 및 304_n는 직렬 연결된 NOR 게이트(300) 및 반전기(302)에 의해 형성된다.
리프레시 시간 신호 124_1, 124_2, ..., 124_n-1 및 124_n는 DRAM(100)의 리프레시 시간을 나타낸다. 한번에 하나의 리프레시 시간 신호 124_1, 124_2, ..., 124_n-1 및 124_n만이 “하이”이고 나머지는 “로”이다. 각각의 리프레시 시간 신호 124_1, 124_2, ..., 124_n-1 및 124_n는 개개의 NOR 게이트(300)의 하나의 입력으로서 제공된다. 각각의 OR 논리 회로 304_2, ..., 304_n-1 및 304_n의 NOR 게이트(300)의 다른 입력은 이전의 OR 논리 회로 304_1, 304_2, ..., 및 304_n-1로부터의 출력이다. OR 논리 회로 304_1의 NOR 게이트(300)의 다른 입력은 풀다운된다(pulled down)(즉, 논리 “로”).
OR 논리 회로 304_1, 304_2, ..., 304_n-1 및 304_n의 출력은 펌프 세그먼트 인에이블 신호 238_z, 238_z-1, ..., 238_2, 및 238_1을, 각각, 생성한다. OR 논리 회로 304_1, 304_2, ..., 304_n-1 및 304_n 중 하나의 출력이 다음의 OR 논리 회로 304_2, ..., 304_n-1 및 304_n의 입력으로서 제공되기 때문에, 최단의 리프레시 시간 신호(본 사례에서, 신호 124_1에 의해 표현되는 Ref_1p(=1 ms))가 하이이면, 전체의 펌프 세그먼트 인에이블 신호 238_1, 238_2, ..., 238_z-1 및 238_z가 하이일 것이므로, 전체의 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z는 최대 전류 펌핑을 제공하기 위해 턴온될 것이다. 제2의 최단 리프레시 시간 신호(본 사례에서, 신호 124_2에 의해 표현되는 Ref_2p(=2 ms))가 하이이면, 하나 이외의 모든 세그먼트가 턴온된다. 최장 리프레시 시간 신호(본 사례에서, 신호 124_n에 의해 표현되는 Ref_np(=n ms))가 하이이면, 제1 세그먼트만이 턴온된다. 표 2는 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z가 어떻게 리프레시 시간에 따라 활성화되는지의 일 예를 나타낸다.
표 2: 리프레시 시간 및 세그먼트 활성화
Figure pct00002
표 2에서, “ACT” 및 “NO-ACT”는, 각각, “활성화됨” 및 “비활성화됨”을 나타낸다.
도 6은 도 3에 도시된 슬립 모드 펌프 회로(208)의 하나의 세그먼트의 일예를 도시한다. 도 6을 참조하여 보면, 세그먼트 240_i는 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z 중 임의의 하나를 나타낸다. 펌프 회로 세그먼트 240_i는 AND 논리 회로(404), 캐패시터(406), 드레인-게이트 연결 클램프 트랜지스터(drain-gate connected clamp transistor)(408) 및 드레인-게이트 연결 드라이브 트랜지스터(412)를 포함한다. AND 논리 회로(404)는 NAND 게이트(400) 및 그에 연결된 반전기(402)에 의해 형성된다. AND 논리 회로(404)의 출력은 캐패시터(406)를 통해 클램프 트랜지스터(408) 및 드라이브 트랜지스터(412)에 연결된다. NAND 게이트(400)는 슬립 모드 발진 신호(234) 및 펌프 세그먼트 인에이블 신호(238_i)를 수신한다. 펌프 세그먼트 인에이블 신호 238_i는 펌프 세그먼트 인에이블 제어기(206)로부터의 신호이다.
캐패시터(406)는 도 1의 용량성 소자 CPE에 대응한다. 워드 부트스트래핑 전압 Vpp을 수신하는 메모리 회로는, 도 1에 도시된 용량성 소자 LCP에 대응하는 용량성 소자 Cpp를 갖는다. 그러한 용량성 소자 Cpp는, 따라서, 캐패시터(406)의 전하를 공유하며, 전류가 캐패시터(406)로부터 메모리 회로로 흐를 수 있다.
도 2 내지 6을 참조하여 보면, 그 도시된 특정 예에 있어서, 각각의 펌프 회로 세그먼트 240_1, 240_2, ..., 240_z-1 및 240_z는 슬립 모드 발진 신호(234)에 응답하여 동일한 양의 전압 부스트 및 전류 펌핑을 생성한다. 슬립 모드 발진 신호(234)에 응답하여, DRAM(100)이 슬립 모드에 있고(즉, 동작 모드 신호(128)가 하이) 워드 부트스트래핑 전압 Vpp이 부스트될 때(즉, 레벨 검출 신호(220)가 하이), 펌프 회로 세그먼트 240_i가 펌프 기능을 실행하고 부스트 워드 부트스트래핑 전압 Vpp이 제공된다. 슬립 모드 발진 신호(234)가 로인 동안에, 캐패시터(406)는 클램프 트랜지스터(408)를 통해 Vdd-Vthn만큼 충전되며, 그 다음에, 슬립 모드 발진 신호(234)가 하이인 동안에, 410으로 참조되는, 포인트에서의 충전 전압이 슬립 모드 발진 신호(234)의 전압에 의해 부스트된다. Vthn은 NMOS 스레스홀드(threshold) 전압이다.
드라이브 트랜지스터(412)는, 포인트 410에서의 전압이 포지티브인 동안 오픈(open)되는 일방향 드라이버이다. 포인트 410에서의 전압이 하강할 때, 드라이브 트랜지스터(412)가 오프된다. 세그먼트 240_i에 의해 실행되는 부스트 기능에 의해, 워드 부트스트래핑 전압 Vpp이 서서히 증가한다. 그 결과는, 전체 활성화된 펌프 회로 세그먼트들의 전하들이 조합되어 워드 부트스트래핑 전압 Vpp을 생성해서 증가된 부스트 전류를 획득하는 것이다.
도 6에 도시된 세그먼트(240)의 구성에 있어서, 모든 세그먼트는, 동일한 전압 및 전류를 생성하는, 동일한 것이다. 당업자는 세그먼트들이 상이한 전류를 생성하도록 구성될 수 있다는 것을 이해할 것이다.
도 7은 도 3의 워드 부트스트래핑 전압 생성기의 동작을 도시한다. 도 2 내지 6을 참조하여 보면, DRAM(100)이 동작하고(단계 502), 동작 모드 신호(128)에 따라 DRAM 동작 모드가 슬립 모드인지의 여부가 판정된다(단계 504). “하이” 동작 모드 신호(128)의 경우에, DRAM 동작 모드는 활성 모드이다(단계 504에서 NO). 그 다음에, 활성 전압 회로(202)가 활성화되어 활성 모드 동작을 위한 워드 부트스트래핑 전압 Vpp을 생성한다(단계 506).
“로” 동작 모드 신호(128)에서, DRAM 동작 모드는 슬립 모드이다(단계 504에서 YES). 그 후에, 워드 부트스트래핑 전압 Vpp가 미리 정해진 레벨 Vdtp와 비교되어 전자가 후자보다 더 낮은지가 판정된다(단계 508). 워드 부트스트래핑 전압 Vpp이 정해진 레벨 Vdtp보다 더 높은 경우에, 전압 레벨 검출기(212)는 “로” 레벨 검출 신호(220)를 제공한다(단계 508에서 NO). 그 다음에, DRAM 동작이 실행된다(단계 502).
워드 부트스트래핑 전압 Vpp이 정해진 레벨 Vdtp보다 더 낮은 경우에, 전압 레벨 검출기(212)는 “하이” 레벨 검출 신호(220)를 제공한다(단계 508에서 YES). “하이” 레벨 검출 신호(220) 및 “로” 동작 모드 신호(128)는 “하이” 발진 활성화 신호(230)를 초래하고 슬립 모드 발진기(210)가 슬립 모드 발진 신호(234)를 생성한다(단계 510). 그 다음에, 슬립 모드 발진 신호(234)가 슬립 모드 펌프 회로(208)에 제공된다(단계 512).
리프레시율에 기반하는 활성화를 위해 슬립 모드 펌프 회로(208)의 세그먼트들이 선택된다(단계 514). 환언하면, 리프레시율이 빈번한 리프레시 동작을 표시하면, DRAM(100)에서 사용되는 더 많은 전류로 인해 더 많은 수의 세그먼트들이 활성화될 것이다. 선택된 세그먼트들에 기반하여, 펌프 세그먼트 활성화 신호들이 생성된다(단계 516). 생성된 펌프 세그먼트 활성화 신호들에 응답하여, 펌프 회로 세그먼트들이 선택되고 선택된 세그먼트들이 활성화된다(단계 518).
선택된 세그먼트들로부터의 출력이 조합되어 워드 부트스트래핑 전압 Vpp을 생성한다(단계 520). DRAM(100)은 워드 부트스트래핑 전압 Vpp과 더불어 동작된다(단계 502). 슬립 모드에서, 단계(508) 내지 단계(520)의 동작들이 반복된다. 워드 부트스트래핑 전압 Vpp이 미리 정해진 레벨 Vdtp보다 더 높아지면(단계 508에서 NO), 전압 부스트 및 전류 펌핑이 중지된다.
도 8은 도 3에 도시된 펌프 신호 제공기(200)의 다른 예를 도시한다. 도 8에 도시된 펌프 신호 제공기(200)는 도 4의 그것과 유사하다. 도 8에 예시된 예에 있어서, 슬립 모드 발진기(210)는 동작 모드 신호(128)에 의해 활성화되고 슬립 모드 발진기(210)의 출력 발진 신호(330)가 AND 게이트(232)에 공급된다. 도 8의 펌프 신호 제공기를 구현하는 DRAM에 의해 실행되는 동작들은 도 9에 도시되어 있다. 도 9에 도시된 동작들은 도 7의 그것과 유사하다. 단계(508) 및 단계(510)에서 실행되는 동작들이 거꾸로 되어 있다. 도 9의 동작들에 있어서, DRAM 동작 모드가 슬립 모드로서 판정되면(단계 504에서 YES), 슬립 모드 발진기(210)가 발진 신호(330)를 생성하고(단계 510), 워드 부트스트래핑 전압 Vpp이 정해진 레벨 Vdtp보다 더 낮은지의 여부가 판정된다(단계 508). 따라서, 발진 신호는 항상 생성되지만, 레벨 검출 신호(220)가 하이일 때에만, 펌프 회로에 제공된다.
도 10은 도 3에 도시된 펌프 신호 제공기의 다른 예를 도시한다. 도 10에 예시된 예에 있어서, 발진기(310)는 파워 업(power up) 신호에 의해 활성화되며 그 발진 출력 신호(340)가 AND 게이트(232)에 제공된다. 도 10의 펌프 신호 제공기에 의해 실행되는 동작은 도 8의 그것과 유사하다.
도 11은 도 2에 도시된 기판 바이어스 전압 생성기(120)의 일 예를 도시한다. 기판 바이어스 전압 생성기(120)의 구성은 워드 부트스트래핑 전압 생성기(118)의 그것과 유사하다. 기판 바이어스 전압 생성기(120)는 워드 부트스트래핑 전압 생성기(118)의 그것과 유사한 방식으로 기능하여 그러한 부스트 전압을 기판 바이어스 전압 Vbb으로서 생성한다. 기판 바이어스 전압 Vbb은 네거티브 전압이다.
도 2 및 11을 참조하여 보면, 워드 부트스트래핑 전압 생성기(118)와 유사하게, 기판 바이어스 전압 생성기(120)는 활성 전압 회로(714) 및 전압 레벨 검출기(718)를 포함한다. 이러한 특정 예에 있어서, 전압 레벨 검출기(718)는 기판 바이어스 전압 Vbb이 네거티브의 미리 정해진 전압 Vdtn보다 더 높은지 또는 더 낮은지의 여부를 판정하여 레벨 검출 신호(716)를 판정 결과로서 출력한다. DRAM(100)의 활성 및 슬립 모드에서의 “하이” 및 “로” 동작 모드 신호(128)에 응답하여, 활성 전압 회로(714)는, 각각, 활성화되고 비활성화된다.
기판 바이어스 전압 생성기(120)는 펌프 신호 제공기(700), 슬립 모드 펌프 회로(712) 및 펌프 세그먼트 인에이블 제어기(720)에 의해 슬립 모드 부스트 동작을 실행한다. 슬립 모드 펌프 회로(712)는, z가 1보다 큰 정수인, 펌프 세그먼트 인에이블 제어기(720)에 의해 선택적으로 활성화되는 복수의 펌프 세그먼트들 710_1, 710_2, ..., 710_z-1 및 710_z를 갖는다. 기판 바이어스 전압 생성기(120)는 슬립 모드에서의 리프레시 기간에 관한 정보를 수신하여 리프레시 기간에 따라 기판 바이어스 전압 Vbb을 생성한다. 펌프 세그먼트 인에이블 제어기(720)의 구성 및 동작은 도 3 및 5의 펌프 세그먼트 인에이블 제어기(206)의 그것과 동일하다.
전압 레벨 검출기(718)는 기판 바이어스 전압 Vbb을 모니터하여 레벨 검출 신호(716)를 생성한다. 기판 바이어스 전압 Vbb이 네거티브이기 때문에, 기판 바이어스 전압 Vbb이, 각각, 미리 정해진 레벨 Vdtn보다 더 높고 더 낮을 때, 레벨 검출 신호(716)는 “하이” 및 “로”이다.
펌프 신호 제공기(700)는 도 4에 도시된 것과 동일한 회로를 갖는다. 펌프 신호 제공기(700)는, 동작 모드 신호(128)가 “로”이고 레벨 검출 신호(716)가 “하이”일 때, 슬립 모드 펌프 회로(712)에 슬립 모드 발진 신호(706)를 제공한다. 슬립 모드 발진 신호(706)는 도 4의 슬립 모드 발진 신호(234)에 대응한다.
도 12는 도 11에 도시된 펌프 신호 제공기(700)의 일 예를 도시한다. 도 12에 도시된 특정 예는 도 4의 그것과 동일한 회로를 갖는다.
도 2, 11 및 12를 참조하여 보면, AND 게이트(232)가 레벨 검출 신호(716) 및 동작 모드 신호(128)의 반전된 신호를 수신하여, 슬립 모드 발진 신호를 슬립 모드 펌프 회로(712)에 제공하는 슬립 모드 발진기(210)를 활성화시킨다. 펌프 세그먼트 인에이블 제어기(720)는, DRAM에 대한 가능성 있는 리프레시 시간 Ref_1b, Ref_2b, ..., Ref_n-1b 및 Ref_nb를 나타내는 리프레시 시간 신호 126_1, 126_2, ..., 126_n-1 및 126_n를 포함하는 기판 바이어스 제어 신호(126)를 수신한다. 리프레시 시간 Ref_1b, Ref_2b, ..., Ref_n-1b 및 Ref_nb는 워드 부트스트래핑 전압 생성기(118)에 대한 Ref_1p, Ref_2p, ..., Ref_n-1p 및 Ref_np와 상이하거나 동일할 수 있다. 펌프 세그먼트 인에이블 제어기(720)는 리프레시 시간의 이러한 표시를 이용한다. 펌프 세그먼트 인에이블 제어기(720)는 복수의 펌프 세그먼트 인에이블 신호 722_1, 722_2, ..., 722_z-1 및 722_z를 포함하는 펌프 인에이블 신호(722)를 제공하여 슬립 모드 펌프 회로(712)를 활성화시킨다.
슬립 모드 펌프 회로(712)는 펌프 신호 제공기(700)로부터 슬립 모드 발진 신호(706)를 수신함과 더불어 펌프 세그먼트 인에이블 신호 722_1, 722_2, ..., 722_z-1 및 722_z를 수신한다. 펌프 세그먼트 인에이블 제어기(720)는, 이 세그먼트들 710_1, 710_2, ..., 710_z-1 및 710_z 중 어느 것이, 자체-리프레시 동작을 위한 전압 부스트 및 전류 펌핑의 양을 제공하도록 활성화될지를 판정한다. 세그먼트들 710_1, 710_2, ..., 710_z-1 및 710_z은 펌프 세그먼트 인에이블 신호 722_1, 722_2, ..., 722_z-1 및 722_z에 기초하여 활성화된다.
기판 바이어스 전압 Vbb이 네거티브의 미리 정해진 레벨 Vdtn보다 낮아지면, “로” 레벨 검출 신호(716)가 제공되어 슬립 모드 펌프 회로(712)가 계속해서 전압을 부스트하는 것을 중단시킨다. 기판 바이어스 전압 Vbb이 네거티브의 미리 정해진 레벨 Vdtn보다 높아지면, “하이” 레벨 검출 신호(716)가 제공되어 전압 부스트 동작을 실행시킨다. 각각의 세그먼트들 710_1, 710_2, ..., 710_z-1 및 710_z에 의해 펌핑되는 전류가 부가적인 효과를 가짐으로써, 세그먼트들 710_1, 710_2, ..., 710_z-1 및 710_z은 슬립 모드 펌프 회로(712)에 의해 펌핑되는 전류를 증가시키도록 활성화될 수 있다.
도 13은 도 11에 도시된 슬립 모드 펌프 회로(712)의 세그먼트의 일 예를 도시한다. 도 13을 참조하여 보면, 펌프 회로 세그먼트 710_i는 도 11에 도시된 펌프 회로 세그먼트들 710_1, 710_2, ..., 710_z-1 및 710_z 중 임의의 하나를 나타낸다. 펌프 회로 세그먼트 710_i는 AND 논리 회로(740), 캐패시터(734), 드레인-게이트 연결 클램프 트랜지스터(738) 및 드레인-게이트 연결 드라이브 트랜지스터(736)를 포함한다. AND 논리 회로(740)는 NAND 게이트(730) 및 그에 연결된 반전기(732)에 의해 형성된다. 펌프 회로 세그먼트 710_i는 도 2에 도시된 워드 부트스트래핑 전압 생성기(118)에 대한 세그먼트 240_i와 유사한 구성을 갖는다. 클램프 트랜지스터(738)는 그라운드에 연결된다. 드라이브 트랜지스터(736)는 세그먼트 710_i에 의해 생성되는 네거티브 전압으로 인해 역바이어스된다. AND 논리 회로(740)의 출력은 캐패시터(734)를 통해 클램프 트랜지스터(738) 및 드라이브 트랜지스터(736)에 연결된다. NAND 게이트(740)는 슬립 모드 발진 신호(706) 및 펌프 세그먼트 인에이블 제어기(720)로부터 펌프 세그먼트 인에이블 신호 722_i를 수신한다.
도 11 및 13을 참조하여 보면, DRAM(100)이 슬립 모드에 있고 “하이” 펌프 세그먼트 인에이블 신호 722_i일 때, 슬립 모드 발진 신호(706)가 하이인 동안에, 캐패시터(734)는 클램프 트랜지스터(738)를 통해 충전된다. 그 다음에, 슬립 모드 발진 신호(706)가 로인 동안에, 744로 참조되는, 포인트에서의 충전 전압이 부스트된다. 따라서, 기판 바이어스 전압 Vbb가, 용량성 소자 Cbb를 갖는, 메모리 회로에 제공된다. 용량성 소자 Cbb는 도 1에 도시된 용량성 소자 LCP에 대응하고 드라이브 트랜지스터(736)를 통해 캐패시터(734)와 전하를 공유한다. 따라서, 전체 활성화된 펌프 회로 세그먼트들의 전하가 조합되어 네거티브의 기판 바이어스 전압 Vbb을 생성한다.
도 13에 도시된 펌프 회로 세그먼트 710_i는, 모든 세그먼트가, 동일 전압 및 전류를 생성하는, 동일한 것인 구성을 예시한다. 당업자는, 세그먼트들이 단일 세그먼트만이 활성화되거나 다수의 세그먼트들이 활성화되도록 구성될 수 있다는 것을 이해할 것이다.
도 14는 도 11의 기판 바이어스 전압 생성기의 동작들을 도시한다. 도 2 및 11 내지 14를 참조하여 보면, DRAM(100)이 동작하고(단계 802), 동작 모드 신호(128)에 따라 DRAM 동작 모드가 슬립 모드인지의 여부가 판정된다(단계 804). “하이” 동작 모드 신호(128)의 경우에, DRAM 동작 모드는 활성 모드이다(단계 804에서 NO). 그 다음에, 활성 전압 회로(714)가 활성화되어 활성 모드 동작을 위한 워드 부트스트래핑 전압 Vbb을 생성한다(단계 806).
“로” 동작 모드 신호(128)에서, DRAM 동작 모드는 슬립 모드이다(단계 804에서 YES). 그 후에, 기판 바이어스 전압 Vbb이 네거티브의 미리 정해진 레벨 Vdtn와 비교되어 전자가 후자보다 더 낮은지가 판정된다(단계 808). 기판 바이어스 전압 Vbb이 정해진 레벨 Vdtn보다 더 낮은 경우에, 전압 레벨 검출기(718)는 “로” 레벨 검출 신호(716)를 제공한다(단계 808에서 NO). 그 다음에, DRAM 동작이 실행된다(단계 802).
기판 바이어스 전압 Vbb이 정해진 레벨 Vdtn보다 더 높은 경우에, 전압 레벨 검출기(718)는 “하이” 레벨 검출 신호(716)를 제공한다(단계 808에서 YES). “하이” 레벨 검출 신호(716) 및 “로” 동작 모드 신호(128)는 “하이” 발진 활성화 신호(230)를 초래하고 슬립 모드 발진기(210)가 슬립 모드 발진 신호(706)를 생성한다(단계 810). 슬립 모드 발진 신호(706)가 슬립 모드 펌프 회로(712)에 제공된다(단계 812). 리프레시율에 기반하여, 펌프 세그먼트 활성화 신호들이 생성된다(단계 816). 펌프 세그먼트 활성화 신호들에 응답하여, 슬립 모드 펌프 회로(712)의 세그먼트들이 활성화를 위해 선택된다(단계 818). 그 다음에, 기판 바이어스 전압 Vbb이 선택된 세그먼트들에 의해 생성된다(단계 820). 선택된 세그먼트들로부터의 출력들이 조합되어 기판 바이어스 전압 Vbb을 생성한다. DRAM(100)이 기판 바이어스 전압 Vbb과 더불어 동작된다(단계 802). 슬립 모드에서, 단계(808) 내지 단계(820)의 동작들이 반복된다. 기판 바이어스 전압 Vbb이 미리 정해진 레벨 Vdtn보다 더 낮아지면(단계 808에서 NO), 펌핑이 중지된다.
펌프 신호 제공기(700)가, 도 15에 도시된 것과, 동일한 도 8의 펌프 신호 제공기(200)에 의해 형성될 수 있다.
도 15에 도시된 바와 같은 펌프 신호 제공기를 갖는 기판 바이어스 전압 생성기(120)에 있어서, 슬립 모드 발진기(210)는 동작 모드 신호(128)에 의해 활성화되고 슬립 모드 발진기(210)의 출력 발진 신호(330)가 AND 게이트(232)에 공급된다. 도 15에 도시된 펌프 신호 제공기를 구현하는 DRAM에 의해 실행되는 동작들은 도 16에 도시되어 있다. 도 16의 동작들은 도 14의 그것과 유사하다. 단계(808) 및 단계(810)가 거꾸로 되어 있다. 도 16의 동작들에 있어서, DRAM 동작 모드가 슬립 모드로서 판정되면(단계 804에서 YES), 슬립 모드 발진기(210)가 발진 신호(330)를 생성하고(단계 810), 그 다음에 기판 바이어스 전압 Vbb이 네거티브의 정해진 레벨 Vdtn보다 더 높은지의 여부가 판정된다(단계 808). 따라서, 동작 모드 신호(128)에 응답하여 발진 신호는 항상 생성되지만, 레벨 검출 신호(220)가 하이일 때에만, 슬립 모드 펌프 회로(712)에 제공된다.
도 17은 도 11에 도시된 펌프 신호 제공기(700)의 다른 예를 도시한다. 도 17에 도시된 펌프 신호 제공기의 회로 및 동작은 도 10의 그것과 유사하다.
도 2에 도시된 DRAM(100)에 있어서, 워드 부트스트래핑 제어 신호(124) 및 기판 바이어스 제어 신호(126)의 각각은 전하 펌프 동작을 위한 리프레시 시간의 표시를 개별적으로 제공한다. 전하 펌프 동작의 정보는, 내부 전압 공급부의 기판 바이어스 전압 생성기 및 워드 부트스트래핑 전압 생성기의 양쪽에 적용될 수 있다.
도 18은 본 발명의 다른 실시예에 따른 다른 동적 랜덤 액세스 메모리(DRAM)을 도시한다. 도 18에 도시된 DRAM(880)은 도 2에 도시된 DRAM(100)과 구성 및 기능에 있어서 유사하다. 슬립 모드 펌프 제어 신호는 단일 신호(888)만을 포함하며 내부 전압 공급부(882)의 기판 바이어스 전압 생성기(886) 및 워드 부트스트래핑 전압 생성기(884)에 대한 분리된 컴포넌트 신호(component signals)를 갖지 않는다.
도 19는 도 18의 DRAM(880)에서 사용하기 위한 워드 부트스트래핑 전압 생성기(884)의 일 예를 도시한다. 워드 부트스트래핑 전압 생성기(884)는, 펌프 세그먼트 인에이블 제어기(894)를 제외하고, 도 3의 워드 부트스트래핑 전압 생성기(118)와 동일한 구성 및 기능을 갖는다. 펌프 세그먼트 인에이블 제어기(894)는 도 3의 펌프 세그먼트 인에이블 제어기(206)와 동일한 구성을 갖고 내부 전압 공급부(882)에 공급되는 슬립 모드 제어 신호(888)를 수신한다. 슬립 모드 제어 신호(888)는, n이 1보다 큰 정수인, DRAM(880)에 대한 리프레시 기간을 지정하는, 복수의 리프레시 시간 신호 888_1, 888_2, ..., 888_n-1 및 888_n을 포함한다.
펌프 세그먼트 인에이블 제어기(894)는, 이전의 실시예들의 펌프 세그먼트 인에이블 제어기와 유사한 방식으로, 슬립 모드 펌프 회로(208)의 세그먼트들을 활성화시키기 위한 펌프 세그먼트 신호들 892_1, 892_2, ..., 892_z-1 및 892_z을 출력한다. 하지만, 펌프 세그먼트 신호들 892_1, 892_2, ..., 892_z-1 및 892_z은 기판 바이어스 전압 생성기(886)에 또한 제공된다. 즉, 워드 부트스트래핑 전압 생성기(884) 및 기판 바이어스 전압 생성기(886)의 양쪽에 대해 단일 펌프 세그먼트 인에이블 제어기(894)만이 있다.
도 20은 도 18의 DRAM(880)에서 사용하기 위한 기판 바이어스 전압 생성기(886)의 일 예를 도시한다. 기판 바이어스 전압 생성기(886)는, 펌프 세그먼트 인에이블 제어기를 제외하고, 도 11의 기판 바이어스 전압 생성기(120)와 유사한 구성 및 기능을 갖는다. 기판 바이어스 전압 생성기(886)는 워드 부트스트래핑 전압 생성기(884)의 펌프 세그먼트 인에이블 제어기(894)로부터 펌프 세그먼트 신호(892)를 수신한다.
도 19가 워드 부트스트래핑 전압 생성기(884)의 부분으로서 펌프 세그먼트 인에이블 제어기(894)를 예시하지만, 당업자는 펌프 세그먼트 인에이블 제어기(894)가 대안적으로 기판 바이어스 전압 생성기(886)의 부분 또는 내부 전압 공급부(882)내의 분리된 구성 요소일 수 있다는 것을 이해할 것이다.
리프레시 시간 신호 888_1, 888_2, ..., 888_n-1 및 888_n는, 워드 부트스트래핑 전압 생성기(884) 및 기판 바이어스 전압 생성기(886)의 양쪽에서 전압 부스트 및 전류 펌핑을 위해 사용되는, 리프레시 시간 Ref_1, Ref_2, ..., Ref_n-1 및 Ref_n을 나타낸다. 워드 부트스트래핑 전압 생성기(884) 및 기판 바이어스 전압 생성기(886)에 의해 실행되는 전압 부스트 및 전류 펌핑은, 도 2에 도시된 워드 부트스트래핑 전압 생성기(118) 및 기판 바이어스 전압 생성기(120)의 그것과 유사하다.
상기 실시예들은, 다양한 신호들에 대한 하이 및 로 값들이 특정의 의미들을 갖는 특정 구성들을 기술하였다. 당업자는, 이 지정된 의미들이 거꾸로 될 수 있고 그 결과적인 구성이 다양한 구성 요소들의 적합한 기능을 위한 필요로 변경될 수 있다는 것을 이해할 것이다.
상기 기술된 실시예들에 있어서, 간략화를 목적으로 포지티브 “하이” 신호에 기반하여 동작이 기술되었다. 회로들은 또한, 설계 프레퍼런스(design preferences)에 따라, “로” 활성 신호에 기반하는 동작을 실행하도록 설계될 수 있다. 트랜지스터의 극성이 변경될 수 있고 상이한 극성의 동작 전압들이 상이한 극성의 트랜지스터들에 제공될 수 있다는 것이, 당업자에게 명백할 것이다.
앞서 기술된 실시예들에 있어서, 디바이스 소자들 및 회로들이, 간략화를 목적으로, 도면에 도시된 바와 같이 서로 연결되어 있다. 이들 디바이스들의 실제적인 적용에 있어서는, 소자들 회로들 등이 서로 직접적으로 또는 다른 디바이스들 소자들, 회로들 등을 통해 간접적으로 연결될 수 있다. 따라서, 반도체 IC들의 실제 구성에 있어서는, 소자들, 회로들 및 디바이스들이 서로 직접적으로 또는 간접적으로 결합된다.
이 명세서에 기술된 특정 실시예들로부터 수많은 변형 및 일탈이, 본 발명의 사상 및 권리 범위로부터 벗어나지 않고 만들어질 수 있다는 것이 당업자에게 명백하다.
본 발명의 상기한 실시예들은 예시만을 의도하였다. 대안들, 변형들 및 변화들이, 이 명세서에 첨부된 청구범위에 의해서만 규정되는, 본 발명의 권리 범위로부터 벗어나지 않고 당업자에 의해서 특정 실시예들에 초래될 수 있다.

Claims (37)

  1. 입력 전압으로 동작하고 전하 펌프 신호 및 개개의 제어 신호들에 응답하며, 각각이 용량성 소자를 포함하고 개개의 제어 신호에 응답하여 활성화될 수 있는 복수의 전하 펌프 회로(charge pump circuitry)로서, 활성화된 전하 펌프 회로의 용량성 소자는 상기 입력 전압과 상기 전하 펌프 신호 중 적어도 하나에 응답하여 충전되고, 상기 활성화된 전하 펌프 회로의 전하들은 부스트 전압(boosted voltage)을 제공하는데 기여하는, 복수의 전하 펌프 회로를 포함하는 부스트 전압 생성 장치.
  2. 청구항 1에 있어서,
    상기 복수의 전하 펌프 회로의 각각은, 상기 개개의 제어 신호에 응답하여 개별적으로 활성화될 수 있는, 부스트 전압 생성 장치.
  3. 청구항 2에 있어서,
    전하 펌프에 대한 정보에 따라 제어 신호들을 상기 개개의 전하 펌프 회로에 제공하기 위한 전하 펌프 제어기를 더 포함하는, 부스트 전압 생성 장치.
  4. 청구항 3에 있어서,
    상기 전하 펌프 제어기는 활성화될 전하 펌프 회로를 지정하는 제어 신호들을 제공하는, 부스트 전압 생성 장치.
  5. 청구항 4에 있어서,
    상기 복수의 전하 펌프 회로의 각각은 동일 전하를 제공하고, 상기 활성화된 전하 펌프 회로의 총 전하는 상기 활성화된 전하 펌프 회로의 개수에 비례하는, 부스트 전압 생성 장치.
  6. 각기 용량성 소자를 포함하는, 복수의 전하 펌프 회로에 전하 펌프 신호를 제공하는 단계;
    상기 복수의 전하 펌프 회로에 개개의 제어 신호들을 제공하는 단계; 및
    상기 개개의 제어 신호에 의해 전하 펌프 회로를 활성화시킴으로써, 활성화된 전하 펌프 회로의 용량성 소자가 충전되고; 그에 의해 상기 활성화된 전하 펌프 회로의 전하들로 부스트 전압을 생성하는 단계를 포함하는 부스트 전압 생성 방법.
  7. 청구항 6에 있어서,
    상기 활성화 단계는, 개개의 제어 신호에 응답하여 상기 복수의 전하 펌프 회로의 각각을 개별적으로 활성화시키는 단계를 포함하는, 부스트 전압 생성 방법.
  8. 청구항 7에 있어서,
    상기 개개의 제어 신호들을 제공하는 단계는,
    상기 전하 펌프를 실행시키기 위한 정보를 제공하는 단계, 및
    상기 정보에 기반하는 제어 신호를 제공하는 단계를 포함하는, 부스트 전압 생성 방법.
  9. 청구항 6에 있어서,
    상기 전하 펌프 신호를 제공하는 단계는,
    상기 복수의 전하 펌프 회로의 각각에 2개의 레벨들을 가진 반복 신호를 제공하는 단계를 포함하며, 상기 활성화된 전하 펌프 회로의 용량성 소자는 상기 반복 신호의 2개의 레벨들 중 하나에 응답하여 충전되며, 상기 용량성 소자의 전하는 부스트 전압을 제공하는, 부스트 전압 생성 방법.
  10. 청구항 9에 있어서,
    상기 반복 신호를 제공하는 단계는,
    “하이(high)” 및 “로(low)” 레벨들을 가진 발진 신호를 제공하는 단계를 포함하는, 부스트 전압 생성 방법.
  11. 저장 셀들을 가진 동적 랜덤 액세스 메모리(DRAM)로서, 그 데이터가 슬립 모드(sleep mode)에서 리프레시(refresh)되며, 상기 DRAM은,
    상기 DRAM의 동작을 위해 사용될 출력 전압을 제공하기 위한 전압 제공기;
    상기 출력 전압이 미리 정해진 레벨에 도달하는지의 여부를 판정하여 판정 결과를 제공하는 판정기; 및
    슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하기 위한 제어기를 포함하며, 상기 전압 제공기는 상기 판정 결과 및 상기 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공하는, 동적 랜덤 액세스 메모리.
  12. 청구항 11에 있어서,
    상기 전압 제공기는,
    제어 출력에 응답하여 부스트 전압을 제공하기 위한 부스트 회로를 포함하며, 상기 부스트 회로는, 각각이, 제어 출력에 응답하여 개별적으로 활성화될 수 있는 복수의 부스트 동작 세그먼트들(segments)을 포함하는, 동적 랜덤 액세스 메모리.
  13. 청구항 12에 있어서,
    상기 제어기는,
    리프레시 시간에 따라 활성화될 상기 복수의 부스트 동작 세그먼트들의 세트를 선택하도록 제어 출력을 제공하기 위한 세그먼트 선택기를 포함하며, 상기 선택된 부스트 동작 세그먼트들의 세트로부터의 부스트 출력들은, 상기 전압 제공기로부터의 출력 전압으로서, 조합된 출력을 생성하도록, 조합될 수 있는, 동적 랜덤 액세스 메모리.
  14. 청구항 13에 있어서,
    판정 결과에 응답하여 슬립 모드에서 상기 전압 제공기에 발진 신호를 제공하기 위한 발진 신호 제공기를 더 포함하는, 동적 랜덤 액세스 메모리.
  15. 청구항 14에 있어서,
    상기 부스트 동작 세그먼트들의 각각은,
    발진 신호에 응답하여 출력 전압을 펌핑하기 위한 펌프 회로를 포함하며, 펌핑된 출력 전압은 상기 부스트 동작 세그먼트의 부스트 출력으로서 제공되는, 동적 랜덤 액세스 메모리.
  16. 청구항 11에 있어서,
    상기 전압 제공기는,
    상기 DRAM에서의 워드 부트스트래핑(word bootstrapping) 전압으로서 사용될 출력 전압을 제공하기 위한 펌프 회로를 포함하는, 동적 랜덤 액세스 메모리.
  17. 청구항 16에 있어서,
    상기 펌프 회로는,
    포지티브(positive) 전압을 워드 부트스트래핑 전압으로서 생성하기 위한 워드 부트스트래핑 전압 제공기를 포함하는, 동적 랜덤 액세스 메모리.
  18. 청구항 11에 있어서,
    상기 전압 제공기는,
    상기 DRAM에서의 기판 바이어스 전압으로서 사용될 출력 전압을 제공하기 위한 펌프 회로를 포함하는, 동적 랜덤 액세스 메모리.
  19. 청구항 18에 있어서,
    상기 펌프 회로는,
    네거티브(negative) 전압을 기판 바이어스 전압으로서 생성하기 위한 기판 바이어스 전압 제공기를 포함하는, 동적 랜덤 액세스 메모리.
  20. 저장 셀들을 포함하는 동적 랜덤 액세스 메모리(DRAM)에 동작 전압을 공급하기 위한 장치로서, 그 데이터가 상기 DRAM의 슬립 모드에서 리프레시되며, 상기 장치는,
    상기 DRAM에서 사용하기 위한 기판 바이어스 전압 및 워드 부트스트래핑 전압을 공급하기 위한 제1 및 제2 전압 공급기들을 포함하며, 상기 워드 부트스트래핑 전압 및 상기 기판 바이어스 전압은 슬립 모드에서의 리프레시 시간에 응답하여 변화되는, 장치.
  21. 청구항 20에 있어서,
    상기 제1 전압 공급기는,
    상기 DRAM의 동작을 위해 사용될 제1 출력 전압을 제공하기 위한 제1 전압 제공기; 및
    상기 제1 출력 전압이 제1의 미리 정해진 레벨에 도달하는지의 여부를 판정하여 제1 판정 결과를 제공하는 제1 판정기를 포함하는, 장치.
  22. 청구항 21에 있어서,
    상기 제2 전압 공급기는,
    상기 DRAM의 동작을 위해 사용될 제2 출력 전압을 제공하기 위한 제2 전압 제공기; 및
    상기 제2 출력 전압이 제2의 미리 정해진 레벨에 도달하는지의 여부를 판정하여 제2 판정 결과를 제공하는 제2 판정기를 포함하는, 장치.
  23. 청구항 22에 있어서,
    상기 제1 전압 공급기는,
    슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하기 위한 제어기를 포함하며,
    상기 제1 및 제2 전압 제공기의 각각은 상기 개개의 판정 결과 및 상기 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공하는, 장치.
  24. 청구항 23에 있어서,
    상기 제1 전압 제공기는.
    각각이, 제1 부스트 출력을 생성하기 위해 제어 출력에 응답하여 개별적으로 활성화될 수 있는 복수의 제1 부스트 동작 세그먼트들을 포함하고,
    상기 제어기는,
    리프레시 시간에 따라 활성화될 상기 복수의 제1 부스트 동작 세그먼트들의 세트를 선택하도록 제어 출력을 제공하기 위한 세그먼트 선택기를 포함하며, 상기 선택된 제1 부스트 동작 세그먼트들의 세트로부터의 부스트 출력들은, 상기 제1 전압 제공기로부터의 출력 전압으로서, 조합된 출력을 생성하도록, 조합될 수 있고,
    상기 제2 전압 제공기는.
    각각이, 제2 부스트 출력을 생성하기 위해 제어 출력에 응답하여 개별적으로 활성화될 수 있는 복수의 제2 부스트 동작 세그먼트들을 포함하며,
    상기 제어기는,
    리프레시 시간에 따라 활성화될 상기 복수의 제2 부스트 동작 세그먼트들의 세트를 선택하도록 제어 출력을 제공하기 위한 제2 세그먼트 선택기를 포함하며, 상기 선택된 제2 부스트 동작 세그먼트들의 세트로부터의 부스트 출력들은, 상기 제2 전압 제공기로부터의 제2 출력 전압으로서, 조합된 출력을 생성하도록, 조합될 수 있는, 장치.
  25. 청구항 24에 있어서,
    상기 제1 출력 전압은 워드 부트스트래핑 전압을 포함하고;
    상기 제2 출력 전압은 기판 바이어스 전압을 포함하는, 장치.
  26. 청구항 23에 있어서,
    상기 제1 전압 공급기는,
    슬립 모드에서의 리프레시 시간에 응답하여 제1 제어 출력을 제공하기 위한 제1 제어기를 더 포함하며, 상기 제1 전압 제공기는 상기 제1 판정 결과 및 상기 제1 제어 출력에 응답하여 제1 부스트 전압을 제1 출력 전압으로서 제공하고,
    상기 제2 전압 공급기는,
    슬립 모드에서의 리프레시 시간에 응답하여 제2 제어 출력을 제공하기 위한 제2 제어기를 더 포함하며, 상기 제2 전압 제공기는 상기 제2 판정 결과 및 상기 제2 제어 출력에 응답하여 제2 부스트 전압을 제2 출력 전압으로서 제공하는, 장치.
  27. 청구항 26에 있어서,
    상기 제1 전압 제공기는,
    각각이, 제1 부스트 출력을 생성하기 위해 상기 제1 제어 출력에 응답하여 개별적으로 활성화될 수 있는 복수의 제1 부스트 동작 세그먼트들을 포함하고,
    상기 제1 제어기는,
    리프레시 시간에 따라 활성화될 상기 복수의 제1 부스트 동작 세그먼트들의 세트를 선택하도록 제1 제어 출력을 제공하기 위한 제1 세그먼트 선택기를 포함하며, 상기 선택된 제1 부스트 동작 세그먼트들의 세트로부터의 부스트 출력들은, 상기 제1 전압 제공기로부터의 제1 출력 전압으로서, 조합된 출력을 생성하도록, 조합될 수 있고,
    상기 제2 전압 제공기는.
    각각이, 제2 부스트 출력을 생성하기 위해 상기 제2 제어 출력에 응답하여 개별적으로 활성화될 수 있는 복수의 제2 부스트 동작 세그먼트들을 포함하며,
    상기 제2 제어기는,
    리프레시 시간에 따라 활성화될 상기 복수의 제2 부스트 동작 세그먼트들의 세트를 선택하도록 제2 제어 출력을 제공하기 위한 제2 세그먼트 선택기를 포함하며, 상기 선택된 제2 부스트 동작 세그먼트들의 세트로부터의 부스트 출력들은, 상기 제2 전압 제공기로부터의 제2 출력 전압으로서, 조합된 출력을 생성하도록, 조합될 수 있는, 장치.
  28. 청구항 27에 있어서,
    상기 제1 및 제2 제어기들은, 각각, 슬립 모드에서의 리프레시 시간에 응답하여 제1 및 제2 제어 출력들을 제공하는, 장치.
  29. 청구항 28에 있어서,
    상기 제1 출력 전압은 워드 부트스트래핑 전압을 포함하고;
    상기 제2 출력 전압은 기판 바이어스 전압을 포함하는, 장치.
  30. 저장 셀들을 가진 동적 랜덤 액세스 메모리(DRAM)용으로 부스트 전압을 생성하기 위한 방법으로서, 그 데이터가 슬립 모드에서 리프레시되며, 상기 방법은,
    상기 DRAM의 동작을 위해 사용될 출력 전압을 제공하는 단계;
    상기 출력 전압이 미리 정해진 레벨에 도달하는지의 여부를 판정하여 판정 결과를 제공하는 단계; 및
    슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하고, 그에 의해 상기 판정 결과 및 상기 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공하는 단계를 포함하는, 방법.
  31. 청구항 30에 있어서,
    상기 출력 전압을 제공하는 단계는,
    제어 출력에 응답하여 부스트 전압을 제공하는 단계를 포함하고, 상기 부스트 회로는, 각각이, 부스트 출력을 생성하기 위해 제어 출력에 응답하여 개별적으로 활성화될 수 있는 복수의 부스트 동작 세그먼트들을 포함하는, 방법.
  32. 청구항 31에 있어서,
    상기 제어 신호를 제공하는 단계는,
    리프레시 시간에 따라 활성화될 상기 복수의 부스트 동작 세그먼트들의 세트를 선택하도록 제어 출력을 제공하는 단계를 포함하고, 상기 선택된 부스트 동작 세그먼트들의 세트로부터의 부스트 출력들은, 상기 전압 제공기로부터의 출력 전압으로서, 조합된 출력을 생성하도록, 조합될 수 있는, 방법.
  33. 청구항 30에 있어서,
    상기 판정 결과에 응답하여 슬립 모드에서 상기 전압 제공기에 발진 신호를 제공하는 단계를 더 포함하는, 방법.
  34. 청구항 33에 있어서,
    상기 출력 전압을 제공하는 단계는,
    상기 발진 신호에 응답하여 출력 전압을 펌핑하는 단계를 포함하고, 펌핑된 출력 전압은 상기 부스트 동작 세그먼트의 부스트 출력으로서 제공되는, 방법.
  35. 저장 셀들을 포함하는 동적 랜덤 액세스 메모리(DRAM)에 동작 전압을 공급하기 위한 방법으로서, 그 데이터가 상기 RAM의 슬립 모드에서 리프레시되며, 상기 방법은,
    워드 부트스트래핑 전압을 공급하는 단계; 및
    상기 DRAM에서 사용하기 위한 기판 바이어스 전압을 공급하는 단계를 포함하며, 상기 워드 부트스트래핑 전압과 상기 기판 바이어스 전압은 슬립 모드에서의 리프레시 시간에 응답하여 변화되는, 방법.
  36. 청구항 35에 있어서,
    상기 워드 부트스트래핑 전압을 공급하는 단계는,
    상기 DRAM의 동작을 위해 사용될 출력 전압을 제공하는 단계;
    상기 출력 전압이 미리 정해진 레벨에 도달하는지의 여부를 판정하여 판정 결과를 제공하는 단계; 및
    슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하고, 그에 의해 상기 판정 결과 및 상기 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공하는 단계를 포함하는, 방법.
  37. 청구항 36에 있어서,
    상기 기판 바이어스 전압을 공급하는 단계는,
    상기 DRAM의 동작을 위해 사용되는 출력 전압을 제공하는 단계;
    상기 출력 전압이 미리 정해진 레벨에 도달하는지의 여부를 판정하여 판정 결과를 제공하는 단계; 및
    슬립 모드에서의 리프레시 시간에 응답하여 제어 출력을 제공하고, 그에 의해 상기 판정 결과 및 상기 제어 출력에 응답하여 부스트 전압을 출력 전압으로서 제공하는 단계를 포함하는, 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101313819B1 (ko) * 2011-06-09 2013-09-30 에스케이하이닉스 주식회사 내부 전압 생성 회로 및 그의 동작 방법
KR101323859B1 (ko) * 2011-06-27 2013-10-31 윈본드 일렉트로닉스 코포레이션 승압 회로

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5304129B2 (ja) * 2008-09-17 2013-10-02 富士通株式会社 メモリデバイス
KR100968467B1 (ko) * 2008-12-30 2010-07-07 주식회사 하이닉스반도체 전압 펌프 회로 및 이를 이용한 반도체 메모리 장치
US9723319B1 (en) * 2009-06-01 2017-08-01 Sony Interactive Entertainment America Llc Differentiation for achieving buffered decoding and bufferless decoding
JP2011081855A (ja) * 2009-10-05 2011-04-21 Elpida Memory Inc 半導体装置
JP5535600B2 (ja) * 2009-11-30 2014-07-02 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US8847911B2 (en) 2011-04-05 2014-09-30 Cypress Semiconductor Corporation Circuit to provide signal to sense array
US9305605B2 (en) 2011-09-01 2016-04-05 Chengdu Haicun Ip Technology Llc Discrete three-dimensional vertical memory
US9508395B2 (en) 2011-09-01 2016-11-29 HangZhou HaiCun Information Technology Co., Ltd. Three-dimensional one-time-programmable memory comprising off-die read/write-voltage generator
US9666300B2 (en) 2011-09-01 2017-05-30 XiaMen HaiCun IP Technology LLC Three-dimensional one-time-programmable memory comprising off-die address/data-translator
US9396764B2 (en) 2011-09-01 2016-07-19 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional memory
US9123393B2 (en) * 2011-09-01 2015-09-01 HangZhou KiCun nformation Technology Co. Ltd. Discrete three-dimensional vertical memory
US9558842B2 (en) 2011-09-01 2017-01-31 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional one-time-programmable memory
US9299390B2 (en) 2011-09-01 2016-03-29 HangZhou HaiCun Informationa Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die voltage generator
US9305604B2 (en) 2011-09-01 2016-04-05 HangZhou HaiCun Information Technology Co., Ltd. Discrete three-dimensional vertical memory comprising off-die address/data-translator
US9195255B1 (en) 2012-03-22 2015-11-24 Parade Technologies, Ltd. Reconfigurable charge pump
US8384467B1 (en) * 2012-03-22 2013-02-26 Cypress Semiconductor Corporation Reconfigurable charge pump
US8773893B2 (en) * 2012-04-15 2014-07-08 Nanya Technology Corp. System for powering up voltage domains after exiting powerdown event
US8711648B2 (en) * 2012-07-31 2014-04-29 Nanya Technology Corporation Voltage generating system and memory device using the same
US20140077776A1 (en) * 2012-09-17 2014-03-20 Intel Corporation Voltage regulator
CN103645766B (zh) * 2013-12-23 2015-07-15 中以环能（北京）科技有限公司 节电装置及节电系统
KR20160069844A (ko) * 2014-12-09 2016-06-17 에스케이하이닉스 주식회사 전압 생성 장치
US9525338B2 (en) 2015-03-16 2016-12-20 International Business Machines Corporation Voltage charge pump with segmented boost capacitors
US10797500B2 (en) * 2016-09-20 2020-10-06 Richtek Technology Corporation Charger circuit and capacitive power conversion circuit and charging control method thereof
US10068636B2 (en) * 2016-12-30 2018-09-04 Intel Corporation Apparatuses and methods for accessing and scheduling between a plurality of row buffers
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10153032B1 (en) * 2017-06-12 2018-12-11 Nanya Technology Corporation Pump system of a DRAM and method for operating the same
US10049714B1 (en) * 2017-07-19 2018-08-14 Nanya Technology Corporation DRAM and method for managing power thereof
JP7049861B2 (ja) * 2018-02-28 2022-04-07 シャープ株式会社 内部電圧発生回路
US10325644B1 (en) * 2018-04-30 2019-06-18 Nanya Technology Corporation Pump circuit in a DRAM, and method for generating a pump current
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
TWI669713B (zh) * 2018-07-12 2019-08-21 華邦電子股份有限公司 記憶體裝置及其控制方法
US10775424B2 (en) * 2018-08-31 2020-09-15 Micron Technology, Inc. Capacitive voltage divider for monitoring multiple memory components
US10424364B1 (en) 2018-09-27 2019-09-24 Winbond Electronics Corp. Memory device and control method thereof
US11069415B2 (en) 2018-10-05 2021-07-20 Samsung Electronics Co., Ltd. Memory device including charge pump circuit
KR102545174B1 (ko) * 2018-10-05 2023-06-19 삼성전자주식회사 차지 펌프 회로를 포함하는 메모리 장치
JP2020065399A (ja) * 2018-10-18 2020-04-23 富士電機株式会社 負荷駆動回路
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) * 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) * 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
KR102660417B1 (ko) 2019-07-24 2024-04-24 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
KR20210111565A (ko) * 2020-03-03 2021-09-13 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US10958164B1 (en) * 2020-04-03 2021-03-23 Apple Inc. Transient control for switched-capacitor regulators
CN111865075B (zh) * 2020-07-27 2021-11-05 合肥工业大学 一种适用于光能收集结构的升压变换电路
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214091A (ja) * 1989-02-13 1990-08-27 Mitsubishi Electric Corp 半導体記憶装置用リフレッシュタイマ
KR940008147B1 (ko) 1991-11-25 1994-09-03 삼성전자 주식회사 저전력 데이타 리텐션 기능을 가지는 반도체 메모리장치
JP2768172B2 (ja) 1992-09-30 1998-06-25 日本電気株式会社 半導体メモリ装置
KR960000837B1 (ko) * 1992-12-02 1996-01-13 삼성전자주식회사 반도체 메모리장치
JP3090833B2 (ja) 1993-12-28 2000-09-25 株式会社東芝 半導体記憶装置
JPH0887881A (ja) * 1994-09-19 1996-04-02 Mitsubishi Electric Corp 半導体記憶装置
KR0179845B1 (ko) 1995-10-12 1999-04-15 문정환 메모리의 기판전압 공급제어회로
KR0172404B1 (ko) * 1995-12-21 1999-03-30 김광호 반도체 메모리장치의 리프레쉬별 내부 승압전원 제어방법
KR100231602B1 (ko) 1996-11-08 1999-11-15 김영환 복합 모드형 기판전압 발생회로
KR100264959B1 (ko) 1997-04-30 2000-10-02 윤종용 반도체 장치의 고전압발생회로
KR100554112B1 (ko) * 1997-05-30 2006-02-20 미크론 테크놀로지,인코포레이티드 256 메가 다이내믹 랜덤 액세스 메모리
JPH1145978A (ja) * 1997-07-28 1999-02-16 Toshiba Microelectron Corp 半導体記憶装置及び電圧発生回路
US5936479A (en) * 1997-12-24 1999-08-10 Micron Technology, Inc. Supply voltage insensitive charge/discharge type oscillator and method
JP3580693B2 (ja) 1998-03-19 2004-10-27 シャープ株式会社 チャージ・ポンプ回路
US5973895A (en) * 1998-04-07 1999-10-26 Vanguard International Semiconductor Corp. Method and circuit for disabling a two-phase charge pump
FI108202B (fi) * 1998-12-22 2001-11-30 Nokia Networks Oy Signalointimenetelmä ja tietoliikennejärjestelmä
US6320797B1 (en) 1999-02-24 2001-11-20 Micron Technology, Inc. Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same
JP2001052476A (ja) 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
US6278317B1 (en) * 1999-10-29 2001-08-21 International Business Machines Corporation Charge pump system having multiple charging rates and corresponding method
US6563746B2 (en) * 1999-11-09 2003-05-13 Fujitsu Limited Circuit for entering/exiting semiconductor memory device into/from low power consumption mode and method of controlling internal circuit at low power consumption mode
KR100377698B1 (ko) 1999-12-08 2003-03-29 산요 덴키 가부시키가이샤 차지펌프 회로
US6275096B1 (en) * 1999-12-14 2001-08-14 International Business Machines Corporation Charge pump system having multiple independently activated charge pumps and corresponding method
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP2001308454A (ja) 2000-04-24 2001-11-02 Fuji Photo Film Co Ltd 光波長変換モジュール
US6411157B1 (en) * 2000-06-29 2002-06-25 International Business Machines Corporation Self-refresh on-chip voltage generator
JP2002032987A (ja) * 2000-07-18 2002-01-31 Mitsubishi Electric Corp 内部電圧発生回路
JP2002063787A (ja) * 2000-08-21 2002-02-28 Mitsubishi Electric Corp 半導体集積装置およびそのリフレッシュ方法
KR100771810B1 (ko) 2001-09-24 2007-10-30 주식회사 하이닉스반도체 고전압 공급장치 및 이를 이용한 고전압 공급방법
EP1298777A1 (en) * 2001-09-28 2003-04-02 STMicroelectronics S.r.l. High-efficiency regulated voltage-boosting device
DE10214103A1 (de) * 2002-03-28 2003-10-23 Infineon Technologies Ag Oszillator mit einstellbaren Temparturgradienten der Referenzspannung und virtuellem Ground
KR100536603B1 (ko) * 2003-07-10 2005-12-14 삼성전자주식회사 선택 모드를 갖는 전하 펌프 회로
KR100549345B1 (ko) * 2003-08-25 2006-02-02 주식회사 하이닉스반도체 고전압 공급 회로 및 고전압 공급 방법
JP2005174432A (ja) * 2003-12-10 2005-06-30 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4492935B2 (ja) * 2004-03-08 2010-06-30 ルネサスエレクトロニクス株式会社 昇圧回路および昇圧回路を備えた半導体装置
KR100636508B1 (ko) * 2004-11-11 2006-10-18 삼성에스디아이 주식회사 차지펌프 회로와 이를 이용한 직류 변환장치
US7236061B2 (en) * 2005-05-03 2007-06-26 Macronix International Co., Ltd. Temperature compensated refresh clock circuit for memory circuits
US20060250177A1 (en) * 2005-05-09 2006-11-09 Thorp Tyler J Methods and apparatus for dynamically reconfiguring a charge pump during output transients
KR100818703B1 (ko) 2005-06-29 2008-04-01 주식회사 하이닉스반도체 전압 펌핑장치
KR100649973B1 (ko) 2005-09-14 2006-11-27 주식회사 하이닉스반도체 내부 전압 발생 장치
KR100794992B1 (ko) 2005-12-29 2008-01-16 주식회사 하이닉스반도체 기판 바이어스 전압 발생 장치 및 방법
KR100813527B1 (ko) * 2006-04-06 2008-03-17 주식회사 하이닉스반도체 반도체 메모리의 내부 전압 발생 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101313819B1 (ko) * 2011-06-09 2013-09-30 에스케이하이닉스 주식회사 내부 전압 생성 회로 및 그의 동작 방법
KR101323859B1 (ko) * 2011-06-27 2013-10-31 윈본드 일렉트로닉스 코포레이션 승압 회로

Also Published As

Publication number Publication date
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US8072256B2 (en) 2011-12-06
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