KR20100020494A - 발광 다이오드 및 그 제조 방법 - Google Patents

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Abstract

발광 다이오드(LED)가 개시된다. LED는 발광측을 포함한다. LED는 또한 상기 발광측에 배치된 제1 전극 전극을 포함한다. 또한 LED는 제2 전극을 포함한다. 또한 LED는 제1 전극과 제2 전극 사이에 배치된 반도체 요소를 포함한다. 또한 LED는 상기 반도체 요소와 제2 전극 사이에 배치된 금속 지지 요소를 포함한다. 상기 금속 지지 요소는 LED에 구조적 지지를 제공하도록 구성될 수 있다.
Figure P1020097027444
발광 다이오드, ITO 층, 금속 지지 요소, 전류 확산, 접착층

Description

발광 다이오드 및 그 제조 방법{LIGHT EMITTING DIODES AND FABRICATION METHODS THEREOF}
본 발명은 발광 다이오드(LED) 디바이스와 발광 다이오드 제조에 관한 것이다. LED는 노트북 컴퓨터, 셀룰러 폰, LCD-TV 등의 전자 디바이스에서 이용되는 액정 디스플레이(LCD)를 조명하기 위한 백라이트 유닛(BLU)으로서 이용되고 있다. 예를 들어, LED BLU는 LCD를 조명하기 위한 전자 디바이스의 BLU의 하나 또는 2개의 가장자리를 따라 배치되며 디스플레이 및/또는 전자 디바이스의 두께를 실질적으로 증가시키지 않는다. 전자 디바이스 산업에서 휴대화/이동성, 소형화, 범용화 등의 추세와 함께, LED BLU 구성은 광 출력을 최대화하고 광빔 프로파일을 최적화하면서도 전력 소모, 폼 팩터, 및 전자 디바이스의 재료/제조 비용을 최소화하도록 요구된다. 전형적으로, 종래기술의 LED는 상기 요건을 만족시키지 못한다.
종래기술의 LED는 전형적으로 사파이어 또는 SiC-기반 기판에 의해 지지된다. 사파이어 또는 SiC-기반 기판에서, 종래의 LED는 p-형 ITO 전류 확산층을 포함할 수 있지만은 n-형 전류 확산층을 포함하지는 않는다. p-형 ITO는 전형적으로 n-형 ITO에 비해 비교적으로 낮은 도전성을 가진다. 상기 p-형 ITO 전류 확산층의 경우에, 종래의 LED는 제한된 전류 확산으로 인해 큰 양상비(Aspect Ratio)를 가지는 디바이스를 제조하는데 유용하지 않다.
더욱이, 상기 사파이어 또는 SiC-기반 기판은 길게 신장된 디바이스 구성을 가지기에는 전형적으로 너무나 파손되기 쉽다. 따라서, 종래기술 LED의 발광측은 종래의 LED가 충분한 구조적 강도를 갖도록 예를 들어, 1:1 또는 2:1의 낮은 길이-대-폭 비(또는 양상비)로 제한된다. 종래기술의 LED BLU가 얇은 LCD의 가장자리를 따라 배치될 때, LCD에 충분하면서 균일한 조명을 제공하기 위하여 다수의 LED가 요구될 수 있다. 결과적으로, 재료 및 제조 비용이 증가할 수 있다. 또한 다수의 LED는 다량의 전기적 입력을 요구할 수 있다. 결과적으로, 전력 소모가 비교적으로 높아질 수 있다. 동시에, 다량의 열이 생성할 수 있다. 열은 LCD의 성능(예를 들어, 컬러) 및 내구성을 저하시킬 수 있다.
LED를 제조하기 위한 종래기술 방법은 종래기술 LED의 고비용을 초래할 수 있으며 이에 따라 전자 디바이스 비용을 증가시킬 수 있다. 반도체 디바이스를 제조하여 분리하기 위한 종래기술 방법들은 층들을 증착하여 웨이퍼 기판상에 다수의 반도체 디바이스를 형성하며 이후 기계적 기법들을 이용하여 상기 개별 디바이스들을 분리하는 것을 포함한다. 분리는 전형적으로 개별 디바이스들을 분리하기 위해 기판을 다이싱(dicing)하거나 혹은 스크라이빙(scribing) 함으로써 수행된다. 다이싱은 전형적으로 다이아몬드 톱, 다이아몬드 스크라이버 또는 레이저로 수행되며, 전형적으로 매우 값비싼 기계장치에 의해 수행되는 시간 소모적인 과정이다. 따라서, 종래기술 방법과 관련된 문제들은 하나 이상의 공정 수율 문제, 디바이스 성능 문제 및 프로세싱 비용 문제를 포함할 수 있다.
1. 공정 수율 문제
다이싱 및 스크라이빙 방법과 레이저 스크라이빙 방법과 같은 종래기술의 기계적인 디바이스 분리 방법에 따르면, 각 개별적인 디바이스는 선택된 방법으로 디바이스들 간의 격자선 또는 거리 선(street line)을 절단함으로써 분리된다. 이는 각 거리선이 한번에 하나씩 순차적으로 잘려지기 때문에 느린 공정이다.
공정 수율 문제는 사파이어 상의 GaN 또는 SiC 재료 상의 GaN과 같은 단단한 기판 물질을 가지는 반도체 디바이스에서 더욱 중요하다. 더욱이, 분리 수율은 기판 그라인딩 및 연마에 의해 생성되는 어떤 균열 또는 결함에 의해 크게 영향받는다. 절단선이 결함 영역을 통과하는 때에, 그 결과는 매우 낮은 디바이스 분리 수율이 된다.
결과적으로, 디바이스 분리는 전체 반도체 디바이스 제조 공정 중에서 가장 지루하면서도 수율이 낮은 공정으로 알려져 있다. 실제 조건에서, 프론트-엔드 제조 공정 수율은 전형적으로 90% 이상의 범위에 있는 반면에, GaN-기반 반도체 제조에 대한 백-엔드 공정 수율은 50% 이하로 낮은 것으로 알려져 있다.
2. 디바이스 성능 문제
다이싱과 스크라이빙의 물리적인 연마 작용으로 인해, 디바이스 분리 이후의 디바이스 성능은 크게 열화될 수 있다. 예를 들어, 발광되는 LED 측벽은 디바이스 분리 동안의 연마성 절단 동작으로 인해 손상을 입으며, 이는 디바이스 분리 이후의 광 출력 감소의 주요 원인이 된다.
레이저 스크라이빙의 경우에, 디바이스 분리는 전형적으로 고 강도의 레이저 빔으로 기판 물질을 녹임으로써 수행된다. 결과적으로, 용융된 기판 물질은 종종 디바이스 측벽상에 축적되며, 또한 LED의 광 출력을 낮추게 된다.
3. 프로세싱 비용 문제
종래기술 분리 방법에 있어서, 웨이퍼당 대략적으로 10,000 내지 12,000 디바이스를 가지는 GaN/사파이어 LED에 대한 평균 다이 분리 프로세싱 시간은 대략적으로 40분 내지 1시간이다. 이는 디바이스 분리 기계장치가 하루 24시간 동작하는 경우에, 하나의 기계장치가 하루에 단지 24 내지 36개의 웨이퍼(한 달에 700~1,000 웨이퍼)를 처리할 수 있음을 의미한다. 상업적으로 바람직한 공장 아웃풋을 달성하기 위해, 많은 기계장치와 상당한 자본 장비 투자가 요구된다.
부가적으로, 다이싱 기계장치용 다이아몬드 커팅 바퀴 및 스크라이빙 기계장치용 다이아몬드 팁은 매우 비싼 소모품이며, 따라서 종래기술의 다이 분리 공정과 관련된 상당한 소모품 비용이 생성한다.
레이저 스크라이빙의 경우에, 주요한 소모품은 레이저 광원이다. 일정한 레이저 빔 에너지를 유지하기 위해, 레이저 소스 가스는 정기적으로 충전되어야 한다. 레이저 광원은 레이저 스크라이빙 시스템에서 가장 값비싼 부품 중의 하나이다.
본 발명의 실시예는 발광 다이오드(LED)와 관련된다. LED는 발광측을 포함할 수 있다. LED는 또한 상기 발광측에 배치된 제1 전극을 포함할 수 있다. LED는 또한 제2 전극을 포함할 수 있다. LED는 또한 상기 제1 전극과 제2 전극 사이에 배치된 반도체 요소를 포함할 수 있다. LED는 또한 상기 반도체 요소와 제2 전극 사이에 배치된 금속 지지 요소를 포함할 수 있다. 상기 금속 지지 요소는 LED에 대한 구조적 지지를 제공하도록 구성될 수 있다.
전술한 요약은 본원에서 개시된 본 발명의 다수의 실시예들 중 하나에만 관련되며, 본원의 청구범위에서 제시된 본 발명의 범주를 제한하도록 의도되지 않는다. 본 발명의 상기 특성 및 다른 특성들은 하기의 도면과 관련하여 하기의 본 발명의 상세한 설명에서 더욱 상세히 설명된다.
본 발명은 하기의 첨부 도면들에서 예시적으로 설명되며 제한적으로 설명되지 않으며, 도면에서 동일한 참조 번호는 유사한 요소들을 가리킨다.
도 1은 본 발명의 하나 이상의 실시예들과 관련하여 발광 다이오드(LED)를 제조하는 방법의 흐름도를 도시한다.
도 2A 내지 2W는 본 발명의 하나 이상의 실시예들에 따라 발광 다이오드(LED)를 제조하는 공정 단계들로부터 생성되는 웨이퍼 구조의 (부분적인) 단면도의 개략적인 표현을 도시한다.
도 3은 본 발명의 하나 이상의 실시예에 따라 LED의 (부분적인) 단면도의 개략적인 표현들을 도시한다.
도 4A 내지 4C는 본 발명의 하나 이상의 실시예들에 따라 구성되는 LED의 발광측과 종래기술 LED의 발광측 간의 비교를 도시한다.
도 5A 내지 5F는 본 발명의 하나 이상의 실시예에 따라서 LED의 핑거(즉, 전 극 연장)의 예시적인 구성을 도시한다.
도 6A 및 6B는 LCD 백라이트 유닛 어플리케이션에서 이용되는 본 발명의 하나 이상의 실시예들에 따른 LED 구성과 종래기술 LED 구성 간의 비교를 도시한다.
본 발명은 첨부 도면에서 도시된 바와 같이 몇개의 실시예들을 참조하여 상세히 설명된다. 하기의 설명에서, 본 발명의 철저한 이해를 제공하도록 수많은 특정 세부사항들이 제시된다. 하지만, 본 발명은 상기 특정 세부사항들 중 일부나 전부가 없이도 실시될 수 있음은 기술분야의 당업자에게 자명하다. 다른 사례에서, 잘 알려진 공정 단계들 및/또는 구조들은 본 발명을 불필요하게 모호하게 하지 않도록 설명되지 않았다.
본 발명의 하나 이상의 실시예들은 발광 다이오드(LED)와 관련된다. LED는 발광측을 포함한다. LED는 또한 상기 발광측에 배치된 제1 전극을 포함할 수 있다. LED는 또한 제2 전극을 포함할 수 있다. LED는 또한 상기 제1 전극과 제2 전극 사이에 배치된 반도체 요소를 포함할 수 있다. LED는 또한 상기 반도체 요소와 제2 전극 사이에 배치된 금속 지지 요소를 포함할 수 있다. 상기 금속 지지 요소는 LED에 대한 구조적 지지 및 전기적 도전성을 제공하도록 구성될 수 있다.
발광측의 길이는 발광측의 폭의 적어도 3배가 될 수 있다. 대안적으로 또는 부가적으로, 발광측의 길이는 발광측의 폭의 적어도 7배가 될 수 있다. 예를 들어, 하나 이상의 실시예들에서, 발광측의 길이-대-폭 비율(또는 양상비)은 대략 8이 되는데, 이는 사파이어 또는 SiC 기판을 가지는 전형적인 종래기술 LED 구조와 관련 된 2 이하의 양상비와 대조된다.
높은 길이-대-폭 비율은 50 ㎛이상의 두께를 가질 수 있는 금속 지지 요소에 의해 가능할 수 있으며, 금속 지지 요소는 하나 이상의 금속 요소 또는 층을 가질 수 있다. 금속 지지 요소는 제1 금속 요소와 제2 금속 요소를 가질 수 있다. 제1 요소는 LED에서 스트레스 형성을 줄이도록 구성될 수 있다. 제1 금속 요소는 제2 금속 요소보다 연성이 될 수 있다. 제1 금속 요소는 제2 금속 요소보다 반도체 요소 근처에 배치될 수 있다. 금속 지지 요소는 Cu를 포함하는 하나 이상의 물질로 구성될 수 있다.
제1 전극은 캐소드일 수 있으며, 제2 전극은 애노드일 수 있다. 대안적으로, 제1 전극은 애노드일 수 있으며, 제2 전극은 캐소드일 수 있다. 제2 전극은 금속 지지 요소와 전기적으로 결합될 수 있으며, 금속 지지 요소를 산화로부터 보호하도록 구성될 수 있다.
제1 전극은 발광측에 배치된 제1 익스텐션을 포함할 수 있으며, 제1 익스텐션은 발광측의 전류를 확산시키도록 구성된다. 제1 익스텐션의 길이는 발광측의 폭의 적어도 3배가 될 수 있다. 대안적으로 또는 부가적으로, 제1 전극은 추가적으로 제2 익스텐션을 더 포함할 수 있다. 제1 익스텐션 및 제2 익스텐션은 동일한 길이를 가질 수 있다. 대안적으로 또는 부가적으로, 제1 익스텐션과 제2 익스텐션은 동일한 폭을 가지지만 다른 길이를 가질 수도 있다.
하나 이상의 실시예에서, 제1 익스텐션은 제1 섹션, 제2 섹션 및 상기 제1 섹션과 제2 섹션 사이에 제3 섹션을 포함할 수 있다. 제1 섹션은 제2 섹션보다 발 광측의 제1 가장자리에 가깝게 배치되며, 제2 섹션은 제1 섹션보다 발광측의 제2 가장자리에 가깝게 배치될 수 있다. 제1 섹션은 발광측의 제1 가장자리와 평행하게 되며, 제2 섹션은 발광측의 제2 가장자리와 평행하게 될 수 있다.
LED는 또한 발광측에 배치되는 제3 전극을 포함할 수 있다. 제1 전극과 제3 전극은 동일 극성을 가질 수 있다. 제3 전극은 발광측의 전류 확산을 용이하게 하도록 구성된 연장된 부분을 포함할 수 있다. 상기 연장된 부분은 제1 익스텐션과 정렬될 수 있다. 대안적으로 또는 부가적으로, 제1 전극은 상기 연장된 부분보다 발광측의 제1 가장자리에 가깝게 배치될 수 있다.
반도체 요소는 p-형 부분과 n-형 부분을 포함할 수 있다. p-형 부분은 n-형 부분보다 상기 금속 지지 요소에 가깝게 배치될 수 있다. n-형 부분은 p-형 부분보다 발광측에 가깝게 배치될 수 있다. 반도체 요소는 GaN, AlGaN, AlGaAs, AlGaInP, GaAsP, GaP 및 InGaN 중 적어도 하나를 포함하는 하나 이상의 물질로 이루어질 수 있다. 상기 반도체 요소는 광자 탈출 각도를 최적화하도록 구성된 텍스쳐된 표면을 포함할 수 있다. 텍스쳐된 표면은 상기 반도체 요소의 n-형 부분 표면이 될 수 있다.
LED는 또한 제1 전극과 반도체 요소 사이에 배치된 전류 차단 요소를 포함할 수 있다. 전류 차단 요소는 반도체의 n-형 부분상에 배치되어 전자를 축출하도록 구성될 수 있다.
LED는 또한 제1 전극과 반도체 요소 사이에 배치된 n-형 ITO 요소를 포함할 수 있다. n-형 ITO 요소는 전류 차단 요소와 접촉할 수 있고 반도체 요소의 n-형 부분의 텍스쳐된 표면과 접촉할 수 있다.
LED는 또한 반도체 요소와 금속 지지 요소 사이에 배치된 금속 중간층을 포함할 수 있다. 금속 중간층은 금속 지지 요소와 접촉할 수 있다. 예를 들어, 금속 중간층은 Au로 형성될 수 있다.
LED는 또한 반도체 요소와 금속 지지 요소 사이에 배치된 하나 이상의 접착층을 포함할 수 있다. 하나 이상의 접착층은 반도체 요소와 금속 지지 요소 사이의 전기적 경로의 일부를 형성하도록 구성될 수 있다. 하나 이상의 접착층은 금속 접촉(p-접촉 또는 n-접촉)과 접촉하는 제1 접착층, 금속 중간층과 접촉하는 제2 접착층 및 상기 제1 접착층과 제2 접착층 사이에 배치된 제3 접착층을 포함할 수 있다. 금속 접촉은 반도체 요소와 접촉할 수 있다. 하나 이상의 접착층은 하나 이상의 Ni, Au 및 Pd로 이루어질 수 있다.
LED의 수직 구조를 제조하는 방법은 하나 이상의 금속 증착 공정을 이용하여 역학적인 지지와 전기 도전성을 위한 금속 기판을 형성하는 과정과 하나 이상의 레이저 리프트-오프 (LLO) 공정들을 이용하여 원래 기판을 제거하는 과정을 포함한다.
하나 이상의 실시예에서, 본원에서 설명된 제조 방법들은 LED 제조에 국한되지 않으며, 다른 디바이스 구조에 적용가능한데, 특히 레이저 다이오드(LD), 헤테로-접합 바이폴라 트랜지스터(HBT), 고전자 이동도 트랜지스터(HEMT)와 같이 절연 기판 또는 반-도전성 기판 상에 성장된 GaN-기반 에피택셜 박막을 포함하는 구조에 적용 가능하다.
본 발명의 특성 및 이점들은 하기의 도면들과 설명들을 참조하여 더 잘 이해될 수 있을 것이다.
도 1은 본 발명의 하나 이상의 실시예에 따라 발광 다이오드(LED)를 제조하는 방법의 흐름도를 도시한다. 공정은 단계(102)에서 시작될 수 있는데, 여기서 에피택셜 웨이퍼(기술분야의 당업자에게 잘 알려진 상업적으로 이용가능한 제품)가 이용될 수 있다. 에피택셜 웨이퍼는 사파이어 기판과, GaN 층과 같은 반도체층을 포함한다. GaN 층은 사파이어 기판에 부착된 n-형 GaN 층과 p-형 GaN 층을 포함할 수 있다.
단계(104)에서, 사파이어 기판 표면은 후속적인 레이저 리프트-오프를 위해 연마될 수 있다(예를 들어, 랩(lap)될 수 있다).
단계(106)에서, 하나 이상의 p-금속 접촉들이 에피택셜 웨이퍼의 p-형 GaN 층 상에 형성될 수 있다.
단계(108)에서, 하나 이상의 접착층(예를 들어, Ni 층) 및 하나 이상의 시드/중간 층(예를 들어, Au 층)이 p-형 GaN 층과 하나 이상의 p-금속 접촉들 위에 형성될 수 있다.
단계(110)에서, 비교적 두꺼운 금속 지지층(예를 들어, Cu 층)이 예를 들어 전기도금을 통해 하나 이상의 중간층 위에 형성될 수 있다.
단계(112)에서, 화학적 기계적 연마 (CMP)가 금속 지지층 표면상에 수행될 수 있다.
단계(112)에서, 보호층(예를 들어, Au 층)이 CMP 이후의 금속 지지층 위에 형성될 수 있다.
단계(114)에서, 포토레지스트에 의한 패턴화가 단계(112)의 결과 구조의 지지-보호 측(예를 들어, Cu-Au 측) 상에 수행될 수 있다.
단게(116)에서, 습식 화학적 식각에 의한 초기 식각이 단계(114)의 결과 구조의 지지-보호 측 상에서 수행될 수 있다.
단계(118)에서, 단계(116)의 결과 구조는 예를 들어 열가소성 플라스틱 접착제를 이용하여 지지용 캐리어에 접착될 수 있다.
단계(120)에서, 사파이어 기판은 예를 들어 레이저 리프트-오프 공정을 통해 단계(118)에 의해 주어지는 구조로부터 제거될 수 있다.
단계(122)에서, n-형 GaN 층 표면은 예를 들어 HCl 용액을 이용하여 Ga 드롭을 제거하도록 세정될 수 있다.
단계(124)에서, 세정된 n-형 GaN 층 표면은 예를 들어 건식 식각에 의해 추가적으로 평탄화될 수 있다.
단계(126)에서, n-형 GaN 층의 세정되고 평탄화된 표면은 표면의 광자 탈출 각도를 최적화하기 위해 추가적으로 텍스쳐될 수 있다. 단계(126)에서, 하나 이상의 전류 차단층 요소(CBL 요소)가 텍스쳐된 표면상에 형성될 수 있다. 더욱이, n-형 전류 확산층(예를 들어, n-형 ITO 층)이 또한 n-형 GaN 층의 텍스쳐된 표면상에 형성되며, 하나 이상의 CBL 요소들을 커버링한다.
단계(128)에서, 하나 이상의 n-금속 접촉이 n-형 ITO 전류 확산층상에 형성될 수 있다.
단계(130)에서, 다이 격리 식각이 GaN 요소들을 격리하기 위해 예를 들어 건식 식각에 의해 수행될 수 있다.
단계(132)에서, 격리된 GaN 요소/다이는 패시베이션 층(예를 들어, SiO2 층)으로 코팅될 수 있다.
단계(134)에서, 지지용 캐리어 결합해제(De-bonding)가 수행되며, 이에 따라 (단계 118에서 결합된) 지지용 캐리어는 단계(132)에 의하여 주어지는 구조의 지지-보호 측(예를 들어, Cu-Au 측)으로부터 제거될 수 있다.
단계(136)에서, 제2 지지용 캐리어가 예를 들어 왁스 접착제를 이용하여 단계(134)의 결과 구조의 디바이스 측(즉, GaN과 n-금속 접촉 측)에 결합될 수 있다.
단계(138)에서, 포토레지스트를 이용하여 지지-보호 측(예를 들어, Cu-Au 측)상에서 패턴화가 수행될 수 있다.
단계(140)에서, 예를 들어, 습식 화학적 식각에 의해 다이 분리가 수행되며, 이에 따라 개별적인 LED들은 제2 지지용 캐리어에 결합된 채로 분리될 수 있다.
단계(142)에서, 포토레지스트가 제거/벗겨질 수 있다.
단계(144)에서, 단계(142)에 의해 제공된 구조의 지지-보호 측(예를 들어, Cu-Au 측)은 그립 테이프, 예를 들어 청색 테이프 또는 UV 테이프상에 장착될 수 있다.
단계(146)에서, 단계(144)에서 제공된 구조 (또는 적어도 구조의 디바이스 측)는 용매(예를 들어, IPA, 또는 이소프로필 알콜)에 잠겨질 수 있다. 왁스 접착 제만이(구조의 다른 요소들은 아님) 용해되도록 선택도를 가진 용매가 이용될 수 있다. 따라서, 구조의 디바이스 측으로부터 지지용 캐리어를 떼어 놓기 위해 왁스 접착제만이 용해될 수 있다.
단계(148)에서, 지지용 캐리어는 제거되며, 그립 테이프가 연장되며, 이에 따라 개별 LED들은 최종 디바이스로서 완전하게 분리된다.
도 2A 내지 2W는 본 발명의 하나 이상의 실시예들에 따라 발광 다이오드(LED)를 제조하는 공정 단계들로부터 생성되는 웨이퍼 구조들의 (부분적인) 단면도의 개략적인 표현을 도시한다. 예를 들어, 하나 이상의 구조들은 도 1의 예에서 도시된 방법의 하나 이상의 단계들로부터 생성될 수 있다.
도 2A는 본 발명의 하나 이상의 실시예에 따라 LED들을 제조하는 공정에서 생산되는 구조(200)의 (부분적인) 단면도의 개략적인 표현을 도시한다. 구조(200)는 기술분야의 당업자에게 잘 알려진 판매자로부터 상업적으로 이용가능한 에피택셜 웨이퍼(250)를 포함할 수 있다. 에피택셜 층 웨이퍼는 사파이어 기판(252)을 포함할 수 있다. 하나 이상의 실시예에서, Si 기판 또는 SiC 기판이 사파이어 기판(252)을 대신하여 이용될 수 있다. 에피택셜 층(250)은 또한 사파이어 기판(250) 위에 형성되는 GaN 층(254) 등의 반도체 층을 포함할 수도 있다.
GaN 층(254)은 사파이어 기판(252)과 접촉하고 있는 n-형 GaN 층을 포함할 수 있다. GaN 층(254)은 상기 n-형 GaN 층과 대향하여 배치된 p-형 GaN 층을 포함할 수 있다. GaN 층(254) 위에, 즉 p-형 GaN 층 상에, p-금속 접촉(258)과 같은 하나 이상의 p-금속 접촉들이 예를 들어 전자빔 물리적 증기 증착(EB-PVD) 또는 스퍼 터링과 같은 하나 이상의 박막 증착 방법들을 이용하여 형성될 수 있다. P-금속 접촉(258)은 Ni, Ag, Pt, Ni 및/또는 Au 층 중 하나 이상을 포함할 수 있으며, 그 두께는 각각 대략 0.5 nm, 1 nm, 10 nm, 120 nm, 30 nm, 및/또는 30 nm이다. P-금속 접촉(258)은 급속 열 처리(RTP)에 의해 O2에서 약 1분 동안 대략 420℃에서 어닐링된다.
하나 이상의 실시예에서, p-금속 접촉(258)은 Ni/Au, Pd/Ni/Au, Ni/Pd/Au, Pd/Ir/Au 또는 Pd/Pt/Au 중 하나 이상을 포함할 수 있다. 예를 들어, 박막 금속층 두께는 대략적으로 Ni/Au에 대해 0.5 nm Ni와 10 nm Au, Pd/Ni/Au에 대해 10 nm Pd, 20 nm Ni 및 30 nm Au, Pd/Ir/Au에 대해 10 nm Pd, 20 nm Ir 및 30 nm Au, Ni/Pd/Au에 대해 20 nm Ni, 20 nm Pd 및 100 nm Au, 그리고 Pd/Pt/Au에 대해 10 nm Pd, 20 nm Pt 및 30 nm Au가 될 수 있다. 하나 이상의 실시예에서, p-접촉 금속은 Ni 함유 접촉을 위해 O2 환경에서 2분 동안 500℃의 도가니에서 어닐링되지만, 비-Ni 함유 금속 접촉은 N2 환경에서 어닐링될 수 있다.
GaN 층(254)의 p-형 GaN 층 위에서, 패시베이션 층 요소(256)과 같은 하나 이상의 패시베이션 층 요소가 또한 p-금속 접촉들 사이에 형성될 수 있다. 패시베이션 층 요소(256)는 또한 각각 대략 10 nm, 200 nm, 10 nm 및 20 nm의 두께를 가진 하나 이상의 Ti, SiO2, Ti 및 Au 층을 포함할 수 있다. 하나 이상의 패시베이션 층 요소는 대략 300 분 동안 약 250℃에서 플라즈마 인핸스드 화학적 증기 증착(PECVD)에 의해 증착될 수 있다. 더욱이, 하나 이상의 패시베이션 층 요소들은 급속 열 처리(RTP)에 의해 약 3분 동안 대략 600℃에서 어닐링될 수 있다.
구조(200)는 또한 GaN 층(254)상에 형성된 제1 접착층(260)을 포함할 수 있는데, 이는 하나 이상의 p-금속 접촉과 하나 이상의 패시베이션 층 요소들을 커버한다. 예를 들어, 제1 접착층(260)은 대략 100 nm 두께의 Ni 층을 포함할 수 있다. 대안적으로 또는 부가적으로, 제1 접착층(260)은 대략 100 nm 두께의 Pd 층을 포함할 수 있다.
제1 접착층(260) 위에, 제2 접착층(262)이 형성될 수 있다. 제2 접착층(262)은 대략 200 nm 두께의 Ni 층을 포함할 수 있다. 대안적으로 또는 부가적으로, 제2 접착층(262)은 대략 100 nm 두께의 Au 층을 포함할 수 있다.
제2 접착층(262) 위에, 제3 접착층(264)이 형성될 수 있다. 제3 접착층(264)은 대략 200 nm 두께의 Ni 층을 포함할 수 있다.
제1 접착층(260), 제2 접착층(262) 및 제3 접착층(264) 각각은 EB-PVD나 스퍼터링에 의해 형성될 수 있으며, 공기 중에서 약 1분 동안 300℃에서 어닐링될 수 있다.
제3 접착층(264) 위에, Au 시드층/중간층(266)이 EB-PVD에 의해 형성될 수 있다. Au 중간층(266)은 대략 500 nm의 두께를 가질 수 있다. Au 중간층(266)은 금속 지지층을 도금하는데 이용될 수 있다.
하나 이상의 접착층(260-264)은 p-금속 접촉 금속과 Au 중간층(266) 사이에 접착을 강화하도록 구현될 수 있다.
하나 이상의 실시예에서, 하나 이상의 접착층(260-264)은 전자빔 증착기를 이용하여 p-금속 접촉들 (또는 p-금속 접촉 박막)상에 그 자리에서(in situ) 증착되는 Ti 또는 Cr을 이용하여 생성될 수 있다. 매우 얇고(예를 들어, 5㎛ 이하) 단단한 GaN 층(예를 들어, GaN 층(254))을 가지며 두텁고(~50㎛) 연성인 금속 막 지지를 가지는 수직 구조 디바이스를 제조하기 위해, GaN 층과 금속 지지층 사이의 인터페이스에 압축 스트레스 형성을 감소시키도록 GaN 층과 금속 지지층 사이에 Au 중간층(266)과 같은 중간층을 형성하는 것이 유용할 수 있다. 하나 이상의 실시예에서, 대략 0.5~1 ㎛ 두께의 Au 중간층(266)은 진공 챔버로부터 웨이퍼를 제거하지 않고 전자빔 증착기를 이용하여 Ti 또는 Cr 표면상에 연속적으로 증착된다. 그 자리에서 이루어지는(in situ) 연속적인 층 증착은 산화나 오염을 방지하는데 유용하며, 또한 Ti 또는 Cr과 Au 층 간의 양호한 박막 접착을 형성하는데 유용할 수 있다.
도 2B는 도 2A의 예에서 도시된 구조(200)의 Au 중간층(266)상에 두꺼운 Cu 지지층(268)를 도금 (예를 들어, 전기도금)함으로써 형성되는 구조(202)를 도시한다. Cu 지지층(268)은 50 ㎛ 이상의 두께를 가질 수 있다. Cu 지지층(268)은 하나 이상의 층을 포함할 수 있다. Au 중간층(266)과 접촉하는 Cu 지지층(268) 부분은 스트레스 형성을 감소시키기 위해 구성된 연성의 Cu 층이 될 수 있다. Au 중간층(266)으로부터 멀리 떨어진 Cu 지지층(268) 부분은 구조적 견고성을 제공하도록 높은 경도를 가지는 단단한 Cu 층이 될 수 있다.
하나 이상의 실시예에서, 다른 증착 방법에 비해 고속이며 값싼 증착 방법으로서 Cu 지지층(268)을 형성하는데 전기도금 또는 비전기 도금이 이용될 수 있다. 이는 특히 비용 효율성의 관점에서 수직 광 디바이스의 대량 생산에 유용하다. Cu 지지층(268)은 연속층에 GaN 층(254)을 위한 매우 강한 역학적 지지를 제공하며, 양호한 전기 도전성과 열 방산성을 제공할 수 있다. 상기 요건들을 만족시키기 위해, 계층화된 Cu 합금층이 Au/Cr 또는 Au/Ti 접착층위에 증착될 수 있다.
하나 이상의 실시예에서, 2개의 Cu 층이 증착될 수 있는데, 이는 얇은 진공 증착된 Au 층과 Cu 합금층 사이에서 양호한 접착을 촉진하기 위해 Cu 합금층 이전에 Cu 충돌 층을 포함한다. 초기에, 황산-기반 연성 구리층이 두꺼운 금속층 증착으로 인한 스트레스 형성을 점차적으로 연화시키도록 도금된다. 초기 연성 Cu 층 두께는 ~10 ㎛까지 설정된다. 도금율은 고밀도의 균일한 Cu 도금층을 형성하도록 시간당 3~5 ㎛까지 설정된다. 느린 도금율을 선택하는 다른 이유는 지지용 웨이퍼 캐리어로부터 웨이퍼를 결합해제한 이후에 웨이퍼가 구부러지는 것을 방지하기 위함이다. GaN 층(254)과 Cu 지지층(268) 사이의 계면에서 압축 스트레스 형성으로 인해, 웨이퍼는 지지용 캐리어로부터 웨이퍼 결합해제 이후에 구부러지는 경향이 있다. 느린 속도의 도금에 부가하여, 유기물 첨가제가 전기도금 용액에 부가되며, 황산-기반 도금 용액이 이용된다. 더욱이, 전기도금은 스트레스 형성을 최소화하도록 저온(예를 들어, 5℃)에서 수행된다.
하나 이상의 실시예에서, 연성 Cu 층 다음으로, 단단한 Cu 층이 구조적 경도를 제공하도록 도금된다. 단단한 Cu 도금의 도금율은 대략 시간당 15㎛이다. Cu 합금 도금에서, 주석(Sn)과 철(Fe)을 포함하는 금속 합금 도금 용액은 Cu 황산 용액과 혼합되어 Cu 지지층의 기계적 강도와 전기적 도전성을 개선시킨다. Cu 합금 지 지층의 전체 두께는 50~60㎛이다.
두꺼운 Cu 금속 지지층이 도금(예를 들어, 전기도금)에 의해 형성된 이후에, 사파이어 기판(252)의 표면은 처리된다. 이는 사파이어 기판의 균일한 거칠기를 형성하기 위한 기계적 연마를 포함할 수 있다. 사파이어 기판 거칠기는 레이저 빔 에너지 밀도와 레이저 리프트된 GaN 표면의 최종 표면 형태를 조정하는데 유용하다. 레이저 빔 에너지 밀도는 사파이어 표면의 표면 거칠기에 강하게 의존한다. 레이저 리프트-오프(LLO) 공정을 위해 거친 사파이어 기판이 이용되는 경우에, 낮은 레이저 빔 에너지가 이용된다. 하지만, 표면이 거친 경우에, 표면 형태가 레이저 리프트-오프 이후의 GaN 표면에 복제되기 때문에 레이저 리프트된 표면은 거칠게 보인다. 반면에, 연마된 표면이 이용되는 경우에, 높은 레이저 빔 에너지가 이용된다. 레이저 리프트된 GaN 표면의 표면 형태는 연마된 사파이어 표면과 유사하다. 하지만, 보다 높은 레이저 빔은 통상적으로 과도한 레이저 빔 에너지로 인해 균열 형성을 생성시킨다. 양호한 레이저 리프트-오프 결과와 GaN 표면 형태를 얻기 위해, 사파이어 표면의 표면 거칠기는 대략적으로 10~20 옹스트롬 RMS(제곱 평균) 값으로 선택된다.
도 2C는 도 2B의 예에서 도시된 구조(202)의 Cu 지지층(268)의 표면(270)상에서 화학적 기계적 연마(CMP)를 수행함으로써 형성되는 구조(204)를 도시한다. 포토 리쏘그래피를 위해 그리고 패키징 디바이스의 열 싱크 또는 리드 프레임 등의 패키징 부품과의 원하는 열 접촉을 제공하도록 표면(270)이 충분히 부드러워질 수 있도록, CMP가 수행된다. CMP의 다른 목적은 연속적인 반도체 프로세싱을 위한 균 일한 두께와 균일한 디바이스 두께를 생성하는 것이다. 균일한 두께는 화학적 디바이스 분리 이후에 높은 디바이스 분리 수율을 얻는데에 중요하다.
도 2D는 도 2C의 예에서 도시된 구조(204)의 Cu 지지층(268) 상에 Au 보호층(272)을 도금(예를 들어, 전기도금)함으로써 형성되는 구조(206)를 도시한다. Au 보호층(272)은 3 ㎛ 이하의 두께를 가질 수 있다. Au 보호층(272)은 산화로부터 Cu 지지층(268)을 보호하도록 구성될 수 있다. Au 보호층(272)은 또한 어셈블리에 본딩결합을 제공함으로써 리드 프레임 또는 열 싱크와의 원하는 열 접촉을 제공하도록 구성된다. Au 보호층(272)은 LED의 패키징을 위한 다이 본딩 및 와이어 본딩 과정 동안에 이용되는 도전성 에폭시와 개별 다이 간의 양호한 접착을 촉진하는데 유용할 수 있다. Au 보호층(272)은 또한 LED의 전극(예를 들어, 애노드)을 형성할 수도 있다.
도 2E는 도 2D의 예에서 도시된 구조(206)의 Au 보호층(272) 상에 포토 레지스트(274) 등의 하나 이상의 포토레지스트를 스핀 코팅함으로써 형성되는 구조(208)를 도시한다. 하나 이상의 포토레지스트는 후속적인 식각을 위해 Au 층(272)과 Cu 지지층(268)을 패턴화하도록 구성될 수 있다.
도 2F는 도 2E의 예에서 도시된 구조(208)의 Au 보호층(272)과 Cu 지지층(268)을 식각함으로써 형성되는 구조(210)를 도시한다. 결과적으로, 트렌치(275)와 같은 하나 이상의 트렌치가 형성된다. 트렌치(275) 깊이는 약 1 내지 2 ㎛이다. Au 보호층(272)은 KI 용액을 이용하여 식각될 수 있다. Cu 지지층(268)은 하나 이 상의 염화제이구리(CuCl2), 염화수소(HCL), 및 과산화수소(H2O2)를 포함하는 용액을 이용하여 식각될 수 있다.
도 2G는 도 2E의 예에서 도시된 구조(210)의 식각된 Au 보호층(272)과 식각된 Cu 지지층(268) 상에서 열가소성 플라스틱 본딩(276)을 수행하고 열가소성 플라스틱 본딩(276)을 이용하여 지지용 캐리어(278)를 첨부함으로써 형성되는 구조(212)를 도시한다. 열가소성 플라스틱 본딩(276)은 일시적인 본딩을 위한 고온 접착제를 가리킬 수 있다. 열가소성 플라스틱 본딩(276)은 스핀 코팅, 경화 및/또는 고온 압착에 의해 식각된 Au 층(270)과 Cu 지지층(268) 상에 형성될 수 있다. 지지용 캐리어(278)는 하나 이상의 사파이어와 석영으로 형성될 수 있으며 투명할 수 있다. 지지용 캐리어(278)는 후속적인 공정 단계에서 식각된 Au 보호층(272)과 식각된 Cu 지지층(268)의 편평함을 유지할 수 있다.
하나 이상의 실시예에서, 지지용 캐리어(278)는 작은 구멍들을 가지는 스테인리스 강으로부터 구성될 수 있다. 금속 웨이퍼 캐리어를 사용하는 2가지 이유가 있다. 첫째로, 마스크 정렬, 건식 식각, 박막 증착 및 웨이퍼 프로빙과 같은 레이저 리프트 웨이퍼의 계속적인 프로세싱에서 큰 문제들을 발생시키는, 두꺼운 금속 기판에 부착된 매우 얇은 에피택셜 층의 사파이어 기판 제거 이후 구부러지는 경향 때문에, 레이저 리프트-오프 이후에 GaN 에피택셜 웨이퍼의 편평함을 유지하는 것이 유용하다. 둘째로, 이는 웨이퍼 프로빙과 다이 격리 식각 과정 동안에 양호한 전기적 도전성 및 열적 전도성을 제공한다. 금속 웨이퍼 캐리어를 이용함으로써, 후속 프로세싱 동안에 캐리어로부터 웨이퍼를 제거할 필요가 없게 된다. 또한, 다공성 웨이퍼 캐리어는 공기 거품들이 본딩 과정 동안에 홀들을 통해 쉽게 달아날 수 있기 때문에 거품없는 웨이퍼 본딩을 제공한다. 이는 또한 사파이어/GaN/Cu/Au 웨이퍼와 웨이퍼 캐리어 간의 용이한 결합해제 공정을 촉진하는데, 용매가 결합해제 공정 동안에 홀들을 통해 쉽게 침투가능하기 때문이다. 다공성 웨이퍼 캐리어를 이용함으로써, 전체 공정은 쉽고 신뢰성 있게 되며, 이는 수직 디바이스 제조에서 높은 제조 수율을 가져온다. 일 예에서, 웨이퍼 캐리어(278)의 두께는 1/16 인치이며, 직경은 2.5인치이다. 전체 홀의 개수는 21개이며, 관통홀 직경은 20/1000 인치가 될 수 있다. 웨이퍼 캐리어 표면은 접착제와의 균일한 본딩과 웨이퍼 편평함을 유지하기 위해 거울과 유사한 편평한 표면을 생성하도록 전기연마된다.
사파이어/GaN/Cu/Au와 다공성 웨이퍼 캐리어를 결합하는데 은 기반 도전성 접착제가 이용될 수 있다. 도전성 접착제는 웨이퍼 프로빙과 다이 격리 식각 공정에서 양호한 전기적 도전성과 열적 전도성을 제공하도록 이용된다. 예시적인 실시예에서, 은 기반 전도성 열-플라스틱 에폭시 접착제가 이용된다. 열소성-플라스틱 에폭시는 우수한 접착 강도와 양호한 열 저항성을 가지는 것으로 알려져 있다. 열소성-플라스틱 에폭시의 다른 이점은 결합해제 공정에서 유용한 아세톤 등의 용매에서 용해될 수 있다는 것이다.
하나 이상의 실시예에서, 시트-타입 열소성-플라스틱 에폭시가 이용될 수 있는데, 시트-타입(sheet-type) 열소성-플라스틱 에폭시의 막 두께가 액상 접착제의 두께보다 균일하기 때문이다. 액상 접착제는 종래의 본딩 공정 경험에서 종종 불균 일한 두께의 균일성과 거품을 형성시키는데, 액상 접착제의 스핀 코팅이 일반적으로 웨이퍼의 중심 영역에서보다 웨이퍼 언저리에서 두꺼운 막 형성을 초래하기 때문이다. 이는 다수의 스피닝에 의해 두꺼운 접착층을 얻기 위한 액상 접착제에서 꽤 일반적인 현상이다. 열소성-플라스틱 에폭시의 본딩을 위해, 127㎛ 두께의 시트-타입 열소성-플라스틱 에폭시는 두꺼운 금속 지지층(268, 272)과 다공성 웨이퍼 캐리어(278) 사이에 배치된다. 압력은 10~15 psi로 설정되며, 온도는 열간 정압성형(hot iso-static press)에서 200℃ 이하에서 유지된다. 본딩 시간은 1분 이하가 된다. 상기 짧은 본딩 시간은 액상 접착제에 비해 이점을 가지는데, 액상 접착제는 전형적으로 접착제의 완전한 경화를 위해 6시간 이상의 경화 시간을 요구한다. 상기 짧은 본딩 공정 시간은 또한 LED 제조의 생산성을 크게 개선시킨다.
도 2H는 레이저 리프트-오프 공정을 이용하여 도 2G의 예에서 도시된 구조(212)로부터 사파이어 기판(252)을 제거함으로써 형성되는 구조(216)를 도시한다. 사파이어 기판(252)에 투과가능한 엑시머 레이저(281)가 사파이어 기판(252)을 관통하도록 이용되며, GaN 층(254)에 의해 흡수된다. 결과적으로, GaN 층(254)과 사파이어 기판(252)의 계면에서, GaN은 Ga와 N2으로 분해된다. N2는 증발하며, 액체 Ga는 Ga 드롭(280)과 같은 Ga 드롭으로서 GaN 층(254)으로부터 낙하될 수 있다. 결과적으로, 사파이어 기판(252)은 구조(216)로부터 서서히 떨어진다.
하나 이상의 실시예에서, 248 nm KrF 자외선(UV) 엑시머 레이저(38 ns의 펄스 시간(duration))가 레이저 리프트-오프에 이용된다. 상기 파장을 선택하는 이유 는 레이저가 유익하게 사파이어를 투과하며 GaN 에피택셜 층에 흡수되어 GaN/사파이어 계면에서 GaN을 금속 Ga와 가스상 질소(N2)로 분해해야 한다는 것이다. 레이저 빔 크기는 7 mm×7 mm 정방형 빔 또는 12 mm×12 mm만큼 큰 빔으로서 선택되며, 600~1,200 mJ/㎠ 사이의 빔 전력 밀도를 가질 수 있다. 또한, 레이저 빔 에너지 밀도는 사파이어 기판 표면의 표면 거칠기에 의존하는 것으로 제안된다. 레이저 리프트-오프 이후에 부드러운 GaN 표면을 얻기 위해, 700 mJ/㎠ 이상의 빔 에너지가 10~20 옹스트롬 RMS(제곱 평균) 값의 기계적으로 연마된 사파이어 기판에서 이용될 수 있다.
사파이어 기판의 표면 거칠기는 레이저 리프트-오프 이후의 부드러운 GaN 표면을 얻기 위한 중요한 공정 파라미터가 될 수 있다. 연마되지 않은 사파이어 표면이 레이저 리프트-오프 동안에 이용되는 경우에, GaN 표면은 거칠게 되는데, 이는 최종 디바이스 형성 이후에 거친 표면의 불량한 반사도로 인해 LED의 불량한 광 출력을 초래한다. 하지만, 연마된 표면이 이용되는 경우에, 부드러운 GaN 표면이 획득 가능하며, 이에 따라 보다 높은 광 출력이 얻어질 수 있다. 하지만, 레이저 빔이 연마된 사파이어 표면상에서 국부화되기 때문에, 높은 레이저 빔 전력으로 방사되는 영역과 적은 레이저 빔 에너지를 가지는 영역은 GaN 표면상에서 균열을 초래할 수 있다. 따라서, 높은 수율의 레이저 리프트-오프 공정과 동시에 높은 디바이스 성능을 얻기 위해 최적의 사파이어 기판 표면 거칠기를 선택하는 것이 유용하게 될 수 있다. 종래기술 기법에 따르면, 연마된 사파이어 표면상에서 균일한 레이저 빔 분포를 얻기 위해 모래 분사가 일반적으로 이용되지만, 모래 분사는 동일한 표면 거칠기를 일관적으로 획득하는데에 실현불가능하며 반복가능하지 않을 수 있다. 본 발명에서, 248 nm UV 레이저에 투명한 재료로 구성된 확산 매체가 레이저 빔과 사파이어 기판 사이에 위치되어 사파이어 표면상에서 균일한 레이저 빔 에너지 분포를 얻을 수 있으며, 이에 따라 레이저 리프트-오프 공정 수율을 개선시킨다. 확산 매체의 RMS (제곱 평균) 표면 거칠기는 30㎛ 이하로 설정되며, 확산기를 위해 사파이어가 이용된다.
레이저 리프트-오프 이후에, 과잉 Ga 드롭, 예를 들어 Ga 드롭(280)이 레이저 리프트-오프 동안의 GaN 분해로부터 발생하며, 이는 HCl 용액(HCl: H2O= 1:1, 상온에서)으로 세정되며, HCl 증기를 이용하여 30초 동안 가열된다. Ga가 상온에서 용융되어 있기 때문에, Ga는 레이저 리프트-오프 동안에 액체 상태로 형성되며, 따라서 염소계 산 용액으로 세정될 수 있다.
도 2I는 Ga 드롭을 제거하기 위해 예를 들어, 전술한 HCl 용액을 이용하여 세정된 GaN 층(254)의 표면(282)을 가지는 구조(216)를 도시한다. 표면(282)은 또한 건식 식각에 의해 평탄화될 수 있다.
하나 이상의 실시예에서, GaN 층(254)의 n-형 GaN 층을 노출하기 위해, 임의의 버퍼층(예를 들어, GaN, AlN, InN, InGaN 및 AlGaN)은 건식 식각, 유익하게는 유도성 결합 반응성 이온 식각(ICP RIE)에 의해 제거될 수 있다. 노출된 n-GaN 표면은 극단적으로 평탄한 표면을 만들기 위해 추가적으로 식각되며, 또한 ICP 연마 가 n-GaN 표면상에서 수행될 수 있다. 평탄하고 편평한 n-GaN 표면을 획득하는 것은 특히 저저항 금속 접촉을 형성하는데 유용하다. 주목할 사항으로서, ICP RIE 공정에서 염소계 기체 혼합물은 편평한 n-GaN 표면 형태를 생성하는데 특히 효과적이다. 상기 표면 평탄화 공정을 위한 ICP 식각 조건은 하기와 같다.
ㆍ전체 흐름율: 100 sccm
ㆍ자기장 세기: 15 가우스
ㆍ기판 온도: 70 ℃
ㆍ기체 혼합물: 100% Cl2
ㆍ전력/바이어스 전압: 600W/-300V
ㆍ동작 압력: 30 mTorr
ICP 연마 이후의 결과적인 표면 거칠기는 10 옹스트롬 이하의 RMS 값이 된다.
도 2J는 구조(218)가 텍스쳐된 n-형 GaN 표면(284)을 포함하도록 GaN 층(254)의 표면을 텍스쳐링함으로써 형성되는 구조(218)를 도시한다. 텍스쳐링은 Gan 층(254) 표면상의 광자 탈출 각도를 최적화하여 광 추출 효율성을 증가시키도록 수행된다. 텍스쳐링은 KOH 등의 하나 이상의 OH계 화합물을 이용한 화학적 습식 식각에 의해 수행될 수 있다. 대안적으로 또는 부가적으로, 텍스쳐링은 건식 식각에 의해 수행될 수도 있다. 텍스쳐링 동안에, 하나 이상의 포토 레지스트는 위치(285)와 같은 하나 이상의 위치 상에 배치되어 상기 하나 이상의 위치를 마스크 할 수 있다. 하나 이상의 위치는 후속적인 전류 차단층 요소(CBL 요소들) 형성을 위해 텍스쳐링되지 않을 수 있다.
하나 이상의 실시예에서, GaN 층(254)의 표면은 구형 렌즈-형상의 표면 형태를 형성하도록 식각된다. GaN과 대기간의 굴절율 차이로 인해, GaN 반도체 활성층에서 생성된 광자들은 GaN 표면이 편평한 경우에 반도체 물질로 재반사된다. 상기 전반사는 불량한 광 추출을 초래하며, 반도체 활성층에서 다수의 광자가 생성됨에도 디바이스의 광 출력을 감소시킬 수 있다. 따라서, 스넬의 법칙에 의해 광자들의 탈출 각도를 감소시키기 위해 텍스쳐된 표면 형태를 가지는 GaN 표면을 제조하는 것이 유익하다. 구형 렌즈 형상은 다른 표면 텍스쳐링 형태에 비해 가장 효율적인 적으로 알려져 있다. ICP RIE는 식각 조건을 조정함으로써 GaN 표면의 구형 렌즈를 제조하는데 효과적으로 이용될 수 있다. 구형 렌즈의 피쳐 크기는 ICP 식각 이후에 대략 1~5 ㎛의 직경이다. 표면 텍스쳐링 공정을 위한 ICP 식각 조건은 다음과 같다.
ㆍ전체 흐름율: 100 sccm
ㆍ자기장 세기: 15 가우스
ㆍ기판 온도: 70 ℃
ㆍ기체 혼합물: 30% BCl3/ 60% Cl2/ 10% Ar
ㆍ전력/바이어스 전압: 600W/-300V
ㆍ동작 압력: 30 mTorr
추가적으로, n-GaN 표면의 접촉 영역은 편평한 n-GaN 표면을 유지하여 양호한 금속 접촉을 형성하도록 표면 텍스쳐링 식각 공정 동안에 보호되어야 한다. 6 ㎛ 두께의 포토레지스트(PR) 막이 ICP 식각 이전에 n-접촉 영역을 마스크하도록 이용된다. PR 마스크는 ICP 식각 이후에 PR 제거기나 아세톤으로 제거될 수 있다.
도 2K는 도 2J의 예에서 도시된 구조(218)의 GaN 층(254) 상에 CBL 요소(286)와 같은 하나 이상의 전류 차단층 요소(CBL 요소)를 형성함으로써 형성되는 구조(220)를 도시한다. CBL 요소(286)는 약 200 nm 두께의 SiO2로 형성될 수 있다. CBL 요소(286)는 대략 250℃에서 약 30분 동안 PECVD 및/또는 EB-PVD로 증착되며, 약 300℃에서 약 3분 동안 RTP에 의해 어닐링될 수 있다.
도 2L은 도 2K의 예에서 도시된 구조(220)의 GaN 층(254)과 CBL 요소 위에 n-형 전류 확산층, 예를 들어 n-형 ITO(인듐 주석 산화물) 층(288)을 형성함으로써 형성되는 구조(224)를 도시한다. 하나 이상의 실시예에서, 구조(220)의 GaN 층(254)의 구성은 n-형 ITO 층(288)의 구현을 가능하게 하는 노출된 n-형 GaN 층을 가진다.
도 2H의 예에서 도시된 사파이어 기판(252)의 제거는 n-형 ITO 층(288)의 이용을 가능하게 한다. 종래기술에서, n-형 GaN 층은 사파이어 기판, SiC 기판 또는 Si 기판에 부착된다. 결과적으로, 종래기술 LED는 p-형 ITO 층만을 이용할 수 있는데, 이는 전형적으로 n-형 ITO 층보다 열등한 전류 확산 성능을 가진다.
일반적으로, n-형 ITO(Si 도펀트를 가짐)는 종래기술에서 이용되는 p-형 ITO (예를 들어, Mg 도펀트를 가짐)보다 상당히 높은 도전성 도펀트 농도를 가질 수 있다. 높은 도펀트 농도는 ITO 층에 걸쳐서 보다 많은 유효 전류 확산을 초래한다. 유익하게도, 보다 높은 광 효율성 및/또는 낮은 전력 소모가 제공될 수 있다.
N-형 ITO 층(288)은 스퍼터 증착으로 증착되며, 약 350℃에서 약 3분 동안 RTP에 의해 어닐링될 수 있다. N-형 ITO 층(288)은 대략 200 nm의 두께를 가질 수 있다. N-형 ITO 층(288)은 낮은 저항성(예를 들어, 낮은 10-4 Ohm-cm)을 가지며 90% 이상의 투과율(transmittance)을 가질 수 있다.
하나 이상의 실시예에서, n-형 ITO 층(288)의 조성은 10 wt% SnO2와 90 wt% In2O3이다. n-형 ITO 층의 두께는 약 75~200 nm이다. N-형 ITO 층(288)은 상온에서 전자빔 증착기 또는 스퍼터링 시스템을 이용하여 증착된다. 어닐링은 튜브 도가니에서 ITO 막 증착 이후에 5분 동안 N2 환경에서 수행된다. 어닐링 온도는 300℃ 내지 500℃에서 변할 수 있다. ITO 막의 최소 저항성은 N2 환경에서 350℃ 어닐링 온도에서 대략 낮은 10-4 Ωcm이다. 460 nm의 투과율은 동일 어닐링 온도에서 95% 이상이다.
도 2M은 도 2I의 예에서 도시된 구조(224)의 n-형 ITO 층(288) 상에 캐소드/n-접촉(290) 등의 하나 이상의 n-접촉들(또는 캐소드)를 구현함으로써 형성되는 구조(226)를 도시한다. N-접촉(290)은 CBL 요소(286)보다 큰 치수, 예를 들어 직경을 가질 수 있다. 예를 들어, n-접촉(290)이 대략 90 ㎛의 직경을 가지는 경우에, CBL 요소(286)는 대략 70 ㎛의 직경을 가질 수 있다. N-접촉(290)은 각각 대략 300 nm와 대략 2,000 nm의 두께를 가지는 하나 이상의 Ti 층과 Au 층을 포함할 수 있다. N-접촉(290)은 EB-PVD에 의해 n-형 ITO 층(288) 위에 증착될 수 있으며, RTP에 의해 대략 250℃에서 약 5분 동안 어닐링될 수 있다.
하나 이상의 실시예에서, n-접촉(290)은 하나 이상의 Ti와 Al을 포함하는 하나 이상의 물질로 형성될 수 있다. n-접촉 금속의 두께는 Ti의 경우에 5nm이고 Al의 경우에 200nm이다. n-접촉 금속층과 패드 금속 간에 양호한 접착을 형성하기 위해, 20nm Cr이 접착층으로서 Al 위에 증착된다. 패드 금속 증착의 경우에, 1㎛ 두께의 금이 진공을 차단함이 없이 전자빔 증착 챔버에서 연속적으로 Cr 위에 증착될 수 있다. 오믹 접촉(ohmic contact)을 형성하기 위해, n-접촉 금속은 N2 주위 환경에서 약 10분 동안 대략 250℃에서 노(furnace)에서 어닐링된다.
하나 이상의 실시예에서, n-접촉(290)은 디바이스 중심부 대신에 대응하는 디바이스(LED)의 모서리에 형성될 수 있다. 통상적으로, 금속 접촉은 수직 구조 디바이스의 경우에 그 중심에 형성되는데, 중심 접촉이 그 대칭적인 위치로 인해 가장 효율적인 전류 경로가 되기 때문이다. 하지만, 종래의 수직 구조 디바이스와는 대조적으로, 현재의 새로운 수직 구조 디바이스에서 디바이스의 모서리에 접촉을 형성하는 것이 가능한데, 이는 ITO 투명 접촉이 이미 n-금속 접촉 아래에 형성되어 있기 때문이다. 금속 접촉을 모서리에 위치시킴으로써, 불투명한 금속 접촉이 디바이스의 중심에 위치된 경우에 발생하는 디바이스 패키징 이후 본딩 패드와 본딩 와 이어로부터의 그림자 효과가 없게 될 수 있다. 따라서, 상기 새로운 디바이스 디자인으로부터 높은 광 출력이 얻어질 수 있다.
도 2N은 GaN 다이 격리 식각 공정에서, 도 2M의 예에서 도시된 구조(224)를 n-형 ITO 층(288) 표면으로부터 p-금속 접촉(258)으로/p-금속 접촉을 통해 식각함으로써 형성되는 구조(228)를 도시한다. 식각은 건식 식각을 이용하여 수행될 수 있다. 결과적으로, 디바이스 측(즉, GaN 요소 측) 상에 트렌치(292)와 같은 하나 이상의 트렌치가 형성되어 개별 LED/디바이스를 위해 GaN 요소, 예를 들어 GaN 요소(287)를 분리시킬 수 있다. 디바이스 측상의 (트렌치(292)를 포함하는) 하나 이상의 트렌치들은 대체적으로 보호-지지층 측상의 하나 이상의 트렌치(트렌치(292)를 포함함)와 정렬된다.
하나 이상의 실시예에서, 개별 디바이스는 자성 유도 결합 플라즈마(MICP) 건식 식각 기법에 의해 격리된다. MICP는 다른 건식 식각 방법에 비해 식각율을 가속화할 수 있다. 이는 특히 식각 공정 동안에 포토레지스트가 불타는 것을 방지하는데 유용하다. MICP는 종래의 ICP에 비해 대략 2배의 식각율을 제공한다. 금속 지지를 가지는 수직 디바이스의 프로세싱에서 고속 식각율이 제안되는데, 이는 금속 기판이 금속 또는 산화물 마스크를 제거하도록 설계된 화합물에 의해 공격받을 수 있기 때문이다. 따라서, 다이 격리 식각에서 포토-레지스트 마스크를 사용하기 위하여, 고속 식각 기법이 유용할 수 있다. 격리 트렌치 치수는 50 ㎛ 이하의 폭이며 3.0 ㎛ 보다 깊은 깊이를 가진다. 디바이스 격리를 위한 MICP 건식 식각 조건은 하기와 같다.
ㆍ전체 흐름율: 100 sccm
ㆍ자기장 세기: 15 가우스
ㆍ기판 온도: 70 ℃
ㆍ기체 혼합물: 40% BCl3/ 40% Cl2/ 20% Ar
ㆍ전력/바이어스 전압: 600W/-300V
ㆍ동작 압력: 30 mTorr
ㆍ식각 깊이: > 3.0 ㎛
ㆍ식각 마스크: 포토-레지스트 (AZ 9262) (두께: 24 ㎛)
도 2O는 격리된 GaN 디바이스(또는 다이), 예를 들어 GaN 요소(287)를 보호하기 위해 패시베이션 층(289) 등의 패시베이션 층을 구현함으로써 형성된 구조(230)를 도시한다. 패시베이션 층(289)은 SiO2로 형성될 수 있다.
하나 이상의 실시예에서, 패시베이션 층(289)은 외부 위험 환경으로부터 디바이스를 보호하고 패시베이션 층과 GaN 간의 굴절율을 조정함으로써 광 출력을 증가시키기 위해 증착된다. 일 양상에서, GaN 요소는 SiO2 박막으로 패시베이트 된다. 박막은 대략 250℃에서 PECVD로 증착된다. 막 두께는 최적 굴절율과 투명성을 위해 대략 80 nm에서 유지된다.
도 2P는 지지용 캐리어 결합해제 공정에서 도 2O의 예에서 도시된 구조(230)로부터 지지용 캐리어(278)와 열가소성 플라스틱 본딩(276)을 제거함으로써 형성되는 구조(232)를 도시한다. 지지용 캐리어(278)와 열가소성 플라스틱 본딩(276)은 (선택도를 가지는) 용매에 잠겨진 구조(230) 또는 구조(230)의 적어도 일부에 의해 제거될 수 있으며, 이에 따라 열가소성 플라스틱 본딩(276)은 용해될 수 있다. 따라서, 지지용 캐리어(278)는 제거될 수 있다. 결합해제 공정은 약 250~280℃에서 열판 위에 본딩된 웨이퍼를 위치시키고, 이후 캐리어로부터 웨이퍼를 미끄러지게 하여 벗겨 내는 것으로 구성된다. 잔여 열가소성 플라스틱은 150℃에서 가열된 아세톤이나 N-메틸 피롤리돈(NMP) 배쓰에 잠겨진다.
도 2Q는 왁스 접착제(211)를 이용하여 지지용 캐리어(213)에 도 2P의 예에서 도시된 구조(232)의 디바이스 측(즉, GaN 요소 측)을 부착함으로써 형성되는 구조(234)를 도시한다. 지지용 캐리어(213)는 후속 공정 단계들, 예를 들어 보호성 지지층의 식각 동안에 개별 디바이스들을 안정화 (및 그 분리와 보전을 유지)하도록 구성된다.
도 2R은 도 2Q의 예에서 도시된 구조(234)의 이전에 식각된 Au 보호층(272) 상에 포토레지스트(296)와 같은 하나 이상의 포토레지스트를 스핀 코팅함으로써 형성되는 구조(236)를 도시한다. 상기 하나 이상의 포토레지스트는 이전에 식각된 Au 층(272)과 Cu 지지층(268)의 후속적인 추가적인 식각을 위해 포토 리쏘그래피를 통해 이전에 식각된 Au 층(272)과 Cu 지지층(268)를 패턴화하는데에 이용될 수 있다. 대안적으로 또는 부가적으로, 하나 이상의 포토레지스트는 이전에 식각된 Au 층(272)과 Cu 지지층(268)의 후속적인 추가적인 식각을 위해 이용될 수 있다.
도 2S는 다이 분리 식각 공정에서 Au 보호층(272)에서 접착층(221)으로의/접착층(221)을 통한 도 2R의 예에서 도시된 구조(236)를 식각함으로써 형성되는 구 조(238)를 도시한다. 결과적으로, 개별 LED (각각이 p-접촉/애노드-보호성 요소, 금속 지지, GaN 디바이스, n-접촉/캐소드 등을 포함함)는 분리되는 동안에 여전히 지지용 캐리어(213)에 의해 함께 유지된다. Au 보호층(272) (및 Au 중간층(266))은 KI 용액을 이용하여 식각된다. Cu 지지층(268)는 하나 이상의 염화제이구리(CuCl2), 염화수소(HCL), 및 과산화수소(H2O2)를 포함하는 용액을 이용하여 식각될 수 있다.
도 2T는 포토레지스트 스트립 공정에서 도 2S의 예에서 도시된 구조(238)로부터 하나 이상의 포토레지스트를 제거함으로써 형성되는 구조(240)를 도시한다.
도 2U는 그립 테이프(201), 예를 들어 청색 테이프 또는 UV 테이프에 도 2T의 예에서 도시된 구조(240)의 Au 보호층(272)을 부착함으로써 형성되는 구조(242)를 도시한다. 그립 테이프(201)는 후속 공정 단계에서 개별적인 디바이스/LED의 안정화 (및 그 분리와 보전을 유지)하도록 구성된다.
도 2V는 지지용 캐리어(213)를 제거하기 위해 제2 지지용 캐리어 결합해제 공정의 개략적인 표현을 도시한다. 하나 이상의 실시예에서, 왁스 접착제(211)는 선택성을 가지는데, 이에 따라 왁스 접착제(211)는 아세톤과 알콜 모두에서 용해되지만, 그립 테이프(201)는 아세톤에서 용해되지만 알콜에서 용해되지 않을 수 있다. 대안적으로 또는 부가적으로, 결합해제 공정에서 이용되는 용매(203)는 선택성을 가지며, 이에 따라 용매는 왁스 접착제(211)를 용해할 수 있지만 디바이스에 포함된 요소들과 그립 테이프(201)를 용해할 수 없게 된다. 예를 들어, 용매(203)는 왁스 접착제(211)를 용해하지만 그립 테이프(201)를 용해시키지 않는 이소프로필 알콜(IPA)을 포함한다.
결합해제 공정에서, 도 2U의 예에서 도시된 구조(242) (그립 테이프(201)를 포함함) 또는 적어도 구조(242)의 디바이스 측은 용매(203)에 잠겨진다. 결과적으로, 왁스 접착제(211)가 용해된다. 따라서, 지지용 캐리어(213)는 구조(242)로부터 제거된다. 왁스 접착제(211) 및/또는 용매(203)의 선택성과 함께, 개별 디바이스/LED는 결합해제 공정 동안에 그립 테이프(201)에 고착된다. 유익하게도, 디바이스들 간의 분리 및 디바이스들의 보전이 유지된다.
도 2W는 칩 연장 공정에서 하나 이상의 반대 방향, 예를 들어 방향(231) 및 방향(233)으로 그립 테이프(201)를 연장함으로써 추가적으로 분리되는 개별 디바이스/LED (241a-e)를 도시한다. 유익하게도, LED(241a-e)는 큰 손상 없이 쉽게 회수될 수 있다. LED(241a-e)의 구조는 도 3의 예에서 도시된 LED(300)과 유사하다.
도 3은 본 발명의 하나 이상의 실시예에 따라 LED(300)의 (부분적인) 단면도의 개략적인 표현을 도시한다. LED(300)는 하부의 경성 Cu 층(326)을 보호하도록 구성된 Au 보호층(328)을 포함한다. Au 보호층(328)은 또한 LED(300)의 애노드/p-전극의 역할을 할 수 있다. Au 보호층(328)은 또한 LED(300)의 열 싱크 또는 리드 프레임 등의 패키징 유닛과의 열 접촉을 최적화하도록 구성될 수 있다.
LED(300)는 LED(300)에 구조적 견고성을 제공하며 Au 보호층(328)을 연결하는 전기적 경로의 일부를 형성하도록 구성된 금속 지지층(325)을 포함한다. 금속 지지층(325)은 Au 보호층(328)과 접촉하며 LED(300)의 구조를 강화하도록 구성된 경성 Cu 층(326)을 포함한다. 경성 Cu 층(326)은 LED(300)의 길고 가느다란 구성을 가능하게 한다. 대조적으로, 종래기술의 LED는 연약한 사파이어 또는 SiC 기판의 경우에 길고 가느다란 구성을 가질 수 없다. 금속 지지층(325)은 또한 경성 Cu 층(326)과 이웃하는 연성 Cu 층을 포함하여 LED(300)의 스트레스 형성을 감소시킬 수 있다.
LED(300)는 또한 금속 지지층(325)의 도금(예를 들어, 전기도금)을 가능하게 하도록 구성된 Au 중간층(322)을 포함한다.
LED(300)는 또한 Au 중간층(322)과 p-접촉(318)을 구조적으로, 전기적으로 결합하도록 구성된 하나 이상의 접착층(322)을 포함한다. 하나 이상의 접착층은 하나 이상의 Ni, Au 및 Pd로 이루어진다. P-접촉(318)은 GaN 요소(331) 상에 배치된다.
GaN 요소(331)는 p-접촉(318)과 전기적으로, 구조적으로 결합된 p-형 GaN 층(316)을 포함한다. GaN 요소(331)는 또한 p-형 GaN 층(316)과 대향하여 위치된 n-형 GaN 층(310)을 포함한다. N-형 GaN 층(310)은 광 추출 효율성을 증가시키기 위해 광자 탈출 각도를 최적화하도록 구성된 텍스쳐된 표면(330)을 포함한다. GaN 요소(331)는 또한 p-형 GaN 층(316)과 n-형 GaN 층(310) 간에 배치된 p-형 AlGaN 층(314)과 다수의 양자 우물 구조(312)를 포함한다.
LED(300)는 또한 전자를 축출하도록 구성된 CBL 요소(306)를 포함하며, 이에 따라 전류 혼잡 효과를 최소화하며 전류 확산을 증가시킨다. CBL 요소(306)는 n-형 GaN 층(310) 위에 배치될 수 있다.
LED(300)는 또한 n-형 GaN 층(310)과 CBL 요소(306)를 커버링하는 n-형 ITO 층(304)을 포함한다. N-형 ITO (304)는 상당히 높은 도전성을 가지며, 따라서 전형적인 종래기술 LED에서 이용되는 전형적인 p-형 ITO 층과 비교할 때에 우수한 전류 확산 성능을 가진다.
LED(300)는 또한 n-형 ITO (304)상에 배치된 n-접촉(즉, n-전극 또는 캐소드)를 포함한다.
LED(300)는 또한 GaN 디바이스(331)를 보호하도록 구성된 패시베이션 층(308)을 포함한다. 패시베이션 층(308)은 SiO2 등의 절연 물질로 이루어질 수 있다.
도 4A 내지 4C는 본 발명의 하나 이상의 실시예에 따라 구성되는 LED(300)의 발광측과 종래기술 LED(410 및 420)의 발광측 간의 비교를 도시한다.
도 4A에서 도시된 바와 같이, 종래기술 LED(410)는 n-형 GaN 층(424) 위에 배치된 n-접촉(412a)을 포함한다. 종래기술 LED(410)는 또한 p-형 ITO 층(426) 위에 배치된 p-접촉(412b)을 포함한다. P-접촉(412b)은 n-접촉(412a)에 관하여 오프셋 위치에서 구성된다. 연약한 사파이어 또는 SiC 기판의 경우, n-접촉(412a)과 p-접촉(412b)을 도시하는 도 4A의 예에서 도시된 LED(410)의 발광측에 대하여, LED(410)는 대략 1:1의 양상비를 가지는 실질적으로 정방형 구성을 가질 수 있다. 예를 들어, LED(410) 발광측의 길이(410x)와 폭(410y) 모두는 대략 340 ㎛이다.
도 4B의 예에서 도시된 바와 같이, 종래기술 LED(420)는 대략 2:1의 양상비를 가지는 발광측을 가질 수 있다. 예를 들어, 발광측은 대략 480 ㎛의 길이(420x) 와 대략 240 ㎛의 폭(420y)을 가질 수 있다.
대조적으로, 도 4C의 예에서 도시된 바와 같이, 본 발명의 하나 이상의 실시예에 따라 제조되고/구성된 LED(300)는 발광측에서 n-접촉(302)만을 보이며 발광측상에서 p-접촉을 요구하지 않는다. N-접촉(302)은 n-형 ITO 층(304) 위에 배치되며, n-형 ITO 층은 종래기술 LED(410 및 420)의 p-형 ITO 층(426) 등의 p-형 ITO 층과 비교할 때에 우수한 전류 확산 성능을 가질 수 있다.
LED(300)의 단면도 A-A는 도 3의 예에서 도시되었다. 금속 지지층(325)이 있는 경우에, LED(300)는 발광측의 신장된 구성을 가질 수 있다. 예를 들어, LED(300) 발광측의 양상비는 3:1 이상이 될 수 있다. 일 예에서, 양상비는 8:1이 될 수 있는데, 여기서 길이(430x)는 대략 960 ㎛이며 폭(430y)은 대략 120 ㎛이다.
LED(300)는 n-접촉(302)으로부터 연장되는 핑거(434) (또는 전극 연장(434))를 포함한다. 핑거(434)는 전류 확산을 촉진하도록 구성되며, 이에 따라 전류는 LED(300)의 발광측 전체에서 실질적으로 균일하게 확산된다.
도 5A 내지 5F는 본 발명의 하나 이상의 실시예에 따라 LED의 핑거(즉, 전극 연장)의 예시적인 구성을 도시한다.
도 5A의 예에서, LED(510)는 n-접촉(511)으로부터 연장된 선형 핑거(512)를 가진다. 핑거(512)는 또한 비선형일 수 있다.
도 5B의 예에서, LED(520)는 n-접촉(521)으로부터 (접촉의 서로 다른 측으로부터) 연장된 2개의 핑거(522 및 523)를 포함한다. 핑거(522 및 523)은 동일한 길이를 가진다. 각 핑거(522 및 523)는 선형이거나 비선형일 수 있다. 핑거(522 및 523)는 서로에 대해 정렬되거나 또는 서로 평행할 수 있다.
도 5C의 예에서, LED(530)는 접촉(531)으로부터 (접촉의 서로 다른 측으로부터) 연장되는 핑거(532 및 533)를 포함한다. 핑거(532 및 533)는 상이한 길이를 가지며, 각각은 선형이거나 비선형일 수 있다.
도 5D의 예에서, LED(540)는 접촉(541)으로부터 연장되는 핑거(542)를 포함한다. 핑거(542)는 제1 섹션(543), 제2 섹션(544) 및 제3 섹션(545) 등의 다수의 섹션을 포함한다. 제1 섹션(543)은 제1 가장자리(547)와 평행할 수 있으며 제3 섹션(545)보다 제1 가장자리(547)에 가까울 수 있다. 제3 섹션(545)은 제2 가장자리(548)와 평행할 수 있으며 제1 섹션(543)보다 제2 가장자리(548)에 가까울 수 있다.
도 5E의 예에서, LED(550)는 제1의 n-접촉(551)으로부터 연장되는 제1 핑거(553)를 포함한다. LED(550)는 또한 제2의 n-접촉(552)으로부터 연장하는 제2 핑거(554)를 포함한다. 제1 접촉(551)과 제2 접촉(552)은 동일 극성을 가진다. 제2 핑거(554)는 제1 핑거(553)와 정렬될 수 있다.
도 5F의 예에서, 디바이스 LED(560)는 제1 접촉(561)으로부터 연장되는 제1 핑거(563)를 포함한다. LED(560)는 또한 제2 접촉(562)으로부터 연장되는 제2 핑거(564)를 포함한다. 제1 접촉(561)과 제2 접촉(562)은 동일 극성을 가진다. 제1 핑거(563)와 제2 핑거(564)는 서로 정렬되거나 서로 정렬되지 않을 수 있다. 제1 핑거(563)와 제2 핑거(564)는 서로 평행하거나 서로 평행하지 않을 수 있다.
유익하게도, LED 전극으로부터 연장되는 하나 이상의 핑거에서의 다양한 구 성에 의해 광 빔 프로파일과 광 효과들은 다양한 광 어플리케이션에서 조정될 수 있다.
도 6A 내지 6B는 LCD 백라이트 유닛 응용에서 이용되는 본 발명의 하나 이상의 실시예들에 따른 LED 구성과 종래기술 LED 구성 간의 비교를 도시한다.
도 6A의 예에서, 종래기술 BLU 모듈(600)은 LED 602a 내지 602l에서 낮은 양상비의 발광측이 제공된 경우에 BLU(604)를 조명하는데에 12개의 LED 602a 내지 602l을 요구한다. 하나 이상의 LED 602a 내지 602l에 의해 생성된 광빔(606) 프로파일은 비교적 좁고 짧다.
대조적으로, 도 6B의 예에서, 본 발명의 하나 이상의 실시예에 따라 구성된 BLU 모듈(650)은 LED 652a 내지 652f에서 높은 양상비의 발광측이 제공된 경우에 BLU(656)(BLU(606)와 동일한 두께와 특성을 가짐)를 조명하는데에 단지 6개의 LED 652a 내지 652f을 요구한다. 더욱이, 하나 이상의 LED 652a 내지 652f에 의해 생성된 광 빔(656) 프로파일은 하나 이상의 LED(602a 내지 602l)에 의해 생성된 광 빔(606) 프로파일에 비해 넓고 길다. 예를 들어, 광 빔(656)의 각 높이(656y1 및 656y2)는 광 빔(606)의 높이(606y1 및 606y2)보다 더 높다. 더욱이, 광 빔(656)의 길이(656x)는 광 빔(606)의 길이(606x)보다 길다.
전술한 바와 같이, 본 발명의 실시예들은 LCD 백라이팅 등의 조명 응용에서 신장된 LED를 제공한다. 신장된 LED 구성에서, 본 발명의 실시예들은 요구되는 LED 개수를 줄이며 그리고/또는 LCD 패널 두께를 감소시킬 수 있다. 유익하게는, LED를 포함하는 전자 디바이스에서의 재료 및 제조 비용은 저감될 수 있다. 또한 전자 디바이스의 폼 팩터가 최적화될 수 있다. 더욱이, n-형 ITO 요소와 CBL 요소의 최적 사용에 의해, LED에서의 전류 확산은 개선되며, LED의 발광 효과는 유익하게 최적화된다. 결과적으로, 전자 디바이스의 전력 소모 및 열 생성은 또한 감소된다. 유익하게도, 전자 디바이스의 성능 및 내구성이 개선될 수 있다.
더욱이, LED의 화학적 분리에 있어서, 고비용이며 시간소모적인 기계적 분리 기법(예를 들어, 그라인딩 또는 스크라이빙)을 이용하는 대신에, 본 발명의 실시예는 또한 하기의 이점들을 제공한다.
1. 공정 수율 개선. 본 발명의 실시예들은 상호연결된 디바이스를 분리시키기 위해 재료들을 제거함에 있어서 임의의 물리적 연마 동작이나 가열을 요구하지 않는다. 다수개의 웨이퍼들은 한 번에 분리될 수 있는데, 이는 다수의 적층된 웨이퍼들을 프로세싱 화합물에 담금으로써 수행된다. 따라서, 처리되는 웨이퍼 개수에 어떤 제한이 없다. 디바이스 분리 공정 수율은 95% 만큼 높게 획득될 수 있다. 또한 생산성이 크게 개선될 수 있다.
2. 디바이스 성능 개선. 본 발명의 실시예들이 기계적 처리 대신에 하나 이상의 화학적 처리를 이용하기 때문에, 디바이스 분리 이후에 디바이스 열화가 없게 된다. 본 발명의 실시예들은 또한 화학적 어닐링에 의한 건식 식각 공정 중에 스트레스 형성을 감소시킨다.
3. 비용 저감. 본 발명은 값비싼 자본 장비 투자를 요구하지 않으며, 값싼 스트립핑 또는 식각 화합물만이 저가의 화합물 배쓰와 함께 요구된다. 본 발명의 하나 이상의 실시예에 따르면, 처리량은 종래 방법에 비할 때에 다수가 되며, 웨이퍼당 공정 비용은 종래 방법에 비할 때에 그 일부가 된다.
본 발명이 여러 실시예들에 관하여 설명되었지만은, 본 발명의 범주 내에 드는 변형물, 변경물 및 등가물이 있다. 또한 본 발명의 방법 및 디바이스들을 구현하는 많은 대안적인 방법이 있음이 주목된다. 더욱이, 본 발명의 실시예들은 다른 응용에서 유용성을 발견할 수 있다. 본원에서 이론적인 부분은 편의상 제공되는 것이며, 단어수 제한으로 인해 이는 따라서 독서 편의를 위해 기재되었으며, 상기 이론적인 부분이 청구범위의 범주를 제한하도록 이용되지 않아야 할 것이다. 따라서, 하기의 청구범위는 본 발명의 진정한 사상과 범주 내에 드는 상기 모든 변형물, 변경물 및 등가물을 포함하도록 해석되어야 한다.

Claims (33)

  1. 발광 다이오드(LED)로서,
    발광측;
    상기 발광측에 배치된 제1 전극;
    제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 배치된 반도체 요소; 및
    상기 반도체 요소와 상기 제2 전극 사이에 배치된 금속 지지 요소를 포함하며, 상기 금속 지지 요소는 상기 발광 다이오드에 구조적 지지를 제공하는 것을 특징으로 하는 발광 다이오드.
  2. 제1항에 있어서, 상기 발광측의 길이는 상기 발광측의 폭의 적어도 3배인 것을 특징으로 하는 발광 다이오드.
  3. 제1항에 있어서, 상기 발광측의 길이는 상기 발광측의 폭의 적어도 7배인 것을 특징으로 하는 발광 다이오드.
  4. 제1항에 있어서, 상기 제1 전극은 상기 발광측에 배치되며 상기 발광측의 전류를 확산시키는 제1 익스텐션을 포함하는 것을 특징으로 하는 발광 다이오드.
  5. 제4항에 있어서, 상기 제1 익스텐션의 길이는 상기 발광측의 폭의 적어도 3배인 것을 특징으로 하는 발광 다이오드.
  6. 제4항에 있어서, 상기 제1 전극은 제2 익스텐션을 더 포함하며, 상기 제1 익스텐션과 상기 제2 익스텐션은 동일한 길이를 가지는 것을 특징으로 하는 발광 다이오드.
  7. 제4항에 있어서, 상기 제1 전극은 제2 익스텐션을 더 포함하며, 상기 제1 익스텐션과 상기 제2 익스텐션은 동일한 폭을 가지지만 서로 다른 길이를 가지는 것을 특징으로 하는 발광 다이오드.
  8. 제4항에 있어서, 상기 제1 익스텐션은 제1 섹션, 제2 섹션 및 상기 제1 섹션과 제2 섹션 사이의 제3 섹션을 포함하며, 상기 제1 섹션은 상기 발광측의 제1 가장자리에 상기 제2 섹션보다 인접하여 배치되며, 상기 제2 섹션은 상기 발광측의 제2 가장자리에 상기 제1 섹션보다 인접하여 배치되는 것을 특징으로 하는 발광 다이오드.
  9. 제 8항에 있어서, 상기 제1 섹션은 상기 발광측의 제1 가장자리와 평행하며, 상기 제2 섹션은 상기 발광측의 제2 가장자리와 평행한 것을 특징으로 하는 발광 다이오드.
  10. 제4항에 있어서, 상기 발광측에 배치되는 제3 전극을 더 포함하며, 상기 제1 전극과 상기 제3 전극은 동일 극성을 가지는 것을 특징으로 하는 발광 다이오드.
  11. 제10항에 있어서, 상기 제3 전극은 상기 발광측의 전류 확산을 용이하게 하는 연장된 부분을 포함하는 것을 특징으로 하는 발광 다이오드.
  12. 제11항에 있어서, 상기 연장된 부분은 상기 제1 익스텐션과 정렬되는 것을 특징으로 하는 발광 다이오드.
  13. 제11항에 있어서, 상기 제1 익스텐션은 상기 발광측의 제1 가장자리에 상기 연장된 부분보다 인접하여 배치되는 것을 특징으로 하는 발광 다이오드.
  14. 제1항에 있어서, 상기 반도체 요소는 p-형 부분과 n-형 부분을 포함하며, 상기 p-형 부분은 상기 n-형 부분보다 상기 금속 지지 요소에 인접하여 배치되며, 상기 n-형 부분은 상기 p-형 부분보다 상기 발광측에 인접하여 배치되는 것을 특징으로 하는 발광 다이오드.
  15. 제1항에 있어서, 상기 반도체 요소는 GaN, AlGaN, AlGaAs, AlGaP, AlGaInP, GaAsP, GaP 또는 InGaN 중 적어도 하나를 포함하는 하나 이상의 물질로 이루어지는 것을 특징으로 하는 발광 다이오드.
  16. 제1항에 있어서, 상기 반도체 요소는 GaN을 포함하는 하나 이상의 물질로 이루어지는 것을 특징으로 하는 발광 다이오드.
  17. 제1항에 있어서, 상기 반도체 요소는 광자의 탈출 각도를 최적화하기 위해 텍스쳐된 표면을 포함하는 것을 특징으로 하는 발광 다이오드.
  18. 제17항에 있어서, 상기 텍스쳐된 표면은 상기 반도체 요소의 n-형 부분의 표면인 것을 특징으로 하는 발광 다이오드.
  19. 제1항에 있어서, 상기 제1 전극은 캐소드이며, 상기 제2 전극은 애노드인 것을 특징으로 하는 발광 다이오드.
  20. 제1항에 있어서, 상기 제2 전극은 상기 금속 지지 요소와 전기적으로 결합하며, 상기 금속 지지 요소를 산화로부터 보호하는 것을 특징으로 하는 발광 다이오드.
  21. 제1항에 있어서, 상기 금속 지지 요소는 제1 금속 요소와 제2 금속 요소를 포함하며, 상기 제1 금속 요소는 제2 금속 요소보다 연성이며, 상기 제1 금속 요소 는 제2 금속 요소보다 상기 반도체 요소에 인접하여 배치되고, 상기 제1 요소는 상기 발광 다이오드의 스트레스 형성을 감소시키도록 구성된 것을 특징으로 하는 발광 다이오드.
  22. 제1항에 있어서, 상기 금속 지지 요소는 Cu를 포함하는 하나 이상의 물질로 이루어지는 것을 특징으로 하는 발광 다이오드.
  23. 제1항에 있어서, 상기 제1 전극과 상기 반도체 요소 사이에 배치되며, 상기 반도체의 n-형 부분에 배치되고 전자를 축출하도록 구성된 전류 차단 요소를 더 포함하며, 여기서 상기 제1 전극은 캐소드인 것을 특징으로 하는 발광 다이오드.
  24. 제1항에 있어서, 상기 제1 전극과 상기 반도체 요소 사이에 배치된 n-형 전류 확산 요소를 더 포함하는 것을 특징으로 하는 발광 다이오드.
  25. 제24항에 있어서, 상기 n-형 전류 확산 요소는 전류 차단 요소와 접촉하며 상기 반도체 요소의 n-형 부분의 텍스쳐된 표면과 접촉하는 n-형 ITO 요소인 것을 특징으로 하는 발광 다이오드.
  26. 제1항에 있어서, 상기 반도체 요소와 상기 금속 지지 요소 사이에 배치된 금속 중간층을 더 포함하며, 상기 금속 중간층은 상기 금속 지지 요소와 접촉하고, 상기 금속 중간층과 상기 금속 지지 요소는 서로 다른 물질로 구성되는 것을 특징으로 하는 발광 다이오드.
  27. 제1항에 있어서, 상기 반도체 요소와 상기 금속 지지 요소 사이에 배치되며 상기 반도체 요소와 상기 금속 지지 요소 사이의 전기적 경로 부분을 형성하도록 구성된 하나 이상의 접착층을 더 포함하는 것을 특징으로 하는 발광 다이오드.
  28. 제27항에 있어서, 상기 하나 이상의 접착층은 Ni, Au 또는 Pd 중 적어도 하나로 이루어지는 것을 특징으로 하는 발광 다이오드.
  29. 제27항에 있어서, 상기 하나 이상의 접착층은 제1 접착층을 포함하며, 상기 제1 접착층은 금속 접촉과 금속 중간층 중 적어도 하나와 접촉하며, 상기 금속 접촉은 상기 반도체 요소와 접촉하며, 상기 금속 중간층은 상기 금속 지지층과 접촉하는 것을 특징으로 하는 발광 다이오드.
  30. 제29항에 있어서, 상기 제1 접착층은 Ni를 포함하는 하나 이상의 물질로 구성되는 것을 특징으로 하는 발광 다이오드.
  31. 제29항에 있어서, 상기 하나 이상의 접착층은 상기 금속 중간층과 접착하는 제2 접착층 및 상기 제1 접착층과 상기 제2 접착층 사이에 배치된 제3 접착층을 더 포함하는 것을 특징으로 하는 발광 다이오드.
  32. 제29항에 있어서, 상기 금속 접촉은 p-접촉인 것을 특징으로 하는 발광 다이오드.
  33. 제1항에 있어서, 상기 금속 지지 요소의 두께는 50 ㎛ 이상인 것을 특징으로 하는 발광 다이오드.
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