KR20100009620A - 박막 트랜지스터 어레이 기판 - Google Patents

박막 트랜지스터 어레이 기판 Download PDF

Info

Publication number
KR20100009620A
KR20100009620A KR1020090061929A KR20090061929A KR20100009620A KR 20100009620 A KR20100009620 A KR 20100009620A KR 1020090061929 A KR1020090061929 A KR 1020090061929A KR 20090061929 A KR20090061929 A KR 20090061929A KR 20100009620 A KR20100009620 A KR 20100009620A
Authority
KR
South Korea
Prior art keywords
electrode
signal line
thin film
insulating film
line
Prior art date
Application number
KR1020090061929A
Other languages
English (en)
Other versions
KR101039154B1 (ko
Inventor
히로미츠 이시이
Original Assignee
가시오게산키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가시오게산키 가부시키가이샤 filed Critical 가시오게산키 가부시키가이샤
Publication of KR20100009620A publication Critical patent/KR20100009620A/ko
Application granted granted Critical
Publication of KR101039154B1 publication Critical patent/KR101039154B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/40—Arrangements for improving the aperture ratio

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

고개구율화 및 고정밀화에 대응한 박막 트렌지스터 어레이 기판을 제공하고, 박막 트랜지스터 어레이 기판(10)은 복수의 주사선(12)과, 주사선을 덮어서 형성한 절연막(21)과, 상기 절연막(21) 위에 설치되고, 상기 절연막(21)을 통하여 상기 각 주사선(12)에 교차하는 교차부(13D)를 갖는 복수의 신호선(13)과, 반도체층(22a), 게이트 절연막(21), 상기 주사선(12)에 접속된 게이트 전극(14c), 드레인 전극 (14b) 및 소스 전극(14a)을 갖는 복수의 박막 트랜지스터(14)와, 각각이 상기 신호선(13)의 적어도 상기 교차부(13D) 위에 설치되고, 상기 신호선(13)의 상기 교차부(13D)의 길이와 동일하거나, 그것보다도 큰 길이를 갖는 제 1 중첩부(17a), 상기 드레인 전극(14b) 위에 형성된 제 2 중첩부(17c), 및 상기 제 1 중첩부(17a)와 상기 제 2 중첩부(17c)를 접속하는 접속 부분을 가지며, 상기 신호선(13)과 상기 드레인 전극(14b)을 전기적으로 접속하는 복수의 중계 전극(17)과, 상기 각 박막 트랜지스터(14)의 상기 소스 전극(14a)에 접속된 화소 전극(15)을 갖는다.
주사선, 신호선, 박막 트랜지스터, 중계 전극, 화소 전극, 제 1 중첩부, 제 2 중첩부, 제 3 중첩부, 대좌부

Description

박막 트랜지스터 어레이 기판{THIN FILM TRANSISTOR ARRAY SUBSTRATE}
본 발명은 액정표시장치 등의 표시장치용으로 적절히 적용되는 고개구율화 및 및 고정밀화가 가능한 박막 트랜지스터 어레이 기판에 관한 것이다.
종래의 액정표시장치는 예를 들면, 일본국 특개 2004-341185호 공보에 공개되어 있고, 복수의 주사선 및 신호선과, 화소 전극과, 주사선과 신호선의 각 교점 근방에서 주사선에 접속되어 설치된 게이트 전극, 신호선에 접속해서 설치된 드레인 전극 및 화소 전극에 접속해서 설치된 소스 전극을 갖는 박막 트랜지스터와, 화소 전극과 중첩된 부분에 의해 보조 용량부를 형성하는 보조 용량선과, 대향 전극과, 각 화소 전극과 해당 대향 전극의 사이에 설치된 액정을 구비하여 구성되어 있다.
이 액정표시장치에서는, 박막 트랜지스터에 있어서의 화소 전극에 접속된 소스 전극과 신호 선에 접속된 드레인 전극의 쌍이 주사선의 배열 방향을 따라서 설치되어 있다.
또한, 소스 전극은 주사선을 따라서 평행하게 뻗은 대좌부(臺座部)와 일체적으로 형성되고 있고, 이 대좌부상의 절연층에 설치되어 있는 콘택트홀을 통하여, 대좌부와 화소 전극이 접속되며, 결과로서, 화소 전극이 소스 전극과 접속되어 있다.
이와 같은 액정표시장치에서는, 주사선 및 신호선 위에 제 1 절연막을 통하여 보조 용량부를 설치하고, 이 보조 용량부에 의해 주사선 및 신호선을 덮고 있다. 이 보조 용량부 위에 제 2 절연막을 통하여 화소 전극을 형성하고 있다. 이로 인해, 주사선, 신호선 및 박막 트랜지스터와 화소 전극을 겹쳐서 배치하는 것이 가능하게 되고, 화소 전극의 간격을 그 가공 한계까지 좁게 하며, 고개구율화를 실현하고 있다.
한편, 일본국 특개 2002-098993호 공보에는, 소위 델타 배열의 화소 전극을 구비한 액정표시장치가 개시되어 있다. 이 액정표시장치에서는 교호로 어긋나서 배치된 동일색의 화소 전극을 신호선에 접속할 때에, 박막 트랜지스터 게이트 전극, 드레인 전극 및 소스 전극의 배치 방향을 열방향으로 하고, 드레인 전극을 신호선으로부터 행방향으로 돌출시키고 있으므로, 소스 전극 근방에 예를 들면, L자 형상의 홈이 형성된다. 이 L자 형상의 홈이 드레인 전극을 포함하는 신호선 및 소스 전극을 형성할 때에, 포토 레지스트막의 존재에 의해서 어느 정도 깊어지고, 이 포토 레지스트막을 마스크로서 금속막을 에칭할 때, 에칭액이 상술한 L자 형상의 홈내에 체류되기 쉽다. 이에 따라, 가공 불량의 발생의 우려가 있고, 경우에 따라서는 드레인 전극을 포함하는 신호선과 소스 전극의 사이에 쇼트가 발생해버리는 일이 있다.
이 때문에, 일본국 특개 2002-098993호 공보의 액정표시장치에서는, 신호선 의 한쪽 가장자리를 그대로 드레인 전극으로서 이용하는 동시에, 드레인 전극에 대해서 주사선의 방향에 소스 전극을 배치하고, 전술한 L자 형상의 홈을 배제하고 있다.
이에 따라, 드레인 전극, 해당 드레인 전극에 접속된 신호선 및 소스 전극의 형성 시에, 포토 레지스트막을 마스크로서 금속막을 에칭할 때, 에칭액이 체류하는 일은 없고, 가공 불량, 드레인 전극과 소스 전극의 사이의 쇼트를 가급적으로 회피할 수 있다.
그런데, 일본국 특개 2004-341185호 공보에 나타내어진 액정표시장치에 있어서, 더욱 고정밀화를 진행시키면, 화소를 획성(畵成)하는 주사선 및 신호선의 피치가 협소화되고, 예를 들면 20㎛를 하회하는 정도가 되면, 인접하는 신호선의 사이에서 박막 트랜지스터에 있어서의 소스 전극과 드레인 전극을 주사선의 방향으로, 직선 형상으로 배치하는 것이 곤란하게 된다.
그래서, 도 7에 나타내는 바와 같은 액정표시장치(1)의 구성이 생각되어진다. 즉, 액정표시장치(1)는 행방향을 따라서 배치 설치되는 복수의 주사선(2)과, 열방향을 따라서 배치 설치되는 복수의 신호선(3)과, 주사선(2) 및 신호선(3)으로 획성되는 영역마다 배치되는 복수의 박막 트랜지스터(4)와, 각 박막 트랜지스터(4)의 소스 전극(4a)에 콘택트홀을 통하여 접속되는 화소 전극(5)과, 화소 전극(5)과 주사선(2) 및 신호선(3)의 사이에 절연막(도면 나타내지 않음)을 통하여 설치되는 보조용량전극(6)을 구비하고 있다.
이 경우, 인접하는 신호선(3) 사이의 협소 피치에 대응하기 위해서, 박막 트 랜지스터(4)에 있어서의 소스 전극(4a) 및 드레인 전극(4b)이 신호선(3)의 방향을 따라서 배치되고, 또한 박막 트랜지스터(4)에 있어서의 게이트 전극(4c)이 주사선 (2)의 일부로 구성된다. 또, 신호선(3) 중, 주사선(2)과 교차하는 부위는 신호선 (3)의 선 폭이 넓어지고, 게이트 전극(4c) 위까지 연장 설치되며, 평면시(平面視)에서 L자 형상의 접속부(3a)를 구성하고 있다. 이 접속부(3a) 중, 신호선(3)로부터 주사선(2)의 긴쪽 방향과 평행하게 돌출한 부분의 선단부로서, 상기 드레인 전극(4b)이 신호선(3)과 일체로 형성되어 있다.
이 L자 형상의 접속부(3a)에 의해서, 세 방향이 둘러싸여진 오목부 영역(4g)이 형성되기 때문에, 전술한 일본국 특개 2002-098993호 공보의 경우와 마찬가지로, 신호선(3), 드레인 전극(4b)을 형성할 때, 접속부(3a) 및 드레인 전극(4b)을 포함하는 오목부 영역(4g)을 형성할 때의 에칭액이나 에칭 후의 세정액이 이 오목부 영역(4g)에 체류하고, 경우에 따라서는 세정 후에도 잔류하여 가공 불량, 건조 불량 등이 발생하는 우려가 있다.
그렇지만, 이 액정표시장치(1)에 있어서는, 게이트 전극(4c)이 주사선(2)의 일부로 구성되고, 신호선간의 피치가 좁은 것으부터 이러한 오목부 영역(4g)을 회피하기 위해서, 일본국 특개 2002-098993호 공보와 같은 구성을 적용하는 것은 곤란하다.
또, 각 신호선(3)은 협소 피치에 대응하고, 선폭이 예를 들면, 3㎛ 정도로 좁게 하고 있지만, 주사선(2)과의 교차 부근에서는 주사선(2)이 행방향으로 배치 설치되어 있기 때문에 불거져 나와 있고, 주사선(2)을 타고 넘어서 신호선(3)이 형성되기 때문에 신호선(3)의 긴쪽 방향을 따른 접속부(3a)의 부분을 폭 넓게 하여, 소위 단 끊김을 방지하고 있다. 이 때문에, 신호선(3)의 협소화가 제한되어 버린다.
또한, 드레인 전극과 소스 전극이 반대로 배치되고, 소스 전극이 신호선에 접속되는 동시에, 드레인 전극이 화소 전극에 접속된 구성의 액정표시장치도 알려져 있지만, 이러한 구성의 액정표시장치에 있어서도 마찬가지의 문제가 있다.
상기 과제에 감안해서, 본 발명은 고개구율화 및 고정밀화에 대응한, 박막 트랜지스터 어레이 기판을 제공하는 것을 목적으로 한다.
본 발명에 따르면, 복수의 주사선과, 상기 주사선을 덮어서 형성된 절연막과, 상기 절연막 위에 설치되고, 상기 절연막을 통하여 상기 각 주사선에 교차하는 교차부를 갖는 복수의 신호선과, 각각이 반도체층, 게이트 절연막, 상기 주사선에 접속된 게이트 전극, 드레인 전극 및 소스 전극을 갖는 복수의 박막 트랜지스터와, 각각이 상기 신호선의 적어도 상기 교차부 위에 설치되고, 상기 신호선의 상기 교차부의 길이와 동일하거나 그것보다도 큰 길이를 갖는 제 1 중첩부, 상기 드레인 전극 위에 형성된 제 2 중첩부, 및 상기 제 1 중첩부와 상기 제 2 중첩부를 접속하는 접속 부분을 가지며, 상기 신호선과 상기 드레인 전극을 전기적으로 접속하는 복수의 중계 전극과, 상기 각 박막 트랜지스터의 상기 소스 전극에 접속된 화소 전극을 갖는 박막 트랜지스터 어레이 기판이 제공된다.
또, 본 발명에 따르면, 주사선과, 상기 주사선을 덮어서 형성된 하부 절연막과, 상기 하부 절연막 위에 설치되고, 상기 하부 절연막을 통하여 상기 주사선에 교차하는 교차부를 갖는 신호선과, 상기 주사선과 상기 신호선에 인접해서 배치 설치된 화소 전극과, 반도체층, 게이트 절연막, 상기 주사선에 접속된 게이트 전극, 드레인 전극 및 소스 전극을 갖는 박막 트랜지스터와, 상기 신호선의 적어도 상기 교차부 위에 설치되고, 상기 신호선의 상기 교차부의 길이와 동일하거나, 그것보다도 큰 길이를 갖는 제 1 중첩부를 가지며, 상기 신호선과 상기 드레인 전극을 전기적으로 접속하는 중계 전극과, 상기 소스 전극에 형성된 중첩부와, 상기 중첩부로부터 상기 신호선의 연장돌출방향과 병행으로 연장 돌출된 본체부를 갖는 대좌부와, 상기 박막 트랜지스터를 덮어서 형성되며, 상기 대좌부의 상기 본체부의 일부를 노출하는 개구부를 갖는 상부 절연막과, 상기 상부 절연막 위에 설치되고, 상기 개구부를 통하여 상기 대좌부의 상기 본체부에 접속된 화소 전극을 갖는 박막 트랜 지스터 어레이 기판이 제공된다.
본 발명의 박막 트랜지스터 어레이 기판에 따르면, 신호선에 접속되는 드레인 전극은 신호선과 분리되어 있다. 신호선과 드레인 전극은 중계(中繼) 전극에 의해서 접속되는 구조를 갖고 있지만, 중계 전극은 신호선 및 드레인 전극과는 다른 층에 형성된다. 따라서, 신호선과 드레인 전극의 형성 시에, 오목부 영역이 존재하지 않으므로, 에칭 액의 체류에 의한 가공 불량 등의 발생이 억제된다.
이하, 도면을 참조해서 이 발명의 실시형태를 상세하게 설명한다. 각 도면에 있어서, 동일 또는 대응하는 부재에는 동일부호를 이용한다.
도 1a는 액정표시장치 등에 적용되는 본 발명의 1 실시형태로서의 박막 트랜지스터 어레이 기판의 구성을 나타내는 개략 평면도이고, 도 1b는 도 1a에 있어서의 IB-IB선 단면도이며, 도 1c는 도 1a에 있어서의 IC-IC선 단면도이다.
도 1a, 도 1b에 나타내는 바와 같이, 실시형태에 관한 박막 트랜지스터 어레이 기판(10)은 유리 등의 투명재료로 이루어지는 투명기판(11)과, 투명기판(11) 위에 행방향으로 뻗어서 형성되고, 서로 평행하게 늘어서서 배치 설치된 주사선(12)과, 주사선(12)을 덮어서 형성된 절연막(21)과, 투명기판(11) 위에서 열방향으로 뻗은, 서로 평행하게 늘어서서 배치 설치된 신호선(13)과, 각각이 각 주사선(12)과 각 신호선(13)으로 획성되는 영역마다에 각 주사선(12)과 각 신호선(13)의 각 교점 근방에 배치 설치된 박막 트랜지스터(14)와, 주사선(12)과 신호선(13)에 각각 인접하며, 즉, 각 주사선(12)과 신호선(13)으로 획성되는 영역마다에 배치 설치되어 있고, 박막 트랜지스터(14)에 접속된 각 화소 전극(15)과, 주사선(12) 및 신호선(13)과 화소 전극(15)의 사이에 배치된 보조용량전극(16)을 구비하고 있다. 여기서, 절연막(21)은 후술의 게이트 절연막을 포함한다.
도시를 생략하지만, 상기 박막 트랜지스터 어레이 기판(10)을 이용해서 액정표시장치로 구성하기 위해서는, 박막 트랜지스터 어레이 기판(10) 위에 스페이스를 설치하고, 대향 전극을 갖는 대향 기판을 배치하고, 각 화소 전극과 대향 전극의 사이에 액정을 주입하면 좋다.
도 1a에 나타내는 바와 같이, 박막 트랜지스터 어레이 기판(10)에서는 한 쌍의 주사선(12) 및 한 쌍의 신호선(13)에 의해서, 신호선(13)의 긴쪽 방향을 따라서 가늘고 긴 영역이 획성되고, 이 영역이 한 화소분에 대응되어 있으며, 박막 트랜지스터 어레이 기판(10)에는 이러한 구성이 매트릭스 형상으로 배치된다.
주사선(12)은 투명기판(11) 위에 적층한 Al, Cr 등의 제 1 도전막으로 형성되어 있다.
신호선(13)은 SiN 등의 제 1 절연막(21)의 위에 적층한 어모퍼스 실리콘 (amorphous silicon)막(13A)과, 이 어모퍼스 실리콘막(13A)의 위에 형성한 n+어모퍼스 실리콘 등으로 이루어지는 오믹 콘택트(ohmic contact)층(13B)과, 이 오믹 콘택트층(13B) 위에 형성한 Al, Cr 등의 제 2 도전막 부분(13C)으로 이루어진다. 본 실시형태에 있어서, 신호선(13)은 각 주사선(12)에 교차하는 교차부(13D)를 갖고, 이 교차부(13D)의 폭은 신호선(13)의 다른 부분과 실질적으로 똑같이 형성되어 있다. 신호선(13)의 교차부(13D)에 있어서의 폭에 관해서는, 후술의 제조 방법의 설명에 있어서 상술한다.
각 박막 트랜지스터(14)는 각각이 어모퍼스 실리콘막으로 이루어지는 반도체층(22a), 게이트 절연막(21), 주사선(12)에 접속된 게이트 전극(14c)과, 신호선 (13)에 접속된 드레인 전극(14b)과, 화소 전극(15)에 접속된 소스 전극(14a)과, 각각, n+어모퍼스 실리콘 등으로 이루어지는, 드레인측의 오믹 콘택트층(24a)과, 소스측의 오믹 콘택트층(24b)을 갖는다. 본 실시형태에 있어서, 드레인 전극(14b)과 소스 전극(14a)은 신호선(13)을 따르는 방향에 직선 형상으로 배치되어 있다. 드레인 전극(14b)은 중계 전극(17)을 통하여 신호선(13)에 접속되어 있다. 중계 전극(17)은 드레인 전극(14b) 및 신호선(13) 위에 중첩되도록 설치하고, 드레인 전극 (14b)과 신호선(13)의 사이에서는 제 1 절연막으로서의 게이트 절연막(21) 위에 설치되어 있다. 또한, 각 박막 트랜지스터(14)의 게이트 전극(14c)은 주사선(12)의 일부에 형성되어 있다.
화소 전극(15)은 ITO로 이루어지고, 박막 트랜지스터(14)의 소스 전극(14a)에 접속된 대좌부(18)에 콘택트홀(19)을 통하여 접속되어 있다.
화소 전극(15)은 도 1a에 나타내어져 있는 바와 같이, 평면도에 있어서 하나의 화소의 둘레 가장자리에 위치하는 상하의 주사선(12)과 좌우의 신호선(13)의 사이의 영역 전체에 걸쳐서 설치되어 있다.
보조용량전극(16)은 Al, Cr 등으로 이루어지고, 하나의 화소의 둘레 가장자 리를 따라서 위치하도록 형성되어 있다. 구체적으로는, 보조용량전극(16)은 평면시에서 테두리 형상으로 형성되고, 상하의 주사선(12)과 좌우의 신호선(13) 및 박막 트랜지스터(14)를 윗쪽으로부터 덮으며, 또한 일부가 화소 전극(15)의 둘레 가장자리부에 겹쳐지도록 그 안 둘레 가장자리(16a)가 화소 전극(15)의 바깥측 가장자리(15a)의 안쪽에 형성되어 있다.
중계 전극(17)은 신호선(13)의 주사선(12)을 타고 넘는 영역, 즉 교차부 (13D)에 겹쳐지는 제 1 중첩부(17a)와, 이 제 1 중첩부(17a)의 일단으로부터 주사선(12)의 긴쪽 방향을 따라서 뻗은 연장 돌출부(17b)와, 연장 돌출부(17b)의 선단으로부터 제 1 중첩부(17a)와 평행하게 뻗고, 박막 트랜지스터(14)의 드레인 전극 (14b)에 겹쳐지는 제 2 중첩부(17c)로 일체적으로 형성되어 있다.
이에 따라, 중계 전극(17)은 제 1 중첩부(17a)와 연장 돌출부(17b)와 제 2 중첩부(17c)로 세 방향을 둘러싼 영역(17d)을 획성하고 있다.
제 1 중첩부(17a)는 상술한 교차부(13D)에 있어서, 신호선(13)의 긴쪽 방향을 따라서 넓어져 있다. 구체적으로는, 제 1 중첩부(17a)는 도 1c에 나타내는 바와 같이, 주사선(12)의 폭방향의 양측 단부(12b, 12c)에 대응하는 절연막(21)의 단차부(13E, 13F)를 덮는 길이를 갖고, 제 1 중첩부(17a)는 교차부(13D)를 걸쳐서 신호선(13)이 주사선(12)을 타고 넘는 영역 전체를 덮고 있다. 이 제 1 중첩부(17a)는 바람직하게는, 교차부(13D)의 영역보다도 신호선(13)의 긴쪽 방향을 따른 넓은 영역에 있어서 신호선(13)에 겹쳐져 있고, 주사선(12)의 선폭보다도 길게 형성되어 있다. 제 1 중첩부(17a)의 폭에 대해서는, 후술의 제조 방법의 설명에 있어서 상 술한다.
제 2 중첩부(17c)는 드레인 전극(14b)의 폭방향, 즉, 도 1a에 있어서의 주사선(12)의 긴쪽 방향에 있어서의 양측 단면을 덮도록 형성되어 있다. 또한, 도 1b에서는 드레인 전극(14b)의 폭방향에 있어서의 한 쪽의 단면(14d)이 제 2 중첩부 (17c)에 의해서 덮어져 있는 상태가 나타내어져 있다.
또, 이들의 제 1 중첩부(17a), 연장 돌출부(17b) 및 제 2 중첩부(17c)는 서로 일체의 하나의 도전층으로 이루어지고, 신호선(13)과는 별체의 도전층으로서, 바람직하게는 투명 전극막에 의해서 신호선(13) 및 박막 트랜지스터(14)의 드레인 전극(14b)의 위에 겹쳐서 형성되어 있다.
또한, 도시의 경우, 제 2 중첩부(17c)는 박막 트랜지스터(14)의 드레인 전극 (14b) 전체를 덮도록 형성되어 있지만, 이것에 한하지 않고, 드레인 전극(14b)을 부분적으로 덮도록 형성되어 있어도 좋다.
대좌부(18)는 박막 트랜지스터(14)의 소스 전극(14a)에 겹쳐지는 제 3 중첩부(18a)와, 이 제 3 중첩부(18a)로부터 제 2 중첩부는 반대측에 돌출한 폭이 좁은 연결부(18b)와, 이 연결부(18b)와 연이어 이루어져 있고, 좌우의 신호선(13)의 사이의 영역에서 게이트 절연막(21) 위에 배치되며, 신호선(13)을 따르는 방향을 따라서 연장 돌출된 본체부(18c)로 일체 구성되어 있다.
대좌부(18)는 신호선(13)과는 별체의 도전층으로 이루어진다. 구체적으로는, 대좌부(18)는 중계 전극(17)과 같은 도전성 재료로 형성되고, 바람직하게는 투명 전극막에 의해서 형성된다.
제 3 중첩부(18a)는 소스 전극(14a)의 폭방향, 즉, 도 1a에 있어서의 주사선 (12)의 긴쪽 방향에 있어서의 양측 단면을 덮도록 형성되어 있다. 또한, 도 1b에서는 소스 전극(14a)의 안길이 방향, 즉, 폭방향에 직교하는 방향에 있어서의 한 쪽의 단면(14e)이 제 3 중첩부(18a)에 의해서 덮어져 있는 상태가 나타내어져 있다. 대좌부(18) 중, 제 3 중첩부(18a)는 박막 트랜지스터(14)의 소스 전극(14a)의 위에 겹쳐서 형성되어 있다.
대좌부(18)는 도 1에 나타내는 바와 같이, 본체부(18c)의 폭 W1이 제 3 중첩부(18a)의 폭 W2보다도 넓게 설정되어 있다.
또한, 도시의 경우, 제 3 중첩부(18a)는 박막 트랜지스터(14)의 소스 전극 (14a) 전체를 덮도록 형성되어 있지만, 이것에 한하지 않고, 소스 전극(14a)을 부분적으로 덮도록 형성되어 있어도 좋다.
콘택트홀(19)은 대좌부(18)과 화소 전극(15)을 접속하기 위해서, 대좌부(18)의 중앙의 윗쪽에 있어서 각각 SiN 등으로 이루어지는 제 2 절연막(25) 및 제 3 절연막(26)을 관통해서 형성되고, 화소 전극(15)이 형성될 때에, 화소 전극(15)의 일부가 콘택트홀(19)의 내벽, 콘택트홀(19)에 의해서 노출된 대좌부(18)의 일부 표면에 형성된다. 이에 따라, 화소 전극(15)이 대좌부(18)과 전기적으로 접속된다.
다음에, 박막 트랜지스터 어레이 기판(10)의 제조방법의 각 공정을 도 2로부터 도 6에 나타낸다.
우선, 도 2a, 도 2b에 나타내는 제 1 스텝에서는 투명기판(11) 위에 제 1 도전막을 형성하고, 이 제 1 도전막을 패터닝 마스크에 의해서 가공하며, 게이트 전 극(14c)을 포함하는 주사선(12)을 형성한다. 또한, 게이트 전극(14c)은 주사선 (12)의 일부에 의해 구성되어 있다. 도 1a, 도 2a에 있어서, 이점쇄선으로 나타내는 영역(12a)이 게이트 전극(14c)의 영역을 나타낸다.
그리고, 이들의 주사선(12) 및 게이트 전극(14c)의 위로부터, SiN 등으로 이루어지는 게이트 절연막(21), 어모퍼스 실리콘막 등으로 이루어지는 반도체층(22), SiN 등으로 이루어지는 채널 보호막 형성용의 절연막을 순차 형성한 후, 절연막 위에 패터닝용의 마스크를 설치하고, 에칭함으로써, 에칭 스톱퍼(stopper)층(23)을 형성한다.
이어서, 도 3a, 도 3b에 나타내는 제 2 스텝에서는 에칭 스톱퍼층(23) 및 반도체층(22)의 상면에, 오믹 콘택트용의 n+어모퍼스 실리콘층(24), 제 2 도전막을 순차로 형성하고, 이 제 2 도전막 위에 패터닝용의 마스크를 설치하며, 제 2 도전막을 에칭함으로써, 신호선(13)의 제 2 도전막 부분(13C), 소스 전극(14a) 및 드레인 전극(14b)을 형성한다. 또, 신호선(13)의 제 2 도전막 부분(13C), 소스 전극 (14a) 및 드레인 전극(14b)을 마스크로서, n+어모퍼스 실리콘층(24) 및 반도체층 (22)을 에칭하고, 오믹 콘택트층(13B), 드레인측의 오믹 콘택트층(24a), 소스측의 오믹 콘택트층(24b), 및 활성층으로서의 어모퍼스 실리콘막으로 이루어지는 반도체층(22a)를 형성한다. 여기서, 신호선(13)은 어모퍼스 실리콘막(13A), 오믹 콘택트층(13B) 및 제 2 도전막 부분(13C)이 적층된 적층구조로 형성되고, 또한, 주사선 (12)과의 교차부(13D)를 포함하는 전체 길이에 걸쳐서 똑같은 선폭으로 형성된다.
박막 트랜지스터(14)의 드레인 전극(14b)은 신호선(13)으로부터 분리되어 있 고, 드레인 전극(14b)으로서 필요한 최소 치수로 형성되어 있다. 마찬가지로, 박막 트랜지스터(14)의 소스 전극(14a)은 소스 전극으로서 필요한 최소 치수로 형성되어 있다.
이에 따라, 이 시점에서는 드레인 전극(14b)이 신호선(13)에 대해서, 중계 전극(17)에 의해 연결되어 있지 않다. 즉, 드레인 전극(14b)과 신호선(13)의 제 2 도전층 부분(13C)을 에칭에 의해 패터닝하는 가공은 드레인 전극(14b)과 제 2 도전층 부분(13C)을 신호선(13)과 평행한 방향으로 관통하는 홈을 형성하는 가공으로서, 신호선(13)과 직교하는 방향의 도전층을 갖는 오목부 영역(14g)을 형성하는 가공이 아니다. 마찬가지로, 어모퍼스 실리콘막(13A)과 드레인측의 오믹 콘택트층 (24a)을 분리하는 가공 및 어모퍼스 실리콘막(13A)과 반도체층(22a)을 분리하는 가공도 신호선(13)과 평행한 방향으로 관통하는 홈을 형성하는 가공으로서, 신호선 (13)과 직교하는 방향의 도전층을 갖는 오목부 영역(14g)을 형성하는 가공이 아니다. 이 때문에, 에칭액이나 에칭 후의 세정액이 신호선(13)과 직교하는 방향의 도전층에 의해서, 신호선(13)과 평행한 방향으로 흐르는 것을 저지하는 바와 같은 일이 없다. 즉, 에칭액의 체류나 에칭 후의 세정액의 체류나 건조 불량이 발생하지 않으므로, 가공 불량이 발생하는 바와 같은 일은 없다.
그 후, 도 4a, 도 4b에 나타내는 제 3 스텝에서는 신호선(13), 소스 전극 (14a), 드레인 전극(14b)의 위로부터 표면 전체에 걸쳐서 제 3 도전막을 형성하고, 이 제 3 도전막 위에 패터닝용의 마스크를 설치하며, 에칭함으로써 중계 전극(17) 및 대좌부(18)를 형성한다.
이에 따라, 드레인 전극(14b)은 중계 전극(17)을 통하여 신호선(13)에 접속되는 동시에, 소스 전극(14a)은 대좌부(18)와 접속된다.
그 때, 중계 전극(17) 및 대좌부(18)는 드레인 전극(14b) 및 소스 전극(14a)과 양호한 오믹 콘택트를 취할 수 있다.
또한, 중계 전극(17)의 제 1 중첩부(17a)가 신호선(13)의 교차부(13a) 위에 중첩됨으로써, 신호선(13)의 배킹(backing)으로서 기능한다. 이에 따라, 주사선 (12)과의 교차부(13a)를 넘는 영역에서 신호선(13)의 선폭을 넓게 하는 일 없고, 신호선(13)의 소위 단 끊김의 영향을 배제할 수 있다.
여기서, 신호선(13)의 교차부(13D)에 있어서의 중계 전극(17)의 제 1 중첩부 (17a)의 폭에 관해서 기재한다. 교차부(13D)에 있어서의 제 1 중첩부(17a)에 있어서의 폭이란 행방향(주사선(12)의 연장돌출방향)을 따른 길이이다. 기본적으로는, 교차부(D)에 있어서의 신호선(13)의 폭과 중계 전극(17)의 제 1 중첩부(17a)에 있어서의 폭은 동일한 것으로 좋다. 그렇지만, 단차를 갖는 층 위에 배선을 형성하는 경우에는, 포토 레지스트를 노광할 때의 높이 차이에 의해서, 형성되는 배선은 단차의 상면측에 있어서의 폭이 단차의 하면에 형성되는 폭보다도 작아진다. 예를 들면, 게이트 전극(14c)의 두께가 1800Å의 경우에, 단차의 상면측의 것이 1㎛ 정도 작아진다. 이 때문에, 신호선(13)의 폭을 3㎛로 할 때, 단차의 상면에 있어서는 신호선의 폭을 4㎛ 정도로 설계한다. 즉, 신호선(13)의 교차부에 있어서의 폭은 패턴 형성 시에 단차에 대응해서 축소되는 분을 부가해서 설계된다. 이것은 중계 전극(17)의 제 1 중첩부(17a)에 대해서도 마찬가지이지만, 중계 전극(17)의 제 1 중첩부(17a)는 전단 및 후단에 신호를 전송하는 기능을 갖는 것이 아니므로, 신호선(13)의 교차부 이외의 부분의 폭, 상술의 경우에는 3㎛로 해도 지장이 없다.
여기서, 중계 전극(17) 및 대좌부(18)를 구성하는 제 3 도전막은 그 에칭할 때에, 신호선(13), 박막 트랜지스터(14)의 소스 전극(14a) 및 드레인 전극(14b)에 영향을 주지 않을 필요가 있다.
이러한 조건을 만족시키는 제 2 도전막 및 제 3 도전막의 조합은 여러가지 생각되지만, 제 3 도전막으로서는 바람직하게는, ITO 등의 투명 도전막이 사용된다. 이것은 ITO 등의 투명 도전막은 비교적 얇은 막두께로 양호한 단차피복성능을 나타내므로, 특히 중계 전극(17)의 제 1 중첩부(17a)가 신호선(13)의 뒷받침으로서 적합한 동시에, 박막 트랜지스터(14)의 입체 형상을 크게 변화시키는 일이 없고, 그 위에 배치되는 액정 셀의 액정 배향을 어지럽힐 우려가 적기 때문이다.
또, 대좌부(18)는 신호선(13)과는 다른 공정으로 형성되므로, 대좌부(18)의 한쪽 가장자리와 신호선(13)의 사이의 간격(d)(도 4a 참조)을, 대좌부(18)와 신호선(13)을 동일 공정으로 형성하는 경우보다 협소화할 수 있다. 이것에 대해서 상술하면, 현상에 있어서의 노광기(露光機)의 해상도는 2.5∼3.0㎛ 정도이다. 따라서, 대좌부(18)와 신호선(13)을 동일 공정으로 형성하는 경우에는, 포토 레지스트 마스크를 형성하기 위한 노광 공정에 있어서, 대좌부(18)의 한쪽 가장자리와 신호선(13)의 사이의 간격(d)은 2.5∼3.0㎛로 하지 않으면 안되고, 대좌부(18)의 양측에서는 5.0∼6.0㎛의 스페이스가 필요로 된다. 그러나, 본원의 발명에서는 신호선 (13)을 형성한 후, 대좌부(18)를 형성한다. 즉, 대좌부(18)를 형성하는 공정에서 는 인접의 대좌부(18)와의 간격을 2.5∼3.0㎛ 이상으로 하면 좋다. 대좌부(18)간에는 신호선(13)이 개재되어 있으므로, 노광기의 해상도 이상의 간격이 확보되어 있다.
따라서, 대좌부(18)와 신호선(13)의 사이의 간격(d)은 위치맞춤장치의 위치맞춤 정밀도만에 의해서 결정된다. 그리하여, 위치맞춤장치의 위치맞춤 정밀도는 1㎛ 이하이므로, 대좌부(18)의 양측에서 2㎛ 이하의 간격으로 할 수 있다. 이와 같이, 본원의 발명에 따르면, 대좌부(18)와 신호선(13)의 간격을 작게 할 수 있는, 환언하면, 신호선(13)의 피치를 작게 하는 것이 가능하다. 이 때문에, 소정 면적의 표시 패널에 대해서, 다수의 신호선을 배열할 수 있고, 한층 고정밀한 화상을 표시하는 것이 가능해진다.
이어서, 도 5에 나타내는 제 4 스텝에서는 중계 전극(17), 대좌부(18)의 위로부터 표면 전체에 걸쳐서 제 2 절연막(25) 및 제 4 도전막을 형성하고, 이 제 4 도전막 위에 패터닝용의 마스크를 설치하며, 에칭함으로써 보조용량전극(16)을 형성한다.
상기 보조용량전극(16)은 주사선(12) 및 신호선(13)을 윗쪽으로부터 덮도록, 또한, 다음의 제 5 스텝에서 형성하는 콘택트홀(19)의 영역을 덮지 않도록 형성된다. 또한, 도시의 경우, 보조용량전극(16)은 박막 트랜지스터(14)의 윗쪽도 덮고 있지만, 박막 트랜지스터(14)의 윗쪽 영역을 도려내도 좋다.
그 후, 도 6에 나타내는 제 5 스텝에서는 보조용량전극(16)의 위로부터 표면 전체에 걸쳐서 제 3 절연막(26)을 형성하고, 제 3 절연막(26) 위에 패터닝용의 마 스크를 설치하며, 에칭함으로써 제 3 절연막(26) 및 제 2 절연막(25)을 관통하는 콘택트홀(19)을 형성한다.
최후의 제 6 스텝에서는 제 3 절연막(26)의 위로부터 표면 전체에 걸쳐서 ITO 등의 화소 전극 재료를 성막하고, 해당 화소 전극 재료 위에 패터닝용의 마스크를 설치하며, 에칭함으로써 화소 전극(15)을 형성한다.
이 때, 화소 전극 재료가 콘택트홀(19)의 내벽 및 콘택트홀(19)의 저부에 노출한 대좌부(18)의 본체부(18c)의 표면에 성막되므로, 화소 전극(15)은 콘택트홀 (19)을 통하여 대좌부(18)와 접속되고, 또한 박막 트랜지스터(14)의 소스 전극(14a)과 접속된다. 이에 따라, 도 1a에 도시된 박막 트랜지스터 어레이 기판이 형성된다.
본 발명은 상기 실시형태에 한정되는 일 없이, 특허청구의 범위에 기재한 발명의 범위내에서 여러가지의 변형이 가능하고, 그것들도 본 발명의 범위내에 포함되는 것은 말할 필요도 없다.
예를 들면, 상술한 실시형태에 있어서는, 박막 트랜지스터(14)의 소스 전극 (14a)이 대좌부(18)로부터 콘택트홀(19)을 통하여 화소 전극(15)에 접속되고, 드레인 전극(14b)이 신호선(13)에 접속되어 있지만, 이것과는 반대로, 소스 전극(14a)이 신호선(13)과 접속되며, 드레인 전극(14b)이 화소 전극(15)과 접속되어 있어도 좋다.
본 발명의 박막 트랜지스터 어레이 기판은 화소 전극과 주사선 및 신호선의 사이에, 각각 절연막을 통하여 테두리 형상의 보조용량전극(16)을 구비하지 않고 구성되어도 좋다. 또, 본 발명의 박막 트랜지스터 어레이 기판은 액정표시장치에 한하지 않고, 유기 EL 등의 다른 표시장치에도 적용이 가능하다.
도 1a는 액정표시장치 등에 적용되는 1 화소분의 박막 트랜지스터 어레이 기판의 구성예를 나타내는 개략 평면도, 도 1b는 ⅠB-ⅠB선 절단 단면도, 도 1c는 ⅠC-ⅠC선 절단 단면도이다.
도 2a는 도 1a-1c에 도시된 박막 트랜지스터 어레이 기판의 제조공정의 제 1 스텝을 나타내는 개략 평면도, 도 2b는 ⅡB-ⅡB선 절단 단면도이다.
도 3a는 박막 트랜지스터 어레이 기판의 제조공정의 제 2 스텝을 나타내는 개략 평면도, 도 3b는 ⅢB-ⅢB선 절단 단면도이다.
도 4a는 박막 트랜지스터 어레이 기판의 제조공정의 제 3 스텝을 나타내는 개략 평면도, 도 4b는 ⅣB-ⅣB선 절단 단면도이다.
도 5a는 박막 트랜지스터 어레이 기판의 제조공정의 제 4 스텝을 나타내는 개략 평면도, 도 5b는 ⅤB-ⅤB선 절단 단면도이다.
도 6a는 박막 트랜지스터 어레이 기판의 제조공정의 제 5 스텝을 나타내는 개략 평면도, 도 6b는 ⅥB-ⅥB선 절단 단면도이다.
도 7은 종래의 액정표시장치의 1 화소분의 구조를 모식적으로 나타내는 도면이다.
※도면의 주요부분에 대한 부호 설명
10: 박막 트랜지스터 어레이 기판 11: 투명기판
12: 주사선 12a: 게이트 전극
13: 신호선 13A: 어모퍼스 실리콘막
13B: 오믹 콘택트층 13C: 제 2 도전막 부분
13D: 교차부 14: 박막 트랜지스터
14a: 소스 전극 14b: 드레인 전극
14c: 게이트 전극 14d, 14e: 단면
15: 화소 전극 15a: 바깥측 가장자리
16: 보조용량전극 16a: 안 둘레 가장자리
17: 중계 전극 17a: 제 1 중첩부
17b: 연장 돌출부 17c: 제 2 중첩부
17d: 영역 18: 대좌부
18a: 제 3 중첩부 18b: 연결부
18c: 본체부 19: 콘택트홀
21: 제 1 절연막 22: 어모퍼스 실리콘막
22a: 반도체층 23: 에칭 스톱퍼층
24: 오믹 콘택트층 25: 제 2 절연막
26: 제 3 절연막

Claims (20)

  1. 복수의 주사선과,
    상기 주사선을 덮어서 형성된 절연막과,
    상기 절연막 위에 설치되고, 상기 절연막을 통하여 상기 각 주사선에 교차하는 교차부를 갖는 복수의 신호선과,
    각각이 반도체층, 게이트 절연막, 상기 주사선에 접속된 게이트 전극, 드레인 전극 및 소스 전극을 갖는 복수의 박막 트랜지스터와,
    각각이 상기 신호선의 적어도 상기 교차부 위에 설치되고, 상기 신호선의 상기 교차부의 길이와 동일하거나, 그것보다도 큰 길이를 갖는 제 1 중첩부, 상기 드레인 전극 위에 형성된 제 2 중첩부, 및 상기 제 1 중첩부와 상기 제 2 중첩부를 접속하는 접속 부분을 가지며, 상기 신호선과 상기 드레인 전극을 전기적으로 접속하는 복수의 중계 전극과,
    상기 각 박막 트랜지스터의 상기 소스 전극에 접속된 화소 전극을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 중계 전극의 제 1 중첩부의 폭은 상기 교차부에 있어서의 상기 신호선의 폭과 동일 또는 그 이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 중계 전극의 상기 제 1 중첩부의 길이가 상기 주사선의 폭보다도 큰 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 제 2 중첩부가 상기 드레인 전극의 폭방향에 있어서의 양측 단면을 덮는 부분을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 소스 전극 위에 겹쳐지는 제 3 중첩부와 상기 신호선을 따르는 방향을 따라서 연장 돌출된 본체부를 갖는 대좌부를 추가로 갖고, 상기 화소 전극은 상기 대좌부를 개재시켜서, 상기 소스 전극에 접속되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 중계 전극 및 상기 대좌부는 동일한 재료로 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제 5 항에 있어서,
    상기 중계 전극 및 상기 대좌부가 투명 전극막으로 구성되어 있는 것을 특징 으로 하는 박막 트랜지스터 어레이 기판.
  8. 제 5 항에 있어서,
    상기 제 3 중첩부가 상기 소스 전극의 폭방향에 있어서의 양측 단면을 덮는 부분을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  9. 제 5 항에 있어서,
    상기 본체부가 상기 제 3 중첩부보다도 폭 넓게 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  10. 제 5 항에 있어서,
    상기 본체부가 상기 게이트 절연막 위에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  11. 제 1 항에 있어서,
    상기 화소 전극과 상기 신호선의 사이에 설치된 다른 절연막, 및 상기 화소 전극의 바깥 둘레부 안쪽에 안 둘레 가장자리를 갖는 테두리 형상의 보조용량전극을 추가로 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  12. 제 11 항에 있어서,
    상기 소스 전극 위에 겹쳐지는 제 3 중첩부와 상기 신호선을 따르는 방향을 따라서 연장 돌출된 본체부를 갖는 대좌부를 추가로 갖고, 상기 화소 전극은 상기 대좌부를 개재시켜서, 상기 소스 전극에 접속되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  13. 제 12 항에 있어서,
    상기 중계 전극 및 상기 대좌부가 투명 전극막으로 구성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  14. 제 12 항에 있어서,
    상기 본체부가 상기 제 3 중첩부보다도 폭 넓게 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  15. 제 13 항에 있어서,
    상기 본체부가 상기 게이트 절연막 위에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  16. 주사선과,
    상기 주사선을 덮어서 형성된 하부 절연막과,
    상기 하부 절연막 위에 설치되고, 상기 하부 절연막을 통하여 상기 주사선에 교차하는 교차부를 갖는 신호선과,
    상기 주사선과 상기 신호선에 인접해서 배치 설치된 화소 전극과,
    반도체층, 게이트 절연막, 상기 주사선에 접속된 게이트 전극, 드레인 전극 및 소스 전극을 갖는 박막 트랜지스터와,
    상기 신호선의 적어도 상기 교차부 위에 설치되고, 상기 신호선의 상기 교차부의 길이와 동일하거나, 그것보다도 큰 길이를 갖는 제 1 중첩부를 가지며, 상기 신호선과 상기 드레인 전극을 전기적으로 접속하는 중계 전극과,
    상기 소스 전극에 형성된 중첩부와, 상기 중첩부로부터 상기 신호선의 연장돌출방향과 병행으로 연장 돌출된 본체부를 갖는 대좌부와,
    상기 박막 트랜지스터를 덮어서 형성되며, 상기 대좌부의 상기 본체부의 일부를 노출하는 개구부를 갖는 상부 절연막과,
    상기 상부 절연막 위에 설치되고, 상기 개구부를 통하여 상기 대좌부의 상기 본체부에 접속된 화소 전극을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  17. 제 16 항에 있어서,
    상기 화소 전극은 상기 신호선의 연장돌출방향과 병행한 변의 길이가 상기 주사선의 연장돌출방향과 병행한 방향의 변의 길이보다도 큰 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  18. 제 16 항에 있어서,
    상기 대좌부의 상기 본체부와 상기 신호선의 간격은 1㎛ 이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  19. 제 16 항에 있어서,
    상기 박막 트랜지스터의 상기 드레인 전극, 상기 소스 전극 및 상기 대좌부는 상기 신호선의 연장돌출방향과 병행으로, 거의 일직선 형상으로 배열되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  20. 제 16 항에 있어서,
    상기 신호선은 복수의 도전층의 적층 구조를 갖고, 상기 대좌부는 단층의 도전층인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
KR1020090061929A 2008-07-19 2009-07-08 박막 트랜지스터 어레이 기판 KR101039154B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-187981 2008-07-19
JP2008187981A JP4661913B2 (ja) 2008-07-19 2008-07-19 液晶表示装置

Publications (2)

Publication Number Publication Date
KR20100009620A true KR20100009620A (ko) 2010-01-28
KR101039154B1 KR101039154B1 (ko) 2011-06-03

Family

ID=41529500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090061929A KR101039154B1 (ko) 2008-07-19 2009-07-08 박막 트랜지스터 어레이 기판

Country Status (5)

Country Link
US (1) US8379175B2 (ko)
JP (1) JP4661913B2 (ko)
KR (1) KR101039154B1 (ko)
CN (1) CN101630685B (ko)
TW (1) TWI400539B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5418421B2 (ja) * 2010-06-21 2014-02-19 カシオ計算機株式会社 液晶表示素子
JP5615605B2 (ja) * 2010-07-05 2014-10-29 三菱電機株式会社 Ｆｆｓモード液晶装置
JP2012053372A (ja) 2010-09-03 2012-03-15 Hitachi Displays Ltd 液晶表示装置
US9190524B2 (en) 2010-09-09 2015-11-17 Sharp Kabushiki Kaisha Thin film transistor substrate, method for producing the same, and display device
KR101685716B1 (ko) * 2010-09-21 2016-12-12 가부시키가이샤 제이올레드 박막 트랜지스터 어레이 장치, 박막 트랜지스터 어레이 장치의 제조 방법
WO2012042824A1 (ja) * 2010-09-30 2012-04-05 シャープ株式会社 薄膜トランジスタ基板及びその製造方法、表示装置
WO2013145958A1 (ja) * 2012-03-26 2013-10-03 シャープ株式会社 タッチパネル基板、表示パネル、および表示装置
CN103365005A (zh) * 2012-03-30 2013-10-23 群康科技(深圳)有限公司 阵列基板结构、阵列基板结构的制造方法与显示面板
JP6127425B2 (ja) * 2012-09-26 2017-05-17 凸版印刷株式会社 積層構造体、薄膜トランジスタアレイおよびそれらの製造方法
US20140110838A1 (en) * 2012-10-22 2014-04-24 Infineon Technologies Ag Semiconductor devices and processing methods
CN104062815A (zh) * 2013-03-21 2014-09-24 瀚宇彩晶股份有限公司 液晶显示装置
TWI548924B (zh) * 2013-06-04 2016-09-11 群創光電股份有限公司 顯示面板以及顯示裝置
CN105793773B (zh) * 2013-12-02 2019-01-01 夏普株式会社 液晶面板及其使用的有源矩阵基板
CN103943564B (zh) * 2014-02-24 2017-02-08 上海中航光电子有限公司 一种tft阵列基板及其制作方法、显示面板
CN104865761B (zh) * 2014-02-25 2018-06-08 群创光电股份有限公司 显示面板及显示装置
US10429688B2 (en) * 2014-12-25 2019-10-01 Japan Display Inc. Liquid crystal display device
TWI576646B (zh) * 2015-04-30 2017-04-01 群創光電股份有限公司 顯示裝置
KR102408898B1 (ko) 2015-06-19 2022-06-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US11061263B2 (en) * 2016-07-28 2021-07-13 Sharp Kabushiki Kaisha Touch-panel-equipped display device
KR102596126B1 (ko) * 2016-10-19 2023-10-31 삼성디스플레이 주식회사 표시 장치 및 그 제조방법
JP7181776B2 (ja) * 2018-12-05 2022-12-01 株式会社ジャパンディスプレイ 表示装置
CN113805392A (zh) * 2020-06-12 2021-12-17 京东方科技集团股份有限公司 显示基板、显示面板及显示基板的制作方法
CN113703235A (zh) * 2021-07-30 2021-11-26 惠科股份有限公司 阵列基板、阵列基板的制作工艺及显示面板

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391721A (ja) * 1989-09-04 1991-04-17 Sharp Corp アクティブマトリクス基板
JPH09113931A (ja) * 1995-10-16 1997-05-02 Sharp Corp 液晶表示装置
JP3622934B2 (ja) * 1996-07-31 2005-02-23 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタ型液晶表示装置
JPH10282520A (ja) * 1997-04-03 1998-10-23 Hitachi Ltd 液晶表示装置
TW413955B (en) * 1997-10-18 2000-12-01 Samsung Electronics Co Ltd Liquid crystal displays and manufacturing methods thereof
JP4112672B2 (ja) * 1998-04-08 2008-07-02 東芝松下ディスプレイテクノロジー株式会社 表示装置用アレイ基板及びその製造方法
KR100709704B1 (ko) * 2000-05-12 2007-04-19 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
JP2002098993A (ja) 2000-09-25 2002-04-05 Casio Comput Co Ltd 液晶表示装置
CN1170196C (zh) * 2001-06-04 2004-10-06 友达光电股份有限公司 薄膜晶体管液晶显示器的制作方法
CN1240117C (zh) * 2001-09-20 2006-02-01 友达光电股份有限公司 薄膜晶体管平面显示器的制造方法
JP2003215634A (ja) * 2002-01-21 2003-07-30 Matsushita Electric Ind Co Ltd 薄膜トランジスタ液晶表示装置
JP4102925B2 (ja) 2003-05-15 2008-06-18 カシオ計算機株式会社 アクティブマトリックス型液晶表示装置
JP4687259B2 (ja) 2005-06-10 2011-05-25 カシオ計算機株式会社 液晶表示装置
JP5023465B2 (ja) * 2005-10-20 2012-09-12 カシオ計算機株式会社 薄膜トランジスタパネル
KR101277218B1 (ko) * 2006-06-29 2013-06-24 엘지디스플레이 주식회사 박막 트랜지스터 제조방법 및 액정표시소자의 제조방법

Also Published As

Publication number Publication date
US20100012939A1 (en) 2010-01-21
CN101630685A (zh) 2010-01-20
JP2010026269A (ja) 2010-02-04
CN101630685B (zh) 2013-02-13
JP4661913B2 (ja) 2011-03-30
KR101039154B1 (ko) 2011-06-03
US8379175B2 (en) 2013-02-19
TWI400539B (zh) 2013-07-01
TW201013284A (en) 2010-04-01

Similar Documents

Publication Publication Date Title
KR101039154B1 (ko) 박막 트랜지스터 어레이 기판
JP2006317516A (ja) 液晶表示装置及びその製造方法
KR100683288B1 (ko) 액정 디스플레이 유닛
KR101706480B1 (ko) 액티브 매트릭스 기판, 액정 표시 장치 및 액티브 매트릭스 기판의 제조 방법
JP2010079075A (ja) 透過型液晶表示装置
KR100841999B1 (ko) 액정표시장치
US8743328B2 (en) Manufacturing method for a liquid crystal display device wherein each side of a metal pattern and a semiconductor pattern facing an etched space is contacted by an insulating layer
KR100468032B1 (ko) 서로 교차하는 배선층 및 반도체층을 가지는액정디스플레이장치
JPWO2005121884A1 (ja) アクティブマトリックス基板および液晶表示装置
JP4370806B2 (ja) 薄膜トランジスタパネルおよびその製造方法
JP2007334082A (ja) 薄膜トランジスタパネルおよび液晶表示装置
KR100228431B1 (ko) 액정 표시 소자 및 그 제조방법
JP2001092378A (ja) アクティブマトリクス基板
JP5271661B2 (ja) 液晶表示装置
KR100271091B1 (ko) 액정 표시 장치 및 그 제조 방법
JP5316511B2 (ja) 表示装置
KR100529574B1 (ko) 평면 구동 방식의 액정 표시 장치 및 그 제조방법
JP4506899B2 (ja) 薄膜トランジスタパネルおよびその製造方法
KR100614322B1 (ko) 액정표시장치 및 그 제조방법
JP5395566B2 (ja) 表示装置及びその製造方法
JP5070743B2 (ja) 薄膜トランジスタパネルおよび液晶表示装置
KR20130010704A (ko) 게이트 인 패널 구조 액정표시장치용 어레이 기판
JP5472895B2 (ja) 液晶表示装置
US8633491B2 (en) Display device and manufacturing method thereof
JP2022099257A (ja) アレイ基板、表示パネル、及び表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140507

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150526

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170519

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180523

Year of fee payment: 8