KR20090095520A - Ｅｌ 표시 장치의 제작 방법 - Google Patents
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Abstract
본 발명은 EL 표시 장치에 탑재하는 박막 트랜지스터의 제작 공정을 간략화한다.
제 1 도전막과, 절연막과, 반도체막과, 불순물 반도체막과, 제 2 도전막을 적층하고, 이 위에 제 1 레지스트 마스크를 형성하고, 제 1 에칭을 하여 박막 적층체를 형성하고, 상기 박막 적층체에 대하여 사이드 에칭을 동반하는 제 2 에칭을 하여 게이트 전극층을 형성하고, 제 2 레지스트 마스크를 사용하여 소스 전극 및 드레인 전극층 등을 형성함으로써, 박막 트랜지스터를 형성하고, 상기 박막 트랜지스터를 사용하여 EL 표시 장치를 제작한다.
박막 트랜지스터, EL 표시 장치, 레지스트 마스크, 화소 전극, 에칭
Description
박막 트랜지스터를 갖는 EL 표시 장치의 제작 방법에 관한 것이다.
근년에 들어 유리 기판 등의 절연성 표면을 갖는 기판 위에 형성된, 두께 수nm 내지 수백nm 정도의 반도체 박막에 의해 구성되는 박막 트랜지스터가 주목되고 있다. 박막 트랜지스터는, IC(Integrated Circuit) 및 전기 광학 장치를 비롯한 전자 디바이스에 넓게 응용되고 있다. 박막 트랜지스터는, 특히 액정 표시 장치 또는 EL(Electro Luminescence) 표시 장치 등으로 대표되는, 화상 표시 장치의 스위칭 소자로서 개발이 시급하다.
액티브 매트릭스형 EL 표시 장치에서는, 선택된 화소내에 형성된 발광 소자의 한쪽의 전극과, 상기 전극과 함께 EL층을 끼우는 다른쪽의 전극과의 사이에 전압이 인가됨으로써, EL층에 전류가 흘러 발광층이 발광한다. 이 발광이 표시패턴으로서 관찰자에게 인식된다. 또, 여기에서, 액티브 매트릭스형 EL 표시 장치란, 매트릭스형으로 배치된 화소를 스위칭 소자에 의해 구동함으로써, 화면 위에 표시패턴이 형성되는 방식을 채용한 EL 표시 장치를 말한다.
액티브 매트릭스형 EL 표시 장치의 용도는 확대되고 있고, 화면 사이즈의 대 면적화, 고정세(高精細)화 및 고개구율화의 요구가 높아지고 있다. 또한, 액티브 매트릭스형 EL 표시 장치에는 높은 신뢰성이 요구되고, 그 생산 방법에는 높은 생산성 및 생산 비용의 저감이 요구된다. 생산성을 높이고, 생산 비용을 저감하는 방법의 하나로, 공정의 간략화를 들 수 있다.
액티브 매트릭스형 EL 표시 장치에서는, 스위칭 소자로서 주로 박막 트랜지스터가 사용되고 있다. 박막 트랜지스터의 제작에 있어서, 포토리소그래피에 사용하는 포토 마스크의 매수를 삭감하는 것은, 공정의 간략화를 위해 중요하다. 예를 들어 포토 마스크가 한 장 증가하면, 레지스트 도포, 프리베이킹, 노광, 현상, 포스트베이킹 등의 공정과, 그 전후의 공정에서, 피막의 형성 및 에칭 공정, 또한 레지스트 박리, 세정 및 건조 공정 등이 필요해진다. 따라서, 제작 공정에 사용하는 포토 마스크가 한 장 증가하는 것만으로, 공정 수가 대폭 증가한다. 따라서, 제작 공정에 있어서의 포토 마스크를 저감하기 위해서, 수많은 기술 개발이 이루어지고 있다.
박막 트랜지스터는, 채널 형성 영역이 게이트 전극보다 하층에 형성되는 톱 게이트형과, 채널 형성 영역이 게이트 전극보다 상층에 형성되는 보텀 게이트형으로 대별된다. 보텀 게이트형 박막 트랜지스터의 제작 공정에서 사용되는 포토 마스크의 매수는, 톱 게이트형 박막 트랜지스터의 제작 공정에서 사용되는 포토 마스크의 매수보다도 적은 것이 알려져 있다. 보텀 게이트형 박막 트랜지스터는, 3장의 포토 마스크에 의해 제작되는 것이 일반적이다.
포토 마스크의 매수를 저감시키는 종래의 기술로서는, 이면 노광, 레지스트 리플로우 또는 리프트 오프법과 같은 복잡한 기술을 사용하는 것이 많아, 특수한 장치를 필요로 하는 것이 많다. 이러한 복잡한 기술을 사용함으로써, 이것에 기인하는 여러 가지 문제가 생기고, 수율 저하 등이 우려되었다. 또한, 박막 트랜지스터의 전기적 특성을 희생하지 않을 수 없는 경우도 많다.
박막 트랜지스터의 제작 공정에서의, 포토 마스크의 매수를 줄이기 위한 대표적인 수단으로서, 다계조 마스크(하프톤 마스크 또는 그레이톤 마스크라고 불리는 것)를 사용한 기술이 널리 알려져 있다. 다계조 마스크를 사용하여 제작 공정을 저감하는 기술로서, 예를 들면 특허문헌 1을 들 수 있다.
[특허문헌 1] 일본 공개특허공보 2003-179069호
그러나, 상술한 다계조 마스크를 사용하여 보텀 게이트형 박막 트랜지스터를 제작하는 경우라도, 적어도 2장의 포토 마스크가 필요하고, 더 이상 포토 마스크의 매수를 저감하는 것은 곤란하다. 이 중 1장은, 게이트 전극층의 패터닝을 위해 사용되고 있다.
여기에서, 본 발명의 일 형태는, 게이트 전극층의 패터닝을 위한 포토 마스크를 새롭게 사용하지 않고 박막 트랜지스터가 제작 가능한, 새로운 수법을 제공하는 것을 과제로 한다. 즉, 복잡한 기술을 사용할 필요가 없고, 또한 1장의 포토 마스크라도 작성 가능한, 박막 트랜지스터의 제작 방법이 개시된다.
이로써, 박막 트랜지스터의 제작에 있어서, 사용하는 포토 마스크의 매수를 종래보다도 적게 할 수 있다.
또한, 본 발명의 일 형태인 박막 트랜지스터는, 특히 EL 표시 장치의 화소에 사용된다. 본 발명의 일 형태는, EL 표시 장치의 제작에 있어서, 복잡한 기술을 사용하지 않고, 포토리소그래피법에 사용하는 포토 마스크의 매수를 종래보다도 적게 하는 것을 과제로 한다. 그리고, EL 표시 장치의 제작 공정을 간략하게 하는 것을 본 발명의 일 형태의 과제로 한다.
본 발명의 일 형태인 박막 트랜지스터의 제작 방법에서는, 제 1 도전막과, 상기 제 1 도전막 위에 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 이 순서로 적층한 박막 적층체를 형성하고, 제 1 에칭에 의해 상기 제 1 도전막을 노출시키면서, 적어도 상기 박막 적층체의 패턴을 형성하고, 제 2 에칭에 의해 제 1 도전막의 패턴을 형성한다. 여기에서, 제 2 에칭은, 제 1 도전막이 사이드 에칭되는 조건에 의해 행한다.
여기에서, 제 1 에칭은, 드라이 에칭 또는 웨트 에칭을 사용하면 좋지만, 이방성이 높은 에칭법(물리적 에칭)에 의해 행하는 것이 바람직하다. 제 1 에칭에 이방성이 높은 에칭법을 사용함으로써, 패턴의 가공 정밀도를 향상시킬 수 있다. 또, 제 1 에칭을 드라이 에칭에 의해 행하는 경우에는, 하나의 공정에서 행할 수 있지만, 제 1 에칭을 웨트 에칭에 의해 행하는 경우에는, 복수의 공정에 의해 제 1 에칭을 한다. 따라서, 제 1 에칭에는, 드라이 에칭을 사용하는 것이 바람직하다.
또한, 제 2 에칭은, 드라이 에칭 또는 웨트 에칭을 사용하면 좋지만, 등방성의 에칭이 지배적인 에칭법(화학적 에칭)에 의해 행하는 것이 바람직하다. 제 2 에칭에 등방성의 에칭이 지배적인 에칭법(화학적 에칭)을 사용함으로써, 제 1 도전막을 사이드 에칭할 수 있다. 따라서, 제 2 에칭에는, 웨트 에칭을 사용하는 것이 바람직하다.
여기에서, 제 2 에칭은 제 1 도전막의 사이드 에칭을 동반하는 조건에 의해 행하기 때문에, 제 1 도전막은 상기 패턴 형성된 박막 적층체보다도 안쪽으로 후퇴한다. 따라서, 제 2 에칭 후의 제 1 도전막의 측면은, 패턴 형성된 박막 적층체의 측면보다도 안쪽에 존재한다. 또한, 패턴 형성된 제 1 도전막의 측면과 패턴 형성된 박막 적층체의 측면과의 간격은 대략 같은 것으로 된다.
또, 제 1 도전막의 패턴이란, 예를 들어, 게이트 전극, 게이트 배선 및 용량 전극을 형성하는 금속 배선의 상면 레이아웃을 말한다.
개시하는 발명의 일 형태는, 사이드 에칭을 사용하여 게이트 전극층을 형성하고, 바람직하게는 오목부를 갖는 레지스트 마스크를 사용하여 상기 게이트 전극층보다 상층에 형성되는 소스 전극 및 드레인 전극층을 형성한 박막 트랜지스터를 갖는 EL 표시 장치의 제작 방법이다.
본 발명의 일 형태는, 제 1 도전막, 제 1 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 차례로 적층하여 형성하고, 상기 제 2 도전막 위에 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 사용하여, 상기 제 1 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 하여 상기 제 1 도전막의 적어도 표면을 노출시키고, 상기 제 1 도전막의 일부에 제 2 에칭을 하여 상기 제 1 절연막의 폭보다도 좁아지도록 게이트 전극층을 형성하고, 상기 제 2 도전막 위에 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 사용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성함으로써 박막 트랜지스터를 형성하고, 상기 제 2 레지스트 마스크를 제거하고, 상기 박막 트랜지스터를 덮어 제 2 절연막을 형성하고, 상기 소스 전극 및 드레인 전극층의 일부를 노출하도록 상기 제 2 절연막에 개구부를 형성하고, 상기 개구부 및 상기 제 2 절연막 위에 제 1 화소 전극을 선택적으로 형성하고, 상기 제 1 화소 전극 위에 EL층을 형성하고, 상기 EL층 위에 제 2 화소 전극 을 형성하는 것을 특징으로 하는 EL 표시 장치의 제작 방법이다.
본 발명의 일 형태는, 제 1 도전막, 제 1 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 차례로 적층하여 형성하고, 상기 제 2 도전막 위에 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 사용하여, 상기 제 1 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 하여 상기 제 1 도전막의 적어도 표면을 노출시키고, 상기 제 2 도전막 위에 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 형성한 후에 상기 제 1 도전막의 일부에 제 2 에칭을 하고 상기 제 1 절연막의 폭보다도 폭이 좁아지도록 게이트 전극층을 형성하고, 상기 제 2 레지스트 마스크를 사용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성함으로써 박막 트랜지스터를 형성하고, 상기 제 2 레지스트 마스크를 제거하고, 상기 박막 트랜지스터를 덮어 제 2 절연막을 형성하고, 상기 소스 전극 및 드레인 전극층의 일부를 노출하도록 상기 제 2 절연막에 개구부를 형성하고, 상기 개구부 및 상기 제 2 절연막 위에 제 1 화소 전극을 선택적으로 형성하고, 상기 제 1 화소 전극 위에 EL층을 형성하고, 상기 EL층 위에 제 2 화소 전극을 형성하는 것을 특징으로 하는 EL 표시 장치의 제작 방법이다.
본 발명의 일 형태는, 제 1 도전막, 제 1 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 차례로 적층하여 형성하고, 상기 제 2 도전막 위에 오목부를 갖는 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 사용하여, 상기 제 1 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 하여 상기 제 1 도전막의 적어도 표면을 노출시키고, 상기 제 1 도전막의 일부에 제 2 에칭을 하여 상기 제 1 절연막의 폭보다도 폭이 좁아지도록 게이트 전극층을 형성하고, 상기 제 1 레지스트 마스크를 후퇴시킴으로써 상기 제 1 레지스트 마스크의 오목부와 중첩하는 상기 제 2 도전막을 노출시키면서 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 사용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성함으로써 박막 트랜지스터를 형성하고, 상기 제 2 레지스트 마스크를 제거하여, 상기 박막 트랜지스터를 덮어 제 2 절연막을 형성하고, 상기 소스 전극 및 드레인 전극층의 일부를 노출하도록 상기 제 2 절연막에 개구부를 형성하고, 상기 개구부 및 상기 제 2 절연막 위에 제 1 화소 전극을 선택적으로 형성하고, 상기 제 1 화소 전극 위에 EL층을 형성하고, 상기 EL층 위에 제 2 화소 전극을 형성하는 것을 특징으로 하는 EL 표시 장치의 제작 방법이다.
본 발명의 일 형태는, 제 1 도전막, 제 1 절연막, 반도체막, 불순물 반도체막 및 제 2 도전막을 차례로 적층하여 형성하고, 상기 제 2 도전막 위에 오목부를 갖는 제 1 레지스트 마스크를 형성하고, 상기 제 1 레지스트 마스크를 사용하여, 상기 제 1 절연막, 상기 반도체막, 상기 불순물 반도체막 및 상기 제 2 도전막에 제 1 에칭을 하여 상기 제 1 도전막의 적어도 표면을 노출시키고, 상기 제 1 레지스트 마스크를 후퇴시킴으로써 상기 제 1 레지스트 마스크의 오목부와 중첩하는 상 기 제 2 도전막을 노출시키면서 제 2 레지스트 마스크를 형성하고, 상기 제 2 레지스트 마스크를 형성한 후에 상기 제 1 도전막의 일부에 제 2 에칭을 하여 상기 제 1 절연막의 폭보다도 폭이 좁아지도록 게이트 전극층을 형성하고, 상기 제 2 레지스트 마스크를 사용하여 상기 제 2 도전막, 상기 불순물 반도체막 및 상기 반도체막의 일부에 제 3 에칭을 하여 소스 전극 및 드레인 전극층, 소스 영역 및 드레인 영역층 및 반도체층을 형성함으로써 박막 트랜지스터를 형성하고, 상기 제 2 레지스트 마스크를 제거하여, 상기 박막 트랜지스터를 덮어 제 2 절연막을 형성하고, 상기 소스 전극 및 드레인 전극층의 일부를 노출하도록 상기 제 2 절연막에 개구부를 형성하고, 상기 개구부 및 상기 제 2 절연막 위에 제 1 화소 전극을 선택적으로 형성하고, 상기 제 1 화소 전극 위에 EL층을 형성하고, 상기 EL층 위에 제 2 화소 전극을 형성하는 것을 특징으로 하는 EL 표시 장치의 제작 방법이다.
상기 구성의 제작 방법으로서, 제 1 레지스트 마스크가 오목부를 갖는 경우에 있어서, 상기 제 1 레지스트 마스크는 다계조 마스크를 사용하여 형성하는 것이 바람직하다. 다계조 마스크를 사용함으로써, 간략한 공정에서 오목부를 갖는 레지스트 마스크를 형성할 수 있다.
상기 구성의 EL 표시 장치의 제작 방법을 적용함으로써, 상기 제 1 에칭에 의해서 소자 영역이 형성되고, 상기 제 2 에칭에 의해서 상기 소자 영역의 측면으로부터 대략 같은 거리만큼 안쪽에 게이트 전극층의 측면을 형성할 수 있다.
상기 구성의 제 1 에칭 및 제 2 에칭을 사용하는 EL 표시 장치의 제작 방법의 어느 하나에 있어서, 상기 제 1 에칭은 드라이 에칭에 의해 행하고, 상기 제 2 에칭은 웨트 에칭에 의해 행하는 것이 바람직하다. 제 1 에칭에 의한 가공은 고정밀도로 하는 것이 바람직하고, 제 2 에칭에 의한 가공은 사이드 에칭을 동반할 필요가 있다. 고정밀도의 가공을 하기 위해서는 드라이 에칭이 바람직하고, 또한, 웨트 에칭은 화학 반응을 이용하기 때문에 드라이 에칭보다도 사이드 에칭이 생기기 쉽기 때문이다.
상기 구성의 EL 표시 장치의 제작 방법에 있어서, 상기 제 2 절연막은, CVD법 또는 스퍼터링법에 의해 형성한 절연막과, 스핀 코팅법에 의해 형성한 절연막을 적층하여 형성하는 것이 바람직하다. 특히 바람직하게는 질화실리콘막을 CVD법 또는 스퍼터링법에 의해 형성하고, 유기수지막을 스핀 코팅법에 의해 형성한다. 제 2 절연막을 이렇게 형성함으로써, 박막 트랜지스터의 전기적 특성에 영향을 미칠 수 있는 불순물 원소 등으로부터 박막 트랜지스터를 보호하고, 또한 화소 전극의 피형성면의 평탄성을 향상시켜 수율의 저하를 방지할 수 있다.
상기 구성의 EL 표시 장치의 제작 방법을 적용할 때에 형성되는 박막 트랜지스터는, 게이트 전극층을 덮는 게이트 절연막을 갖고, 상기 게이트 절연막 위에 반도체층을 갖고, 상기 반도체층 위에 소스 영역 및 드레인 영역을 갖고, 상기 소스 영역 및 드레인 영역 위에 소스 전극 및 드레인 전극을 갖고, 상기 게이트 전극층의 측면에 접하여 공동이 형성되어 있다. 공동이 형성됨으로써 게이트 전극 단부 근방을 저유전율화(low-k화)할 수 있다.
또, 「막」이란, 전체면에 형성된 패턴 형성되어 있지 않는 것을 말하며, 「층」이란, 레지스트 마스크 등에 의해 원하는 형상으로 패턴 형성된 것을 말한다. 그러나, 적층막의 각 층에 대해서는, 막과 층을 특히 구별하지 않고 사용하는 경우가 있다.
또, 에칭은, 「의도하지 않은 에칭」이 극히 생기지 않는 조건에 의해 행하는 것이 바람직하다.
또, 본 명세서중에서, 임의의 막이 「내열성을 갖는다」란, 후의 공정에서의 온도에 의해서 상기 막이 막으로서의 형태를 유지하고, 또한 상기 막에 요구되는 기능 및 특성을 유지할 수 있다는 것을 말한다.
또, 「게이트 배선」이란, 박막 트랜지스터의 게이트 전극에 접속되는 배선을 말한다. 게이트 배선은, 게이트 전극층에 의해 형성된다. 또한, 게이트 배선은 주사선이라고 불리는 경우가 있다.
또한, 「소스 배선」이란, 박막 트랜지스터의 소스 전극 및 드레인 전극의 한쪽에 접속되는 배선을 말한다. 소스 배선은, 소스 전극 및 드레인 전극층에 의해 형성된다. 또한, 소스 배선은 신호선이라고 불리는 경우가 있다.
또한, 「전원선」이란, 전원에 접속된, 일정한 전위로 유지된 배선을 말한다.
게이트 전극의 패턴 형성에 새로운 포토 마스크를 필요로 하지 않고, 박막 트랜지스터의 제작 공정 수를 대폭 삭감할 수 있고, 상기 박막 트랜지스터는 EL 표시 장치에 적용할 수 있기 때문에, EL 표시 장치의 제작 공정 수를 대폭 삭감할 수 있다.
더욱 구체적으로는, 포토 마스크의 매수를 줄일 수 있다. 하나의 포토 마스크(다계조 마스크)를 사용하여 박막 트랜지스터를 제작하는 것도 가능하다. 따라서, EL 표시 장치의 제작 공정 수를 대폭 삭감할 수 있다.
또한, 포토 마스크의 매수의 저감을 목적으로 한 종래의 기술과는 달리, 이면 노광, 레지스트 리플로우 및 리프트 오프법 등의 복잡한 공정을 거칠 필요가 없다. 따라서, 수율을 저하시키지 않고 EL 표시 장치의 제작 공정 수를 대폭 삭감할 수 있다.
또한, 포토 마스크의 매수의 저감을 목적으로 한 종래의 기술에서는, 전기적 특성을 희생하지 않을 수 없는 경우도 적지 않지만, 본 발명의 일 형태에서는, 박막 트랜지스터의 전기적 특성을 유지하면서, 박막 트랜지스터의 제작 공정 수를 대폭 삭감할 수 있다. 따라서, EL 표시 장치의 표시 품질 등을 희생하지 않고, EL 표시 장치의 제작 공정 수를 대폭 삭감할 수 있다.
또한, 상기 효과에 의해, EL 표시 장치의 제작 비용을 대폭 삭감할 수 있다. 또, 본 발명의 일 형태인 박막 트랜지스터는, 게이트 전극층 단부에 접하여 공동을 갖기 때문에, 게이트 전극과 드레인 전극 사이에 생기는 누설 전류가 작은 것으로 된다.
이하에서는, 본 발명의 실시 형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세를 다양하게 변경할 수 있다는 것은, 당업자이 면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재내용에 한정하여 해석되지 않는다. 또, 도면을 사용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 같은 것을 가리킬 때는 해치(hatch) 패턴을 같게 하고, 특히 부호를 붙이지 않는 경우가 있다. 또한, 절연막은 상면도에는 도시하지 않는 것으로 한다.
(실시 형태 1)
본 실시 형태에서는, 박막 트랜지스터의 제작 방법 및 상기 박막 트랜지스터가 매트릭스형으로 배치된 EL 표시 장치의 제작 방법의 일례에 관해서, 도 1 내지 도 16을 참조하여 설명한다.
박막 트랜지스터를 스위칭 소자로서 사용하는 EL 표시 장치(액티브형 EL 표시 장치)의 화소 회로로서는, 여러 가지가 검토되어 있다. 본 실시 형태에서는, 단순한 화소 회로의 일례를, 도 1에 도시하고, 이 화소 회로를 적용한 화소 구조의 제작 방법에 관해서 설명한다. 단, 개시하는 EL 표시 장치의 화소 회로는 도 1에 도시하는 구성에 한정되지 않는다.
도 1에 도시하는 EL 표시 장치의 화소 구조에 있어서, 화소(21)는, 제 1 트랜지스터(11), 제 2 트랜지스터(12), 제 3 트랜지스터(13), 용량 소자(14) 및 발광 소자(15)를 갖는다. 제 1 내지 제 3 트랜지스터는 n형 트랜지스터이다. 제 1 트랜지스터(11)의 게이트 전극은, 게이트 배선(16)에 접속되고, 소스 전극 및 드레인 전극의 한쪽(제 1 전극이라고 함.)은, 소스 배선(18)에 접속되고, 소스 전극 및 드레인 전극의 다른쪽(제 2 전극이라고 함.)은, 제 2 트랜지스터(12)의 게이트 전극, 및 용량 소자(14)의 한쪽의 전극(제 1 전극이라고 함.)에 접속되어 있다. 용량 소자(14)의 다른쪽의 전극(제 2 전극이라고 함.)은, 제 2 트랜지스터(12)의 소스 전극 및 드레인 전극의 한쪽(제 1 전극이라고 함.), 제 3 트랜지스터(13)의 소스 전극 및 드레인 전극의 한쪽(제 1 전극이라고 함.), 및 발광 소자(15)의 한쪽의 전극(제 1 전극이라고 함.)에 접속되어 있다. 제 2 트랜지스터(12)의 소스 전극 및 드레인 전극의 다른쪽(제 2 전극이라고 함.)은, 제 2 전원선(19)에 접속되어 있다. 제 3 트랜지스터(13)의 소스 전극 및 드레인 전극의 다른쪽(제 2 전극이라고 함.)은, 제 1 전원선(17)에 접속되고, 게이트 전극은 게이트 배선(16)에 접속되어 있다. 발광 소자(15)의 다른쪽의 전극(제 2 전극이라고 함.)은, 공통 전극(20)에 접속되어 있다. 또, 제 1 전원선(17)과 제 2 전원선(19)의 전위는 다른 것으로 한다.
화소(21)의 동작에 관해서 설명한다. 게이트 배선(16)의 신호에 의해서 제 3 트랜지스터(13)가 온하면, 제 2 트랜지스터(12)의 제 1 전극, 발광 소자(15)의 제 1 전극, 및 용량 소자(14)의 제 2 전극의 전위가, 제 1 전원선(17)의 전위(V17)와 같아진다. 여기에서, 제 1 전원선(17)의 전위(V17)는 일정하게 하기 때문에, 제 2 트랜지스터(12)의 제 1 전극 등의 전위는 일정(V17)하다.
게이트 배선(16)의 신호에 의해서 제 1 트랜지스터(11)가 선택되어 온하면, 소스 배선(18)으로부터의 신호의 전위(V18)가 제 1 트랜지스터(11)를 통하여 제 2 트랜지스터(12)의 게이트 전극에 입력된다. 이 때, 제 2 전원선(19)의 전위(V19)가 제 1 전원선(17)의 전위(V17)보다도 높으면 Vgs=V18-V17이 된다. 그리고, Vgs가 제 2 트랜지스터(12)의 임계치 전압보다도 크면, 제 2 트랜지스터(12)는 온한다.
따라서, 제 2 트랜지스터(12)를 선형(線形) 영역에서 동작시킬 때에는, 소스 배선(18)의 전위(V18)를 변화시킴(예를 들면, 2치)으로써, 제 2 트랜지스터(12)의 온과 오프를 제어할 수 있다. 즉, 발광 소자(15)가 갖는 EL층에, 전압을 인가할지의 여부를 제어할 수 있다.
또한, 제 2 트랜지스터(12)를 포화 영역에서 동작시킬 때에는, 소스 배선(18)의 전위(V18)를 변화시킴으로써, 발광 소자(15)에 흐르는 전류량을 제어할 수 있다.
이상과 같이 하여, 제 2 트랜지스터(12)를 선형 영역에서 동작시키는 경우, 발광 소자(15)에 전압을 인가할지의 여부를 제어할 수 있고, 발광 소자(15)의 발광 상태와 비발광 상태를 제어할 수 있다. 이러한 구동 방법은, 예를 들면, 디지털 시간 계조 구동에 사용할 수 있다. 디지털 시간 계조 구동은, 1 프레임을 복수의 서브프레임으로 분할하고, 각 서브프레임에 있어서 발광 소자(15)의 발광 상태와 비발광 상태를 제어하는 구동 방법이다. 또한, 제 2 트랜지스터(12)를 포화 영역에서 동작시키는 경우, 발광 소자(15)에 흐르는 전류량을 제어할 수 있고, 발광 소자의 휘도를 조정할 수 있다.
다음에, 도 1에 도시하는 화소 회로를 적용한 화소 구조와, 그 제작 방법에 대하여 이하에 설명한다.
또, 도 2 내지 도 6에는 본 실시 형태에 따른 박막 트랜지스터의 상면도를 도시하고, 도 6은 화소 전극까지 형성한 완성도이다. 도 7 내지 도 9는, 도 2 내지 도 6에 도시하는 A-A'에 있어서의 단면도이다. 도 10 내지 도 12는, 도 2 내지 도 6에 도시하는 B-B'에 있어서의 단면도이다. 도 13 내지 도 15는, 도 2 내지 도 6에 도시하는 C-C'에 있어서의 단면도이다.
우선, 기판(100) 위에 제 1 도전막(102), 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)을 형성한다. 이들의 막은, 단층으로 형성하여도 좋고, 복수의 막을 적층한 적층막이어도 좋다.
기판(100)은, 절연성 기판이고, 예를 들어 유리 기판 또는 석영기판을 사용할 수 있다. 본 실시 형태에 있어서는, 유리 기판을 사용한다.
제 1 도전막(102)은, 도전성 재료에 의해 형성한다. 제 1 도전막(102)은, 예를 들면 티타늄, 몰리브덴, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 니오브 또는 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 단, 후의 공정(제 1 절연막(104)의 형성 등)에 견딜 수 있을 정도의 내열성은 필요하고, 후의 공정(제 2 도전막(110)의 에칭 등)으로 식각(食刻) 또는 부식되지 않는 재료를 선택하는 것을 요한다. 이 한정에 있어서, 제 1 도전막(102)은 특정한 재료에 한정되지 않는다.
또, 제 1 도전막(102)은, 예를 들면 스퍼터링법 또는 CVD법(열CVD법 또는 플라즈마 CVD법 등을 포함함) 등에 의해 형성할 수 있다. 단, 특정한 방법에 한정되 지 않는다.
제 1 절연막(104)은, 절연성 재료에 의해 형성한다. 제 1 절연막(104)은, 예를 들면, 실리콘의 산화막, 질화막, 산화질화막 또는 질화산화막 등을 사용하여 형성할 수 있다. 단, 제 1 도전막(102)과 마찬가지로, 내열성이 필요하고, 후의 공정에서 식각(食刻) 또는 부식되지 않는 재료를 선택하는 것을 요한다. 이 한정에 있어서, 제 1 절연막(104)은 특정한 재료에 한정되지 않는다.
또, 제 1 절연막(104)은, 예를 들면 CVD법(열CVD법 또는 플라즈마 CVD법 등을 포함함) 또는 스퍼터링법 등에 의해 형성할 수 있지만, 특정한 방법에 한정되지 않는다.
제 1 절연막(104)은, 게이트 절연막으로서 기능하는 것이다.
반도체막(106)은, 반도체 재료에 의해 형성한다. 반도체막(106)은, 예를 들면, 실란 가스에 의해 형성되는 비정질 실리콘 등을 사용하여 형성할 수 있다. 단, 제 1 도전막(102) 등과 마찬가지로, 내열성이 필요하고, 후의 공정에서 식각 또는 부식되지 않는 재료를 선택하는 것을 요한다. 이 한정에 있어서, 반도체막(106)은 특정한 재료에 한정되지 않는다. 따라서, 게르마늄 등을 사용하여도 좋다.
또, 반도체막(106)은, 예를 들면 CVD법(열CVD법 또는 플라즈마 CVD법 등을 포함함) 또는 스퍼터링법 등에 의해 형성할 수 있다. 단, 특정한 방법에 한정되지 않는다.
반도체막(106)은, 결정성 반도체막과, 비정질 반도체막의 적층막을 사용하는 것이 바람직하다. 결정성 반도체막으로서는, 다결정 반도체막 또는 미결정 반도체막 등을 들 수 있다.
다결정 반도체막이란, 결정립에 의해 구성되고, 상기 결정입자 간에 많은 입계(粒界)를 포함하는 반도체막을 말한다. 다결정 반도체막은, 예를 들면 열 결정화법 또는 레이저 결정화법에 의해 형성된다. 여기에서, 열 결정화법이란, 기판 위에 비정질 반도체막을 형성하고, 상기 기판을 가열함으로써 비정질 반도체를 결정화하는 결정화법을 말한다. 또한, 레이저 결정화법이란, 기판 위에 비정질 반도체막을 형성하고, 상기 비정질 반도체막에 대하여 레이저를 직접 조사하여 비정질 반도체를 결정화하는 결정화법을 말한다. 또는, 니켈 등의 결정화 촉진 원소를 첨가하여 결정화하는 결정화법을 사용하여도 좋다. 결정화 촉진 원소를 첨가하여 결정화하는 경우에는, 상기 반도체막에 대하여 레이저 조사를 하는 것이 바람직하다.
다결정 반도체는, 유리 기판에 변형을 발생하지 않을 정도의 온도와 시간으로 결정화를 하는 LTPS(Low Temperature Poly Silicon)와, 보다 고온에서 결정화를 하는 HTPS(High Temperature Poly Silicon)로 분류된다.
미결정 반도체막이란, 입자직경이 대략 2nm 이상 100nm 이하인 결정립을 포함하는 반도체막을 말하며, 막의 전체면이 결정립만에 의해서 구성되는 것, 또는 결정립간에 비정질 반도체가 개재하는 것을 포함한다. 미결정 반도체막의 형성 방법으로서는, 결정핵을 형성하여 상기 결정 핵을 성장시키는 방법, 비정질 반도체막을 형성하여 상기 비정질 반도체막에 접하여 절연막과 금속막을 형성하고, 상기 금속막에 대하여 레이저를 조사함으로써 상기 금속막에 발생한 열에 의해 비정질 반 도체를 결정화시키는 방법 등을 사용하면 좋다. 단, 비정질 반도체막에 대하여 열 결정화법 또는 레이저 결정화법을 사용하여 형성한 결정성 반도체막은 포함하지 않는 것으로 한다.
반도체막(106)으로서, 예를 들면, 결정성 반도체막 위에 비정질 반도체막을 적층하여 형성한 적층막을 사용하면, EL 표시 장치의 화소 회로가 갖는 트랜지스터를 고속으로 동작시킬 수 있다. 여기에서, 결정성 반도체막으로서는, 다결정 반도체(LTPS 및 HTPS를 포함함)막을 적용하여도 좋고, 미결정 반도체막을 적용하여도 좋다.
또, 결정성 반도체막 위에 비정질 반도체막을 가짐으로써, 결정성 반도체막의 표면이 산화되는 것을 방지할 수 있다. 또한, 내압을 향상시켜, 오프 전류를 저하시킬 수 있다.
단, EL 표시 장치의 화소 회로가 정상으로 동작하는 한에 있어서, 반도체막(106)의 결정성에 대해서는 특히 한정되지 않는다.
불순물 반도체막(108)은, 일 도전성을 부여하는 불순물 원소를 포함하는 반도체막이고, 일 도전성을 부여하는 불순물 원소가 첨가된 반도체 재료 가스 등에 의해 형성된다. 본 실시 형태에서는 n형의 박막 트랜지스터를 형성하기 위해서, 예를 들어, 포스핀(화학식: PH3)을 포함하는 실란 가스에 의해 형성되는, 인을 포함하는 실리콘막에 의해 형성하면 좋다. 단, 제 1 도전막(102) 등과 마찬가지로, 내열성이 필요하고, 후의 공정에서 식각 또는 부식되지 않는 재료를 선택하는 것을 요한다. 이 한정에 있어서, 불순물 반도체막(108)은, 특정한 재료에 한정되지 않는다. 또, 불순물 반도체막(108)의 결정성에 대해서도 특히 한정되지 않는다. 또한, 반도체막(106)에 의해 형성되는 반도체층의 일부에, 도핑 등에 의해 오믹 접촉 가능한 영역을 형성하는 경우 등에는, 불순물 반도체막(108)을 형성할 필요가 없다.
본 실시 형태에서는, n형의 박막 트랜지스터를 제작하기 위해서, 첨가하는 일 도전성을 부여하는 불순물 원소로서, 비소 등을 사용하여도 좋고, 형성에 사용하는 실란 가스에는 아르신(화학식:AsH3)을 원하는 농도로 포함하면 좋다.
또, 불순물 반도체막(108)의 형성은, 예를 들면 CVD법(열CVD법 또는 플라즈마 CVD법 등을 포함함) 등에 의해 행할 수 있다. 단, 특정한 방법에 한정되지 않는다.
제 2 도전막(110)은, 도전성 재료(제 1 도전막(102)으로서 열거한 재료 등)이고, 제 1 도전막(102)과는 다른 재료에 의해 형성한다. 여기에서, 「다른 재료」란, 주성분이 다른 재료를 말한다. 구체적으로는, 나중에 설명하는 제 2 에칭에 의해 에칭되기 어려운 재료를 선택하면 좋다. 또한, 제 1 도전막(102) 등과 마찬가지로, 내열성이 필요하고, 후의 공정에서 식각 또는 부식되지 않는 재료를 선택하는 것을 요한다. 따라서, 이 한정에 있어서, 제 2 도전막(110)은 특정한 재료에 한정되지 않는다.
또, 제 2 도전막(110)은, 예를 들면 스퍼터링법 또는 CVD법(열CVD법 또는 플 라즈마 CVD법 등을 포함함) 등에 의해 형성할 수 있다. 단, 특정한 방법에 한정되지 않는다.
또, 상기 설명한 제 1 도전막(102), 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)에 대하여 요구되는 내열성은, 제 1 도전막(102)이 가장 높고, 이하 상기한 순서로 하여, 제 2 도전막(110)이 가장 낮다. 예를 들면, 반도체막(106)이 수소를 포함하는 비정질 반도체막인 경우에는, 약 300℃ 이상으로 함으로써 반도체막중의 수소가 탈리하여, 전기적 특성이 변화한다. 따라서, 예를 들면 반도체막(106)을 형성한 후의 공정에서는 300℃를 넘지 않는 온도로 하는 것이 바람직하다.
다음에, 제 2 도전막(110) 위에 제 1 레지스트 마스크(112)를 형성한다(도 7a, 도 10a, 도 13a를 참조). 여기에서, 제 1 레지스트 마스크(112)는 오목부 또는 볼록부를 갖는 레지스트 마스크인 것이 바람직하다. 바꾸어 말하면, 두께가 다른 복수의 영역(여기에서는, 2의 영역)으로 이루어지는 레지스트 마스크라고도 할 수 있다. 제 1 레지스트 마스크(112)에 있어서, 두꺼운 영역을 제 1 레지스트 마스크(112)의 볼록부라고 부르고, 얇은 영역을 제 1 레지스트 마스크(112)의 오목부라고 부르기로 한다. 단, 이것에 한정되지 않고, 오목부 또는 볼록부를 갖지 않는 레지스트 마스크를 사용하여도 좋다.
제 1 레지스트 마스크(112)에 있어서, 소스 전극 및 드레인 전극층이 형성되는 영역에는 볼록부가 형성되고, 소스 전극 및 드레인 전극층을 갖지 않고 반도체층이 노출되어 형성되는 영역에는 오목부가 형성되어 있다.
제 1 레지스트 마스크(112)는, 다계조 마스크를 사용함으로써 형성할 수 있다. 여기에서, 다계조 마스크에 대하여 도 16을 참조하여 이하에 설명한다.
다계조 마스크란, 다단층의 광량으로 노광을 할 수 있는 마스크이고, 대표적으로는, 노광 영역, 반(半)노광 영역 및 미(未)노광 영역의 3단계의 광량으로 노광하는 것을 말한다. 다계조 마스크를 사용함으로써, 한번의 노광 및 현상 공정에 의해서, 복수(대표적으로는 2종류)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 따라서, 다계조 마스크를 사용함으로써, 포토 마스크의 매수를 삭감할 수 있다.
도 16a-1 및 도 16b-1은, 대표적인 다계조 마스크의 단면도를 도시한다. 도 16a-1에는 그레이톤 마스크(140)를 도시하고, 도 16b-1에는 하프톤 마스크(145)를 도시한다.
도 16a-1에 도시하는 그레이톤 마스크(140)는, 투광성을 갖는 기판(141) 위에 차광막에 의해 형성된 차광부(142), 및 차광막의 패턴에 의해 형성된 회절 격자부(143)로 구성되어 있다.
회절 격자부(143)는, 노광에 사용하는 빛의 해상도 한계 이하의 간격으로 형성된 슬릿, 도트 또는 메쉬 등을 가짐으로써, 빛의 투과량을 제어한다. 또, 회절 격자부(143)에 형성되는 슬릿, 도트 또는 메쉬는 주기적인 것이어도 좋고, 비주기적인 것이어도 좋다.
투광성을 갖는 기판(141)으로서는, 석영 등을 사용할 수 있다. 차광부(142) 및 회절 격자부(143)를 구성하는 차광막은, 금속막을 사용하여 형성하면 좋고, 바 람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
그레이톤 마스크(140)에 노광하기 위한 빛을 조사한 경우, 도 16a-2에 도시하는 바와 같이, 차광부(142)에 중첩하는 영역에 있어서의 투광률은 0%가 되고, 차광부(142) 또는 회절 격자부(143)가 형성되어 있지 않는 영역에 있어서의 투광률은 100%가 된다. 또한, 회절 격자부(143)에 있어서의 투광률은, 대략 10 내지 70%의 범위이고, 회절 격자의 슬릿, 도트 또는 메쉬의 간격 등에 의해 조정 가능하다.
도 16b-1에 도시하는 하프톤 마스크(145)는, 투광성을 갖는 기판(146) 위에 반투광막에 의해 형성된 반투광부(147), 및 차광막에 의해 형성된 차광부(148)로 구성되어 있다.
반투광부(147)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 막을 사용하여 형성할 수 있다. 차광부(148)는, 그레이톤 마스크의 차광막과 동일한 금속막을 사용하여 형성하면 좋고, 바람직하게는 크롬 또는 산화크롬 등에 의해 형성된다.
하프톤 마스크(145)에 노광하기 위한 빛을 조사한 경우, 도 16b-2에 도시하는 바와 같이, 차광부(148)에 중첩하는 영역에 있어서의 투광률은 0%가 되고, 차광부(148) 또는 반(半)투광부(147)가 형성되어 있지 않는 영역에 있어서의 투광률은 100%가 된다. 또한, 반투광부(147)에 있어서의 투광률은, 대략 10 내지 70%의 범위이고, 형성하는 재료의 종류 또는 형성하는 막두께 등에 의해, 조정 가능하다.
다계조 마스크를 사용하여 노광하여 현상함으로써, 막두께가 다른 영역을 갖는 제 1 레지스트 마스크(112)를 형성할 수 있다.
단, 이것에 한정되지 않고, 다계조 마스크를 사용하지 않고 제 1 레지스트 마스크를 형성하여도 좋다. 또한, 상기한 바와 같이, 제 1 레지스트 마스크가 오목부 또는 볼록부를 갖지 않는 레지스트 마스크이어도 좋다.
다음에, 제 1 레지스트 마스크(112)를 사용하여 제 1 에칭을 한다. 즉, 제 1 절연막(104), 반도체막(106), 불순물 반도체막(108) 및 제 2 도전막(110)을 에칭에 의해 패터닝하고, 박막 적층체(114)를 형성한다(도 2, 도 7b, 도 10b, 도 13b를 참조). 이 때, 적어도 제 1 도전막(102)의 표면을 노출시키는 것이 바람직하다. 이 에칭 공정을 제 1 에칭이라고 부른다. 제 1 에칭은, 드라이 에칭 또는 웨트 에칭을 사용하면 좋다. 또, 제 1 에칭을 드라이 에칭에 의해 행하는 경우에는 하나의 공정에서 행할 수 있지만, 제 1 에칭을 웨트 에칭에 의해 행하는 경우에는 복수의 공정에 의해 제 1 에칭을 하면 좋다. 피에칭막의 종류에 따라서 에칭 레이트가 다르고, 하나의 공정에서 행하는 것이 곤란하기 때문이다.
제 1 에칭은, 예를 들면 3단계의 드라이 에칭에 의해 하면 좋다. 우선, Cl2 가스와 CF4 가스와 O2 가스의 혼합 가스 중에서 에칭을 하고, 다음에, Cl2 가스만을 사용하여 에칭을 하고, 제일 마지막에, CHF3 가스만을 사용하여 에칭을 하면 좋다.
다음에, 제 1 레지스트 마스크(112)를 사용하여 제 2 에칭을 한다. 즉, 제 1 도전막(102)을 에칭에 의해 패터닝하고, 게이트 전극층(116)을 형성한다(도 3, 도 7c, 도 10c, 도 13c를 참조). 이 에칭 공정을 제 2 에칭이라고 부른다.
또, 게이트 전극층(116)은, 박막 트랜지스터의 게이트 전극, 게이트 배선, 용량 소자의 한쪽의 전극, 및 지지부를 구성하고 있다. 게이트 전극층(116A)으로 표기하는 경우에는, 게이트 배선, 제 1 트랜지스터(11)의 게이트 전극, 및 제 3 트랜지스터(13)의 게이트 전극을 구성하는 전극층을 가리킨다. 게이트 전극층(116B)으로 표기하는 경우에는, 제 2 트랜지스터(12)의 게이트 전극, 및 용량 소자(14)의 한쪽의 전극을 구성하는 전극층을 가리킨다. 게이트 전극층(116C)으로 표기하는 경우에는, 지지부를 구성하는 전극층을 가리킨다. 그리고, 이들을 총괄하여 게이트 전극층(116)이라고 부른다.
제 2 에칭은, 제 1 도전막(102)에 의해 형성되는 게이트 전극층(116)의 측면이, 박막 적층체(114)의 측면보다 안쪽에 형성되는 에칭 조건에 의해 행한다. 바꾸어 말하면, 게이트 전극층(116)의 측면이, 박막 적층체(114)의 저면에 접하여 형성되도록 에칭한다(A-A'단면에 있어서 게이트 전극층(116)의 폭이 박막 적층체(114)의 폭보다 작아지도록 에칭한다). 또한, 제 2 도전막(110)에 대한 에칭 레이트가 작고, 또한 제 1 도전막(102)에 대한 에칭 레이트가 큰 조건에 의해 행한다. 바꾸어 말하면, 제 2 도전막(110)에 대한 제 1 도전막(102)의 에칭 선택비가 큰 조건에 의해 행한다. 이러한 조건에 의해 제 2 에칭을 행함으로써, 게이트 전극층(116)을 형성할 수 있다.
또, 게이트 전극층(116)의 측면의 형상은 특히 한정되지 않는다. 예를 들면, 테이퍼 형상이어도 좋다. 게이트 전극층(116)의 측면의 형상은, 제 2 에칭에 있어서 사용하는 약액 등의 조건에 따라서 정해지는 것이다.
여기에서, 「제 2 도전막(110)에 대한 에칭 레이트가 작고, 또한 제 1 도전막(102)에 대한 에칭 레이트가 큰 조건」, 또는「제 2 도전막(110)에 대한 제 1 도 전막(102)의 에칭 선택비가 큰 조건」이란, 이하의 제 1 요건 및 제 2 요건을 만족시키는 것을 말한다.
제 1 요건은, 게이트 전극층(116)이 필요한 개소에 잔존하는 것이다. 게이트 전극층(116)의 필요한 개소란, 도 3 내지 도 6에 점선으로 나타내는 영역을 말한다. 즉, 제 2 에칭 후에, 게이트 전극층(116)이 게이트 배선, 트랜지스터가 갖는 게이트 전극, 및 용량 소자가 갖는 하나의 전극을 구성하도록 잔존하는 것이 필요하다. 게이트 전극층이 게이트 배선을 구성하기 위해서는, 이들의 배선이 단선하지 않도록 제 2 에칭을 할 필요가 있다. 도 3 및 도 7에 도시하는 바와 같이, 박막 적층체(114)의 측면으로부터 간격(d1)만큼 안쪽에 게이트 전극층(116)의 측면이 형성되는 것이 바람직하고, 간격(d1)은 실시자가 레이아웃에 따라서 적절하게 설정하면 좋다.
제 2 요건은, 게이트 전극층(116)에 의해 구성되는 게이트 배선의 최소 폭(d3), 및 소스 전극 및 드레인 전극층(120)에 의해 구성되는 소스 배선 및 전원선의 최소 폭(d2)이 적절한 것으로 되는 것이다(도 6 참조). 제 2 에칭에 의해 소스 전극 및 드레인 전극층(120)이 에칭되면 소스 배선 및 전원선의 최소 폭(d2)이 작아지고, 소스 배선 및 전원선의 전류 밀도가 과대해져, 전기적 특성이 저하되기 때문이다. 따라서, 제 2 에칭은, 제 1 도전막(102)의 에칭 레이트가 과대하게 되지 않고, 또한 제 2 도전막(110)의 에칭 레이트가 가능한 한 작은 조건에서 행한다.
또한, 소스 배선 및 전원선의 최소 폭(d2)은 크게 하는 것이 곤란하다. 소스 배선 및 전원선의 최소 폭(d2)은 소스 배선 및 전원선과 중첩하는 반도체층의 최소 폭(d4)에 의해 결정되고, 소스 배선 및 전원선의 최소 폭(d2)을 크게 하기 위해서는 반도체층의 최소 폭(d4)을 크게 하지 않으면 안 되며, 인접하는 게이트 배선을 절연시키는 것이 곤란해지기 때문이다. 반도체층의 최소 폭(d4)은, 상기한 간격(d1)의 대략 2배보다도 작게 한다. 바꾸어 말하면, 간격(d1)은 반도체층의 최소 폭(d4)의 약 반분보다도 크게 한다.
또, 소스 배선 및 전원선과 중첩하는 반도체층의 폭을 최소 폭(d4)으로 하는 부분은, 게이트 전극층을 소자마다 분리하기 위해서 필요한 개소에 적절하게 형성하면 좋다. 제 2 에칭에 의해, 반도체층의 폭을 d4로 한 개소와 중첩하는 부분에는 게이트 전극층(116)이 잔존하지 않는 패턴을 형성할 수 있다.
또, 소스 전극 및 드레인 전극층에 의해 형성된, 화소 전극층과 접속되는 부분의 전극의 폭은 소스 배선 및 전원선의 최소 폭(d2)으로 하는 것이 바람직하다.
상기 설명한 바와 같이, 사이드 에칭을 동반하는 조건에 의해 제 2 에칭을 하는 것은 매우 중요하다. 제 2 에칭이 제 1 도전막(102)의 사이드 에칭을 동반함으로써, 게이트 전극층(116)에 의해 구성되는, 인접하는 게이트 배선간 뿐만 아니라, 화소 회로내의 소자의 접속을 원하는 것으로 하도록 패턴을 형성할 수 있기 때 문이다.
여기에서, 사이드 에칭이란, 피에칭막의 두께 방향(기판면에 수직인 방향 또는 피에칭막의 하지막의 면에 수직인 방향)뿐만 아니라, 두께 방향에 대하여 수직인 방향(기판면에 평행한 방향 또는 피에칭막의 하지막의 면에 평행한 방향)으로도 피에칭막이 깎이는 에칭을 말한다. 사이드 에칭된 피에칭막의 단부는, 피에칭막에 대한 에칭 가스 또는 에칭에 사용하는 약액의 에칭 레이트에 의해서 다양한 형상이 되도록 형성되지만, 단부가 곡면이 되도록 형성되는 경우가 많다.
또, 도 3에 도시하는 게이트 전극층(116C)은, 박막 적층체(114)를 지지하는 지지부로서 기능한다. 지지부를 가짐으로써, 게이트 전극층보다 위에 형성되는 게이트 절연막 등의 막 벗겨짐을 방지할 수 있다. 또한 지지부를 형성함으로써, 제 2 에칭에 의해 게이트 전극층(116)에 접하여 형성되는, 공동의 영역이 필요 이상으로 넓어지는 것을 방지할 수 있다. 또, 지지부를 형성함으로써, 박막 적층체(114)가 자체 무게에 의해서 파괴되거나, 또는 파손되는 것도 방지할 수 있고, 수율이 향상되기 때문에 바람직하다. 단, 지지부를 갖는 형태에 한정되지 않고, 지지부를 형성하지 않아도 좋다.
이상 설명한 바와 같이, 제 2 에칭은, 웨트 에칭에 의해 행하는 것이 바람직하다.
제 2 에칭을 웨트 에칭에 의해서 행하는 경우, 제 1 도전막(102)으로서 알루미늄 또는 몰리브덴을 형성하고, 제 2 도전막(110)으로서 티타늄 또는 텅스텐을 형성하고, 에칭에는 질산, 아세트산 및 인산을 포함하는 약액을 사용하면 좋다. 또 는, 제 1 도전막(102)으로서 몰리브덴을 형성하고, 제 2 도전막(110)으로서 티타늄, 알루미늄 또는 텅스텐을 형성하고, 에칭에는 과산화수소수를 포함하는 약액을 사용하면 좋다.
제 2 에칭을 웨트 에칭에 의해서 행하는 경우, 가장 바람직하게는, 제 1 도전막(102)으로서 네오디뮴을 첨가한 알루미늄 위에 몰리브덴을 형성한 적층막을 형성하고, 제 2 도전막(110)으로서 텅스텐을 형성하고, 에칭에는 질산을 2%, 아세트산을 10%, 인산을 72% 포함하는 약액을 사용한다. 이러한 조성비의 약액을 사용함으로써, 제 2 도전막(110)이 에칭되지 않고, 제 1 도전막(102)이 에칭된다. 또, 제 1 도전막(102)에 첨가한 네오디뮴은, 알루미늄의 저저항화와 힐록 방지를 목적으로 하여 첨가된 것이다.
또, 상면으로부터 본 게이트 전극층(116)은 각(角)을 갖도록 형성된다(도 3을 참조). 이것은, 게이트 전극층(116)을 형성하는 제 2 에칭이 대략 등방적으로 진행하기 때문에, 게이트 전극층(116)의 측면과 박막 적층체(114)의 측면과의 간격(d1)이 대략 같아지도록 에칭되기 때문이다.
다음에, 제 1 레지스트 마스크(112)를 후퇴시켜, 제 2 도전막(110)을 노출시키면서, 제 2 레지스트 마스크(118)를 형성한다. 제 1 레지스트 마스크(112)를 후퇴시키고, 제 2 레지스트 마스크(118)를 형성하는 수단으로서는, 예를 들면 산소 플라즈마를 사용한 애싱을 들 수 있다. 그러나, 제 1 레지스트 마스크(112)를 후퇴시켜서 제 2 레지스트 마스크(118)를 형성하는 수단은 이것에 한정되지 않는다. 제 2 레지스트 마스크(118)가 형성되는 영역은, 제 1 레지스트 마스크(112)의 볼록부의 영역과 대략 일치한다. 또, 여기에서는 제 2 에칭의 후에 제 2 레지스트 마스크(118)를 형성하는 경우에 대하여 설명하였지만, 이것에 한정되지 않고, 제 2 레지스트 마스크(118)를 형성한 후에 제 2 에칭을 하여도 좋다.
또, 제 1 레지스트 마스크(112)의 형성에 다계조 마스크를 사용하지 않는 경우에는, 다른 포토 마스크를 사용하여 제 2 레지스트 마스크(118)를 별도로 형성하면 좋다.
다음에, 제 2 레지스트 마스크(118)를 사용하여, 박막 적층체(114)에 있어서의 제 2 도전막(110)을 에칭하고, 소스 전극 및 드레인 전극층(120)을 형성한다(도 4, 도 8a, 도 11a, 도 14a를 참조). 여기에서 에칭 조건은, 제 2 도전막(110) 이외의 막에 대한 식각 및 부식이 생기지 않거나, 또는 생기기 어려운 조건을 선택한다. 특히, 게이트 전극층(116)의 식각 및 부식이 생기지 않거나, 또는 생기기 어려운 조건에 의해 행하는 것이 중요하다.
또, 소스 전극 및 드레인 전극층(120)은, 박막 트랜지스터의 소스 전극 또는 드레인 전극, 소스 배선, 전원선, 용량 소자의 다른쪽의 전극, 및 박막 트랜지스터와 발광 소자의 하나의 전극을 접속하는 전극을 구성하고 있다. 소스 전극 및 드레인 전극층(120A)으로 표기하는 경우에는, 소스 배선(18), 및 제 1 트랜지스터(11)의 소스 전극 및 드레인 전극의 한쪽을 구성하는 전극층을 가리킨다. 소스 전극 및 드레인 전극층(120B)으로 표기하는 경우에는, 제 1 전원선(17)을 구성하는 전극층을 가리킨다. 소스 전극 및 드레인 전극층(120C)으로 표기하는 경우에는, 제 1 트랜지스터(11)의 소스 전극 및 드레인 전극의 다른쪽, 및 제 1 트랜지스터(11)와 화소 전극을 접속하는 전극을 구성하는 전극층을 가리킨다. 소스 전극 및 드레인 전극층(120D)으로 표기하는 경우에는, 제 2 전원선(19), 및 제 2 트랜지스터(12)의 소스 전극 및 드레인 전극의 한쪽을 구성하는 전극층을 가리킨다. 소스 전극 및 드레인 전극층(120E)으로 표기하는 경우에는, 제 3 트랜지스터(13)의 소스 전극 및 드레인 전극의 한쪽을 구성하는 전극층을 가리킨다. 소스 전극 및 드레인 전극층(120F)으로 표기하는 경우에는, 용량 소자(14)의 다른쪽의 전극, 제 2 트랜지스터(12)의 소스 전극 및 드레인 전극의 다른쪽, 제 3 트랜지스터(13)의 소스 전극 및 드레인 전극의 다른쪽, 및 이들로부터 발광 소자의 하나의 전극에 접속되는 전극을 구성하는 전극층을 가리킨다.
또, 제 2 레지스트 마스크(118A)는, 소스 전극 및 드레인 전극층(120A)과 중첩하는 것을 가리키며, 제 2 레지스트 마스크(118B)는, 소스 전극 및 드레인 전극층(120B)과 중첩하는 것을 가리키며, 제 2 레지스트 마스크(118C)는, 소스 전극 및 드레인 전극층(120C)과 중첩하는 것을 가리키며, 제 2 레지스트 마스크(118D)는, 소스 전극 및 드레인 전극층(120D)과 중첩하는 것을 가리키며, 제 2 레지스트 마스크(118E)는, 소스 전극 및 드레인 전극층(120E)과 중첩하는 것을 가리키고, 제 2 레지스트 마스크(118F)는, 소스 전극 및 드레인 전극층(120F)과 중첩하는 것을 가리킨다.
또, 박막 적층체(114)에 있어서의 제 2 도전막(110)의 에칭은, 웨트 에칭 또는 드라이 에칭의 어느 쪽을 사용하여도 좋다.
계속해서, 박막 적층체(114)에 있어서의 불순물 반도체막(108) 및 반도체막(106)의 상부(백채널부)를 에칭하고, 소스 영역 및 드레인 영역(122), 반도체층(124)을 형성한다(도 5, 도 8b, 도 11b, 도 14b를 참조). 여기에서 에칭 조건은, 불순물 반도체막(108) 및 반도체막(106) 이외의 막에 대한 식각 및 부식이 생기지 않거나, 또는 생기기 어려운 조건을 선택한다. 특히, 게이트 전극층(116)의 식각 및 부식이 생기지 않거나, 또는 생기기 어려운 조건에 의해 행하는 것이 중요하다.
또, 박막 적층체(114)에 있어서의 불순물 반도체막(108) 및 반도체막(106)의 상부(백채널부)의 에칭은 드라이 에칭 또는 웨트 에칭에 의해 할 수 있다.
그 후, 제 2 레지스트 마스크(118)를 제거하고, 박막 트랜지스터가 완성된다(도 6, 도 8c, 도 11c, 도 14c를 참조). 상기 설명한 것처럼, 박막 트랜지스터를 한 장의 포토 마스크(다계조 마스크)에 의해 제작할 수 있다.
또, 상기 도 8a 및 도 8b를 참조하여 설명한 공정을 일괄하여 제 3 에칭이라고 부른다. 제 3 에칭은, 상기 설명한 것처럼, 복수의 단계로 나누어 행하여도 좋고, 일괄적으로 행하여도 좋다.
이상과 같이 하여 형성한 박막 트랜지스터를 덮어 제 2 절연막을 형성한다. 여기에서, 제 2 절연막은, 제 1 보호막(126)만으로 형성하여도 좋지만, 여기에서는 제 1 보호막(126)과 제 2 보호막(128)에 의해 형성한다(도 9a, 도 12a, 도 15a를 참조). 제 1 보호막(126)은, 제 1 절연막(104)과 마찬가지로 형성하면 좋지만, 바람직하게는 수소를 함유하는 질화실리콘 또는 수소를 함유하는 산화질화실리콘에 의해 형성하고, 반도체층에 금속 등의 불순물이 침입하여 확산하고, 오염되는 것을 방지한다.
제 2 보호막(128)은, 표면이 대략 평탄하게 되는 방법에 의해 형성한다. 제 2 보호막(128)의 표면을 대략 평탄하게 함으로써, 제 2 보호막(128) 위에 형성되는 제 1 화소 전극층(132)의 단절(斷切) 등을 방지할 수 있기 때문이다. 따라서, 여기에서 「대략 평탄」이란, 상기 목적을 달성할 수 있을 정도이면 좋으며, 높은 평탄성이 요구되는 것은 아니다.
또, 제 2 보호막(128)은, 예를 들면, 감광성 폴리이미드, 아크릴 또는 에폭시수지 등에 의해, 스핀 코팅법 등에 의해 형성할 수 있다. 단, 이들의 재료 또는 형성 방법에 한정되지 않는다.
또, 제 2 보호막(128)은, 표면이 대략 평탄하게 되는 방법에 의해 형성한 상기의 보호막과, 이것을 덮어 수분의 침입이나 방출을 방지하는 보호막을 적층하여 형성한 것이 바람직하다. 수분의 침입이나 방출을 방지하는 보호막은, 구체적으로는, 질화실리콘, 산화질화실리콘, 산화질화알루미늄 또는 질화알루미늄 등에 의해 형성되어 있는 것이 바람직하다. 형성 방법으로서는 스퍼터링법을 사용하는 것이 바람직하다.
다음에, 제 2 절연막에 제 1 개구부(130) 및 제 2 개구부(131)를 형성한다(도 9b, 도 12b, 도 15b를 참조). 제 1 개구부(130)는, 소스 전극 및 드레인 전극층의 적어도 표면에 달하도록 형성한다. 제 2 개구부(131)는, 게이트 전극층의 적어도 표면에 달하도록 형성한다. 제 1 개구부(130) 및 제 2 개구부(131)의 형성 방법은, 특정한 방법에 한정되지 않고, 제 1 개구부(130)의 직경 등에 따라서 실시자가 적절하게 선택하면 좋다. 예를 들면, 포토리소그래피법에 의해 드라이에칭을 함으로써 제 1 개구부(130) 및 제 2 개구부(131)를 형성할 수 있다.
제 1 개구부(130)는, 소스 전극 및 드레인 전극층(120)에 달하도록 형성하는 것이며, 도 6에 도시하는 바와 같이 필요한 개소에 복수개 형성한다. 제 1 개구부(130A)는 소스 전극 및 드레인 전극층(120C) 위에 형성하고, 제 1 개구부(130B)는 소스 전극 및 드레인 전극층(120B) 위에 형성하고, 제 1 개구부(130C)는 소스 전극 및 드레인 전극층(120E) 위에 형성한다.
제 2 개구부(131)는, 게이트 전극층(116)에 달하도록 형성되는 것이다. 즉, 제 2 개구부(131)는 제 2 절연막뿐만 아니라, 제 1 절연막(104), 반도체층(124)의 원하는 개소도 제거하여 형성되는 것이다.
또, 포토리소그래피법에 의해서 개구부를 형성함으로써, 포토 마스크를 1장 사용하게 된다.
다음에, 제 2 절연막 위에 제 1 화소 전극층(132)을 형성한다(도 6, 도 9b, 도 12b, 도 15b를 참조). 제 1 화소 전극층(132)은, 제 1 개구부(130) 또는 제 2 개구부(131)를 통하여 소스 전극 및 드레인 전극층(120) 또는 게이트 전극층(116)에 접속되도록 형성한다. 구체적으로는, 제 1 화소 전극층(132)은, 제 1 개구부(130A)를 통하여 소스 전극 및 드레인 전극층(120C)에 접속되고, 제 1 개구부(130B)를 통하여 소스 전극 및 드레인 전극층(120B)에 접속되고, 제 1 개구부(130C)를 통하여 소스 전극 및 드레인 전극층(120E)에 접속되고, 제 2 개구 부(131)를 통하여 게이트 전극층(116B)에 접속되도록 형성된다. 또한, 제 1 화소 전극층(132)에 대해서도 단층으로 형성하여도 좋고, 복수의 막을 적층한 적층막으로 하여도 좋다.
또, 포토리소그래피법에 의해서 제 1 화소 전극층(132)을 형성함으로써, 포토 마스크를 1장 사용하게 된다.
화소가 갖는 박막 트랜지스터가 n형의 트랜지스터이기 때문에, 제 1 화소 전극층(132)은, 음극이 되는 재료에 의해 형성하는 것이 바람직하다. 음극이 되는 재료에는, 일함수가 작은 재료, 예를 들면, Ca, Al, MgAg, AlLi 등을 들 수 있다.
다음에, 제 1 화소 전극층(132)의 측면(단부) 및 제 2 절연막 위에 격벽(133)을 형성한다. 격벽(133)은 개구부를 갖고, 상기 개구부에 있어서 제 1 화소 전극층(132)이 노출되도록 형성한다. 격벽(133)은, 유기수지막, 무기절연막 또는 유기폴리실록산을 사용하여 형성한다. 구체적으로는, 폴리이미드, 폴리아미드, 폴리이미드아미드, 아크릴, 벤조사이클로부텐을 사용하여 형성하면 좋다. 특히 감광성 재료를 사용하여, 제 1 화소 전극층(132) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
다음에, 격벽(133)의 개구부에서 제 1 화소 전극층(132)과 접하도록, EL층(134)을 형성한다. EL층(134)은, 단수의 층으로 구성되어 있거나, 복수의 층이 적층되어 형성된 적층막에 의해 구성되어 있어도 좋다. EL층(134)은, 적어도 발광층을 갖는다. 발광층은 홀 수송층을 통하여 제 2 화소 전극층(135)과 접속되는 것 이 바람직하다.
그리고, EL층(134)을 덮도록, 양극이 되는 재료에 의해 제 2 화소 전극층(135)을 형성한다. 제 2 화소 전극층(135)은 도 1에 있어서의 공통 전극(20)에 상당한다. 제 2 화소 전극층(135)은, 투광성을 갖는 도전성 재료에 의해 형성할 수 있다. 여기에서, 투광성을 갖는 도전성 재료로서는, 인듐주석산화물(이하, ITO라고 함), 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐주석산화물, 인듐아연산화물, 또는 산화실리콘을 첨가한 인듐주석산화물 등을 들 수 있다. 투광성을 갖는 도전성 재료의 막 형성은 스퍼터링법 또는 CVD법 등에 의해 행하면 좋지만, 특정한 방법에 한정되지 않는다. 또한, 제 2 화소 전극층(135)에 대해서도 단층으로 형성하여도 좋고, 복수의 막을 적층한 적층막으로 하여도 좋다.
여기에서는, 제 2 화소 전극층(135)으로서 ITO를 사용한다. 격벽(133)의 개구부에서, 제 1 화소 전극층(132)과 EL층(134)과 제 2 화소 전극층(135)이 겹침으로써, 발광 소자(136)가 형성된다. 발광 소자(136)는, 도 1에 있어서의 발광 소자(15)에 상당한다. 이 후, 발광 소자(136)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 화소 전극층(135) 및 격벽(133) 위에 제 3 보호막(137)을 형성하는 것이 바람직하다(도시하지 않음). 제 3 보호막(137)은, 제 2 보호막(128)과 마찬가지로 재료에 의해 수분의 침입이나 방출을 방지하는 기능을 갖는 것을 선택한다. 질화실리콘, 산화질화실리콘, 산화질화알루미늄 또는 질화알루미늄 등에 의해 형성되어 있는 것이 바람직하다. 또한, 제 3 보호막을 덮어 질화실 리콘막 또는 DLC 막 등을 갖는 것이 바람직하다.
그리고, 외기를 맞지 않도록, 보호필름(접합 필름, 자외선 경화수지필름 등) 또는 커버재에 의해서, 더욱 패키징(봉입)하는 것이 바람직하다. 보호필름 및 커버재는, 기밀성이 높고, 탈가스가 적은 재료에 의해 형성하는 것이 바람직하다.
이상 설명한 것처럼, 상면 사출 구조(톱 이미션)형 EL 표시 장치의 발광 소자까지 형성할 수 있다(도 9c, 도 12c, 도 15c를 참조). 그러나, 개시하는 발명의 하나인 EL 표시 장치는, 상기의 설명에 한정되지 않고, 하면 사출 구조(보텀 이미션)형 EL 표시 장치, 또는 양면 사출 구조(듀얼 이미션)형 EL 표시 장치에 적용하는 것도 가능하다. 하면 사출 구조 및 양면 사출 구조에서는, 제 1 화소 전극층(132)에 투광성을 갖는 도전성 재료를 사용하면 좋다. 또, 제 1 화소 전극층(132)을 양극이 되는 재료에 의해 형성하는 경우에는, 제 1 화소 전극층(132)은, 예를 들면, ITO에 의해 형성할 수 있다. 제 1 화소 전극층(132)을 이러한 구조로 함으로써, 발광을 추출하는 효율을 향상시킬 수 있고, 보텀 이미션형의 EL 표시 장치를 제작할 수 있다. 그리고, EL층(134)을 덮도록, 음극이 되는 재료에 의해 제 2 화소 전극층(135)을 형성하면 좋다. 제 2 화소 전극층(135)은 도 1에 있어서의 공통 전극(20)에 상당한다. 음극이 되는 재료에는, 일함수가 작은 재료, 예를 들어, Ca, Al, MgAg, AlLi 등을 들 수 있다. 또, EL층(134) 및 제 2 화소 전극층(135)은, 마스크를 통하여 증착에 의해 형성하는 것이 바람직하다. 따라서, 제 2 화소 전극층(135)은, 증착에 의해 형성할 수 있는 재료에 의해 형성하면 좋다. 또, EL 표시 장치의 화소를 도 1에 도시하는 회로에 의해 구성하는 경우에는, 제 1 화소 전극층(132)을 양극으로 하고, 제 2 화소 전극층(135)을 음극으로 하는 것이 바람직하다.
또, 상기에서 설명한 보호막 등은 상기한 재료 또는 형성 방법에 한정되지 않고, EL층의 발광을 방해하지 않고, 열화 등을 방지할 수 있는 막이라면 좋다.
또는, 상면 사출 구조에 있어서, 화소 회로가 형성되어 있는 영역도 포함하도록 제 1 화소 전극층(132A)을 형성하여도 좋다. 이 경우에는, 우선, 제 1 화소 전극층(132B) 및 제 1 화소 전극층(132C)에 상당하는 도전층만을 형성하고, 상기 도전층 위에 제 1 개구부(130D)를 갖는 절연막을 형성하고, 제 1 개구부(130D)를 통하여 소스 전극 및 드레인 전극층(120F)에 접속되도록 제 1 화소 전극층(132A)을 형성하면 좋다. 화소 회로가 형성되어 있는 영역도 포함하도록 제 1 화소 전극층(132A)을 형성함으로써, 발광 영역을 확대할 수 있고, 보다 고정세(高精細)의 표시가 가능해진다.
또, 여기에서는, 발광 소자로서 유기 EL 소자에 대해서 기술하였지만, 발광 소자로서 무기 EL 소자를 사용하는 것도 가능하다.
여기에서, 상기 공정에 의해 제작한 액티브 매트릭스 기판의 단자 접속부에 관해서 도 17 내지 도 19를 참조하여 설명한다.
도 17 내지 도 19는, 상기의 공정에 의해 제작한, 액티브 매트릭스 기판에 있어서의 게이트 배선측의 단자 접속부 및 소스 배선측의 단자 접속부의 상면도 및 단면도를 도시한다.
도 17은 게이트 배선측의 단자 접속부 및 소스 배선측의 단자 접속부에서의, 화소부로부터 연신한 게이트 배선 및 소스 배선의 상면도를 도시한다. 또, 제 1 전원선(17) 및 제 2 전원선(19)에 대해서도 소스 배선(18)과 같아도 좋다. 또한, 격벽(133) 및 제 2 화소 전극층(135)은, 도 17에는 도시하지 않는다.
도 18은 도 17의 X-X'에 있어서의 단면도를 도시한다. 즉, 도 18은, 게이트 배선측의 단자 접속부에서의 단면도를 도시한다. 도 18에서는, 게이트 전극층(116)만이 노출되어 있다. 이 게이트 전극층(116)이 노출된 영역에, 단자부가 접속된다.
도 19는 도 17의 Y-Y'에 있어서의 단면도의 예를 도시한다. 즉, 도 19는 소스 배선측의 단자 접속부에서의 단면도의 예를 도시한다. 도 19의 Y-Y'에 있어서, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)은 제 1 화소 전극층(132; 적어도, 제 1 화소 전극층(132B) 또는 제 1 화소 전극층(132C)과 동일한 층)을 통하여 접속되어 있다. 도 19에는 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)의 여러 가지의 접속형태를 나타내고 있다. 여기에서, EL 표시 장치의 단자 접속부에는, 이들의 어느 것을 사용하여도 좋고, 도 19에 도시하는 것 이외의 접속형태를 사용하여도 좋다. 소스 전극 및 드레인 전극층(120)을 게이트 전극층(116)에 접속시킴으로써, 단자의 접속부의 높이를 대략 동일하게 할 수 있다.
또, 개구부의 수는 도 19에 도시하는 개구부의 수에 특히 한정되지 않는다. 하나의 단자에 대하여 하나의 개구부를 형성할 뿐만 아니라, 하나의 단자에 대하여 복수의 개구부를 형성하여도 좋다. 하나의 단자에 대하여 복수의 개구부를 형성함으로써, 개구부를 형성하는 에칭 공정이 불충분한 등의 이유로 개구부가 양호하게 형성되지 않았다고 해도, 다른 개구부에 의해 전기적 접속을 실현할 수 있다. 또한, 모든 개구부가 문제없이 형성된 경우라도, 접촉 면적을 넓힐 수 있기 때문에, 콘택트 저항을 저감할 수 있어, 바람직하다.
도 19a에서는, 제 1 보호막(126) 및 제 2 보호막(128)의 단부가 에칭 등에 의해 제거되고, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)이 노출되고, 이 노출된 영역에 제 1 화소 전극층(132; 적어도, 제 1 화소 전극층(132B) 또는 제 1 화소 전극층(132C)과 동일한 층)을 형성함으로써 전기적인 접속을 실현하고 있다. 도 17에 도시하는 상면도는 도 19a의 상면도에 상당한다.
또, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)이 노출된 영역의 형성은, 제 1 개구부(130) 및 제 2 개구부(131)의 형성과 동시에 행할 수 있다.
도 19b에서는, 제 1 보호막(126) 및 제 2 보호막(128)에 제 3 개구부(160A)가 형성되고, 제 1 보호막(126) 및 제 2 보호막(128)의 단부가 에칭 등에 의해 제거됨으로써, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)이 노출되고, 이 노출된 영역에 제 1 화소 전극층(132; 적어도, 제 1 화소 전극층(132B) 또는 제 1 화소 전극층(132C)과 동일한 층)을 형성함으로써 전기적인 접속을 실현하고 있다.
또, 제 3 개구부(160A)의 형성, 및 게이트 전극층(116)이 노출된 영역의 형성은, 제 1 개구부(130) 및 제 2 개구부(131)의 형성과 동시에 할 수 있다.
도 19c에서는, 제 1 보호막(126) 및 제 2 보호막(128)에 제 3 개구부(160B) 및 제 4 개구부(161)가 형성됨으로써, 게이트 전극층(116)과, 소스 전극 및 드레인 전극층(120)이 노출되고, 이 노출된 영역에 제 1 화소 전극층(132; 적어도, 제 1 화소 전극층(132B) 또는 제 1 화소 전극층(132C)과 동일한 층)을 형성함으로써 전기적인 접속을 실현하고 있다. 여기에서, 도 19a 및 도 19b와 마찬가지로, 제 1 보호막(126) 및 제 2 보호막(128)의 단부는 에칭 등에 의해 제거되어 있지만, 이 영역은 단자의 접속부로서 사용된다.
또, 제 3 개구부(160B) 및 제 4 개구부(161)의 형성, 및 게이트 전극층(116)이 노출된 영역의 형성은, 제 1 개구부(130) 및 제 2 개구부(131)의 형성과 동시에 행할 수 있다.
또, 제 3 개구부(160)는, 제 1 개구부(130)와 마찬가지로 소스 전극 및 드레인 전극층(120)에 달하도록 형성되고, 제 4 개구부(161)는, 제 2 개구부(131)와 마찬가지로 게이트 전극층(116)에 달하도록 형성되어 있다. 그리고, 도 18 및 도 19에는 격벽(133) 및 제 2 화소 전극층(135)을 도시하지만, 이들은 단자 접속부에는 형성되어 있지 않아도 좋다.
이 단자부의 입력단자(도 19에 있어서, 게이트 전극층(116)의 노출된 영역)에는 FPC(Flexible Printed Circuit)가 접속된다. FPC는 폴리이미드 등의 유기수지필름 위에 도전막에 의해 배선이 형성되어 있고, 이방성 도전성 페이스트(Anisotropic Conductive Paste. 이하, ACP라고 함)를 통하여 입력단자와 접속된다. 일반적인 ACP는, 접착제로서 기능하는 페이스트와, 금 등이 도금된 수십 내지 수백 μm 직경의 도전성 표면을 갖는 입자에 의해 구성되어 있다. 페이스트 중에 혼입된 입자가 입력 단자 위의 도전층과, FPC에 형성된 배선에 접속된 단자 위의 도전층에 접촉함으로써, 전기적인 접속을 실현할 수 있다.
이상과 같이, EL 표시 장치를 제작할 수 있다.
이상 설명한 것처럼, 사용하는 포토 마스크의 매수가 저감되고, 박막 트랜지스터 및 EL 표시 장치의 제작 공정 수를 대폭 삭감할 수 있다.
또한, 이면 노광, 레지스트 리플로우 및 리프트 오프법 등의 복잡한 공정을 거치지 않고, 박막 트랜지스터의 제작 공정 수를 대폭 삭감할 수 있다. 따라서, 복잡한 공정을 거치지 않고, EL 표시 장치의 제작 공정 수를 대폭 삭감할 수 있다.
또한, 박막 트랜지스터의 전기적 특성을 유지하면서, 박막 트랜지스터의 제작 공정을 대폭 삭감할 수 있다.
또한, 상기 효과에 의해, EL 표시 장치의 제작 비용을 대폭 삭감할 수 있다. (실시 형태 2)
본 실시 형태는, 실시 형태 1에서 설명한 방법에 의해 제작한 표시 패널 또는 표시 장치를 표시부로서 장착한 전자기기에 대하여 도 20 내지 도 22를 참조하여 설명한다. 이러한 전자기기로서는, 예를 들면, 비디오카메라 또는 디지털카메라 등의 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카네비게이션, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대 정보 단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등)을 들 수 있다. 이들의 일례를 도 20에 도시한다.
도 20a는 텔레비전 장치를 도시한다. EL 표시 패널을 하우징에 장착함으로써, 도 20a에 도시하는 텔레비전 장치를 완성시킬 수 있다. 실시 형태 1에서 설명한 제작 방법을 적용한 표시 패널에 의해 주화면(223)이 형성되고, 그 외 부속설비 로서 스피커부(229), 조작 스위치 등이 구비되어 있다.
도 20a에 도시하는 바와 같이, 하우징(221)에 실시 형태 1에서 설명한 제작 방법을 적용한 표시용 패널(222)이 장착되고, 수신기(225)에 의해 일반의 텔레비전 방송의 수신을 비롯하여, 모뎀(224)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보 통신을 할 수도 있다. 텔레비전 장치의 조작은, 하우징에 장착된 스위치 또는 별체의 리모콘 조작기(226)에 의해 행하는 것이 가능하고, 이 리모콘 조작기(226)에도, 출력하는 정보를 표시하는 표시부(227)가 설치되어 있어도 좋다.
또한, 텔레비전 장치에도, 주화면(223)의 외에 서브 화면(228)을 제 2 표시 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다.
도 21은, 텔레비전 장치의 주요한 구성을 나타내는 블록도를 도시한다. 표시 패널에는, 화소부(251)가 형성되어 있다. 신호선 구동회로(252)와 주사선 구동회로(253)는, 표시 패널에 COG 방식에 의해 실장되어 있어도 좋다.
그 밖의 외부 회로의 구성으로서, 영상 신호의 입력측에서는, 튜너(254)에서 수신한 신호 중, 영상 신호를 증폭하는 영상 신호 증폭회로(255)와, 거기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리회로(256)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(257) 등을 갖고 있다. 컨트롤 회로(257)는, 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선측에 신호 분할 회로(258) 를 형성하고, 입력 디지털 신호를 정수개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(254)에서 수신한 신호중, 음성신호는, 음성신호 증폭회로(259)에 보내지고, 그 출력은 음성 신호 처리 회로(260)를 거쳐서 스피커(263)에 공급된다. 제어회로(261)는 수신국(수신 주파수), 음량의 제어정보를 입력부(262)로부터 받아들이고, 튜너(254) 및 음성 신호 처리 회로(260)에 신호를 송출한다.
물론, 본 발명의 일 형태인 EL 표시 장치는 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도 역이나 공항 등에 있어서의 정보 표시반, 또는 가두에서의 광고 표시반 등의 대면적의 표시매체에도 적용할 수 있다. 따라서, 본 발명의 일 형태인 EL 표시 장치의 제작 방법을 적용함으로써, 이들의 표시매체의 생산성을 향상시킬 수 있다.
주화면(223), 서브 화면(228)에, 실시 형태 1에서 설명한 표시 장치의 제작 방법을 적용한 표시 패널 또는 표시 장치를 사용함으로써, 텔레비전 장치의 생산성을 높일 수 있다.
또한, 도 20b에 도시하는 휴대형의 컴퓨터는, 본체(231) 및 표시부(232) 등을 갖는다. 표시부(232)에, 실시 형태 1에서 설명한 표시 장치의 제작 방법을 적용한 표시 패널 또는 표시 장치를 사용함으로써, 컴퓨터의 생산성을 높일 수 있다.
도 22는, 휴대전화의 일례이고, 도 22a가 정면도, 도 22b가 배면도, 도 22c가 2개의 하우징을 슬라이드시켰을 때의 정면도이다. 휴대전화(200)는, 하우징(201) 및 하우징(202) 2개의 하우징으로 구성되어 있다. 휴대전화(200)는, 휴대 전화와 휴대 정보 단말의 쌍방의 기능을 구비하고, 컴퓨터를 내장하고, 음성통화 이외에도 여러 가지의 데이터 처리가 가능한 소위 스마트폰이다.
휴대전화(200)는, 하우징(201) 및 하우징(202)으로 구성되어 있다. 하우징(201)에 있어서는, 표시부(203), 스피커(204), 마이크로폰(205), 조작키(206), 포인팅 디바이스(207), 표면 카메라용 렌즈(208), 외부 접속 단자 잭(209) 및 이어폰 단자(210) 등을 구비하고, 하우징(202)에 있어서는, 키보드(211), 외부메모리 슬롯(212), 이면 카메라(213), 라이트(214) 등에 의해 구성되어 있다. 또한, 안테나는 하우징(201)에 내장되어 있다.
또한, 휴대전화(200)에는, 상기의 구성에 더하여, 비접촉형 IC칩, 소형 기록 장치 등을 내장하고 있어도 좋다.
겹친 하우징(201)과 하우징(202; 도 22a에 도시함.)은, 슬라이드시키는 것이 가능하고, 슬라이드시킴으로써 도 22c와 같이 전개한다. 표시부(203)에는, 실시 형태 1에서 설명한 표시 장치의 제작 방법을 적용한 표시 패널 또는 표시 장치를 장착하는 것이 가능하다. 표시부(203)와 표면 카메라용 렌즈(208)를 동일한 면에 구비하고 있기 때문에, 텔레비전 전화로서의 사용이 가능하다. 또한, 표시부(203)를 파인더로서 사용함으로써, 이면 카메라(213) 및 라이트(214)로 정지화 및 동화의 촬영이 가능하다.
스피커(204) 및 마이크로폰(205)을 사용함으로써, 휴대전화(200)는, 음성 기록 장치(녹음 장치) 또는 음성 재생 장치로서 사용할 수 있다. 또한, 조작키(206)에 의해, 전화의 발착신 조작, 전자 메일 등의 간단한 정보 입력 조작, 표시부에 표시하는 화면의 스크롤 조작, 표시부에 표시하는 정보의 선택 등을 하는 커서의 이동 조작 등이 가능하다.
또한, 서류의 작성, 휴대 정보 단말로서의 사용 등, 취급하는 정보가 많은 경우는, 키보드(211)를 사용하면 편리하다. 또한, 겹친 하우징(201)과 하우징(202; 도 22a)을 슬라이드시킴으로써, 도 22c와 같이 전개시킬 수 있다. 휴대 정보 단말로서 사용하는 경우에는, 키보드(211) 및 포인팅 디바이스(207)를 사용하여, 원활한 조작이 가능하다. 외부 접속 단자 잭(209)은 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(212)에 기록 매체를 삽입하고, 보다 대량의 데이터 보존 및 이동이 가능하게 된다.
하우징(202)의 이면(도 22b)에는, 이면 카메라(213) 및 라이트(214)를 구비하고, 표시부(203)를 파인더로서 정지화 및 동화의 촬영이 가능하다.
또한, 상기의 기능 구성에 더하여, 적외선 통신 기능, USB 포트, 텔레비전 원세그먼트 수신 기능, 비접촉 IC 칩 또는 어어폰 잭 등을 구비한 것이어도 좋다.
본 실시 형태에서 설명한 각종 전자기기는, 실시 형태 1에서 설명한 박막 트랜지스터 및 표시 장치의 제작 방법을 적용하여 제작할 수 있기 때문에, 이들의 전자기기의 생산성을 향상시킬 수 있다.
따라서, 이들의 전자기기의 제작 비용을 대폭 삭감할 수 있다.
도 1은 표시 장치의 화소 회로의 일례를 설명하는 도면.
도 2는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 3은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 4는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 5는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 6은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 7은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 8은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 9는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 10은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 11은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 12는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 13은 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 14는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 15는 박막 트랜지스터 및 표시 장치의 제작 방법의 일례를 설명하는 도면.
도 16은 다계조 마스크를 설명하는 도면.
도 17은 액티브 매트릭스 기판의 접속부를 설명하는 도면.
도 18은 액티브 매트릭스 기판의 접속부를 설명하는 도면.
도 19는 액티브 매트릭스 기판의 접속부를 설명하는 도면.
도 20은 전자기기를 설명하는 도면.
도 21은 전자기기를 설명하는 도면.
도 22는 전자기기를 설명하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11: 제 1 트랜지스터 12: 제 2 트랜지스터
13: 제 3 트랜지스터 14: 용량 소자
15: 발광 소자 16: 게이트 배선
17: 제 1 전원선 18: 소스 배선
19: 제 2 전원선 20: 공통 전극
21: 화소 100: 기판
102: 제 1 도전막 104: 제 1 절연막
106: 반도체막 108: 불순물 반도체막
110: 제 2 도전막 112: 제 1 레지스트 마스크
114: 박막 적층체 115: 에칭된 제 1 도전막
116: 게이트 전극층 116A: 게이트 전극층
116B: 게이트 전극층 116C: 게이트 전극층
116D: 게이트 전극층 118: 제 2 레지스트 마스크
118A: 제 2 레지스트 마스크 118B: 제 2 레지스트 마스크
118C: 제 2 레지스트 마스크 118D: 제 2 레지스트 마스크
118E: 제 2 레지스트 마스크 118F: 제 2 레지스트 마스크
120: 소스 전극 및 드레인 전극층 120A: 소스 전극 및 드레인 전극층
120B: 소스 전극 및 드레인 전극층 120C: 소스 전극 및 드레인 전극층
120D: 소스 전극 및 드레인 전극층 120E: 소스 전극 및 드레인 전극층
120F: 소스 전극 및 드레인 전극층 122: 소스 영역 및 드레인 영역
122A: 소스 영역 및 드레인 영역 122B: 소스 영역 및 드레인 영역
122C: 소스 영역 및 드레인 영역 122D: 소스 영역 및 드레인 영역
124: 반도체층 126: 제 1 보호막
128: 제 2 보호막 130: 제 1 개구부
130A: 제 1 개구부 130B: 제 1 개구부
130C: 제 1 개구부 130D: 제 1 개구부
131: 제 2 개구부 132: 제 1 화소 전극층
132A: 제 1 화소 전극층 132B: 제 1 화소 전극층
132C: 제 1 화소 전극층 133: 격벽
134: EL층 135: 제 2 화소 전극층
136: 발광 소자 137: 제 3 보호막
140: 그레이톤 마스크 141: 기판
142: 차광부 143: 회절 격자부
145: 하프톤 마스크 146: 기판
147: 반투광부 148: 차광부
160: 제 3 개구부 160A: 제 3 개구부
160B: 제 3 개구부 161: 제 4 개구부
170: 제 1 레지스트 마스크 171: 제 2 레지스트 마스크
200: 휴대전화 201: 하우징
202: 하우징 203: 표시부
204: 스피커 205: 마이크로폰
206: 조작키 207: 포인팅 디바이스
208: 표면 카메라용 렌즈 209: 외부 접속 단자 잭
210: 이어폰 단자 211: 키보드
212: 외부 메모리 슬롯 213: 이면 카메라
214: 라이트 221: 하우징
222: 표시용 패널 223: 주화면
224: 모뎀 225: 수신기
226: 리모콘 조작기 227: 표시부
228: 서브 화면 229: 스피커부
231: 본체 232: 표시부
251: 화소부 252: 신호선 구동회로
253: 주사선 구동회로 254: 튜너
255: 영상 신호 증폭회로 256: 영상 신호 처리회로
257: 컨트롤 회로 258: 신호 분할 회로
259: 음성 신호 증폭회로 260: 음성 신호 처리회로
261: 제어회로 262: 입력부
263: 스피커
Claims (8)
- 박막 트랜지스터를 형성하는 단계로서,제 1 도전막, 제 1 절연막, 반도체 막, 불순물 반도체 막, 및 제 2 도전막을 순차적으로 적층하는 단계;상기 제 2 도전막 위에 제 1 레지스트 마스크를 형성하는 단계;상기 제 1 도전막의 적어도 표면을 노출하기 위해 상기 제 1 레지스트 마스크를 이용하여 상기 제 1 절연막, 상기 반도체 막, 상기 불순물 반도체 막, 및 상기 제 2 도전막을 제 1 에칭하는 단계;게이트 전극 층을 형성하기 위해 상기 게이트 전극의 폭이 상기 절연막의 폭보다 좁게 하는 방법으로 상기 제 1 도전막의 일부를 제 2 에칭하는 단계;상기 제 2 도전막 위에 제 2 레지스트 마스크를 형성하는 단계; 및소스 및 드레인 전극 층, 소스 및 드레인 영역 층, 및 반도체 층을 형성하기 위해 상기 제 2 레지스트 마스크를 이용하여 상기 제 2 도전막, 상기 불순물 반도체 막, 및 상기 반도체 막의 일부를 제 3 에칭하는 단계를 포함하는, 상기 박막 트랜지스터 형성 단계;상기 제 2 레지스트 마스크를 제거하는 단계;상기 박막 트랜지스터를 덮도록 제 2 절연막을 형성하는 단계;상기 소스 및 드레인 전극 층의 일부를 노출하기 위해 상기 제 2 절연막에 개구를 형성하는 단계;상기 개구 및 상기 제 2 절연막 위에 제 1 화소 전극을 선택적으로 형성하는 단계;상기 제 1 화소 전극 위에 EL 층을 형성하는 단계; 및상기 EL 층 위에 제 2 화소 전극을 형성하는 단계를 포함하는, EL 표시 장치 제작 방법.
- 박막 트랜지스터를 형성하는 단계로서,제 1 도전막, 제 1 절연막, 반도체 막, 불순물 반도체 막, 및 제 2 도전막을 순차적으로 적층하는 단계;상기 제 2 도전막 위에 오목부를 갖는 제 1 레지스트 마스크를 형성하는 단계;상기 제 1 도전막의 적어도 표면을 노출하기 위해 상기 제 1 레지스트 마스크를 이용하여 상기 제 1 절연막, 상기 반도체 막, 상기 불순물 반도체 막, 및 상기 제 2 도전막을 제 1 에칭하는 단계;게이트 전극 층을 형성하기 위해 상기 게이트 전극의 폭이 상기 절연막의 폭보다 좁게 하는 방법으로 상기 제 1 도전막의 일부를 제 2 에칭하는 단계;상기 제 1 레지스트 마스크의 상기 오목부와 중첩하는 상기 제 2 도전막을 노출하기 위해 상기 제 1 레지스트 마스크를 후퇴시킴으로써 제 2 레지스트 마스크를 형성하는 단계; 및소스 및 드레인 전극 층, 소스 및 드레인 영역 층, 및 반도체 층을 형 성하기 위해 상기 제 2 레지스트 마스크를 이용하여 상기 제 2 도전막, 상기 불순물 반도체 막, 및 상기 반도체 막의 일부를 제 3 에칭하는 단계를 포함하는, 상기 박막 트랜지스터 형성 단계;상기 제 2 레지스트 마스크를 제거하는 단계;상기 박막 트랜지스터를 덮도록 제 2 절연막을 형성하는 단계;상기 소스 및 드레인 전극 층의 일부를 노출하기 위해 상기 제 2 절연막에 개구를 형성하는 단계;상기 개구 및 상기 제 2 절연막 위에 제 1 화소 전극을 선택적으로 형성하는 단계;상기 제 1 화소 전극 위에 EL 층을 형성하는 단계; 및상기 EL 층 위에 제 2 화소 전극을 형성하는 단계를 포함하는, EL 표시 장치 제작 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 레지스트 마스크는 다계조 마스크를 이용하여 형성되는, EL 표시 장치 제작 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 에칭은 드라이 에칭이고 상기 제 2 에칭은 웨트 에칭인, EL 표시 장치 제작 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 절연막은 CVD법 또는 스퍼터링법으로 형성된 절연막 및 스핀 코팅법으로 형성된 절연막을 적층함으로써 형성되는, EL 표시 장치 제작 방법.
- 박막 트랜지스터,상기 박막 트랜지스터 위의 제 1 절연막,상기 박막 트랜지스터에 전기적으로 접속된 제 1 화소 전극,상기 제 1 화소 전극 위의 EL 층, 및상기 EL 층 위의 제 2 화소 전극을 포함하는 EL 표시 장치로서,상기 박막 트랜지스터는,절연 표면 상의 게이트 전극,상기 게이트 전극 위의 제 2 절연막,상기 제 2 절연막 위의 반도체 막,상기 반도체 막 위의 불순물 반도체 막, 및상기 불순물 반도체 막 위의 도전막을 포함하고,상기 게이트 전극의 근처 및 상기 제 2 절연막과 상기 절연 표면 사이에 공동이 형성되는, EL 표시 장치.
- 제 6 항에 있어서,상기 반도체 막은 채널 영역인 제 1 오목부를 갖는, EL 표시 장치.
- 제 6 항에 있어서,상기 반도체 막은 상기 공동과 중첩하는 제 2 오목부를 갖는, EL 표시 장치.
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