JP5982550B2 - 表示装置 - Google Patents

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Description

薄膜トランジスタを有するＥＬ表示装置の作製方法に関する。
近年、ガラス基板等の絶縁性表面を有する基板上に形成された、厚さ数ｎｍ〜数百ｎｍ
程度の半導体薄膜により構成される薄膜トランジスタが注目されている。薄膜トランジス
タは、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電
子デバイスに広く応用されている。薄膜トランジスタは、特に液晶表示装置又はＥＬ（Ｅ
ｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等に代表される、画像表示装置のス
イッチング素子として開発が急がれている。
アクティブマトリクス型ＥＬ表示装置では、選択された画素内に設けられた発光素子の
一方の電極と、該電極とともにＥＬ層を挟持する他方の電極と、の間に電圧が印加される
ことにより、ＥＬ層に電流が流れて発光層が発光する。この発光が表示パターンとして観
察者に認識される。なお、ここで、アクティブマトリクス型ＥＬ表示装置とは、マトリク
ス状に配置された画素をスイッチング素子により駆動することによって、画面上に表示パ
ターンが形成される方式を採用したＥＬ表示装置をいう。
アクティブマトリクス型ＥＬ表示装置の用途は拡大しており、画面サイズの大面積化、
高精細化及び高開口率化の要求が高まっている。また、アクティブマトリクス型ＥＬ表示
装置には高い信頼性が求められ、その生産方法には高い生産性及び生産コストの低減が求
められる。生産性を高め、生産コストを低減する方法の一つに、工程の簡略化が挙げられ
る。
アクティブマトリクス型ＥＬ表示装置では、スイッチング素子として主に薄膜トランジ
スタが用いられている。薄膜トランジスタの作製において、フォトリソグラフィに用いる
フォトマスクの枚数を削減することは、工程の簡略化のために重要である。例えばフォト
マスクが一枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工
程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、
洗浄及び乾燥工程等が必要になる。そのため、作製工程に使用するフォトマスクが一枚増
加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトマスクを低
減するために、数多くの技術開発がなされている。
薄膜トランジスタは、チャネル形成領域がゲート電極より下層に設けられるトップゲー
ト型と、チャネル形成領域がゲート電極より上層に設けられるボトムゲート型に大別され
る。ボトムゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数
は、トップゲート型薄膜トランジスタの作製工程において使用されるフォトマスクの枚数
よりも少ないことが知られている。ボトムゲート型薄膜トランジスタは、３枚のフォトマ
スクにより作製されることが一般的である。
フォトマスクの枚数を低減させる従来の技術としては、裏面露光、レジストリフロー又
はリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが
多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留ま
りの低下等が懸念されていた。また、薄膜トランジスタの電気的特性を犠牲にせざるを得
ないことも多い。
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手
段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）
を用いた技術が広く知られている。多階調マスクを用いて作製工程を低減する技術として
、例えば特許文献１が挙げられる。
特開２００３−１７９０６９号公報
しかし、上述した多階調マスクを用いてボトムゲート型薄膜トランジスタを作製する場
合であっても、少なくとも２枚のフォトマスクが必要であり、これ以上フォトマスクの枚
数を低減することは困難である。このうち１枚は、ゲート電極層のパターニングのために
用いられている。
ここで、本発明の一態様は、ゲート電極層のパターニングのためのフォトマスクを新た
に使用することなく薄膜トランジスタが作製可能な、新しい手法を提供することを課題と
する。すなわち、複雑な技術を用いる必要がなく、かつ１枚のフォトマスクでも作成可能
な、薄膜トランジスタの作製方法が開示される。
これにより、薄膜トランジスタの作製において、用いるフォトマスクの枚数を従来より
も少なくすることができる。
また、本発明の一態様である薄膜トランジスタは、特にＥＬ表示装置の画素に用いられ
る。本発明の一態様は、ＥＬ表示装置の作製において、複雑な技術を用いることなく、フ
ォトリソグラフィ法に用いるフォトマスクの枚数を従来よりも少なくすることを課題とす
る。そして、ＥＬ表示装置の作製工程を簡略にすることを本発明の一態様の課題とする。
本発明の一態様である薄膜トランジスタの作製方法では、第１の導電膜と、該第１の導
電膜上に絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜をこの順に積層した薄膜積
層体と、を形成し、第１のエッチングにより前記第１の導電膜を露出させつつ、少なくと
も前記薄膜積層体のパターンを形成し、第２のエッチングにより第１の導電膜のパターン
を形成する。ここで、第２のエッチングは、第１の導電膜がサイドエッチングされる条件
により行う。
ここで、第１のエッチングは、ドライエッチング又はウエットエッチングを用いればよ
いが、異方性の高いエッチング法（物理的エッチング）により行うことが好ましい。第１
のエッチングに異方性の高いエッチング法を用いることで、パターンの加工精度を向上さ
せることができる。なお、第１のエッチングをドライエッチングにより行う場合には、一
の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う
場合には、複数の工程により第１のエッチングを行う。従って、第１のエッチングには、
ドライエッチングを用いることが好ましい。
また、第２のエッチングは、ドライエッチング又はウエットエッチングを用いればよい
が、等方性のエッチングが支配的なエッチング法（化学的エッチング）により行うことが
好ましい。第２のエッチングに等方性のエッチングが支配的なエッチング法（化学的エッ
チング）を用いることで、第１の導電膜をサイドエッチングすることができる。従って、
第２のエッチングには、ウエットエッチングを用いることが好ましい。
ここで、第２のエッチングは第１の導電膜のサイドエッチングを伴う条件により行うた
め、第１の導電膜は前記パターン形成された薄膜積層体よりも内側に後退する。従って、
第２のエッチング後の第１の導電膜の側面は、パターン形成された薄膜積層体の側面より
も内側に存在する。更には、パターン形成された第１の導電膜の側面とパターン形成され
た薄膜積層体の側面との間隔は概ね等しいものとなる。
なお、第１の導電膜のパターンとは、例えば、ゲート電極、ゲート配線及び容量電極を
形成する金属配線の上面レイアウトをいう。
本発明の一態様は、サイドエッチングを用いてゲート電極層を形成し、好ましくは凹部
を有するレジストマスクを用いて前記ゲート電極層より上層に設けられるソース電極及び
ドレイン電極層を形成した薄膜トランジスタを有するＥＬ表示装置の作製方法である。
本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２
の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導
体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表
面を露出させ、前記第１の導電膜の一部に第２のエッチングを行って前記第１の絶縁膜の
幅よりも幅が狭くなるようにゲート電極層を形成し、前記第２の導電膜上に第２のレジス
トマスクを形成し、前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半
導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極
層、ソース領域及びドレイン領域層並びに半導体層を形成することで薄膜トランジスタを
形成し、前記第２のレジストマスクを除去し、前記薄膜トランジスタを覆って第２の絶縁
膜を形成し、前記ソース電極及びドレイン電極層の一部を露出するように前記第２の絶縁
膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に第１の画素電極を選択的に形
成し、前記第１の画素電極上にＥＬ層を形成し、前記ＥＬ層上に第２の画素電極を形成す
ることを特徴とするＥＬ表示装置の作製方法である。
本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２
の導電膜を順に積層して形成し、前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前記不純物半導
体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表
面を露出させ、前記第２の導電膜上に第２のレジストマスクを形成し、前記第２のレジス
トマスクを形成後に前記第１の導電膜の一部に第２のエッチングを行って前記第１の絶縁
膜の幅よりも幅が狭くなるようにゲート電極層を形成し、前記第２のレジストマスクを用
いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチング
を行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層
を形成することで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記
薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の
一部を露出するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶
縁膜上に第１の画素電極を選択的に形成し、前記第１の画素電極上にＥＬ層を形成し、前
記ＥＬ層上に第２の画素電極を形成することを特徴とするＥＬ表示装置の作製方法である
。
本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２
の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマス
クを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前
記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の
少なくとも表面を露出させ、前記第１の導電膜の一部に第２のエッチングを行って前記第
１の絶縁膜の幅よりも幅が狭くなるようにゲート電極層を形成し、前記第１のレジストマ
スクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を
露出させつつ第２のレジストマスクを形成し、前記第２のレジストマスクを用いて前記第
２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソ
ース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成する
ことで薄膜トランジスタを形成し、前記第２のレジストマスクを除去し、前記薄膜トラン
ジスタを覆って第２の絶縁膜を形成し、前記ソース電極及びドレイン電極層の一部を露出
するように前記第２の絶縁膜に開口部を形成し、前記開口部及び前記第２の絶縁膜上に第
１の画素電極を選択的に形成し、前記第１の画素電極上にＥＬ層を形成し、前記ＥＬ層上
に第２の画素電極を形成することを特徴とするＥＬ表示装置の作製方法である。
本発明の一態様は、第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２
の導電膜を順に積層して形成し、前記第２の導電膜上に凹部を有する第１のレジストマス
クを形成し、前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記半導体膜、前
記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の
少なくとも表面を露出させ、前記第１のレジストマスクを後退させることで前記第１のレ
ジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを
形成し、前記第２のレジストマスクを形成後に前記第１の導電膜の一部に第２のエッチン
グを行って前記第１の絶縁膜の幅よりも幅が狭くなるようにゲート電極層を形成し、前記
第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜
の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレ
イン領域層並びに半導体層を形成することで薄膜トランジスタを形成し、前記第２のレジ
ストマスクを除去し、前記薄膜トランジスタを覆って第２の絶縁膜を形成し、前記ソース
電極及びドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、前
記開口部及び前記第２の絶縁膜上に第１の画素電極を選択的に形成し、前記第１の画素電
極上にＥＬ層を形成し、前記ＥＬ層上に第２の画素電極を形成することを特徴とするＥＬ
表示装置の作製方法である。
上記構成の作製方法であって、第１のレジストマスクが凹部を有する場合において、前
記第１のレジストマスクは多階調マスクを用いて形成することが好ましい。多階調マスク
を用いることで、簡略な工程で凹部を有するレジストマスクを形成することができる。
上記構成のＥＬ表示装置の作製方法を適用することで、前記第１のエッチングによって
素子領域が形成され、前記第２のエッチングによって前記素子領域の側面から概ね等しい
距離だけ内側にゲート電極層の側面を形成することができる。
上記構成の第１のエッチング及び第２のエッチングを用いるＥＬ表示装置の作製方法の
いずれかにおいて、前記第１のエッチングはドライエッチングにより行い、前記第２のエ
ッチングはウエットエッチングにより行うことが好ましい。第１のエッチングによる加工
は高精度に行うことが好ましく、第２のエッチングによる加工はサイドエッチングを伴う
必要がある。高精度な加工を行うためにはドライエッチングが好ましく、また、ウエット
エッチングは化学反応を利用するためドライエッチングよりもサイドエッチングが生じや
すいためである。
上記構成のＥＬ表示装置の作製方法において、前記第２の絶縁膜は、ＣＶＤ法又はスパ
ッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層
して形成することが好ましい。特に好ましくは窒化シリコン膜をＣＶＤ法又はスパッタリ
ング法により形成し、有機樹脂膜をスピンコート法により形成する。第２の絶縁膜をこの
ように形成することで、薄膜トランジスタの電気的特性に影響を及ぼしうる不純物元素等
から薄膜トランジスタを保護し、且つ画素電極の被形成面の平坦性を向上させて歩留まり
の低下を防止することができる。
上記構成のＥＬ表示装置の作製方法を適用する際に形成される薄膜トランジスタは、ゲ
ート電極層を覆うゲート絶縁膜を有し、前記ゲート絶縁膜上に半導体層を有し、前記半導
体層上にソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソー
ス電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞が設けられている
ものである。空洞が設けられることによってゲート電極端部近傍を低誘電率化（ｌｏｗ−
ｋ化）できる。
なお、「膜」とは、全面に形成されたパターン形成されていないものをいい、「層」と
は、レジストマスク等により所望の形状にパターン形成されたものをいう。しかし、積層
膜の各層については、膜と層を特に区別することなく用いることがある。
なお、「食刻」とは、意図しないエッチングをいう。すなわち、エッチングは、「食刻
」が極力生じない条件により行うことが好ましい。
なお、本明細書中において、任意の膜が「耐熱性を有する」とは、後の工程における温
度によって当該膜が膜としての形態を保ち、且つ当該膜に求められる機能及び特性を保つ
ことができることをいう。
なお、「ゲート配線」とは、薄膜トランジスタのゲート電極に接続される配線をいう。
ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれるこ
とがある。
また、「ソース配線」とは、薄膜トランジスタのソース電極及びドレイン電極の一方に
接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される
。また、ソース配線は信号線と呼ばれることがある。
また、「電源線」とは、電源に接続された、一定の電位に保持された配線をいう。
ゲート電極のパターン形成に新たなフォトマスクを必要とせず、薄膜トランジスタの作
製工程数を大幅に削減することができ、該薄膜トランジスタはＥＬ表示装置に適用できる
ため、ＥＬ表示装置の作製工程数を大幅に削減することができる。
より具体的には、フォトマスクの枚数を減らすことができる。一のフォトマスク（多階
調マスク）を用いて薄膜トランジスタを作製することも可能である。従って、ＥＬ表示装
置の作製工程数を大幅に削減することができる。
また、フォトマスクの枚数の低減を目的とした従来の技術とは異なり、裏面露光、レジ
ストリフロー及びリフトオフ法等の複雑な工程を経る必要がない。そのため、歩留まりを
低下させずにＥＬ表示装置の作製工程数を大幅に削減することができる。
また、フォトマスクの枚数の低減を目的とした従来の技術では、電気的特性を犠牲にせ
ざるを得ないことも少なくなかったが、本発明の一態様では、薄膜トランジスタの電気的
特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。その
ため、ＥＬ表示装置の表示品質等を犠牲にすることなく、ＥＬ表示装置の作製工程数を大
幅に削減することができる。
更には、上記効果により、ＥＬ表示装置の作製コストを大幅に削減することができる。
なお、本発明の一態様である薄膜トランジスタは、ゲート電極層端部に接して空洞を有す
るため、ゲート電極とドレイン電極との間に生じるリーク電流が小さいものとなる。
表示装置の画素回路の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 多階調マスクを説明する図。 アクティブマトリクス基板の接続部を説明する図。 アクティブマトリクス基板の接続部を説明する図。 アクティブマトリクス基板の接続部を説明する図。 電子機器を説明する図。 電子機器を説明する図。 電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図
面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通
して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さ
ない場合がある。また、絶縁膜は上面図には表わさないものとする。
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス
状に配置されたＥＬ表示装置の作製方法の一例について、図１乃至図１６を参照して説明
する。
薄膜トランジスタをスイッチング素子として用いるＥＬ表示装置（アクティブ型ＥＬ表
示装置）の画素回路としては、様々なものが検討されている。本実施の形態では、単純な
画素回路の一例を、図１に示し、この画素回路を適用した画素構造の作製方法について説
明する。ただし、本実施の形態において、ＥＬ表示装置の画素回路は図１に示す構成に限
定されるものではない。
図１に示すＥＬ表示装置の画素構造において、画素２１は、第１のトランジスタ１１、
第２のトランジスタ１２、第３のトランジスタ１３、容量素子１４及び発光素子１５を有
する。第１乃至第３のトランジスタはｎ型トランジスタである。第１のトランジスタ１１
のゲート電極は、ゲート配線１６に接続され、ソース電極及びドレイン電極の一方（第１
の電極とする。）は、ソース配線１８に接続され、ソース電極及びドレイン電極の他方（
第２の電極とする。）は、第２のトランジスタ１２のゲート電極、及び容量素子１４の一
方の電極（第１の電極とする。）に接続されている。容量素子１４の他方の電極（第２の
電極とする。）は、第２のトランジスタ１２のソース電極及びドレイン電極の一方（第１
の電極とする。）、第３のトランジスタ１３のソース電極及びドレイン電極の一方（第１
の電極とする。）、並びに発光素子１５の一方の電極（第１の電極とする。）に接続され
ている。第２のトランジスタ１２のソース電極及びドレイン電極の他方（第２の電極とす
る。）は、第２の電源線１９に接続されている。第３のトランジスタ１３のソース電極及
びドレイン電極の他方（第２の電極とする。）は、第１の電源線１７に接続され、ゲート
電極はゲート配線１６に接続されている。発光素子１５の他方の電極（第２の電極とする
。）は、共通電極２０に接続されている。なお、第１の電源線１７と第２の電源線１９の
電位は異なるものとする。
画素２１の動作について説明する。ゲート配線１６の信号によって第３のトランジスタ
１３がオンすると、第２のトランジスタ１２の第１の電極、発光素子１５の第１の電極、
及び容量素子１４の第２の電極の電位が、第１の電源線１７の電位（Ｖ１７）と等しくな
る。ここで、第１の電源線１７の電位（Ｖ１７）は一定とするため、第２のトランジスタ
１２の第１の電極等の電位は一定（Ｖ１７）である。
ゲート配線１６の信号によって第１のトランジスタ１１が選択されてオンすると、ソー
ス配線１８からの信号の電位（Ｖ１８）が第１のトランジスタ１１を介して第２のトラン
ジスタ１２のゲート電極に入力される。このとき、第２の電源線１９の電位（Ｖ１９）が
第１の電源線１７の電位（Ｖ１７）よりも高ければＶｇｓ＝Ｖ１８−Ｖ１７となる。そし
て、Ｖｇｓが第２のトランジスタ１２のしきい値電圧よりも大きければ、第２のトランジ
スタ１２はオンする。
従って、第２のトランジスタ１２を線形領域で動作させるときには、ソース配線１８の
電位（Ｖ１８）を変化させること（例えば、２値）で、第２のトランジスタ１２のオンと
オフとを制御することができる。つまり、発光素子１５が有するＥＬ層に、電圧を印加す
るかしないかを制御することができる。
また、第２のトランジスタ１２を飽和領域で動作させるときには、ソース配線１８の電
位（Ｖ１８）を変化させることで、発光素子１５に流れる電流量を制御することができる
。
以上のようにして、第２のトランジスタ１２を線形領域で動作させる場合、発光素子１
５に電圧を印加するかしないかを制御することができ、発光素子１５の発光状態と非発光
状態とを制御することができる。このような駆動方法は、例えば、デジタル時間階調駆動
に用いることができる。デジタル時間階調駆動は、１フレームを複数のサブフレームに分
割し、各サブフレームにおいて発光素子１５の発光状態と非発光状態とを制御する駆動方
法である。また、第２のトランジスタ１２を飽和領域で動作させる場合、発光素子１５に
流れる電流量を制御することができ、発光素子１５の輝度を調整することができる。
次に、図１に示す画素回路を適用した画素構造と、その作製方法について以下に説明す
る。
なお、図２乃至図６には本実施の形態に係る薄膜トランジスタの上面図を示し、図６は
画素電極まで形成した完成図である。図７乃至図９は、図２乃至図６に示すＡ−Ａ’にお
ける断面図である。図１０乃至図１２は、図２乃至図６に示すＢ−Ｂ’における断面図で
ある。図１３乃至図１５は、図２乃至図６に示すＣ−Ｃ’における断面図である。
まず、基板１００上に第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不
純物半導体膜１０８及び第２の導電膜１１０を形成する。これらの膜は、単層で形成して
もよいし、複数の膜を積層した積層膜であってもよい。
基板１００は、絶縁性基板であり、例えばガラス基板又は石英基板を用いることができ
る。本実施の形態においては、ガラス基板を用いる。
第１の導電膜１０２は、導電性材料により形成する。第１の導電膜１０２は、例えばチ
タン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ニ
オブ若しくはスカンジウム等の金属材料又はこれらを主成分とする合金材料等の導電性材
料を用いて形成することができる。ただし、後の工程（第１の絶縁膜１０４の形成等）に
耐えうる程度の耐熱性は必要であり、後の工程（第２の導電膜１１０のエッチング等）で
食刻又は腐食されない材料を選択することを要する。この限りにおいて、第１の導電膜１
０２は特定の材料に限定されるものではない。
なお、第１の導電膜１０２は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又は
プラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定
されるものではない。
第１の絶縁膜１０４は、絶縁性材料により形成する。第１の絶縁膜１０４は、例えば、
シリコンの酸化膜、窒化膜、酸化窒化膜又は窒化酸化膜等を用いて形成することができる
。ただし、第１の導電膜１０２と同様に、耐熱性が必要であり、後の工程で食刻又は腐食
されない材料を選択することを要する。この限りにおいて、第１の絶縁膜１０４は特定の
材料に限定されるものではない。
なお、第１の絶縁膜１０４は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を
含む）又はスパッタリング法等により形成することができるが、特定の方法に限定される
ものではない。
第１の絶縁膜１０４は、ゲート絶縁膜として機能するものである。
半導体膜１０６は、半導体材料により形成する。半導体膜１０６は、例えば、シランガ
スにより形成される非晶質シリコン等を用いて形成することができる。ただし、第１の導
電膜１０２等と同様に、耐熱性が必要であり、後の工程にて食刻又は腐食されない材料を
選択することを要する。この限りにおいて、半導体膜１０６は特定の材料に限定されるも
のではない。従って、ゲルマニウム等を用いても良い。
なお、半導体膜１０６は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む
）又はスパッタリング法等により形成することができる。ただし、特定の方法に限定され
るものではない。
半導体膜１０６は、結晶性半導体膜と、非晶質半導体膜との積層膜を用いることが好ま
しい。結晶性半導体膜としては、多結晶半導体膜又は微結晶半導体膜等が挙げられる。
多結晶半導体膜とは、結晶粒により構成され、該結晶粒間に多くの粒界を含む半導体膜
をいう。多結晶半導体膜は、例えば熱結晶化法又はレーザ結晶化法により形成される。こ
こで、熱結晶化法とは、基板上に非晶質半導体膜を形成し、該基板を加熱することで非晶
質半導体を結晶化する結晶化法をいう。また、レーザ結晶化法とは、基板上に非晶質半導
体膜を形成し、該非晶質半導体膜に対してレーザを照射して非晶質半導体を結晶化する結
晶化法をいう。または、ニッケル等の結晶化促進元素を添加して結晶化する結晶化法を用
いても良い。結晶化促進元素を添加して結晶化する場合には、該半導体膜に対してレーザ
照射を行うことが好ましい。
多結晶半導体は、ガラス基板に歪みを生じない程度の温度と時間で結晶化を行うＬＴＰ
Ｓ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）と、より高温で結晶
化を行うＨＴＰＳ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）に
分類される。
微結晶半導体膜とは、粒径が概ね２ｎｍ以上１００ｎｍ以下の結晶粒を含む半導体膜を
いい、膜の全面が結晶粒のみによって構成されるもの、または結晶粒間に非晶質半導体が
介在するものを含む。微結晶半導体膜の形成方法としては、結晶核を形成して該結晶核を
成長させる方法、非晶質半導体膜を形成して該非晶質半導体膜に接して絶縁膜と金属膜と
を形成し、該金属膜に対してレーザを照射することで該金属膜に発生した熱により非晶質
半導体を結晶化させる方法等を用いればよい。ただし、非晶質半導体膜に対して熱結晶化
法又はレーザ結晶化法を用いて形成した結晶性半導体膜は含まないものとする。
半導体膜１０６として、例えば、結晶性半導体膜上に非晶質半導体膜を積層して形成し
た積層膜を用いると、ＥＬ表示装置の画素回路が有するトランジスタを高速に動作させる
ことができる。ここで、結晶性半導体膜としては、多結晶半導体（ＬＴＰＳ及びＨＴＰＳ
を含む）膜を適用しても良いし、微結晶半導体膜を適用しても良い。
なお、結晶性半導体膜上に非晶質半導体膜を有することで、結晶性半導体膜の表面が酸
化されることを防止することができる。また、耐圧を向上させ、オフ電流を低下させるこ
とができる。
ただし、ＥＬ表示装置の画素回路が正常に動作する限りにおいて、半導体膜１０６の結
晶性については特に限定されない。
不純物半導体膜１０８は、一導電性を付与する不純物元素を含む半導体膜であり、一導
電性を付与する不純物元素が添加された半導体材料ガス等により形成される。本実施の形
態ではｎ型の薄膜トランジスタを設けるため、例えば、フォスフィン（化学式：ＰＨ３）
を含むシランガスにより形成される、リンを含むシリコン膜により設ければよい。ただし
、第１の導電膜１０２等と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されな
い材料を選択することを要する。この限りにおいて、不純物半導体膜１０８は、特定の材
料に限定されるものではない。なお、不純物半導体膜１０８の結晶性についても特に限定
されるものではない。また、半導体膜１０６により形成される半導体層の一部に、ドーピ
ング等によりオーミック接触可能な領域を設ける場合などには、不純物半導体膜１０８を
設ける必要がない。
本実施の形態では、ｎ型の薄膜トランジスタを作製するため、添加する一導電性を付与
する不純物元素として、ヒ素等を用いてもよく、不純物半導体膜１０８の形成に用いるシ
ランガスにはアルシン（化学式：ＡｓＨ３）を所望の濃度で含ませればよい。
なお、不純物半導体膜１０８の形成は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶ
Ｄ法等を含む）等により行うことができる。ただし、特定の方法に限定されるものではな
い。
第２の導電膜１１０は、導電性材料（第１の導電膜１０２として列挙した材料等）であ
って、第１の導電膜１０２とは異なる材料により形成する。ここで、「異なる材料」とは
、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチ
ングされにくい材料を選択すればよい。また、第１の導電膜１０２等と同様に、耐熱性が
必要であり、後の工程で食刻又は腐食されない材料を選択することを要する。従って、こ
の限りにおいて、第２の導電膜１１０は特定の材料に限定されるものではない。
なお、第２の導電膜１１０は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又は
プラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定
されるものではない。
なお、上記説明した第１の導電膜１０２、第１の絶縁膜１０４、半導体膜１０６、不純
物半導体膜１０８及び第２の導電膜１１０に対して求められる耐熱性は、第１の導電膜１
０２が最も高く、以下前記した順に続き、第２の導電膜１１０が最も低い。例えば、半導
体膜１０６が水素を含む非晶質半導体膜である場合には、約３００℃以上とすることで半
導体膜中の水素が脱離し、電気的特性が変化する。そのため、例えば半導体膜１０６を形
成した後の工程では３００℃を超えない温度とすることが好ましい。
次に、第２の導電膜１１０上に第１のレジストマスク１１２を形成する（図７（Ａ）、
図１０（Ａ）、図１３（Ａ）を参照）。ここで、第１のレジストマスク１１２は凹部又は
凸部を有するレジストマスクであることが好ましい。換言すると、厚さの異なる複数の領
域（ここでは、二の領域）からなるレジストマスクともいうことができる。第１のレジス
トマスク１１２において、厚い領域を第１のレジストマスク１１２の凸部と呼び、薄い領
域を第１のレジストマスク１１２の凹部と呼ぶこととする。ただし、これに限定されず、
凹部又は凸部を有さないレジストマスクを用いてもよい。
第１のレジストマスク１１２において、ソース電極及びドレイン電極層が形成される領
域には凸部が形成され、ソース電極及びドレイン電極層を有さず半導体層が露出して形成
される領域には凹部が形成されている。
第１のレジストマスク１１２は、多階調マスクを用いることで形成することができる。
ここで、多階調マスクについて図１６を参照して以下に説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には
、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行うものをいう。多階調
マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の
厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いる
ことで、フォトマスクの枚数を削減することができる。
図１６（Ａ−１）及び図１６（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図
１６（Ａ−１）にはグレートーンマスク１４０を示し、図１６（Ｂ−１）にはハーフトー
ンマスク１４５を示す。
図１６（Ａ−１）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に
遮光膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられた回折格子
部１４３で構成されている。
回折格子部１４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、
ドット又はメッシュ等を有することで、光の透過量を制御する。なお、回折格子部１４３
に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的
なものであってもよい。
透光性を有する基板１４１としては、石英等を用いることができる。遮光部１４２及び
回折格子部１４３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロ
ム又は酸化クロム等により設けられる。
グレートーンマスク１４０に露光するための光を照射した場合、図１６（Ａ−２）に示
すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２又は
回折格子部１４３が設けられていない領域における透光率は１００％となる。また、回折
格子部１４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、
ドット又はメッシュの間隔等により調整可能である。
図１６（Ｂ−１）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に
半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で
構成されている。
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の
膜を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同様
の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる
。
ハーフトーンマスク１４５に露光するための光を照射した場合、図１６（Ｂ−２）に示
すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８又は
半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光
部１４７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形
成する膜厚等により、調整可能である。
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第１のレ
ジストマスク１１２を形成することができる。
ただし、これに限定されず、多階調マスクを用いることなく第１のレジストマスクを形
成してもよい。また、上記したように、第１のレジストマスクが凹部又は凸部を有さない
レジストマスクであってもよい。
次に、第１のレジストマスク１１２を用いて第１のエッチングを行う。すなわち、第１
の絶縁膜１０４、半導体膜１０６、不純物半導体膜１０８及び第２の導電膜１１０をエッ
チングによりパターニングし、薄膜積層体１１４を形成する（図２、図７（Ｂ）、図１０
（Ｂ）、図１３（Ｂ）を参照）。このとき、少なくとも第１の導電膜１０２の表面を露出
させることが好ましい。このエッチング工程を第１のエッチングとよぶ。第１のエッチン
グは、ドライエッチング又はウエットエッチングを用いればよい。なお、第１のエッチン
グをドライエッチングにより行う場合には一の工程にて行うことが可能であるが、第１の
エッチングをウエットエッチングにより行う場合には複数の工程により第１のエッチング
を行うと良い。被エッチング膜の種類によってエッチングレートが異なり、一の工程にて
行うことが困難だからである。
第１のエッチングは、例えば３段階のドライエッチングにより行えばよい。まず、Ｃｌ
２ガスとＣＦ４ガスとＯ２ガスの混合ガス中でエッチングを行い、次に、Ｃｌ２ガスのみ
を用いてエッチングを行い、最後に、ＣＨＦ３ガスのみを用いてエッチングを行えばよい
。
次に、第１のレジストマスク１１２を用いて第２のエッチングを行う。すなわち、第１
の導電膜１０２をエッチングによりパターニングし、ゲート電極層１１６を形成する（図
３、図７（Ｃ）、図１０（Ｃ）、図１３（Ｃ）を参照）。このエッチング工程を第２のエ
ッチングとよぶ。
なお、ゲート電極層１１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子
の一方の電極、及び支持部を構成している。ゲート電極層１１６Ａと表記する場合には、
ゲート配線、第１のトランジスタ１１のゲート電極、及び第３のトランジスタ１３のゲー
ト電極を構成する電極層を指す。ゲート電極層１１６Ｂと表記する場合には、第２のトラ
ンジスタ１２のゲート電極、及び容量素子１４の一方の電極を構成する電極層を指す。ゲ
ート電極層１１６Ｃと表記する場合には、支持部を構成する電極層を指す。そして、これ
らを総括してゲート電極層１１６と呼ぶ。
第２のエッチングは、第１の導電膜１０２により形成されるゲート電極層１１６の側面
が、薄膜積層体１１４の側面より内側に形成されるエッチング条件により行う。換言する
と、ゲート電極層１１６の側面が、薄膜積層体１１４の底面に接して形成されるようにエ
ッチングを行う（Ａ−Ａ’断面においてゲート電極層１１６の幅が薄膜積層体１１４の幅
より小さくなるようにエッチングを行う）。更には、第２の導電膜１１０に対するエッチ
ングレートが小さく、且つ第１の導電膜１０２に対するエッチングレートが大きい条件に
より行う。換言すると、第２の導電膜１１０に対する第１の導電膜１０２のエッチング選
択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲ
ート電極層１１６を形成することができる。
なお、ゲート電極層１１６の側面の形状は特に限定されない。例えば、テーパ形状であ
っても良い。ゲート電極層１１６の側面の形状は、第２のエッチングにおいて用いる薬液
等の条件によって決められるものである。
ここで、「第２の導電膜１１０に対するエッチングレートが小さく、且つ第１の導電膜
１０２に対するエッチングレートが大きい条件」、又は「第２の導電膜１１０に対する第
１の導電膜１０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の
要件を満たすものをいう。
第１の要件は、ゲート電極層１１６が必要な箇所に残存することである。ゲート電極層
１１６の必要な箇所とは、図３乃至図６に点線で示される領域をいう。すなわち、第２の
エッチング後に、ゲート電極層１１６がゲート配線、トランジスタが有するゲート電極、
及び容量素子が有する一の電極を構成するように残存することが必要である。ゲート電極
層がゲート配線を構成するためには、これらの配線が断線しないように第２のエッチング
を行う必要がある。図３及び図７に示されるように、薄膜積層体１１４の側面から間隔ｄ
１だけ内側にゲート電極層１１６の側面が形成されることが好ましく、間隔ｄ１は実施者
がレイアウトに従って適宜設定すればよい。
第２の要件は、ゲート電極層１１６により構成されるゲート配線の最小幅ｄ３、並びに
ソース電極及びドレイン電極層１２０により構成されるソース配線及び電源線の最小幅ｄ
２が適切なものとなることである（図６を参照）。第２のエッチングによりソース電極及
びドレイン電極層１２０がエッチングされるとソース配線及び電源線の最小幅ｄ２が小さ
くなり、ソース配線及び電源線の電流密度が過大となり、電気的特性が低下するためであ
る。そのため、第２のエッチングは、第１の導電膜１０２のエッチングレートが過大にな
らず、且つ第２の導電膜１１０のエッチングレートが可能な限り小さい条件で行う。
また、ソース配線及び電源線の最小幅ｄ２は大きくすることが困難である。ソース配線
及び電源線の最小幅ｄ２はソース配線及び電源線と重畳する半導体層の最小幅ｄ４により
決まり、ソース配線及び電源線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４
を大きくせねばならず、隣接するゲート配線とを絶縁させることが困難になるためである
。半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。換言すると
、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース配線及び電源線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲー
ト電極層を素子毎に分離するために必要な箇所に適宜設ければよい。第２のエッチングに
より、半導体層の幅をｄ４とした箇所と重畳する部分にはゲート電極層１１６が残存しな
いパターンを形成することができる。
なお、ソース電極及びドレイン電極層により形成される、画素電極層と接続される部分
の電極の幅はソース配線及び電源線の最小幅ｄ２とすることが好ましい。
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うこと
は非常に重要である。第２のエッチングが第１の導電膜１０２のサイドエッチングを伴う
ことによって、ゲート電極層１１６により構成される、隣接するゲート配線間のみならず
、画素回路内の素子の接続を所望のものとするようにパターンの形成をすることができる
ためである。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は
被エッチング膜の下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（
基板面に平行な方向又は被エッチング膜の下地膜の面に平行な方向）にも被エッチング膜
が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッ
チング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによっ
て様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い
。
なお、図３に示すゲート電極層１１６Ｃは、薄膜積層体１１４を支える支持部として機
能する。支持部を有することで、ゲート電極層より上に形成されるゲート絶縁膜等の膜剥
がれを防止することができる。更には支持部を設けることで、第２のエッチングによりゲ
ート電極層１１６に接して形成される、空洞の領域が必要以上に広くなることを防止でき
る。なお、支持部を設けることで、薄膜積層体１１４が自重によって破壊され、又は破損
することをも防止することができ、歩留まりが向上するため好ましい。ただし、支持部を
有する形態に限定されず、支持部を設けなくとも良い。
以上説明したように、第２のエッチングは、ウエットエッチングにより行うことが好ま
しい。
第２のエッチングをウエットエッチングによって行う場合、第１の導電膜１０２として
アルミニウム又はモリブデンを形成し、第２の導電膜１１０としてチタン又はタングステ
ンを形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、
第１の導電膜１０２としてモリブデンを形成し、第２の導電膜１１０としてチタン、アル
ミニウム又はタングステンを形成し、エッチングには過酸化水素水を含む薬液を用いれば
よい。
第２のエッチングをウエットエッチングによって行う場合、最も好ましくは、第１の導
電膜１０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形
成し、第２の導電膜１１０としてタングステンを形成し、エッチングには硝酸を２％、酢
酸を１０％、リン酸を７２％含む薬液を用いる。このような組成の薬液を用いることで、
第２の導電膜１１０がエッチングされることなく、第１の導電膜１０２がエッチングされ
る。なお、第１の導電膜１０２に添加したネオジムは、アルミニウムの低抵抗化とヒロッ
ク防止を目的として添加されたものである。
なお、上面から見たゲート電極層１１６は角を有するように形成される（図３を参照）
。これは、ゲート電極層１１６を形成する第２のエッチングが概略等方的に進行するため
に、ゲート電極層１１６の側面と薄膜積層体１１４の側面との間隔ｄ１が概略等しくなる
ようにエッチングされるためである。
次に、第１のレジストマスク１１２を後退させて、第２の導電膜１１０を露出させつつ
、第２のレジストマスク１１８を形成する。第１のレジストマスク１１２を後退させて、
第２のレジストマスク１１８を形成する手段としては、例えば酸素プラズマを用いたアッ
シングが挙げられる。しかし、第１のレジストマスク１１２を後退させて第２のレジスト
マスク１１８を形成する手段はこれに限定されるものではない。第２のレジストマスク１
１８が形成される領域は、第１のレジストマスク１１２の凸部の領域と概略一致する。な
お、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成する場合につい
て説明したが、これに限定されず、第２のレジストマスク１１８を形成した後に第２のエ
ッチングを行ってもよい。
なお、第１のレジストマスク１１２の形成に多階調マスクを用いない場合には、異なる
フォトマスクを用いて第２のレジストマスク１１８を別途形成すればよい。
次に、第２のレジストマスク１１８を用いて、薄膜積層体１１４における第２の導電膜
１１０をエッチングし、ソース電極及びドレイン電極層１２０を形成する（図４、図８（
Ｄ）、図１１（Ｄ）、図１４（Ｄ）を参照）。ここでエッチング条件は、第２の導電膜１
１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲー
ト電極層１１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である
。
なお、ソース電極及びドレイン電極層１２０は、薄膜トランジスタのソース電極若しく
はドレイン電極、ソース配線、電源線、容量素子の他方の電極、及び薄膜トランジスタと
発光素子の一の電極とを接続する電極を構成している。ソース電極及びドレイン電極層１
２０Ａと表記する場合には、ソース配線１８、及び第１のトランジスタ１１のソース電極
及びドレイン電極の一方を構成する電極層を指す。ソース電極及びドレイン電極層１２０
Ｂと表記する場合には、第１の電源線１７を構成する電極層を指す。ソース電極及びドレ
イン電極層１２０Ｃと表記する場合には、第１のトランジスタ１１のソース電極及びドレ
イン電極の他方、及び第１のトランジスタ１１と画素電極とを接続する電極を構成する電
極層を指す。ソース電極及びドレイン電極層１２０Ｄと表記する場合には、第２の電源線
１９、及び第２のトランジスタ１２のソース電極及びドレイン電極の一方を構成する電極
層を指す。ソース電極及びドレイン電極層１２０Ｅと表記する場合には、第３のトランジ
スタ１３のソース電極及びドレイン電極の一方を構成する電極層を指す。ソース電極及び
ドレイン電極層１２０Ｆと表記する場合には、容量素子１４の他方の電極、第２のトラン
ジスタ１２のソース電極及びドレイン電極の他方、第３のトランジスタ１３のソース電極
及びドレイン電極の他方、並びにこれらから発光素子の一の電極に接続される電極を構成
する電極層を指す。
なお、第２のレジストマスク１１８Ａは、ソース電極及びドレイン電極層１２０Ａと重
畳するものを指し、第２のレジストマスク１１８Ｂは、ソース電極及びドレイン電極層１
２０Ｂと重畳するものを指し、第２のレジストマスク１１８Ｃは、ソース電極及びドレイ
ン電極層１２０Ｃと重畳するものを指し、第２のレジストマスク１１８Ｄは、ソース電極
及びドレイン電極層１２０Ｄと重畳するものを指し、第２のレジストマスク１１８Ｅは、
ソース電極及びドレイン電極層１２０Ｅと重畳するものを指し、第２のレジストマスク１
１８Ｆは、ソース電極及びドレイン電極層１２０Ｆと重畳するものを指す。
なお、薄膜積層体１１４における第２の導電膜１１０のエッチングは、ウエットエッチ
ング又はドライエッチングのどちらを用いても良い。
続いて、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（
バックチャネル部）をエッチングして、ソース領域及びドレイン領域１２２、半導体層１
２４を形成する（図５、図８（Ｅ）、図１１（Ｅ）、図１４（Ｅ）を参照）。ここでエッ
チング条件は、不純物半導体膜１０８及び半導体膜１０６以外の膜に対する食刻及び腐食
が生じず、又は生じ難い条件を選択する。特に、ゲート電極層１１６の食刻及び腐食が生
じず、又は生じ難い条件により行うことが重要である。
なお、薄膜積層体１１４における不純物半導体膜１０８及び半導体膜１０６の上部（バ
ックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うこ
とができる。
その後、第２のレジストマスク１１８を除去し、薄膜トランジスタが完成する（図６、
図８（Ｆ）、図１１（Ｆ）、図１４（Ｆ）を参照）。上記説明したように、薄膜トランジ
スタを一枚のフォトマスク（多階調マスク）により作製することができる。
なお、上記の図８（Ｆ）及び図８（Ｅ）を参照して説明した工程を一括して第３のエッ
チングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行っても
良いし、一括して行っても良い。
以上のようにして形成した薄膜トランジスタを覆って第２の絶縁膜を形成する。ここで
、第２の絶縁膜は、第１の保護膜１２６のみで形成しても良いが、ここでは第１の保護膜
１２６と第２の保護膜１２８により形成する（図９（Ｇ）、図１２（Ｇ）、図１５（Ｇ）
を参照）。第１の保護膜１２６は、第１の絶縁膜１０４と同様に形成すればよいが、好ま
しくは水素を含有する窒化シリコン又は水素を含有する酸化窒化シリコンにより形成し、
半導体層に金属等の不純物が侵入して拡散し、汚染されることを防止する。
第２の保護膜１２８は、表面が概略平坦になる方法により形成する。第２の保護膜１２
８の表面を概略平坦にすることで、第２の保護膜１２８上に形成される第１の画素電極層
１３２の断切れ等を防止することができるためである。従って、ここで「概略平坦」とは
、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない
。
なお、第２の保護膜１２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂
等により、スピンコーティング法等により形成することができる。ただし、これらの材料
又は形成方法に限定されるものではない。
なお、第２の保護膜１２８は、表面が概略平坦になる方法により形成した上記の保護膜
と、これを覆って水分の侵入や放出を防止する保護膜を積層して形成したものであること
が好ましい。水分の侵入や放出を防止する保護膜は、具体的には、窒化シリコン、酸化窒
化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが
好ましい。形成方法としてはスパッタリング法を用いることが好ましい。
次に、第２の絶縁膜に第１の開口部１３０及び第２の開口部１３１を形成する（図９（
Ｈ）、図１２（Ｈ）、図１５（Ｈ）を参照）。第１の開口部１３０は、ソース電極及びド
レイン電極層の少なくとも表面に達するように形成する。第２の開口部１３１は、ゲート
電極層の少なくとも表面に達するように形成する。第１の開口部１３０及び第２の開口部
１３１の形成方法は、特定の方法に限定されず、第１の開口部１３０の径などに応じて実
施者が適宜選択すればよい。例えば、フォトリソグラフィ法によりドライエッチングを行
うことで第１の開口部１３０及び第２の開口部１３１を形成することができる。
第１の開口部１３０は、ソース電極及びドレイン電極層１２０に達するように設けられ
るものであり、図６に示すように必要な箇所に複数個設ける。第１の開口部１３０Ａはソ
ース電極及びドレイン電極層１２０Ｃ上に設け、第１の開口部１３０Ｂはソース電極及び
ドレイン電極層１２０Ｂ上に設け、第１の開口部１３０Ｃはソース電極及びドレイン電極
層１２０Ｅ上に設け、第１の開口部１３０Ｄはソース電極及びドレイン電極層１２０Ｆ上
に設ける。
第２の開口部１３１は、ゲート電極層１１６に達するように設けられるものである。す
なわち、第２の開口部１３１は第２の絶縁膜のみならず、第１の絶縁膜１０４、半導体層
１２４の所望の箇所も除去して設けられるものである。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを１枚使
用することになる。
次に、第２の絶縁膜上に第１の画素電極層１３２を形成する（図６、図９（Ｈ）、図１
２（Ｈ）、図１５（Ｈ）を参照）。第１の画素電極層１３２は、第１の開口部１３０又は
第２の開口部１３１を介してソース電極及びドレイン電極層１２０又はゲート電極層１１
６に接続されるように形成する。具体的には、第１の画素電極層１３２は、第１の開口部
１３０Ａを介してソース電極及びドレイン電極層１２０Ｃに接続され、第１の開口部１３
０Ｂを介してソース電極及びドレイン電極層１２０Ｂに接続され、第１の開口部１３０Ｃ
を介してソース電極及びドレイン電極層１２０Ｅに接続され、第１の開口部１３０Ｄを介
してソース電極及びドレイン電極層１２０Ｆに接続され、第２の開口部１３１を介してゲ
ート電極層１１６Ｂに接続されるように形成される。また、第１の画素電極層１３２につ
いても単層で形成しても良いし、複数の膜を積層した積層膜としてもよい。
なお、フォトリソグラフィ法によって第１の画素電極層１３２を形成することで、フォ
トマスクを一枚使用することになる。
画素が有する薄膜トランジスタがｎ型のトランジスタであるため、第１の画素電極層１
３２は、陰極となる材料により形成することが好ましい。陰極となる材料には、仕事関数
が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が挙げられる。
次に、第１の画素電極層１３２の側面（端部）及び第２の絶縁膜上に隔壁１３３を形成
する。隔壁１３３は開口部を有し、該開口部において第１の画素電極層１３２が露出され
るように形成する。隔壁１３３は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用
いて形成する。具体的には、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ベ
ンゾシクロブテン系樹脂を用いて形成するとよい。特に感光性の材料を用いて、第１の画
素電極層１３２上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成され
る傾斜面となるように形成することが好ましい。
次に、隔壁１３３の開口部において第１の画素電極層１３２と接するように、ＥＬ層１
３４を形成する。ＥＬ層１３４は、単数の層で構成されていても、複数の層が積層されて
形成された積層膜により構成されていても良い。ＥＬ層１３４は、少なくとも発光層を有
する。発光層はホール輸送層を介して第２の画素電極層１３５と接続されることが好まし
い。
そして、ＥＬ層１３４を覆うように、陽極となる材料により第２の画素電極層１３５を
形成する。第２の画素電極層１３５は図１における共通電極２０に相当する。第２の画素
電極層１３５は、透光性を有する導電性材料により形成することができる。ここで、透光
性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タン
グステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化
チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛
酸化物、又は酸化シリコンを添加したインジウム錫酸化物等が挙げられる。透光性を有す
る導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の
方法に限定されるものではない。また、第２の画素電極層１３５についても単層で形成し
ても良いし、複数の膜を積層した積層膜としてもよい。
ここでは、第２の画素電極層１３５としてＩＴＯを用いる。隔壁１３３の開口部におい
て、第１の画素電極層１３２とＥＬ層１３４と第２の画素電極層１３５が重なり合うこと
で、発光素子１３６が形成される。発光素子１３６は、図１における発光素子１５に相当
する。この後、発光素子１３６に酸素、水素、水分、二酸化炭素等が侵入しないように、
第２の画素電極層１３５及び隔壁１３３上に第３の保護膜１３７を形成することが好まし
い（図示しない）。第３の保護膜１３７は、第２の保護膜１２８と同様に材料により水分
の侵入や放出を防止する機能を有するものを選択する。窒化シリコン、酸化窒化シリコン
、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。
更に、第３の保護膜を覆って窒化シリコン膜又はＤＬＣ膜等を有することが好ましい。
そして、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹
脂フィルム等）又はカバー材によって、更なるパッケージング（封入）をすることが好ま
しい。保護フィルム及びカバー材は、ガス透過性が低く、脱ガスの少ない材料により設け
ることが好ましい。
以上説明したように、上面射出構造（トップエミッション）型ＥＬ表示装置の発光素子
まで形成することができる（図９（Ｉ）、図１２（Ｉ）、図１５（Ｉ）を参照）。しかし
、本実施の形態のＥＬ表示装置は、上記の説明に限定されず、下面射出構造（ボトムエミ
ッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装
置に適用することも可能である。下面射出構造及び両面射出構造では、第１の画素電極層
１３２に透光性を有する導電性材料を用いればよい。なお、第１の画素電極層１３２を陽
極となる材料により形成する場合には、第１の画素電極層１３２は、例えば、ＩＴＯによ
り形成することができる。第１の画素電極層１３２をこのような構造にすることで、発光
を取り出す効率を向上させることができ、ボトムエミッション型のＥＬ表示装置を作製す
ることができる。そして、ＥＬ層１３４を覆うように、陰極となる材料により第２の画素
電極層１３５を形成するとよい。第２の画素電極層１３５は図１における共通電極２０に
相当する。陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ
、ＡｌＬｉ等が挙げられる。なお、ＥＬ層１３４及び第２の画素電極層１３５は、マスク
を介した蒸着により形成することが好ましい。従って、第２の画素電極層１３５は、蒸着
により形成することが可能な材料により形成するとよい。なお、ＥＬ表示装置の画素を図
１に示す回路により構成する場合には、第１の画素電極層１３２を陽極とし、第２の画素
電極層１３５を陰極とすることが好ましい。
なお、上記で説明した保護膜等は上記した材料又は形成方法に限定されず、ＥＬ層の発
光を妨げず、劣化等を防止することができる膜であればよい。
または、上面射出構造において、画素回路が形成されている領域をも含むように第１の
画素電極層１３２Ａを形成してもよい。この場合には、まず、第１の画素電極層１３２Ｂ
及び第１の画素電極層１３２Ｃに相当する導電層のみを形成し、該導電層上に第１の開口
部１３０Ｄを有する絶縁膜を形成し、第１の開口部１３０Ｄを介してソース電極及びドレ
イン電極層１２０Ｆに接続されるように第１の画素電極層１３２Ａを形成すればよい。画
素回路が形成されている領域をも含むように第１の画素電極層１３２Ａを形成することで
、発光領域を拡大することができ、より高精細な表示が可能となる。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機
ＥＬ素子を用いることも可能である。
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図
１７乃至図１９を参照して説明する。
図１７乃至図１９は、上記の工程により作製した、アクティブマトリクス基板における
ゲート配線側の端子接続部及びソース配線側の端子接続部の上面図及び断面図を示す。
図１７は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部
から延伸したゲート配線及びソース配線の上面図を示す。なお、第１の電源線１７及び第
２の電源線１９についてもソース配線１８と同様であってよい。また、隔壁１３３及び第
２の画素電極層１３５は、図１７には図示していない。
図１８は、図１７のＸ−Ｘ’における断面図を示す。すなわち、図１８は、ゲート配線
側の端子接続部における断面図を示す。図１８では、ゲート電極層１１６のみが露出され
ている。このゲート電極層１１６が露出された領域に、端子部が接続される。
図１９は、図１７のＹ−Ｙ’における断面図の例を示す。すなわち、図１９は、ソース
配線側の端子接続部における断面図の例を示す。図１９のＹ−Ｙ’において、ゲート電極
層１１６と、ソース電極及びドレイン電極層１２０は第１の画素電極層１３２（少なくと
も、第１の画素電極層１３２Ｂ又は第１の画素電極層１３２Ｃと同一の層）を介して接続
されている。図１９にはゲート電極層１１６と、ソース電極及びドレイン電極層１２０の
様々な接続形態を示している。ここで、ＥＬ表示装置の端子接続部には、これらのいずれ
を用いても良いし、図１９に示すもの以外の接続形態を用いても良い。ソース電極及びド
レイン電極層１２０をゲート電極層１１６に接続させることで、端子の接続部の高さを概
ね等しくすることができる。
なお、開口部の数は図１９に示す開口部の数に特に限定されない。一の端子に対して一
の開口部を設けるのみならず、一の端子に対して複数の開口部を設けても良い。一の端子
に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である
等の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実
現することができる。更には、全ての開口部が問題なく形成された場合であっても、接触
面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
図１９（Ａ）では、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等
により除去され、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出
され、この露出された領域に第１の画素電極層１３２（少なくとも、第１の画素電極層１
３２Ｂ又は第１の画素電極層１３２Ｃと同一の層）を形成することで電気的な接続を実現
している。図１７に示す上面図は、図１９（Ａ）の上面図に相当する。
なお、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露出された領
域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができ
る。
図１９（Ｂ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０
Ａが設けられ、第１の保護膜１２６及び第２の保護膜１２８の端部がエッチング等により
除去されることで、ゲート電極層１１６と、ソース電極及びドレイン電極層１２０とが露
出され、この露出された領域に第１の画素電極層１３２（少なくとも、第１の画素電極層
１３２Ｂ又は第１の画素電極層１３２Ｃと同一の層）を形成することで電気的な接続を実
現している。
なお、第３の開口部１６０Ａの形成、及びゲート電極層１１６が露出された領域の形成
は、第１の開口部１３０及び第２の開口部１３１の形成と同時に行うことができる。
図１９（Ｃ）では、第１の保護膜１２６及び第２の保護膜１２８に第３の開口部１６０
Ｂ及び第４の開口部１６１が設けられることで、ゲート電極層１１６と、ソース電極及び
ドレイン電極層１２０とが露出され、この露出された領域に第１の画素電極層１３２（少
なくとも、第１の画素電極層１３２Ｂ又は第１の画素電極層１３２Ｃと同一の層）を形成
することで電気的な接続を実現している。ここで、図１９（Ａ）及び（Ｂ）と同様に、第
１の保護膜１２６及び第２の保護膜１２８の端部はエッチング等により除去されているが
、この領域は端子の接続部として用いられる。
なお、第３の開口部１６０Ｂ及び第４の開口部１６１の形成、並びにゲート電極層１１
６が露出された領域の形成は、第１の開口部１３０及び第２の開口部１３１の形成と同時
に行うことができる。
なお、第３の開口部１６０は、第１の開口部１３０と同様にソース電極及びドレイン電
極層１２０に達するように設けられ、第４の開口部１６１は、第２の開口部１３１と同様
にゲート電極層１１６に達するように設けられている。そして、図１８及び図１９には隔
壁１３３及び第２の画素電極層１３５を示しているが、これらは端子接続部には設けられ
ていなくてもよい。
この端子部の入力端子（図１９において、ゲート電極層１１６の露出された領域）には
ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）が接続される。ＦＰＣは
ポリイミド等の有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性
ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ。以下、ＡＣＰ
という）を介して入力端子と接続される。一般的なＡＣＰは、接着剤として機能するペー
ストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成
されている。ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された
配線に接続された端子上の導電層と、に接触することで、電気的な接続を実現することが
できる。
以上のように、ＥＬ表示装置を作製することができる。
以上説明したように、用いるフォトマスクの枚数が低減され、薄膜トランジスタ及びＥ
Ｌ表示装置の作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、
薄膜トランジスタの作製工程数を大幅に削減することができる。そのため、複雑な工程を
経ることなく、ＥＬ表示装置の作製工程数を大幅に削減することができる。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程を大
幅に削減することができる。
更には、上記効果により、ＥＬ表示装置の作製コストを大幅に削減することができる。
（実施の形態２）
本実施の形態は、実施の形態１にて説明した方法により作製した表示パネル又は表示装
置を表示部として組み込んだ電子機器について図２０乃至図２２を参照して説明する。こ
のような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、
ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ
、携帯電話または電子書籍等）が挙げられる。それらの一例を図２０に示す。
図２０（Ａ）はテレビジョン装置を示す。ＥＬ表示パネルを筐体に組み込むことで、図
２０（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１にて説明し
た作製方法を適用した表示パネルにより主画面２２３が形成され、その他付属設備として
スピーカ部２２９、操作スイッチ等が備えられている。
図２０（Ａ）に示すように、筐体２２１に実施の形態１にて説明した作製方法を適用し
た表示用パネル２２２が組み込まれ、受信機２２５により一般のテレビ放送の受信をはじ
め、モデム２２４を介して有線又は無線による通信ネットワークに接続することにより一
方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通
信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別
体のリモコン操作機２２６により行うことが可能であり、このリモコン操作機２２６にも
、出力する情報を表示する表示部２２７が設けられていても良い。
また、テレビジョン装置にも、主画面２２３の他にサブ画面２２８を第２の表示パネル
で形成し、チャネルや音量などを表示する構成が付加されていても良い。
図２１は、テレビ装置の主要な構成を示すブロック図を示している。表示パネルには、
画素部２５１が形成されている。信号線駆動回路２５２と走査線駆動回路２５３は、表示
パネルにＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ２５４で受信した信
号のうち、映像信号を増幅する映像信号増幅回路２５５と、そこから出力される信号を赤
、緑、青の各色に対応した色信号に変換する映像信号処理回路２５６と、その映像信号を
ドライバＩＣの入力仕様に変換するためのコントロール回路２５７等を有している。コン
トロール回路２５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動す
る場合には、信号線側に信号分割回路２５８を設け、入力デジタル信号を整数個に分割し
て供給する構成としても良い。
チューナ２５４で受信した信号のうち、音声信号は、音声信号増幅回路２５９に送られ
、その出力は音声信号処理回路２６０を経てスピーカ２６３に供給される。制御回路２６
１は受信局（受信周波数）、音量の制御情報を入力部２６２から受け、チューナ２５４及
び音声信号処理回路２６０に信号を送出する。
勿論、本発明の一態様であるＥＬ表示装置はテレビジョン装置に限定されず、パーソナ
ルコンピュータのモニタをはじめ、鉄道の駅や空港等における情報表示盤、又は街頭にお
ける広告表示盤等の大面積の表示媒体にも適用することができる。そのため、本発明の一
態様であるＥＬ表示装置の作製方法を適用することで、これらの表示媒体の生産性を向上
させることができる。
主画面２２３、サブ画面２２８に、実施の形態１で説明した表示装置の作製方法を適用
した表示パネル又は表示装置を用いることで、テレビ装置の生産性を高めることができる
。
また、図２０（Ｂ）に示す携帯型のコンピュータは、本体２３１及び表示部２３２等を
有する。表示部２３２に、実施の形態１で説明した表示装置の作製方法を適用した表示パ
ネル又は表示装置を用いることで、コンピュータの生産性を高めることができる。
図２２は、携帯電話の一例であり、図２２（Ａ）が正面図、図２２（Ｂ）が背面図、図
２２（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話２００は、筐体
２０１及び筐体２０２二つの筐体で構成されている。携帯電話２００は、携帯電話と携帯
情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデ
ータ処理が可能な所謂スマートフォンである。
携帯電話２００は、筐体２０１及び筐体２０２で構成されている。筐体２０１において
は、表示部２０３、スピーカ２０４、マイクロフォン２０５、操作キー２０６、ポインテ
ィングデバイス２０７、表面カメラ用レンズ２０８、外部接続端子ジャック２０９及びイ
ヤホン端子２１０等を備え、筐体２０２においては、キーボード２１１、外部メモリスロ
ット２１２、裏面カメラ２１３、ライト２１４等により構成されている。また、アンテナ
は筐体２０１に内蔵されている。
また、携帯電話２００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置
等を内蔵していてもよい。
重なり合った筐体２０１と筐体２０２（図２２（Ａ）に示す。）は、スライドさせるこ
とが可能であり、スライドさせることで図２２（Ｃ）のように展開する。表示部２０３に
は、実施の形態１で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組
み込むことが可能である。表示部２０３と表面カメラ用レンズ２０８を同一の面に備えて
いるため、テレビ電話としての使用が可能である。また、表示部２０３をファインダーと
して用いることで、裏面カメラ２１３及びライト２１４で静止画及び動画の撮影が可能で
ある。
スピーカ２０４及びマイクロフォン２０５を用いることで、携帯電話２００は、音声記
録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー２０
６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画
面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能
である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボ
ード２１１を用いると便利である。更に、重なり合った筐体２０１と筐体２０２（図２２
（Ａ））をスライドさせることで、図２２（Ｃ）のように展開させることができる。携帯
情報端末として使用する場合には、キーボード２１１及びポインティングデバイス２０７
を用いて、円滑な操作が可能である。外部接続端子ジャック２０９はＡＣアダプタ及びＵ
ＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等と
のデータ通信が可能である。また、外部メモリスロット２１２に記録媒体を挿入し、より
大量のデータ保存及び移動が可能になる。
筐体２０２の裏面（図２２（Ｂ））には、裏面カメラ２１３及びライト２１４を備え、
表示部２０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信
機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
本実施の形態にて説明した各種電子機器は、実施の形態１にて説明した薄膜トランジス
タ及び表示装置の作製方法を適用して作製することができるため、これらの電子機器の生
産性を向上させることができる。
従って、これらの電子機器の作製コストを大幅に削減することができる。
１１ 第１のトランジスタ
１２ 第２のトランジスタ
１３ 第３のトランジスタ
１４ 容量素子
１５ 発光素子
１６ ゲート配線
１７ 第１の電源線
１８ ソース配線
１９ 第２の電源線
２０ 共通電極
２１ 画素
１００ 基板
１０２ 第１の導電膜
１０４ 第１の絶縁膜
１０６ 半導体膜
１０８ 不純物半導体膜
１１０ 第２の導電膜
１１２ 第１のレジストマスク
１１４ 薄膜積層体
１１５ エッチングされた第１の導電膜
１１６ ゲート電極層
１１６Ａ ゲート電極層
１１６Ｂ ゲート電極層
１１６Ｃ ゲート電極層
１１６Ｄ ゲート電極層
１１８ 第２のレジストマスク
１１８Ａ 第２のレジストマスク
１１８Ｂ 第２のレジストマスク
１１８Ｃ 第２のレジストマスク
１１８Ｄ 第２のレジストマスク
１１８Ｅ 第２のレジストマスク
１１８Ｆ 第２のレジストマスク
１２０ ソース電極及びドレイン電極層
１２０Ａ ソース電極及びドレイン電極層
１２０Ｂ ソース電極及びドレイン電極層
１２０Ｃ ソース電極及びドレイン電極層
１２０Ｄ ソース電極及びドレイン電極層
１２０Ｅ ソース電極及びドレイン電極層
１２０Ｆ ソース電極及びドレイン電極層
１２２ ソース領域及びドレイン領域
１２２Ａ ソース領域及びドレイン領域
１２２Ｂ ソース領域及びドレイン領域
１２２Ｃ ソース領域及びドレイン領域
１２２Ｄ ソース領域及びドレイン領域
１２４ 半導体層
１２６ 第１の保護膜
１２８ 第２の保護膜
１３０ 第１の開口部
１３０Ａ 第１の開口部
１３０Ｂ 第１の開口部
１３０Ｃ 第１の開口部
１３０Ｄ 第１の開口部
１３１ 第２の開口部
１３２ 第１の画素電極層
１３２Ａ 第１の画素電極層
１３２Ｂ 第１の画素電極層
１３２Ｃ 第１の画素電極層
１３３ 隔壁
１３４ ＥＬ層
１３５ 第２の画素電極層
１３６ 発光素子
１３７ 第３の保護膜
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
１６０ 第３の開口部
１６０Ａ 第３の開口部
１６０Ｂ 第３の開口部
１６１ 第４の開口部
１７０ 第１のレジストマスク
１７１ 第２のレジストマスク
２００ 携帯電話
２０１ 筐体
２０２ 筐体
２０３ 表示部
２０４ スピーカ
２０５ マイクロフォン
２０６ 操作キー
２０７ ポインティングデバイス
２０８ 表面カメラ用レンズ
２０９ 外部接続端子ジャック
２１０ イヤホン端子
２１１ キーボード
２１２ 外部メモリスロット
２１３ 裏面カメラ
２１４ ライト
２２１ 筐体
２２２ 表示用パネル
２２３ 主画面
２２４ モデム
２２５ 受信機
２２６ リモコン操作機
２２７ 表示部
２２８ サブ画面
２２９ スピーカ部
２３１ 本体
２３２ 表示部
２５１ 画素部
２５２ 信号線駆動回路
２５３ 走査線駆動回路
２５４ チューナ
２５５ 映像信号増幅回路
２５６ 映像信号処理回路
２５７ コントロール回路
２５８ 信号分割回路
２５９ 音声信号増幅回路
２６０ 音声信号処理回路
２６１ 制御回路
２６２ 入力部
２６３ スピーカ

Claims (4)

  1. 画素部を有し、
    前記画素部は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、ＥＬ素子と、第１の配線と、第２の配線と、第３の配線と、第４の配線と、を有し、
    前記第１の配線は、第１の方向に沿うように設けられた領域を有し、
    前記第２の配線は、前記第１の方向に沿うように設けられた領域を有し、
    前記第３の配線は、前記第１の方向に沿うように設けられた領域を有し、
    前記第４の配線は、前記第１の方向と交差する方向に沿うように設けられた領域を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第２のトランジスタのソース又はドレインの一方は、前記第２の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記ＥＬ素子と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、第１の導電層を介して、前記第３の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記ＥＬ素子と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
    前記第１の導電層は、前記第１の方向と交差する方向に沿うように設けられた領域を有し、
    前記第１の導電層は、前記第１の配線と交差する領域を有することを特徴とする表示装置。
  2. 請求項１において、
    前記第１のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４の配線は、第２の導電層に設けられていることを特徴とする表示装置。
  3. 請求項１において、
    前記第１のトランジスタのゲートと前記第３のトランジスタのゲートと前記第４の配線は、第２の導電層に設けられており、
    前記第２の導電層は、前記第１の導電層と異なる層であることを特徴とする表示装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第２のトランジスタのソース又はドレインの他方は、第３の導電層を介して、前記ＥＬ素子と電気的に接続されており、
    前記第３のトランジスタのソース又はドレインの他方は、前記第３の導電層を介して、前記ＥＬ素子と電気的に接続されていることを特徴とする表示装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7749820B2 (en) * 2008-03-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof
US8207026B2 (en) * 2009-01-28 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of display device
US7989234B2 (en) 2009-02-16 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and method for manufacturing display device
US8202769B2 (en) 2009-03-11 2012-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5539765B2 (ja) * 2009-03-26 2014-07-02 株式会社半導体エネルギー研究所 トランジスタの作製方法
EP2492780B1 (en) * 2009-11-26 2014-07-02 Sharp Kabushiki Kaisha A touch panel manufacturing method, and a method for manufacturing a display device provided with a touch panel
KR20130044124A (ko) * 2010-05-10 2013-05-02 파나소닉 액정 디스플레이 주식회사 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판, 박막 트랜지스터
US9437743B2 (en) 2010-10-07 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Thin film element, semiconductor device, and method for manufacturing the same
US8679986B2 (en) 2010-10-14 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US9023685B2 (en) * 2011-02-28 2015-05-05 Sharp Kabushiki Kaisha Semiconductor device, fabrication method for the same, and display apparatus
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6033071B2 (ja) 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
KR101996438B1 (ko) * 2012-12-13 2019-07-05 삼성디스플레이 주식회사 표시 장치용 기판, 이를 포함한 표시 장치 및 표시 장치의 제조 방법
US9096426B2 (en) * 2013-04-05 2015-08-04 The United States Of America As Represented By The Secretary Of The Army Electronic device structure and method of making electronic devices and integrated circuits using grayscale technology and multilayer thin-film composites
CN104062843A (zh) * 2014-07-18 2014-09-24 深圳市华星光电技术有限公司 一种掩膜板、阵列基板制作方法及阵列基板
CN105390551B (zh) * 2015-10-28 2018-05-29 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板、显示装置
CN105789327B (zh) * 2016-05-17 2019-05-03 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
EP4068265A4 (en) 2019-11-29 2023-10-11 BOE Technology Group Co., Ltd. SCREEN SUBSTRATE AND MANUFACTURING METHOD THEREFOR, AND SCREEN DEVICE

Family Cites Families (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
USRE34658E (en) * 1980-06-30 1994-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device of non-single crystal-structure
JPS6484669A (en) 1987-09-26 1989-03-29 Casio Computer Co Ltd Thin film transistor
JPH0311744A (ja) 1989-06-09 1991-01-21 Citizen Watch Co Ltd 薄膜トランジスタの製造方法
JPH03161938A (ja) 1989-11-20 1991-07-11 Seiko Instr Inc 薄膜トランジスタの製造方法
JPH04188770A (ja) 1990-11-22 1992-07-07 Casio Comput Co Ltd 薄膜トランジスタ
JPH06194687A (ja) * 1992-10-30 1994-07-15 Nec Corp 透過型アクティブマトリクス型液晶素子
JPH07307477A (ja) 1994-03-15 1995-11-21 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3866783B2 (ja) * 1995-07-25 2007-01-10 株式会社 日立ディスプレイズ 液晶表示装置
JP3663261B2 (ja) * 1995-10-05 2005-06-22 株式会社東芝 表示装置用アレイ基板及びその製造方法
EP0775931B1 (en) * 1995-11-21 2005-10-05 Samsung Electronics Co., Ltd. Method of manufacturing a liquid crystal display
JPH09292633A (ja) * 1996-02-27 1997-11-11 Canon Inc カラー液晶表示装置の製造方法
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
DE69829458T2 (de) * 1997-08-21 2005-09-29 Seiko Epson Corp. Anzeigevorrichtung mit aktiver matrix
JP4131297B2 (ja) * 1997-10-24 2008-08-13 エルジー ディスプレイ カンパニー リミテッド 液晶表示装置の製造方法
US6297519B1 (en) * 1998-08-28 2001-10-02 Fujitsu Limited TFT substrate with low contact resistance and damage resistant terminals
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
US6576924B1 (en) * 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate
JP2000307118A (ja) 1999-04-21 2000-11-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
JP2001109405A (ja) * 1999-10-01 2001-04-20 Sanyo Electric Co Ltd Ｅｌ表示装置
KR100669093B1 (ko) * 1999-11-05 2007-01-16 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법
TW578028B (en) * 1999-12-16 2004-03-01 Sharp Kk Liquid crystal display and manufacturing method thereof
JP3761756B2 (ja) * 1999-12-16 2006-03-29 シャープ株式会社 液晶表示装置およびその製造方法
KR100325079B1 (ko) * 1999-12-22 2002-03-02 주식회사 현대 디스플레이 테크놀로지 고개구율 및 고투과율 액정표시장치의 제조방법
JP2001188240A (ja) * 1999-12-28 2001-07-10 Sharp Corp 透明導電膜を有する電子装置
JP2001202035A (ja) * 2000-01-18 2001-07-27 Sharp Corp 有機エレクトロルミネッセンス表示装置
US7023021B2 (en) * 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW521256B (en) * 2000-05-18 2003-02-21 Semiconductor Energy Lab Electronic device and method of driving the same
KR100494683B1 (ko) * 2000-05-31 2005-06-13 비오이 하이디스 테크놀로지 주식회사 4-마스크를 이용한 박막 트랜지스터 액정표시장치의제조시에 사용하는 할프톤 노광 공정용 포토 마스크
US7223643B2 (en) * 2000-08-11 2007-05-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR100496420B1 (ko) * 2001-03-02 2005-06-17 삼성에스디아이 주식회사 2층구조의 소오스/드레인 전극을 갖는 박막 트랜지스터 및그의 제조방법과 이를 이용한 액티브 매트릭스형 표시소자및 그의 제조방법
TW488080B (en) * 2001-06-08 2002-05-21 Au Optronics Corp Method for producing thin film transistor
US6623653B2 (en) * 2001-06-12 2003-09-23 Sharp Laboratories Of America, Inc. System and method for etching adjoining layers of silicon and indium tin oxide
JP4876341B2 (ja) * 2001-07-13 2012-02-15 日本電気株式会社 アクティブマトリクス基板及びその製造方法
JP3831868B2 (ja) * 2001-08-13 2006-10-11 大林精工株式会社 アクティブマトリックス表示装置とその製造方法
JP4485119B2 (ja) * 2001-11-13 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP2003179069A (ja) 2001-12-12 2003-06-27 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、液晶表示装置、有機エレクトロルミネッセンス素子、ならびに表示装置用基板およびその製造方法
JP2003223119A (ja) * 2002-01-30 2003-08-08 Toshiba Corp 表示装置およびその製造方法
KR100789090B1 (ko) * 2002-12-30 2007-12-26 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법
JP3952979B2 (ja) * 2003-03-25 2007-08-01 カシオ計算機株式会社 表示駆動装置及び表示装置並びにその駆動制御方法
TWI368774B (en) * 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP2005128040A (ja) * 2003-10-21 2005-05-19 Hitachi Displays Ltd 表示装置
KR101006439B1 (ko) * 2003-11-12 2011-01-06 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR101012792B1 (ko) * 2003-12-08 2011-02-08 삼성전자주식회사 박막 트랜지스터 표시판과 그 제조 방법
KR100698062B1 (ko) * 2004-04-01 2007-03-23 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
TWI239651B (en) * 2004-04-30 2005-09-11 Quanta Display Inc Manufacturing method of a thin film transistor-liquid crystal display
KR101086478B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101121620B1 (ko) * 2004-06-05 2012-02-28 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
CN100533746C (zh) * 2004-08-03 2009-08-26 株式会社半导体能源研究所 显示器件、其制造方法以及电视机
JP4700317B2 (ja) * 2004-09-30 2011-06-15 株式会社半導体エネルギー研究所 表示装置の作製方法
KR100669752B1 (ko) * 2004-11-10 2007-01-16 삼성에스디아이 주식회사 유기 박막 트랜지스터, 이의 제조 방법 및 이를 구비한평판표시장치
KR20060079040A (ko) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법
JP2006215275A (ja) * 2005-02-03 2006-08-17 Sony Corp 表示装置
KR20060120300A (ko) * 2005-05-19 2006-11-27 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101100891B1 (ko) * 2005-05-23 2012-01-02 삼성전자주식회사 박막트랜지스터 기판 및 이를 포함한 디스플레이장치
US7608490B2 (en) * 2005-06-02 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7588970B2 (en) * 2005-06-10 2009-09-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101201017B1 (ko) * 2005-06-27 2012-11-13 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US7807516B2 (en) * 2005-06-30 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR101225440B1 (ko) * 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
US7867791B2 (en) * 2005-07-29 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device using multiple mask layers formed through use of an exposure mask that transmits light at a plurality of intensities
JP4039446B2 (ja) * 2005-08-02 2008-01-30 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
US7914971B2 (en) * 2005-08-12 2011-03-29 Semiconductor Energy Laboratory Co., Ltd. Light exposure mask and method for manufacturing semiconductor device using the same
KR20070019457A (ko) * 2005-08-12 2007-02-15 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정표시장치
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5105811B2 (ja) 2005-10-14 2012-12-26 株式会社半導体エネルギー研究所 表示装置
US8149346B2 (en) * 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI460851B (zh) * 2005-10-17 2014-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI289360B (en) * 2005-10-24 2007-11-01 Chunghwa Picture Tubes Ltd Thin film transistor array substrate and manufacturing method thereof
JP5025242B2 (ja) * 2005-12-02 2012-09-12 株式会社半導体エネルギー研究所 半導体装置、表示装置、モジュール、及び電子機器
EP2270583B1 (en) * 2005-12-05 2017-05-10 Semiconductor Energy Laboratory Co., Ltd. Transflective Liquid Crystal Display with a Horizontal Electric Field Configuration
EP2479604B1 (en) * 2005-12-05 2015-07-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7821613B2 (en) * 2005-12-28 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP2007212699A (ja) * 2006-02-09 2007-08-23 Idemitsu Kosan Co Ltd 反射型ｔｆｔ基板及び反射型ｔｆｔ基板の製造方法
TWI322288B (en) * 2006-03-07 2010-03-21 Au Optronics Corp Manufacture method of pixel array substrate
US8053816B2 (en) * 2006-03-10 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN100433338C (zh) * 2006-06-23 2008-11-12 北京京东方光电科技有限公司 一种薄膜晶体管器件阵列基板结构及其制造方法
KR101295192B1 (ko) * 2006-06-29 2013-08-09 엘지디스플레이 주식회사 유기전계 발광소자와 그 제조방법
KR20080001181A (ko) * 2006-06-29 2008-01-03 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판과 그 제조방법
WO2008099528A1 (ja) 2007-02-13 2008-08-21 Sharp Kabushiki Kaisha 表示装置、表示装置の製造方法
WO2009017122A1 (ja) * 2007-07-30 2009-02-05 Kyocera Corporation 画像表示装置
KR101296653B1 (ko) * 2007-10-05 2013-08-14 엘지디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
JP5427390B2 (ja) * 2007-10-23 2014-02-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5380037B2 (ja) * 2007-10-23 2014-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7824939B2 (en) * 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
KR101448903B1 (ko) * 2007-10-23 2014-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제작방법
JP5357493B2 (ja) * 2007-10-23 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI355553B (en) * 2007-10-30 2012-01-01 Au Optronics Corp Pixel structure and method for manufacturing the s
WO2009072451A1 (en) * 2007-12-03 2009-06-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of display device
US8035107B2 (en) * 2008-02-26 2011-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
WO2009107686A1 (en) * 2008-02-27 2009-09-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof, and electronic device
US7749820B2 (en) * 2008-03-07 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof
US7989275B2 (en) * 2008-03-10 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, manufacturing method thereof, display device, and manufacturing method thereof
US7883943B2 (en) * 2008-03-11 2011-02-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and method for manufacturing display device
JP5364422B2 (ja) * 2008-04-17 2013-12-11 株式会社半導体エネルギー研究所 発光装置及びその作製方法
US7790483B2 (en) * 2008-06-17 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and manufacturing method thereof, and display device and manufacturing method thereof
KR101243824B1 (ko) * 2008-09-24 2013-03-18 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법

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