KR20080008426A - 반도체 장치 - Google Patents

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KR20080008426A
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히로따까 니시자와
마사찌까 마스다
고우이찌 가네모또
다마끼 와다
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가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

복수의 반도체 칩을 하나의 수지 밀봉체로 밀봉할 때에, 각 반도체 칩의 테스트의 용이함을 고려한 실장 방법을 제안한다. 각종 MCP, 시스템 LSI에의 적용도 고려한다. 단일 패키지 내의 제1 반도체 칩의 하나의 신호 출력 단자와 반도체 장치의 제1 외부 단자를 독립적으로 내부 접속하고, 제2 반도체 칩의 하나의 신호 입력 단자와 상기 반도체 장치의 제2 외부 단자를 독립적으로 내부 접속하고, 상기 반도체 장치의 상기 제1 및 제2 외부 단자가 상기 반도체 장치의 외부에서 접속됨으로써, 상기 신호 출력 단자와 상기 신호 입력 단자와의 접속이 완결되는 사양으로 한다.
마더 보드, 호스트 인터페이스, 확장 메모리, 반도체 칩

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 메모리 확장이 가능한 MCP형의 반도체 디스크 장치, 및 MCP(Multi-Chip Package) 내에 수납한 복수 칩의 테스트 용이화 대책을 실시한 반도체 장치에 관한 것이다.
프린트 회로 기판에의 반도체 장치의 고밀도 실장의 지속적인 요청에 따라, 반도체 장치의 패키지의 소형화가 진행되고 있다. 최근에는, 칩 사이즈와 동등하거나 혹은 약간 큰 패키지의 총칭인 CSP(chip size package)가 다종 개발되고 있다(CSP의 패키지 타입은, 기존 패키지의 파생품으로서 분류된다). 이들은 휴대 단말 등의 소형, 경량화에 크게 공헌하고 있다.
그와 함께, 시스템 기기가 요구하는 메모리 용량의 대규모화의 스피드는 메모리의 집적도의 향상의 속도보다도 크기 때문에, 메모리의 실장 면적의 증대를 억제하여 메모리 용량을 늘리는 수단으로서, 메모리의 삼차원 실장이 제안되고 있다. 본원 출원인은 1㎜ 두께 면 실장형 패키지 TSOP와 동일 외부 치수로 메모리 용량을 배가시키는 LOC(Lead On Chip) 구조를 적층한 DDP(Double Density Package)의 기술을 개발하고 있다(1999년 6월 18일 공개의 특개평 11-163255호 공보 참조. 이 공 보는 1998년 9월 29일 출원의 미국 특허 출원 제09/161725호에 대응). 이 중에서, LOC 구조(64M DRAM) 리드 프레임을 적층하여 몰드 일괄로 봉입한 후, 리드를 접합하여 형성된 구조인 128M DRAM·DDP를 개시하고 있다.
종래의 자기 디스크 장치 대신에, 플래시 메모리를 사용한 반도체 디스크 장치는 자기 디스크 장치와 같은 기계적인 가동 부분이 없기 때문에, 물리적인 충격에 의한 오동작이나 고장이 발생하기 어렵다. 또한, 장치로서의 사이즈도 작아지는 등의 이점이나 종래의 자기 디스크 장치보다도 고속으로 데이터의 판독/기입 액세스를 행할 수 있다. 이 반도체 디스크 장치는 종래는 복수의 플래시 메모리와, 이것을 제어하는 컨트롤러를 포함하는 메모리 보드, 혹은 메모리 카드로서 실현되어 있었다. 이 경우, 복수의 플래시 메모리는 각각 별개의 LSI로서 실현되어 있고, 또한 컨트롤러도 1개의 LSI로서 실현되어 있었다.
상기한 바와 같이 반도체 디스크 장치의 부품 점수가 많고, 컴팩트화가 곤란하다는 문제에 대처하기 위해서, 1994년 9월 9일 공개의 특개평 6-250799호 공보에 있어서는, 플래시 메모리 유닛과, 외부 장치와의 인터페이스와, 컨트롤러 유닛을 1개의 LSI로 구성한 반도체 디스크 장치가 개시되어 있다. 이 하나의 반도체 칩 구성의 반도체 디스크 장치에는 확장 메모리 인터페이스가 설치되어 있고, 칩 내장의 플래시 메모리를 더 확장하는 용도인 경우에는, 사용자가 필요에 따라 칩 단위의 플래시 메모리를 외부에 접속하여 반도체 디스크 장치의 기억 용량을 증설할 수 있도록 하고 있다.
이에 대하여, 1999년 3월 30일 공개의 특개평 11-86546호 공보에는, 로직 칩 과 메모리 칩을 따로따로 제조한 것을 하나의 패키지 내에 병렬로 탑재하여 1 패키지화하는 기술을 개시하고 있다.
또한, 1999년 1월 26일 공개의 특개평 11-19370호 공보(1999년 11월 30일 출원된 미국 특허 출원 제09/450676호에 대응)에는 MCP의 일 구조예가 개시되었다.
본원 발명자 등은 주된 적용 대상 제품으로서 각종 휴대 정보 단말(팜 사이즈 PC, 핸디 터미널), 디지털 카메라 등에의 내장에 적합한 반도체 디스크 장치를 검토하였다. 요구 스펙은 실장 면적, 중량 및 소비 전력에 있어서 각각 보다 작은 것이 요구된다. 또한, 컨트롤러는 각종 용도용 대응으로서 품종이 다양하게 있으며, 또한 시큐러티 대책으로서 사양의 갱신 빈도가 높은 것이 예상되기 때문에, 신규 패키지 제품의 개발 기간을 짧게 하여, 민생 기기에 공통인 비용 저감이 중시된다.
상기 특개평 6-250799호 공보에 개시되어 있는 반도체 디스크 장치의 구성 유닛을 단일 반도체 칩으로 구성하는, 소위 시스템 LSI화하는 것에는 이하의 문제를 들 수 있다. ① 새로운 프로세스를 개발할 필요가 생기고, 또한 프로세스 공정수도 증가하기 때문에 비용 증가로 이어진다. ② 모든 구성 유닛을 동일 프로세스로 제조하면, 각각을 전용 프로세스로 제조한 경우와 비교하여, 개별 유닛의 성능 저하의 문제가 있다. ③ 컨트롤러 유닛의 사양 변경에 수반하여 칩 전체의 설계를 다시하는 것은 개발 비용의 저감, 개발 TAT의 단축에 불리하다. ④ 각 구성 유닛 을 평면 배치하기 때문에, 단일 칩 사이즈로서는 커지게 된다.
또한, 특개평 11-86546호 공보에 기재된 바와 같이, 복수의 칩을 병렬 배치하여 1 패키지로 통합한 LSI는, 마찬가지로 그 실장 면적은 각 칩의 면적의 총합보다도 작으면 안되는 범위에서의 실장 면적 축소에 그친다.
(1) 본원 발명의 제1 목적은, 휴대되는 소형 정보 단말 등에의 내장에 적합하여 실장 면적이 작고, 또한 컨트롤러의 사양 변경 등에 의한 기종 변경에 신속하게 대응할 수 있는, 개발 TAT(Turn Around Time: 소재 투입으로부터 제품 출하까지 요구되는 시간. 개발 착수부터 개발 완료까지 요구되는 일수)를 짧게, 또한 개발 비용을 낮게 억제한 반도체 디스크 장치의 패키지 형태를 제안하는 것이다.
또한, 본원 발명자 등은 반도체 디스크 장치를 MCP로 구성하는 제안에 있어서, 메모리 칩과 컨트롤러 칩을 하나의 패키지에 실장하는 제품의 테스트의 문제를 검토하였다. 기존의 메모리 및 컨트롤러(로직)는 개별로 패키지화되어, 개별로 테스트를 실시하여 프린트 기판 위에 실장되어 접속되어 있었다. 이 사용 형태의 2개의 칩의 조합을 하나의 패키지로서 제품화하는 경우에, 통상은 메모리와 컨트롤러의 프린트 기판 위의 「배선」도 패키지 내부에 도입하는 것을 생각한다. 그런데, 제품 출하 전의 테스트에 있어서 문제가 생긴다. 기존의 메모리, 컨트롤러 모두 단일 패키지로서 테스트를 행하였던 경우에는, 메모리는 메모리 테스터를 이용하여 테스트를 행하고, 컨트롤러는 로직 테스터를 이용하여 테스트를 행하였다. 이들 기존의 테스트 환경은 상기한 바와 같이 하나의 패키지 내에 메모리와 컨트롤러를 내장하고, 더구나 내부 접속을 하면 종래와 동일 조건에서는 사용할 수 없다. 내부 접속을 함으로써, 예를 들면 메모리의 테스트를 메모리 테스터를 이용하여 행하는 경우에는, 컨트롤러를 접속함으로 인한 영향(누설 전류 등)이 모두 없어지는 것이 아니므로, 종래에 행해졌던 메모리 테스트 환경에 의해 동등한 테스트를 실시할 수 없다. 컨트롤러의 테스트에 관해서도, 마찬가지라고 할 수 있다. 즉, 내부 접속의 영향을 가능한 한 저감시키거나 영향을 고려한 해석을 도입한다고 해도 테스트 품질의 악화가 예상된다.
또한, 메모리 테스터와 로직 테스터의 특성을 비교하면, 메모리 테스터가, 메모리의 대용량화에 수반되어 테스트 시간이 장대화되는 가운데, 메모리 다수개 동시 테스트를 기본으로 하여 테스트 생산성을 높이는 방식을 채용하고 있다. 한편, 로직 테스터는 장대한 테스트 패턴을 피시험 LSI에 인가하기 위해서 많은 신호 단자를 사용하지만, 테스트 소요 시간은 메모리 테스트 시간에 비하여, 일반적으로 2자릿수 정도 작다. 이 특성 때문에, 로직 테스터에서는 피시험 LSI의 장착 회전을 빠르게 하여 테스트 생산성을 높이는 방식을 채용하고 있다. 이러한 특성이 다른 테스터 기능을 모두 겸비한 혼합 테스터를 개발하였다고 가정하였으면, 이 혼합 테스터에 장착한 피시험(MCP) 패키지에는 양 기능의 테스트를 실행할 수 있겠지만, 로직 테스트가 종료한 후, 메모리 테스트가 종료하기까지의 긴 시간, 로직 테스트용 단자가 사용되지 않게 되어, 결국 테스트 생산성을 손상시킬 것으로 예측된다.
그 때문에, 고가의 테스트 시스템을 효율좋게 이용한다는 테스트 생산성의 관점에서, MCP 내의 메모리 칩과 로직 칩을 개별로 2번 시험하는 방식이 유력하다고 생각된다. 따라서, 메모리 테스터 및 피시험 패키지에는 컨트롤러를 접속한 것 에 의한 영향을 분리하는 기능을 부가하고, 로직 테스터 및 피시험 패키지에는 메모리를 접속한 것에 의한 영향을 분리하는 기능을 부가하는 수정을 가하게 된다고 예측된다.
그래서,
(2) 본원 발명의 제2 목적은, 종래 개별의 칩 대응으로 구축된 고가의 테스트 시스템을 효율적으로 이용 가능하며, 새로운 테스트 환경을 개발하는 비용과 공정수를 억제하여, 제품 개발 TAT을 단축하는 MCP의 실장 형태를 제안하는 것이다.
(3) 또한, 테스트 환경 개발의 효율을 고려한 상기 (2)의 해결 수단은 조합되는 복수 칩의 종별, 내장하는 기능, 및 패키지 형태가 변하더라도, 널리 MCP 전반에 적용 가능한지를 탐색한다.
(4) 또한, 시스템 LSI에서 복수의 LSI 코어의 테스트 환경 개발의 문제를 고려하면, 본 발명을 마찬가지로 적용 가능한지를 탐색한다.
각종 휴대 정보 단말, 디지털 카메라 등의 내장용 반도체 디스크 장치에 적합한 실장 형태를 고찰하면, 특히 ① 실장 면적이 작은 점, ② 제조 비용이 싸다는 관점에서 평가하면, 칩 면적이 40㎟ 이상인 경우에는 시스템 LSI화하여 1칩으로 하는 것보다도, 메모리 칩과 컨트롤러 칩을 스택형 패키지에 실장(3차원 실장화)하는 쪽이 우수하다고 추정할 수 있다(NIKKEI MICRODEVICES 1999년 8월호 pp. 40∼pp. 45 참조).
복수의 이종 칩(메모리 칩과 컨트롤러 칩의 조합 등)을 3차원 실장하여 1 패키지화하는 형태를 검토한다. 통상, 복수 칩의 외형 형상, 및 전극 패드 배치가 다르기 때문에, DDP, 스택 메모리와 같이 동일 형상, 사양의 복수 칩을 적층하는 패키지와는 형태가 다르다. 현재 널리 사용되는 패키지 타입으로 현재 있는 설비를 겸용화 가능함에 따라 제작 비용을 저감할 수 있는 점과, 실장 면적의 축소 효과가 높다는 점을 고려하여 이하의 2 형식을 들 수 있다.
① LOC(Lead On Chip) 구조의 반도체 칩에 제2 반도체 칩을 적층하여, 4방향 리드 배열 구조의 TQFP(Thin Quad Flat Package)형.
② 소형의 BGA(Ball Grid Array) 타입을 베이스로 한 적층 칩 CSP(Chip Size Package)형.
CSP형은 실장 면적의 축소 효과면에서는 우수하지만, 제품 설계 등의 개발 기간이 짧고, 또한 제조 비용이 낮은 관점에서는, 비용이 싼 리드 프레임을 사용하는 TQFP형이 우수하다.
각종 휴대 정보 단말, 디지털 카메라 등에의 내장에 적합한 반도체 디스크 장치의 패키지 형태로서는, 기존의 칩을 조합하여 패키지화하는 제품 설계 등의 개발 기간도 짧고, 단일 리드 프레임에 복수의 칩을 적층하는 구조에 의해 제조 비용이 가장 낮은 TQFP형을 제1 해결책으로 하여, 제1 실시 형태에 개시한다. 이 반도체 디스크 장치의 메모리의 확장에 관해서는 패키지에 메모리 확장 단자를 설치한다. 외부에 접속한 확장 메모리를, 컨트롤러가 내장 메모리와 마찬가지로 액세스를 가능하게 하는 사양을 구비한다.
또한, 본원 발명의 제2 목적인 MCP 내에 내장한 복수 칩의 테스트 용이화 대 책을 이하와 같이 제안한다.
실시 형태 1에서는, 반도체 디스크 장치를 구성하는 패키지 내의 컨트롤러와 플래시 메모리의 사이에는 기본적으로 내부 접속하지 않는다. 그리고, 컨트롤러 칩 및 플래시 메모리 칩의 각 전극 패드는 각각 독립적으로 패키지의 외부 단자와 접속한다. 또, 전원 또는 접지는 양 칩 모두 공통의 외부 단자에 접속한다. 상기한 반도체 디스크 장치를 사용할 때에는 보드 상에 실장되고, 보드 상의 배선에 의해 상기 외부 단자 사이가 접속된다. 컨트롤러는 플래시 메모리를 외부 단자, 및 보드 상의 배선을 경유하여 액세스한다.
이러한 구성으로 함으로써, 본원 발명의 패키지 내의 플래시 메모리 및 컨트롤러는, 외부 단자를 통해 패키지 외부로부터 보면, 각각 독립적으로 동작한다. 따라서, 종래의 개별의 칩 대응으로 개발된 테스트 환경에, 본원 발명의 패키지를 장착하여, 순차적으로 메모리 테스트, 로직 테스트를 개별 칩의 경우와 동등하게 실행할 수 있다. 본원 발명의 방식에 따르면, 메모리 테스트 및 로직 테스트의 환경에, 각각 다른 칩의 영향을 차폐하는 기능을 부가하지 않아도 종래와 동등한 신뢰성이 있는 테스트를 실행할 수 있다.
독립된 테스트를 가능하게 하는 본원 발명의 MCP의 구성은 실시 형태 1의 플래시 메모리와 컨트롤러(ASIC)의 조합의 MCP뿐만 아니라, 어떠한 패키지 형태의 어떠한 복수 칩의 조합의 MCP에서 마찬가지의 효과를 갖고서 적용될 수 있다.
또한, 본원 발명의 변형예로서 MCP 내의 복수 칩 사이의 내부 배선 상에 셀렉터를 설치하고, 외부 단자로부터 테스트 모드 신호를 셀렉터로 입력함으로써, 복 수 칩 사이의 접속을 분리하고, 각각의 칩을 외부 단자로부터 독립적으로 테스트하는 모드와, 복수 칩 사이를 내부 접속하여 칩 사이의 액세스를 패키지 내부에서 가능하게 하는 모드를 셀렉터에 의해 선택 가능하게 하는 방식도 생각된다. 이 경우에는 모드 신호에 의해 접속을 전환하는 스위치 기능을 구비한 셀렉터를 패키지 내의 내부 배선 상에, 또는 컨트롤러 칩 내에 설치하게 된다.
플래시 메모리와 컨트롤러의 조합에 따른 시스템 프로그램을 플래시 메모리에 내장하여, 그 시스템 프로그램이 가동하는 것을 보증한 패키지를 제공한다.
본원 발명에 따르면, 복수 종류의 반도체 칩을 단일 패키지 내에 수납함으로써, 실장 면적의 축소를 도모함과 함께, 패키지 내부의 복수 칩 사이의 내부 접속을 가능한 범위에서 배제하여, 각 칩의 각 단자(전극 패드)를 패키지의 외부 단자와 독립적으로 접속함으로써, 패키지 내의 각 칩을 테스트할 때에, 피테스트 칩 이외의 칩으로부터의 신호, 누설 전류 등의 영향을 배제하여, 각 칩을 독립적으로 테스트할 수 있는 환경을 제공할 수 있다. 이것은 칩 개별을 피시험의 대상으로 하여 개발된 기존의 테스트 시스템을 그대로, 또는 약간의 정정에 의해 적용할 수 있어, 각 칩을 독립적으로 테스트하면 테스트의 신뢰성도 보증된다. 그 결과, 새로운 테스트 시스템의 개발에 공정수와, 비용이 들 필요가 없어지기 때문에, 제품의 개발 TAT, 비용을 억제할 수 있다.
또한, 패키지 내에 테스트용 셀렉터를 설치하여 내부 접속을 모드 신호에 의해서 전환하여, 각 칩을 독립적으로 테스트하는 방식도, 상기와 마찬가지로 개별 칩 대응의 테스트 시스템을 사용하는 것이 가능하여, 마찬가지의 효과가 있다. 단, 셀렉터를 패키지 내의 내부 배선 상에, 또는 컨트롤러 칩내 등에 설치하는 설계가 필요해진다.
이하, 도면을 참조하여 본 발명의 실시 형태(실시예)를 상세히 설명한다. 또, 발명의 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙여서, 그 반복된 설명은 생략한다.
(실시 형태 1)
도 1에 본원 발명의 단일 반도체 패키지(10)로 구성된 반도체 디스크 장치(100)의 블록도를 도시한다. 반도체 디스크 장치(100)를 구성하는 메모리 칩(20)과 컨트롤러 칩(30)은 반도체 패키지(10) 내에서는 내부 접속하지 않고서, 상기 반도체 패키지(10)가 갖는 외부 단자군(11∼16)(각 외부 단자군은 복수의 외부 단자에 의해 구성되지만, 이후 통합하여 「외부 단자」라고 함)에 메모리 칩(20)과 컨트롤러 칩(30)의 각 신호 단자(복수의 전극 패드를 이후 통합하여 「전극 패드(21, 22, 31∼34)」라고 함)를 각각 독립적으로 내부 접속한다. 즉, 컨트롤러 칩(30)은 외부 호스트 장치로부터 어드레스/각종 액세스 신호를 입출력하는 전극 패드(31) 및 데이터/커맨드 신호를 입출력하는 전극 패드(32)를 상기 반도체 패키지(10)의 호스트 장치에의 접속용의 외부 단자(11)(호스트 인터페이스)와 내부 접속(317, 318)하고, 메모리에 어드레스/데이터/커맨드의 각 신호를 출력하고, 또 메모리로부터의 데이터 신호를 입력하기 위한 전극 패드(33)를 상기 반도체 패키 지(10)의 외부 단자(12)(메모리 인터페이스)와 내부 접속하고, 또한 메모리에의 액세스 제어 신호를 입출력하는 전극 패드(34)를 상기 반도체 패키지(10)의 액세스 제어 신호용 외부 단자(13, 16)와 내부 접속하고 있다. 또, 메모리 칩(20)은 컨트롤러(30)로부터의 어드레스/데이터/커맨드의 각 신호를 입력하고, 또 컨트롤러(30)로 데이터 신호를 출력하기 위한 전극 패드(21)를 상기 반도체 패키지(10)의 외부 단자(14)와 내부 접속하고, 컨트롤러와의 사이에서 액세스 제어 신호를 입출력하는 전극 패드(22)를 상기 반도체 패키지(10)의 액세스 제어 신호용의 외부 단자(15)와 내부 접속하고 있다. 상기 이외의 컨트롤러 칩(30), 메모리 칩(20)의 각각이 상기 반도체 패키지(10)의 외부와 접속하여 입출력을 행할 필요가 있는 신호, 전원(Vcc), 접지(Vss) 등은 적절하게, 컨트롤러 칩(30), 메모리 칩(20)의 그 밖의 전극 패드와 상기 반도체 패키지(10)의 그 밖의 외부 단자가 내부 접속된다. 그 때에, 접지(Vss), 전원(Vcc) 등의 전극 패드가 공통의 외부 단자로, 또는 일부의 신호가 공통의 외부 단자로, 또는 내부 접속되는 것도 생각된다.
본원 발명의 일 실시예에 따른 반도체 패키지(10)는 마더 보드(150)에 실장되고, 보드 상의 메모리 버스(301)에 의해 상기 반도체 패키지(10)의 외부 단자(12)(메모리 인터페이스)와 외부 단자(14)가 외부 접속되며, 마찬가지로, 보드(150) 상의 제어 버스(302)에 의해서 상기 반도체 패키지(10)의 외부 단자(13)와 외부 단자(15)가 외부 접속됨으로써, 상기 컨트롤러(30)와 상기 메모리(20)가 접속되어, 반도체 디스크 장치로서의 액세스 제어가 가능해진다.
이와 같이, 반도체 패키지(10) 내의 컨트롤러 칩(30)과 메모리 칩(20)을 내 부에서 접속하는 것을 극력 회피한 실장 형태로 함으로써, 외부 단자로부터 테스트 시스템에 의해 각각 각 칩을 개별로 테스트할 때에, 다른 칩으로부터의 영향을 억제하여, 신뢰성이 있는 테스트를 실행할 수 있다.
또한, 본원 발명의 일 실시예에 따른 반도체 디스크 장치(100)는 메모리의 기억 용량을 확장하는 것을 가능하게 하기 위해서, 외부에 확장 메모리(50)를 접속하는 메모리 확장 단자(16)를 설치하고, 컨트롤러(30)로 액세스 가능하게 한다. 메모리 확장은, 마더 보드(150) 상에 마찬가지로 실장된 확장 메모리(50)를 컨트롤러(30)와 내장 메모리(20)를 접속하는 메모리 버스(301) 및 제어 버스(302)에 동일 계층(어드레스, 각종 제어 신호 등이 공통으로 공급되는 접속 형태)에서 접속한다. 액세스 제어 신호(303)의 일부는 컨트롤러(30)와 내장 메모리(20) 사이의 입출력과 공통으로, 확장 메모리(50)에도 입출력된다. 확장 메모리 전용 액세스 제어 신호(304)는 컨트롤러(30)로부터 메모리 확장 단자(16)를 통해 확장 메모리(50)에 직접 입출력된다. 내장 메모리(20)와 확장 메모리(50) 중의 어느 쪽을 액세스할 것인가는, 후술하는 칩 인에이블 신호 F_CEA_1∼F_CEA_5의 어느 것이 발생될지에 따라 결정된다. 확장 메모리(50)는 내장 메모리(20)와 동일 사양의 메모리 칩이나, 또는 기억 용량이 다른 메모리 칩이 단일 또는 복수의 패키지 구성으로서 실장된다.
도 2에 본 발명의 일 실시예에 따른 반도체 디스크 장치(100)를 단일 패키지(10) 내에 구성한 예를 도시한다. 도 2는 4방향 리드 배열 구조인 TQFP(Thin Quad Flat Package)형 반도체 패키지(10)의 수지 밀봉체의 상부를 제거한 상태의 평면도, 도 3은 도 2의 A-A선을 따라 취한 모식적 단면도, 도 4는 도 2의 B-B선을 따라 취한 모식적 단면도, 및 도 5는 도 2의 C-C선을 따라 취한 모식적 단면도이다.
도 2, 도 3, 도 4 및 도 5에 도시한 바와 같이, 본 실시 형태 1의 반도체 디스크 장치(100)는 사각형상의 반도체 기판의 주면(30X)에 복수의 전극 패드(4)가 형성된 컨트롤러 칩(30)과, 그 컨트롤러 칩(30)의 반도체 기판보다도 큰 치수의 사각형상의 반도체 기판의 주면(20X)에 복수의 전극 패드(4)가 형성된 메모리 칩(20)과, 상기 컨트롤러 칩(30) 및 상기 메모리 칩(20)의 외측 변에 배치되고, 내측부(7A)와 외측부(7B)로 이루어지고, 또한 상기 컨트롤러 칩(30) 및 상기 메모리 칩(20)의 각 전극 패드(4)와 상기 내측부(7A)가 도전성의 와이어(8)를 통해 전기적으로 접속된 복수의 리드(7)와, 상기 메모리 칩(20)을 지지하는 지지 리드(6)와, 상기 컨트롤러 칩(30) 및 상기 메모리 칩(20), 와이어(8) 및 리드(7)의 내측부(7A)를 수지 밀봉한 수지 밀봉체(9)를 갖고 있다.
상기 지지 리드(6)는 상기 복수의 리드(7)로 이루어지는 리드군의 사이에 배치된 현수 리드부(6A)와, 리드(7)의 내측부(7A)의 선단에서 둘러싸인 중앙 공간부에 배치되는 반도체 칩 지지 리드부(버스 바)(6B)가 일체로 형성된 리드로 이루어진다. 상기 복수의 리드(7) 및 상기 지지 리드(6)로 이루어지는 리드 프레임은, 예를 들면 철(Fe)-니켈(Ni)계의 합금 또는 구리(Cu) 혹은 구리계의 합금으로 이루어지는 평판재에 에칭 가공 또는 프레스 가공을 실시하여 소정의 리드 패턴을 형성함으로써 제조된다.
상기 컨트롤러 칩(30)의 주면(30X)과 반대측의 면(이면)은 상기 메모리 칩(20)의 주면(표면)(20X) 상에 재치되고, 그대로의 상태에서 상기 컨트롤러 칩(30)의 이면과 상기 메모리 칩(20)의 주면(20X)이 접착제(5)로 접착 고정되어 반도체 칩 적층체를 구성하고 있다. 상기 반도체 칩 적층체의 상기 메모리 칩(20)의 주면(20X)에 상기 반도체 칩 지지 리드(6B)가 접착 고정되어 상기 반도체 칩 적층체를 지지하고 있다. 상기 지지 리드(6B)의 상면은 와이어(8)의 꼭대기부보다도 낮게 되어 있다.
수지 밀봉체(9)의 평면 형상은 사각형상으로 형성되고, 본 실시 형태 1에 있어서는, 예를 들면 장방형으로 형성되어 있다. 이 수지 밀봉체(9)의 네변을 따라 복수의 리드의 외측부(7B)가 배열되어 있다. 리드의 외측부(7B)는 면 실장형 형상으로서, 예를 들면 걸윙 형상으로 성형되어 있다.
상기 반도체 패키지(10)는 상기 컨트롤러 칩(30)의 주면(30X)으로부터 상기 메모리 칩(20)의 주면(표면)(20X) 사이에 탭이 존재하지 않기 때문에, 박형화를 도모할 수 있다. 또한, 상기 반도체 칩 지지 리드(6B)를 상기 메모리 칩(20)의 주면(20X)에 접착 고정함으로써, 상기 지지 리드(6)의 두께는 와이어(8)의 루프 높이로 상쇄되어, 상기 지지 리드(6)에 의한 수지 밀봉체(9)의 두께에의 영향은 없다. 그 결과, 복수 칩을 적층한 상기 반도체 패키지(10)의 박형화를 도모하여 TSOP형으로 구성할 수 있다.
또, 실시예에서는 컨트롤러 칩(30)의 면적보다도 메모리 칩(20)의 면적쪽이 커지게 되어 있다. 이러한 경우에는 양 칩의 두께를 동일하게 하는 것보다는 대면 적의 칩쪽이 굽힘 강도가 약해지기 때문에, 칩 두께는 대면적측의 칩쪽을 두껍게 하는 것이 고려된다.
이상의 스택형 MCP을 TSOP 형으로 구성하기 위해서는, 각 칩의 각 전극 패드(4)와, 네변에 배치된 리드(7)의 내측부(7A)를 와이어(8)로 접속하는 경우에, 와이어의 근접, 교차를 피하기 위해서, 복수 칩의 전극 패드의 총 배치수가 각 변의 리드수의 비에 따라 각 방향으로 분류되는 것이 필요하다. 도 2에 도시하는 예에서는, 컨트롤러 칩(30)의 1변측의 전극 패드의 배치를, 다른 3변측의 전극 패드의 배치에 비하여 거칠게 하여, 메모리 칩(20)의 전극 패드의 배치를 대응하는 1변측으로 모아서, 양 칩을 조합하고 있다. 이에 따라, 네변의 전극 패드수의 비가 리드수의 비와 거의 동일하게 하여 접속 와이어의 교차를 없애고 있다.
도 6은, 상기한 바와 같이 와이어 접속한 도 2에 도시한 반도체 패키지(10)의 외부 단자(리드의 외측부(7B))의 신호 배치예를 단자명을 기록하여 도시한다. 예를 들면, VCC 단자는 컨트롤러용 전원 전위 단자로, 예를 들면 3.3볼트(V) 또는 5볼트(V)이다. VCCf 단자는 메모리용 전원 전위 단자로, 예를 들면 3.3볼트(V)이다. VSS 단자는 기준 전위(예를 들면 0볼트)에 전위 고정되는 기준 전위 단자이다. I/O0 단자∼I/O7 단자는 메모리 칩(20)의 전극 패드(21)와 접속되고, 메모리에의 어드레스/데이터/커맨드 입출력 단자이다. F_DA(0) 단자∼F_DA(7) 단자는 컨트롤러 칩(30)의 전극 패드(33)와 접속되고, 메모리와의 어드레스/데이터/커맨드 입출력 단자이다. F_CEA_1 단자∼F_CEA_5 단자는 컨트롤러가 패키지 내의 메모리(20)를 선택하는 경우에는 F_CEA_1 단자로부터 칩 인에이블 신호(1)를 출력하고, 외부의 확장 메모리(50)를 선택하는 경우에는 F_CEA_2 단자∼F_CE A_5 단자를 선택하여 해당 확장 메모리 칩 인에이블 신호(2∼5)를 출력한다. F_CEA 단자는 메모리로부터 데이터를 판독하는 경우에 컨트롤러로부터 설정한다. F_RDY_1, F_RDY_2 단자는 메모리에의 기입, 소거 동작의 경우에 컨트롤러로부터 설정한다. F_WEA 단자는 메모리 기록 인에이블 신호를 컨트롤러로부터 설정한다. F_SC_A1, F_SC_A2 단자는 컨트롤러로부터 직렬 클럭을 설정한다. F_CDEA 단자는 메모리 기입 시에 멀티플렉스 버스를 제어하기 위해서 컨트롤러로부터 설정한다. F_RES 단자는 RESET 신호를 컨트롤러로부터 설정한다. 표 1에 각 외부 단자에 할당한 기능의 일람을 나타낸다.
Figure 112007093491793-PAT00001
도 7은 도 6과 같이 반도체 패키지(10)의 외부 단자에 신호를 할당한 실시 형태 1에 있어서, 해당 반도체 패키지(10)를 보드에 실장하여 사용할 때에, 사용자가 보드 상의 배선에서 단락 접속(회로에서, 전위가 서로 다른 2점 사이를 매우 낮은 저항의 도체에 의해 접속한다)을 할 필요가 있는 외부 단자의 조합예와, 보드 상의 배선예를 도시한다. 즉, 예를 들면 컨트롤러에게 내부 접속된 핀 번호 44의 F_DA(0) 단자와, 메모리에 내부 접속된 핀 번호 9의 I/O0 단자를 외부 접속하고 있다. 또, 컨트롤러에게 내부 접속된 핀 번호 47의 F_RDY_1 단자와, 메모리에 내부 접속된 핀 번호 5의 RDY/Busy 단자를 외부 접속한다. 그 밖의 단자도 도 7의 조합과 같이 외부 접속함으로써, 본 발명의 반도체 장치(100)를 반도체 디스크 장치로서 기능시킨다. 보드 상의 외부 접속 배선을 도 7에 도시한 바와 같이 교차 없이 배선하면, 보드 상의 단일 배선층에서 단락 접속할 수 있다. 보드 상의 배선층을 늘리는 것을 억제하여, 다른 배선에의 방해가 되는 정도는 작다. 이와 같이, 보드 상의 배선이 되기 위해 교차를 일으키지 않도록 하는 순서 부여를 한 외부 단자에 대한 신호 할당이 필요하다고 생각된다.
도 8에 컨트롤러(30)의 블록 다이아그램의 일례를, 또한 도 9에는 플래시 메모리(20)의 블록 다이아그램의 일례를 도시한다.
도 8에 도시한 컨트롤러의 기능은, 호스트 장치와의 인터페이스가 PCMCIA(Personal Computer Memory Card International Association)가 규정한 사양에 준거하고 있고, 메모리 Card 모드, I/O Card 모드, 및 IDE(Integrated Device Electronics) 준거 모드 중의 어느 동작 모드도 서포트하고 있다. 호스트 장치로부터 메모리 Card, 또는 I/O Card(PC Card)와 마찬가지의 액세스 방법으로, 또는 종래의 IDE 준거의 하드디스크 장치와 마찬가지의 인터페이스로 메모리에의 액세스를 가능하게 한다. 본 컨트롤러는 도시한 바와 같이, 16 비트 CPU를 코어 프로세서(38)로서, 호스트 인터페이스 컨트롤 유닛(35), 데이터 트랜스퍼 컨트롤 유닛(36), 및 메모리 인터페이스 컨트롤러 유닛(37)으로 구성되어 있다.
호스트 인터페이스 컨트롤 유닛(35)에는 PC Card 사양에서 액세스되는 경우에, 호스트 장치측으로부터 참조되는 하드웨어 자원의 각종 속성 정보 CIS(Card Information Structure)를 기록하는 레지스터, 및 각종 카드 표준 사양을 CCR(Card Configuration Register)에 구비한다. 호스트 장치로부터 본 반도체 디스크 장치(100)에 액세스하는 경우에는, 호스트 장치로부터 호스트 장치 접속용 외부 단자(호스트 인터페이스)(11)를 경유하여, 예를 들면 ATA 규격(AT Attachment : 하드디스크의 인터페이스의 하나인 IDE를 ANSI(미국 규격 협회)가 규격화한 것)에 준거한 커맨드를 보내고, 상기 CIS를 참조하여 접속을 확립한 후, 데이터의 기입 및 판독 등을 실행한다. 상기 호스트 인터페이스 컨트롤 유닛(35)은 상기 커맨드를 취득하고, 해석하여, 액세스 선두 위치를 나타내는 어드레스, 데이터 길이, 및 전송되어 오는 기입 데이터를 태스크 레지스터에 일단 저장한다. 또한, 데이터를 판독하는 경우에는 메모리로부터 판독한 데이터를 태스크 레지스터에 일단 축적하고나서 ATA 규격에 준거한 커맨드에 의해서 호스트 장치로 송출한다.
메모리 인터페이스 컨트롤 유닛(37)은 본 반도체 디스크 장치(100)에 내장, 또는 확장되는 메모리의 고유 특성에 따라 인터페이스를 구성하는 것이다. 메모리 고유로 결정된 메모리 커맨드를 사용하여 메모리를 액세스 제어한다. 메모리의 사양이 변하면, 본 메모리 인터페이스 컨트롤 유닛(37)의 사양만을 변경한다. 메모리 인터페이스 컨트롤 유닛(37)은 호스트 장치로부터 액세스된 어드레스가, 내장된 (플래시) 메모리에 대응하거나 외부의 확장 (플래시) 메모리에 대응하는지를 판정하여, 해당하는 (플래시) 메모리에 대응하는 칩 인에이블 신호를 발생한다. 이와 함께, 호스트 장치로부터의 ATA 준거 커맨드는 해당하는 (플래시) 메모리를 제어하는 메모리 커맨드로 변환되어, 해당하는 (플래시) 메모리에 외부 단자(12)(메모리 인터페이스)를 통해 보내진다. 칩 인에이블 신호를 수신한 (플래시) 메모리는 액티브 스테이트가 되고, 메모리 인터페이스 컨트롤러 유닛(37)으로부터의 메모리 커맨드에 의해 동작 모드가 설정되어 액세스 제어된다.
<<플래시 메모리의 전체 구성>>
메모리 인터페이스 컨트롤러 유닛(37)에 의해서 액세스 제어하는, 예를 들면 플래시 메모리(20)의 전체적인 구성을 도 9에 도시한다.
메모리 매트릭스(메모리 어레이)(201)는 전기적으로 소거 및 기입 가능한 불휘발성의 메모리 셀 트랜지스터를 어레이 형상으로 다수 갖는다. 메모리 셀 트랜지스터는, 예를 들면 도 20에 예시된 바와 같이, 반도체 기판 혹은 메모리 웰 SUB에 형성된 소스 S 및 드레인 D와, 채널 영역에 터널 산화막을 통해 형성된 부유 게이트 FG, 그리고 부유 게이트에 층간 절연막을 통해 중첩된 컨트롤 게이트 CG로 구성된다. 컨트롤 게이트 CG는 워드선(221)에, 드레인 D는 비트선(220)에, 소스 S는 도시하지 않은 소스선에 접속된다.
외부 입출력 단자 I/O0∼I/O7은 어드레스 입력 단자, 데이터 입력 단자, 데이터 출력 단자, 및 커맨드 입력 단자에 겸용된다. 외부 입출력 단자 I/O0∼I/O7로부터 입력된 X 어드레스 신호(섹터 어드레스 신호)는 멀티플렉서(202)를 통해 X 어드레스 버퍼(203)에 공급된다. X 어드레스 디코더(204)는 X 어드레스 버퍼(203)로부터 출력되는 내부 상보 어드레스 신호를 디코드하여 워드선(221)을 구동한다.
(상기 비트선(220)의 일단측에는 도시하지 않은 감지 래치 회로가 설치되고, 타단에는 동일하게 도시하지 않은 데이터 래치 회로가 설치되어 있다) 상기 비트선(220)은 Y 어드레스 디코더(206)로부터 출력되는 선택 신호에 기초하여 Y 게이트 어레이 회로(207)에서 선택된다. 외부 입출력 단자 I/O0∼I/O7로부터 입력된 Y 어드레스 신호는 Y 어드레스 카운터(205)에 프리세트되고, 프리세트 값을 기점으로 순차적으로 증가된 어드레스 신호가 상기 Y 어드레스 디코더(206)에 전송된다. Y 게이트 어레이 회로(207)에서 선택된 비트선(220)은 데이터 출력 동작 시에는 출력 버퍼(208)의 입력 단자에 도통되고, 데이터 입력 동작 시에는 데이터 제어 회로(209)를 통해 입력 버퍼(210)의 출력 단자에 도통된다. 상기 비트선(220)에는 1 섹터분의 기입 데이터를 보유하는 데이터 레지스터(215)가 설치되어 있다. 기입 데이터는 외부 입출력 단자 I/O0∼I/O7로부터 8 비트씩 입력되어 데이터 레지스터(215)에 기억되고, 1 섹터분의 기입 데이터를 보유했을 때에, X 어드레스로 지정된 섹터 어드레스에 기입이 이루어진다.
출력 버퍼(208), 입력 버퍼(210)와 상기 입출력 단자 I/O0∼I/O7과의 접속은 상기 멀티플렉서(202)로 제어된다. 입출력 단자 I/O0∼I/O7로부터 공급되는 커맨드는 멀티플렉서(202) 및 입력 버퍼(210)를 통해 모드 제어 회로(211)에 주어진다. 상기 데이터 제어 회로(209)는 입출력 단자 I/O0∼I/O7로부터 공급되는 데이터 외에, 모드 제어 회로(211)의 제어에 따른 로직값의 데이터를 메모리 어레이(201)에 공급 가능하게 한다.
제어 신호 버퍼 회로(212)에는 액세스 제어 신호로서 칩 인에이블 신호 CE, 출력 인에이블 신호 OE, 기입 인에이블 신호 WE, 직렬 클럭 신호 SC, 리세트 신호 RES 및 커맨드 인에이블 신호 CDE가 공급된다. 모드 제어 회로(211)는 이들 신호의 상태에 따라 외부와의 신호 인터페이스 기능 등을 제어하고, 또한 커맨드 코드에 따라 내부 동작을 제어한다. 입출력 단자 I/O0∼I/O7에 대한 커맨드 또는 데이터 입력의 경우, 상기 신호 CDE가 단정되고, 커맨드이면 또한 신호 WE가 단정되고, 데이터이면 WE가 부정된다. 어드레스 입력이면, 상기 신호 CDE가 부정되고, 신호 WE가 단정된다. 이에 따라, 모드 제어 회로(211)는 외부 입출력 단자 I/O0∼I/O7로부터 멀티플렉스 입력되는 커맨드, 데이터 및 어드레스를 구별할 수 있다. 모드 제어 회로(211)는 소거나 기입 동작 중에 레디/비지 신호 RDY/Busy를 단정하여 그 상태를 외부에 알릴 수 있다.
내부 전원 회로(213)는 기입, 소거 검증, 판독 등을 위한 각종 동작 전원(222)을 생성하여, 상기 X 어드레스 디코더(204)나 메모리 셀 어레이(201)에 공급한다.
상기 모드 제어 회로(211)는 메모리 커맨드에 따라서 플래시 메모리(20)를 전체적으로 제어한다. 플래시 메모리(20)의 동작은, 기본적으로 메모리 커맨드에 의해서 결정된다. 플래시 메모리(20)에 할당되어 있는 메모리 커맨드는, 예를 들면 표 2에 예시된 바와 같이, 판독, 소거, 추가 기입, 재기입, 소거 검증, 리세트, 및 스테이터스 레지스터 리드·클리어 등의 각 커맨드가 된다.
command Bus cycles First bus cycle Second bus cycle Third bus cycle Fourth bus cycle
Operation Data mode in Operation Data mode in/out Operation Data mode in Operation Data mode in
판독 3 Write 00H Write SA(1) Write SA(2)
소거 (Single sector) 4 Write 20H Write SA(1) Write SA(2) Write B0H
소거 (Block) 4 Write 7FH Write BA(1) Write BA(2) Write B0H
추가 기입 4 Write 10H Write SA(1) Write SA(2) Write 40H
재기입 (전 소거) 4 Write 1FH Write SA(1) Write SA(2) Write 40H
추가 재기입 (Control bytes) 4 Write 0FH Write SA(1) Write SA(2) Write 40H
소거 검증 4 Write A0H Write SA(1) Write SA(2) Write 40H
리세트 1 Write FFH Write 40H
Status register 리드 2 Write 70H Read SRD
Status register 클리어 1 Write 50H
SA(1)=Sector address(A0 to A7), SA(2)=Sector address(A8 to A13)
BA(1)=Block address(A3 to A7), BA(2)=Block address(A8 to A13) {A0 to A2의 입력은 불필요}
SRD=Status register data
플래시 메모리(20)는 그 내부 상태를 나타내기 위해서 스테이터스 레지스터(214)를 구비하고, 그 내용은 신호 OE를 단정함으로써 입출력 단자 I/O0∼I/O7로부터 판독할 수 있다. 예를 들면, 추가 기입 커맨드에 따라 상기 모드 제어 회로(211)가 데이터 기입의 제어를 행하고, 기입 결과가 검증된다. 에러인 경우에는 소정 횟수 재시도가 이루어지고, 그래도 에러인 경우에는 상기 스테이터스 레지스터(214)에 기입 이상의 플래그가 세트된다. 컨트롤러(30)는 추가 기입 커맨드 발행 후에, 스테이터스 레지스터 리드 커맨드를 발행함으로써, 데이터 기입이 정상적으로 종료하였는지의 여부를 확인할 수 있다.
도 8의 메모리 인터페이스 컨트롤러 유닛(37)은, 호스트 장치로부터 지정되는 액세스 선두 위치를 나타내는 디스크 어드레스(트랙 번호, 섹터 번호 등)와, (플래시) 메모리의 메모리 어드레스(블록 번호, 섹터 번호, 칩 번호 등)와의 대응 관계가 정의되어 있고, 그것을 참조하여, 호스트 장치로부터 지정된 디스크 어드레스를 대응하는 (플래시) 메모리의 메모리 어드레스로 변환한다. 예를 들면, 도 10은 64M 비트 플래시 메모리의 메모리 맵을 도시하고, 1 섹터가 512bytes 단위인 데이터 bytes와 16bytes인 Control bytes로 구성된다. 메모리 인터페이스 컨트롤러 유닛(37)은, 이 메모리의 1 섹터 단위의 순차적 판독/기입 액세스를 제어한다. 데이터 기입 모드의 경우에는, 데이터 버퍼(39)에 축적된 라이트 데이터를 512 바이트 단위로 추출하고, 그것을 메모리 인터페이스(12), 메모리 버스(301)를 통해, 예를 들면 8 비트 단위로 플래시 메모리로 전송한다. 또한, 판독 모드의 경우에는 플래시 메모리로부터 8 비트 단위로 리드 데이터가 전송되고, 그것이 데이터 버퍼(39)에 기입된다. 플래시 메모리(20)의 스테이터스 레지스터(214)로부터 판독된 내부 상태는 Control/status 레지스터에 기입된다. 그리고, 정상적으로 판독된 데이터 버퍼(39)의 리드 데이터는 호스트 인터페이스 컨트롤 유닛(35)에 의해 호스트 인터페이스(11)를 통해 호스트 장치로 전송된다. 기입 모드에 있어서 플래시 메모리(20)에 기입한 데이터를 재차 판독하여, 기입 데이터와 조회함으로써, 정상적으로 기입된 것을 확인하는 처리도 행해진다. 이상의 플래시 메모리(20)의 판독/기입 제어에는 상기한 메모리 커맨드(표 2), 액세스 제어 신호가 발행된다. 메모리 인터페이스 컨트롤러 유닛(37)은 상기 메모리 인터페이스(12)를 통해 메모리 커맨드, 어드레스, 및 데이터를 멀티플렉스하여 송수신한다.
도 10에 도시한 1 섹터마다 부가되어 있는 용장 바이트인 Control bytes에는 1 섹터의 데이터 영역의 오류 정정 부호(ECC; error correcting code), 기억 가능 영역/대체 영역/불량 영역 등의 식별 부호, 로직 어드레스, 재기입 횟수 등의 정보가 기입된다. 각 섹터는 초기 단계에서, 또는 수시 기억 가능한지의 여부 체크가 이루어지고, 에러를 발생한 섹터는 상기 「불량 영역」의 식별 부호를 부여하여 관리한다. 도 10에 도시한 플래시 메모리에서는, 양호한 섹터(기억 가능 영역/대체 영역으로 하는 섹터)가 적어도 16,057(98%) 이상인 것을 보증하고 있다. 또, 기입 에러가 발생한 데이터 영역의 메모리 셀은 Control bytes의 메모리 셀에 의해 대체된다.
도 8의 데이터 트랜스퍼 컨트롤 유닛(36)은 호스트 장치로부터 전송되어 온 기입 데이터를 데이터 버퍼(39)에 저장한 후, BCH 부호(Bose- Chaudhuri- Hocquenghem code) 이론 등에 기초하여 오류 정정 부호 ECC를 작성하여 Control bytes에 기입한다. 메모리 인터페이스 컨트롤 유닛(37)은 데이터 버퍼(39)에 저장한 기입 데이터와 오류 정정 부호 ECC를 메모리에 기입한다. 또한, 데이터 트랜스퍼 컨트롤 유닛(36)은 메모리로부터 판독된 판독 데이터를 데이터 버퍼(39)에 저장한 후, 동시에 판독된 Control bytes 내의 상기 오류 정정 부호 ECC에 기초하여 판독 데이터의 오류 정정 처리를 행한다. 오류 정정 처리는, 예를 들면 1섹터 512bytes의 데이터의 비트 오류를 2비트까지 정정한다.
또한, 메모리에 저장하는 정보에 특히 시큐러티가 요구되는 경우에는, 다양한 암호 처리를 실시한다. 데이터 트랜스퍼 컨트롤 유닛(36)은 데이터 버퍼(39)에 보유된 기입 데이터에 암호화 처리를 실시하고, 또 판독 데이터에 복호화 처리를 실시한다. 사용되는 암호로서는 「공통 키 암호」로서는 "MULTI2"나 미국 암호 표준 DES(Data Encryption Standard), 「공개 키 암호」로서는 RSA 암호 등을 예로 들 수 있다. 또, 호스트 장치측으로 송출하는 판독 데이터에 암호화 처리를 실시하여, 호스트 장치로부터 수신한 데이터를 복호화 처리하는 것도 생각된다.
이상과 같이, 도 8에 도시하는 컨트롤러(30)를 기능 블록에 나눔으로써, 호스트 장치와의 인터페이스 사양이 변하는 경우에는, 호스트 인터페이스 컨트롤 유닛(35)의 기능만을 변경하여 대처할 수 있다. 또한, 메모리의 사양이 변하는 경우에는 마찬가지로 메모리 인터페이스 컨트롤 유닛(37)의 기능만을 변경하여 대처할 수 있다.
도 11은, 도 7에 도시한 본원 발명의 반도체 장치(100)를 보드 상에 실장한 실시 형태에서, (플래시) 메모리를 더 확장하는 경우의 접속예를 도시한다. 확장 (플래시) 메모리(50)의 I/O0∼I/O7 단자는 내장 (플래시) 메모리의 I/O0∼I/O7 단자와 마찬가지로, 반도체 장치(100)의 외부에서(보드 상에서) 컨트롤러의 F_DA(0)∼F_DA(7) 단자와 접속된다. 메모리 버스에 있어서, 내장 (플래시) 메모리도 확장 (플래시) 메모리도 동일 계층(어드레스, 데이터, 각종 제어 신호 등이 공통으로 공급되는 접속 형태)에서 접속된다. 그 밖의 액세스 제어 신호는, 칩 인에이블 신호 CE는 컨트롤러의 출력 단자 F_CEA_1, F_CEA_2가 각각 내장 (플래시) 메모리와 확장 (플래시) 메모리에 개별로 접속된다. 직렬 클럭 신호 SC도 마찬가지로, 컨트롤러의 출력 단자 F_SC_A1, F_SC_A2가 각각 개별로 접속된다. 레디/비지 신호 RDY/Busy도 마찬가지로, 컨트롤러의 출력 단자 F_RDY_1, F_RDY_2가 각각 개별로 접속된다. 커맨드 인에이블 신호 CDE, 출력 인에이블 신호 OE, 및 기입 인에이블 신호 WE의 접속은 컨트롤러의 신호 단자와, 내장 (플래시) 메모리와 확장 (플래시) 메모리의 각 신호 단자가 공통으로 접속된다.
따라서, 확장 (플래시) 메모리용으로서의 메모리 확장 단자(도 1의 외부 단자(16))는 칩 인에이블 신호 CE, 직렬 클럭 신호 SC, 및 레디/비지 신호 RDY/Busy의 각 외부 단자를 총칭한 것이 된다.
확장 메모리(50)의 실장 형태는, 예를 들면 도 25에 도시한 바와 같이 복수의 메모리 칩을 삼차원 실장한 패키지의 형태로, 보드 상에 실장된다. 소요되는 메모리 용량의 증대에 수반하여, 가능성이 높은 실장 형태라고 생각된다. 반도체 칩(51, 52)은 예를 들면 64메가비트의 플래시 메모리 EEPROM(Electrically Erasable Programmable Read Only Memory)이 구성되어 있다. 반도체 칩(51, 52)은 각각의 이면끼리 마주보고, 전극 패드(4)의 배열 방향에 대하여 직교하는 방향으로 각각의 위치를 변이시킨 상태에서 접착층(5)을 개재하여 접착 고정되어 있다. 반도체 칩(51, 52)의 각각은 지지 리드(6B)에 지지되고, 각 전극 패드(4)와 리드(7)의 각각은 와이어(8)에 의해서 전기적으로 접속되고, 수지 밀봉체(9)에 의해 전체가 밀봉되어 있다.
도 11의 확장 메모리(50)가 상기한 바와 같이 복수 칩(51, 52)으로 구성된 경우에는, 각 확장 메모리(51, 52)는 메모리 칩 대응의 액세스 제어 신호(칩 인에이블 신호 CE, 직렬 클럭 신호 SC, 및 레디/비지 신호 RDY/Busy 등)가 각각 개별로 접속되는 것 외에는, 컨트롤러(30)와 내장 메모리(20)와의 접속 버스에 공통으로 접속된다. 이상과 같이 하여, 마더 보드 상에 확장 메모리를 가한 반도체 디스크 장치가 구성된다.
이상 설명한 본원 발명의 실시예에 따른 반도체 장치(100)는 하나의 패키지 내에 복수의 이종 반도체 칩을 내장하고 있고, 이종 반도체 칩이라는 이유로 테스트 내용이 다르기 때문에, 패키지를 조립한 후에 각각의 반도체 칩을 상호 다른 테스트를 할 필요가 있다. 테스트로 불량 개소를 특정하는 정밀도를 높이기 위해서는, 한쪽의 반도체 칩에 기인하는 누설 전류가, 다른 쪽의 반도체 칩의 입력 단자 및 출력 단자에 혼입하는 것을 피할 필요가 있다. 그를 위한 해결책으로서, 상기 반도체 장치(100) 내의 복수 칩 사이의 내부 접속은 극력 회피하고, 각각 독립적으로 패키지의 외부 단자로 내는 것이 고려된다. 접지 Vss만은 최저한 공용한다고 하여, 각 칩의 전원 Vcc를 독립 단자로 함으로써, 스탠바이 전류 스크리닝의 시험 정밀도를 올릴 수 있다.
상기 반도체 장치(100)의 테스트는, 메모리 테스트 시스템에서 다수개 동시에 메모리 테스트를 행하는 단계와, 로직 테스트 시스템에서 고속으로 컨트롤러의 테스트를 행하는 단계의 2 단계 테스트를 행하는 것이 효율이 좋다. 이것은 개별 반도체 칩의 테스트 환경을 이용하는 것이 가능하여, 반도체 장치의 개발의 턴 어라운드 타임(TAT)을 단축시키는 효과가 크다.
(실시 형태 2)
도 12에 도 6에 도시한 외부 단자예와는 별도의 제안으로, 반도체 장치(100)의 외부에서 단락 접속하기 용이함을 고려한 외부 단자 배열안을 도시한다. 도 6으로부터 변경을 한 점은, 컨트롤러 칩(30)으로부터의 외부 단자와, 메모리 칩(20)으로부터의 외부 단자와의 외부 접속 거리를 짧게 하기 위해서, 외부 접속을 요하는 단자를 가능한 범위에서 인접하여 배치하는 것이다.
도 6에 도시한 실시 형태 1은 기존의 컨트롤러 칩과 메모리 칩을 하나의 패키지 내에 실장한 예로서, 컨트롤러 칩, 메모리 칩의 각 전극 패드의 배치는 원래는 개별의 패키지용으로 주로 결정된다. 이러한 기존의 칩을 이용해도 적층한 복수 칩의 수평 방향의 위치 관계, 다소의 전극 패드의 배치 변경, 와이어 접속 위치의 연구 등에 의해, 도 2에 도시한 바와 같이 리드에 와이어로 각 전극 패드를 접속하여, 외부 단자를 네변에 배치하는 것이 가능한 예를 도시하고 있다. 단, 외부 단자를 보드 상의 배선으로 접속해야만 하는 사용자의 부담도 생각된다.
도 12의 실시 형태 2는 컨트롤러 칩과 메모리 칩의 각각의 접속을 요하는 외부 단자가 인접 배치되도록, 예를 들면 컨트롤러의 전극 패드의 배치를 MCP 용도에 적합한 설계로 해두면, 실현 가능해진다. 접속 대상의 외부 단자끼리가 인접하고 있으면, 사용자는 보드 상에서의 단락 접속은 용이해진다. 또, 칩 상의 전극 패드의 배치에는 여러가지의 제약이 있기 때문에, 가능한 범위에서 접속 대상의 외부 단자의 인접을 실현하게 된다고 생각된다.
(실시 형태 3)
도 13에 본원 발명을 실시하는 스택드 CSP의 단면도의 예를 도시한다. 실시 형태 1과 마찬가지로, 예를 들면 컨트롤러 칩(30)과 메모리 칩(20)을 1 패키지에 수납한 예로, 각 칩의 전극 패드로부터 와이어(114)에 의해서 배선층(112)의 전극부에 접속하고, 그 배선층(112)의 랜드부(117)에 절연성 기판(111)의 관통 구멍(116)을 통해서 외부 단자(115)가 접속하여 형성되어 있다. 상기 배선층(112)은 단층보다는 다층이 되는 경우가 많다.
본 실시예의 경우도 실시예 1의 경우와 마찬가지로, 컨트롤러 칩(30)과 메모리 칩(20)의 어드레스, 데이터, 커맨드, 및 액세스 제어 신호의 입출력 단자는 기본적으로 내부 접속하지 않고 각각 독립적으로 상기 외부 단자(115)에 접속한다. 그 밖의 신호, 전원에 대해서도 기본적으로 각각 독립적으로 상기 외부 단자(115)에 접속한다.
도 14는 도 13의 CSP의 외부 단자(115)에, 외부 접속이 필요해지는 각 신호의 CSP 내부 접속, 배선층내 접속의 모습을 도시한 개념도의 일례이다. 신호명은 도 6에 도시한 신호명과 공통이다. 도 14에 도시한 바와 같이 외부 단자(115)에 접속을 한 이유는, CSP을 보드에 실장한 경우에, 외부 단자(115)의 배열에 있어서 내부측에 위치하는 외부 단자(115)에의 보드 상의 배선은, 외부 단자의 배열의 피치가 작아질수록 배선 밀도를 높게 해야만 하기 때문에 곤란하게 되는 경향이 있으므로, 보드 상에서 외부 접속하는 외부 단자를 되도록이면 내부측의 인접하는 외부 단자를 선택하여 결정하고 있다.
도 15에 도 14에서 외부 단자에 출력한 대응하는 각 신호 단자를, 보드 상에서 외부 접속하는 예를 도시한다.
(실시 형태 4)
도 16a∼도 16c에 도시한 바와 같은 리드 프레임 타입 MCM(Multi Chip Module)의 실장 형태에서도 본원 발명을 실시하면, 즉 각 칩을 내부 접속하지 않고서, 독립적으로 외부 단자와 접속함으로써, 실시예 1에서 설명한 바와 같이 MCM 내의 각 칩의 테스트 환경을 개별 칩에 대하여 개발한 테스트 환경과 동일한 것으로 할 수 있다. 도 16a는 회로 기판을 이용한 모듈의 예, 도 16b는 리드 프레임을 이용한 모듈의 예, 도 16c는 회로 기판과 리드 프레임을 이용한 모듈의 예이고, 참조 부호 161은 제1 LSI 칩, 참조 부호 162는 제2 LSI 칩, 참조 부호 163은 수지, 참조 부호 164는 와이어, 참조 부호 165는 리드 프레임, 참조 부호 166은 후막 저항, 참조 부호 167은 칩 컨덴서를 나타낸다.
(실시 형태 5)
상기한 실시 형태 1 내지 실시 형태 4까지 기재한 본원 발명의 기술 사상을 통합하면, 복수 칩을 1 패키지화하는 대상에 대하여 마찬가지로 적용할 수 있다.
예를 들면, 도 17에 도시한 「종래 실장 형태」에 있어서, 마더 보드, 또는 MCM 회로 기판 상에 실장되어 소정의 기능을 실현하고 있었던 기존의 복수 칩(패키지 형태, 또는 베어 칩 형태로 실장되어 있는 것으로 한다)에 대하여, 실장 밀도를 높이는 요구가 발생하고, 또한 제품 수량이 많은 것을 기대할 수 있는 것이면, 적당한 그룹핑을 한 복수 칩을 하나의 패키지에 수납하는 것이 생각된다. 특히, 3차원 칩 실장은 실장 밀도를 높이는 데 효과가 있다.
상기한 바와 같이, 복수 칩을 하나의 패키지에 수납하는 경우에, 본원 발명에서는 되도록이면 복수 칩 사이의 접속을 패키지 내로 유입시키지 않고, 각 칩의 단자를 독립적으로 패키지의 외부 단자와 접속하여 외부로 내는 것을 특징으로 한다. 이에 따라, 패키지 내의 각 칩을 테스트하는 환경은 각각의 칩을 단일 패키지로 통합하여 테스트하는 환경과 아주 근접한 상황, 또는 동일 환경에서 테스트할 수 있다. 이것은 기존의 테스트 환경을 그대로 사용할 수 있을 가능성이 높아, 테스트 신뢰성이 보증할 수 있다는 이점이 있다. 또한, 새로운 패키지를 개발할 때의 테스트 개발에 드는 공정수를 삭감할 수 있기 때문에, 개발 비용의 저감, 및 개발 기간 단축을 도모할 수 있다.
만일, 패키지 내에 복수 칩 사이의 일부 접속을 수용한다고 하면, 각 칩의 테스트의 경우에, 상기 일부 접속의 영향을 제거하는 대책을 실시하여 테스트하지 않으면 테스트 신뢰성을 보증할 수 없다. 상기한 바와 같이, 패키지 내에 복수 칩 사이의 일부 접속을 수용하는 경우로서는, 고속 처리를 위해 배선 길이를 짧게 할 필요가 있는 경우 등이 생각된다.
본원 발명의 적용은, 도 17에 도시한 보드 상 등에서 직접 접속하여 사용되는 밀접한 관계에 있는 칩끼리(ChipA, ChipB){근접한 관계의 칩의 그룹화}뿐만 아니라, 직접적으로는 접속은 하지 않지만, 어떤 기능을 실현하기 위해서는 필요 불가결한 조합이라고 할 수 있는 칩끼리(ChipD, ChipE){먼 관계의 칩의 그룹화}에 있어서도 마찬가지의 효과가 생각된다.
또한, 특히 상기한 먼 관계의 칩의 그룹화의 패키지는 패키지 내부에서는 접속이 독립한 구성(전원, 또는 접지가 공통이 되는 것이 생각된다)로 되어 있기 때문에, 예를 들면 한개의 칩이 불량이 되어 사용할 수 없는 경우에도, 그 밖의 칩이 사용 가능하면, 그 밖의 칩의 기능 범위에서 패키지를 사용할 수 있다.
(실시 형태 6)
도 18에는 메모리로서 DRAM을 사용하여, 화상 처리 등을 실행하는 컨트롤러와 조합한 패키지의 예를 도시한다.
또한, 도 19에는 DRAM과 플래시 메모리를 조합한 패키지의 예를 도시한다. 화상 통신 등 대량의 일시 기억 메모리를 필요로 하는 휴대 전화 용도 등에 앞으로도 수요가 늘어날 것으로 생각된다.
상기한 패키지의 어느 것에서도, 본원 발명의 독립 단자의 구성이 고려되고, 마찬가지의 효과가 예상된다.
(실시 형태 7)
도 21에는 반도체 패키지(10) 내에 수납한 복수 칩의 테스트를 용이화하기 위해서, 실시 형태 1에 개시하는 반도체 디스크 장치(100)의 별도의 해결책을 도시한다. 본 실시 형태 7의 반도체 디스크 장치(100)는 반도체 패키지(10)에 테스트 모드 전환 외부 단자(17)를 설치하여, 외부로부터 테스트 모드 전환 신호를 입력한다. 반도체 패키지(10) 내의 복수 칩(20, 30) 사이는 내부 접속을 행하고, 예를 들면 내부 버스(311, 312)와의 교점, 및 내부 버스(313, 314, 315)와의 교점에 접속 전환 셀렉터(61, 62)를 설치한다.
외부로부터 입력된 테스트 모드 전환 신호에 따라서, 예를 들면 컨트롤러 칩(30)의 테스트 모드를 지정한 경우에는, 셀렉터(61)는 내부 버스(311)를 통해 컨트롤러 칩(30)을 외부 단자(12)에 접속하여, 내부 버스(312)를 접속으로부터 분리한다. 또한, 셀렉터(62)는, 내부 버스(313, 314)를 접속하여 컨트롤러 칩(30)을 외부 단자(18)에 접속한다.
또한, 메모리 칩(20)의 테스트 모드를 지정한 경우에는, 셀렉터(61)는 외부 단자(12)측의 내부 버스(311)와 내부 버스(312)를 접속하여, 컨트롤러측의 내부 버스(311)를 분리한다. 셀렉터(62)는 내부 버스(314, 315)를 접속하여 메모리 칩(20)을 외부 단자(18)에 접속하여, 내부 버스(313)를 분리한다.
이상의 테스트 모드의 전환에 의해서, 외부 단자(12, 18)에 접속한 테스트 시스템에 의해서, 컨트롤러 칩(30), 또는 메모리 칩(20)을 각각 독립적으로 테스트할 수 있다. 이것은, 실시 형태 1에 있어서, 각 칩을 독립 외부 단자에 각각 연결하여 테스트하는 경우와, 동일한 효과가 얻어진다.
본 실시 형태의 반도체 디스크 장치(100)를 마더 보드에 실장하여 사용하는 경우에는, 상기 테스트 모드 전환 외부 단자(17)에 통상 모드의 신호를 입력하고, 그 신호에 기초하여 셀렉터(61)는 내부 버스(311, 312)를 접속하고, 셀렉터(62)는 내부 버스(313, 314, 315)를 접속한다. 컨트롤러(30)는, 외부 단자(12, 18)에 접속된 확장 메모리(50)를 내장 메모리(20)와 동일 계층에서 액세스할 수 있다.
상기 접속 전환 셀렉터(61, 62)는 테스트 모드 전환 신호를 해독하는 디코더를 구비하며, 내장하는 스위치 수단에 의해서, 분리하는 내부 버스측을 고출력 임피던스 상태로 제어한다. 또, 상기 접속 전환 셀렉터(61, 62)는 상기 복수 칩(20, 30) 내의 각 출력 회로에 배치된 3 상태(3 스테이트) 형식의 출력 회로로서 파악할 수도 있다.
상기 접속 전환 셀렉터(61, 62)를 반도체 패키지(10) 내에 설치하는 장소는, 예를 들면 컨트롤러 칩(30) 내의 입출력 단자부에 내장되는 것이 생각된다. 도 22에 도시한 바와 같이, 컨트롤러 칩(30) 내에 접속 전환 셀렉터(63, 64)가 입출력 단자부(전극 패드)(33, 34)에 각각 접속되어 내장되어 있다. 입출력 단자부(33, 34)는 외부 단자와의 접속 및 메모리 칩(20)과의 접속을 위해 전극 패드수가 증가하는 것이 예상되지만, 컨트롤러(30) 내에 접속 전환 셀렉터(63, 64)가 내장되는 이점이 있다. 접속 전환 셀렉터(63, 64)의 기능은 도 21의 접속 전환 셀렉터(61, 62)의 기능과 실질적으로 동일하다. 단, 접속 전환 셀렉터(63, 64)는 컨트롤러 내부 회로와의 접속을 전환하게 된다. 테스트 모드 전환 신호는, 컨트롤러(30)의 전극 패드(45)에 공통으로 입력된다.
도 22에 기재한 실시예에 있어서, 칩 A30과 칩 B20에 해당하는 구체예를 들면, 표 3에 나타내는 조합이 고려된다.
칩 A 칩 B
SRAM FLASH
SRAM DRAM
컨트롤러 FLASH
컨트롤러 DRAM
또한, 도 21, 도 22에 기재된 테스트 모드 전환 신호 단자(17)는 전용 외부 단자일 필요는 없고, 복수의 다른 신호의 조합에 따라 테스트 모드 전환 신호의 대용으로 하는 경우에는, 테스트 모드 전환 신호 단자(17)를 설치하지 않아도 된다.
상기한 바와 같이 접속 전환 셀렉터(61, 62, 63, 64)를 패키지(10) 내에 설치하면, 실시 형태 1에 기재된 반도체 디스크 장치(100)와 마찬가지로, 칩마다 개별의 테스트 환경에서 테스트를 행할 수 있다. 또한, 상위점은 본 실시예의 반도체 디스크 장치(100)는 복수 칩 사이의 접속 배선(312, 313, 315)을 반도체 패키지(10) 내에 도입할 수 있다.
(실시 형태 8)
도 23에 상기 실시 형태 1, 실시 형태 7에서 설명한 MCP형의 반도체 디스크 장치(100)의 변형예를 도시한다. 본 실시 형태의 반도체 디스크 장치(100)는, 컨트롤러(30)가 내장 메모리(20)를 선택하여, 활성화시키는 칩 인에이블 신호 CE1의 신호 경로를, 컨트롤러(30)와 내장 메모리(20) 사이에서 내부 접속한다. 또한, 컨트롤러(30)가 반도체 디스크 장치(100)의 외부에 실장된 확장 메모리(51, 52)를 선택하는 칩 인에이블 신호 CE2, CEn을 외부 단자(19)를 통해 출력한다. 컨트롤러(30)가 메모리를 액세스하기 위해서 필요한 그 밖의 모든 입출력 신호는 내부 버스(316)를 경유하여, 내장 메모리(20)에 내부 접속한다. 또한, 상기 내부 버스는 확장 메모리 인터페이스(41)에 접속하여, 마더 보드 상의 확장 메모리 버스(301)를 통해, 컨트롤러(30)는 확장 메모리(51, 52)를 액세스하는 것이 가능해진다. 또, 도 23의 실시예에서는 내부 버스(316)를 경유하여 그 밖의 모든 입출력 신호가 내장 메모리(20)에 내부 접속하고 있지만, 그 중의 일부의 신호를, 실시 형태 1의 도 1에 도시한 바와 같이, 외부 단자로 출력하여 외부 접속을 경유하여 컨트롤러(30)와 내장 메모리(20)와의 접속을 행하는 것을 적절하게 도입하는 것이 고려된다.
본 실시예와, 공지예 「특개평 6-250799호 공보」의 차이점은, 본 실시예는 MCP 형식으로 구성한 반도체 디스크 장치인 데 대하여, 공지예는 1칩의 LSI 상에 구성한 반도체 디스크 장치인 것이다. 본 실시예의 확장 메모리 인터페이스는 어드레스/데이터/커맨드를 멀티플렉스한 인터페이스이다. 또한, 상기한 바와 같이, 일부의 신호를 외부 단자로 출력하여 외부 접속을 경유하여 컨트롤러(30)와 내장 메모리(20)와의 접속을 행하는 것을 실시하면, 확장 메모리 인터페이스(41)는 확장 메모리(51, 52)와 내장 메모리(20)와의 공통의 인터페이스가 되고, 상기 공지예의 확장 메모리 인터페이스가 확장 메모리 전용의 인터페이스인 것과는 명확하게 다르다.
(실시 형태 9)
도 24에 1개의 LSI 상에 컨트롤러 유닛(70)과 메모리 유닛(80)을 포함한 반도체 디스크 LSI(60)의 구성예를 도시한다. 이와 같은 구성의 LSI의 테스트에 있어서도, 각 유닛의 테스트를 개별로 양호한 신뢰성으로 실시하기 위해서는, 유닛 사이의 내부 접속을 되도록이면 피하는 쪽이 좋다고 생각된다. 그 때문에, 실시 형태 1의 예와 마찬가지로, 해당 LSI 칩을 밀봉한 반도체 패키지(10)의 외부 단자(12, 13, 14, 15, 16)와, 각 유닛(70, 80)의 입출력부(73, 74, 81, 82)를 독립적으로 접속하는 반도체 디스크 LSI(60)를 구성한다. 본 반도체 디스크 LSI를 보드 상에 실장한 후에, 외부 단자를 보드 상에서 접속하여, 반도체 디스크 장치를 구성한다. 컨트롤러(70)는 외부 단자(메모리 인터페이스)(12), 메모리 버스(301), 외부 단자(14)를 통해 메모리(80)를 액세스한다.
본 실시예와, 공지예 「특개평 6-250799호 공보」의 차이점은, 본 실시예는 단일 LSI 상에 구성된 컨트롤러와 메모리가 내부에서 접속되지 않고, 반도체 패키지(10)의 외부 단자를 통해, 보드 상의 외부 접속에 의해서 접속이 완결되는 사양으로 되어 있는 것이다. 이것은 메모리 인터페이스(12)가 내장 메모리(80)와 확장 메모리(50)와의 공통의 인터페이스가 되고, 공지예의 인터페이스와는 명확하게 다르다.
또, 컨트롤러 유닛(70)과 메모리 유닛(80)과의 신호 접속을, 상기한 바와 같이 전부 외부 접속으로 하는 것뿐만 아니라, 개별 유닛의 테스트에 다른 유닛과의 접속의 영향이 큰 신호 접속만을 외부 단자를 통해 외부에서 접속하는 것으로 하여, 그 밖의 영향이 작은 신호를 내부 접속으로 하는 것이 고려된다.
이상 설명한 본 발명의 실시 양태를 몇가지 정리하면 하기와 같다.
<양태 1> 단일 패키지 내에 제1 반도체 칩과, 제2 반도체 칩을 포함하는 반도체 장치에 있어서,
상기 제1 반도체 칩과, 상기 제2 반도체 칩과, 및 상기 패키지의 외부 단자 사이의 신호의 내부 접속부에 설치되고, 내부 접속을 전환하는 셀렉터와,
상기 셀렉터에 테스트 모드 신호를 입력하는 테스트 모드 입력 외부 단자와,
상기 셀렉터가 상기 테스트 모드 신호에 따라서, 상기 제1 반도체 칩의 각 입출력 단자를 상기 패키지의 각 외부 단자와 독립적으로 접속하여, 상기 제2 반도체 칩의 접속을 분리하는 제1 테스트 모드와,
상기 셀렉터가 상기 테스트 모드 신호에 따라서, 상기 제2 반도체 칩의 각 입출력 단자를 상기 패키지의 각 외부 단자와 독립적으로 접속하여, 상기 제1 반도체 칩의 접속을 분리하는 제2 테스트 모드와,
상기 셀렉터가 통상 모드 신호에 따라서, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 내부 접속하는 통상 모드
를 구비한 것을 특징으로 하는 반도체 장치.
<양태 2> 상기 셀렉터가 상기 제1 반도체 칩의 입출력 단자부에 내장되고, 상기 제1 반도체 칩의 입출력 단자와 상기 제2 반도체 칩의 각 입출력 단자, 및 상기 제1 반도체 칩의 입출력 단자와 상기 패키지의 각 외부 단자를 내부 접속한 것을 특징으로 하는 양태 1에 기재된 반도체 장치.
<양태 3> 상기 테스트 모드 신호가 복수의 다른 신호의 조합에 따라 대용되고, 상기 테스트 모드 입력 외부 단자가 복수의 다른 신호 입력 외부 단자에 의해 대용된 것을 특징으로 하는 양태 1, 또는 양태 2에 기재된 반도체 장치.
<양태 4> 제1 반도체 칩과, 제2 반도체 칩을 단일 패키지 내에 포함하는 반도체 장치에 있어서,
상기 제1 반도체 칩의 각 신호 전극 패드와 상기 패키지의 제1 외부 단자군의 각 단자를 각각 1대1로 상기 패키지 내에서 접속하고,
상기 제2 반도체 칩의 각 신호 전극 패드와 상기 패키지의 제2 외부 단자군의 각 단자를 각각 1대1로 상기 패키지 내에서 접속하고,
전원 단자, 또는 접지 단자 중 어느 하나가 상기 제1 반도체 칩, 및 제2 반도체 칩에 공통 접속하고 있는 것을 특징으로 하는 반도체 장치.
<양태 5> 상기 제1 반도체 칩은 상기 제2 반도체 칩의 위에 재치되고, 또한 상기 제1 반도체 칩의 회로 형성면과 반대측의 면(이면)과 상기 제2 반도체 칩의 회로 형성면이 접착 고정되고,
리드 프레임의 지지 리드부가 상기 제2 반도체 칩의 회로 형성면에 접착 고정되어, 수지 밀봉된 것을 특징으로 하는 양태 1 또는 양태 4에 기재된 반도체 장치.
<양태 6> 상기 제1 반도체 칩과 상기 제2 반도체 칩의 각각의 입출력 신호용의 전극 패드에 독립적으로 접속된 외부 단자의 중에서, 상기 제1 반도체 칩에 접속된 외부 단자와, 상기 제2 반도체 칩에 접속된 외부 단자와의 접속 대상의 외부 단자끼리 적어도 1조 인접한 배치로 하는 것을 특징으로 하는 양태 1 내지 양태 5 중 어느 하나의 양태에 기재된 반도체 장치.
<양태 7> 메모리 칩과,
호스트 장치에 접속하기 위한 복수의 입출력 외부 단자를 갖는 호스트 인터페이스와,
상기 호스트 인터페이스를 통해 상기 호스트 장치로부터 수신한 메모리 액세스 요구에 따라서, 상기 메모리 칩을 액세스 제어하는 컨트롤러 칩과,
상기 컨트롤러 칩이 상기 메모리를 액세스하는 신호의 상기 컨트롤러 칩의 각 입출력 단자와 독립적으로 접속된 제1 복수의 외부 단자와,
상기 메모리 칩이 상기 컨트롤러로부터 액세스되는 신호의 상기 메모리 칩의 각 입출력 단자와 독립적으로 접속된 제2 복수의 외부 단자를 구비하고,
상기 제1 복수의 외부 단자와 상기 제2 복수의 외부 단자가 각각 외부 접속됨으로써 상기 컨트롤러에 의해 상기 메모리가 액세스되는 사양으로 되어 있는 것을 특징으로 하는 반도체 장치.
<양태 8> 상기 컨트롤러 칩이, 상기 반도체 장치의 외부에 접속되는 확장 메모리를 액세스 제어하기 위한 액세스 제어 신호를 입출력하는 제3 복수의 외부 단자를 더 포함한 것을 특징으로 하는 양태 7에 기재된 반도체 장치.
<양태 9> 상기 컨트롤러 칩과 상기 메모리 칩의 각각의 어드레스, 데이터 입출력용의 전극 패드에 접속된 외부 단자의 중에서, 상기 컨트롤러 칩에 접속된 외부 단자와, 상기 메모리 칩에 접속된 외부 단자와의 접속 대상의 외부 단자끼리를 적어도 1조 인접한 배치로 하는 것을 특징으로 하는 양태 7에 기재된 반도체 장치.
<양태 10> 메모리 칩과,
호스트 장치에 접속하기 위한 복수의 입출력 외부 단자를 갖는 호스트 인터페이스와,
상기 호스트 인터페이스를 통해 상기 호스트 장치로부터 수신한 메모리 액세스 요구에 따라서, 상기 메모리 칩을 액세스 제어하는 컨트롤러 칩과,
상기 컨트롤러 칩이 상기 메모리를 액세스하는 신호의 상기 컨트롤러 칩의 각 입출력 단자와 1대1로 접속된 제1 복수의 외부 단자와,
상기 메모리 칩이 상기 컨트롤러 칩으로부터 액세스되는 신호의 상기 메모리 칩의 각 입출력 단자와 1대1로 접속된 제2 복수의 외부 단자를 구비한 반도체 장치를 마더 보드에 실장하고,
상기 마더 보드 상의 배선으로, 상기 제1 복수의 외부 단자와, 상기 제2 복수의 외부 단자를 각각 접속하여 구성되는 것을 특징으로 하는 반도체 디스크 장치.
<양태 11> 단일 반도체 칩 내에 컨트롤 유닛과, 메모리 유닛을 구비하고,
상기 컨트롤 유닛의 하나의 신호 출력과 상기 반도체 칩의 제1 외부 단자가 독립적으로 내부 접속되고,
상기 메모리 유닛의 하나의 신호 입력과 상기 반도체 칩의 제2 외부 단자가 독립적으로 내부 접속되고,
상기 반도체 칩의 상기 제1 및 제2 외부 단자가 상기 반도체 칩의 외부에서 접속됨으로써, 상기 컨트롤 유닛의 신호 출력과 상기 메모리 유닛의 신호 입력과의 접속이 완결되는 사양을 구비한 것을 특징으로 하는 반도체 장치.
<양태 12> 단일 반도체 칩 내에 컨트롤 유닛과, 메모리 유닛을 구비하고,
상기 컨트롤 유닛의 출력 신호 A가, 상기 메모리 칩으로 입력하는 경로가,
상기 컨트롤 유닛의 출력부와 상기 반도체 칩의 제1 외부 단자를 연결하는 제1 부분 경로와,
상기 반도체 칩의 제2 외부 단자와 상기 메모리 칩의 입력부를 연결하는 제2 부분 경로와,
상기 반도체 칩의 제1 외부 단자와 제2 외부 단자를, 상기 반도체 칩의 외부에서 단락 접속하는 제3 부분 경로에 따라 구성되는 것을 특징으로 하는 반도체 장치.
<양태 13> 상기 컨트롤 유닛은, 호스트 장치로부터의 액세스에 응답하는 인터페이스 기능과, 상기 호스트 장치로부터의 액세스를 상기 메모리 유닛 고유의 액세스로 변환하여 상기 메모리 유닛을 액세스 제어하는 인터페이스 기능을 구비하는 것을 특징으로 하는 양태 11, 또는 양태 12에 기재된 반도체 장치.
<양태 14> 상기 제1 반도체 칩이 SRAM 또는 컨트롤러이고, 상기 제2 반도체 칩이 플래시 메모리(일괄 소거형 EEPROM) 또는 DRAM인 것을 특징으로 하는 양태 1 내지 양태 3 중 어느 하나의 양태에 기재된 반도체 장치.
<양태 15> 상기 제1 또는 상기 제2 반도체 칩 중 어느 하나가 테스트에서 불량으로 되어 기능시키지 않은 것으로 하고, 남은 반도체 칩만을 기능시키는 것으로 한 양태 4에 기재된 반도체 장치.
<양태 16> 단일 패키지 내에 메모리 칩과,
호스트 장치에 접속하기 위한 복수의 입출력 외부 단자를 갖는 호스트 인터페이스와,
상기 호스트 인터페이스를 통해 상기 호스트 장치로부터 수신한 메모리 액세스 요구에 따라서, 상기 메모리 칩을 액세스 제어하는 컨트롤러 칩과,
상기 컨트롤러 칩이 외부의 확장 메모리를 액세스하기 위한 복수의 입출력 외부 단자를 갖는 메모리 인터페이스를 포함하는 반도체 장치와,
상기 반도체 장치를 실장하는 마더 보드와,
상기 마더 보드 상의 배선으로, 상기 반도체 장치의 메모리 인터페이스와 접속된 확장 메모리에 의해 구성되는 것을 특징으로 하는 반도체 디스크 장치.
<양태 17> 상기 반도체 장치가, 상기 메모리 칩과 상기 컨트롤러 칩을 적층하여 수지 밀봉한 패키지 구조인 것을 특징으로 하는 양태 16에 기재된 반도체 디스크 장치.
<양태 18> 상기 확장 메모리가, 복수의 메모리 칩을 적층하여 수지 밀봉한 패키지 형태로써 상기 마더 보드 상에 실장되어 있는 것을 특징으로 하는 양태 16에 기재된 반도체 디스크 장치.
본원 발명에 따르면, 복수 종류의 반도체 칩을 단일 패키지 내에 수납함으로써, 실장 면적의 축소를 도모함과 함께, 패키지 내부의 복수 칩 사이의 내부 접속을 가능한 범위에서 배제하여, 각 칩의 각 단자(전극 패드)를 패키지의 외부 단자와 독립적으로 접속함으로써, 패키지 내의 각 칩을 테스트할 때에, 피테스트 칩 이외의 칩으로부터의 신호, 누설 전류 등의 영향을 배제하여, 각 칩을 독립적으로 테스트할 수 있는 환경을 제공할 수 있다. 이것은 칩 개별을 피시험의 대상으로 하여 개발된 기존의 테스트 시스템을 그대로, 또는 약간의 정정에 의해 적용할 수 있어, 각 칩을 독립적으로 테스트하면 테스트의 신뢰성도 보증된다. 그 결과, 새로운 테스트 시스템의 개발에 공정수와, 비용이 들 필요가 없어지기 때문에, 제품의 개발 TAT, 비용을 억제할 수 있다.
또한, 패키지 내에 테스트용 셀렉터를 설치하여 내부 접속을 모드 신호에 의해서 전환하여, 각 칩을 독립적으로 테스트하는 방식도, 상기와 마찬가지로 개별 칩 대응의 테스트 시스템을 사용하는 것이 가능하여, 마찬가지의 효과가 있다. 단, 셀렉터를 패키지 내의 내부 배선 상에, 또는 컨트롤러 칩내 등에 설치하는 설계가 필요해진다.
도 1은 본 발명의 일 실시예에 따른 반도체 디스크 장치의 블록도.
도 2는 본 발명의 일 실시예에 따른 반도체 디스크 장치의 수지 밀봉체의 상부를 제거한 상태의 평면도.
도 3은 도 2에 도시한 A-A선을 따라 취한 모식적 단면도.
도 4는 도 2에 도시한 B-B 선을 따라 취한 모식적 단면도.
도 5는 도 2에 도시한 C-C 선을 따라 취한 모식적 단면도.
도 6은 본 발명의 일 실시예에 따른 반도체 디스크 장치의 반도체 패키지의 외부 단자에 할당한 신호 배치예.
도 7은 본 발명의 일 실시예에 따른 반도체 디스크 장치를 보드에 실장했을 때의 접속 배선예.
도 8은 본 발명의 실시 형태 1의 반도체 디스크 장치에 구비된 컨트롤러의 블록도.
도 9는 본 발명의 실시 형태 1의 반도체 디스크 장치에 구비된 플래시 메모리의 블록도.
도 10은 본 발명의 실시 형태 1의 반도체 디스크 장치에 구비된 64Mb 플래시 메모리의 메모리 매트.
도 11은 본 발명의 실시 형태 1의 반도체 디스크 장치에 확장 메모리를 접속하는 예.
도 12는 본 발명의 실시 형태 2의 반도체 디스크 장치를 보드 상에서 접속하 기 용이함을 고려한 외부 단자에의 신호 할당예.
도 13은 본 발명을 실시하는 스택형 CSP의 단면도.
도 14는 도 13의 CSP의 외부 단자로 각 신호를 접속시키는 일례.
도 15는 도 13의 CSP의 외부 단자를 보드 상에서 접속하는 예.
도 16a는 본 발명을 실시하는 리드 프레임 타입 MCM의 예.
도 16b는 본 발명을 실시하는 리드 프레임 타입 MCM의 다른 예.
도 16c는 본 발명을 실시하는 리드 프레임 타입 MCM의 또 다른 예.
도 17은 복수 칩의 독립 단자 1 패키지화를 설명하는 도면.
도 18은 컨트롤러와 DRAM을 1 패키지화한 예를 도시하는 도면.
도 19는 DRAM과 플래시 메모리를 1 패키지화한 예를 도시하는 도면.
도 20은 플래시 메모리의 메모리 셀의 단면도의 예.
도 21은 테스트용 셀렉터를 내장한 반도체 디스크 장치의 블록 다이아그램.
도 22는 테스트용 셀렉터를 컨트롤러 칩에 내장한 반도체 디스크 장치의 블록 다이아그램.
도 23은 MCP이 확장 메모리용 확장 단자를 구비한 실시예.
도 24는 시스템 LSI에 본원 발명의 반도체 디스크 장치를 구성한 블록 다이아그램.
도 25는 확장 메모리의 적층형 패키지의 예.
<도면의 주요 부분에 대한 부호의 설명>
5: 접착제
6: 지지 리드
6B: 반도체 칩 지지 리드
8: 와이어
9: 수지 밀봉체
10: 반도체 패키지
11∼16: 외부 단자
20: 메모리 칩
30: 컨트롤러 칩
30X: 컨트롤러 칩의 주면
20X: 메모리 칩의 주면
100: 반도체 디스크 장치
150: 마더 보드
301: 메모리 버스
302: 제어 버스
303: 액세스 제어 신호

Claims (3)

  1. 표면에 배선층 및 이면에 상기 배선층과 전기적으로 접속된 실장용 외부 단자가 형성된 절연성 기판 또는 절연성 필름과,
    상기 절연성 기판 또는 절연성 필름과 제1 절연성 접착층을 통해 탑재된 반도체 메모리 칩과,
    상기 반도체 메모리 칩의 회로가 형성된 회로 형성면 위에 제2 절연성 접착층을 통해 탑재되고, 상기 반도체 메모리 칩을 제어가능한 컨트롤러 칩과,
    상기 절연성 기판 또는 절연성 필름, 상기 반도체 메모리 칩, 및 상기 컨트롤러 칩을 밀봉하는 수지를 갖고,
    또한, 상기 컨트롤러 칩에 설치되고, 상기 반도체 칩의 제어가 가능한 신호가 출력되는 제어 신호 출력 전극 패드와,
    상기 반도체 메모리 칩의 상기 회로 형성면 위에 설치되고, 상기 제어 신호 출력 전극 패드로부터의 신호에 의해 상기 반도체 메모리 칩의 제어가 가능하게 되는 제어 신호 입력 전극 패드와,
    상기 제어 신호 출력 전극 패드에 접속되는 상기 수지로부터 노출한 제어 신호 출력 외부 단자와,
    상기 제어 신호 입력 전극 패드에 접속되는 상기 수지로부터 노출한 제어 신호 입력 외부 단자를 갖고,
    상기 제어 신호 출력 외부 단자와 상기 제어 신호 입력 외부 단자가 접속됨 으로써, 상기 제어 신호 출력 전극 패드와 상기 제어 신호 입력 전극 패드가 전기적으로 접속 가능하게 되는 반도체 장치.
  2. 제1항에 있어서,
    상기 컨트롤러 칩의 사이즈는 상기 반도체 메모리 칩의 사이즈보다 작고,
    상기 컨트롤러 칩은, 상기 반도체 메모리 칩의 상기 제어 신호 입력 전극 패드가 노출하도록 상기 반도체 메모리 칩 위에 탑재되고,
    상기 제어 신호 출력 전극 패드와 상기 제어 신호 출력 외부 단자는 제1 와이어에 의해 접속되고,
    상기 제어 신호 입력 전극 패드와 상기 제어 신호 입력 외부 단자는 제2 와이어에 의해 접속되는 반도체 장치.
  3. 제3항에 있어서,
    상기 반도체 메모리 칩이 플래시 메모리 칩인 반도체 장치.
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