KR20070117986A - 반도체 장치, 그의 제조 방법 및 그의 실장 방법 - Google Patents

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KR20070117986A
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류지 노모토
히로히사 마츠키
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후지쯔 가부시끼가이샤
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Abstract

소위 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치 등, 다층 배선 구조를 구비하는 반도체 장치로서, 당해 다층 배선 구조부에서 내습성을 향상시키는 것이 가능한 구조를 구비한 반도체 장치, 그 실장 구조 및 그 제조 방법을 제공하는 것을 목적으로 한다.
복수 개의 기능 소자가 형성된 반도체 기판(21)과, 상기 반도체 기판(21) 상에 배열 설치되고, 상기 복수 개의 기능 소자를 상호 접속하는 배선층(31)과 층간 절연층(32)을 포함하는 다층 배선층(22)을 구비하는 반도체 장치는 상기 배선층(32)이 형성된 영역을 둘러싸서 상기 다층 배선층(22)을 관통하는 홈(30)이 배열 설치되고, 상기 홈(30)에 유기 절연물 재료(25)가 충전되어 이루어지는 것을 특징으로 한다.
기능 소자, 반도체 기판, 배선층, 홈, 유기 절연물 재료

Description

반도체 장치, 그의 제조 방법 및 그의 실장 방법{SEMICONDUCTOR DEVICE, MANUFACTURING METHOD OF THE SEMICONDUCTOR DEVICE, AND MOUNTING METHOD OF THE SEMICONDUCTOR DEVICE}
도 1은 종래의 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치의 제조 방법을 나타내는 단면도(그 1).
도 2는 종래의 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치의 제조 방법을 나타내는 단면도(그 2).
도 3은 종래의 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치의 제조 방법을 나타내는 단면도(그 3).
도 4는 본 발명에 의한 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치의 단면도.
도 5는 도 4에서 점선에 의해 둘러싸인 부위의 확대도.
도 6은 도 4에 나타낸 반도체 장치의 제 1 변형예에 관련된 반도체 장치의 단면도.
도 7은 도 4에 나타낸 반도체 장치의 제 2 변형예에 관련된 반도체 장치의 단면도.
도 8은 도 4에 나타낸 반도체 장치의 제 3 변형예에 관련된 반도체 장치의 단면도.
도 9는 도 4에 나타낸 반도체 장치의 제조 방법을 설명하기 위한 도면(그 1).
도 10은 도 4에 나타낸 반도체 장치 제조 방법을 설명하기 위한 도면(그 2).
도 11은 도 10의 (c)에 나타낸 상태에서의 당해 반도체 장치의 평면도.
도 12는 도 4에 나타낸 반도체 장치 제조 방법을 설명하기 위한 도면(그 3).
도 13은 도 4에 나타낸 반도체 장치의 기판에의 실장 형태를 나타내는 단면도.
도 14는 반도체 기판상에 유기 절연막을 구성하는 재료를 피복하는 공정의 제 1 예를 나타내는 단면도.
도 15는 반도체 기판상에 유기 절연막을 구성하는 재료를 피복하는 공정의 제 2 예를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 21 : 반도체 기판
2, 22 : 다층 배선층
3, 23, 201 : 전극 패드
4, 24 : 무기 절연막
5, 25 : 유기 절연막
6, 26 : 배선층
7, 27 : 금속 기둥
8, 28 : 밀봉 수지
9, 29 : 외부 접속용 돌기 전극
10 : 다이싱 블레이드
15, 100, 110, 120, 130 : 반도체 장치
30 : 홈
200 : 실장 기판
300 : 언더 필
본 발명은 반도체장치, 그 제조 방법 및 그 실장 방법에 관한 것으로, 특히 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치, 그 제조 방법 및 그 실장 방법에 관한 것이다.
종래, 반도체 장치의 패키징은 반도체 칩마다 행해지고 있었지만, 전자 기기의 소형화·경량화에 기여하는 고밀도 실장 패키지로서, 웨이퍼 레벨 칩 사이즈 패키지 기술이 제안되어 있다.
당해 웨이퍼 레벨 칩 사이즈 패키지에서는 반도체 웨이퍼 상태 그대로 어셈블리 프로세스를 실시하고, 복수의 칩을 일괄하여 수지 밀봉해서, 최후에 단일 패키지로 한다.
이러한 웨이퍼 레벨 칩 사이즈 패키지에서는 베어 칩(bare chip)과 거의 동 등 사이즈로 범프 피치를 미세화할 수 있고, 또한, 복수의 반도체 칩을 일괄해서 패키징하기 위해, 그 제조 공정, 재료를 간략화할 수 있는 이점이 있다.
이러한 종래의 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치의 제조 방법을 도 1 내지 도 3에 나타낸다. 또한, 여기에서는, 한 개의 반도체 기판에 다수 개 형성되는 반도체 소자(반도체 장치) 중 2개에 대해 예시하고 있다.
당해 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치의 제조 공정에서는, 소위 웨이퍼 프로세스가 적용되어서, 실리콘(Si) 판으로 이루어지는 반도체 기판(1)의 한쪽의 주면에, 트랜지스터 등의 능동 소자, 용량 소자 등의 수동 소자가 형성되고, 또한 당해 반도체 기판(1)의 한쪽의 주면 상에, 다층 배선층(2)이 형성된다(도 1의 (a)참조). 상기 능동 소자, 수동 소자는 당해 다층 배선층(2)을 통하여 상호 접속되어, 소망의 기능을 갖는 전자 회로를 형성한다.
도면상, 상세한 구성은 나타내지 않고 있지만, 당해 다층 배선층(2)은 알루미늄(Al) 또는 동(Cu)으로 이루어지는 배선이 층간 절연층을 통하여 복수층 적층 되어 구성된다. 당해 층간 절연막 재료로서는 유전율이 낮은 재료(소위 Low-K 재)가 이용되어, 배선 간에 형성되는 전기 용량을 저감시키고, 전기 신호의 전달의 고속화가 도모된다.
당해 다층 배선층(2) 상에는 알루미늄(Al)으로 이루어지는 외부 접속용 전극 패드(3)가 복수 개 배열 설치된다.
그리고, 당해 전극 패드(3)의 외부 가장자리부 및 다층 배선층(2) 상을 덮 고, 예를 들면 산화 실리콘(SiO2), 질화 실리콘(SiN) 등으로 이루어지는 무기 절연층(패시베이션층)(4)이 배열 설치된다.
이어서, 반도체 소자의 표면의 보호를 도모하기 위해, 상기 패시베이션층(4) 상 및 상기 전극 패드(3)의 상면으로서 패시베이션층(4)의 단부를 덮고, 예를 들면 폴리이미드 수지(Polyimide resin) 등의 유기 절연막(5)이 선택적으로 피복된다.
그리고, 노출하고 있는 전극 패드(3) 상으로부터 유기 절연막(5) 상으로 연장하고, 동(Cu)으로 이루어지는 배선층(6)이 선택적으로 배열 설치된다. 당해 배선층(6)의 연장부의 단부 근방에는 도금법 등에 의해, 동(Cu)으로 이루어지는 외부 접속용 금속 기둥(포스트)(7)이 배열 설치된다(도 1의 (b)참조).
이어서, 당해 금속 기둥(7)의 상단면보다 약간 아래의 위치까지 에폭시계 수지 등으로 이루어지는 밀봉용 수지(8)를 피복하고, 게다가 당해 밀봉용 수지(8)의 상단면으로부터 약간 돌출하고 있는 금속 기둥(7)의 상부에는, 외부 접속용 돌기 전극으로서 대략 구 형상의 솔더 범프(9)가 배열 설치된다(도 2의 (c)참조).
그 후, 예를 들면 다이싱 블레이드(10)를 이용해서 밀봉 수지(8), 다층 배선층(2) 및 반도체 기판(1)을 다이싱 처리하여, 개편화된 반도체 장치(15)를 얻는다(도 2의 (d)참조).
이에 따라, 다층 배선층(2)의 상면에 설치된 전극 패드(3)에 접속된 배선층(6)의 단부 근방에 금속 기둥(7)이 설치되고, 배선층(6)을 포함하는 유기 절연막(5) 상에 밀봉 수지(8)가 설치되며, 금속 기둥(7)의 상면이 밀봉용 수지(8)의 상 면으로부터 돌출해서, 당해 돌출해 있는 금속 기둥(7)의 상단면에 외부 접속용 솔더 범프(9)가 배열 설치된 반도체 장치(15)가 형성된다(도 3 참조).
한편, 반도체 장치에서의 내습성을 향상하기 위해, 반도체 기판에 형성된 활성 영역을 둘러싸서 당해 반도체 기판에 고리 형상의 홈을 형성하고, 당해 반도체 기판을 수지 밀봉할 때, 상기 홈 내에 밀봉용 수지를 매설해서 이루어지는 반도체 장치가 제안되어 있다(예를 들면, 특허문헌 1 참조).
[특허문헌 1] 일본국 특허 공개 공보 2000 - 277463호
이와 같이, 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치(15)의 제조 공정에서는, 상기 도면 2의 (d)에 나타내는 공정에서, 다이싱 블레이드(10)를 이용하여, 다층 배선층(2), 반도체 기판(1) 등을 절단해서, 개편화된 반도체 장치(15)를 형성하고 있다.
그러나, 이러한 다이싱 처리시, 저유전율 절연 재료로 이루어지는 층간 절연층을 포함하는 다층 배선층(2)이 파괴될 우려가 있다. 이를 위해, 당해 반도체 장치(15)에서는, 그 사용 환경 아래에서, 다층 배선층(2)부의 파괴가 더욱더 진행되어, 파괴 면으로부터 수분이 침입하고, 반도체 소자의 특성을 열화시켜서, 반도체 장치(15)의 신뢰성을 저하시킬 가능성이 있다.
이러한 문제에 대응하기 위해, 상기 특허문헌 1에 기재된 기술을, 당해 반도체 장치(15)에 적용하는 것도 생각할 수 있다.
당해 특허문헌 1에 기재되어 있는 기술에서는, 반도체 소자의 활성 영역을 둘러싸서 형성된 고리 형상의 홈에는 밀봉용의 수지가 충전되지만, 이러한 밀봉용 수지는 실리콘(Si) 등의 반도체 기판과의 밀착력이 충분하지 않다. 이 때문에, 반도체 기판에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역(회로 형성부)의 주위에서의 절연층에 홈을 형성하고, 당해 홈 내에 밀봉용 수지를 충전해도, 당해 밀봉용 수지는 외력에 의해 반도체 기판과의 계면으로부터 박리되기 쉽고, 상기의 문제를 해결할 수 없다.
본 발명은 상기의 문제점을 감안하여 이루어진 것으로서, 소위 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치 등, 다층 배선 구조를 구비하는 반도체 장치로서, 당해 다층 배선 구조부에서의 내습성을 향상시킬 수 있는 구조를 구비한 반도체 장치, 그 제조 방법 및 그 실장 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 관점에 의하면, 복수 개의 기능 소자가 형성된 반도체 기판과, 상기 반도체 기판상에 배열 설치되고, 상기 복수 개의 기능 소자를 상호 접속하는 배선층과 층간 절연층을 포함하는 다층 배선층을 구비하는 반도체 장치로서, 상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층을 관통하는 홈이 배열 설치되고, 상기 홈에 유기 절연물 재료가 충전되어 이루어지는 것을 특징으로 하는 반도체 장치가 제공된다. 상기 홈의 폭은 약 2 ㎛ 이상 약 50 ㎛ 이하 이어도 좋다. 또한, 상기 홈은 상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층에 복수 개 관통하여 형성되고, 상기 복수의 홈의 각각에 상기 유기 절연물 재료가 충전되어도 좋다.
본 발명의 다른 관점에 의하면, 복수 개의 기능 소자가 형성된 반도체 기판과, 상기 반도체 기판상에 배열 설치되고, 상기 복수 개의 기능 소자를 상호 접속하는 배선층과 층간 절연층을 포함하는 다층 배선층을 구비하고, 상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층을 관통하는 홈이 배열 설치되고, 상기 홈에 유기 절연물 재료가 충전되고, 상기 다층 배선층 상에 수지가 배열 설치되고, 상기 수지면에 외부 접속용 돌기 전극이 형성되어 있는 반도체 장치의 실장 방법으로서, 당해 반도체 장치를 회로 기판에 실장 할 때에, 상기 회로 기판과 상기 반도체 장치 사이를 충전하는 언더 필 수지를, 상기 반도체 장치의 측면에 표출하는 상기 다층 배선층까지 피복하는 것을 특징으로 하는 반도체 장치의 실장 방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판의 한쪽의 주면에 복수 개의 기능 소자를 형성하는 공정과, 상기 반도체 기판의 주면 상에 상기 복수 개의 기능 소자를 상호 접속하는 배선층과 층간 절연층으로 이루어지는 다층 배선층을 형성하는 공정과, 상기 다층 배선층에 상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층을 관통하는 홈을 형성하는 공정과, 상기 홈 내에 유기 절연물 재료를 충전하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다. 상기 홈을 레이저 조사에 의해 상기 다층 배선층에 관통 형성하여도 좋다.
본 발명에 의하면, 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치 등, 반도체 기판에 형성된 복수 개의 기능 소자를 상호 접속해서 전자 회로를 형성하는 다층 배선층을 구비한 반도체 장치에서, 특히 당해 다층 배선부의 내습성을 높일 수 있는 구조를 구비한 반도체 장치, 그 제조 방법 및 그 설치 방법이 제공된다.
이하, 본 발명의 실시 형태에 관하여 설명한다.
우선, 본 발명에 의한 반도체 장치의 구조에 대하여 설명하고, 이어서 당해 반도체 장치의 제조 방법에 관하여 설명한다.
1. 반도체 장치의 실시 형태
본 발명의 실시 형태에 관한 반도체 장치의 단면 구조를 도 4에 나타낸다. 도 5는 도 4에서 점선에 의해 둘러싸인 부분을 확대해서 나타낸다.
도 4를 참조하면, 본 발명의 실시에 관한 반도체 장치(100)는 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치로서, 다층 배선층을 갖는다.
즉, 당해 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치(100)에서는, 실리콘(Si)으로 이루어지는 반도체 기판(21)에 소위 웨이퍼 프로세스가 적용되고, 그 한쪽의 주면에 트랜지스터 등의 능동 소자 및 용량 소자 등의 수동 소자가 형성되고(도시 생략), 게다가 당해 반도체 기판(21)의 한쪽의 주면 상에, 산화 실리콘(SiO2)층(33)(도 5 참조) 등의 절연층을 통하여 다층 배선층(22)이 배열 설치되어 있다.
이러한 다층 배선층(22)은 도 5에 나타낸 바와 같이, 동(Cu) 등으로 이루어지는 배선(31)이 층간 절연층(32)을 통하여 복수층 적층되고 다층화되어서 형성되어 있다. 당해 배선(31)의 두께는 예를 들면, 약 0.5 ㎛ 정도로 설정되고, 층간 접속부를 통하여 상하의 배선층간이 적당하게 접속되어 있다.
한편, 층간 절연층(32)을 구성하는 재료로서는 예를 들면, SiOC 등의 유전율이 낮은 재료(소위 Low-K 재료)를 이용할 수 있어, 배선간 용량을 저감시키고, 전기 신호의 고속화가 도모된다.
반도체 기판(21)에 형성된 능동 소자, 수동 소자 등의 기능 소자는 당해 다층 배선층(22)을 통하여 상호 접속되고, 소망의 기능을 갖는 전자 회로가 형성된다.
당해 다층 배선층(22)의 상부에는 알루미늄(Al)으로 이루어지는 전극 패드(23)가 복수개 선택적으로 배열 설치되고, 다층 배선층(22)을 구성하는 배선(31)과 적당하게 접속되어 있다.
또한, 당해 다층 배선층(22) 상에는, 상기 전극 패드(23)의 중앙부를 표출하도록 선택적으로 개구를 갖고, 예를 들면 산화 실리콘(SiO2) 또는 질화 실리콘(SiN) 등의 무기 절연 재료로 이루어지는 패시베이션층(24)이 선택적으로 배열 설치되어 있다.
또한, 반도체 소자의 표면의 보호를 도모하기 위해, 상기 무기 절연층(24)의 상면 또는 전극 패드(23) 상에서의 무기 절연층(24)의 단면을 덮어서 유기 절연막(25)이 배열 설치되어 있다.
당해 유기 절연막(25)은 폴리이미드, 벤조시클로부텐(benzocyclobutene), 페놀 수지 및 폴리벤조사졸(polybenzoxazole) 등의 유기 절연성 재료로부터 선택되고, 또한 그 두께는 이후의 수지 밀봉 공정에서 손상을 받지 않도록, 약 2 ㎛ 이상 으로 설정된다.
본 발명에서의 특징적 구성으로서, 상기 다층 배선층(22)에서, 상기 기능 소자와 함께 전자 회로를 형성하는 배선 영역 이외의 영역, 즉 전극 패드(23)에 접속되는 배선(31)이 형성되어 있는 영역의 외측의 영역에, 당해 기능 소자와 함께 전자 회로를 형성하는 배선 영역을 둘러싸도록, 즉 이러한 배선 영역을 둘러싸서 연속하는 홈(30)이 배열 설치되어 있다.
당해 홈(30)은 상기 반도체 기판(21)과 다층 배선층(22) 사이에 배열 설치되어 있는 산화 실리콘층(33)을 관통하여, 당해 반도체 기판(21)의 상면에 도달하고 있다. 즉, 당해 홈(30)은 다층 배선층(22)을 형성하는 적층된 절연층을 관통하는 형태를 이루고 있다.
다층 배선층(22)에서, 당해 홈(30)은 배선(31)이 배치되지 않고, 즉 복수의 층간 절연층만이 적층된 영역에서 배열 설치된다.
그리고, 당해 홈(30) 내에는 상기 유기 절연막(25)을 구성하는 유기 절연물 재료가 충전되어 있다.
따라서, 당해 유기 절연막(25)은 다층 배선층(22)에서, 능동 소자, 수동 소자와 함께 전자 회로를 형성하는 배선 영역 상 및 배선 영역을 포함하는 다층 배선층(22)의 주위 측면부를 피복하고 있다.
한편, 다층 배선 구조에서는, 기능 소자와 함께 전자 회로를 형성하는 배선 영역의 주위, 전극 패드보다도 외측에 위치하고, 당해 배선층 재료 등으로 이루어지는 띠 형상의 패턴을 적층해서 형성되는 소위 내습 링(도시 생략)을 배열 설치하 는 것이 행해진다. 당해 내습 링은 다층 배선층의 형성 공정에서 동시에 형성된다.
본 발명에서의 홈(30)은 당해 내습 링의 외측, 즉 반도체 소자(반도체 칩)의 외부 가장자리부 측에 위치하여 배열 설치된다.
한편, 노출하고 있는 전극 패드(23) 표면으로부터 상기 유기 절연막(25) 상으로 연장하고, 동(Cu)으로 이루어지는 배선층(26)이 배열 설치되어 있다.
당해 배선층(26)의 단부 근방에는 예를 들면 선택 도금법에 의해, 동(Cu)으로 이루어지는 콘택트용의 금속 기둥(포스트)(27)이 배열 설치된다. 당해 금속 기둥(27)의 표면에는 그 표면보다 니켈(Ni)/금(Au) 또는 니켈(Ni)/팔라듐(Pd)/금(Au)으로 이루어지는 피복층이 배열 설치된다.
또한, 상기 유기 절연막(25)이 배열 설치되어 있지 않은 다층 배선층(22)의 노출 표면, 유기 절연막(25)의 표면, 배선층(26)의 표면 및 금속 기둥(27)의 측면은 당해 금속 기둥(27)의 상면보다 약간 아래의 위치까지의 높이(두께)를 갖는 밀봉용 수지(28)에 의해 피복되어 있다.
당해 밀봉용 수지(28)로서는 예를 들면, 폴리이미드, 벤조시클로부텐, 폴리벤조사졸, 페놀 수지, 비스말레이미드(bismaleimide) 수지 또는 에폭시 수지 등을 이용할 수 있다.
또한, 당해 밀봉용 수지(28)의 상면으로부터 약간 돌출하고 있는 복수의 금속 기둥(27)의 상단부에는 각각 대략 구 형상의 외부 접속용 돌기 전극(29)이 배열 설치되어 있다. 당해 외부 접속용 돌기 전극(29)은 주석(Sn)-은(Ag) 솔더 또는 동(Cu)을 포함하는 주석(Sn)-은(Ag) 솔더 등으로 구성된다.
이렇게, 본 실시예에서의 반도체 장치(100)에서는 다층 배선층(22)에서, 반도체 기판에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역을 둘러싸는 것과 같이, 즉 당해 배선 영역을 둘러싸고, 당해 다층 배선층(22)을 관통하는 홈(30)이 배열 설치·형성되어, 당해 홈(30) 내에 유기 절연막(25)을 구성하는 유기 절연물 재료가 충전·배열 설치되어 있다.
따라서, 당해 다층 배선층(22)에 대한 다이싱 처리시에, 패키지의 단면에서의 다층 배선층(22)에 크랙이 발생해도, 당해 홈(30) 내에 배열 설치된 유기 절연막(25)이 댐의 역할을 다하여, 당해 크랙의 신연(伸延)은 저지된다. 즉, 당해 다층 배선층(22)에서, 전자 회로를 형성하고 있는 배선 영역의 파괴를 방지할 수 있다.
또한, 당해 유기 절연막(25)은 밀봉용 수지(28)보다도 연한 재료인 것으로부터, 반도체 장치(100)의 환경 시험이나 실제의 사용 환경 아래에서, 열 응력 및/또는 외부로부터의 기계적 응력을 효과적으로 흡수·완화할 수 있고, 반도체 장치(100)의 신뢰성을 높일 수 있다.
또한, 당해 다층 배선층(22)에 홈(30)이 형성되고, 당해 홈(30) 내에 유기 절연막(25)을 구성하는 유기 절연물 재료가 충전됨으로써, 당해 유기 절연막(25)은 다층 배선층(22)에 대해 큰 접촉 면적을 가지고 접촉하고 있다.
이 결과, 상기 다층 배선층(22)과 밀봉용 수지(28)와의 계면으로부터 수분이 침입해도, 침입한 수분은 상기 홈(30)의 내벽을 따라 침입하게 되고, 그 경로(도 4의 화살표 참조)의 거리, 즉 연면(沿面) 경로의 길이는 길다.
따라서, 당해 반도체 장치(100)의 기능 소자부에의 수분의 침입은 효과적으 로 저지되어, 반도체 장치(100)는 높은 신뢰성을 갖는다.
상기 다층 배선층(22)에서의 홈(30)은 예를 들면, 레이저를 이용하여 형성할 수 있다. 레이저를 이용하여 형성할 때에는 당해 홈(30)의 폭은 약 2 ㎛ 정도로 설정된다. 당해 홈의 폭은 레이저의 출력에 따르지만, 최대 약 50 ㎛ 정도로 설정할 수 있다.
당해 도 4에 나타내는 실시예에서는 패키지의 단면의 근방으로서, 다층 배선층(22)에서의 상기 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역 이외의 영역에, 당해 전자 회로를 형성하는 배선 영역을 둘러싸도록 1개의 홈(30)이 배열 설치되고, 당해 홈(30) 중심에 유기 절연막(25)이 배열 설치되어 있다.
그러나, 본 발명은 이와 같은 구성에 한정되지 않고, 예를 들면, 도 6에 나타내는 구성으로 할 수 있다.
도 6은 상기 반도체 장치(100)의 제 1 변형예인 반도체 장치(110)를 나타낸다. 또한, 이하의 설명에서는, 도 4에 나타내는 구성에 대응하는 구성에는 동일한 번호를 부여하고, 그 설명을 생략한다.
당해 반도체 장치(110)에서는, 다층 배선층(22)에서, 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역 이외의 영역에, 당해 전자 회로를 형성하는 배선 영역을 둘러싸고, 복수 개의 홈(30)을 다중으로 형성하여, 당해 복수 개의 홈의 각각에 유기 절연막(25)을 배열 설치하고 있다.
즉, 당해 반도체 장치(110)에서는 다층 배선층(22)에서, 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역 이외의 영역에, 당해 회로 형성 영역을 둘러싸고, 3개의 홈(30-1 내지 30-3)이 배열 설치되어, 당해 홈(30-1 내지 30-3)의 각각에 유기 절연막(25)이 충전·배열 설치되어 있다.
따라서, 다이싱 처리시에, 패키지의 단면에서의 다층 배선층(22)의 면에 크랙이 발생해도, 다중으로 배열 설치된 홈(30-1 내지 30-3) 내에 배열 설치된 유기 절연막(25)이 크랙의 진행에 대해 댐의 역할을 다하여, 당해 크랙의 신연은 저지된다. 즉, 다층 배선층(22)에서의 전자 회로를 형성하는 배선 영역이 유효하도록 보호된다.
또한, 당해 홈(30-1 내지 30-3)에 배열 설치된 유기 절연막(25)은 열 응력 및 외부로부터의 기계적 응력을 흡수·완화한다.
이렇게, 본 변형예에서는 다층 배선층(22)에서, 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역 이외의 영역에, 3개의 홈(30-1 내지 30-3)이 다중으로 형성되고, 각각의 내부에 유기 절연막(25)을 구성하는 유기 절연물 재료가 배열 설치되어 있다.
따라서, 밀봉 수지(28)와 다층 배선층(22)과의 계면으로부터 수분이 침입했다고 해도, 당해 수분은 복수의 홈(30-1 내지 30-3)의 각각의 내벽을 순차적으로 경유해서 침입하게 되어, 그 경로(도 6의 화살표 참조)의 길이는 상기 반도체 장치(100)에 비해 더욱 길다. 즉, 이러한 구성에 의해, 반도체 장치는 더욱더 신뢰성의 향상을 도모할 수 있다.
한편, 상기 도 4 및 도 6에 나타내는 실시예에서는, 배선층(26)의 단부 근방 에 금속 기둥(27)이 배열 설치되고, 당해 금속 기둥(27)의 상면보다 약간 아래의 위치까지 밀봉용 수지(28)에 의해 피복되어, 이러한 밀봉용 수지(28)의 상면으로부터 약간 돌출하고 있는 각각의 금속 기둥(27)의 상부에, 대략 구 형상의 외부 접속용 돌기 전극(29)이 배열 설치되어 있다.
본 발명은 이러한 외부 접속 단자 구조에 한정되는 것은 아니고, 다른 외부 접속용 단자 구조를 갖는 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치에도 적용할 수 있다.
즉, 이러한 외부 접속 단자 구조로서, 예를 들면, 도 7 또는 도 8에 나타내는 구조로 할 수 있다.
여기에서, 도 7은 상기 반도체 장치(100)의 제 2 변형예로서 이러한 반도체 장치(120)를 나타내고, 또한, 도 8은 당해 반도체 장치(100)의 제 3 변형예로써 이러한 반도체 장치(130)를 나타낸다. 한편, 이하의 설명에서는 도 4 또는 도 6을 참조하여 설명한 부위에 대응하는 부위에는 동일한 부호를 부여하고, 그 설명을 생략한다.
도 7에 나타내는 반도체 장치(120)에서도, 다층 배선층(22)에서, 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역을 둘러싸도록, 즉 당해 배선 영역을 둘러싸고, 당해 다층 배선층(22)을 관통하는 홈(30)이 배열 설치·형성되어, 당해 홈(30) 내에 유기 절연막(25)을 구성하는 유기 절연물 재료가 충전·배열 설치되어 있다.
그리고, 배선층(26)의 단부 근방에는, 상기 반도체 장치(100)에서의 금속 기 둥(27)에 대신하여 솔더를 갖고 형성된 외부 접속용 돌기 전극(29)이 배열 설치되어 있다.
즉, 상기 유기 절연막(25)에 피복되지 않는 다층 배선층(22)의 상면, 당해 유기 절연층(25)의 표면, 배선층(26)의 노출 표면 및 외부 접속용 돌기 전극(29)의 측면이 밀봉용 수지(28)에 의해 피복되고, 일단(29a)이 상기 배선층(26)에 접촉하고 있는 외부 접속용 돌기 전극(29)의 대략 구 형상의 두부(29b)가 당해 밀봉용 수지(28) 표면으로부터 돌출하고 있다.
이러한, 실시 형태에서도, 상기 반도체 장치(100)와 동일한 효과를 얻을 수 있다.
물론, 상기 반도체 장치(110)와 동일하게, 본 실시 형태에서도 다층 배선층(22)의 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역 이외의 영역에, 당해 전자 회로를 형성하는 배선 영역을 둘러싸서 복수의 홈(관통공)을 다중으로 배열 설치해서, 당해 복수의 홈의 중심에 유기 절연물 재료를 충전·배열 설치 하여도 좋다.
또한, 도 8에 나타내는 반도체 장치(130)는 외부 접속 단자 구조가 소위 LGA(Land Grid Array) 구조로 이루어진 웨이퍼 레벨 칩 사이즈 패키지형 반도체 장치이다.
이러한, 반도체 장치(130)에서도, 다층 배선층(22)에서, 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역을 둘러싸도록, 즉 당해 배선 영역을 둘러싸고, 당해 다층 배선층(22)을 관통하는 홈(30)이 배열 설치·형 성되어, 당해 홈(30) 내에 유기 절연막(25)을 구성하는 유기 절연물 재료가 충전·배치되어 있다.
그리고, 배선층(26)의 단부 근방에는 밀봉용 수지(28)로부터 돌출하지 않은 높이를 갖는 외부 접속용 기둥 형상 전극(27)이 배열 설치되어 있다.
이러한, 실시 형태에서도, 상기 반도체 장치(100)와 동일한 효과를 얻을 수 있다.
물론, 본 실시 형태에서도, 상기 반도체 장치(110)와 동일한 다층 배선층(22)의 전자 회로를 형성하는 배선 영역 이외의 영역에, 당해 전자 회로를 형성하는 배선 영역을 둘러싸서 복수의 홈(관통공)을 다중으로 배열 설치하고, 당해 복수의 홈 중심에 유기 절연물 재료를 충전·배열 설치해도 좋다.
또한, 상기 반도체 장치(100) 내지 반도체 장치(130)는 프린트 배선 기판상에, 통상의 플립 칩 접속법(페이스 다운 접속법)에 의해 실장된다.
이때, 프린트 배선 기판과 당해 반도체 장치 사이에, 소위 언더 필 재를 충전·경화시켜서, 양자의 접속을 강고한 것으로 할 수 있다.
2. 반도체 장치의 제조 방법의 실시 형태
도 9 내지 도 15를 참조하여, 반도체 장치(100)의 제조 방법에 관하여 설명한다.
소위 웨이퍼 프로세스가 적용되어서, 한쪽의 주면에 능동 소자 및 수동 소자가 형성된 실리콘(Si) 반도체 기판(21)의, 당해 한쪽의 주면 상에, 당해 웨이퍼 프 로세스를 적용하고, 산화 실리콘(SiO2)층 등(도시 생략)을 통하여 다층 배선층(22)을 형성한다(도 9의 (a) 참조).
당해 다층 배선층(22)은 동(Cu) 등으로 이루어지는 배선(31)이 층간 절연층을 통하여 다층으로 형성된다. 당해 배선(31)의 두께는 예를 들면 약 0.5 ㎛가 된다. 또한, 층간 절연층 재료로서는, 유전율이 낮은 재료(소위 Low - K 재료)가 이용될 수 있다.
당해 다층 배선층(22) 상에는 알루미늄(Al)으로 이루어지는 전극 패드(23)가 복수개 선택적으로 배열 설치된다. 당해 전극 패드(23)는 다층 배선층(22)을 구성하는 복수의 배선(31)(도 5 참조)과 적당하게 접속되어 있다.
또한, 당해 다층 배선층(22) 상에는 상기 전극 패드(23)의 중앙부 및 스크라이브 예정 영역을 표출하도록 선택적으로 개구를 갖고, 예를 들면 산화 실리콘(SiO2) 또는 질화 실리콘(SiN) 등의 무기 절연 재료로 이루어지는 패시베이션층(24)이 배열 설치된다.
다음, 다층 배선층(22)의, 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역 이외의 영역, 즉 전극 패드(23)에 접속되는 배선(31)이 설치되어 있는 영역의 외측의 영역에, 당해 전자 회로를 형성하는 배선 영역을 둘러싸도록 홈(30)을 형성한다(도 9의 (b) 참조).
당해 홈(30)의 형성에서는 레이저 조사법을 이용한다. 이러한 레이저 조사에 의하면, 다이싱 등에 비해 다층 배선층(22)에 대하여 기계적 손상을 줄 가능성이 낮다. 레이저의 종류에 특별하게 한정되지 않고, 예를 들면 YAG 레이저를 이용할 수 있다.
다층 배선층(22)에서, 레이저 빛이 조사된 부위는 용융되고 제거되어, 홈(30)이 형성된다. 당해 홈(30)은 다층 배선층(22)을 관통하여 형성된다.
이때, 당해 홈(30)의 최소폭은 레이저 빛의 조사 치수법의 최소치에 의해 결정되어, 최소 약 2 ㎛ 정도로 설정되어 얻는다. 또한, 당해 홈(30)의 폭은 레이저 빛의 출력을 변경함으로써, 최대 약 50 ㎛ 정도로 설정할 수 있다.
당해 홈(30)은 반도체 기판(21)과 다층 배선층(22) 사이에 배열 설치되어 있는 산화 실리콘층(32)(도 5 참조)을 관통하여, 반도체 기판(21)의 상면에까지 도달해도 된다. 따라서, 당해 홈(30)의 깊이는 다층 배선층(22)의 두께에 의해 정해지고, 약 0.1 ㎛ 이상이 된다.
또한, 도 6에 나타내는 반도체 장치(110)와 같이, 다층 배선층(22)의, 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역 이외의 영역에, 당해 전자 회로를 형성하는 배선 영역을 둘러싸고, 복수 개의 홈(30-1 내지 30-3)을 다중으로 배열 설치하는 경우에는, 레이저 빛의 조사 위치를 가로 방향(반도체 기판의 표면과 병행한 방향)으로 적당하게 다르게 하여 레이저 빛을 조사한다.
한편, 당해 홈(30)의 형성 수단으로서는 상기 레이저 빛의 선택적 조사에 한하지 않고, 예를 들면 웨트 에칭(wet etching) 등의 화학적 수법을 적용할 수 있다.
이어서, 상기 패시베이션층(24)의 상면으로부터 전극 패드(23)의 상면으로서 당해 패시베이션층(24) 단부를 덮고, 유기 절연막(25)을 선택적으로 배열 설치한다(도 10의 (c) 참조).
당해 유기 절연막(25)을 피착·형성함에 있어서는, 패시베이션층(24) 상, 전극 패드(23) 상의 당해 패시베이션층(24) 단부 및 상기 홈(30) 내에 유기 절연 재료를 피복·충전하고, 소정의 경화 온도로서 열처리를 행하여 당해 유기 절연 재료를 경화시킨다.
당해 유기 절연 재료로서는, 예를 들면 벤조시클로부텐, 페놀 수지 또는 폴리벤조옥사졸 등을 이용할 수 있고, 이들 유기 절연 재료의 경우에는, 350 ℃ 이하의 온도로서 열 처리를 행하여, 경화시킨다. 한편, 유기 절연 재료로서 폴리이미드를 이용할 경우에는, 400 ℃ 이하의 온도로서 열 처리를 행하여, 경화시킨다.
도 11은 이러한 도 10의 (c)에 나타내는 공정이 이루어진 상태에서의 반도체 기판(21)의 평면을 나타낸다.
도 11에서는 당해 반도체 기판(21)에 다수 개 형성된 반도체 소자 중 4개를 나타내고 있다. 당해 4개의 반도체 소자는 후술하는 공정에 의해, 외주에 따른 다이싱 라인(DL)에 따라서 다이싱 처리되고, 개편화된다.
여기에서, 개개의 반도체 소자(21A)에서는, 다층 배선층(22)의 반도체 기판(21)에 형성된 기능 소자와 함께 전자 회로를 형성하는 배선 영역의 외측의 영역, 즉 전극 패드(23)에 접속되는 배선(31)(도 5 참조)이 배열 설치되어 있는 영역이며 또한 내습 링보다도 외측의 영역에, 당해 전자 회로를 형성하는 배선 영역을 둘러싸서 고리 형상으로 연속하는 홈(30)이 배열 설치되어 있다.
그리고, 당해 전자 회로를 형성하는 배선 영역을 포함하는 다층 배선층(22) 상 및 상기 홈(30) 내에 유기 절연 재료로 이루어지는 유기 절연막(25)이 피복되어 있다.
또한, 당해 도 11에서는 명시되어 있지 않지만 각 전극 패드(23)의 중앙부는 당해 유기 절연막(25)에 의해 피복되어 있지 않고, 당해 전극 패드(23)의 표면이 노출되어 있다(도 10의 (c) 참조).
상기 도면 10의 (c)에 나타내는 공정 후, 노출되어 있는 전극 패드(23) 표면으로부터 상기 유기 절연막(25) 상으로 연장하고, 동(Cu)으로 이루어지는 배선층(26)을 선택적으로 배열 설치한다. 당해 동(Cu) 배선층(26)은 주지의 도금법 또는 주지의 피막 형성법과 포토 프로세스를 적용해서 형성할 수 있다.
이어서, 당해 배선층(26)의 단부 근방에 선택 도금법 등에 의해 동(Cu)으로 이루어지는 금속 기둥(포스트)(27)을 배열 설치한다. 당해 금속 기둥(27)의 표면에는 당해 금속 기둥(27)의 표면 측에서 니켈(Ni)/금(Au) 또는 니켈(Ni)/팔라듐(Pd)/금(Au)으로 이루어지는 피복층(도시 생략)이 배열 설치된다(도 10의 (d) 참조).
이어서, 상기 유기 절연막(25)이 배열 설치되어 있지 않은 다층 배선층(22)의 노출 표면, 유기 절연막(25)의 노출 표면, 배선층(26)의 노출 표면 및 금속 기둥(27)의 측면을 덮어서, 당해 금속 기둥(27)의 상면보다 약간 아래의 위치까지의 높이(두께)를 갖는 밀봉용 수지(28)를 피복한다(도 12의 (e) 참조).
당해 밀봉용 수지(28)로서는 폴리이미드, 벤조시클로부텐, 폴리벤조옥사졸, 페놀 수지, 비스말레이미드 수지 또는 에폭시 수지를 적용할 수 있다. 또한, 당해 밀봉용 수지(28)의 피복 방법으로서는 소위 트랜스퍼 몰딩법(transfer molding method)을 적용할 수 있다. 또한, 소위 컴프레션 몰딩법(compression molding method)을 적용하는 것도 가능하다.
그리고, 당해 밀봉용 수지(28)의 상면으로부터 약간 돌출하고 있는 복수의 금속 기둥(27)의 상단부에 각각 대략 반구 형상의 외부 접속용 돌기 전극(29)을 배열 설치한다.
당해 외부 접속용 돌기 전극(29)은 주석(Sn) - 은(Ag) 솔더 또는 동(Cu)을 포함하는 주석(Sn) - 은(Ag) 솔더 등으로 구성되고, 소위 솔더 딥 법(solder dip method)에 의해 피착하고 가열함으로써 대략 구 형상의 돌기 전극으로 할 수 있다.
그 후, 다이싱 블레이드(10)를 적용해서, 상기 다이싱 라인(DL)(도 11 참조)에 따라, 반도체 기판(21)을 그 표면에 배열 설치된 밀봉 수지(28), 다층 배선층(22) 등과 함께 다이싱하여, 도 4에 나타내는 곳의 개편화된 반도체 장치(100)를 형성한다(도 12의 (f) 참조).
이러한 다이싱 처리시, 다층 배선층(22)에 손상·크랙을 발생시켜도, 당해 다층 배선층(22)의 표면 및 당해 다층 배선층(22)에 배열 설치된 홈(30) 내에 충전·피복된 유기 절연층(25)에 의해 손상·크랙의 신연(伸延)은 저지되고, 당해 다층 배선층(22) 내의 전자 회로를 형성하는 배선 영역은 보호된다.
또한, 유기 절연물(25)은 밀봉용 수지(28)보다도 부드러운 재료로 이루어지기 때문에, 반도체 장치(100)의 환경 시험 및/또는 실제의 사용 환경 아래에서 열 응력 및 외부로부터의 기계적 응력을 흡수·완화할 수 있어, 당해 반도체 장치(100)는 높은 신뢰성을 갖는다.
또한, 당해 다층 배선층(22)에 상기 홈(30)이 형성되어, 당해 홈(30) 내에 상기 유기 절연막(25)을 구성하는 유기 절연물 재료가 충전됨으로써, 당해 유기 절연막(25)과 다층 배선층(22)은 큰 접촉 면적을 갖고 접촉하고 있다.
이 때문에, 상기 다층 배선층(22)과 밀봉용 수지(28)와의 계면으로부터 수분이 침입해도, 침입한 수분은 상기 홈(30)의 내벽에 따라 침입하게 되어, 그 경로(도 4의 화살표 참조)의 거리, 즉 연면(沿面) 경로의 길이는 길다. 따라서, 당해 반도체 장치의 기능 소자부에의 수분의 침입은 효과적으로 저지되고, 이러한 점에서도 당해 반도체 장치(100)는 높은 신뢰성을 갖는다.
전술의 방법에 의해 제조된 반도체 장치(100)의 프린트 기판 등의 실장 기판에의 실장 형태를 도 13에 나타낸다.
이러한 실장 형태에서는 실장 기판(200)에 대해 당해 반도체 장치(100)는 플립 칩(페이스 다운) 방식으로 실장된다. 따라서, 당해 실장 기판(200) 상에 배열 설치된 전극 패드(201)에 대해 반도체 장치(100)의 외부 접속용 돌기 전극(29)이 접속되고, 당해 반도체 장치(100)와 실장 기판(200) 사이에는 소위 언더 필 재(underfill member)(300)가 충전된다.
이때, 당해 언더 필 재(300)는 반도체 장치(100)와 실장 기판(200) 사이에 국한되지 않고, 당해 반도체 장치(100)의 측면에서 반도체 기판(21)의 측면부에 접촉해서(당해 측면의 일부를 피복하여) 배열 설치된다. 이러한 피복 형태에 의해, 밀봉용 수지(28)를 통하여 다층 배선부(22)에 응력이 미치는 것을 저감·방지 할 수 있다.
또한, 상기 도 7에 나타내는 반도체 장치(110)의 제조에서는, 도 10의 (d)에 나타내는 공정에서, 전극 패드(23) 상으로부터 유기 절연층(25) 상으로 연장해서 배선층(26)을 배열 설치한 후에, 다층 배선층(22)의 표출부, 유기 절연층(25)의 표출 및 배선층(26)의 표출부를 덮어서 밀봉용 수지(28)를 피복한다.
다음에, 당해 밀봉용 수지(28)에 대해 마스크를 통하여 플라스마 처리 등, 선택적인 애싱(ashing) 처리를 실시하고, 상기 배선층(26)의 돌기 전극(29)의 배열 설치 개소(箇所)에 개구를 형성한다.
그리고, 당해 개구 내에 솔더 재료를 충전하여, 돌기 전극(29)의 기초부(29a)가 매설되고, 기초부(29a)로부터 연속하는 대략 구 형상의 두부(頭部)(29b)가 밀봉 수지(28)의 상면에 위치하도록 돌기 전극(29)을 형성한다.
그 후, 다이싱 공정을 행하여, 반도체 장치(110)를 형성한다.
또한, 상기 도 8에 나타내는 반도체 장치(120)의 제조에서는, 도 10의 (d)에 나타내는 공정에서, 밀봉용 수지(28)를 금속 기둥(27)의 상단면과 동일한 높이의 위치까지 충전한다.
그 후, 다이싱 처리를 행하여, 반도체 장치(120)를 형성한다.
여기에서, 도 14 및 도 15를 참조하여, 다층 배선층(22)이 형성된 반도체 기판(21) 상에 유기 절연 재료를 피복해서 유기 절연막(25)을 형성하는 공정을 설명한다.
도 14에 나타내는 예에서는 유기 절연막(25)을 구성하는 유기 절연 재료로서, 감광성 폴리이미드를 이용한다.
반도체 기판(21) 상에 배열 설치된 다층 배선층(22), 무기 절연층(24), 전극 패드(23) 및 유기 절연막 배열 설치용 홈(30) 상을 덮어서 감광성 폴리이미드(25A)를 도포·피복하고, 그 후 당해 감광성 폴리이미드층(25A)에 대해 마스크(50)를 통하여 자외선 등을 선택적으로 조사한다.
당해 마스크(50)에는 나중 공정에서 개편화되는 1개의 반도체 칩의 단부 및 전극 패드(23)의 대략 중앙에 상당하는 개소 이외의 영역에, 개구가 배열 설치되어 있다.
그리고, 당해 마스크(50)의 개구를 통하여 감광성 폴리이미드층(25A)에 선택적으로 자외선을 조사한다.(도 14의 (a) 참조)
그 후, 감광성 폴리이미드(25A)를 현상 처리하고, 자외선의 비조사 부분, 즉 개편화되는 반도체 칩의 단부 및 전극 패드(23)의 대략 중앙에 상당하는 개소에서의 감광성 폴리이미드가 제거된다.(도 14의 (b) 참조)
또한, 유기 절연막(25)을 구성하는 유기 절연 재료로서, 비감광성 폴리이미드를 이용하는 경우에는, 포토 레지스트층을 이용한 선택 에칭법에 의해, 당해 비감광성 폴리이미드를 패터닝(patterning) 한다.
즉, 반도체 기판 상에 배열 설치된 다층 배선층(22), 무기 절연층(24), 전극 패드(23) 및 유기 절연막 배열 설치용 홈(30) 상을 덮어서 배열 설치된 비감광성 폴리이미드층 상에 포지티브형 또는 네가티브형의 포토 레지스트층을 형성하고, 당 해 포토 레지스트층에 대해 마스크를 통하여 자외선을 조사한다.
그리고, 당해 포토 레지스트층을 현상해서 얻어진 패턴을 마스크로서, 비감광성 폴리이미드층을 선택 에칭하여, 원하는 패턴을 얻는다.
그 후, 당해 포토 레지스트층은 제거된다.
또한, 유기 절연막(25)을 구성하는 유기 절연 재료로서 액상의 재료를 이용하는 경우에는, 인쇄법을 적용할 수도 있다.
즉, 반도체 기판 상에 배열 설치된 다층 배선층(22), 무기 절연층(24), 전극 패드(23) 및 유기 절연막 배열 설치용 홈(30) 상을 덮어서 마스크(65)를 배치하고, 스퀴지(squeegee)(60)를 이용해서 액상의 유기 절연 재료(25B)를 인쇄 도포한다.(도 15 참조) 마스크(65)는 예를 들면 스테인리스(SUS) 재 등으로 형성된다.
당해 마스크(65)에는 개편화되는 반도체 칩의 단부 및 전극 패드(23)의 중앙부에 상당하는 개소 이외에서, 관통 구멍이 배열 설치되어 있다.
따라서, 상기 반도체 기판 상에 배열 설치된 피막의 당해 마스크(65)의 관통공에 대응하는 개소에, 액상의 유기 절연 재료(25B)가 인쇄 도포된다. 이러한 인쇄 도포 처리 후, 마스크(65)는 제거된다.
도 14, 도 15에 나타내는 공정 후, 당해 유기 절연 재료(25A, 25B)에 대해 열처리를 실시하여 경화시켜서, 상기 도 10의 (c)에 나타내는 상태로 한다.
이상, 본 발명의 실시 형태에 대해서 상세하게 설명했지만, 본 발명은 특정의 실시 형태에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에 있어서, 여러 변형 및 변경이 가능하다.
이상의 설명에 관하여, 더욱 이하의 항을 개시한다.
(부기 1) 복수 개의 기능 소자가 형성된 반도체 기판과,
상기 반도체 기판상에 배열 설치되어, 상기 복수 개의 기능 소자를 상호 접속하는 배선층과 층간 절연층을 포함하는 다층 배선층을 구비하는 반도체 장치로서,
상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층을 관통하는 홈이 배열 설치되고, 상기 홈에 유기 절연물 재료가 충전되어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 홈의 폭은 약 2 ㎛ 이상 약 50 ㎛ 이하인 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 홈의 상기 다층 배선층에서의 관통 길이는 약 O.1 ㎛ 이상인 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4) 상기 홈은 상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층에 복수 개 관통하여 형성되고, 상기 복수의 홈의 각각에 상기 유기 절연물 재료가 충전되어 이루어지는 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 반도체 장치.
(부기 5) 상기 유기 절연물 재료는 폴리이미드, 벤조시클로부텐, 페놀 수지 및 폴리벤조옥사졸로 구성되는 군(群)으로부터 선택되는 재료로 이루어지는 것을 특징으로 하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 상기 다층 배선층 상에 형성된 복수의 전극 패드를 개구해서, 상기 다층 배선층 상에 설치된 제 1 절연층과,
상기 전극 패드에 접속되어 상기 제 1 절연층 상에 설치된 제 2 배선층과,
상기 제 2 배선 상에 설치된 금속 기둥과,
상기 제 1 절연층 및 상기 제 2 배선층 상에 형성되어 상기 금속 기둥의 일단을 노출하는 수지를 구비하는 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 상기 금속 기둥의 상기 수지로부터 노출하는 일단에는 외부 접속용 돌기 전극이 형성되는 것을 특징으로 하는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치.
(부기 8) 상기 수지는 폴리이미드, 벤조시클로부텐, 폴리벤조옥사졸, 페놀 수지, 비스말레이미드 수지 또는 에폭시 수지로 구성되는 군으로부터 선택되는 재료로 이루어지는 것을 특징으로 하는 부기 6 또는 7에 기재된 반도체 장치.
(부기 9) 복수 개의 기능 소자가 형성된 반도체 기판과,
상기 반도체 기판 상에 배열 설치되어, 상기 복수 개의 기능 소자를 상호 접속하는 배선층과 층간 절연층을 포함하는 다층 배선층을 구비하고,
상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층을 관통하는 홈이 배열 설치되고, 상기 홈에 유기 절연물 재료가 충전되며,
상기 다층 배선층 상에 수지가 배열 설치되고, 상기 수지면에 외부 접속용 돌기 전극이 형성되어 있는 반도체 장치의 실장 방법으로서,
당해 반도체 장치를 회로 기판에 실장할 때에, 상기 회로 기판과 상기 반도 체 장치 사이를 충전하는 언더 필 수지를 상기 반도체 장치의 측면에 표출하는 상기 다층 배선층까지 피복하는 것을 특징으로 하는 반도체 장치의 실장 방법.
(부기 10) 반도체 기판의 한쪽의 주면(主面)에 복수 개의 기능 소자를 형성하는 공정과,
상기 반도체 기판의 주면 상에, 상기 복수 개의 기능 소자를 상호 접속하는 배선층과 층간 절연층으로 이루어지는 다층 배선층을 형성하는 공정과,
상기 다층 배선층에 상기 배선층이 형성된 영역을 둘러싸고, 상기 다층 배선층을 관통하는 홈을 형성하는 공정과,
상기 홈 내에 유기 절연물 재료를 충전하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 상기 홈을 레이저 조사에 의해 상기 다층 배선층에 관통 형성하는 것을 특징으로 하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 홈을 복수개 형성하고, 상기 복수의 홈의 각각에 상기 유기 절연물 재료를 충전하는 것을 특징으로 하는 부기 10 또는 11에 기재된 반도체 장치의 제조 방법.
(부기 13) 당해 유기 절연물 재료를 상기 홈에 충전하고,
약 400 ℃ 이하의 온도로서 열 처리를 행해서 당해 유기 절연막의 재료를 경화시킴으로써, 상기 홈에 상기 유기 절연막을 배열 설치하는 것을 특징으로 하는 부기 10 내지 12 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 유기 절연물 재료는 벤조시클로부텐, 페놀 수지 및 폴리벤조 옥사졸로 구성되는 군으로부터 선택되는 재료로서,
상기 열처리를 약 350 ℃ 이하의 온도로서 행하는 것을 특징으로 하는 부기 13에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 홈 및 상기 다층 배선층의 상방에 설치된 상기 유기 절연물 재료에 마스크를 통하여 광을 조사해서 현상 처리를 행하고, 소정의 개소에서의 상기 유기 절연물 재료를 제거한 후에, 상기 열처리를 행하는 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 유기 절연물 재료는 액상이고,
마스크를 통하여 상기 홈 및 상기 다층 배선층의 상방의 소정의 개소에 상기 유기 절연물 재료를 인쇄 도포한 후에, 상기 열처리를 행하는 것을 특징으로 하는 부기 13 또는 14에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 홈에 유기 절연막을 충전하고, 상기 다층 배선층의 상기 배선 영역의 상방을 상기 유기 절연막에 의해 피복한 후에,
상기 다층 배선 중에 설치된 배선에 접속된 전극 패드로서 상기 다층 배선층의 상면에 설치된 전극 패드에 배선층을 통하여 금속 기둥을 접속하고,
상기 금속 기둥의 상부를 제외하고 수지 밀봉을 하며,
상기 금속 기둥의 상부에 외부 접속용 돌기 전극을 형성하고,
상기 밀봉 수지, 상기 다층 배선층 및 상기 다층 배선층이 설치된 기판을 절단하는 것을 특징으로 하는 부기 13 내지 16에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 홈에 유기 절연물 재료를 충전하고, 상기 다층 배선층의 상 기 배선층 형성 영역의 상방을 상기 유기 절연막에 의해 피복한 후에,
상기 다층 배선 중에 설치된 배선층에 접속되어 상기 다층 배선층의 상면에 설치된 전극 패드에 제 2 배선층을 접속하여 수지 밀봉을 하고,
상기 밀봉 수지에 애싱에 의해 구멍을 형성하고, 당해 구멍에, 상부가 상기 밀봉 수지보다도 상방에 위치하도록 금속 기둥을 형성하며,
상기 밀봉 수지, 상기 다층 배선층 및 상기 다층 반도체 기판을 절단하는 것을 특징으로 하는 부기 10 내지 17에 기재된 반도체 장치의 제조 방법.
본 발명에 의하면, 웨이퍼 레벨 칩 사이즈 패키지형의 반도체 장치 등, 반도체 기판에 형성된 복수 개의 기능 소자를 상호 접속해서 전자 회로를 형성하는 다층 배선층을 구비한 반도체 장치에서, 특히 당해 다층 배선부의 내습성을 높일 수 있는 구조를 구비한 반도체 장치, 그 제조 방법 및 그 설치 방법이 제공된다.

Claims (10)

  1. 복수 개의 기능 소자가 형성된 반도체 기판과,
    상기 반도체 기판상에 배열 설치되고, 상기 복수 개의 기능 소자를 상호 접속하는 배선층과 층간 절연층을 포함하는 다층 배선층을 구비하는 반도체 장치로서,
    상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층을 관통하는 홈이 배열 설치되고,
    상기 홈에 유기 절연물 재료가 충전되어 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 홈의 폭은 약 2 ㎛ 이상 약 50 ㎛ 이하인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 홈은 상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층에 복수 개 관통하여 형성되고,
    상기 복수의 홈 각각에 상기 유기 절연물 재료가 충전되어 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 절연물 재료는 폴리이미드, 벤조시클로부텐(benzocyclobutene), 페놀 수지 및 폴리벤조옥사졸(polybenzoxazole)로 구성되는 군으로부터 선택되는 재료로 이루어지는 것을 특징으로 하는 반도체장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 다층 배선층상에 형성된 복수의 전극 패드를 개구하여, 상기 다층 배선층 상에 설치된 제 1 절연층과,
    상기 전극 패드에 접속되고, 상기 제 1 절연층 상에 설치된 제 2 배선층과,
    상기 제 2 배선 상에 설치된 금속 기둥과,
    상기 제 1 절연층 및 상기 제 2 배선층 상에 형성되어 상기 금속 기둥의 일단(一端)을 노출하는 수지를 구비하는 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서,
    상기 금속 기둥의 상기 수지로부터 노출하는 일단에는 외부 접속용 돌기 전극이 형성되어 있는 것을 특징으로 하는 반도체장치.
  7. 복수 개의 기능 소자가 형성된 반도체 기판과,
    상기 반도체 기판상에 배열 설치되고, 상기 복수 개의 기능 소자를 상호 접 속하는 배선층과 층간 절연층을 포함하는 다층 배선층을 구비하고,
    상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층을 관통하는 홈이 배열 설치되고, 상기 홈에 유기 절연물 재료가 충전되고,
    상기 다층 배선층 상에 수지가 배열 설치되고, 상기 수지면에 외부 접속용 돌기 전극이 형성되어 있는 반도체 장치의 실장 방법으로서,
    당해 반도체 장치를 회로 기판에 실장할 때, 상기 회로 기판과 상기 반도체 장치 사이를 충전하는 언더 필(underfill) 수지를, 상기 반도체 장치의 측면에 표출하는 상기 다층 배선층까지 피복하는 것을 특징으로 하는 반도체 장치의 실장 방법.
  8. 반도체 기판의 한쪽의 주면(主面)에 복수 개의 기능 소자를 형성하는 공정과,
    상기 반도체 기판의 주면 상에 상기 복수 개의 기능 소자를 상호 접속하는 배선층과 층간 절연층으로 이루어지는 다층 배선층을 형성하는 공정과,
    상기 다층 배선층에 상기 배선층이 형성된 영역을 둘러싸서 상기 다층 배선층을 관통하는 홈을 형성하는 공정과,
    상기 홈 내에 유기 절연물 재료를 충전하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 홈을 레이저 조사에 의해 상기 다층 배선층에 관통 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 홈을 복수개 형성하고, 상기 복수의 홈의 각각에 상기 유기 절연물 재료를 충전하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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