KR20070065221A - 고체 촬상 장치 - Google Patents

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KR20070065221A
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요시따까 에가와
신지 오사와
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가부시끼가이샤 도시바
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Abstract

고체 촬상 장치의 촬상 영역에는, 화소가 행 및 열의 2차원적으로 배치되고, 이들 화소가 복수의 수직 블록으로 분할되어 있다. 각 화소열에는 수직 신호선이 접속된다. 화소로부터 판독된 전압은, A/D 변환되어서 유지 회로에 유지된다. 수직 블록 선택 회로는, 수평 동기 펄스에 응답해서 수직 블록의 선택 신호를 출력한다. 블록 내 라인 선택 회로는, 상기 선택 신호와 선택하는 라인의 수를 설정하기 위한 신호에 따라 1 블록 내에서 1 화소행을 선택, 혹은 1 블록 내에서 복수 화소행을 동시에 선택한다. 펄스 셀렉터 회로는, 블록 내 라인 선택 회로에서 선택된 화소행에, 화소 구동 펄스 신호를 공급한다.
수직 블록 선택 회로, 블록 내 라인 선택 회로, 펄스 셀렉터 회로, 래치 회로, 라인 메모리, 수평 시프트 레지스터 회로

Description

고체 촬상 장치{SOLID STATE IMAGE PICKUP DEVICE}
도 1은 본 발명의 제1 실시예에 따른 고체 촬상 장치에 대해서 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 구성예를 도시하는 회로도.
도 2는 도 1에 도시한 회로에서의 블록 내 라인 선택 회로와 펄스 셀렉터 회로의 구성예를 도시하는 회로도.
도 3은 도 1에 도시한 회로에서의 표준의 센서 동작 타이밍을 도시하는 타이밍차트.
도 4는 도 1에 도시한 회로에서의 화소수 삭감시의 동작 타이밍을 도시하는 타이밍차트.
도 5는 본 발명의 제2 실시예에 따른 고체 촬상 장치에 대해서 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 구성예를 도시하는 회로도.
도 6은 본 발명의 제3 실시예에 따른 고체 촬상 장치에 대해서 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 구성예를 도시하는 회로도.
도 7은 본 발명의 제4 실시예에 따른 고체 촬상 장치에 대해서 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 구성예를 도시하는 회로도.
도 8은 본 발명의 변형예에 대해서 설명하기 위한 것으로, 가변 부하 회로의 다른 구성예를 도시하는 회로도.
[도면의 주요 부분에 대한 부호의 설명]
11: 촬상 영역
13: 아날로그/디지털 변환기
14: 래치 회로
15: 라인 메모리
16: 수평 시프트 레지스터 회로
17: 회로부
18: 수직 블록 선택 회로
19: 블록 내 라인 선택 회로
20: 펄스 셀렉터 회로
21: 바이어스 회로
[특허 문헌 1] 일본등록특허 제3361005호
[특허 문헌 2] 일본공개특허 평09-247535호 공보
[관련 출원]
본 출원은 일본특허출원 제2005-365051호(2005년 12월 19일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, CMOS 이미지 센서 등의 고체 촬상 장치에 관한 것으로, 예를 들면 이미지 센서를 갖는 휴대 전화나 디지탈 카메라, 비디오 카메라에 적용되는 것이다.
이미지 센서를 갖는 휴대 전화나 디지탈 카메라, 비디오 카메라 등에는 CMOS 이미지 센서가 이용되고 있다. 이러한 종류의 CMOS 이미지 센서에서는, 판독한 신호 전하의 아날로그/디지털 변환시에, 저노이즈화 처리 동작(CDS: Correlated Double Sampling 동작이라 불린다)이 행해지고 있다. 또한, 고정밀도의 AD 변환을 행하기 위해 AD 컨버터를 2단 구성으로 하고 있다. 그리고, 수직 라인 선택 회로에는, 일반적으로 시프트 레지스터 회로 혹은 디코더 회로가 이용된다(예를 들면 특허문헌 1 참조).
그런데, 상기와 같은 CMOS 이미지 센서에서는, 동일 색을 평균화하기 위해 수직 방향으로 배치된 화소의 2 라인을 읽고 2 라인을 건너뛰는 씨닝 동작을 하고 있다. 그러나, 이와 같은 씨닝 동작을 행하면, 베이어 배열의 컬러 센서에서는 휘도 신호를 생성하기 위한 G 신호(Gr 신호와 Gb 신호)의 샘플링 점이 불연속으로 되기 때문에 의사 신호에 의해 화질이 열화한다.
이 의사 신호에 의한 화질의 열화 대책으로서, 특허문헌 2에 컨덴서를 사용해서 수직 신호를 평균화하는 기술이 제안되어 있다. 그러나, 컨덴서의 추가에 의해 패턴 점유 면적이 커지거나, 각 컨덴서에 대응해서 설치되는 버퍼 회로에 의해 소비 전력이 증가하거나 한다.
이 때문에, 패턴 점유 면적의 증대나 소비 전력의 증가를 초래하지 않고, 의사 신호에 의한 화질의 열화를 방지할 수 있는 고체 촬상 장치가 기대되고 있다.
본 발명의 일 양태에 따른 고체 촬상 장치는, 반도체 기판 위에, 화소가 행 및 열의 2차원적으로 배치된 촬상 영역, 상기 화소는, 광 신호를 신호 전하로 변환해서 상기 신호 전하를 축적하도록 구성된 광전 변환 회로, 상기 광전 변환 회로에 축적된 전하를 검출부로 판독하도록 구성된 판독 회로, 상기 검출부의 전하량에 대응하는 전압을 증폭해서 출력하도록 구성된 증폭 회로, 및 상기 검출부의 전하를 리세트하도록 구성된 리세트 회로를 구비하고, 상기 촬상 영역에서의 각 화소열에 각각 접속된 수직 신호선, 상기 수직 신호선에 접속되고, 복수 화소행이 동시에 선택되었을 때에 상기 수직 신호선에 흐르는 전류를 증가시키도록 구성된 가변 부하 회로, 및 선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 유지하도록 구성된 축적 회로를 구비한다.
본 발명의 다른 일 양태에 따른 고체 촬상 장치는, 반도체 기판 위에, 화소가 행 및 열의 2차원적으로 배치된 촬상 영역, 상기 화소는, 광 신호를 신호 전하로 변환해서 상기 신호 전하를 축적하도록 구성된 광전 변환 회로, 상기 광전 변환 회로에 축적된 전하를 검출부로 판독하도록 구성된 판독 회로, 상기 검출부의 전하량에 대응하는 전압을 증폭해서 출력하도록 구성된 증폭 회로, 및 상기 검출부의 전하를 리세트하도록 구성된 리세트 회로를 구비하고, 상기 촬상 영역에서의 각 화소열에 각각 접속된 수직 신호선, 선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 유지하도록 구성된 축적 회로, 및 상기 촬상 영역과 상기 축적 회로 사이에 설치되고, 복수의 수직 신호선을 상기 축적 회로의 입력단에 접속하고, 복수의 화소로부터 판독한 데이터를 가산하도록 구성된 스위치 가산 회로를 구비한다.
본 발명의 또 다른 일 양태에 따른 고체 촬상 장치는, 반도체 기판 위에, 화소가 행 및 열의 2차원적으로 배치된 촬상 영역, 상기 화소는, 광 신호를 신호 전하로 변환해서 상기 신호 전하를 축적하도록 구성된 광전 변환 회로, 상기 광전 변환 회로에 축적된 전하를 검출부로 판독하도록 구성된 판독 회로, 상기 검출부의 전하량에 대응하는 전압을 증폭해서 출력하도록 구성된 증폭 회로, 및 상기 검출부의 전하를 리세트하도록 구성된 리세트 회로를 구비하고, 상기 촬상 영역에서의 각 화소열에 각각 접속된 수직 신호선, 선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 아날로그/디지털 변환하도록 구성된 아날로그/디지털 변환 회로, 상기 아날로그/디지털 변환 회로에서 얻은 디지털 데이터를 유지하도록 구성된 유지 회로, 및 상기 촬상 영역과 상기 아날로그/디지털 변환 회로 사이에 설치되고, 복수의 수직 신호선을 상기 아날로그/디지털 변환 회로의 입력단에 접속해서 복수의 화소로부터 판독한 데이터를 가산하도록 구성된 스위치 가산 회로, 상기 스위치 가산 회로는, 전류 통로가 상기 수직 신호선과 상기 아날로그/디지털 변환 회로의 입력단 사이에 각각 접속된 제1 합성용 스위치, 및 전류 통로가 상기 수직 신호선과 상기 제1 합성용 스위치와는 서로 다른 상기 아날로그/디지털 변환 회로의 입력단 사이에 각각 접속된 제2 합성용 스위치를 포함하고, 상기 제2 합성용 스위치를 온시켰을 때에, 상기 제2 합성용 스위치가 접속된 상기 아날로그/디지털 변환 회로의 일부의 동작을 정지시킨다.
[제1 실시예]
도 1은, 본 발명의 제1 실시예에 따른 고체 촬상 장치에 대해서 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 구성예를 도시하는 회로도이다. 촬상 영역(11)에는 화소로서의 단위 셀(12-11, 12-12, …, 12-mn)이 m 행 및 n 열의 2차원적으로 배치되어 있다. 도 1에서는 촬상 영역(11)에서의 4 행 및 4 열을 추출하여 상세히 도시하고 있다. 상기 촬상 영역(11)은 수직 방향으로 복수의 블록으로 분할되어 있다. 이 촬상 영역(11)에서의 각 단위 셀 열에는 각각, 수직 신호선 VLIN1, VLIN2, VLIN3, …이 접속되어 있다.
상기 촬상 영역(11)의 일단(상부)에는, 소스 팔로워 회로용의 부하 트랜지스터 TLM1, TLM2, TLM3, …이 수평 방향으로 배치되어 있다. 이들 부하 트랜지스터 TLM1, TLM2, TLM3, …의 전류 통로는, 상기 수직 신호선 VLIN1, VLIN2, VLIN3, …의 일단과 접지점 사이에 각각 접속되어 있다. 상기 부하 트랜지스터 TLM1, TLM2, TLM3, …의 게이트에는, 바이어스 회로(21)로부터 바이어스 전압 VTL이 인가된다. 상기 부하 트랜지스터 TLM1, TLM2, TLM3, …과 바이어스 회로(21)는 가변 부하 회로로서 기능한다.
상기 바이어스 회로(21)는, 저항 R1∼R3과 절환 스위치 SW1을 포함해서 구성되어 있다. 상기 저항 R1∼R3은, 전원 VDD와 접지점 사이에 직렬 접속된다. 상기절환 스위치 SW1은, 신호 PMONI에 응답해서 저항 R1, R2의 접속 노드가 높은 전 압(H) 또는 저항 R2, R3의 접속 노드가 낮은 전압(L)을 바이어스 전압 VTL로서 선택한다. 이에 의해, 부하 트랜지스터 TLM1, TLM2, TLM3, …의 온 저항(도통 저항)이 변화되어, 수직 신호선 VLIN1, VLIN2, VLIN3, …을 흐르는 전류량을 변화시킬 수 있다.
통상 동작 시에는, 절환 스위치 SW1에서 저항 R2, R3의 접속 노드가 낮은 전압(L)을 선택해서 각 부하 트랜지스터 TLM1, TLM2, TLM3, …의 게이트에 바이어스 전압 VTL로서 공급한다. 이 결과, 부하 트랜지스터 TLM1, TLM2, TLM3, …의 도통 저항은 높아지고, 수직 신호선 VLIN1, VLIN2, VLIN3, …을 흐르는 전류량은 적어진다.
한편, 복수 화소행이 동시에 선택되었을 때에는, 상기 절환 스위치 SW1에서 저항 R1, R2의 접속 노드가 높은 전압(H)을 선택해서 각 부하 트랜지스터 TLM1, TLM2, TLM3, …의 게이트에 바이어스 전압 VTL로서 공급한다. 따라서, 부하 트랜지스터 TLM1, TLM2, TLM3, …의 도통 저항은 낮아지고, 수직 신호선 VLIN1, VLIN2, VLIN3, …을 흐르는 전류량이 증가한다.
상기 수직 신호선 VLIN1, VLIN2, VLIN3, …의 타단(하부)에는, 컬럼형 노이즈 캔슬 회로와 아날로그/디지털 변환기(CDS & ADC)(13), 아날로그/디지털 변환한 신호를 래치하는 래치 회로(14), 래치한 신호를 기억하기 위한 라인 메모리(1O Bit)(15), 및 이 라인 메모리(15)의 신호를 판독하기 위한 수평 시프트 레지스터 회로(16)가 접속되어 있다. 상기 래치 회로(14), 라인 메모리(15) 및 수평 시프트 레지스터 회로(16) 등으로 구성되는 회로부(17)는, CDS & ADC(13)에서 얻은 디지털 데이터를 유지하는 유지 회로로서 기능한다. 또한, 이 회로부(17)와 CDS & ADC(13)는, 선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 유지하는 축적 회로로서 기능한다.
상기 촬상 영역(11)에 인접하여, 수직 블록 선택 회로(18), 블록 내 라인 선택 회로(19) 및 펄스 셀렉터 회로(20)가 설치되어 있다. 그리고, 펄스 셀렉터 회로(20)로부터 펄스 신호 ADRES1, ADRES2, …, 펄스 신호 RESET1, RESET2, … 및 펄스 신호 READ1, READ2, …가 단위 셀의 행마다 각각 공급된다.
즉, 수직 블록 선택 회로(18)로부터 출력되는 블록 선택 신호 Vblock1, Vblock2에 의해 촬상 영역(11) 내의 블록이 선택된다. 이 수직 블록 선택 회로(18)는, 시프트 레지스터 회로 또는 디코더 회로로 형성되어 있다. 상기 수직 블록 선택 회로(18)에서 선택된 블록 중 단위 셀 행(화소행)은, 신호 BLine1∼BLine4에 기초하여 블록 내 라인 선택 회로(19)에서 선택된다. 이 블록 내 라인 선택 회로(19)는, 복수의 논리곱 회로를 이용하여 구성할 수 있다. 블록 내 라인 선택 회로(19)에서는, 펄스 신호 BLine1∼BLine4의 하이 레벨의 조합에 의해, 평균화의 유무나 평균화의 라인수가 선택된다. 그리고, 펄스 셀렉터 회로(20)에 의해, 상기 블록 내 라인 선택 회로(19)의 출력 신호와 화소 구동 펄스 신호 RESET, READ, ADRES에 기초하여 신호 RESET1, READ1, ADRES1, 신호 RESET2, READ2, ADRES2, 신호 RESET3, READ3, ADRES3, …가 생성되고, 이들 신호에 의해 단위 셀 행이 선택된다.
이와 같이, 수직(행) 화소 구동 펄스 발생 회로를 수직 블록 선택 회로(18), 블록 내 라인 선택 회로(19) 및 펄스 셀렉터 회로(20)의 3개로 분리함으로써, 간단히 수직 평균화의 선택을 할 수 있다.
각각의 단위 셀(12-11, 12-12, …)은, 4개의 트랜지스터(행 선택 트랜지스터 Ta, 증폭 회로로서의 증폭 트랜지스터 Tb, 리세트 회로로서의 리세트 트랜지스터 Tc, 판독 회로로서의 판독 트랜지스터 Td)와 포토다이오드(광전 변환 회로) PD로 구성되어 있다. 단위 셀(12-11)을 예로 들면, 상기 트랜지스터 Ta, Tb의 전류 통로는, 전원 VDD와 수직 신호선 VLIN1 사이에 직렬 접속된다. 상기 트랜지스터 Ta의 게이트에는 펄스 신호 ADRES1이 공급된다. 상기 트랜지스터 Tc의 전류 통로는, 전원 VDD와 트랜지스터 Tb의 게이트(검출부 FD) 사이에 접속되고, 그 게이트에 펄스 신호 RESET1이 공급된다. 또한, 상기 트랜지스터 Td의 전류 통로의 일단은 상기 검출부 FD에 접속되고, 그 게이트에 펄스 신호(판독 펄스) READ1이 공급된다. 그리고, 상기 트랜지스터 Td의 전류 통로의 타단에 포토다이오드 PD의 캐소드가 접속되고, 이 포토다이오드 PD의 애노드는 접지되어 있다.
상기 CDS & ADC(13) 중에는, 노이즈 캔슬러용의 컨덴서(용량) C11, C12, C13, …과 C21, C22, C23, …이 배치됨과 함께, 수직 신호선 VLIN1, VLIN2, VLIN3, …의 신호를 전달하기 위한 트랜지스터 TS11, TS12, TS13, …, AD 변환용의 기준 파형을 입력하기 위한 트랜지스터 TS21, TS22, TS23, …, 및 2단의 컴퍼레이터 회로 COMP11, COMP12, COMP13, …과 COMP21, COMP22, COMP23, …이 배치되어 있다.
상기 트랜지스터 TS11, TS12, TS13, …의 전류 통로의 일단은 수직 신호선VLIN1, VLIN2, VLIN3, …에 각각 접속되고, 게이트에는 도시하지 않은 타이밍 제너 레이터로부터 출력되는 펄스 신호 S1이 공급된다. 상기 트랜지스터 TS11, TS12, TS13, …의 전류 통로의 타단에는 각각, 캐패시터 C11, C12, C13, …과 C21, C22, C23, …의 한 쪽의 전극이 접속된다. 상기 캐패시터 C11, C12, C13, …의 다른 쪽의 전극에는, 아날로그/디지털 변환기(ADC)의 비교용의 기준 전압 VREF(삼각파)가 증폭 회로 AMP로부터 공급된다. 상기 캐패시터 C21, C22, C23, …의 다른 쪽의 전극은 각각, 컴퍼레이터 회로 COMP11, COMP12, COMP13, …의 입력단에 접속된다.
상기 각 컴퍼레이터 회로 COMP11, COMP12, COMP13, …은, 인버터 INV11, INV12, INV13, …과, 이들 인버터 INV11, INV12, INV13, …의 입력단과 출력단 사이에 전류 통로가 각각 접속된 트랜지스터 TS21, TS22, TS23, …으로 구성되어 있다. 또한, 상기 각 컴퍼레이터 회로 COMP21, COMP22, COMP23, …은, 인버터 INV21, lNV22, INV23, …과, 이들 인버터 INV21, INV22, INV23, …의 입력단과 출력단 사이에 전류 통로가 접속된 트랜지스터 TS31, TS32, TS33, …으로 구성되어 있다. 상기 컴퍼레이터 회로 COMP11, COMP12, COMP13, …과 COMP21, COMP22, COMP23, … 사이에는, 캐패시터 C31, C32, C33, …이 접속된다. 상기 트랜지스터 TS21, TS22, TS23, …의 게이트에는 펄스 신호 S2, 상기 트랜지스터 TS31, TS32, TS33, …의 게이트에는 펄스 신호 S3이 각각 공급된다.
상기 컴퍼레이터 회로 COMP21, COMP22, COMP23, …으로부터 출력되는 디지털 신호는 래치 회로(14)에서 래치된다. 이 래치 회로(14)에는, 래치한 신호를 판독하기 위한 라인 메모리(15)와 수평 시프트 레지스터 회로(16)가 접속되어 있다. 그리고, 라인 메모리(15)로부터 10 비트의 디지털 신호가 출력된다.
도 2는, 상기 도 1에 도시한 회로에서의 블록 내 라인 선택 회로(19)와 펄스 셀렉터 회로(20)의 구성예를 도시하는 회로도로서, 수직 2 라인의 평균화를 행하기 위한 논리 구성을 도시하고 있다. 본 예에서는, 블록 내 라인 선택 회로(19), 펄스 셀렉터 회로(20) 모두 논리곱 회로에서 실현하고 있다. 블록 내 라인 선택 회로(19)는, 앤드 게이트(30-1∼30-4)를 구비하고 있다. 이들 앤드 게이트(30-1∼30-4)의 한 쪽의 입력단에는 수직 블록 선택 회로(18)로부터 출력된 신호 Vblock1이 공급되고, 다른 쪽의 입력단에는 신호 BLine1∼BLine4가 각각 공급된다. 그리고, 이들 앤드 게이트(30-1∼30-4)의 출력 신호가 펄스 셀렉터 회로(20)에 공급된다.
이 블록 내 라인 선택 회로(19)는, 수직 블록 선택 회로(18)로부터 출력되는 수직 블록의 선택 신호 Vblock1과, 선택하는 라인의 수를 설정하기 위한 신호 BLine1∼BLine4에 기초하여 1 수직 블록 내에서 1 화소행을 선택, 혹은 1 수직 블록 내에서 복수 화소행을 동시에 선택한다. 도 2에 도시하는 예에서는, 신호 BLine1∼BLine4의 레벨의 조합에 따라서, 선택 신호 Vblock1에서 선택된 블록의 1 라인 혹은 2 라인을 동시에 선택할 수 있게 되어 있다.
상기 펄스 셀렉터 회로(20)는, 앤드 게이트(31-1∼31-4), 앤드 게이트(32-1∼32-4) 및 앤드 게이트(33-1∼33-4)를 포함해서 구성된다. 상기 각 앤드 게이트(31-1, 32-1, 33-1)의 한 쪽의 입력단에는 앤드 게이트(30-1)의 출력 신호가 공급되고, 다른 쪽의 입력단에는 화소 구동 펄스 신호 ADRES, RESET, READ가 입력되어, 펄스 신호 ADRES1, RESET1, READ1을 출력한다. 또한, 상기 각 앤드 게이 트(31-2, 32-2, 33-2)의 한 쪽의 입력단에는 앤드 게이트(30-2)의 출력 신호가 공급되고, 다른 쪽의 입력단에는 화소 구동 펄스 신호 ADRES, RESET, READ가 입력되어, 펄스 신호 ADRES2, RESET2, READ2를 출력한다. 또한, 상기 각 앤드 게이트(31-3, 32-3, 33-3)의 한 쪽의 입력단에는 앤드 게이트(30-3)의 출력 신호가 공급되고, 다른 쪽의 입력단에는 화소 구동 펄스 신호 ADRES, RESET, READ가 입력되어, 펄스 신호ADRES3, RESET3, READ3을 출력한다. 또한, 상기 각 앤드 게이트(31-4, 32-4, 33-4)의 한 쪽의 입력단에는 앤드 게이트(30-4)의 출력 신호가 공급되고, 다른 쪽의 입력단에는 화소 구동 펄스 신호 ADRES, RESET, READ가 입력되어, 펄스 신호 ADRES4, RESET4, READ4를 출력하게 되어 있다.
도 3은, 상기 도 1 및 도 2에 도시한 회로에서의 표준의 센서 동작 타이밍을 도시하는 타이밍차트이다. 수직 블록 선택 회로(18)의 출력 신호 Vblock1과 Vblock2는, 수평 동기 펄스 HP(1 수평 기간이 H)에 응답해서 4H의 주기로 순차적으로 하이 레벨로 된다. 블록 내 라인 선택 회로(19)에는, 상기 수평 동기 펄스 HP에 동기해서 신호 BLine1, BLine2, BLine3, BLine4가 공급된다. 이들 신호 BLine1, BLine2, BLine3, BLine4는, 1H의 주기로 순차적으로 하이 레벨로 되는 기간이 반복된다.
상기 펄스 셀렉터 회로(20)에는 화소 구동 펄스 신호 RESET, READ, ADRES가 입력되고 있어, 상기 블록 내 라인 선택 회로(19)의 출력 신호와의 논리곱(펄스 신호 RESET1, RESET2, RESET3, …, READ1, READ2, READ3, …, ADRES1, ADRES2, ADRES3, …)이 상기 촬상 영역(11)의 단위 셀 행(화소행)에 공급된다. 여기에서, 우선 펄스 셀렉터 회로(20)로부터 출력되는 수직 라인 1의 펄스 신호 ADRES1, RESET1, READ1이 하이 레벨로 된다. 펄스 신호 ADRES1이 하이 레벨로 됨으로써 증폭용 트랜지스터 Tb와 부하용 트랜지스터 TLM1로 이루어지는 소스 팔로워 회로가 동작한다. 포토다이오드 PD에서 광전 변환한 신호 전하를 일정 기간 축적하고, 판독하기 전에 검출부 FD의 암전류 등의 노이즈 신호를 제거하기 위해서 펄스 신호RESET1을 하이 레벨로 설정하고, 검출부 FD를 전원 전압 VDD(=2.8V)로 세트한다. 다음으로, 펄스 신호 RESET1이 로우 레벨로 되었을 때, 수직 신호선 VLIN1에는 기준으로 되는 검출부 FD에 신호가 없는 상태의 전압(리세트 레벨)이 출력된다. 이 신호를 컨덴서 C21에 축적한다. 다음으로, 펄스 신호 READ1을 하이 레벨로 함으로써 판독 트랜지스터 Td를 온으로 하고, 포토다이오드 PD에서 축적한 신호 전하를 검출부 FD에 판독한다. 그러면, 수직 신호선 VLIN1에는 검출부 FD의 전압(신호＋리세트) 레벨이 판독된다. 이 신호를 컨덴서 C11에 축적한다. 다음으로, 펄스 신호 READ1이 로우 레벨로 되었을 때, 기준 전압 VREF를 변화시켜 컴퍼레이터 회로COMP11의 임계값 전압을 이용하여 아날로그 신호를 디지털 신호로 변환한다. 이때, 아날로그 신호는 컨덴서 C11과 C21과의 접속 노드에 공급되고, 컨덴서 C21의 리세트 레벨의 극성이 반전하고 있기 때문에, 아날로그 신호로부터 리세트 레벨을 제거할 수 있게 된다.
상기 촬상 영역(11)의 단위 셀 행(화소행)에 공급되는 신호는, 수평 동기 펄스 HP에 동기해서 순차적으로 출력된다. 리세트 레벨의 전압, 및 검출부의 전압(신호＋리세트 레벨)은, 모두 펄스 신호 S1이 하이 레벨의 기간에 컨덴서 C11, C12, C13, …과 C21, C22, C23, …의 한 쪽의 전극에 입력된다. 그리고, 상기 래치 회로(14), 라인 메모리(15) 및 수평 시프트 레지스터 회로(16) 등으로 구성되는 회로부(17)에 유지된다.
도 4는, 도 1에 도시한 회로에서의 화소수 삭감의 동작 타이밍을 도시하는 타이밍차트이다. 이 예에서는, 수직 2 라인씩 순서대로 판독하고 있다. 수직 블록 선택 회로(18)에서는 수평 동기 펄스 HP에 응답하여, 2H의 주기로 신호 Vblock1, Vblock2, …가 교대로 하이 레벨로 된다. 블록 내 라인 선택 회로(19)에는 수평 동기 펄스 HP에 동기해서 신호 BLine1, BLine2, BLine3, BLine4가 입력된다. 신호 BLine1과 BLine3은 동시에 하이 레벨로 되고, 다음 주기 H에서는 신호BLine2와 BLine4가 동시에 하이 레벨로 되는 동작이 순차적으로 반복된다. 펄스 셀렉터 회로(20)에는, 화소 구동 펄스 RESET, READ, ADRES가 입력되어, 블록 내 라인 선택 회로(19)의 출력 신호와의 논리곱을 행한 신호가 화소행에 공급되고 있다. 이 때문에, 신호 RESET1과 RESET3, 신호 READ1과 READ3, 신호 ADRES1과 ADRES3이 동시에 하이 레벨로 되어 있다.
다음 주기 H에서는, 신호 RESET2와 RESET4, 신호 READ2와 READ4, 신호 ADRES2와 ADRES4가 동시에 하이 레벨로 되어 있다. 이 동작을 순차적으로 블록순으로 반복하고 있다. 그리고, 수직 2 라인의 리세트 레벨의 전압, 및 검출부의 전압(신호＋리세트 레벨)은, 모두 펄스 신호 S1이 하이 레벨인 기간에 컨덴서 C11, C12, C13, …과 C21, C22, C23, …의 한 쪽의 전극에 입력된다. 여기에서는, 베이어 배열의 컬러 센서에 대응해서 동일 색을 평균화하기 위해 1 라인 걸러 평균화하 고 있다.
본 제1 실시예에 따른 고체 촬상 장치에서는, 소스 팔로워 회로의 출력 임피던스를 이용하여 저항에 의한 평균화를 실현한다. 이때, 부하 트랜지스터 TLM1, TLM2, TLM3, …에는 공통의 바이어스 전압 VTL이 공급되어 공통화되어 있다. 또한, 평균화하는 수직 라인수를 3 라인, 4 라인으로 증가시키면(ADRES 라인의 동시 온을 2 라인, 3 라인, 4 라인으로 증가시키면) 동작점이 전원측으로 끌어당겨져서 동작 마진이 감소한다. 이 대책으로서, 신호 PMONI에 의해 절환 스위치 SW1을 절환 제어하여, 바이어스 전압 VTL을 높게 설정함으로써, 부하 트랜지스터 TLM1, TLM2, TLM3, …의 온 저항이 작아지기 때문에 접지점(GND)측으로 되돌릴 수 있다. 즉, 평균화 동작에서 수직 신호선의 동작점이 전원측으로 시프트함으로써 저하한 동작 마진을, 바이어스 전압 VTL을 높게 설정함으로써 접지점측으로 시프트시켜 종래와 동일한 동작 마진을 확보할 수 있다. 또한, 바이어스 전압 VTL을 높게 함으로써, 수직 신호선의 응답을 양호하게 할 수가 있어，비기닝 동작 시의 고속 동작이 가능하게 된다.
전술한 바와 같은 저항 평균화 방법에서는, 컨덴서를 증가시킬 필요는 없어, 버퍼 회로도 필요로 하지 않는다. 더구나, 수직 블록 선택 회로(18)의 회로 규모는 종래의 1/4이면 된다. 또한, 저항에 의한 평균화 동작에 의해, 화소의 랜덤 노이즈나 소스 팔로워 회로의 노이즈를 평균화할 수 있으므로 노이즈 저감에도 효과가 있다.
따라서, 상기와 같은 구성 및 방법에 따르면, 화소수 삭감 동작에서, 의사 신호를 발생하지 않아, 패턴 점유 면적의 증가도 없고, 또한 소비 전력의 증가를 억제하면서 화소 사이의 평균화를 실현할 수 있다.
또한, 상기 도 2에 도시한 회로 및 동작 설명에서는，2 라인 평균화를 예로 들어 설명했다. 그러나, 블록 내 라인 선택 회로(19)는 논리곱 회로와 입력하는 펄스 신호 BLine의 수를 증가시킴으로써 간단히 3 라인 평균화, 4 라인 평균화에도 대응할 수 있다.
[제2 실시예]
도 5는, 본 발명의 제2 실시예에 따른 고체 촬상 장치에 대해서 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 구성예를 도시하는 회로도이다. 이 도 5에 도시하는 회로가 도 1에 도시한 회로와 서로 다른 것은, 촬상 영역(11)과 CDS & ADC(13) 사이에 수평 방향의 스위치 가산 회로(40)를 설치한 점에 있다. 이 스위치 가산 회로(40)는, 트랜지스터 TSM11, TSM12, TSM13, …(제1 합성용 스위치)과 트랜지스터 TSM21, TSM22, …(제2 합성용 스위치)를 구비하고 있다. 상기 트랜지스터 TSM11, TSM12, TSM13, …의 전류 통로는, 수직 신호선 VLIN1, VLIN2, VLIN3, …의 타단과 트랜지스터 TS11, TS12, TS13, …의 전류 통로의 일단 사이에 각각 접속되어 있다. 또한, 상기 트랜지스터 TSM21의 전류 통로는, 수직 신호선 VLIN3의 타단과 트랜지스터 TS11의 전류 통로의 일단 사이에 접속되어 있다. 또한, 상기 트랜지스터 TSM22의 전류 통로는, 수직 신호선 VLIN4의 타단과 트랜지스터 TS12의 전류 통로의 일단 사이에 접속되어 있다.
상기 트랜지스터 TSM11, TSM12, …의 게이트에는 제어 신호 SM1이 공급된다. 상기 트랜지스터 TSM13, TSM14, …의 게이트에는 제어 신호 SM2가 공급된다. 상기 트랜지스터 TSM21, TSM22, …의 게이트에는 제어 신호 SM2가 인버터 INV3에서 반전되어 공급된다. 상기 제어 신호 SM2는, 인버터 INV13, INV14, INV23, INV24에 공급되어, 이들 인버터의 동작을 제어하게 되어 있다.
상기와 같은 구성에서, 수평 평균화가 없는 경우에는, 제어 신호 SM1과 SM2를 하이 레벨로 한다. 한편, 수평 평균화가 있는 경우에는, 제어 신호 SM1의 하이 레벨은 유지한 채, 제어 신호 SM2를 로우 레벨로 한다. 이에 의해, 트랜지스터 TSM13, TSM14가 오프로 되고, 트랜지스터 TSM21, TSM22가 온으로 된다. 즉 수평 방향으로 1 라인 건너뛴 소스 팔로워 회로의 출력이 트랜지스터 TSM11과 TSM21의 온 저항을 통해서 접속되고, 평균화된 신호가 트랜지스터 TS11의 전류 통로를 통해서 컨덴서 C11과 C21에 축적된다.
상기 수평 평균화 방법에서는, 평균화 라인을 2개, 3개, 4개로 증가해도, 바이어스 전압 VTL은 로우 레벨인 상태이면 된다. 트랜지스터 TLM1, TLM2, TLM3, …은 공통화되지 않아, 각 라인에 배치되어 있기 때문에 바이어스 전압 VTL을 증가시킬 필요가 없기 때문이다.
본 제2 실시예에 따른 수평 평균화 방법의 특장은, 제어 신호 SM2를 로우 레벨로 함으로써 컴퍼레이터 회로 CMP13, CMP14, CMP23, CMP24에의 전원의 공급을 정지할 수 있는 것에 있다. 이에 의해, 컴퍼레이터 회로는 총 단수의 1/2밖에 동작하지 않기 때문에 소비 전력을 1/2로 저감할 수 있다. 또한, 수평의 판독 단수도 1/2로 할 수 있기 때문에, 2배의 고속 동작이 가능하게 된다. 물론, 수평의 평균 화용 트랜지스터 TSM과 제어 신호 SM을 증가시킴으로써, 마찬가지로 해서 수평 3 라인, 4 라인의 평균화도 가능하다.
또한, 수평 방향의 평균화는, 수평 전체 화소를 판독해서 디지털 신호 처리로 평균화해도 된다.
증폭형 CMOS 이미지 센서를 사용한 화소수의 삭감 동작에서, 저항 믹스 동작에 의해 화소의 평균화 처리를 실현하고 있다. 이에 의해, 종래의 씨닝 동작에서 문제이었던 의사 신호가 발생하지 않아, 회로가 간단해서 노이즈 저감을 할 수 있는 특장도 있다.
[제3 실시예]
도 6은, 본 발명의 제3 실시예에 따른 고체 촬상 장치에 대해서 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 구성예를 도시하는 회로도이다. 이 도 6에 도시하는 회로가 도 5에 도시한 회로와 서로 다른 것은, 스위치 가산 회로의 회로 구성에 있다. 즉, 상기 트랜지스터 TSM11, TSM12, TSM13, …, 상기 트랜지스터 TSM21, TSM22, … 및 인버터 INV3을 삭제하고, 이들 대신에 트랜지스터 TSM31, TSM32, … (합성용 스위치)를 설치하고 있다. 그리고, 제어 신호 SM1, SM2 대신에 제어 신호 SM3을 이용한다.
상기 스위치 가산 회로(41)는, 트랜지스터 TSM31, TSM32, …를 구비하고 있다. 상기 트랜지스터 TSM31의 전류 통로는, 수직 신호선 VLIN1, VLIN3의 타단 사이에 접속되어 있다. 상기 트랜지스터 TSM32의 전류 통로는, 수직 신호선 VLIN2, VLIN4의 타단 사이에 접속되어 있다. 이들 트랜지스터 TSM31, TSM32, …의 게이트 에는 제어 신호 SM3이 공급된다.
상기와 같은 구성에서, 수평 평균화가 없는 경우에는, 제어 신호 SM3을 로우 레벨로 해서 트랜지스터 TSM31, TSM32, …를 오프시킨다. 한편, 수평 평균화가 있는 경우에는, 제어 신호 SM3을 하이 레벨로 한다. 이에 의해, 트랜지스터 TSM31, TSM32, …가 온으로 된다. 즉 수평 방향으로 1 라인 건너뛴 소스 팔로워 회로의 출력이 트랜지스터 TSM31의 온 저항을 통해서 접속되고, 평균화된 신호가 트랜지스터 TS11의 전류 통로를 통해서 컨덴서 C11과 C21에 축적된다. 동시에, 평균화된 신호가 트랜지스터 TS13의 전류 통로를 통해서 컨덴서 C13과 C23에 축적된다. 또한, 평균화된 신호가 트랜지스터 TS12의 전류 통로를 통해서 컨덴서 C12와 C22에 축적됨과 함께, 평균화된 신호가 트랜지스터 TS14의 전류 통로를 통해서 컨덴서 C14와 C24에 축적된다.
따라서, 이와 같은 구성에 따르면, 우선 수직 신호선에 혼입되는 노이즈를 아날로그 신호의 평균화로 저감하고, 또한 AD 컨버터로부터 혼입되는 노이즈를 디지털 변환 출력으로 디지털 평균화하기 때문에 노이즈를 더 저감할 수 있다.
[제4 실시예]
도 7은, 본 발명의 제4 실시예에 따른 고체 촬상 장치에 대해서 설명하기 위한 것으로, 증폭형 CMOS 이미지 센서의 구성예를 도시하는 회로도이다. 이 도 7에 도시하는 회로가 도 6에 도시한 회로와 서로 다른 것은, 스위치 가산 회로의 회로 구성에 있다. 이 스위치 가산 회로(42)는, 트랜지스터 TSM31, TSM32, … (합성용 스위치)와 저항 RM1, RM2, RM3, …을 구비하고 있다. 상기 저항 RM1, RM2, …의 일단은 수직 신호선 VLIN1, VLIN2, VLIN3, …의 타단에 각각 접속되고, 타단은 트랜지스터 TS11, TS12, TS13, …의 전류 통로의 일단에 각각 접속되어 있다. 상기 트랜지스터 TSM31의 전류 통로는, 저항 RM1, RM3의 타단 사이에 접속되어 있다. 상기 트랜지스터 TSM32의 전류 통로는, 저항 RM2, RM4의 타단 사이에 접속되어 있다. 이들 트랜지스터 TSM31, TSM32, …의 게이트에는 제어 신호 SM3이 공급된다.
상기와 같은 구성에서는, 상기 저항 RM1, RM2, RM3, …의 저항값을 큰 값으로 하고, 트랜지스터 TSM31, TSM32, …의 온 저항을 작게 함으로써, 수직 신호선 VLIN1과 VLIN2의 평균 출력 전압을 동시에 축적하는 2개소의 축적부(컨덴서 C11, C21의 접속 노드와 컨덴서 C13, C23의 접속 노드)의 신호 전압차를 작게 할 수 있다. 구체적으로는, 트랜지스터 TSM31, TSM32, …의 온 저항과 RM1, RM2, RM3, …의 저항값의 비를 1：10으로 함으로써, 2개소의 축적부의 신호 전압차를 1/10로 저감할 수 있다. 따라서, 본 제4 실시예에 따르면, 제3 실시예보다도 노이즈 저감 효과를 더욱 높일 수 있다.
또한, 수평 방향의 평균화는, 수평 전체 화소를 판독해서 디지털 신호 처리로 평균화해도 된다.
또한, 전술한 제1 내지 제4 실시예에서의 가변 부하 회로는 다양한 구성을 적용할 수 있고, 예를 들면 도 8에 도시하는 바와 같이 구성해도 된다. 이 가변 부하 회로는, 전류 통로가 수직 신호선 VLINn과 접지점 사이에 각각 접속된 제1 부하 트랜지스터 TLMa, 전류 통로가 상기 제1 부하 트랜지스터 TLMa에 각각 병렬 접속된 제2 부하 트랜지스터 TLMb, 및 이들 제1, 제2 부하 트랜지스터 TLMa, TLMb의 게이트에 선택적으로 바이어스 전압 VTL을 인가하도록 구성된 바이어스 회로(22)를 포함해서 구성되어 있다. 이 바이어스 회로(22)는, 저항 R4, R5와 절환 스위치 SW2를 포함하고 있다. 상기 저항 R4, R5는, 전원 VDD와 접지점 사이에 직렬 접속된다. 상기 절환 스위치 SW2는, 신호 PMONI에 응답해서 저항 R4, R5의 접속 노드의 전압 VTL을 부하 트랜지스터 TLMb의 게이트에 공급할지, 부하 트랜지스터 TLMb의 게이트를 접지점에 접속할지를 절환한다.
그리고, 통상 동작 시에는, 절환 스위치 SW2에서 부하 트랜지스터 TLMb의 게이트를 접지점에 접속해서 오프시켜, 부하 트랜지스터 TLMa에만 바이어스 전압 VTL을 공급한다. 한편, 복수 화소행이 동시에 선택되었을 때에는, 상기 바이어스 전압 VTL을 상기 제2 부하 트랜지스터 TLMb에 공급해서 온시킴으로써 상기 수직 신호선 VLINn에 흐르는 전류량을 증가시킨다. 이와 같이 하여, 수직 신호선 VLINn을 흐르는 전류량을, 통상 동작 시와 복수 화소행이 동시에 선택되었을 때에 변화시킬 수 있다.
따라서, 이와 같은 구성의 가변 부하 회로이어도, 제1 내지 제4 실시예에서의 가변 부하 회로와 마찬가지의 동작을 행하여, 실질적으로 동일한 작용 효과가 얻어진다.
또한, 가변 부하 회로 대신에, 복수 화소행이 동시에 선택되었을 때에 수직 신호선에 흐르는 전류량을 증가시키도록 구성된 전류량 절환 회로를 이용할 수도 있다.
전술한 바와 같이, 본 발명의 하나의 측면에 따르면, 패턴 점유 면적의 증대 나 소비 전력의 증가를 초래하지 않아, 의사 신호에 의한 화질의 열화를 방지할 수 있다. 또한, 화소의 노이즈 저감 효과도 얻을 수 있다.
추가의 이점 및 변형이 당업자에게 용이하게 인식될 것이다. 따라서, 본 발명은 보다 넓은 관점에서 본 명세서에서 예시 및 기술된 상세한 설명 및 실시 형태에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해 정의된 전체적인 발명의 개념의 취지 또는 범위를 벗어나지 않는 한 다양한 변형이 이루어질 수 있다.
본 발명에 따르면, 패턴 점유 면적의 증대나 소비 전력의 증가를 초래하지 않고, 의사 신호에 의한 화질의 열화를 방지하는 효과를 얻을 수 있다.

Claims (20)

  1. 반도체 기판 위에, 화소가 행 및 열의 2차원적으로 배치된 촬상 영역-상기 화소는, 광 신호를 신호 전하로 변환해서 상기 신호 전하를 축적하도록 구성된 광전 변환 회로, 상기 광전 변환 회로에 축적된 전하를 검출부로 판독하도록 구성된 판독 회로, 상기 검출부의 전하량에 대응하는 전압을 증폭해서 출력하도록 구성된 증폭 회로, 및 상기 검출부의 전하를 리세트하도록 구성된 리세트 회로를 구비함-과,
    상기 촬상 영역에서의 각 화소열에 각각 접속된 수직 신호선과,
    상기 수직 신호선에 접속되고, 복수 화소행이 동시에 선택되었을 때에 상기 수직 신호선에 흐르는 전류를 증가시키도록 구성된 가변 부하 회로와,
    선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 유지하도록 구성된 축적 회로
    를 포함하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 가변 부하 회로는, 전류 통로가 상기 수직 신호선과 접지점 사이에 각각 접속된 부하 트랜지스터와, 상기 각 부하 트랜지스터의 게이트에 제1, 제2 바이어스 전압을 인가하도록 구성된 바이어스 회로를 구비하고, 통상 동작 시에는 상기 바이어스 회로로부터 상기 각 부하 트랜지스터의 게이트에 제1 바이어스 전압을 인 가하고, 복수 화소행이 동시에 선택되었을 때에는 상기 바이어스 회로로부터 상기 제1 바이어스 전압보다도 높은 제2 바이어스 전압을 인가해서 상기 부하 트랜지스터의 도통 저항을 저하시켜, 상기 수직 신호선에 흐르는 전류량을 증가시키는 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 가변 부하 회로는, 전류 통로가 상기 수직 신호선과 접지점 사이에 각각 접속된 제1 부하 트랜지스터와, 전류 통로가 상기 제1 부하 트랜지스터에 각각 병렬 접속된 제2 부하 트랜지스터와, 상기 제1, 제2 부하 트랜지스터의 게이트에 선택적으로 바이어스 전압을 인가하도록 구성된 바이어스 회로를 구비하고, 통상 동작 시에는 상기 바이어스 회로로부터 상기 제1 부하 트랜지스터의 게이트에 바이어스 전압을 인가해서 온시키고, 복수 화소행이 동시에 선택되었을 때에는 상기 바이어스 회로로부터 상기 제1, 제2 부하 트랜지스터의 게이트에 바이어스 전압을 인가해서 온시킴으로써 상기 수직 신호선에 흐르는 전류량을 증가시키는 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 촬상 영역은, 상기 화소가 2차원적으로 배치된 복수의 수직 블록을 포함하며,
    수평 동기 펄스에 응답해서 상기 수직 블록의 선택 신호를 출력하도록 구성 된 수직 블록 선택 회로와,
    상기 수직 블록 선택 회로로부터 출력되는 수직 블록의 선택 신호와, 선택하는 라인의 수를 설정하기 위한 신호에 기초하여 1 수직 블록 내에서 1 화소행을 선택, 혹은 1 수직 블록 내에서 상기 복수 화소행을 동시에 선택하는 블록 내 라인 선택 회로와,
    상기 블록 내 라인 선택 회로의 출력 신호와 화소 구동 펄스 신호에 기초하여, 상기 블록 내 라인 선택 회로에서 선택된 화소행에 펄스 신호를 공급하도록 구성된 펄스 셀렉터 회로
    를 더 구비하는 고체 촬상 장치.
  5. 제1항에 있어서,
    선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 아날로그/디지털 변환하도록 구성된 아날로그/디지털 변환 회로와,
    상기 아날로그/디지털 변환 회로에서 얻은 디지털 데이터를 유지하도록 구성된 유지 회로와,
    상기 촬상 영역과 상기 아날로그/디지털 변환 회로 사이에 설치되고, 복수의 수직 신호선을 상기 아날로그/디지털 변환 회로의 입력단에 접속해서 복수의 화소로부터 판독한 데이터를 가산하도록 구성된 스위치 가산 회로
    를 더 구비하는 고체 촬상 장치.
  6. 제5항에 있어서,
    상기 스위치 가산 회로는, 전류 통로가 상기 수직 신호선과 상기 아날로그/디지털 변환 회로의 입력단 사이에 각각 접속된 제1 합성용 스위치와, 전류 통로가 상기 수직 신호선과 상기 제1 합성용 스위치와는 서로 다른 상기 아날로그/디지털 변환 회로의 입력단 사이에 각각 접속된 제2 합성용 스위치를 포함하며,
    상기 제2 합성용 스위치를 온시켰을 때에, 상기 제2 합성용 스위치가 접속된 상기 아날로그/디지털 변환 회로의 일부의 동작을 정지시키는 고체 촬상 장치.
  7. 제1항에 있어서,
    상기 축적 회로는, 컬럼형 노이즈 캔슬 회로와, 아날로그/디지털 변환기와, 상기 아날로그/디지털 변환기에서 아날로그/디지털 변환한 신호를 래치하는 래치 회로와, 상기 래치 회로에 래치한 신호를 기억하기 위한 라인 메모리와, 상기 라인 메모리의 신호를 판독하기 위한 수평 시프트 레지스터 회로를 포함하는 고체 촬상 장치.
  8. 반도체 기판 위에, 화소가 행 및 열의 2차원적으로 배치된 촬상 영역-상기 화소는, 광 신호를 신호 전하로 변환해서 상기 신호 전하를 축적하도록 구성된 광전 변환 회로, 상기 광전 변환 회로에 축적된 전하를 검출부로 판독하도록 구성된 판독 회로, 상기 검출부의 전하량에 대응하는 전압을 증폭해서 출력하도록 구성된 증폭 회로, 및 상기 검출부의 전하를 리세트하도록 구성된 리세트 회로를 구비함- 과,
    상기 촬상 영역에서의 각 화소열에 각각 접속된 수직 신호선과,
    선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 유지하도록 구성된 축적 회로와,
    상기 촬상 영역과 상기 축적 회로 사이에 설치되고, 복수의 수직 신호선을 상기 축적 회로의 입력단에 접속하고, 복수의 화소로부터 판독한 데이터를 가산하도록 구성된 스위치 가산 회로
    를 포함하는 고체 촬상 장치.
  9. 제8항에 있어서,
    상기 수직 신호선에 접속되고, 복수 화소행이 동시에 선택되었을 때에 상기 수직 신호선에 흐르는 전류를 증가시키도록 구성된 가변 부하 회로
    를 더 구비하는 고체 촬상 장치.
  10. 제9항에 있어서,
    상기 가변 부하 회로는, 전류 통로가 상기 수직 신호선과 접지점 사이에 각각 접속된 부하 트랜지스터와, 상기 각 부하 트랜지스터의 게이트에 제1, 제2 바이어스 전압을 인가하도록 구성된 바이어스 회로를 구비하고, 통상 동작 시에는 상기 바이어스 회로로부터 상기 각 부하 트랜지스터의 게이트에 제1 바이어스 전압을 인가하고, 복수 화소행이 동시에 선택되었을 때에는 상기 바이어스 회로로부터 상기 제1 바이어스 전압보다도 높은 제2 바이어스 전압을 인가해서 상기 부하 트랜지스터의 도통 저항을 저하시켜, 상기 수직 신호선에 흐르는 전류량을 증가시키는 고체 촬상 장치.
  11. 제9항에 있어서,
    상기 가변 부하 회로는, 전류 통로가 상기 수직 신호선과 접지점 사이에 각각 접속된 제1 부하 트랜지스터와, 전류 통로가 상기 제1 부하 트랜지스터에 각각 병렬 접속된 제2 부하 트랜지스터와, 상기 제1, 제2 부하 트랜지스터의 게이트에 선택적으로 바이어스 전압을 인가하도록 구성된 바이어스 회로를 구비하고, 통상 동작 시에는 상기 바이어스 회로로부터 상기 제1 부하 트랜지스터의 게이트에 바이어스 전압을 인가해서 온시키고, 복수 화소행이 동시에 선택되었을 때에는 상기 바이어스 회로로부터 상기 제1, 제2 부하 트랜지스터의 게이트에 바이어스 전압을 인가해서 온시킴으로써 상기 수직 신호선에 흐르는 전류량을 증가시키는 고체 촬상 장치.
  12. 제8항에 있어서,
    상기 촬상 영역은, 상기 화소가 2차원적으로 배치된 복수의 수직 블록을 포함하며,
    수평 동기 펄스에 응답해서 상기 수직 블록의 선택 신호를 출력하도록 구성된 수직 블록 선택 회로와,
    상기 수직 블록 선택 회로로부터 출력되는 수직 블록의 선택 신호와, 선택하는 라인의 수를 설정하기 위한 신호에 기초하여 1 수직 블록 내에서 1 화소행을 선택, 혹은 1 수직 블록 내에서 복수 화소행을 동시에 선택하는 블록 내 라인 선택 회로와,
    상기 블록 내 라인 선택 회로의 출력 신호와 화소 구동 펄스 신호에 기초하여, 상기 블록 내 라인 선택 회로에서 선택된 화소행에 펄스 신호를 공급하도록 구성된 펄스 셀렉터 회로
    를 더 구비하는 고체 촬상 장치.
  13. 제8항에 있어서,
    선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 아날로그/디지털 변환하도록 구성된 아날로그/디지털 변환 회로
    를 더 구비하며,
    상기 유지 회로는, 상기 아날로그/디지털 변환 회로에서 얻은 디지털 데이터를 유지하는 고체 촬상 장치.
  14. 제8항에 있어서,
    선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 아날로그/디지털 변환하도록 구성된 아날로그/디지털 변환 회로와,
    상기 아날로그/디지털 변환 회로에서 얻은 디지털 데이터를 유지하도록 구성 된 유지 회로와,
    상기 촬상 영역과 상기 아날로그/디지털 변환 회로 사이에 설치되고, 복수의 수직 신호선을 상기 아날로그/디지털 변환 회로의 입력단에 접속해서 복수의 화소로부터 판독한 데이터를 가산하도록 구성된 스위치 가산 회로
    를 더 구비하는 고체 촬상 장치.
  15. 제8항에 있어서,
    상기 스위치 가산 회로는, 전류 통로가 상기 수직 신호선과 상기 아날로그/디지털 변환 회로의 입력단 사이에 각각 접속된 제1 합성용 스위치와, 전류 통로가 상기 수직 신호선과 상기 제1 합성용 스위치와는 서로 다른 상기 아날로그/디지털 변환 회로의 입력단 사이에 각각 접속된 제2 합성용 스위치를 포함하며,
    상기 제2 합성용 스위치를 온시켰을 때에, 상기 제2 합성용 스위치가 접속된 상기 아날로그/디지털 변환 회로의 일부의 동작을 정지시키는 고체 촬상 장치.
  16. 제15항에 있어서,
    상기 아날로그/디지털 변환 회로는, 입력 단자가 수직 신호선에 각각 접속된 복수의 제1 컴퍼레이터 회로와, 입력 단자가 상기 복수의 제1 컴퍼레이터 회로의 출력 단자에 각각 용량 결합된 복수의 제2 컴퍼레이터 회로를 포함하고, 상기 제2 합성용 스위치를 온시켰을 때에, 상기 제2 합성용 스위치가 접속된 수직 신호선에 입력 단자가 접속된 상기 제1 컴퍼레이터 회로와 입력 단자가 상기 제1 컴퍼레이터 의 출력 단자에 접속된 상기 제2 컴퍼레이터 회로에의 전원의 공급을 정지하는 고체 촬상 장치.
  17. 반도체 기판 위에, 화소가 행 및 열의 2차원적으로 배치된 촬상 영역-상기 화소는, 광 신호를 신호 전하로 변환해서 상기 신호 전하를 축적하도록 구성된 광전 변환 회로, 상기 광전 변환 회로에 축적된 전하를 검출부로 판독하도록 구성된 판독 회로, 상기 검출부의 전하량에 대응하는 전압을 증폭해서 출력하도록 구성된 증폭 회로, 및 상기 검출부의 전하를 리세트하도록 구성된 리세트 회로를 구비함-과,
    상기 촬상 영역에서의 각 화소열에 각각 접속된 수직 신호선과,
    선택된 화소행 중 각 증폭 회로로부터 상기 수직 신호선에 각각 판독된 전압을 아날로그/디지털 변환하도록 구성된 아날로그/디지털 변환 회로와,
    상기 아날로그/디지털 변환 회로에서 얻은 디지털 데이터를 유지하도록 구성된 유지 회로와,
    상기 촬상 영역과 상기 아날로그/디지털 변환 회로 사이에 설치되고, 복수의 수직 신호선을 상기 아날로그/디지털 변환 회로의 입력단에 접속해서 복수의 화소로부터 판독한 데이터를 가산하도록 구성된 스위치 가산 회로-상기 스위치 가산 회로는, 전류 통로가 상기 수직 신호선과 상기 아날로그/디지털 변환 회로의 입력단 사이에 각각 접속된 제1 합성용 스위치와, 전류 통로가 상기 수직 신호선과 상기 제1 합성용 스위치와는 서로 다른 상기 아날로그/디지털 변환 회로의 입력단 사이 에 각각 접속된 제2 합성용 스위치-
    를 포함하고,
    상기 제2 합성용 스위치를 온시켰을 때에, 상기 제2 합성용 스위치가 접속된 상기 아날로그/디지털 변환 회로의 일부의 동작을 정지시키는 고체 촬상 장치.
  18. 제17항에 있어서,
    상기 수직 신호선에 각각 접속된 가변 부하 회로를 더 구비하며,
    상기 가변 부하 회로는, 전류 통로가 상기 수직 신호선과 접지점 사이에 각각 접속된 부하 트랜지스터와, 상기 각 부하 트랜지스터의 게이트에 제1, 제2 바이어스 전압을 인가하도록 구성된 바이어스 회로를 구비하고, 통상 동작 시에는 상기 바이어스 회로로부터 상기 각 부하 트랜지스터의 게이트에 제1 바이어스 전압을 인가하고, 복수 화소행이 동시에 선택되었을 때에는 상기 바이어스 회로로부터 상기 제1 바이어스 전압보다도 높은 제2 바이어스 전압을 인가해서 상기 부하 트랜지스터의 도통 저항을 저하시켜, 상기 수직 신호선에 흐르는 전류량을 증가시키는 고체 촬상 장치.
  19. 제17항에 있어서,
    상기 수직 신호선에 각각 접속된 가변 부하 회로를 더 구비하며,
    상기 가변 부하 회로는, 전류 통로가 상기 수직 신호선과 접지점 사이에 각각 접속된 제1 부하 트랜지스터와, 전류 통로가 상기 제1 부하 트랜지스터에 각각 병렬 접속된 제2 부하 트랜지스터와, 상기 제1, 제2 부하 트랜지스터의 게이트에 선택적으로 바이어스 전압을 인가하도록 구성된 바이어스 회로를 구비하고, 통상 동작 시에는 상기 바이어스 회로로부터 상기 제1 부하 트랜지스터의 게이트에 바이어스 전압을 인가해서 온시키고, 복수 화소행이 동시에 선택되었을 때에는 상기 바이어스 회로로부터 상기 제1, 제2 부하 트랜지스터의 게이트에 바이어스 전압을 인가해서 온시킴으로써 상기 수직 신호선에 흐르는 전류량을 증가시키는 고체 촬상 장치.
  20. 제17항에 있어서,
    상기 촬상 영역은, 상기 화소가 2차원적으로 배치된 복수의 수직 블록을 포함하며,
    수평 동기 펄스에 응답해서 상기 수직 블록의 선택 신호를 출력하도록 구성된 수직 블록 선택 회로와,
    상기 수직 블록 선택 회로로부터 출력되는 수직 블록의 선택 신호와, 선택하는 라인의 수를 설정하기 위한 신호에 기초하여 1 수직 블록 내에서 1 화소행을 선택, 혹은 1 수직 블록 내에서 복수 화소행을 동시에 선택하는 블록 내 라인 선택 회로와,
    상기 블록 내 라인 선택 회로의 출력 신호와 화소 구동 펄스 신호에 기초하여, 상기 블록 내 라인 선택 회로에서 선택된 화소행에 펄스 신호를 공급하도록 구성된 펄스 셀렉터 회로
    를 더 구비하는 고체 촬상 장치.
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