KR20060048012A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR20060048012A
KR20060048012A KR1020050041861A KR20050041861A KR20060048012A KR 20060048012 A KR20060048012 A KR 20060048012A KR 1020050041861 A KR1020050041861 A KR 1020050041861A KR 20050041861 A KR20050041861 A KR 20050041861A KR 20060048012 A KR20060048012 A KR 20060048012A
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
semiconductor
tape
main surface
chip
Prior art date
Application number
KR1020050041861A
Other languages
English (en)
Inventor
토시히데 우에마츠
츄이치 미야자키
요시유키 아베
미노루 기무라
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20060048012A publication Critical patent/KR20060048012A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

박형의 반도체장치의 신뢰성을 향상시킨다.
외주에 링(3b)이 첩부된 테이프(3a)를 반도체 웨이퍼(1W)의 주면에 첩부(貼付)된 상태로 반도체 웨이퍼(1W)의 이면을 연삭 및 연마하고, 반도체 웨이퍼(1W)를 얇게 한다. 그 후, 그 링(3b)에 붙은 테이프(3a)를 벗기지 않고 반도체 웨이퍼(1W)의 주면에 첩부된 상태로 반도체 웨이퍼(1W)를 다이싱장치에 반송하고, 반도체 웨이퍼(1W)의 이면측으로부터 다이싱 처리를 실시하여, 반도체 웨이퍼(1W)를 반도체칩으로 분할한다. 이것에 의해, 이면가공에 의해 박형으로 한 반도체 웨이퍼(1W)의 핸들링을 용이하게 할 수 있다. 또, 이면가공 공정에서 다이싱 공정으로 이행할 때에 테이프의 재첩부를 필요로 하지 않으므로 제조공정을 간략화할 수 있다.
반도체 웨이퍼, 반도체칩, 테이프, 다이싱.

Description

반도체장치의 제조방법{A MANUFACTURING METHOD OF A SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일실시형태인 반도체장치의 제조공정의 플로우도이다.
도 2는 도 1의 전(前)공정 후의 반도체 웨이퍼의 주면의 전체평면도이다.
도 3은 도 2의 X1-X1선의 단면도이다.
도 4는 도 2의 반도체 웨이퍼의 일예의 요부 확대 평면도이다.
도 5는 도 4의 X2-X2선의 단면도이다.
도 6은 도 2의 반도체 웨이퍼의 다른 예의 요부 확대 평면도이다.
도 7은 도 6의 X3-X3선의 단면도이다.
도 8은 반도체 웨이퍼를 첩부한 지그(jig)의 전체평면도이다.
도 9는 도 8의 X4-X4선의 단면도이다.
도 10은 도 8의 다른 예의 X4-X4선의 단면도이다.
도 11은 반도체 웨이퍼의 두께 측정의 일예의 모양을 나타내는 단면도이다.
도 12는 도 11의 반도체 웨이퍼의 두께 측정시의 요부 확대 평면도이다.
도 13은 반도체 웨이퍼의 이면가공 공정의 설명도이다.
도 14는 반도체 웨이퍼의 이면가공 공정의 설명도이다.
도 15는 반도체 웨이퍼의 주면의 패턴인식 공정의 설명도이다.
도 16은 반도체 웨이퍼의 다이싱 공정의 설명도이다.
도 17은 도 16에 계속되는 반도체 웨이퍼의 다이싱 공정의 설명도이다.
도 18은 반도체 웨이퍼의 다른 다이싱 공정의 설명도이다.
도 19는 도 18에 계속되는 반도체 웨이퍼의 다이싱 공정의 설명도이다.
도 20은 반도체칩의 픽업 공정의 설명도이다.
도 21은 도 20에 계속되는 반도체칩의 픽업 공정의 설명도이다.
도 22는 도 21에 계속되는 반도체칩의 픽업 공정의 설명도이다.
도 23은 반도체칩의 픽업 공정의 다른 예의 설명도이다.
도 24는 도 23에 계속되는 반도체칩의 픽업 공정의 설명도이다.
도 25는 도 24에 계속되는 반도체칩의 픽업 공정의 설명도이다.
도 26은 반도체칩의 다이 본딩 공정의 설명도이다.
도 27은 도 26에 계속되는 반도체칩의 다이 본딩 공정의 설명도이다.
도 28은 도 27의 다이 본딩 공정에 계속되는 와이어 본딩 공정의 설명도이다.
도 29는 본 발명의 일실시형태인 반도체장치의 제조방법에서 제조된 반도체장치의 일예의 단면도이다.
도 30은 일반적인 반송 트레이의 요부 단면도이다.
도 31은 도 30의 반송 트레이의 불량의 설명도이다.
도 32는 도 30의 반송 트레이의 불량의 설명도이다.
도 33은 본 발명의 다른 실시형태인 반도체장치의 제조방법에서 이용하는 반송 트레이의 주면의 전체평면도이다.
도 34는 도 33의 반송 트레이의 이면의 전체평면도이다.
도 35는 도 33 및 도 34의 X5-X5선의 단면도이다.
도 36은 도 33~도 35의 반송 트레이의 테이프를 제거한 모양의 단면도이다.
도 37은 도 33의 반송 트레이에 반도체칩을 수용해 2단 적층 했을 때의 반송 트레이의 주면의 전체평면도이다.
도 38은 도 37의 X6-X6선의 단면도이다.
도 39는 반송 트레이의 테이프 구성의 변형예를 나타내는 요부 확대 단면도이다.
도 40은 반도체칩을 반송 트레이에 수용하는 공정 시의 반송 트레이의 요부 단면도이다.
도 41은 도 40에 계속되는 반도체칩을 반송 트레이에 수용하는 공정 시의 반송 트레이의 요부 단면도이다.
도 42는 반송 트레이에 수용된 반도체칩의 이면검사를 설명하기 위한 설명도이다.
도 43은 본 발명의 다른 실시형태인 반도체장치의 제조공정에서의 반도체 웨이퍼의 두께 측정 공정의 설명도이다.·
도 44는 본 발명의 또 다른 실시형태인 반도체장치의 제조공정에서의 반도체 웨이퍼의 두께 측정 공정의 설명도이다.
도 45는 본 발명의 다른 실시형태인 반도체장치의 제조공정에서의 반도체 웨이퍼의 단면도이다.
도 46은 도 45에 계속되는 반도체장치의 제조공정에서의 반도체 웨이퍼의 단면도이다.
도 47은 도 46에 계속되는 반도체장치의 제조공정에서의 반도체 웨이퍼의 단면도이다.
[도면의 주요부분에 대한 부호 설명]
1W 반도체 웨이퍼
1C 반도체칩
1S 반도체기판
1L 배선층
1Li 층간절연막
1L1, 1L2 배선
1LB 본딩패드
1LBt 테스트용 본딩패드
1LP 보호막
2 개구부
3 지그(jig)
3a 테이프
3a1 테이프 베이스
3a2 접착층
3b 링(프레임)
3b1, 3b2 노치부
4 흡착 스테이지
5a, 5b 적외선 카메라
6 연삭연마 공구
7 흡착 스테이지
8 다이싱 블레이드(절단 칼날)
9 레이저 발생부
10 재치대
11 압상핀
12 콜렛
13 다돌기 흡착구
15 프린트 배선기판
16 접착재
17 본딩 와이어
20 반도체장치
21 범프전극
22 다이 어태치 필름
23 스페이서
24 밀봉체
27 반송 트레이
27a 면취(面取)부
27b 개구부
27c 테이프
27c1 테이프 베이스
27c2 접착층
28 진공흡인 수단
30 두께 측정기
90 반송 트레이
90a 포켓
N 노치
UBM 베이스 금속
BMP 범프전극
본 발명은, 반도체장치의 제조기술에 관한 것이고, 특히 반도체장치 제조의 박형화에 관한 것이다.
일반적인 반도체장치 제조의 후공정은, 예컨대 이하와 같다. 우선, 반도체 웨이퍼의 주면에 테이프를 첩부(貼付)한 후, 반도체 웨이퍼의 이면을 연삭하고, 또 연마한다. 계속하여, 반도체 웨이퍼의 주면 테이프를 벗긴 후, 반도체 웨이퍼의 이 면을 다이싱 테이프로 첩부한 후, 반도체 웨이퍼의 주면의 절단영역에 다이싱 블레이드를 대어 반도체 웨이퍼를 절단하고, 개개의 반도체 웨이퍼로 분할한다. 그 후, 다이싱 테이프 상의 반도체칩을 콜렛(collet)으로 진공흡인한 상태로 픽업하고, 반송 트레이의 포켓(pocket)에 수용하거나, 혹은 소망의 기판 상에 탑재하도록 하고 있다.
상기와 같은 반도체장치 제조의 후공정에 대하여는, 예컨대 특개 2003-303921호 공보에 기재가 있으며, 상기 반도체 웨이퍼의 주면에 테이프를 첩부하는 공정으로부터 상기 픽업하는 공정을 포함하는 후공정이 개시되어 있다(특허문헌 1 참조).
또, 다이싱 기술에 대해서는, 예컨대 특개평 7-74131호 공보에 기재가 있으며, 웨이퍼의 표면을 다이싱 테이프로 첩부된 상태로, 웨이퍼의 이면을 연마 또는 에칭한 후, 웨이퍼의 표면의 스크라이브 라인(scribing line)을 모니터하면서 웨이퍼의 이면으로부터 다이싱하는 기술이 개시되어 있다(특허문헌 2 참조).
[특허문헌 1] 특개 2003-303921호 공보
[특허문헌 2] 특개평 7-74131호 공보
그런데, 최근, 반도체장치에 대한 경박단소화(輕薄短小化)의 요구에 따라 반도체장치를 구성하는 반도체칩의 박형화가 진행되고 있다. 예컨대, SIP(System In Package)라고 칭하는 반도체 장치에서는, 복수매의 반도체칩을 겹쳐 쌓는 구성을 갖는 것으로 반도체칩의 박형화가 요구되고 있다. 그러나, 이러한 반도체칩의 박형 화의 요구에 따라, 반도체장치 제조의 후(後)공정에서, 이하의 과제가 생기는 것을 본 발명자는 찾아냈다.
우선, 상기 이면연삭·연마 공정에서는, 반도체 웨이퍼의 두께가, 지금까지 220~280㎛ 정도로 얇게 한 박형의 반도체 웨이퍼를, 더욱이 그 절반 정도의 100㎛ 정도 또는 그 이하의 두께까지 얇게 한 극박(極薄)의 반도체 웨이퍼가 되어왔지만, 반도체 웨이퍼의 주면에 첩부된 테이프는 그 후의 테이프의 박리의 용이성을 고려하는 관점 등 때문에 그리 두껍게 할 수 없으므로, 상기와 같이 반도체 웨이퍼가 얇게 되면, 이면연삭·연마 공정 후의 반도체 웨이퍼를 그 주면에 첩부된 테이프만으로는 충분히 지지할 수 없고, 그 후의 공정에의 반도체 웨이퍼의 이송이 곤란해진다. 더욱 상세하게 설명하면, 테이프는 강성(剛性)이 반도체 웨이퍼보다도 낮기 때문에, 이면연삭·연마 공정 후의 반도체 웨이퍼는, 첩부된 테이프에 추종해서 뒤집혀버리고, 그 이송중에 반도체 웨이퍼가 깨지는 문제가 생긴다. 또한, 다이싱 테이프로의 재첩부(貼替) 시에 반도체 웨이퍼가 깨지는 문제도 있다. 반도체장치의 제조공정에서는, 1매의 반도체 웨이퍼로부터 취득가능한 반도체칩의 수를 증가시키는 것에 의해 반도체장치의 수율 향상을 달성하기 위해, 반도체 웨이퍼의 직경이 점점 커지는 경향이 있지만, 상기의 문제는 반도체 웨이퍼의 대구경화(大口徑化)에 따라 점점 현저해진다.
또한, 현상황은, 상기 이면연삭·연마 공정에서, 연삭연마 장치는, 연삭연마 대상의 두께를, 반도체 웨이퍼의 이면의 높이와 반도체 웨이퍼를 고정하는 테이블의 상면의 높이와의 차이로 인식하고 있다. 즉, 연삭연마 장치가 인식하고 있는 연 삭연마 대상물의 두께는, 반도체 웨이퍼의 두께만은 아니고, 반도체 웨이퍼의 두께와 테이프의 두께와의 합이다. 이것 때문에, 테이프의 두께의 정밀도가 고르지 못하면 반도체 웨이퍼의 두께 정밀도도 고르지 못하는 문제가 있다. 특히 반도체 웨이퍼가 얇아짐에 따라서, 반도체 웨이퍼의 주면에 첩부된 테이프의 상대적인 두께가 증가되므로, 그 테이프의 두께 정밀도의 편차가 더 현재화(顯在化)되게 되고, 반도체 웨이퍼의 연삭 정밀도나 연마 정밀도가 저하하는 문제가 있다.
또한, 상기 다이싱 공정 후의 반도체칩의 픽업 공정에서는, 반도체칩을 추출하기 쉽게 하기 위해서 반도체칩의 이면으로부터 바늘로 밀어 올리도록 하고 있지만, 반도체칩이 얇기 때문에 바늘의 밀어 올리기에 의해 깨져버리는 경우가 있다.
더욱이, 다이싱 공정 후의 반도체칩을 콜렛에 의해 픽업해서 반송 트레이의 포켓에 수용할 때, 반도체칩이 흡반효과에 의해 콜렛으로부터 분리되기 어려워지는 것을 해소하기 위해서, 콜렛으로부터 바깥쪽을 향해서 공기를 역분사시키도록 하고 있는 경우가 있지만, 그 때의 공기의 영향에 의해 반송 트레이의 다른 포켓에 이미 수용되어 있는 다른 반도체칩이 포켓의 밖으로 나가버리는 문제가 있다. 또한, 반송중의 반송 트레이 안에서는, 반도체칩이 상하 좌우로 움직여 반송 트레이의 포켓 내벽면에 충돌하지만, 반도체칩이 얇으면 깨지거나 흠이 생기거나 하기 쉽다는 문제도 있다.
본 발명의 목적은, 박형의 반도체장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
또한, 본 발명의 목적은, 박형의 반도체 웨이퍼의 수율을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
이하의 실시형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특히 명시한 경우를 제외하고, 그들은 서로 무관계인 것이 아니고, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계이다. 또한, 이하의 실시형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)을 언급할 경우, 특히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정될 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이라도 이하라도 된다. 더욱이, 이하의 실시형태에서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특히 명시한 경우 및 원리적으로 분명히 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아닌 것은 말할 필요도 없다. 마찬가지로, 이하의 실시형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특히 명시한 경우 및 원리적으로 명백하지 않은 것 같다고 고려되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 관해서도 같다. 또한, 본 실시형태를 설명하기 위한 전체도면에 있어서 동일기능을 가지는 것은 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 이하, 본 발명의 실시형태를 도면에 의거해서 상세하게 설명한다.
(실시형태 1)
본 실시형태 1의 반도체장치의 제조방법을 도 1의 플로우 도에 따라 도 2~도 28에 의해 설명한다.
우선, 전(前)공정(100)에서는, 예컨대 지름 300mm 정도의 평면 거의 원형상의 반도체 웨이퍼(이하, 단지 웨이퍼라고 한다)를 준비하고, 그 주면에 복수의 반도체칩(이하, 단지 칩이라고 한다)을 형성한다. 전공정(100)은, 웨이퍼 프로세스, 확산 공정 또는 웨이퍼 패브리케이션이라고도 불리고, 웨이퍼의 주면에 칩(소자나 회로)을 형성하고, 프로브 등에 의해 전기적 시험을 행할 수 있는 상태로 할 때까지의 공정이다. 전공정에는, 성막공정, 불순물도입(확산 또는 이온 주입)공정, 포토리소그래피 공정, 에칭 공정, 메타 라이즈 공정, 세정 공정 및 각 공정 사이의 검사공정 등이 있다. 도 2는 전공정(100) 후 웨이퍼(1W)의 주면의 전체평면도, 도 3은 도 2의 X1-X1선의 단면도를 각각 나타내고 있다. 웨이퍼(1W)의 주면에는, 예컨대 평면 사각형 모양의 복수의 칩(1C)이, 그 각각의 주위에 절단영역(CR)을 통해서 배치되어 있다. 웨이퍼(1W)의 반도체기판(이하, 단지 기판이라고 한다)(1S)은, 예컨대 실리콘(Si) 단결정으로 이루어지고, 그 주면에는 소자 및 배선층(1L)이 형성되어 있다. 이 단계의 웨이퍼(1W)의 두께(기판(1S)의 두께와 배선층(1L)의 두께와의 총합)은, 예컨대 775㎛ 정도이다. 부호 N은 노치를 나타내고 있다.
도 4은 도 2의 웨이퍼(1W)의 일예의 요부 확대 평면도, 도 5은 도 4의 X2-X2선의 단면도를 각각 나타내고 있다. 배선층(1L)에는, 층간 절연막(1Li), 배선(1L1, 1L2), 본딩패드(외부단자;이하, 단지 패드라고 한다)(1LB), 테스트용의 패드(1LBt) 및 보호막(1LP)이 형성되어 있다. 층간 절연막(1Li)은, 예컨대 산화 실리콘(SiO2 등)과 같은 무기계의 절연막에 의해 형성되어 있다. 배선(1L1, 1L2) 및 패드(1LB, 1LBt)는, 예컨대 알루미늄 등과 같은 금속막으로 형성되어 있다. 최상의 배선(1L2) 및 패드(1LB, 1LBt)를 덮는 보호막(1LP)은, 예컨대 산화 실리콘과 같은 무기계의 절연막과 폴리이미드 수지와 같은 유기계의 절연막과의 적층막으로 이루어진다. 이 보호막(1LP)의 유기계의 절연막은, 웨이퍼(1W)의 주면 최상면에 노출된 상태에서 퇴적되어 있다. 이 보호막(1LP)의 일부에는, 개구부(2)가 형성되어 있고, 거기에서 패드(1LB, 1LBt)의 일부가 노출되어 있다. 패드(1LB)는, 칩(1C)의 외주에 따라 나란히 배치되어 있다. 테스트용의 패드(1LBt)는, 칩(1C)의 절단영역(CR)에 배치되어 있다.
도 6은 도 2의 웨이퍼(1W)의 다른 예의 요부 확대 평면도, 도 7은 도 6의 X3-X3선의 단면도를 각각 나타내고 있다. 이 예에서는, 패드(1LB) 상에 베이스금속(UBM)을 통해서 범프전극(BMP)이 형성되어 있다. 범프전극(BMP)은, 예컨대 납(Pb)-주석(Sn) 또는 금(Au) 등과 같은 땜납재료로 이루어진다. 또한, 범프전극(BMP)은, 납 프리(Sn-Ag(은)-Cu(구리))조성의 땜납재료로 이루어져도 된다.
다음에, 도 1의 테스트 공정(101)에서는, 웨이퍼(1W)의 각 칩(1C)의 패드(1LB) 및 절단영역(CR)의 테스트용의 패드(1LBt)에 프로브를 대서 각종 전기적 특성검사를 행한다. 이 테스트 공정은, G/W(Good chip/Wafer)체크 공정이라고도 불리고, 웨이퍼(1W)에 형성된 각 칩(1C)의 양부를 전기적으로 판정하는 시험 공정이다.
계속되는 도 1의 후공정(102)은, 상기 테스트 공정(101) 후의 공정이며, 칩(1C)을 밀봉체(패키지)에 수납해 완성될 때까지의 공정이며, 이면가공 공정(102A), 칩 분할 공정(102B) 및 조립공정(102C)을 가지고 있다.
우선, 이면가공 공정(102A)에서는, 웨이퍼(1W)의 주면(칩 형성면)에 테이프를 첩부한다(공정(102A1)). 도 8은 웨이퍼(1W)를 첩부한 지그(3)의 전체평면도, 도 9은 도 8의 X4-X4선의 단면도, 도 10은 도 8의 다른 예의 X4-X4선의 단면도를 각각 나타내고 있다. 도 8에서는 반도체 웨이퍼(1W)의 주면의 칩(1C)의 모양을 파선으로 나타내고 있다. 지그(3)는, 테이프(3a)와 링(프레임)(3b)을 가지고 있다. 테이프(3a)의 테이프 베이스(3a1)는, 예컨대 유연성을 가지는 플라스틱 재료로 이루어지고, 그 주면에는 접착층(3a2)이 형성되어 있다. 테이프(3a)는, 그 접착층(3a2)에 의해 웨이퍼(1W)의 주면에 확실히 첩부된다. 테이프(3a)의 두께(테이프 베이스(3a1)의 두께와 접착층(3a2)의 두께와의 총합)는, 너무 두껍다면 그 후의 공정에서의 핸들링이나 테이프(3a)의 박리가 어렵게 되므로, 예컨대 130~210㎛ 정도의 얇은 것이 사용되고 있다. 이 테이프(3a)로서, 예컨대 UV테이프를 사용하는 것도 바람직하다. UV테이프는, 접착층(3a2)의 재료로서 자외선(UV)경화성 수지가 사용된 점착테이프이며, 강력한 점착력을 가지면서, 자외선을 조사하면 접착층(3a2)의 점착력이 급격에 약해지는 성질을 가지고 있다.
본 실시형태 1에서는, 이 테이프(3a)의 외주에 강성을 가지는 링(3b)이 첩부되어 있다. 링(3b)은, 테이프(3a)가 휘지 않도록 지지하는 기능을 가지는 보강부재이다. 이 보강의 관점으로부터 링(3b)은, 예컨대 스테인레스 등과 같은 금속에 의 해 형성하는 것이 바람직하지만, 금속과 같은 정도의 경도를 가지도록 두께를 설정한 플라스틱 재료에 의해 형성해도 된다. 링(3b)의 외주에는, 노치(切欠)부(3b1, 3b2)가 형성되어 있다. 이 노치부(3b1, 3b2)는, 지그(3)의 핸들링 시나 지그(3)와 지그(3)를 얹어놓는 제조장치와의 위치 맞춤 시에 사용하는 외에, 제조 장치에 지그(3)를 고정할 경우의 걸림부로서 사용된다. 본 실시형태 1에서는, 후술과 같이 다이싱 시에도 지그(3)를 사용하므로, 지그(3)의 각 부(노치부(3b1, 3b2)도 포함한다)의 치수나 형상이 이면가공과 다이싱에서 공용 가능하도록 설정되어 있다. 도 9에서는 링(3b)이 테이프(3a)의 주면(웨이퍼 첩부면)에 첩부되어 있는 경우를 나타내고, 도 10에서는 링(3b)이 테이프(3a)의 이면(웨이퍼 첨부면과는 반대측의 면)에 첩부되어 있는 경우를 나타내고 있다. 도 9에 나타낸 바와 같이, 링(3b)이 테이프(3a)의 주면에 첩부되어 있는 경우는, 링(3b)의 첩부용의 접착층을 편면(테이프(3a)의 주면의 접착층(3a2))만으로 할 수 있다. 링(3b)은, 테이프(3a)에 웨이퍼(1W)를 첩부하기 전에 첩부되어도 되고, 테이프(3a)에 웨이퍼(1W)를 첩부한 후에 첩부하여도 된다.
계속해서, 테이프(3a)에 링(3b)을 첩부하고, 서포트 강도를 향상시킨 상태에서, 웨이퍼(1W)의 두께를 측정한다(공정(102A2)). 도 11은 웨이퍼(1W)의 두께 측정의 일예의 모양을 나타내는 단면도, 도 12은 도 11의 웨이퍼(1W)의 두께 측정 시의 요부 확대 평면도를 각각 나타내고 있다. 여기에서는, 웨이퍼(1W)를 유지한 지그(3)를, 이면가공 장치의 흡착 스테이지(4) 상에 올려 놓고 진공흡착에 의해 고정한 상태에서, 적외선(lnfra red:이하, IR카메라라고 한다) 카메라(5a)를 이용해서 웨 이퍼(1W)의 이면의 높이(H1)와, 테이프(3a)의 주면의 높이(H2)를 측정한다. 이것에 의해, 웨이퍼(1W)의 실제의 두께와, 테이프(3a)의 두께의 편차(±7~8㎛정도)를 측정할 수 있고, 정확한 연삭량 및 연마량을 결정할 수 있다.
그 후, 도 13에서 나타내는 바와 같이, 연삭연마 공구(6) 및 흡착 스테이지(4)을 회전시켜서, 상기 연삭량 및 연마량에 의거해서 웨이퍼(1W)의 이면에 대하여 연삭처리 및 연마처리를 순차로 실시한다(공정(102A3, 102A4)). 이것에 의해, 도 14에서 나타내는 바와 같이, 웨이퍼(1W)의 두께를, 예컨대 100㎛ 이하(여기에서는, 예컨대 90㎛정도)의 극히 얇은 두께로 한다. 이 때의 연마처리는, 칩의 두께가 얇아져 100㎛이하가 되면 상기 연삭처리에 의해 웨이퍼(1W)의 이면에 생긴 손상이나 스트레스가 원인으로 칩의 항절(抗折)강도가 저하해 칩을 실장할 때의 압력에서 칩이 깨져버리는 불량이 생기기 쉬워지므로, 그러한 불량이 생기지 않도록 웨이퍼(1W)의 이면의 손상이나 스트레스를 없애는 것으로 중요한 처리가 된다. 연마처리로서는, 연마 패드와 실리카를 이용해서 연마하는 방법이나 화학기계연마(Chemical Mechanical Polishing:CMP)법 외에, 예컨대 질산과 플루오르산을 이용한 에칭법을 이용해도 된다.
이상과 같은 이면가공 공정 후, 흡착 스테이지(4)의 진공흡인 상태를 해제하고, 극박 웨이퍼(1W)를 유지한 지그(3)를 이면가공 장치로부터 추출한다. 이 때, 본 실시형태 1에서는, 웨이퍼(1W)가 극박으로 되어 있어도 링(3b)에 의해 테이프(3a)를 확실히 지지할 수 있으므로, 극박 웨이퍼(1W)의 핸들링이나 반송을 용이하게 할 수 있다. 또한, 그 핸들링이나 반송시에 웨이퍼(1W)가 깨어지거나 뒤집히거 나 하는 것을 방지할 수 있다. 따라서, 웨이퍼(1W)의 품질을 확보할 수가 있게 된다. 이것 때문에, 본 실시형태 1에서는, 이 이면가공 후의 단계에서 극박 웨이퍼(1W)를 지그(3)에 유지시킨 그대로의 상태에서 다른 제조공장(예컨대 어셈블리 팹(fab))에 반송 출하하고, 이면가공 후의 다이싱 및 조립을 의뢰해도 된다(공정(103A)).
다음에, 칩 분할 공정(102B)으로 이행한다. 여기에서는, 우선, 극박 웨이퍼(1W)를 유지한 지그(3)를 그대로 다이싱장치로 반송하고, 도 15에서 나타내는 바와 같이, 다이싱장치의 흡착 스테이지(7)에 얹어놓는다. 즉, 통상은, 이면가공 후에 웨이퍼(1W)의 주면에 첩부한 테이프를 벗기고, 웨이퍼(1W)의 이면에 다이싱 테이프를 첩부하는(웨이퍼 마운트) 공정이 필요하지만, 본 실시형태 1에서는, 그 웨이퍼 마운트 공정을 삭감할 수 있으므로, 반도체장치의 제조공정을 간소화 할 수 있다. 따라서, 반도체장치의 제조 시간을 단축할 수 있다. 또한, 다이싱 테이프를 불필요하게 할 수 있으므로, 재료비를 저감할 수 있고, 반도체장치의 코스트를 저감할 수 있다.
계속해서, 본 실시형태 1에서는 웨이퍼(1W)의 주면에 테이프(3a)가 첩부된 상태에서 다이싱하기 때문에, 지그(3)를 진공흡인한 상태에서 웨이퍼(1W)의 이면으로부터 IR카메라(5b)에 의해 웨이퍼(1W)의 주면의 패턴(칩(1C)이나 절단영역(CR)의 패턴)을 인식한다(공정(102B1)). 이 때, 본 실시형태 1에서는, 웨이퍼(1W)가 극해서 얇으므로 웨이퍼(1W)의 주면의 패턴 모양을 충분히 관측할 수 있다. 그 후, IR카메라(5b)에서 얻어진 패턴 정보에 의거해서 다이싱 라인(절단영역(CR))의 위치 맞춤(위치 보정)을 실시하여 다이싱을 행한다(공정(102B2)). 다이싱방식으로서는, 블레이드 다이싱방식 또는 스틸스(stealth) 다이싱방식을 채용할 수 있다.
도 16 및 도 17은 블레이드 다이싱방식의 경우를 예시하고 있다. 즉, 도 16에서 나타내는 바와 같이, 고속 회전하는 다이싱 블레이드(절단 칼날)(8)를 웨이퍼(1W)의 이면으로부터 절단영역(CR)에 눌러서 웨이퍼(1W)를 절단하고, 도 17에서 나타내는 바와 같이, 개개의 칩(1C)으로 분할한다.
도 18 및 도 19는 스틸스 다이싱방식의 경우를 예시하고 있다. 즉, 도 18에서 나타내는 바와 같이, 레이저 발생부(9)로부터 방사된 레이저 광을 웨이퍼(1W)의 이면으로부터 절단영역(CR)에 따라 조사하는 것에 의해 웨이퍼(1W)의 내부에 개질층(改質層)을 형성한 후, 도 19에서 나타내는 바와 같이, 지그(3)를 재치대(10)에 올린 상태에서, 링(3b)을 화살표 A에 나타내는 방향으로 밀어 내려 테이프(3a)를 화살표 B에서 나타내는 바와 같이 길게 늘이는 것에 의해, 상기 개질층을 기점으로서 비교적 작은 힘으로 웨이퍼(1W)를 절단하고, 개개의 칩(1C)으로 분할한다. 레이저 광으로서는, 웨이퍼(1W)에 대하여 투명한 파장을 가지는 NIR(근적외) 레이저를 예시할 수 있다. 상기 블레이드 다이싱방식의 경우, 웨이퍼(1W)가 얇아지면 절단 시에 치핑(chipping)이 생기기 쉬워져 칩의 항절강도가 저하하므로, 칩(1C)의 품질을 확보하는 관점으로부터 저속(예컨대 매초 60mm정도 또는 웨이퍼(1W)의 두께에 따라 그 이하)으로 처리하지 않을 수 없게 된다. 이것에 대하여, 스틸스 다이싱방식의 경우, 웨이퍼(1W)의 표면에 손상을 주지 않고 내부만을 할단(割斷)하기 위해서, 칩(1C)의 표면에 존재하는 치핑을 극소로 억제할 수 있다. 이것 때문에, 칩 (1C)의 항절강도를 향상시킬 수 있다. 또한, 예컨대 매초 300mm라는 고속의 절단처리를 할 수 있으므로, 쓰루풋을 향상시킬 수 있다. 또한, 상기와 같이 웨이퍼(1W)의 주면의 절단영역(CR)에는, 적외선이 투과할 수 없는 테스트용의 패드(1LBt)가 존재하므로, 웨이퍼(1W)의 주면측에서 레이저 광을 조사하면 테스트용의 패드(1LBt)가 방해되어 그 부분의 가공(개질층의 형성)이 능숙하게 할 수 없는 경우가 있다. 이것에 대하여, 본 실시형태 1에서는, 테스트용의 패드(1LBt) 등과 같은 메탈이 존재하지 않는 웨이퍼(1W)의 이면측에서 레이저 광을 조사하므로, 상기와 같은 불량을 생기지 않고 양호하게 개질층을 형성할 수 있어, 웨이퍼(1W)를 양호하게 절단할 수 있다.
여기에서, 본 실시형태 1에서는, 상기와 같은 다이싱 후의 단계에서 극박의 복수의 칩(1C)을 지그(3)에 유지시킨 그대로의 상태에서 다른 제조공장(예컨대 어셈블리 팹)에 반송 출하하고, 다이싱 공정도 후의 조립을 의뢰해도 된다(공정(103B)).
다음에, 조립공정(102C)으로 이행한다. 여기에서는, 복수의 칩(1C)을 유지한 지그(3)를 픽업 장치로 반송한다. 도 20은 픽업 장치에 얹혀진 지그(3)의 요부 확대 단면도를 나타내고 있다. 테이프(3a)의 이면측에는 압상핀(11)이 상하 움직임 가능한 상태로 설치되어 있다. 또한, 칩(1C)의 이면 윗쪽에는, 콜렛(12)이 상하 좌우로 이동가능한 상태로 설치되어 있다. 콜렛(12)으로서 평콜렛를 이용했지만 각뿔콜렛를 이용해도 된다. 이 픽업 공정에서는, 도 21에서 나타내는 바와 같이, 테이프(3a)의 이면을 진공흡인한 상태에서, 압상핀(11)에 의해 테이프(3a)의 이면으로 부터 칩(1C)을 밀어 올린다. 이 때, 테이프(3a)로서 상기 UV테이프를 사용했을 경우에는 테이프(3a)의 접착층(3a2)에 자외선을 조사하는 것에 의해 접착층(3a2)을 경화시켜 접착력을 약하게 한다. 이 상태에서 반도체칩(1C)을 콜렛(12)에 의해 진공흡인하는 것에 의해, 도 22에서 나타내는 바와 같이, 칩(1C)을 픽업한다(공정(102C1)).
그러나, 칩(1C)이 얇아지면 UV테이프를 사용했다고 하여도 압상핀(11)의 가압력에 의해 칩(1C)이 깨어지거나 픽업 미스를 야기할 경우가 있다. 그러한 경우에는, 다음과 같이 해도 된다. 도 23은 픽업 장치에 얹혀진 지그(3)의 요부 확대 단면도를 나타내고 있다. 여기에서는 테이프의 이면측에 다돌기 흡착구(13)가 설치되어 있다. 이 경우, 도 24에서 나타내는 바와 같이, 다돌기 흡착구(13)의 흡인 구멍을 통해서 테이프(3a)를 그 이면측에서 진공 흡인하는 것에 의해, 칩(1C)의 주면과 테이프(3a)의 주면과의 접촉 상태를 면접촉에서 점접촉으로 바꾼다. 이것에 의해, 칩(1C)과 테이프(3a)와의 접촉 면적을 저감할 수 있다. 이 상태에서, 도 25에서 나타내는 바와 같이, 칩(1C)을 콜렛(12)에 의해 픽업한다(공정(102C1)). 이것에 의해, 극박 칩(1C)에서도 깨어짐 등을 생기게 하지 않고 픽업할 수 있다. 이 경우는, 테이프(3a)로서 UV테이프를 사용하지 않고도 칩(1C)의 픽업을 용이하게 할 수 있지만, UV테이프를 사용하고, 픽업 시에 테이프(3a)의 접착층(3a2)에 자외선을 조사하여 접착성을 저하시키는 것으로 더 칩(1C)의 픽업을 용이하게 할 수 있다.
계속해서, 상기한 바와 같이 해서 픽업한 칩(1C)을 기존의 반전 유닛에 의해 칩(1C)의 주면이 위를 향하도록 반전시킨 후, 도 26에서 나타내는 바와 같이, 콜렛 (12)에 의해, 예컨대 프린트 배선기판(15)의 칩 실장영역까지 이송한다. 프린트 배선기판(15)의 칩 실장영역에는, 예컨대 은(Ag) 페이스트 등과 같은 접착재(16)가 매트릭스 모양으로 점재한 상태에서 도포되어 있다. 프린트 배선기판(15) 대신에 리드 프레임의 다이 패드(칩 탑재부) 상에 칩(1C)을 실장하는 경우도 있다. 또한, 픽업한 칩(1C)을 반송 트레이에 수용해서 다른 제조공장(예컨대 어셈블리 팹)에 반송 출하하고, 이 공정 후의 조립을 의뢰해도 된다(공정(103C)). 이러한 반송 트레이에 관해서는 후술한다. 계속해서, 도 27에서 나타내는 바와 같이, 칩(1C)의 이면을 프린트 배선기판(15)의 칩 실장영역을 향한 상태에서 칩(1C)을 칩 실장영역에 올리고, 적절한 방향으로 스크라이브하고, 또한, 칩(1C)을 적당하게 눌러서 접착재(16)를 칩(1C)의 이면전체로 넓힌다. 그 후, 접착재(16)를 경화시켜서 칩(1C)을 프린트 배선기판(15) 상에 고착한다(공정(102C2)). 그 후, 도 28에서 나타내는 바와 같이, 칩(1C)의 주면의 패드(1LB)와 프린트 배선기판(15)의 전극을 본딩와이어(이하, 간단히 와이어라고 한다)(17)에 의해 접속한다(공정(102C3)). 그 후, 트랜스퍼 몰드법을 이용해서 에폭시 수지 등과 같은 플라스틱 재료로 이루어지는 밀봉체에 의해 칩(1C)을 밀봉한다(공정(102C4)). 상기 도 6 및 도 7에 나타낸 것 같이 칩(1C)이 범프전극(BMP)을 가진 경우는, 상기 픽업 공정(102C1)에서 칩(1C)을 그 주면이 아래를 향한 상태에서 프린트 배선기판(15)의 칩 실장영역으로 이송하고, 칩(1C)의 범프전극(BMP)과 칩 실장영역의 전극을 페이스트재를 이용해서 임시고정한 후, 리플로우 처리(열경화처리)함으로써 칩(1C)의 범프전극(BMP)과 프린트 배선기판(15)의 전극을 고착한다(플립칩 본딩). 그 후, 칩(1C)과 프린트 배선기판(15)과 의 대향면 사이에 언더필을 충전한 후, 칩(1C)을 상기와 같이 밀봉한다(공정(104C4)).
도 29는, 본 실시형태 1의 반도체장치의 제조방법에 의해 제조된 반도체장치(20)의 단면도의 일예를 나타내고 있다. 이 반도체장치(20)는, 1개의 패키지 내에 원하는 기능의 시스템이 구축된 SIP(System In Package) 구성으로 되어 있다. 이 반도체장치(20)를 구성하는 프린트 배선기판(15)의 이면에는, 복수의 범프전극(21)이 매트릭스 모양으로 배치되어 있다. 또한, 프린트 배선기판(15)의 주면 상에는, 복수의 박형의 칩(1C1~1C3)(1C)이 적층되어 있다. 최하층의 칩(1C1)은, 그 주면의 범프전극(BMP)을 통해서 프린트 배선기판(15)의 주면 상에 실장되어 있다. 이 칩(1C1)의 주면에는, 예컨대 CPU(Central Processing Unit)이나 DSP(Digital Signal Processor) 등과 같은 논리회로가 형성되어 있다. 이 칩(1C1)의 이면상에는, 다이 어태치 필름(22)을 통해서 칩(1C2)이 실장되어 있다. 칩(1C2)의 주면에는, 예컨대 SRAM(Static Random Access Memory)이나 플래시 메모리 등과 같은 메모리 회로가 형성되어 있다. 이 칩(1C2)의 주면의 패드(1LB)는, 와이어(17)를 통해서 프린트 배선기판(15)의 주면의 전극과 전기적으로 접속되어 있다. 이 칩(1C2)의 주면 상에는, 스페이서(23) 및 다이 어태치 필름(22)을 통해서 칩(1C3)이 실장되어 있다. 이 칩(1C3)에는, 예컨대 SRAM이나 플래시 메모리 등과 같은 메모리 회로가 형성되어 있고, 칩(1C3)의 주면의 패드(1LB)는, 와이어(17)를 통해서 프린트 배선기판(15)의 주면의 전극과 전기적으로 접속되어 있다. 이러한 칩(1C1~1C3) 및 와이어(17)는, 예컨대 에폭시 수지로 이루어진 밀봉체(24)에 의해 밀봉되어 있다. 상기의 본 실시 형태 1의 반도체장치의 제조방법에 의하면, 도 29과 같은 칩(1C1~1C3)과 같은 다단 적층을 할 수 있고, SIP 구성을 가지는 반도체장치(20)의 박형화를 실현할 수 있다. 또한, SIP구성을 갖는 반도체장치(20)의 신뢰성을 향상시킬 수 있다.
본 실시형태 1에서는, 테이프(3a)로의 링(3b)의 첩부는 두께 측정 전에 행한 예에 대해서 나타냈지만, 이면연삭 공정의 전에, 테이프(3a)로의 링(3b)의 첩부가 완료되면 좋다.
(실시형태 2)
본 실시형태 2에서는, 박형의 칩용의 반송 트레이에 대해서 설명한다. 도 30은 일반적인 반송 트레이(90)의 요부 단면도를 나타내고 있다. 칩(1C)의 박형화에 따라, 반송 트레이(90)의 포켓(90a)도 제품보호성을 고려해서 얕게 되어 있지만, 포켓(90a)이 지나치게 얕으면 칩(1C)을 포켓(90a)에 출입할 때에 그 출입 작업이, 그 주위의 포켓(90a)에 이미 수용되어 있는 다른 칩(1C)에 영향을 주고, 다른 칩(1C)이 포켓(90a)의 바깥으로 나가버리는 문제가 있다. 도 31은, 그 일예를 나타내고 있고, 칩(1C)을 반송 트레이(90)의 포켓(90a)에 수용하는 모양을 나타내고 있다. 일반적으로 칩(1C)을 반송 트레이(90)의 포켓(90a)에 수용하기 위해서는, 칩(1C)을 콜렛(12)(여기서는 각뿔콜렛를 예시하고 있다)으로 진공흡인한 상태에서 반송 트레이(90)의 원하는 포켓(90a)의 위치까지 이송한 후, 콜렛(12)의 진공흡인 상태를 해제해서 칩(1C)을 원하는 포켓(90a)에 낙하시켜서 수용하고 있다. 그러나, 칩(1C)의 박형화가 진행해 100㎛정도 이하의 두께가 되면, 칩(1C)이 가벼워지는 것에 더하여, 흡반효과, 정전기작용 혹은 칩(1C)의 주면의 폴리이미드 수지의 점착성 에 의해, 콜렛(12)의 진공상태를 해제한 것 만으로는 칩(1C)이 콜렛(12)으로부터 분리되지 않거나, 분리되기 어려워져 능숙하게 포켓(90a)에 들어가지 않거나 하는 등의 문제가 생기고 있다. 그래서, 칩(1C)을 포켓(90a)에 수용할 때에, 도 31의 화살표에서 나타내는 바와 같이, 공기를 역분사시키는 것에 의해, 칩(1C)을 콜렛(12)으로부터 분리하고, 원하는 포켓(90a)에 수용하게 되어 있다. 그러나, 반송 트레이(90)의 포켓(90a)이 얕은 데 더하여, 칩(1C)이 얇고 가벼우므로, 콜렛(12)으로부터의 공기류의 영향에 의해, 그 주위의 다른 포켓(90a)에 이미 수용되어 있는 다른 칩(1C)이 포켓(90a)의 바깥으로 나가버리는 문제가 생긴다. 여기에서, 포켓(90a)의 깊이를 칩(1C)의 두께에 대하여 깊게 하는 것이 고려된다. 이 경우, 칩(1C)의 출입 시의 문제는 없어지게 되지만, 단순히 포켓(90a)을 깊게 하면, 도 32에서 나타내는 바와 같이, 칩(1C)을 반송 트레이(90)에 수용한 상태에서, 칩(1C)의 주면에서 그것에 대향하는 반송 트레이(90)의 이면(천장면)까지의 거리(Z1)가 길어지는 결과, 반송중에 칩(1C)이 상하 움직이거나 회전하거나 하기 쉬워지기 때문에, 칩(1C)에 손상이나 치핑 등이 생기거나, 칩(1C)의 동작에 의해 반송 트레이(90)의 내벽면의 일부가 깎아져 이물이 발생하거나 하는 문제가 생긴다.
그래서, 본 실시형태 2에서는, 박형의 칩(1C)의 반송 트레이(이하, 간단히 트레이라고 한다)에의 출입 시에는 주위의 칩(1C)에 악영향을 미치지 않도록 할 수 있고, 또한, 칩(1C)의 반송 중에는 칩(1C)이 상하 움직이거나 회전하거나 하지 않도록 할 수 있는 반송 트레이에 대해서 설명한다. 또, 반송은, 공정 사이의 반송과, 그 밖에 출하를 위한 반송 등, 여러가지인 목적을 위한 반송을 포함한다.
도 33은 본 실시형태 2의 트레이(27)의 주면의 전체평면도, 도 34은 도 33의 트레이(27)의 이면의 전체평면도, 도 35은 도 33 및 도 34의 X5-X5선의 단면도, 도 36은 도 33~도 35의 트레이(27)의 테이프를 제거한 모양의 단면도를 각각 나타내고 있다.
본 실시형태 2의 트레이(27)는, 박형의 칩(1C)의 반송에 사용되는 용기이다. 이 트레이(27)의 외관은, 예컨대 1개의 각부(角部)에 인덱스용의 면취(面取)부(27a)가 형성된 평면 거의 정방형의 얇은 판자 모양으로 되어 있고, 그 외형치수는, 예컨대 종(縱) 50mm정도, 횡(橫) 50mm정도, 높이 4mm정도로 되어 있다. 트레이(27)의 구성 재료는, 예컨대 AAS(아크릴니트릴-아크릴레이트-스틸렌)수지, ABS(아크릴니트릴-부타디엔-스틸렌)수지 또는 PS(폴리스틸렌) 수지 등과 같은 절연 재료로 이루어지고, 정전기의 대전을 저감하여 칩의 정전파괴를 억제 또는 방지하는 관점으로부터, 예컨대 친수성 폴리머가 함유되어 있다. 이 정전파괴 대책으로서, 트레이(27)에 카본을 첨가하거나, 트레이(27)에 도체 패턴을 형성하거나 하여도 되지만, 친수성 폴리머를 첨가한 경우는, 카본의 첨가와 비교해서 이물의 발생을 저감할 수 있고, 또한, 도체 패턴의 형성에 비교해서 형성 방법이 용이하여 트레이(27)의 코스트를 저감할 수 있다. 이 트레이(27)의 주면 및 이면의 중앙에는, 그 주면 및 이면을 관통하는 개구부(27b)가 형성되고 있고, 그 개구부(27b)를 막도록 테이프(27c)가 첩부되어 있다. 테이프(27c)는, 테이프 베이스(27c1)와 그 주면에 형성된 접착층(27c2)을 가지고 있다.
다음에, 도 37은 상기 트레이(27)에 칩(1C)을 수용해 2단 적층 했을 때의 트 레이(27)의 주면의 전체평면도, 도 38은 도 37의 X6-X6선의 단면도를 각각 나타내고 있다.
여기에는, 2장의 트레이(27)가, 각각의 트레이(27)의 인덱스용의 면취부(27a)의 위치를 맞춘 상태에서, 하단의 트레이(27)의 주면의 볼록(凸)부에, 상단의 트레이(27)의 이면의 오목(凹)부를 끼워 맞춰서 트레이(27)의 두께 방향으로 안정한 상태에서 적층되어 있는 경우가 예시되어 있다.
각 트레이(27)의 테이프(27c)의 주면 상에는, 예컨대 4×4개의 칩(1C)이, 테이프(27c)의 접착층(27c2)에 의해 첩부되어 있다. 즉, 칩(1C)은, 그 주면(소자나 배선이 형성된 면)을 상단의 트레이(27)의 이면에 대향시키고, 또한, 칩(1C)의 이면(소자나 배선이 형성되어 있지 않은 면)을 하단의 트레이(27)의 테이프(27c)의 주면에 접착된 상태로 얹혀져 있다. 이것 때문에, 칩(1C)의 출입에 대하여 그 작업이, 트레이(27)에 이미 수용되어 있는 다른 칩(1C)에 악영향을 미칠 수도 없다. 또한, 칩(1C)의 반송에 대하여 칩(1C)은 테이프(27c)에 첩부되어 고정되고 있고, 상하 좌우로 움직이거나 회전하거나 하는 일도 없으므로, 치핑 등의 발생도 생기지 않고, 칩(1C)의 이동에 의해 트레이(27)가 깎아져 이물이 발생하는 일도 없다. 따라서, 칩(1C)의 품질을 확보할 수 있다.
테이프(27c)는, 예컨대 UV테이프로 이루어지고, 칩(1C)을 트레이(27)로부터 픽업하는 때에는, 테이프(27c)의 접착층(27c2)에 자외선을 조사하는 것에 의해, 그 접착층(27c2)의 접착성을 저하시킨다. 이것에 의해, 트레이(27)로부터 칩(1C)의 픽업을 용이하게 할 수 있다. 상기 이면가공이나 다이싱 시에 사용한 테이프(3a)에서 는 이면가공이나 다이싱시의 기계적인 응력에 견디기 위해 강력한 접착성이 필요로 되었지만, 이 트레이(27)의 테이프(27c)의 경우, 상기 테이프(3a)보다도 낮은 접착력으로 좋으므로, 칩(1C)이 얇아도, 자외선 조사에 의해 접착력을 낮추는 것으로 칩(1C)을 깨지 않고 용이하게 픽업할 수 있다.
또한, 도 39에서 나타내는 바와 같이, 테이프(27c)의 이면으로부터 진공흡인 수단(28)에 의해 테이프(27c)를 흡인하면, 칩(1C)의 이면과 테이프(27c)의 주면과의 접촉 상태가 면접촉으로부터 점접촉으로 변하는 구성으로 할 수도 있다. 이것에 의해, 칩(1C)과 테이프(27c)과의 접촉 면적을 저감할 수 있으므로, 칩(1C)을 깨지 않고, 더 용이하게 픽업할 수 있다. 이 경우는, 테이프(27c)로서 UV테이프를 이용하지 않아도 칩(1C)의 픽업을 용이하게 할 수 있지만, UV테이프를 사용하고, 픽업 시에 테이프(27c)의 접착층(27c2)에 자외선을 조사해 접착성을 저하시킴으로써 칩(1C)의 픽업의 용이성을 더 향상시킬 수 있다. 또, 칩(1C)의 픽업 후의 조립은, 상기 실시형태 1과 같으므로 설명을 생략한다.
또한, 테이프(27c)는, 착탈 자재의 상태로 되어 있다. 테이프(27c)를 반송 마다 재첩부하는 것에 의해 테이프(27c)에 부착된 이물이 칩(1C)에 부착하는 문제를 회피할 수 있다. 따라서, 칩(1C)의 반송중의 품질을 확보할 수 있다.
또한, 테이프(27c)를 투명한 재료로 형성하는 것에 의해, 테이프(27c)에 붙여진 칩(1C)의 이면을 테이프(27c)를 통해서 검사할 수 있다.
다음에, 본 실시형태 2의 칩(1C)의 트레이(27)에의 수용 방법의 일예를 설명한다.
도 40 및 도 41은, 박형의 칩(1C)을 트레이(27)에 수용하는 공정 시의 트레이(27)의 요부 단면도를 나타내고 있다. 우선, 도 40에서 나타내는 바와 같이, 칩(1C)을 콜렛(12)에 의해 진공 흡인한 상태에서 트레이(27)의 테이프(27c)의 주면상의 원하는 위치로 이송한다. 여기에서는, 칩(1C)의 주면을 콜렛(12)의 진공흡착면을 향한 상태에서 칩(1C)을 흡인한다. 계속해서, 콜렛(12)의 진공흡인 상태를 해제한다. 상기와 같이 칩(1C)의 두께가 100㎛정도로 얇아지면 칩(1C)이 가벼워지는 것에 더하여, 흡반효과나 정전기작용 혹은 칩(1C)의 주면측의 폴리이미드 수지막의 점착력에 의해 진공흡인 상태를 해제한 것 만으로는 칩(1C)이 콜렛(12)으로부터 분리되지 않는다. 그래서, 본 실시형태 2에서도, 도 41에서 나타내는 바와 같이, 공기를 칩(1C)측에 가볍게 역분사한다. 이것에 의해, 칩(1C)을 테이프(27c)의 원하는 위치에 얹어 테이프(27c)로 첩부한다. 이 때, 본 실시형태 2에서는, 트레이(27)에 이미 수용되어 있는 다른 칩(1C)이 테이프(27c)에 첩부되어 고정되어 있으므로, 상기 콜렛(12)으로부터 역분사된 공기류가 트레이(27)에 이미 수용되어 있는 다른 칩(1C)에 흘러도 다른 칩(1C)이 움직여버리지 않도록 할 수 있다.
다음에, 칩(1C)의 반송중에 칩(1C)의 이면을 검사하는 방법의 일예를 설명한다. 도 42은 칩(1C)의 이면검사의 모양을 나타내고 있다. 칩(1C)의 이면에 치핑이나 이물이 있는가 없는가 등을 검사하는 이면검사에 대해서는, 도 38의 상태로부터 트레이(27)를 도 42에서 나타내는 바와 같이 반전시켜, 화살표에 나타내는 방향으로부터 칩(1C)의 이면을 검사한다. 칩(1C)은 테이프(27c)에 첩부된 그대로의 상태라고 한다. 검사 종료 후, 다시 트레이(27)를 반전시켜서 원래의 도 38의 상태로 되돌린다. 도 30에서 나타낸 트레이(90)의 경우, 같은 이면검사를 행한 후, 트레이(90)를 원래의 상태로 되돌렸을 때에, 칩(1C)이 얇고 가벼운 것에 더하여, 정전기작용이나 칩(1C)의 주면의 폴리이미드 수지의 점착성 때문에, 칩(1C)이 상단의 트레이(90)의 이면(천장면)에 첩부된 그대로 되어버리는 경우가 있다. 이것 때문에, 칩(1C)을 트레이(90)로부터 픽업하는 단계에서, 상기 원래의 상태에서 상단의 트레이(90)를 제거했을 때에 하단의 트레이(90)의 포켓(90a)에 칩(1C)이 존재하지 않고 칩(1C)을 픽업할 수 없다는 문제가 있다. 이것에 대하여, 본 실시형태 2에서는, 칩(1C)의 이면검사시에 있어서도 칩(1C)은 트레이(27)의 주면의 테이프(27a)에 첩부된 그대로 고정되어 있으므로, 트레이(27)를 원래의 상태로 되돌렸을 때에, 칩(1C)이 상단의 트레이(27)의 이면(천장면)에 첩부된 그대로 되는 일은 없다. 따라서, 칩(1C)을 트레이(27)로부터 픽업하는 단계에서, 상기 원래의 상태에서 상단의 트레이(27)를 제거했을 때에 하단의 트레이(27)에 칩(1C)이 존재하지 않는다는 불량이 생기지 않으므로, 칩(1C)을 양호하게 픽업할 수 있다.
(실시형태 3)
본 실시형태 3에서는, 도 1의 웨이퍼 두께 측정 공정(102A2)의 변형예에 대해서 설명한다. 도 43은, 본 실시형태 3의 웨이퍼 두께 측정 공정의 설명도를 나타내고 있다.
본 실시형태 3에서는, 미리 오프라인에서 두께 측정기(30)를 이용해서 웨이퍼(1W)의 두께를 측정하고, 그 데이터를 이면가공 장치에 전송한다. 이면가공 장치에서는, 흡착 스테이지 상의 웨이퍼(1W)의 이면의 높이를 검출하고, 상기 웨이퍼 (1W)의 두께 측정값을 고려해서 필요량을 연삭 및 연마한다. 본 실시형태 3의 경우는, 비싼 IR카메라를 불필요하게 할 수 있다.
(실시형태 4)
본 실시형태 4에서는, 도 1의 웨이퍼 두께 측정 공정(102A2)의 다른 변형예에 대해서 설명한다. 도 44는, 본 실시형태 4의 웨이퍼 두께 측정 공정의 설명도를 나타내고 있다.
본 실시형태 4에서는, 테이프(3a)의 두께를 IR카메라(5a) 또는 두께 측정기(30)에 의해 직접 측정하고, 그 데이터를 이면가공 장치에 전송한다. 이면가공 장치에서는, 흡착 스테이지(4) 상의 웨이퍼(1W)의 이면의 높이를 검출하고, 그 검출값과 상기 테이프(3a)의 두께로부터 웨이퍼(1W)의 두께를 산출한다. 그리고, 흡착 스테이지(4)의 상면을 제로 기준으로 해서 필요량을 연삭 및 연마한다.
(실시형태 5)
본 실시형태 5에서는, 웨이퍼의 이면에 다이 어태치 필름을 첩부한 경우의 다이싱 처리에 대해서 설명한다. 도 45~도 47은 본 실시형태 5의 반도체장치의 제조공정중의 웨이퍼(1W)의 단면도를 나타내고 있다.
우선, 도 45에서 나타내는 바와 같이, 웨이퍼(1W)의 이면에 다이 어태치 필름(22)을 첩부한다. 이 다이 어태치 필름(22)은, 예컨대 접착 기능을 가진 에폭시 수지나 폴리이미드 수지 등과 같은 수지재료에 도전성 필러를 충전한 것으로, 칩을 리드 프레임이나 배선 기판에 고정하기 위한 접착재이다. 계속해서, 상기 실시형태 1과 같이 하여 얻어진 웨이퍼(1W)의 주면의 패턴 데이터에 의거하여 다이싱 처리를 행한다. 이 다이싱을 행하는 경우에는, 예컨대 2축(軸) 다이서를 이용하고, 1축 블레이드에 의해 도 46에서 나타내는 바와 같이 다이 어태치 필름(22)을 절단한 후, 상기 1축 블레이드보다도 칼날 폭(절단 폭)이 좁은 2축 블레이드에 의해 도 47에서 나타내는 바와 같이 웨이퍼(1W)를 절단한다. 다이 어태치 필름(22)의 절단에 대해서는, 레이저 광을 이용해도 된다. 이러한 본 실시형태 5에 의하면, 이면에 다이 어태치 필름(22)을 첩부한 칩(1C)을 준비할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
이상의 설명에서는 주로서 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용 분야인 반도체장치의 제조방법에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것은 아니고 여러가지 적용 가능하여, 예컨대 마이크로 머신의 제조방법에도 적용할 수 있다.
본 발명은, 반도체장치의 제조업에 적용할 수 있다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
즉, 프레임부를 가지는 테이프를 반도체 웨이퍼의 주면에 붙인 상태에서 반도체 웨이퍼의 이면을 연삭 및 연마한 후, 상기 테이프를 붙인 상태에서 반도체 웨이퍼를 절단해 반도체칩으로 분할하는 것에 의해, 후 공정시에서의 얇은 반도체 웨 이퍼 및 반도체칩의 품질열화를 억제 또는 방지할 수 있으므로, 박형의 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 프레임부를 가진 테이프를 반도체 웨이퍼의 주면에 붙인 상태에서 반도체 웨이퍼를 이송하는 것에 의해, 반도체 웨이퍼가 깨지는 문제를 억제 또는 방지할 수 있으므로, 박형의 반도체장치의 수율을 향상시킬 수 있다.

Claims (26)

  1. (a) 주면 및 그 반대면의 이면을 가지는 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 반도체 웨이퍼의 주면에, 반도체 소자를 가지는 반도체칩을 형성하는 공정,
    (c) 상기 반도체 웨이퍼의 주면에, 외주에 프레임이 설치된 테이프를 첩부(貼付)하는 공정,
    (d) 상기 반도체 웨이퍼의 주면에 상기 테이프를 첩부한 상태로, 상기 반도체 웨이퍼의 이면을 연삭한 후, 연마하는 공정,
    (e) 상기 반도체 웨이퍼의 주면에 상기 테이프를 첩부한 상태로, 상기 반도체 웨이퍼를 절단하고, 상기 반도체칩으로 분할하는 공정,
    (f) 상기 (e) 공정 후의 반도체칩을 추출하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 (d) 공정에 앞서, 상기 테이프에 첩부된 상기 반도체 웨이퍼의 두께를 측정하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 (e) 공정은,
    (e1) 상기 반도체 웨이퍼의 주면의 절단영역을 인식하는 공정,
    (e2) 상기 (e1) 공정 후, 상기 반도체 웨이퍼의 이면으로부터 상기 절단영역에 절단 칼날을 대어 상기 반도체 웨이퍼를 절단하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 (e1) 공정에서는, 적외선 카메라를 이용하여 상기 반도체 웨이퍼의 이면으로부터 상기 반도체 웨이퍼의 주면의 절단영역을 인식하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 (e) 공정은,
    (e1) 상기 반도체 웨이퍼의 주면의 절단영역을 인식하는 공정,
    (e2) 상기 (e1) 공정에 의해 얻어진 절단영역의 패턴 데이터를 이용하여, 상기 반도체 웨이퍼의 이면으로부터 절단영역에 레이저를 조사하여, 상기 반도체 웨이퍼의 내부에 개질층을 형성하는 공정,
    (e3) 상기 테이프를 길게 늘이는 것에 의해, 상기 반도체 웨이퍼를 절단하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 (e1) 공정에서는, 적외선 카메라를 이용하여 상기 반도체 웨이퍼의 이면으로부터 상기 반도체 웨이퍼의 주면의 절단영역을 인식하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 (e) 공정은,
    (e1) 상기 반도체 웨이퍼의 주면의 절단영역을 인식하는 공정,
    (e2) 상기 반도체 웨이퍼의 이면에 다이 어태치층을 형성하는 공정,
    (e3) 상기 (e1) 공정 후, 상기 반도체 웨이퍼의 절단영역의 상기 다이 어태치층에 제1 절단 칼날을 대어 절단하는 공정,
    (e4) 상기 (e1) 공정에 의해 얻어진 절단영역의 패턴 데이터를 이용하여, 상기 반도체 웨이퍼의 이면으로부터 절단영역에 상기 제1 절단 칼날보다도 그 폭이 좁은 제2 절단칼을 대어 상기 반도체 웨이퍼를 절단하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 (f) 공정에서는, 상기 테이프를 상기 반도체 웨이퍼의 주면이 첩부된 면과는 반대의 이면측으로부터 흡인하고, 상기 테이프의 주면과 상기 반도체칩의 주면과의 접촉상태를 면접촉에서 점접촉으로 바꾼 상태에서, 상기 반도체칩을 추출하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 1 항에 있어서,
    (g) 상기 (f) 공정에서 상기 반도체칩을 추출한 후, 반송 트레이의 점착 테이프에 첩부하는 공정,
    (h) 상기 반도체칩을 상기 반송 트레이의 점착 테이프에 첩부한 상태에서 소망의 장소로 반송하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 반송 트레이의 점착 테이프는 자외선을 조사하면 점착성이 저하하는 특성을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 9 항에 있어서,
    상기 반송 트레이의 점착 테이프는 착탈자재의 상태로 상기 반송 트레이에 첩부되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 9 항에 있어서,
    상기 반송 트레이의 점착 테이프는 투명한 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 1 항에 있어서,
    (g) 상기 (f) 공정에서 상기 반도체칩을 추출한 후, 소망의 기판에 실장하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 1 항에 있어서,
    상기 (d) 공정 후의 반도체 웨이퍼의 두께가 100㎛보다 얇은 것을 특징으로 하는 반도체장치의 제조방법.
  15. (a) 주면 및 그 반대면의 이면을 가지는 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 반도체 웨이퍼의 주면에, 반도체 소자를 가지는 반도체칩을 형성하는 공정,
    (c) 상기 반도체 웨이퍼의 주면에, 외주에 프레임이 설치된 테이프를 첩부하는 공정,
    (d) 상기 반도체 웨이퍼의 주면에 상기 테이프를 첩부한 상태로, 상기 반도체 웨이퍼의 이면을 연삭한 후, 연마하는 공정,
    (e) 상기 (d) 공정 후의 반도체 웨이퍼를, 그 주면에 상기 테이프를 첩부한 상태로 외부로 출하하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 외부에서는,
    (f) 상기 반도체 웨이퍼의 주면에 상기 테이프를 첩부한 상태로, 상기 반도체 웨이퍼를 절단하고, 상기 반도체칩으로 분할하는 공정,
    (g) 상기 (f) 공정 후의 반도체칩을 추출하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  17. (a) 주면 및 그 반대면의 이면을 가지는 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 반도체 웨이퍼의 주면에, 반도체 소자를 가지는 반도체칩을 형성하는 공정,
    (c) 상기 반도체 웨이퍼의 주면에, 외주에 프레임이 설치된 테이프를 첩부하는 공정,
    (d) 상기 반도체 웨이퍼의 주면에 상기 테이프를 첩부한 상태로, 상기 반도체 웨이퍼의 이면을 연삭한 후, 연마하는 공정,
    (e) 상기 반도체 웨이퍼의 주면에 상기 테이프를 첩부한 상태로, 상기 반도체 웨이퍼를 절단하고, 상기 반도체칩으로 분할하는 공정,
    (f) 상기 (e) 공정 후의 반도체 웨이퍼를, 그 주면에 상기 테이프를 첩부한 상태로 외부로 출하하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 외부에서는,
    (g) 상기 (f) 공정 후의 반도체칩을 추출한 후, 소망의 기판에 실장하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  19. (a) 주면 및 그 반대면의 이면을 가지는 반도체 웨이퍼를 준비하는 공정,
    (b) 상기 반도체 웨이퍼의 주면에, 반도체 소자를 가지는 반도체칩을 형성하는 공정,
    (c) 상기 반도체 웨이퍼의 이면을 연삭한 후, 연마하는 공정,
    (d) 상기 반도체 웨이퍼를 절단하고, 상기 반도체칩으로 분할하는 공정,
    (e) 상기 (d) 공정 후의 반도체칩을 추출하고, 반송 트레이의 점착 테이프에 첩부하는 공정,
    (f) 상기 반도체칩을 상기 반송 트레이의 점착 테이프에 첩부한 상태로 소망의 장소로 반송하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 (e) 공정은, 상기 (d) 공정 후의 반도체칩을 진공흡착 수단에 의해 흡착한 상태로 상기 반송 트레이의 소망의 위치까지 이송한 후, 상기 진공흡착 수단의 진공흡인 상태를 해소하고, 대신에 공기를 역분사하는 것에 의해 상기 반도체칩을 상기 진공흡착 수단으로부터 분리하여 상기 반송 트레이의 점착 테이프 측에 낙하시키는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 19 항에 있어서,
    상기 반송 트레이의 점착 테이프는 자외선을 조사하면 점착성이 저하하는 특성을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 19 항에 있어서,
    상기 반송 트레이의 점착 테이프는 착탈자재의 상태로 상기 반송 트레이에 첩부되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 19 항에 있어서,
    상기 반송 트레이의 점착 테이프는 투명하고, 상기 반송 트레이의 상기 점착 테이프를 통하여 상기 반도체칩의 이면을 검사하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 19 항에 있어서,
    상기 반송 트레이로부터 상기 반도체칩을 추출한 후, 소망의 기판에 실장하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 19 항에 있어서,
    상기 반도체칩의 주면에는, 폴리이미드 수지막이 형성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 19 항에 있어서,
    상기 (c) 공정 후의 반도체 웨이퍼의 두께가 100㎛ 또는 100㎛보다 얇은 것을 특징으로 하는 반도체장치의 제조방법.
KR1020050041861A 2004-05-20 2005-05-19 반도체장치의 제조방법 KR20060048012A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004150048A JP2005332982A (ja) 2004-05-20 2004-05-20 半導体装置の製造方法
JPJP-P-2004-00150048 2004-05-20

Publications (1)

Publication Number Publication Date
KR20060048012A true KR20060048012A (ko) 2006-05-18

Family

ID=35375733

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050041861A KR20060048012A (ko) 2004-05-20 2005-05-19 반도체장치의 제조방법

Country Status (5)

Country Link
US (1) US20050260829A1 (ko)
JP (1) JP2005332982A (ko)
KR (1) KR20060048012A (ko)
CN (1) CN100407379C (ko)
TW (1) TW200539338A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825798B1 (ko) * 2006-12-29 2008-04-28 삼성전자주식회사 다이싱 방법
KR101360635B1 (ko) * 2006-05-23 2014-02-07 르네사스 일렉트로닉스 가부시키가이샤 반도체장치의 제조방법

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US20060091126A1 (en) * 2001-01-31 2006-05-04 Baird Brian W Ultraviolet laser ablative patterning of microstructures in semiconductors
US7910822B1 (en) * 2005-10-17 2011-03-22 Solaria Corporation Fabrication process for photovoltaic cell
US8153464B2 (en) * 2005-10-18 2012-04-10 International Rectifier Corporation Wafer singulation process
KR100675001B1 (ko) * 2006-01-04 2007-01-29 삼성전자주식회사 웨이퍼 다이싱 방법 및 그 방법을 이용하여 제조된 다이
KR100679684B1 (ko) * 2006-02-16 2007-02-06 삼성전자주식회사 외곽에 보호층이 형성된 웨이퍼 레벨 반도체 소자 제조방법
JP2007235069A (ja) * 2006-03-03 2007-09-13 Tokyo Seimitsu Co Ltd ウェーハ加工方法
US7494900B2 (en) * 2006-05-25 2009-02-24 Electro Scientific Industries, Inc. Back side wafer dicing
KR20080015363A (ko) 2006-08-14 2008-02-19 야마하 가부시키가이샤 웨이퍼 및 반도체 소자의 검사 방법 및 장치
JP4830772B2 (ja) * 2006-10-11 2011-12-07 ヤマハ株式会社 半導体チップの検査方法
JP4994757B2 (ja) * 2006-09-15 2012-08-08 三菱電機株式会社 半導体装置の製造方法、半導体ウエハおよび半導体装置
JP5122854B2 (ja) * 2007-04-13 2013-01-16 株式会社ディスコ デバイスの研削方法
WO2008125543A2 (en) * 2007-04-17 2008-10-23 Interuniversitair Microelektronica Centrum (Imec) Method for reducing the thickness of substrates
JP2010062375A (ja) * 2008-09-04 2010-03-18 Disco Abrasive Syst Ltd ウエーハの加工方法
KR101006526B1 (ko) * 2008-10-22 2011-01-07 주식회사 하이닉스반도체 웨이퍼 마운트 테이프, 이를 이용한 웨이퍼 가공 장치 및 방법
JP2010177277A (ja) * 2009-01-27 2010-08-12 Tokyo Seimitsu Co Ltd レーザーダイシング方法及びレーザーダイシング装置
JP4988815B2 (ja) * 2009-12-25 2012-08-01 日東電工株式会社 チップ保持用テープ、チップ状ワークの保持方法、チップ保持用テープを用いた半導体装置の製造方法、及び、チップ保持用テープの製造方法
JP5473655B2 (ja) * 2010-02-10 2014-04-16 株式会社ディスコ 裏面撮像テーブルユニット
JP2011245610A (ja) 2010-05-31 2011-12-08 Mitsubishi Electric Corp 半導体装置の製造方法
WO2011156228A2 (en) 2010-06-08 2011-12-15 Henkel Corporation Coating adhesives onto dicing before grinding and micro-fabricated wafers
JP5645678B2 (ja) * 2011-01-14 2014-12-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR101960982B1 (ko) 2011-02-01 2019-07-15 헨켈 아이피 앤드 홀딩 게엠베하 사전 절단되어 웨이퍼상에 도포된 언더필 필름
WO2012106223A2 (en) * 2011-02-01 2012-08-09 Henkel Corporation Pre-cut wafer applied underfill film on dicing tape
JP5772092B2 (ja) * 2011-03-11 2015-09-02 富士電機株式会社 半導体製造方法および半導体製造装置
US8987898B2 (en) 2011-06-06 2015-03-24 International Rectifier Corporation Semiconductor wafer with reduced thickness variation and method for fabricating same
JP2013012690A (ja) * 2011-06-30 2013-01-17 Toshiba Corp 半導体ウエハの加工方法及び加工装置、並びに、半導体ウエハ
JP5583098B2 (ja) * 2011-09-28 2014-09-03 古河電気工業株式会社 脆性ウェハ加工用粘着テープ及びそれを用いた脆性ウェハの加工方法
PL2773580T3 (pl) * 2011-11-02 2016-07-29 Langhammer Gmbh Urządzenie do przenoszenia i manipulacji produktami
JP6004705B2 (ja) * 2012-04-02 2016-10-12 株式会社ディスコ 接着フィルム付きチップの形成方法
JP5770677B2 (ja) * 2012-05-08 2015-08-26 株式会社ディスコ ウェーハの加工方法
US9266192B2 (en) 2012-05-29 2016-02-23 Electro Scientific Industries, Inc. Method and apparatus for processing workpieces
JP6265594B2 (ja) * 2012-12-21 2018-01-24 ラピスセミコンダクタ株式会社 半導体装置の製造方法、及び半導体装置
JP5886821B2 (ja) 2013-01-04 2016-03-16 ピーエスケー インコーポレイテッド 基板処理装置及び方法
CN103295893B (zh) * 2013-05-29 2016-12-28 华进半导体封装先导技术研发中心有限公司 一种晶圆级微组装工艺
US20160005653A1 (en) * 2014-07-02 2016-01-07 Nxp B.V. Flexible wafer-level chip-scale packages with improved board-level reliability
US20160167948A1 (en) * 2014-12-15 2016-06-16 W. L. Gore & Associates, Inc. Vent Attachment System For Micro-Electromechanical Systems
JP6532273B2 (ja) * 2015-04-21 2019-06-19 株式会社ディスコ ウェーハの加工方法
KR102577451B1 (ko) * 2015-05-07 2023-09-12 테크노프로브 에스.피.에이. 특히 감소된 피치 적용을 위한, 수직형 프로브를 구비한 테스트 헤드
SG10202100910UA (en) * 2015-08-18 2021-03-30 Ebara Corp Substrate adsorption method, substrate holding apparatus, substrate polishing apparatus, elastic film, substrate adsorption determination method for substrate holding apparatus, and pressure control m
SG10201606197XA (en) 2015-08-18 2017-03-30 Ebara Corp Substrate adsorption method, substrate holding apparatus, substrate polishing apparatus, elastic film, substrate adsorption determination method for substrate holding apparatus, and pressure control method for substrate holding apparatus
US20170084490A1 (en) * 2015-09-18 2017-03-23 Stmicroelectronics, Inc. Method for making ic with stepped sidewall and related ic devices
JP6685126B2 (ja) * 2015-12-24 2020-04-22 ファスフォードテクノロジ株式会社 半導体製造装置および半導体装置の製造方法
JP6608713B2 (ja) * 2016-01-19 2019-11-20 株式会社ディスコ ウエーハの加工方法
JP6685592B2 (ja) * 2016-03-03 2020-04-22 株式会社ディスコ ウェーハの加工方法
JP6619685B2 (ja) * 2016-04-19 2019-12-11 株式会社ディスコ ＳｉＣウエーハの加工方法
JP6669594B2 (ja) * 2016-06-02 2020-03-18 株式会社ディスコ ウエーハ生成方法
KR101831256B1 (ko) * 2016-07-01 2018-02-22 한미반도체 주식회사 반도체 스트립 정렬장치 및 반도체 스트립 정렬방법
KR102566170B1 (ko) * 2016-09-12 2023-08-10 삼성전자주식회사 웨이퍼 타공 장치
JP6312229B1 (ja) * 2017-06-12 2018-04-18 信越半導体株式会社 研磨方法及び研磨装置
CN108091605B (zh) * 2017-12-06 2018-12-21 英特尔产品（成都）有限公司 一种降低晶圆误剥离的方法
JP7134561B2 (ja) * 2018-05-14 2022-09-12 株式会社ディスコ ウェーハの加工方法
JP7134560B2 (ja) * 2018-05-14 2022-09-12 株式会社ディスコ ウェーハの加工方法
JP7130323B2 (ja) * 2018-05-14 2022-09-05 株式会社ディスコ ウェーハの加工方法
CN109048504B (zh) * 2018-06-28 2020-01-14 华灿光电股份有限公司 一种晶圆的加工方法
DE102019211540A1 (de) * 2019-08-01 2021-02-04 Disco Corporation Verfahren zum bearbeiten eines substrats
CN112802734A (zh) * 2020-12-30 2021-05-14 长春长光圆辰微电子技术有限公司 硅片单侧膜淀积的方法
CN115602532B (zh) * 2022-12-13 2023-04-18 西北电子装备技术研究所(中国电子科技集团公司第二研究所) 一种实现晶片分离的方法及装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0774131A (ja) * 1993-09-02 1995-03-17 Matsushita Electric Ind Co Ltd ダイシング装置及び半導体チップの加工方法
DE19520238C2 (de) * 1995-06-02 1998-01-15 Beiersdorf Ag Selbstklebeband
EP0979852B1 (en) * 1998-08-10 2004-01-28 LINTEC Corporation A dicing tape and a method of dicing a semiconductor wafer
JP3816253B2 (ja) * 1999-01-19 2006-08-30 富士通株式会社 半導体装置の製造方法
JP2002043251A (ja) * 2000-07-25 2002-02-08 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JPWO2003028072A1 (ja) * 2001-09-20 2005-01-13 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360635B1 (ko) * 2006-05-23 2014-02-07 르네사스 일렉트로닉스 가부시키가이샤 반도체장치의 제조방법
US8703583B2 (en) 2006-05-23 2014-04-22 Renesas Electronics Corporation Fabrication method of semiconductor device
KR100825798B1 (ko) * 2006-12-29 2008-04-28 삼성전자주식회사 다이싱 방법

Also Published As

Publication number Publication date
JP2005332982A (ja) 2005-12-02
US20050260829A1 (en) 2005-11-24
TW200539338A (en) 2005-12-01
CN1700424A (zh) 2005-11-23
CN100407379C (zh) 2008-07-30

Similar Documents

Publication Publication Date Title
KR20060048012A (ko) 반도체장치의 제조방법
JP4769429B2 (ja) 半導体装置の製造方法
KR100944285B1 (ko) 반도체장치의 제조방법
US20070275543A1 (en) Manufacturing method of a semiconductor device
US6841454B2 (en) Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof
JP4848153B2 (ja) 半導体装置の製造方法
CN100446187C (zh) 半导体装置及其制造方法
AU729849B2 (en) Methods of processing semiconductor wafer and producing IC card, and carrier
KR101561359B1 (ko) 적층체, 및 그 적층체의 분리 방법
US9240398B2 (en) Method for producing image pickup apparatus and method for producing semiconductor apparatus
KR20030067562A (ko) 반도체 장치의 제조방법
US20050179127A1 (en) Stack MCP and manufacturing method thereof
JP2009010178A (ja) ウェーハの加工方法
JP2000164534A (ja) ウェ―ハの分離装置及び方法
JP2009021462A (ja) ウェーハの加工方法
US8093102B2 (en) Process of forming an electronic device including a plurality of singulated die
US20080014719A1 (en) Semiconductor device and manufacturing method for the same
KR20180123721A (ko) 적층체, 및 그 적층체의 분리 방법
CN115394665A (zh) 一种超薄片级晶圆的封装结构的实现方法
JP2013120767A (ja) 半導体装置の製造方法
JP2005340431A (ja) 半導体装置の製造方法
JP2012028664A (ja) 半導体装置の製造方法
WO2007049356A1 (ja) 半導体装置およびその製造方法
US20060289966A1 (en) Silicon wafer with non-soluble protective coating
CN115483155A (zh) 器件芯片的制造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid