KR20050078897A - 쉘로우 트렌치 소자 분리막의 형성 방법 - Google Patents

쉘로우 트렌치 소자 분리막의 형성 방법 Download PDF

Info

Publication number
KR20050078897A
KR20050078897A KR1020040006980A KR20040006980A KR20050078897A KR 20050078897 A KR20050078897 A KR 20050078897A KR 1020040006980 A KR1020040006980 A KR 1020040006980A KR 20040006980 A KR20040006980 A KR 20040006980A KR 20050078897 A KR20050078897 A KR 20050078897A
Authority
KR
South Korea
Prior art keywords
sti
oxide film
trench
forming
liner
Prior art date
Application number
KR1020040006980A
Other languages
English (en)
Other versions
KR100532503B1 (ko
Inventor
김신혜
김민
이승재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2004-0006980A priority Critical patent/KR100532503B1/ko
Priority to US10/947,481 priority patent/US7163869B2/en
Publication of KR20050078897A publication Critical patent/KR20050078897A/ko
Application granted granted Critical
Publication of KR100532503B1 publication Critical patent/KR100532503B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)

Abstract

덴트 현상을 억제하고 고전압 산화막의 손상을 방지할 수 있게 하는 쉘로우 트렌치 소자 분리막 형성 방법을 개시한다. 본 발명에 따른 쉘로우 트렌치 소자 분리막의 형성 방법은, 반도체 기판에 STI 트렌치를 형성하는 단계와, 상기 STI 트렌치 측벽을 포함한 전면 상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계와, 상기 STI 트렌치를 매립하도록 상기 STI 라이너 상에 1차 트렌치 매립용 산화막을 형성하는 단계와, 상기 1차 트렌치 매립용 산화막에 대해 습식 에치백 공정을 실시하는 단계와, 상기 습식 에치백 공정에 의해 노출된 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계와, 상기 STI 트렌치를 완전히 매립하도록 2차 트렌치 매립용 산화막을 형성하는 단계를 포함한다.

Description

쉘로우 트렌치 소자 분리막의 형성 방법{Method for forming shallow trench isolation}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 소자를 분리하기 위해 사용되는 쉘로우 트렌치 소자 분리막(Shallow Trench Isolation; STI)의 형성 방법에 관한 것이다.
최근 반도체 소자의 고집적화 및 대용량화의 경향에 따라, 서로 인접한 소자들을 전기적으로 분리하기 위한 소자 분리 기술의 중요성이 더욱 증대되고 있다. 반도체 공정의 소자 분리 기술 중 하나인 쉘로우 트렌치 소자 분리 방법은, 고집적화된 반도체 장치에 특히 적합한 소자 분리 방법으로서, 반도체 기판에 활성 영역을 한정하는 트렌치를 형성하고 이 트렌치(STI 트렌치) 내부를 절연 물질로 매립하여 소자 분리막을 형성하는 기술이다. 통상적으로 사용되는 쉘로우 트렌치 소자 분리 방법에서는, 실리콘 반도체 기판 내에 형성된 SIT 트렌치 측벽 상에 열산화 등으로 측벽 산화막을 형성하고 나서 그 결과물 전면 상에 박막의 실리콘 질화막으로 된 STI 라이너(STI liner)를 형성한 후, STI 트렌치 내부를 HDP 산화막 등 절연용 산화막으로 매립하게 된다.
한편, 최근에 연구 개발되고 있는 4기가급의 낸드형 플래쉬 메모리(NAND Flash memory) 장치는 150nm 미만의 활성 영역 피치(ptch)를 가지고 있다. 이와 같이 활성 영역의 피치가 150nm 미만에 이르기 때문에, 4기가급 이상의 집적도를 가진 낸드형 플래쉬 메모리 장치에 제조에 있어서 절연 물질로 갭필(gap fill)할 STI 트렌치의 폭은 수십 나노미터(예를 들어, 76nm) 정도로 매우 작아지게 되어 단일 스텝으로는 STI 트렌치를 갭필하기가 거의 불가능하다. 이에 따라, 수십 나노미터 정도의 매우 작은 폭을 갖는 STI 트렌치를 갭필하기 위해서는 다중 스텝의 공정(multi-step process)이 불가피하며, 매우 작은 임계치수를 갖는 DRAM 또는 SRAM의 경우, 다중 스텝의 STI 트렌치 갭필 공정을 적용하고 있다.
다중 스텝의 갭필 공정이 적용되는 쉘로우 트렌치 소자 분리막의 형성 공정을 예를 들어, 간단히 살펴보면 다음과 같다. 우선 반도체 기판 상에 실리콘 질화막 및 산화막으로 마스크막 패턴을 형성한 후 이를 식각 마스크로 하여 이방성 건식 식각함으로써 STI 트렌치를 형성한다. 이어서, 열산화에 의해 STI 트렌치 측벽에 산화막을 형성하고, 이 결과물 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성한다. 그 후, MTO(Medium Temperature Deposition of Oxide) 산화막을 전면 상에 형성하고 1차로 HDP(High Density Plasma) 산화막 또는 USG(Undoped Silicate Glass)막으로 STI 트렌치를 매립하고 습식으로 에치백(etch back)한다. 그 후, 상기 결과물 상에 다시 MTO 산화막을 형성하고(이 MTO 산화막 형성은 생략 가능) 2차로 HDP 산화막 또는 USG막으로 STI 트렌치를 완전히 매립한다. 이 과정을 요약하면, STI 트렌치 형성 → STI 트렌치 측벽의 열산화 → 실리콘 질화막의 STI 라이너 형성 → MTO 산화막 형성 → 1차 HDP 산화막(또는 USG막)에 의한 STI 트렌치 매립 → 습식 에치백 → MTO 산화막 형성(생략 가능) → 2차 HDP 산화막(또는 USG막)에 의한 STI 트렌치 매립의 공정 순서로 다중 스텝에 의한 쉘로우 트렌치 소자 분리막 형성 공정이 진행된다.
그런데, 플래쉬 메모리 장치의 경우, 실리콘 질화막의 STI 라이너가 존재할 경우, 추후 진행되는 질화막 패턴의 습식 식각 공정 시 실리콘 질화막의 STI 라이너에 의한 덴트(dent)가 발생하게 된다. 이러한 덴트가 발생하게 되면, 덴트로 인해 인접한 트랜지스터의 험프(hump)가 발생하여 반도체 장치에 치명적인 불량을 일으켜서 수율의 저하를 가져오게 된다. DRAM 또는 SRAM에 비하여, 특히 플래쉬 메모리 장치가 이러한 덴트 현상에 매우 취약한 것으로 알려져 있다.
보다 구체적으로 설명하면, 활성 영역의 반도체 기판 상에 적층되어 있던 마스크막 패턴, 특히 실리콘 질화물을 이용하여 형성된 마스크막 패턴을 습식 식각을 통해 제거하는 과정에서 과도한 식각이 일어나는 경우 동일한 물질로 형성된 실리콘 질화막의 STI 라이너가 연속적으로 식각되어 활성 영역의 반도체 기판 상부면 이하로 제거될 수 있다. 이 경우, 소자 분리막과 활성 영역의 기판 간의 경계에 홈 형태의 덴트가 발생된다. 이러한 덴트가 발생된 반도체 기판을 이용하여 반도체 소자, 예컨대 트랜지스터를 제조하게 되면, 이 트랜지스터에서 이중으로 턴 온(turn-on)되는 험프 현상이 발생되거나, 문턱 전압을 낮추게 된다. 또한, 게이트 전극으로 이용되는 폴리실리콘의 잔유물로 인하여, 인접한 게이트 전극 간에 브릿지(bridge) 현상이 유발되는 등 반도체 소자의 전기적 특성을 열화시키게 된다.
따라서, 플래쉬 메모리 장치의 경우, 실리콘 질화막의 STI 라이너 형성 공정을 실시하지 않는 것이 바람직하다. 즉, STI 트렌치 형성 → STI 트렌치 측벽의 열산화 → MTO 산화막 형성 → 1차 HDP 산화막(또는 USG막)에 의한 STI 트렌치 매립 → 습식 에치백 → MTO 산화막 형성(생략 가능) → 2차 HDP 산화막(또는 USG막)에 의한 STI 트렌치 매립의 공정 순서로 플래쉬 메모리 장치의 쉘로우 트렌치 형성 공정을 진행하는 것이 바람직하다.
그러나, 플래쉬 메모리 장치의 경우 주변회로 영역에서 고전압 산화막(HV oxide) 영역을 이미 형성한 후에 다중 스텝에 의한 쉘로우 트렌치 소자 분리막 형성 공정을 진행하기 때문에, 실리콘 질화막의 STI 라이너가 없을 경우, 1차 HDP 산화막 형성 후 진행하는 습식에 의한 에치백 공정 시, 이미 형성된 고전압 산화막은 습식 식각에 의한 손상을 받게 된다. 또한, 습식 에치백에 의해 STI 트렌치 측벽의 실리콘 기판 부분이 소모되어 플래쉬 메모리 장치의 신뢰성에 큰 악영향을 미치게 된다. 즉, 다중 스텝의 갭필 공정을 이용하는 플래쉬 메모리 장치의 쉘로우 트렌치 소자 분리막 형성에 있어서, 텐트 현상의 문제점을 없애기 위해 실리콘 질화막의 STI 라이너 형성 공정을 생략하고자 하면, 습식 에치백 공정 시 고전압 산화막이 식각 용액으로 인해 손상되는 새로운 문제점이 발생하게 된다.
도 1은 종래 기술에 따른 쉘로우 트렌치 소자 분리막 형성 방법의 문제점을 설명하기 위한 단면을 나타내는 주사 전자 현미경 사진이다. 도 1에 도시된 쉘로우 트렌치 소자 분리 구조는, 플래쉬 메모리 장치의 주변 회로 영역에 형성되어 있는 것으로서 STI 측벽 상에 실리콘 질화막의 STI 라이너를 포함하고 있다.
도 1을 참조하면, 주변 회로 영역에 형성되어 있는 고전압 산화막(12) 상에 도전성 폴리실리콘으로 된 플로팅 게이트 도전막(14)이 형성되어 있고, 쉘로우 트렌치 소자 분리막(24)에 의해 실리콘 기판(10)의 활성 영역이 한정되어 있다. 또한, 소자 분리막(24)과 활성 영역의 실리콘 기판(10)의 계면 부위에는 STI 트렌치 측벽 상에 MTO 산화막과 실리콘 질화막(STI 라이너)이 형성되어 있다. 점선 원으로 표시된 부분(50)에 나타난 바와 같이, 소자 분리막(24)과 활성 영역의 실리콘 기판(10) 간의 경계에 홈 형태의 덴트가 형성되어 있다. 이는, STI 트렌치 패턴의 한정을 위한 마스크막 패턴을 습식 식각을 통해 제거하는 과정에서 마스크막 패턴과 동일한 물질로 된 실리콘 질화막의 STI 라이너도 식각되기 때문이다. 이러한 덴트는 후속 공정에 의해 제조되는 트랜지스터에 험프 현상을 일으키는 등 플래쉬 메모리 장치의 동작 특성에 악영향을 미치게 된다.
도 2는 종래 기술에 따른 쉘로우 트렌치 소자 분리막 형성 방법의 또다른 문제점을 설명하기 위한 단면을 나타내는 주사 전자 현미경 사진이다. 도 2에 도시된 쉘로우 트렌치 소자 분리 구조는, 플래쉬 메모리 장치의 주변 회로 영역에 형성되어 있는 것으로서 전술한 덴트 문제를 해결하기 위해 실리콘 질화막의 STI 라이너를 포함하고 있지 않다. 또한, 도 2에 도시된 쉘로우 트렌치 소자 분리 구조는 마스크막 패턴의 제거 공정 전의 상태를 나타낸다.
도 2를 참조하면, 주변 회로 영역에 형성되어 있는 고전압 산화막(12) 상에 실리콘 질화막으로 된 마스크막 패턴(16)이 형성되어 있고, 쉘로우 트렌치 소자 분리막(24)에 의해 실리콘 기판(10)의 활성 영역이 한정되어 있다. 점선 원으로 표시된 부분(60)에 나타난 바와 같이, 쉘로우 트렌치 소자 분리막(24) 근방에서 고전압 산화막(12)이 식각액에 의해 안쪽으로 상당히 손상되어 있다. 이는, 실리콘 질화막의 라이너 없이 다중 스텝에 의한 갭필 공정을 진행하는 과정에서 1차 HDP 산화막을 일부 제거하기 위한 습식 에치백 공정을 실시하였기 때문이다. 즉, 점선 원으로 표시된 부분(60)에 나타난 바와 같이 고전압 산화막이 손상된 것은, 습식 에치백 공정 시 고전압 산화막(12)이 STI 라이너에 의한 보호를 받지 못하고 식각액에 의해 식각되었기 때문이다. 이러한 고전압 산화막의 손상은 플래쉬 메모리 장치의 동작 신뢰성에 악영향을 미치게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로서, 소자 분리막과 활성 영역의 실리콘 기판 간의 경계에서 덴트가 발생하지 않도록 하여 트랜지스터 험프 현상을 억제할 뿐만 아니라 습식 에치백에 의한 고전압 산화막의 손상을 방지할 수 있게 하는 쉘로우 트렌치 소자 분리막 형성 방법을 제공하는 것이다. 또한, 다중 스텝에 의한 STI 트렌치 갭필 공정을 적용하여 STI 트렌치의 갭필 특성을 향상시킬 수 있는 쉘로우 트렌치 소자 분리막 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 일 양태에 따른 쉘로우 트렌치 소자 분리막 형성 방법은, 반도체 기판 상에 형성된 마스크막 패턴을 이용하여 상기 반도체 기판에 STI 트렌치를 형성하는 단계와, 상기 STI 트렌치 측벽을 포함한 전면 상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계와, 상기 STI 트렌치를 매립하도록 상기 STI 라이너 상에 1차 트렌치 매립용 산화막을 형성하는 단계와, 상기 1차 트렌치 매립용 산화막에 대해 습식 에치백 공정을 실시하는 단계와, 상기 습식 에치백 공정에 의해 노출된 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계와, 상기 STI 트렌치를 완전히 매립하도록 2차 트렌치 매립용 산화막을 형성하는 단계를 포함한다.
상기 본 발명의 일 양태에 따르면, 상기 제 1 산화막은 MTO 산화막일 수 있으며, 상기 1차 트렌치 매립용 산화막 및 2차 트렌치 매립용 산화막은 HDP 산화막 또는 USG막일 수 있다. 상기 제 1 산화막 상에 형성되는 상기 STI 라이너의 두께는 10Å 내지 100Å 인 것이 바람직하다. 상기 습식 에치백 공정을 실시하는 단계에서 식각액으로는 LAL, SC-1 또는 HF 용액 등을 사용하는 것이 바람직하다.
또한, 상기 본 발명의 일 양태에 따르면, 상기 반도체 기판에 STI 트렌치를 형성하는 단계와 상기 제 1 산화막을 형성하는 단계 사이에, 상기 STI 트렌치 측벽 상에 측벽 산화막을 형성하는 단계를 더 포함할 수 있다. 이 경우 상기 측벽 산화막은 상기 STI 트렌치 측벽을 열산화시켜 형성할 수 있다.
또한, 상기 본 발명의 일 양태에 따르면, 상기 STI 라이너의 산화에 이용되는 라디칼의 소스 가스로는 수소 및 산소를 포함하는 혼합 가스를 사용할 수 있다. 또한, 상기 STI 라이너의 산화에 이용되는 라디칼의 소스 가스로는 수소, 산소 및 염화수소를 포함하는 혼합 가스를 사용할 수도 있다. 상기 STI 라이너를 산화시키는 단계는 1 mTorr 내지 50 Torr의 압력에서 600℃ 내지 1100℃의 온도로 수행될 수 있다. 또한, 라디칼을 이용하여 상기 STI 라이너를 산화시킴으로써 산화된 산화막의 두께는 50Å 내지 500Å일 수 있다. 라디칼을 이용한 상기 STI 라이너의 산화 공정은 매엽식 또는 배치 방식으로 실시할 수 있다.
본 발명의 다른 양태에 따른 쉘로우 트렌치 소자 분리막 형성 방법은, 반도체 기판 상에 형성된 마스크막 패턴을 이용하여 상기 반도체 기판에 STI 트렌치를 형성하는 단계와, 상기 STI 트렌치 측벽 상에 측벽 산화막을 형성하는 단계와, 상기 측벽 산화막이 형성된 결과물 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계와, 상기 STI 라이너 상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막 상에 1차 트렌치 매립용 산화막을 형성하는 단계와, 상기 1차 트렌치 매립용 산화막에 대해 습식 에치백 공정을 실시하는 단계와, 상기 습식 에치백 공정에 의해 노출된 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계와, 상기 STI 트렌치를 완전히 매립하도록 2차 트렌치 매립용 산화막을 형성하는 단계를 포함한다.
상기 본 발명의 다른 양태에 따르면, 상기 STI 라이너의 산화에 이용되는 라디칼의 소스 가스로는 수소 및 산소를 포함하는 혼합 가스를 사용할 수 있다. 또한, 상기 STI 라이너의 산화에 이용되는 라디칼의 소스 가스로는 수소, 산소 및 염화수소를 포함하는 혼합 가스를 사용할 수도 있다. 상기 STI 라이너를 산화시키는 단계는 1 mTorr 내지 50 Torr의 압력에서 600℃ 내지 1100℃의 온도로 수행될 수 있다. 또한, 라디칼을 이용하여 상기 STI 라이너를 산화시킴으로써 산화된 산화막의 두께는 50Å 내지 500Å일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예들로 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 쉘로우 트렌치 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
먼저, 도 3을 참조하면, 반도체 기판(100) 상에 산화막과 실리콘 질화막을 차례대로 적층한 후 산화막과 실리콘 질화막을 사진 식각 공정에 의해 패터닝하여, 반도체 기판(100)의 활성 영역을 한정하기 위한 마스크막 패턴(112)을 형성한다. 도 3에 도시된 것은 플래쉬 메모리 장치의 셀 영역에 해당하는 것으로, 주변 회로 영역에는 반도체 기판(100) 상에 이미 고전압 산화막이 형성되어 있다. 마스크막 패턴(112)은 실리콘 질화막 패턴(110)과 산화막 패턴(105)으로 이루어져 있다. 이어서, 마스크막 패턴(112)을 식각 마스크로 하여 반도체 기판(100)을 이방성 건식 식각함으로써 활성 영역을 한정하는 STI 트렌치를 형성한다. 이 때 형성되는 STI 트렌치 측벽의 프로파일은 식각 특성 및 추후 진행될 갭필을 고려하여 포지티브 기울기를 갖는 것이 바람직하다. 즉, STI 트렌치 상부의 폭이 하부의 폭보다 더 크게 되도록 STI 트렌치 측벽에 소정의 기울기가 형성되어 있는 것이 바람직하다.
다음으로 도 4를 참조하면, STI 트렌치의 측벽 상에 산화막(120)을 형성한다. 이 측벽 산화막(120)은 통상 실리콘으로 된 STI 트렌치의 측벽 부분을 열산화시킴으로써 형성할 수 있다. 이러한 열산화는, 실리콘으로 된 STI 트렌치의 측벽을 외부로 노출시킨 상태에서 O2 를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법에 의하여 수행될 수 있다. 이 측벽 산화막(120)은 후속의 산화막 또는 질화막이 용이하게 형성될 수 있도록 해주며, STI 트렌치 형성 시 건식 식각에 의해 발생된 실리콘 측벽의 결함 또는 손상을 완화시켜주는 역할을 한다. 후술하는 바와 같이 MTO 산화막(도 5의 참조 부호 125 참조)을 형성하는 경우에는, 측벽 산화막(120)을 형성하는 공정을 생략할 수도 있다.
다음으로 도 5를 참조하면, 산화막(120)이 형성된 결과물 전면 상에 MTO 산화막(125)을 증착한다. 그 후, MTO 산화막(125) 상에 실리콘 질화막으로 된 STI 라이너(130)을 증착한다. STI 라이너(130)는 약 10Å 내지 약 100Å의 두께로 증착하는 것이 바람직하다. 이 STI 라이너(130)는 STI 트렌치 측벽의 실리콘 부분이 후속 공정에 의해 더 이상 산화되는 것을 방지하는 한편, 특히 주변 회로 영역에서 고전압 산화막을 보호해주는 역할을 한다. 다시 말해서, 추후 진행될 다중 스텝에 의한 STI 트렌치 갭필 공정을 진행하는 동안 습식에 의한 에치백 처리를 하게 되는데, 습식에 의한 에치백 처리 시 STI 라이너는 식각액에 의한 고전압 산화막의 손상을 방지하여 준다.
다음으로, 도 6을 참조하면, STI 트렌치를 매립하도록 STI 라이너(130) 상에 1차 HDP 산화막(135)을 형성한다. 이 때 사용하는 HDP 산화막(135)은 특히 좁은 폭과 높은 종횡비를 갖는 STI 트렌치를 매립하기에 적당한 절연 물질로서, 2 단계에 걸쳐 STI 트렌치를 매립하게 된다. 특히, STI 트렌치의 폭이 매우 좁아지고 종횡비가 높아질수록 트렌치를 매립하기 어렵기 때문에, 디자인 룰이 작아질수록 여러 단계의 갭필 공정을 진행하는 것이 보다 더 유리하다. STI 트렌치를 매립하는 절연 물질로서, HDP 산화막 이외에, USG막을 사용할 수도 있다.
다음으로 도 7을 참조하면, 상기 1차 HDP 산화막(135)이 형성된 결과물에 대해 습식 에치백 공정을 실시하여 상부에 있는 1차 HDP 산화막을 제거한다. 이에 따라, 도 7에 도시된 바와 같이, STI 트렌치의 상부에 형성된 STI 라이너(130)가 노출되고 HDP 산화막(135)은 STI 트렌치의 일부만을 매립하게 된다. 이러한 습식 에치백 공정 시 식각액으로는 SC-1(Standard Cleaning-1)을 사용할 수 있다. SC-1은 H2O2, NH4OH 및 H2O를 주성분으로 하는 식각액이다. SC-1 대신에, LAL 용액 또는 HF 용액을 사용할 수도 있다. 도 7에 도시된 바와 같이, STI 트렌치 일부만을 매립함으로써 후속의 STI 매립 공정을 용이하게 할 뿐만 아니라, 노출된 STI 라이너(130)에 대해 산화 공정을 실시할 수 있게 된다.
다음으로 도 8을 참조하면, 습식 에치백 공정에 의해 노출된 STI 라이너 부분에 대해 라디칼(radical)을 이용한 산화(oxidation) 공정을 실시한다. 즉, 전술한 바와 같이 습식 에치백 공정을 실시하여 STI 라이너(130)의 일부를 노출시킨 후에는, 상기 노출된 STI 라이너 부분을 소스 가스의 라디칼을 이용하여 산화시킴으로써 산화막(131)을 형성한다. 이 때 사용되는 라디칼의 소스 가스로는, H2 및 O2의 혼합 가스를 사용할 수 있다. 또한, 상기 라디칼의 소스 가스로 H2, Cl2 및 O2 의 혼합 가스를 사용할 수도 있다. 이러한 라디칼을 이용한 실리콘 질화막 라이너(STI 라이너(130))의 산화 공정은 약 1 mTorr 내지 50 mTorr의 압력에서 약 600Å 내지 약 110Å의 온도에서 수행하는 것이 바람직하다. 이러한 STI 라이너(130)의 산화 공정에 의해 형성된 산화막(131)의 두께는 산화 공정 전의 STI 라이너(130)의 두께 보다 약간 더 두꺼워 진다. 예를 들어, 본 실시예에서 STI 라이너(130)는, 라디칼을 이용한 산화 단계 이전에는 약 10Å 내지 약 100Å의 두께이나, 라디칼을 이용한 산화 단계 후에는 약 50Å 내지 약 500Å의 두께를 갖는 산화막(131)으로 될 수 있다.
이와 같이 실리콘 질화막으로 된 STI 라이너(130)를 라디칼을 이용하여 산화시키는 것은, 추후 진행될 마스크막 패턴(112)의 제거 공정시 덴트가 발생되는 것을 방지하기 위함이다. 만약, STI 라이너(130)를 산화시키지 않은 상태에서 추후 마스크막 패턴(112) 내의 실리콘 질화막 패턴(110)을 인산을 포함한 식각액으로 제거하면, 실리콘 질화막 패턴(110)과 동일한 물질로 된 STI 라이너(130)가 연속적으로 식각되어 소자 분리막과 활성 영역 간의 경계 부분에 홈 형태의 덴트가 발생하게 된다. 그러나, 본 실시예에서와 같이 STI 라이너(130)를 산화시키게 되면, 추후 마스크막 패턴(112)을 습식 식각으로 제거하더라도 산화막으로 변화된 부분(131)은 인산을 포함한 식각액에 의한 손상을 덜 받게 된다. 이에 따라 종래의 덴트 현상을 상당히 억제할 수 있게 된다.
다음으로 도 9를 참조하면, 상기 산화막(131)이 형성된 결과물 전면 상에 2차 HDP 산화막(140)을 형성하여 STI 트렌치를 완전히 매립한다. 이미 STI 트렌치의 일부를 1차 HDP 산화막에 의해 매립하였기 때문에, 2차 매립 공정은 매우 용이하게 실시될 수 있고, STI 트렌치의 매립시 보이드 등의 결함이 발생되는 것을 억제할 수 있다.
다음으로, 도 10을 참조하면, 상기 2차 HDP 산화막이 형성된 결과물을 CMP(Chemical Mechanical Polishing; 화학적 기계적 연마)등으로 평탄화한다. 이 때, 마스크막 패턴(112)의 실리콘 질화막 패턴(110)은 CMP의 정지막(stopper) 역할을 하게 된다.
다음으로, 도 11을 참조하면, 인산 및 HF 용액을 포함하는 식각액을 사용하여 실리콘 질화막 패턴(110) 및 산화막 패턴(105)으로 이루어진 마스크막 패턴(112)을 제거한다. 이 때 인산은 주로 실리콘 질화막 패턴(110)을 제거하는 역할을 한다. 전술한 바와 같이 STI 트렌치 상부의 STI 라이너 부분은 라디칼을 이용하여 이미 산화되어 산화막(131)으로 되었기 때문에, 인산으로 인한 덴트의 발생이 방지된다.
본 실시예에 따르면, 도 3 내지 도 11을 참조하여 설명한 바와 같이, 실리콘 질화막으로 된 STI 라이너(130)를 형성함으로써 플래쉬 메모리 장치의 주변 회로 영역에 형성된 고전압 산화막을 습식 에치백으로부터 보호할 수 있을 뿐만 아니라, 습식 에치백 공정 후 STI 라이너(130)의 일부를 라디칼을 이용하여 산화시킴으로써 추후 진행되는 마스크막 패턴(112)의 습식 식각 시 덴트 현상의 발생을 방지할 수 있다. 또한, STI 갭필 공정이 다중 스텝에 의해 진행됨으로써 좁은 폭과 높은 종횡비를 갖는 STI 트렌치를 결함 없이 용이하게 매립할 수 있게 된다.
도 12 내지 도 18은 본 발명의 다른 실시예에 따른 쉘로우 트렌치 소자 분리막 형성 방법을 설명하기 위한 단면도들이다. 본 실시예는, 측벽 산화막 형성 후 MTO 산화막 형성 전에 실리콘 질화막으로 된 STI 라이너를 형성한다는 점에서 전술한 실시예와 다르다. 본 실시예에 의하여 형성되는 여러 산화막 또는 질화막의 형성 방법이나 두께는 전술한 실시예와 동일하며, 습식 식각 또는 습식 에치백 진행시 사용하는 식각액도 동일하다. 또한, 라디칼을 이용한 STI 라이너의 산화 공정도 전술한 실시예와 동일한 방식으로 동일한 공정 조건에서 실시될 수 있다.
먼저, 도 12를 참조하면, 반도체 기판(100) 상에 형성된 산화막 패턴(105) 및 실리콘 질화막 패턴(110)으로 이루어진 마스크막 패턴(112)을 식각 마스크로 하여 이방성 건식 식각함으로써 STI 트렌치를 형성한다. 그 후, 실리콘으로 된 STI 트렌치 측벽 부분을 열산화하여 측벽 산화막(120)을 형성한 다음, 결과물 전면 상에 실리콘 질화막으로 된 STI 라이너(130)를 증착하고, STI 라이너(130) 상에 MTO 산화막(125)을 증착한다.
다음으로, 도 13을 참조하면, STI 트렌치를 매립하도록 상기 결과물 전면 상에 1차 HDP 산화막(135)을 형성한다. 그 후, 도 14에 도시된 바와 같이, LAL, SC-1 또는 HF 용액을 사용하는 습식 에치백 공정을 실시하여 상부에 있는 1차 HDP 산화막(135)을 제거한다. 이 때 HDP 산화막(135)과 함께 그 아래에 있는 MTO 산화막(125)도 일부 제거된다. 이에 따라, 도 14에 도시된 바와 같이, STI 트렌치의 상부에 형성된 STI 라이너(130)가 노출되고 1차 HDP 산화막(135)은 STI 트렌치의 일부만을 매립하게 된다.
그 후, 도 15에 도시된 바와 같이, H2 및 O2 의 혼합 가스 또는 H2, HCl 및 O2 의 혼합 가스를 소스 가스로 하는 라디칼을 이용하여 노출된 실리콘 질화막, 즉 STI 라이너(130)을 산화시켜 산화막(131)을 형성한다. 다음으로, 도 16에 도시된 바와 같이, 결과물 전면 상에 2차 HDP 산화막(140)을 형성하여 STI 트렌치를 완전히 매립한다. 이어서, 도 17에 도시된 바와 같이, CMP 공정을 통해 결과물의 상면을 평탄화시킨 후, 도 18에 도시된 바와 같이, 인산 및 HF 용액을 사용하는 습식 식각 공정을 실시하여 마스크막 패턴(112) 및 2차 HDP 산화막의 상부를 제거한다. 도 17에 도시된 바와 같이, 소자 분리막과 활성 영역 간의 경계 부분에는 덴트가 발생되지 않는다.
도 19는 본 발명의 일 실시예에 따라 형성된 셀 영역의 쉘로우 트렌치 소자 분리막의 단면을 나타내는 주사 전자 현미경(SEM) 사진이다. 도 19에 나타난 바와 같이, STI 트렌치의 상부에는 실리콘 질화막으로 된 STI 라이너가 없으며, 트렌치 하부에만 실리콘 질화막으로 된 STI 라이너가 존재한다. 이는, 상부의 STI 라이너가 라디칼을 이용하여 이미 산화되었기 때문이다. 또한, 소자 분리막과 활성 영역 간의 경계 부분에는 덴트가 형성되어 있지 않다.
도 20은 본 발명의 일 실시예에 따라 형성된 주변 회로 영역의 쉘로우 트렌치 소자 분리막의 단면을 나타내는 주사 전자 현미경 사진이다. 도 20을 참조하면, 주변 회로 영역의 반도체 기판 상에 형성되어 있는 고전압 산화막은 습식 에치백에 의한 손상을 받지 않고 양호한 상태로 존재한다. 이는, 습식 에치백 공정 전에 실리콘 질화막으로 된 STI 라이너를 형성함으로써 습식 에치백 공정 시 STI 라이너가 고전압 산화막을 식각액으로부터 보호하고 있기 때문이다.
도 21은 도 20을 확대하여 나타낸 부분 확대 단면도이다. 도 21의 점선 원으로 표시된 부분(70)에 명확히 나타난 바와 같이, 고전압 산화막은 전혀 손상되지 않고 양호한 상태로 존재하며, 소자 분리막과 활성 영역 사이에 홈 형태의 덴트 현상을 발생시키지 않고 있다. 이에 따라, 플래쉬 메모리 장치에 있어서 동작의 신뢰성을 높일 수 있게 된다.
이상 본 발명을 구체적인 실시예들을 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 바와 같이, 본 발명에 따르면 MTO 산화막 형성 후 또는 MTO 산화막 형성 전에 실리콘 질화막으로 된 STI 라이너를 형성하고 다중 스텝에 의한 STI 트렌치 갭필 공정 중 습식 에치백 공정을 실시한 후에 STI 라이너를 라디칼을 이용하여 산화시킴으로써, 주변 회로 영역의 고전압 산화막의 손상을 방지하는 한편, 소자 분리막과 활성 영역 간의 경계 부분에서의 덴트 현상의 발생을 억제할 수 있게 된다. 이에 따라, 플래쉬 메모리 장치의 동작 상의 신뢰성을 높일 수 있게 된다.
또한, STI 트렌치 갭필 공정을 다중 스텝에 의해 진행함으로써 보이드 등의 결함 없이 STI 트렌치를 절연 물질로 용이하고 양호하게 매립할 수 있게 된다.
도 1은 종래 기술에 따른 쉘로우 트렌치 소자 분리막 형성 방법의 문제점을 설명하기 위한 단면을 나타내는 주사 전자 현미경(SEM) 사진이다.
도 2는 종래 기술에 따른 쉘로우 트렌치 소자 분리막 형성 방법의 문제점을 설명하기 위한 단면을 나타내는 주사 전자 현미경 사진이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 쉘로우 트렌치 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 18은 본 발명의 다른 실시예에 따른 쉘로우 트렌치 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 일 실시예에 따라 형성된 셀 영역의 쉘로우 트렌치 소자 분리막의 단면을 나타내는 주사 전자 현미경 사진이다.
도 20은 본 발명의 일 실시예에 따라 형성된 주변 회로 영역의 쉘로우 트렌치 소자 분리막의 단면을 나타내는 주사 전자 현미경 사진이다.
도 21은 도 20을 확대하여 나타낸 부분 확대 단면도이다.

Claims (19)

  1. 반도체 기판 상에 형성된 마스크막 패턴을 이용하여 상기 반도체 기판에 STI 트렌치를 형성하는 단계;
    상기 STI 트렌치 측벽을 포함한 전면 상에 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계;
    상기 STI 트렌치를 매립하도록 상기 STI 라이너 상에 1차 트렌치 매립용 산화막을 형성하는 단계;
    상기 1차 트렌치 매립용 산화막에 대해 습식 에치백 공정을 실시하는 단계;
    상기 습식 에치백 공정에 의해 노출된 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계; 및
    상기 STI 트렌치를 완전히 매립하도록 2차 트렌치 매립용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  2. 제1항에 있어서, 상기 제 1 산화막은 MTO 산화막인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  3. 제1항에 있어서, 상기 1차 트렌치 매립용 산화막 및 2차 트렌치 매립용 산화막은 HDP 산화막 또는 USG막인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  4. 제1항에 있어서, 상기 제 1 산화막 상에 형성되는 상기 STI 라이너의 두께는 10Å 내지 100Å 인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  5. 제1항에 있어서, 상기 습식 에치백 공정을 실시하는 단계에서 사용되는 식각액은 LAL, SC-1 또는 HF 용액인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  6. 제1항에 있어서, 상기 반도체 기판에 STI 트렌치를 형성하는 단계와 상기 제 1 산화막을 형성하는 단계 사이에, 상기 STI 트렌치 측벽 상에 측벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  7. 제6항에 있어서, 상기 측벽 산화막은 상기 STI 트렌치 측벽을 열산화시켜 형성하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  8. 제1항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계에서,상기 STI 라이너의 산화에 이용되는 라디칼의 소스 가스는 수소 및 산소를 포함하는 혼합 가스인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  9. 제1항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계에서, 상기 STI 라이너의 산화에 이용되는 라디칼의 소스 가스는 수소, 산소 및 염화 수소를 포함하는 혼합 가스인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  10. 제1항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계는 1 mTorr 내지 50 Torr의 압력에서 600℃ 내지 1100℃의 온도로 수행되는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  11. 제1항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계를 수행함으로써 형성되는 산화막의 두께는 50Å 내지 500Å인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  12. 제1항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계는 매엽식 또는 배치 방식으로 수행되는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  13. 반도체 기판 상에 형성된 마스크막 패턴을 이용하여 상기 반도체 기판에 STI 트렌치를 형성하는 단계;
    상기 STI 트렌치 측벽 상에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막이 형성된 결과물 전면 상에 실리콘 질화막으로 된 STI 라이너를 형성하는 단계;
    상기 STI 라이너 상에 제 1 산화막을 형성하는 단계;
    상기 제 1 산화막 상에 1차 트렌치 매립용 산화막을 형성하는 단계;
    상기 1차 트렌치 매립용 산화막에 대해 습식 에치백 공정을 실시하는 단계;
    상기 습식 에치백 공정에 의해 노출된 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계; 및
    상기 STI 트렌치를 완전히 매립하도록 2차 트렌치 매립용 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  14. 제13항에 있어서, 상기 제 1 산화막 상에 형성되는 상기 STI 라이너의 두께는 10Å 내지 100Å 인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  15. 제13항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계에서,상기 STI 라이너의 산화에 이용되는 라디칼의 소스 가스는 수소 및 산소를 포함하는 혼합 가스인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  16. 제13항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계에서,상기 STI 라이너의 산화에 이용되는 라디칼의 소스 가스는 수소, 산소 및 염화수소를 포함하는 혼합 가스인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  17. 제13항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계는 1 mTorr 내지 50 Torr의 압력에서 600℃ 내지 1100℃의 온도로 수행되는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  18. 제13항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계를 수행함으로써 형성되는 산화막의 두께는 50Å 내지 500Å인 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
  19. 제13항에 있어서, 상기 STI 라이너를 라디칼을 이용하여 산화시키는 단계는 매엽식 또는 배치 방식으로 수행되는 것을 특징으로 하는 쉘로우 트렌치 소자 분리막의 형성 방법.
KR10-2004-0006980A 2004-02-03 2004-02-03 쉘로우 트렌치 소자 분리막의 형성 방법 KR100532503B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2004-0006980A KR100532503B1 (ko) 2004-02-03 2004-02-03 쉘로우 트렌치 소자 분리막의 형성 방법
US10/947,481 US7163869B2 (en) 2004-02-03 2004-09-22 Shallow trench isolation structure with converted liner layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2004-0006980A KR100532503B1 (ko) 2004-02-03 2004-02-03 쉘로우 트렌치 소자 분리막의 형성 방법

Publications (2)

Publication Number Publication Date
KR20050078897A true KR20050078897A (ko) 2005-08-08
KR100532503B1 KR100532503B1 (ko) 2005-11-30

Family

ID=34806095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-0006980A KR100532503B1 (ko) 2004-02-03 2004-02-03 쉘로우 트렌치 소자 분리막의 형성 방법

Country Status (2)

Country Link
US (1) US7163869B2 (ko)
KR (1) KR100532503B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764742B1 (ko) * 2006-06-16 2007-10-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100808590B1 (ko) * 2006-06-30 2008-02-29 주식회사 하이닉스반도체 반도체 소자의 소자분리막 및 그의 형성방법
KR100822609B1 (ko) * 2006-12-28 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100884347B1 (ko) * 2007-10-29 2009-02-18 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7709927B2 (en) 2007-05-22 2010-05-04 Samsung Electronics Co., Ltd. Shallow trench isolation structures for semiconductor devices including wet etch barriers
US7736991B2 (en) 2006-10-31 2010-06-15 Hynix Semiconductor Inc. Method of forming isolation layer of semiconductor device
CN117637597A (zh) * 2024-01-26 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546161B1 (ko) * 2004-07-13 2006-01-24 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
US7279393B2 (en) * 2004-09-29 2007-10-09 Agere Systems Inc. Trench isolation structure and method of manufacture therefor
KR100650835B1 (ko) * 2004-10-29 2006-11-27 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 소자분리막 형성방법
JP4643223B2 (ja) * 2004-10-29 2011-03-02 株式会社東芝 半導体装置
KR100610017B1 (ko) * 2004-11-26 2006-08-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100571419B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
KR100606925B1 (ko) * 2004-12-30 2006-08-01 동부일렉트로닉스 주식회사 핀 구조 전계 트랜지스터의 제조방법
US7220647B2 (en) * 2005-02-02 2007-05-22 United Microelectronics Corp. Method of cleaning wafer and method of manufacturing gate structure
KR100685730B1 (ko) * 2005-05-02 2007-02-26 삼성전자주식회사 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
KR100745067B1 (ko) * 2005-05-18 2007-08-01 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리막 및 그 형성방법
KR100660030B1 (ko) * 2005-05-27 2006-12-20 삼성전자주식회사 트렌치 소자분리 구조물 및 이의 형성 방법
US20070132056A1 (en) * 2005-12-09 2007-06-14 Advanced Analogic Technologies, Inc. Isolation structures for semiconductor integrated circuit substrates and methods of forming the same
US8501632B2 (en) * 2005-12-20 2013-08-06 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
KR100678645B1 (ko) * 2006-01-13 2007-02-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7767515B2 (en) * 2006-02-27 2010-08-03 Synopsys, Inc. Managing integrated circuit stress using stress adjustment trenches
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US20070232019A1 (en) * 2006-03-30 2007-10-04 Hynix Semiconductor Inc. Method for forming isolation structure in nonvolatile memory device
US20070298583A1 (en) * 2006-06-27 2007-12-27 Macronix International Co., Ltd. Method for forming a shallow trench isolation region
US7364975B2 (en) * 2006-07-20 2008-04-29 Infineon Technologies Ag Semiconductor device fabrication methods
US7658773B2 (en) * 2006-09-29 2010-02-09 Qimonda Ag Method for fabricating a solid electrolyte memory device and solid electrolyte memory device
KR100823703B1 (ko) * 2006-11-03 2008-04-21 삼성전자주식회사 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법
KR100790296B1 (ko) * 2006-12-04 2008-01-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
KR100831682B1 (ko) 2006-12-29 2008-05-22 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
DE102007008530B4 (de) * 2007-02-21 2015-11-12 Infineon Technologies Ag Verfahren zum Herstellen einer nichtflüchtigen Speichervorrichtung, nichtflüchtige Speichervorrichtung, Speicherkarte mit einer nichtflüchtigen Speichervorrichtung und elektrisches Gerät mit einer Speicherkarte
US20080233709A1 (en) * 2007-03-22 2008-09-25 Infineon Technologies North America Corp. Method for removing material from a semiconductor
KR100946116B1 (ko) * 2007-06-27 2010-03-10 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
KR20090007053A (ko) * 2007-07-13 2009-01-16 매그나칩 반도체 유한회사 고전압 소자 및 그 제조방법
KR20090008004A (ko) * 2007-07-16 2009-01-21 삼성전자주식회사 Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법
TWI358788B (en) * 2007-07-24 2012-02-21 Nanya Technology Corp Method for forming a shallow trench isolation
KR100894101B1 (ko) * 2007-09-07 2009-04-20 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
JP5401797B2 (ja) * 2008-02-06 2014-01-29 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置製造システム
KR101003494B1 (ko) * 2008-04-10 2010-12-30 주식회사 하이닉스반도체 메모리 소자의 소자분리 구조 및 형성 방법
US7910491B2 (en) * 2008-10-16 2011-03-22 Applied Materials, Inc. Gapfill improvement with low etch rate dielectric liners
KR101121632B1 (ko) * 2008-12-26 2012-03-09 주식회사 하이닉스반도체 반도체 소자 및 비휘발성 메모리 소자의 소자분리막 형성 방법
KR20110003191A (ko) * 2009-07-03 2011-01-11 삼성전자주식회사 소자 분리막 및 반도체 소자의 형성 방법
US8420541B2 (en) * 2011-05-06 2013-04-16 Nanya Technology Corporation Method for increasing adhesion between polysilazane and silicon nitride
US8623713B2 (en) 2011-09-15 2014-01-07 International Business Machines Corporation Trench isolation structure
KR101890818B1 (ko) * 2012-03-26 2018-08-22 에스케이하이닉스 주식회사 소자분리막을 구비한 반도체 장치, 이를 구비한 전자장치 및 그 제조방법
US9768055B2 (en) 2012-08-21 2017-09-19 Stmicroelectronics, Inc. Isolation regions for SOI devices
US9000555B2 (en) * 2012-08-21 2015-04-07 Stmicroelectronics, Inc. Electronic device including shallow trench isolation (STI) regions with bottom nitride liner and upper oxide liner and related methods
US10134895B2 (en) 2012-12-03 2018-11-20 Stmicroelectronics, Inc. Facet-free strained silicon transistor
US9123771B2 (en) * 2013-02-13 2015-09-01 Globalfoundries Inc. Shallow trench isolation integration methods and devices formed thereby
US8962430B2 (en) 2013-05-31 2015-02-24 Stmicroelectronics, Inc. Method for the formation of a protective dual liner for a shallow trench isolation structure
US8975155B2 (en) 2013-07-10 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench isolation structure
CN104425350B (zh) * 2013-09-10 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9196728B2 (en) * 2013-12-31 2015-11-24 Texas Instruments Incorporated LDMOS CHC reliability
CN105826236A (zh) * 2015-01-08 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
KR20180068229A (ko) 2016-12-13 2018-06-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN110581138B (zh) * 2018-06-08 2021-07-13 联华电子股份有限公司 半导体元件及其制作方法
CN110707087B (zh) 2018-09-07 2022-02-22 联华电子股份有限公司 动态随机存取存储器和闪存存储器的制作方法及其结构
CN110518062A (zh) * 2019-09-26 2019-11-29 福建省晋华集成电路有限公司 一种浅沟槽隔离结构及半导体器件
US11069774B2 (en) * 2019-09-26 2021-07-20 Fujian Jinhua Integrated Circuit Co., Ltd. Shallow trench isolation structure and semiconductor device with the same
CN114864477A (zh) * 2021-01-20 2022-08-05 长鑫存储技术有限公司 半导体结构及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW379404B (en) * 1997-12-31 2000-01-11 United Semiconductor Corp Manufacturing method of shallow trench isolation
US6309924B1 (en) * 2000-06-02 2001-10-30 International Business Machines Corporation Method of forming self-limiting polysilicon LOCOS for DRAM cell
KR100568100B1 (ko) * 2001-03-05 2006-04-05 삼성전자주식회사 트렌치형 소자 분리막 형성 방법
KR100428806B1 (ko) * 2001-07-03 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
US6426272B1 (en) * 2001-09-24 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to reduce STI HDP-CVD USG deposition induced defects
US6509232B1 (en) * 2001-10-01 2003-01-21 Advanced Micro Devices, Inc. Formation of STI (shallow trench isolation) structures within core and periphery areas of flash memory device
JP2004311487A (ja) * 2003-04-02 2004-11-04 Hitachi Ltd 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764742B1 (ko) * 2006-06-16 2007-10-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100808590B1 (ko) * 2006-06-30 2008-02-29 주식회사 하이닉스반도체 반도체 소자의 소자분리막 및 그의 형성방법
US7736991B2 (en) 2006-10-31 2010-06-15 Hynix Semiconductor Inc. Method of forming isolation layer of semiconductor device
US7977205B2 (en) 2006-10-31 2011-07-12 Hynix Semiconductor Inc. Method of forming isolation layer of semiconductor device
KR100822609B1 (ko) * 2006-12-28 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
US7709927B2 (en) 2007-05-22 2010-05-04 Samsung Electronics Co., Ltd. Shallow trench isolation structures for semiconductor devices including wet etch barriers
KR100884347B1 (ko) * 2007-10-29 2009-02-18 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
CN117637597A (zh) * 2024-01-26 2024-03-01 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法
CN117637597B (zh) * 2024-01-26 2024-04-09 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

Also Published As

Publication number Publication date
KR100532503B1 (ko) 2005-11-30
US7163869B2 (en) 2007-01-16
US20050167778A1 (en) 2005-08-04

Similar Documents

Publication Publication Date Title
KR100532503B1 (ko) 쉘로우 트렌치 소자 분리막의 형성 방법
US6159823A (en) Trench isolation method of semiconductor device
JP2003197787A (ja) フラッシュメモリセル及びその製造方法
KR100341480B1 (ko) 자기 정렬된 얕은 트렌치 소자 분리 방법
JP2006196843A (ja) 半導体装置およびその製造方法
KR20000017363A (ko) 트렌치 캐패시터 및 반도체 트랜지스터 구조체와 그 형성 방법
KR100389034B1 (ko) 반도체 장치의 상하층 접속 형성 방법 및 그 방법에 의해형성된 반도체 장치
JP5131804B2 (ja) フラッシュメモリ素子の製造方法
JP2001257259A (ja) 素子分離構造形成方法
KR100636031B1 (ko) 불휘발성 메모리 장치의 제조 방법.
KR101506901B1 (ko) 반도체 소자의 제조 방법
US7476622B2 (en) Method of forming a contact in a semiconductor device
JP4992012B2 (ja) フラッシュメモリ素子の製造方法
KR100673154B1 (ko) 플래쉬 메모리 소자의 소자 분리막 형성 방법
KR100555490B1 (ko) 반도체소자의 트렌치 아이솔레이션 형성 방법
KR0183887B1 (ko) 반도체 장치의 소자 분리 영역 형성 방법
KR100704472B1 (ko) 리세스 게이트를 갖는 반도체장치의 제조 방법
KR100932336B1 (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
KR100870303B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR19990057376A (ko) 반도체 소자의 소자분리막 형성방법
KR20080101378A (ko) 플래쉬 메모리 소자의 제조방법
KR20040008874A (ko) 반도체 장치의 소자 분리 방법
KR20070001740A (ko) 반도체소자의 트랜치 소자분리막 형성방법
KR19990025541A (ko) 프로파일을 개선할 수 있는 트랜치 소자분리 공정의 세정방법
KR20080061515A (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee