KR20050067019A - 반도체 집적회로장치의 제조방법 - Google Patents

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미야자키추이치
아베요시유키
우에마츠토시히데
키무라미노루
스즈키카즈나리
오다기리마사오
스가히데유키
타카타마나부
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 다이싱 테이프로부터 안정한 칩의 박리를 할 수 있는 기술을 제공하기 위한 것으로서, 집적회로가 형성된 반도체 웨이퍼의 회로 형성면에 감압 테이프를 첩착해서 반도체 웨이퍼의 이면을 연삭하고, 소정의 두께로 한 후(공정 P1∼P4), 반도체 웨이퍼의 이면을 강제산화한다(공정P6). 그 후, 반도체 웨이퍼의 회로 형성면에 첩착한 감압 테이프를 박리하는 것과 함께 반도체 웨이퍼의 이면에 다이싱 테이프를 첩착하고, 또한 반도체 웨이퍼를 다이싱해서 각 칩에 개편화한 후(공정 P8), 다이싱 테이프를 통해 칩의 이면을 가압해서 칩을 다이싱 테이프로부터 박리한다(공정 P10).

Description

반도체 집적회로장치의 제조방법{FABRICATION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적회로장치의 제조기술에 관한 것으로, 특히, 반도체 웨이퍼상에 회로패턴의 형성이 거의 완료한 후, 반도체 웨이퍼의 이면을 연삭하는 백 그라인드로부터, 반도체 웨이퍼를 1개 1개의 칩으로 잘라 나누는 다이싱, 특히 칩을 픽업(pick up)해서 기판에 탑재하는 다이 본딩까지의 반도체 집적회로장치의 제조에 적용하는 데 유효한 기술에 관한 것이다.
반도체 웨이퍼를 백그라인딩하고, 이 반도체 웨이퍼를 다이본딩에 의해 각 칩에 개편화(個片化)하고, 개편화된 칩을 기판에 탑재하는 다이 본딩까지의 제조 공정에서는,테이프에 반도체 웨이퍼를 첩착(貼着)한 상태에서 반송 및 소정의 처리가 실시된다.
예컨대, 보호 테이프에 대하여 자외선을 조사하는 제 1의 자외선 조사 유닛과 웨이퍼의 위치를 결정하는 위치 결정 유닛과 링 프레임과 일체화한 실장(mount) 유닛과 보호 테이프를 웨이퍼 윗면에서 박리하는 보호 테이프 박리 유닛과, 다이싱 테이프에 대하여 자외선을 조사하는 제 2의 자외선 조사 유닛을 구비한 웨이퍼 전사장치가 일본특개 2003-152058호 공보(특허문헌1)에 기재되어 있고, 이 장치에 의해 사용하는 보호 테이프, 다이싱 테이프의 종류에 관계없이, 보호 테이프가 첩착된 웨이퍼를 연속적이고 자동적으로 다이싱 테이프, 링 프레임에 전사하는 것과 함께 보호 테이프를 박리하는 것을 가능하게 하고 있다.
또한, 웨이퍼 배면에 대하여 실시되는 배면연삭처리 및 에칭 처리를 효율적으로 실시하기 위해서, 회로 형성면에 보호 테이프가 첩착된 웨이퍼의 배면을 백그라인딩 처리하는 그라인더 장치와, 이 그라인더 장치로 백 그라인딩된 배면을 백 사이드(backside) 에칭 처리하는 백 사이드 에칭처리 장치와, 웨이퍼를 다이싱 테이프에 전사함과 함께 보호 테이프를 웨이퍼로부터 박리시키는 전사장치를 인라인( inline)화한 구성이 일본특개 2003-179023호 공보(특허문헌2)에 기재되어 있다.
또한, 외곽선과 이 외곽선내에 설치되어 내부에 공기가 공급되는 것에 의해 형상변형시키면서 부피를 증감하는 고무막체를 설치하여, 고무막이 부피를 증대할 때에, 웨이퍼와 고무막과의 사이에 배설된 테이프를 그 중앙으로부터 외측을 향해 점차 웨이퍼를 향해 압압(押壓)하도록 형상변형하는 구성으로 한 웨이퍼 고정용 치구(治具)를 사용하고, 첩부공정, 백 그라인드 공정, 테이프 첩착공정, 픽업 공정, 다이 본딩 공정을 실시하는 기술이 일본특개 2003-133395호공보(특허문헌3)에 기재되어 있다.
[특허문헌1]일본특개2003-152058호 공보
[특허문헌2]일본특개2003-179023호 공보
[특허문헌3]일본특개2003-133395호 공보
반도체 웨이퍼를 백그라인딩하고, 이 반도체 웨이퍼를 다이싱에 의해 각 칩에 개편화하고, 개편화된 칩을 기판에 탑재하는 다이 본딩까지의 제조 공정에 대해서는 다양한 기술적 과제가 존재한다. 문제가 되는 공정은 이하처럼 진행한다.
우선, 반도체 웨이퍼의 회로 형성면에 감압 테이프를 붙인 후, 반도체 웨이퍼를 그라인더 장치에 장착하고, 회전하는 연삭재를 눌러서 반도체 웨이퍼의 이면을 연삭하는 것에 의해, 반도체 웨이퍼의 두께를 소정의 두께까지 얇게 한다(백 그라인드 공정). 계속해서 웨이퍼 실장 장치로 반도체 웨이퍼의 이면을 링 형태의 프레임에 고정된 다이싱 테이프에 붙이는 것과 함께, 반도체 웨이퍼의 회로 형성면으로부터 감압 테이프를 박리한다(웨이퍼 실장 공정).
다음으로, 반도체 웨이퍼를 소정의 스크라이브 라인(scribe line)에서 절단하고, 반도체 웨이퍼를 각 칩에 개편화한다(다이싱 공정). 개편화된 칩은, 밀어올림핀에 의해 다이싱 테이프를 통해서 그 이면이 가압되고, 이것에 의해 칩은 다이싱 테이프으로부터 박리된다. 밀어올림핀과 대향하는 상부에는 콜레트가 위치하고 있어, 박리된 칩은 콜레트에 의해 흡착되어서 유지된다(픽업공정). 그 후, 콜레트로 유지된 칩은 기판에 반송되어서 기판상의 소정의 위치에 접합된다(다이 본딩 공정).
그런데, 전자기기의 소형화, 박형화가 진행하는 중에서, 그것에 탑재되는 칩의 박형화가 요구되고 있다. 또한, 최근, 복수의 칩을 적층해서 1개의 패키지에 탑재하는 적층형 반도체 집적회로장치가 개발되고 있고, 칩의 박형화의 요구는 점점 더 높아지고 있다. 이 때문에, 백 그라인드 공정에서는, 반도체 웨이퍼의 두께를 지금까지의 200μm정도부터 100μm 미만으로 하는 연삭이 행하여지고 있다. 그런데, 반도체 웨이퍼의 두께를 100μm 미만으로 하면 반도체 웨이퍼에 휘어짐이 발생하고, 그 이후의 공정에서는 반도체 웨이퍼의 핸들링이나 반송에 불량이 생겨서 반도체 웨이퍼가 깨지는 경우가 있다.
그래서 반도체 웨이퍼의 두께를 백 그라인드 공정에서 100μm미만으로 한 후, 그라인더 장치의 지퍼 테이블 상에 장착한 상태에서 웨이퍼 반송치구에 의해 반도체 웨이퍼의 이면을 진공흡착하고, 그대로 웨이퍼 실장 장치에 반송하는 방법을 검토했다. 반도체 웨이퍼는 휘어짐을 발생시키는 경우가 없이 웨이퍼 실장 장치에 반송되어서, 그 이면을 다이싱 테이프에 첩착할 수 있다.
그러나, 백 그라인드 직후(0∼4시간미만)에는, 반도체 웨이퍼의 이면이 활성화하고 있기 때문에, 다이싱 테이프의 풀과 반도체 웨이퍼의 이면이 결합하여, 다이싱 테이프로부터 칩이 박리될 수 없게 되는 문제가 생겼다. 칩이 박리될 수 없으면, 콜레트에 의한 유지를 할 수 없게 되어, 반도체 제품의 수율의 저하가 생긴다.
또한, 100μm이상 또는 200μm 이상의 두께의 반도체 웨이퍼는 휘어짐이 발생하기 어려우므로, 4시간 이상 방치할 수 있고, 그 동안에 반도체 웨이퍼의 이면에 자연 산화막이 형성되어서 상기 문제를 회피할 수 있다. 그러나, 자연 산화막이 형성될 때까지 반도체 웨이퍼를 방치할 필요가 있고, TAT (Turn around Time)의 저하를 피할 수 없다.
본 발명의 목적은, 다이싱 테이프로부터 안정한 칩의 박리를 할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체 제품의 수율의 향상 및 TAT의 단축을 실현할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본원발명의 하나는, 회로패턴이 형성된 반도체 웨이퍼의 회로 형성면에 감압 테이프를 첩착해서 반도체 웨이퍼의 이면을 연삭하고, 소정의 두께로 한 후, 반도체 웨이퍼의 이면을 강제산화하는 것이며, 그 후, 반도체 웨이퍼의 회로 형성면에 첩착한 감압 테이프를 박리하는 것과 함께 반도체 웨이퍼의 이면에 다이싱 테이프를 첩착하고, 반도체 웨이퍼를 다이싱해서 각 칩으로 개편화하고, 다이싱 테이프를 통해서 칩의 이면을 압압해서 칩을 다이싱 테이프로부터 박리하는 것이다.
또한, 본원발명의 다른 하나는 웨이퍼를 박막화한 후, 이면을 강제산화 또는 접착력 억제층(웨이퍼 이면에 실리콘계 또는 아크릴 베이스의 박리제(Releasing agent)층을 형성하는 것도 포함한다. 이 경우는, 분리시의 강도를 자유롭게 조정 할 수가 있다. 반면, 오존수등의 무기계의 처리제 또는 처리액을 사용하는 것에 비교하면, 오염에 유의해야 한다. 단지, 실리콘계는 반도체 분야에서는 널리 사용되는 실적이 있다. 또한, 이것과 강제산화를 병용할 수도 있다. 그 경우는, 종래의 자연 산화막에 가까운 상태를 유지하면서(분리시의 강도를 최적값으로 조정할 수 있는 메리트가 있다) 형성하는 경우가 있다.
이하 본원에 개시된 발명의 그 밖의 개요를 항으로 나누어서 설명한다.
1. 이하의 공정을 포함하는 반도체 집적회로장치의 제조방법;
(a) 제 1 두께를 갖는 반도체 웨이퍼의 제 1 주면 상에 회로패턴을 형성하는 공정;
(b) 상기 제 1 주면에 제 1 테이프를 첩착하는 공정;
(c) 상기 반도체 웨이퍼의 제 2 주면을 연삭해서, 상기 반도체 웨이퍼를 제 2 두께로 하는 공정;
(d) 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화(또는 단일한 산화, 이하 같음)하는 공정;
(e) 상기 반도체 웨이퍼의 상기 제 1 주면에 첩착한 상기 제 1 테이프를 박리해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 제 2 테이프를 첩착하는 공정.
2. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(c)와 상기 공정(d)와 상기 공정(e)를 일관(一貫)해서 행하는 반도체 집적회로장치의 제조방법.
3. 상기 항 2 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼의 상기 제 2 두께는 100μm 미만인 반도체 집적회로장치의 제조방법.
4. 상기 항 2 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼의 상기 제 2 두께는 80μm 미만인 반도체 집적회로장치의 제조방법.
5. 상기 항 2 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼의 상기 제 2 두께는 60μm 미만인 반도체 집적회로장치의 제조방법.
6. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(c)와 상기 공정(d) 사이의 상기 반도체 웨이퍼의 방치 시간은 1분 이내인 반도체 집적회로장치의 제조방법.
7. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(c)와 상기 공정(d) 사이의 상기 반도체 웨이퍼의 방치 시간은 10분 이내인 반도체 집적회로장치의 제조방법.
8. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(c)와 상기 공정(d) 사이의 상기 반도체 웨이퍼의 방치 시간은 1시간 이내인 반도체 집적회로장치의 제조방법.
9. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 오존을 포함시킨 순수(純水)(약액 또는 약제를 포함한 순수 수용액이어도 좋다. 이하 같음)에 의해 상기 반도체 웨이퍼를 세정해서, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정.
10. 상기 항1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는, 이하의 하위 공정을 포함한다 :
(d1) 이산화탄소를 포함시킨 순수에 의해 상기 반도체 웨이퍼를 세정해서, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정.
11. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 순수와 과산화수소수를 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정.
12. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼의 상기 제 2 주면 또는 상기 제 2 테이프의 상기 반도체 웨이퍼와 접하는 면에 산화제를 도포해서, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정.
13. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는, 이하의 하위 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 가스 형태의 산소를 내뿜어, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정.
14. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는, 이하의 하위 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 열풍을 쬐게하여, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정.
15. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼를 가열한 플레이트 상에 상기 반도체 웨이퍼의 상기 제 2 주면을 접하게 해서 싣고, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정.
16. 상기 항 1 기재의 반도체 집적회로장치의 제조방법은 이하의 공정을 더 포함한다 :
(f) 상기 반도체 웨이퍼를 다이싱(회전 블레이드,레이저 등에 의한)해서, 상기 반도체 웨이퍼를 칩에 개편화하는 공정.
(g) 상기 제 2 테이프를 통해서 상기 칩의 이면을 압압해서, 상기 칩을 상기 제 2 테이프로부터 박리하는 공정.
17. 상기항1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼는 상기 제 1 주면을 웨이퍼 반송치구로 진공흡착되어서 상기 공정(c)로부터 반출되어, 상기 제 2 주면을 웨이퍼 반송치구로 진공흡착되어서 상기 공정(d)에 반입되는 반도체 집적회로장치의 제조방법.
18. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼의 지름은 약 300mm(또는 그 이상)인 반도체 집적회로장치의 제조방법.
19. 상기 항 1 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼의 상기 제 1 두께는 700μm 이상인 반도체 집적회로장치의 제조방법.
20. 이하의 공정을 포함하는 반도체 집적회로장치의 제조방법;
(a) 제 1 두께를 갖는 반도체 웨이퍼의 제 1 주면 상에 회로패턴을 형성하는 공정;
(b) 상기 제 1 주면에 제 1 시트 또는 판상물(板狀物)을 제 1 감압접착제에 의해 접착하는 공정;
(c) 상기 반도체 웨이퍼의 제 2 주면을 연삭 또는 에칭해서, 상기 반도체 웨이퍼를 제 2 두께로 하는 공정;
(d) 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정;
(e) 상기 반도체 웨이퍼의 상기 제 1 주면에 접착한 상기 제 1 시트 또는 판상물을 박리 또는 분리해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 제 2 시트 또는 판상물을 제 2 감압접착제에 의해 접착하는 공정.
21. 이하의 공정을 포함하는 반도체 집적회로장치의 제조방법;
(a) 제 1 두께를 가지는 반도체 웨이퍼의 제 1 주면상에 회로패턴을 형성하는 공정;
(b) 상기 반도체 웨이퍼의 제 2 주면을 연삭(에칭을 포함한다)해서, 상기 반도체 웨이퍼를 제 2 두께로 하는 공정;
(c) 상기 반도체 웨이퍼의 상기 제 2 주면에 형성된 제 1 층(연삭에 의한 손상(damage)층)을 제거하는 공정(이 공정은 반드시 필수적이지는 않다. 손상층의 일부를 트랩층으로 사용해도 좋고, 원래 손상층을 전부 또는 일부 남겨도 좋은 것도 있다);
(d) 상기 반도체 웨이퍼의 상기 제 2 주면에 제 2 층(불순물 배리어층, 트랩층 또는 점착력조정층)을 형성하는 공정;
(e) 상기 반도체 웨이퍼를 다이싱하고, 상기 반도체 웨이퍼를 칩으로 개편화하는 공정.
22. 상기 항 21 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제 2 층의 두께는 상기 제 1 층의 두께보다도 얇은 반도체 집적회로장치의 제조방법.
23. 상기 항 21 또는 22 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼의 상기 제 2 두께는 100μm 미만인 반도체 집적회로장치의 제조방법.
24. 상기 항 21 또는 22 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼의 상기 제 2 두께는 80μm 미만인 반도체 집적회로장치의 제조방법.
25. 상기 항 21 또는 22 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 반도체 웨이퍼의 상기 제 2 두께는 60μm 미만인 반도체 집적회로장치의 제조방법.
26. 상기 항 21 내지 25 중 어느 하나의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 오존을 포함시키지 않은 순수를 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면에 산화막을 형성하는 공정.
27. 상기 항 21 내지 25 중 어느 하나의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 이산화탄소를 포함시킨 순수를 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면에 산화막을 형성하는 공정.
28. 상기 항 21 내지 25 중 어느 하나의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 과산화수소를 포함시킨 순수를 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면에 산화막을 형성하는 공정.
29. 상기 항 21 내지 25 중 어느 하나의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위의 공정을 포함한다 :
(d1) 질산을 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면에 산화막을 형성하는 공정.
30. 상기 항 21 내지 25 중 어느 하나의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 플라즈마 방전에 의해 생기는 이온을 충격시켜서, 상기 반도체 웨이퍼의 상기 제 2 주면을 세정하는 것과 함께, 거기에 손상층과 산화막을 형성하는 공정.
31. 상기 항 21 내지 25 중 어느 하나의 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 지립을 분사해서, 상기 반도체 웨이퍼의 상기 제 2 주면을 세정하는 것과 함께 거기에 파쇄층을 형성하는 공정.
32. 상기 항 21 내지 25 중 어느 하나의 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 하위 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼의 상기 제 2 주면을 연삭해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 결정결함층을 형성하는 공정.
33. 상기 항 21 내지 25 중 어느 하나의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼에 불순물을 이온주입해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 손상층을 형성하는 공정.
34. 상기 항 21 내지 25 중 어느 하나의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(d)는 이하의 공정을 포함한다 :
(d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 플라즈마 CVD에 의해 산화막 또는 다결정실리콘막을 형성하는 공정.
35. 상기 항 21 내지 34 중 어느 하나의 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정(c)는 이하의 공정을 포함한다 :
(c1) 상기 반도체 웨이퍼의 상기 제 2 주면에 형성된 상기 제 1 층을, 일부를 남겨서 제거하고, 남겨진 상기 제 1 층을 상기 공정 (d)의 상기 제 2 층으로 하는 공정.
36. 회로패턴이 형성된 반도체 웨이퍼의 회로 형성면에 감압 테이프를 첩착해서 반도체 웨이퍼의 이면을 연삭하고, 소정의 두께로 한 후, 반도체 웨이퍼의 이면을 강제산화하는 것으로서, 그 후, 반도체 웨이퍼의 이면에 다이싱 테이프를 첩착하고, 반도체 웨이퍼의 회로 형성면에 첩착한 감압 테이프를 박리하는 동시에 반도체 웨이퍼를 다이싱해서 각 칩으로 개편화하고, 다이싱 테이프를 통해서 칩의 이면을 가압해서 칩을 다이싱 테이프로부터 박리하는 반도체 집적회로장치의 제조방법.
37. 웨이퍼를 박형화한 후, 이면을 강제산화하거나 또는 손상층을 형성하는 것에 의해, 웨이퍼 이면으로부터의 불순물의 확산을 방지하는 겟타(getter,degasser)층 또는 배리어층으로 하는 것에 의해 디바이스 특성의 불량 발생을 억제하는 반도체 집적회로장치의 제조방법.
이하, 본 발명의 실시형태를 도면에 근거해서 상세하게 설명한다. 또, 이하의 실시형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시형태로 분할해서 설명하지만, 특히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것은 아니며, 한편은 다른편의 일부 또는 전부의 변형예, 상세, 보충설명 등의 관계에 있다. 또한, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)을 언급할 경우, 특히 명시한 경우 및 원리적으로 명확하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이라도 이하라도 좋다. 또한, 이하의 실시형태에 있어서, 그 구성요소(요소스텝 등도 포함한다)는 특히 명시한 경우 및 원리적으로 분명히 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다. 이와 같이, 이하의 실시형태에 있어서, 구성요소 등의 형상, 위치 관계 등으로 언급할 때는, 특히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각될 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 관해서도 같다. 또한, 본 실시형태를 설명하기 위한 전체 도면에 있어서 동일기능을 가지는 것은 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또한, 본 실시형태에서 사용하는 도면에 있어서는, 평면도라도 도면을 보기 쉽게 하기 위해서 헤칭을 붙일 경우도 있다.
또한, 본원에 있어서, 웨이퍼라고 할 때는 Si(실리콘)단결정 웨이퍼를 주로 하지만, 그뿐만 아니라, SOI(Silicon on Insulator)웨이퍼, 집적회로를 그 위에 형성하기 위한 절연막기판 등을 가리키는 것으로 한다. 그 형태도 원형 또는 거의 원형뿐만 아니라, 정방형, 직사각형 등도 포함한다. 또한, 본원에 있어서, 가스, 고체, 액체의 부재를 언급할 때는, 거기에 명시된 성분을 주요한 성분의 하나로 하지만, 특히 그렇게 명기한 경우 또는 원리적으로 분명한 경우를 제외하고, 그 밖의 성분을 제외하는 것은 아니다.
(실시형태1)
본 실시형태 1에 의한 반도체 집적회로장치의 제조방법을 도 1∼도 13을 사용해서 공정순으로 설명한다. 도 1은 반도체 집적회로장치의 제조방법의 공정도, 도 2∼도 4 및 도 8(a), 도 9∼도 12는 반도체 집적회로장치의 요부측면도, 도 8(b)는 반도체 집적회로장치의 요부표면도, 도 5는 오존수 발생장치의 설명도, 도 6은 백 그라인드의 세정부의 설명도, 도 7은 이산화탄소함유수 생성공정의 설명도, 도 13은 백 그라인드로부터 웨이퍼 실장까지의 일관 처리 장치의 설명도이다. 또한, 이하의 설명에서는 반도체 웨이퍼 상에 회로패턴을 형성한 후의 백 그라인드로부터 기판상에 개편화한 칩을 접합하는 다이 본딩까지의 각 공정에 대해서만 설명한다.
우선, 반도체 웨이퍼의 회로형성면(제 1 면 또는 제 1 주면)에 집적회로를 형성한다(도 1의 공정 P1). 반도체 웨이퍼는 실리콘 단결정으로 되고, 그 지름은 예컨대 300 mm, 두께(제 1 두께)는 예컨대 700 μm이상이다.
다음으로, 반도체 웨이퍼 상에 만들어진 각 칩의 양호ㆍ불량을 판정한다 (도 1의 공정 P2). 반도체 웨이퍼를 측정용 스테이지에 재치하고, 집적회로의 전극 패드에 프로브(탐침)을 접촉시켜서 입력 단자로부터 신호파형을 입력하면, 출력 단자로부터 신호파형이 출력된다. 이것을 테스터가 읽어내는 것에 의해 칩의 양호ㆍ불량이 판정된다. 여기에서는, 집적회로의 전체 전극 패드에 맞추어 프로브를 배치한 프로브 카드가 사용되고, 프로브 카드에서는 각 프로브에 대응하는 신호선이 나가게 되고, 테스터에 접속되어 있다. 불량이라고 판단된 칩에는, 불량의 마킹이 표시된다.
다음으로, 반도체 웨이퍼의 회로형성면에 감압 테이프(Pressure-Sensitive adhesive tape;제 1 테이프)를 붙인다(도 1의 공정 P3). 여기에서 감압 테이프는 자기박리형 테이프, 즉 UV경화형(UV cure type)도, 열경화형도, EB경화형이라도 좋고, 비UV경화형 감압접착 테이프, 즉 UV경화형도 열경화형도 EB경화형도 아닌 일반의 점착테이프(비자기박리형 테이프)라도 좋다. 비자기박리형 테이프의 경우는, 자기박리성은 이용할 수 없지만, 웨이퍼의 디바이스면에 자외선(에너지선 조사 또는 가열)을 조사할 경우에 발생하는 불휘발성 메모리 등의 메모리계 회로에 기록되는 정보의 변화, 특성 시프트, 폴리이미드층 등 표면보호부재 또는 재배선(再配線)절연부재 등의 표면특성의 원하지 않는 변화를 회피할 수 있다는 장점이 있다. 이하에서는 자외선(UV)경화형 테이프의 예에 대해서 설명한다. 감압 테이프에는 자외선경화성의 점착제가 도포되어 있고, 이것에 의해 감압 테이프는 반도체 웨이퍼의 회로 형성면과 첩착한다. 감압 테이프는, 예컨대 우레탄 필름을 기본재료로 해서 아크릴계 UV경화 타입의 점착제가 도포되고, 또한 그 위에 폴리에스테르로 된 박리재가 붙어있다. 박리재는, 예컨대 이형지(離型紙)이며, 박리재를 벗겨서 감압 테이프는 반도체 웨이퍼에 붙일 수 있다. 감압 테이프의 두께는, 예컨대 180μm, 점착력은, 예컨대 UV조사 전 200∼400g/25mm, UV조사 후 20∼30g/25mm이다. 또, 박리재가 아닌, 기판의 배면을 이형(離型)처리한 감압 테이프를 사용해도 좋다.
다음으로, 도 2에 도시한 바와 같이, 반도체 웨이퍼(1)의 이면(회로 형성면과 반대측의 면, 제 2 주면 또는 제 2 면)을 조연삭(租硏削)하고, 반도체 웨이퍼(1)의 두께를 100μm미만, 80μm미만 또는 60μm미만으로 한다 (도 1의 공정P4). 이 공정 P4(백 그라인드)부터 후술하는 공정 P7(웨이퍼 실장)까지는 반도체 웨이퍼(1)의 휘어짐을 막기 위해, 항상 진공흡착된 상태에서 반도체 웨이퍼(1)의 반송 및 처리가 행하여지고, 예컨대 후술하는 일관 처리 장치에 의해 연속한 처리가 행하여진다. 반도체 웨이퍼(1)는 그라인더 장치에 반송되어, 반도체 웨이퍼(1)의 회로 형성면을 지퍼 테이블(2)에 진공흡착시킨 후, 반도체 웨이퍼(1)의 이면에 회전하는 연삭재(예컨대 거칠기#360 [:단위면적당의 부의 수가 360개정도])(3)을 눌러서 조연삭하는 것에 의해, 반도체 웨이퍼(1)의 두께를 소정의 두께(제 2 두께)까지 감소시킨다. 반도체 웨이퍼(1)의 회로 형성면에 감압 테이프(BT)가 붙어 있으므로, 집적회로가 파괴되는 것은 없다.
다음으로, 반도체 웨이퍼(1)의 이면을 마무리해 연삭한다. 여기에서는 상기 도 2와 같은 그라인더 장치를 사용해서 반도체 웨이퍼(1)의 회로 형성면을 지퍼 테이블에 진공흡착한 후, 반도체 웨이퍼(1)의 이면에 회전하는 연삭재(예컨대 거칠기#1500 또는 #2000)을 눌러서 마무리 연삭하는 것에 의해, 조연삭시에 생긴 반도체 웨이퍼(1)의 이면의 비뚤어짐을 제거해서 칩의 강도를 좋게 할 수 있다.
다음으로, 백 그라인드에 의해 반도체 웨이퍼(1)의 이면에 생긴 연마스트릭(grinding streaks)를 제거한다(도 1의 공정 P5). 그라인더 장치의 지퍼 테이블(2)에 그 회로 형성면을 진공흡착시킨 반도체 웨이퍼(1)의 이면을 웨이퍼 반송치구에 의해 진공흡착하여, 지퍼 테이블(2)의 진공을 중단하는 것에 의해 반도체 웨이퍼(1)를 웨이퍼 반송치구에 의해 유지하고, 그대로 반도체 웨이퍼(1)를 스트레스 릴리프 장치에 반송한다. 특히 반도체 웨이퍼(1)는 스트레스 릴리프 장치의 회전 테이블 또는 가압 헤드에 그 회로 형성면을 진공흡착시킨 후, 스트레스 릴리프가 행해진다. 상기 연마스트릭은 비정질층/다결정질층/마이크로 크랙층/비뚤어짐층(응력점리층)/순수결정층으로 되어 있고, 이 스트레스 릴리프에 의해 비정질층/다결정질층/마이크로 크랙층이 제거된다.
이 스트레스 릴리프에서는, 도 3에 도시한 바와 같이, 스핀 에치(etch)법(도 3(a)), CMP(Chemica1 Mechanical Polishing)법(도 3(b)) 또는 드라이 폴리시법(도 3(c))을 사용할 수 있다. 스핀 에치법은, 회전 테이블(4)상에 반도체 웨이퍼(1)를 싣고, 불화질소(5)를 사용해서 에칭하는 방법으로서, 제거량이 많다는 이점은 있지만, 배기가스, 폐액처리가 어렵거나 또는 그 처리에 비용이 드는 문제가 있다. CMP법은 반도체 웨이퍼(1)를 가압 헤드 PH로 유지하고, 슬러리(slurry)(연마지액)(6)를 흘리면서, 플레이튼(platen)(정반)(7)의 표면에 붙인 연마 패드(8)에 반도체 웨이퍼(1)의 이면을 압착시켜서 연마하는 방법이며, 균일한 가공면을 얻을 수 있다. 그러나, 슬러리(6)등의 재료비나 설비비가 높기 때문에, 다른 방법보다도 코스트가 높아진다. 또한, 드라이 폴리시법은 다른 방법보다도 코스트를 싸게 할 수가 있지만, 회전 테이블(11)상에 실은 반도체 웨이퍼(1)의 이면을 지립이 부착된 연마포(섬유의 표면에 결합재에 의해 실리카를 부착시켜서, 예컨대 φ400 mm정도, 두께 26mm정도의 패드형태로 굳힌 포)(10)로 연마하기 때문에, 반도체 웨이퍼(1)에 힘이 걸리고, 반도체 웨이퍼(1)의 주변이 결함이 생기기 쉽다. 또, 이 스트레스 릴리프는 모든 반도체 웨이퍼(1)에 대하여 할 필요는 없고, 칩에 요구되는 강도에 따라 행한다.
다음으로, 도 4에 도시한 바와 같이, 반도체 웨이퍼(1)의 이면을 강제산화해서 두께 1nm 이하의 산화막(TF)를 형성한다(도 1의 공정 P6). 백 그라인드(도 1의 공정P4) 또는 스트레스 릴리프(도 1의 공정 P5)부터 강제산화까지의 반도체 웨이퍼(1)의 방치 시간은, 1분 이내, 10분 이내 또는 1시간 이내이다. 스트레스 릴리프 장치의 회전 테이블 또는 가압 헤드에 진공흡착된 반도체 웨이퍼(1)를 웨이퍼 반송치구에 의해 진공흡착하고, 회전 테이블 또는 가압 헤드의 진공을 중단하는 것에 따라 반도체 웨이퍼(1)를 웨이퍼 반송치구에 의해 유지하고, 그대로 반도체 웨이퍼(1)를 산화 장치로 반송한다. 또한 반도체 웨이퍼(1)는 산화 장치의 지퍼 테이블에 진공흡착된 후, 산화 처리가 행해진다.
백 그라인드 또는 스트레스 릴리프가 끝난 시점에서, 반도체 웨이퍼(1)는 얇아져서 휘어짐이 발생하지만, 감압 테이프(BT)를 통해서 고정하고, 지퍼 테이블(2), 회전 테이블(4), (11), 가압 헤드(PH) 또는 웨이퍼 반송치구에 의해 진공흡착하고 있으므로, 반도체 웨이퍼(1)의 휘어짐이 표면화하는 경우는 없다. 그러나, 백 그라인드 또는 스트레스 릴리프가 끝난 시점에서는, 반도체 웨이퍼(1)의 이면(실리콘면)은 활성화하고 있고, 이 상태에서 반도체 웨이퍼(1)를 다이싱 테이프상에 실장하면, 다이싱 테이프의 풀과 반도체 웨이퍼(1)의 이면이 결합해서, 다이싱 테이프로부터 칩을 박리할 수 없게 되어 버린다. 그래서, 반도체 웨이퍼(1)의 이면을 강제산화해서 산화막(TF)를 형성하는 것에 의해, 실리콘면을 불활성상태로 해서, 다이싱 테이프로부터 칩을 벗겨지기 쉽게 한다
반도체 웨이퍼(1)의 이면의 강제산화는, 예컨대 이하에 기술된 제 1∼제 7의 방법 중 어느 하나에 의해서 행하여진다. 우선, 제 1 방법은, 백 그라인드 또는 스트레스 릴리프가 끝난 반도체 웨이퍼(1)의 이면을 세정할 때에, 순수(H20)에 오존(03)을 포함시킨 세정수를 사용한다. 세정수는, 도 5에 나타내는 오존수발생 장치에 의해 생성된다. 우선, 초순수를 전기분해해서 오존 가스를 발생시킨 후, 이 오존 가스를 초순수에 용해시켜서, 오존수를 생성한다. 계속해서 도 6에 도시한 바와 같이, 회전 테이블(12)상에 실은 반도체 웨이퍼(1)의 전체 이면에 널리 퍼지도록 10초간 정도 반도체 웨이퍼(1)의 이면에 오존수(13)를 붓는다. 반도체 웨이퍼(1)의 온도는 상온, 오존수(13)의 농도는, 예컨대 0.1부터 20ppm이 적절한 범위라고 생각된다(다른 조건에 따라서는 이 범위로 한정되지 않는 것은 물론이다). 또한, 양산에 알맞은 범위로서는 0.3부터 8ppm을 생각할 수 있지만, 특히 0.6부터 4ppm 등의 1부터 2 ppm 사이를 중심값으로 하는 주변범위가 가장 적합하다고 생각된다. 이 제 1 방법은, 반도체 웨이퍼(1)의 이면을 세정함과 동시에 산화 처리를 할 수 있으므로, 공정수의 증가를 피할 수 있다. 또한, 이 제 1 방법은 운영 코스트가 싸고, 또한 오존 가스를 초순수에 용해시킨 불순물을 포함하지 않는 오존수(13)를 사용하기 때문에 깨끗한 산화 처리를 할 수 있지만, 설비비가 높아진다.
제 2 방법은, 백 그라인드 또는 스트레스 릴리프가 끝난 반도체 웨이퍼(1)의 이면을 세정할 때에, 순수에 이산화탄소(CO2 )를 포함시킨 세정수를 사용한다. 순수 중에 용해되어 있는 CO2 농도는, 예컨대 1부터 1000ppm이 적절한 범위라고 생각된다(다른 조건에 따라서는 이 범위에 한정되지 않는 것은 물론이다). 또한, 양산에 알맞은 범위로서는 10부터 500ppm을 생각할 수 있지만, 또한 80부터 300ppm 등의 100부터 200 ppm 사이를 중심값으로 하는 범위가 가장 바람직하다고 생각된다. 세정수는, 도 7에 나타내는 CO2 함유수 생성공정에 의해 생성된다. 초순수(14)에 CO2 의 가스 봄베(15)로부터 소정량의 CO2 가스를 주입해서 CO2 함유물을 생성한다. CO2 함유물의 공급 라인에는 농도계(16)가 구비되어 있어, CO2 농도를 모니터 해서 CO2 기체의 유량을 메스 플로우-컨트롤로 지시할 수 있다. 이 제 2 방법은 이미 반도체 집적회로장치의 제조에 사용할 수 있고, 반도체 웨이퍼(1)의 이면의 산화 처리로의 도입은 용이하다. 또한, 이 제 2의 방법은 상기 제 1의 방법과 같이, 설비비는 높아지지만, 운영 코스트가 싸고, 또한 깨끗한 산화 처리를 할 수 있다.
제 3의 방법은, 백 그라인드 또는 스트레스 릴리프가 끝난 반도체 웨이퍼(1)의 이면을 세정할 때, 순수과 함께 과산화수소수(H202)를 붓는다. 이 제 3의 방법은 상기 제 1의 방법과 같이, 설비비는 높아지지만, 깨끗한 산화 처리를 할 수 있다.
제 4의 방법은, 반도체 웨이퍼(1)의 이면 또는 다이싱 테이프의 표면에 산화제(박리제)를 도포한다. 이 제 4의 방법은, 산화제에 의한 오염이 걱정되지만, 운영 코스트 및 설비비를 싸게 할 수 있다.
제 5의 방법은, 백 그라인드 또는 스트레스 릴리프를 끝낸 반도체 웨이퍼(1)가 대기하고 있는 사이에, 가스 형태의 산소(02)를 반도체 웨이퍼(1)의 이면에 내뿜는다. 이 때, 예컨대 100℃정도의 온도로 가열해도 좋다. 제 6의 방법은, 반도체 웨이퍼(1)의 이면에, 예컨대 핫 제트(hot jet)를 사용해서 열풍을 가한다. 제 7의 방법은, 핫 플레이트상에 반도체 웨이퍼(1)의 이면을 접해서 싣는다. 이러한 제 5, 제 6 및 제 7의 방법은 운영 코스트 및 설비비를 싸게 할 수 있다.
다음으로, 도 8에 도시한 바와 같이, 반도체 웨이퍼(1)를 방치하지 않고, 다이싱 테이프(제 2 테이프)DT에 붙여 바꾼다(도 1의 공정 P7). 강제산화가 끝나면, 웨이퍼 반송치구에 의해 반도체 웨이퍼(1)를 진공흡착하고, 그대로 웨이퍼 실장 장치에 반송한다. 웨이퍼 실장 장치로 반송된 반도체 웨이퍼(1)는, 우선 얼라이먼트부에 보내져서 노치(notch) 또는 오리엔테이션 플랫(orientation flat)의 얼라이먼트가 행하여지고, 그 후 반도체 웨이퍼(1)는 웨이퍼 실장부로 보내져서 웨이퍼 실장이 행해진다. 웨이퍼 실장으로는, 미리 다이싱 테이프(DT)를 붙인 환형의 프레임(18)을 준비해 두고, 이 다이싱 테이프(DT)에 그 회로 형성면을 윗면으로 해서 반도체 웨이퍼(1)를 첩착한다. 이 때, 반도체 웨이퍼(1)의 이면은, 상기 강제산화에 의해 산화막(TF)이 형성되고 있고, 불활성상태의 이면을 다이싱 테이프(DT)에 접해서 첩착한다. 다이싱 테이프(DT)는, 예컨대 폴리오레핀(polyolefin)을 기본재료로 해서, 아크릴계 UV 경화 타입의 점착제가 도포되고, 또한 그 위에 폴리에스테르로 된 박리재가 붙여져 있다. 박리재는, 예컨대 이형지이며, 박리재를 벗겨서 감압 테이프는 반도체 웨이퍼(1)에 붙일 수 있다. 다이싱 테이프(DT)의 두께는, 예컨대 90μm, 점착력은, 예컨대 UV 조사 전 200g/25mm, UV 조사 후 10∼20g/25mm 이다. 또, 박리재가 아닌, 기판의 배면을 박리처리한 감압 테이프를 사용해도 좋다.
그런데, 반도체 웨이퍼(1)의 이면은 몇 시간 정도에서 활성화 상태로부터 불활성상태로 변한다. 따라서, 두께가 100μm 이상 또는 200 μm 이상의 반도체 웨이퍼는, 방치해도 휘어짐 발생이 작기 때문에 백 그라인드 또는 스트레스 릴리프가 끝나고, 4 시간 이상 방치함으로써 자연 산화막의 형성에 의해 반도체 웨이퍼의 이면을 불활성상태로 바꾸어도 좋다. 그 경우는, 전술한 반도체 웨이퍼 이면의 강제산화는 행하지 않아도 좋다. 그러나, 자연산화막이 형성될 때까지 반도체 웨이퍼를 방치해 두지 않으면 안되므로, 쓸데 없는 시간이 요구된다. 그래서, 두께가 100μm이상 또는 200μm 이상의 반도체 웨이퍼에 있어서도, 그 이면을 강제산화해서 불활성 상태로 방치하지 않고, 다이싱 테이프(DT)를 첩착하는 것이 바람직하다.
이어서, 반도체 웨이퍼(1)가 장착된 프레임(18)은 감압 테이프 박리부에 보내진다. 여기에서는 반도체 웨이퍼(1)와 감압 테이프(BT)를 첩착하는 접착제에 자외선을 조사하고, 접착력을, 예컨대 20∼30g/25mm 정도로 저하시킨 후에 감압 테이프(BT)가 박리된다. 이렇게 반도체 웨이퍼(1)를 프레임(18)에 붙이는 것은, 나중에 다이싱 공정에서 반도체 웨이퍼(1)의 회로 형성면에 형성되어 있는 얼라이먼트 마크를 기준으로서 다이싱을 하기 위해, 얼라이먼트 마크가 형성되어 있는 회로 형성면을 윗면으로 할 필요가 있다. 또, 감압 테이프(BT)가 박리되어도, 프레임(18)에 붙인 다이싱 테이프(DT)을 통해서 반도체 웨이퍼(1)를 고정하고 있으므로, 반도체 웨이퍼(1)의 휘어짐이 표면화하지 않는다.
다음으로, 도 9에 도시한 바와 같이, 반도체 웨이퍼(1)를 다이싱한다 (도 1의 공정 P8). 반도체 웨이퍼(1)는 칩(SC)에 개편화되지만, 개편화된 후에도 각 칩(SC)는 다이싱 테이프(DT)를 통해서 프레임(18)에 고정되어 있기 때문에, 정렬한 상태를 유지하고 있다. 우선, 반도체 웨이퍼(1)를 웨이퍼 반송치구에 의해 반도체 웨이퍼(1)의 회로 형성면을 진공흡착하고, 그대로 다이싱 장치에 반송하고, 다이싱 테이블(19)상에 재치한다. 계속해서 다이아몬드ㆍ소어(diamond saw)라 불리는 다이아몬드의 미세한 입자를 붙인 매우 얇은 원형칼(20)을 사용해서, 반도체 웨이퍼(1)를 스크라이브 라인(scribe line)에 따라 세로, 가로로 자른다.
다음으로, 도 10에 도시한 바와 같이, 반도체 웨이퍼(1)에 UV를 조사한다(도 1의 공정 P9). 우선, 다이싱 테이프(DT)의 이면측에서 UV를 조사하고, 다이싱 테이프(DT)의 각 칩(SC)과 접하는 면의 점착력을, 예컨대 10∼20g/25mm 정도로 저하시킨다. 이것에 의해 각 칩이 다이싱 테이프(DT)으로부터 벗겨지기 쉬워진다.
다음으로, 도 11에 도시한 바와 같이, 상기 공정 P2에 있어서 좋다고 판단된 칩(SC)을 픽업한다(도 1의 공정P10). 우선, 밀어올림핀(22)에 의해 다이싱 테이프(DT)를 통해서 칩(SC)의 이면을 가압하고, 이것에 의해 칩(SC)을 다이싱 테이프(DT)로부터 박리시킨다. 계속해서 콜레트(23)가 이동해서 밀어올림핀(22)과 대향하는 상부에 위치하고, 박리된 칩(SC)의 회로 형성면을 콜레트(23)에 의해 진공흡착하는 것에 의해 1개씩 칩(SC)을 다이싱 테이프(DT)으로부터 떼서 픽업한다. UV 조사에 의해 다이싱 테이프(DT)와 칩(SC)과의 접착력을 약하게 되고, 또 칩(SC)의 이면은 산화막(TF)의 형성에 의해 불활성태가 되고 있기 때문에, 얇고 강도가 저하되어 있는 칩(SC)이라고 해도 확실히 픽업할 수 있다. 콜레트(23)는, 예컨대 대략 원통형의 외형을 갖고, 그 저부에 위치하는 흡착부는, 예컨대 연질의 합성 고무 등으로 구성되어 있다.
다음으로, 도 12에 도시한 바와 같이 칩(SC)을 기판(24)에 탑재한다(도 1의 공정P11). 픽업된 칩(SC)은 콜레트에 흡착, 유지되어서, 기판(24)상의 소정 위치로 반송된다. 계속해서 기판(24)의 도금된 아일랜드(island)상에 페이스트재(25)를 싣고, 여기에 칩(SC)를 가볍게 눌러붙여, 100∼200℃ 정도의 온도에 의해 경화처리를 한다. 이것에 의해 칩(SC)를 기판(24)에 붙인다. 페이스트재(25)는 에폭시계 수지, 폴리이미드계 수지, 아크릴계 수지 또는 실리콘계 수지를 예시할 수 있다. 또, 페이스트재(25)에 의한 붙이는 것 외에, 도금된 아일랜드에 칩(SC)의 이면을 가볍게 문지르거나, 혹은 도금한 아일랜드와 칩(SC)의 사이에 금 테이프의 소편(小片)을 끼고, 금과 실리콘과의 공정(共晶)을 만들어서 접착해도 좋다.
다이싱 테이프(DT)에 첩착된 양호한 품질의 칩의 다이 본딩 및 불량품 칩의 제거가 종료하면, 다이싱 테이프(DT)는 프레임(18)으로부터 벗겨져서, 프레임(18)은 리사이클된다.
다음으로, 칩(SC)상의 전극과 기판(24)상의 전극을 전기적으로 접속하고, 또한 몰드 수지에 의해 칩(SC)을 밀봉해서 보호한다. 계속해서 몰드 수지상에 품명 등을 날인하고, 기판(24)로부터 1개 1개의 칩(SC)을 잘라 나눈다. 그 후, 마무리된 칩(SC)을 제품규격에 따라 선별하고, 검사공정을 거쳐서 제품이 완성된다.
이와 같이, 본 실시형태 1에 의하면, 백 그라인드 또는 스트레스 릴리프에 의해 반도체 웨이퍼(1)의 이면이 활성화해도, 강제산화에 의해 반도체 웨이퍼(1)의 이면에 산화막(TF)를 형성해서 불활성상태로 하는 것으로, 다이싱 테이프(DT)로부터 칩(SC)을 픽업할 때에, 다이싱 테이프(DT)로부터 안정한 칩(SC)의 박리를 할 수 있다. 이것에 의해, 안정한 칩(SC)의 박리를 할 수 있고, 콜레트(23)에 의한 칩(SC)의 유지 불량이 발생하기 어려워지므로 콜레트(23)에 의한 칩(SC)의 유지 불량에 의한 반도체제품의 수율의 저하를 막을 수 있다. 또한, 백 그라인드 또는 스트레스 릴리프가 끝난 후, 반도체 웨이퍼(1)의 이면에 산화막(TF)를 형성하는 것에 의해, 방치하지 않고 반도체 웨이퍼(1)를 다이싱 테이프(DT)에 첩착할 수 있으므로 TAT를 단축할 수가 있다.
다음으로, 백 그라인드(도 1의 공정 P4)부터 웨이퍼 실장(도 1의 공정P7)까지를 연속 처리하는 일례를 도 13에 나타난 일관 처리 장치의 설명도를 사용해서 설명한다.
일관 처리 장치(26)는 백 그라인더부, 드라이 폴리시부, 세정부 및 웨이퍼 실장부로 이루어진다. 각 부에는 반도체 웨이퍼(1)를 반입하는 로더(27)와 반출하는 언로더(28)가 갖추어져 있고, 각 부를 스탠드얼론(standalone)으로서 사용할 수도 있다. 또한, 백 그라인더부와 드라이 폴리시부의 사이에는 양자간에 반도체 웨이퍼(1)를 반송하는 반송로봇(29)이 구비되어 있고, 동일하게 드라이 폴리시부와 세정부의 사이, 세정부와 웨이퍼 실장부 사이에는, 각각 양자 사이에 반도체 웨이퍼(1)를 반송하는 반송로봇(30, 31)이 구비되어 있다.
우선, 백 그라인더부의 로더(27)에, 복수의 반도체 웨이퍼(1)를 탑재한 후프(FOUP(Front Open Unified Pod))를 실은 후, 반송로봇(32)에 후프로부터 1장의 반도체 웨이퍼(1)를 꺼내서 백 그라인더부의 처리실(33)로 반입한다. 후프는 반도체 웨이퍼의 배치(batch) 반송용의 밀폐 수납 용기이고, 보통 25장, 12장, 6장 등의 배치 단위로 반도체 웨이퍼를 수납한다. 후프의 용기외벽은 미세한 통풍 필터부를 제외하고 기밀(機密)구조로 되어 있고, 먼지는 거의 완전히 배제된다. 따라서, 클래스1000의 분위기에서 반송해도, 내부는 클래스 1의 청정도가 유지되도록 되어 있다. 장치와의 도킹은, 장치측의 로봇이 후프의 문을 장치 내부로 당기는 것에 의해 청정함을 유지한 상태에서 행하여진다. 계속해서, 반도체 웨이퍼(1)를 지퍼 테이블(34)상에 재치해서 진공흡착한 후, 반도체 웨이퍼(1)의 이면을 연삭하고, 반도체 웨이퍼(1)의 두께를 소정의 두께까지 감소시킨다.
다음으로, 반도체 웨이퍼(1)의 백 그라인드가 끝나면, 반도체 웨이퍼(1)를 반송로봇(29)으로 백 그라인더부로부터 반출해서 드라이 폴리시부로 반송하고, 또한 반송로봇(35)으로 반도체 웨이퍼(1)를 드라이 폴리시부의 처리실(36)에 반입한다. 반도체 웨이퍼(1)를 지퍼 테이블(37)상에 재치해서 진공흡착한 후, 반도체 웨이퍼(1)의 이면을 평탄하게 가공한다.
다음으로, 반도체 웨이퍼(1)의 드라이 폴리시가 끝나면 반도체 웨이퍼(1)를 반송로봇(30)에서 드라이 폴리시부에서 반출해서 세정부에 반송하고, 또한, 반송로봇(38)에서 반도체 웨이퍼(1)를 세정장치의 처리실(39)에 반입한다. 처리실(39)은, 예컨대 상기 도 6에 나타낸 구성으로 되어 있고, 반도체 웨이퍼(1)의 이면에 순수에 오존을 포함시킨 세정수를 붓는다. 이것에 의해, 반도체 웨이퍼(1)의 세정과 반도체 웨이퍼(1)의 이면의 강제산화를 동시에 한다.
다음으로, 반도체 웨이퍼(1)의 세정이 끝나면, 반도체 웨이퍼(1)를 반송로봇(31)으로 세정부로부터 반출해서 웨이퍼 실장부에 반송하고, 반송로봇(40)에 의해 반도체 웨이퍼(1)의 이면을 진공흡착한 후, 반도체 웨이퍼(1)의 진공흡착면을 바꿔서, 회로 형성면을 진공흡착한다. 계속해서 반도체 웨이퍼(1)를 웨이퍼 실장부의 처리실(41)에 반입한다. 여기에서는 환(環)형의 프레임에 고정된 다이싱 테이프에 그 회로 형성면을 윗면(上面)으로 해서 반도체 웨이퍼(1)를 첩착한 후, 다이싱 테이프에 그 회로 형성면을 윗면으로 해서 반도체 웨이퍼(1)를 첩착하고, 감압 테이프를 박리한다. 그 후, 반도체 웨이퍼(1)를 웨이퍼 실장부의 언로더(28)에 반송하고, 웨이퍼 실장부에서 반도체 웨이퍼(1)를 꺼내서 후프로 돌려준다.
이렇게, 일관 처리 장치(26)를 사용하는 것에 의해, 반도체 웨이퍼(1)는 백 그라인드로부터 웨이퍼 실장까지를 단시간에 처리하지만, 반도체 웨이퍼(1)의 이면을 강제산화해서 불활성상태로 하고 있으므로, 계속되는 다이싱 후의 다이 본딩에 있어서 칩의 안정한 픽업을 할 수 있다.
(실시형태2)
칩의 박형화 요구 때문에, 백 그라인드에서는 반도체 웨이퍼의 두께를, 예컨대 100μm 미만으로 하는 연삭이 행하여지고 있다. 연삭된 반도체 웨이퍼의 이면은, 비정질층/다결정질층/마이크로 크랙층/원자 레벨 비뚤어짐층(응력점이층)/순수결정층으로부터 되고, 이 중 비정질층/다결정질층/마이크로 크랙층이 결정결함층이다. 결정결함층의 두께는, 예컨대 1∼2μm정도이다.
반도체 웨이퍼의 이면에 상기 결정결함층이 있으면, 반도체 웨이퍼를 개편화한 칩의 항절(抗折)강도(칩에 단순왜곡응력을 가했을 때, 칩이 파괴하는 시점의 동일응력값)가 저하하는 문제가 생긴다. 이 항절강도의 저하는, 두께가 100 μm미만인 칩에 있어서 현저하게 나타난다. 그래서, 백 그라인드에 계속되어 스트레스 릴리프를 하고, 결정결함층을 제거해서 반도체 웨이퍼의 이면을 거울면(鏡面)으로 하는 것에 의해, 칩의 항절강도의 저하를 막고 있다. 스트레스 릴리프로는, 예컨대 드라이 폴리시법, CMP법, 케미컬 에치(chemical etch)법 등을 사용할 수 있다.
그런데, 반도체 웨이퍼의 이면의 결정결함층을 제거하면, 반도체 웨이퍼의 이면에 부착된 오염 불순물, 예컨대 동(Cu), 철(Fe), 니켈(Ni) 또는 크롬(Cr) 등의 중금속불순물이 용이하게 반도체 웨이퍼 내에 침입한다. 오염 불순물은 가스 배관이나 히터선 등, 모든 반도체 제조장치에 혼입하고 있고, 또 프로세스 가스도 오염 불순물의 오염원이 될 수 있다. 반도체 웨이퍼의 이면으로부터 침입한 오염 불순물은, 또한 반도체 웨이퍼 내를 확산하고, 회로 형성면 가까이의 결정결함을 일으킬 수 있다. 회로 형성면 가까이까지 확산한 오염 불순물은, 예컨대 금제대(forbidden bond) 중 에 커리어의 포획 준위를 형성하고, 또 산화 실리콘/실리콘 계면에 고용한 오염 불순물은, 예컨대 계면 준위를 증가시킨다. 그 결과, 오염 불순물에 기인한 반도체소자의 특성불량이 생기고, 반도체 제품의 수율저하가 일어난다. 예컨대 반도체 불휘발성 메모리인 플래시 메모리에서는 오염 불순물에 기인한 삭제/쓰기(Erase/Write)시의 불량 섹터(sector)가 많아지고, 구제섹터수가 충분하지 않아 특성불량이 발생한다. 또한, 예컨대 일반 DRAM(Dynamic Random Access Memory) 및 유사 SRAM에서는, 오염 불순물에 기인한 리프레쉬(Refresh)특성이나 셀프 리프레쉬(Self Refresh)특성의 열화 등의 리크계 불량이 발생한다. 플래시계의 메모리에서는 데이타 보유(Data Retention)불량이 발생한다. 즉, 백 그라인드후의 스트레스 릴리프에 의해, 박형화한 웨이퍼 또는 칩의 항절강도를 향상시킬 수 있지만, 드라이 폴리시 또는 CMP 등의 연마에 의한 스트레스 릴리프에서는, 파쇄층이 없어지고, 또 웨이퍼 이면에 배리어층도 형성되지 않기 때문에, 웨이퍼 이면으로부터의 오염 불순물의 침입에 대한 겟터링(gettering) 효과가 저하한다. 디바이스면 부근까지 오염 불순물의 확산이 진행하면 디바이스 특성이 변동해서 동작 불량이 되는 경우가 있다.
반도체 웨이퍼의 이면에 결정결함층을 남겨 두면, 이 결정결함층이 반도체 웨이퍼의 이면에 부착된 오염 불순물의 침입을 저지할 수 있지만, 칩의 항절강도의 저하를 막을 수 없다.
본 실시예에 개시된 하나의 발명의 목적은, 오염 불순물에 기인하는 반도체제품의 수율 저하를 억제할 수 있는 기술을 제공하는 것이다.
본 실시예에 개시된 하나의 발명의 목적은, 박형화한 웨이퍼의 이면을 세정해서 웨이퍼 이면으로부터 침입한 오염 불순물을 제거하거나, 또는 웨이퍼 이면에 산화막을 형성해서 오염 불순물 확산의 배리어로 하고, 또는 손상층을 형성해서 겟터링 효과를 향상시키는 등으로 하고, 반도체 제품의 수율의 향상 및 TAT의 단축을 실현할 수 있는 기술을 제공하는 것이다.
본 실시형태 2에 의한 반도체 집적회로장치의 제조방법을 도 14∼도 28을 사용해서 공정순으로 설명한다. 도 14는 반도체 집적회로장치의 제조방법의 공정도, 도 15, 도 18 및 도 21∼도 25는 반도체 집적회로장치의 요부 측면도, 도 16은 반도체 집적회로장치의 이면단면의 확대도, 도 17은 스트레스 릴리프 방식의 설명도, 도 19는 스트레스 릴리프 후의 오존수를 사용한 배리어층 형성의 설명도, 도 20은 스트레스 릴리프후의 질산을 사용한 배리어층 형성의 설명도, 도 26∼도 28은 백 그라인드로부터 웨이퍼 실장까지의 일관처리장치의 설명도다. 또, 이하의 설명에서는, 반도체 웨이퍼 상에 회로패턴을 형성한 후의 백 그라인드로부터 기판상에 개편화한 칩을 접합하는 다이 본딩까지의 각 공정에 대해서만 설명한다.
우선, 반도체 웨이퍼의 회로 형성면(제 1 면 또는 제 1 주면)에 집적회로를 형성한다(도 14의 공정 P1). 반도체 웨이퍼는 실리콘 단결정으로 되고, 그 지름은, 예컨대 300 mm, 두께 (제 1 두께)는 예컨대 700μm이상이다.
다음으로, 반도체 웨이퍼 상에 만들어진 각 칩의 양호ㆍ불량을 판정한다(도 14의 공정 P2). 반도체 웨이퍼를 측정용 스테이지에 재치하고, 집적회로의 전극 패드에 프로브(탐침)를 접촉시켜서 입력 단자로부터 신호파형을 입력하면, 출력 단자로부터 신호파형이 출력된다. 이것을 테스터가 판독하는 것에 의해 칩의 양호ㆍ불량이 판정된다. 여기에서는, 집적회로의 전체 전극 패드에 맞추어 프로브를 배치한 프로브 카드가 사용될 수 있고, 프로브 카드로부터는 각 프로브에 대응하는 신호선이 나오고 있고, 테스터에 접속되어 있다. 불량으로 판단된 칩에는, 불량의 마킹이 표시된다.
다음으로, 반도체 웨이퍼의 회로 형성면에 감압 테이프(Pressure-Sensitive adhesive tape)를 붙인다(도 14의 공정 P3). 여기서 감압 테이프는 자기박리형 테이프, 즉 UV경화형 (UV cure type)도, 열경화형도, EB경화형도 좋고, 비UV경화형 감압접착 테이프, 즉 UV경화형도, 열경화형도, EB경화형도 아닌 일반 점착테이프(비자기박리형 테이프)라도 좋다. 비자기박리형 테이프의 경우는 자기박리성은 이용할 수 없지만, 웨이퍼의 디바이스면에 자외선(에너지 선조사 또는 가열)을 조사할 경우에 발생하는 불휘발성 메모리 등의 메모리계 회로에 기록한 정보의 변화, 특성 시프트, 폴리이미드층 등 표면보호부재 또는 재배선 절연부재등의 표면특성의 원하지 않는 변화를 회피할 수 있다고 하는 장점이 있다. 이하에서는 비자기박리형 테이프의 예에 대해서 설명한다. 감압 테이프에는 점착제가 도포되어 있고, 이것에 의해 감압 테이프는 반도체 웨이퍼의 회로 형성면(디바이스면)과 첩착한다. 감압 테이프는, 예컨대 폴리올레핀을 기본재료로 해서 아크릴계의 점착제가 도포되고, 또한 그 위에 폴리에스테르로 된 박리재가 붙여져 있다. 박리재는, 예컨대 이형지이며, 박리재를 벗겨서 감압 테이프는 반도체 웨이퍼에 붙일 수 있다. 감압 테이프의 두께는, 예컨대 130 부터 150μm, 점착력은, 예컨대 20부터 30g/20mm(20mm 테이프의 이형할 때의 강도로 표시)이다. 또, 박리재가 아닌, 기판의 배면을 이형처리한 감압 테이프를 사용해도 좋다.
다음으로, 도 15에 도시한 바와 같이, 반도체 웨이퍼(51)의 이면(회로 형성면과 반대측의 면, 제 2 주면 또는 제 2 면)을 조연삭해서, 반도체 웨이퍼(51)의 두께를 100μm미만, 80μm미만 또는 60μm미만으로 한다(도 14의 공정 P4). 반도체 웨이퍼(51)는 그라인더 장치에 반송시키고, 반도체 웨이퍼(51)의 회로형성면을 지퍼 테이블(52)에 진공흡착시킨 후, 반도체 웨이퍼(51)의 이면에 회전하는 연삭재(예컨대 거칠기#320∼#360:단위면적당의 부의 수가 320부터 360개 정도; 그 밖의 부분에 대해서는 같은 표시를 사용한다)(53)를 부딪쳐서 조연삭하는 것에 의해, 반도체 웨이퍼(51)의 두께를 소정의 두께(제 2 두께)까지 감소시킨다. 반도체 웨이퍼(51)의 회로 형성면에 감압 테이프(BT2)가 붙어 있으므로, 집적회로가 파괴되는 경우는 없다.
다음으로, 반도체 웨이퍼(51)의 이면을 마무리 연삭한다. 여기에서는 상기 도 2와 같은 그라인더 장치를 사용해서 반도체 웨이퍼(51)의 회로 형성면을 지퍼 테이블에 진공흡착한 후, 반도체 웨이퍼(51)의 이면에 회전하는 연삭재(예컨대 거칠기#1500∼#2000)를 부딪쳐서 마무리 연삭하는 것에 의해, 조연삭시에 생긴 반도체 웨이퍼(51)의 이면의 비뚤어짐을 제거한다.
다음으로, 백 그라인드에 의해 반도체 웨이퍼(51)의 이면에 생긴 결정결함층을 제거한다(도 14의 공정P5). 마무리 연삭을 행한 그라인더 장치의 지퍼 테이블에 그 회로 형성면을 진공흡착시킨 반도체 웨이퍼(51)의 이면을 웨이퍼 반송치구에 의해 진공흡착하고, 지퍼 테이블의 진공을 제거하는 것에 의해 반도체 웨이퍼(51)를 웨이퍼 반송치구에 의해 유지하고, 그대로 반도체 웨이퍼(51)를 스트레스 릴리프 장치에 반송한다. 또한 반도체 웨이퍼(51)는 스트레스 릴리프 장치의 회전 테이블 또는 가압 헤드에 그 회로 형성면을 진공흡착시킨 후, 스트레스 릴리프가 행해진다.
도 16에 도시한 바와 같이, 백 그라인드에서는 반도체 웨이퍼(51)의 이면의 순수결정층 상에 원자 레벨 비뚤어짐층(응력점이층) 및 결정결함층(비정질층/다결정질층/마이크로 크랙층;제 1 층)(54)이 형성되지만, 스트레스 릴리프에 의해 결정결함층(54)이 제거된다. 결정결함층(54)의 두께는, 예컨대 1∼2μm정도이며, 이 결정결함층(54)을 제거함으로써 칩의 항절강도를 향상시킬 수 있다. 또, 결정결함층(54)를 제거할 때, 원자 레벨 비뚤어짐층의 일부를 제거해도 좋다.
이 스트레스 릴리프에서는, 예컨대 도 17에 도시한 바와 같이, 드라이 폴리시법 (도 17(a)), CMP법(도 17(b)) 또는 케미컬 에치법 (도 17(c))을 사용할 수 있다. 드라이 폴리시법은, 회전 테이블(55)상에 실은 반도체 웨이퍼(51)의 이면을 지립(砥粒)이 부착된 연마포(섬유의 표면에 결합재에 의해 실리카를 부착시키고, 예컨대 φ400mm정도, 두께26mm정도의 패드형태로 굳힌 포:Dry Polish Whee1)(56)으로 연마하는 방법이다. 이 드라이 폴리시법은, 다른 방법보다도 코스트를 싸게 할 수 있지만, 반도체 웨이퍼(51)에 힘이 걸려, 반도체 웨이퍼(51)의 주변이 결함이 생기기 쉽다라는 과제가 있다. CMP 법은 반도체 웨이퍼(51)를 가압 헤드(PH2)로 유지하고, 슬러리(연마지액)(57)를 흘리면서, 플레이튼(정반)(58)의 표면에 붙인 연마 패드(59)에 반도체 웨이퍼(51)의 이면을 압착시켜서 연마하는 방법이다. 이 CMP법은, 균일한 가공면을 얻을 수 있지만, 슬러리(57)등의 재료비나 설비비가 높기 때문에, 다른 방법보다도 코스트가 높아진다. 또한, 케미컬 에치법은, 회전 테이블(60)상에 반도체 웨이퍼(51)를 싣고, 불화 질산(HF+HNO3)(61)을 사용해서 에칭하는 방법이다. 이 케미컬 에치법은, 제거량이 많다는 이점은 있지만, 배기가스, 폐액처리가 어렵고 또 그 처리에 비용이 든다.
다음으로, 도 18에 도시한 바와 같이, 반도체 웨이퍼(51)의 이면에 배리어층 (제 2 층)BL을 형성한다(도 14의 공정 P6). 스트레스 릴리프 장치의 회전 테이블 또는 가압 헤드에 진공흡착된 반도체 웨이퍼(51)를 웨이퍼 반송치구에 의해 진공흡착하고, 회전 테이블 또는 가압 헤드의 진공을 제거하는 것에 의해 반도체 웨이퍼(51)를 웨이퍼 반송치구에 의해 유지하고, 그대로 반도체 웨이퍼(51)를 배리어층 형성 장치에 반송한다. 배리어층 형성 장치에 반송된 반도체 웨이퍼(51)는, 예컨대 배리어층 형성 장치의 지퍼 테이블 등으로 그 회로 형성면을 진공흡착시켜서, 그 이면에 배리어층 BL이 형성된다.
스트레스 릴리프가 끝난 시점에서, 반도체 웨이퍼(51)의 이면에는, 결정결함층(54)이 제거되어 원자 레벨 비뚤어짐층이 노출하고 있다. 이것 때문에, 반도체 웨이퍼(51)의 이면(원자 레벨 비뚤어짐층)에 오염 불순물, 예컨대 중금속 불순물 등이 부착되면, 용이하게 반도체 웨이퍼(51)에 침입해 버린다. 반도체 웨이퍼(51)에 침입한 오염 불순물은, 반도체 웨이퍼(51)안을 확산해서 반도체 웨이퍼(51)의 회로 형성면에 도달하고, 회로 형성면에 형성된 반도체소자의 특성불량을 야기한다. 그래서, 반도체 웨이퍼(51)의 이면(원자 레벨 비뚤어짐층)에 배리어층(BL)을 형성하고, 이 배리어층(BL)에 의해 반도체 웨이퍼(51)로의 오염 불순물의 확산을 억제한다. 중금속 중에서도 Cu는, 그 확산 계수가 6.8×10-2/sec(150℃에서)이며, 다른 중금속의 확산 계수(예컨대 Fe의 확산 계수는 2.8×10-13/sec(150℃에서）)에 비해 높고, 반도체 웨이퍼(51)의 회로 형성면에 도달하기 쉬운 것부터, 반도체 소자의 특성불량을 야기하는 주요한 오염 불순물의 하나로 생각된다. 배리어층(BL)의 두께는, 예컨대 0.5nm이상(테이프의 벗겨지는 특성만을 고려할 경우는, 안정한 막을 형성할 수 있는 하한값 이상이면 문제가 없기 때문이다)이 적절한 범위로 생각된다(다른 조건에 따라서는 이 범위로 한정되지 않는 것은 물론이다). 또한, 양산에 알맞은 범위로서는 1nm이상(즉, 여러가지 열처리의 자유도를 확보하기 위해서는 비교적 두꺼운 쪽이 유리하다)을 생각할 수 있지만, 특히 2nm이상의 범위가 가장 바람직하다고 생각된다.
배리어층(BL)의 형성에는, 예컨대 이하에 기재한 제 Ⅰ∼제 VII의 방법 중 어느 하나에 의해서 행하여진다. 제 Ⅰ의 방법은 스트레스 릴리프가 끝난 반도체 웨이퍼(51)의 이면을 순수를 사용해서 세정하기 전에, 순수에 오존을 포함시킨 오존수을 붓고, 반도체 웨이퍼(51)의 이면에 산화막(배리어층(BL))을 형성한다. 오존수는, 상기 도 5에 나타내는 오존수 발생장치에 의해 생성된다.
우선, 도 19에 도시한 바와 같이, 초순수를 전기분해해서 오존 가스를 발생시킨 후, 이 오존 가스를 초순수로 용해시켜서, 오존수(62)를 생성한다. 계속해서, 회전 테이블(63)상에 실은 반도체 웨이퍼(51)의 전체 이면에 널리 퍼지는 것과 같이, 예컨대 30∼60초간 정도 반도체 웨이퍼(51)의 이면에 오존수(62)를 붓고, 반도체 웨이퍼(51)의 이면에 산화막(배리어층(BL))을 형성한다. 회전 테이블(63)의 회전수는, 예컨대 500∼1000rpm, 반도체 웨이퍼(51)의 온도는, 예컨대 상온이다. 오존수(62)의 농도는, 예컨대 0.1부터 20ppm이 적절한 범위라고 생각된다(다른 조건에 따라서는 이 범위에 한정되지 않는 것은 물론이다). 또한, 양산에 알맞은 범위로서는 0 .3부터 8ppm을 생각할 수 있지만, 특히 0.6부터 4ppm 등의 1 부터 2ppm의 사이를 중심값으로 하는 주변범위가 가장 바람직하다고 생각된다.
그 후, 회전 테이블(63) 상에 실은 반도체 웨이퍼(51)의 전체 이면에 널리 퍼지도록, 반도체 웨이퍼(51)의 이면에 순수(65)를 붓고, 반도체 웨이퍼(51)의 이면을 세정한다. 회전 테이블(63)의 회전수는, 예컨대 3000rpm이다. 여기에서는, 반도체 웨이퍼(51)의 이면에 오존수(62)를 부은 후 순수(65)를 붓는다고 했지만, 이것에 한정되지 않고, 예컨대 오존수(62)를 붓고 있는 도중부터 순수(65)를 소정시간 부은 후, 오존수(62)를 멈추고, 이어서 순수(65)를 멈춰도 좋다.
이 제 1의 방법은, 1대의 세정장치에 있어서, 반도체 웨이퍼(51)의 이면에 배리어층(BL)의 형성과 반도체 웨이퍼(51)의 이면의 세정을 할 수 있으므로, 공정수의 증가를 피할 수 있다. 또한, 이 제 1의 방법은 운영 코스트가 싸고, 특히 오존 가스를 초순수에 용해시킨 불순물을 포함하지 않는 오존수(62)를 사용하기 때문에 깨끗한 산화 처리를 할 수 있다.
제 II의 방법은, 스트레스 릴리프가 끝난 반도체 웨이퍼(51)의 이면을 순수에 의해 세정하기 전에, 순수에 이산화탄소(CO2)를 포함시킨 CO2물을 붓고, 반도체 웨이퍼(51)의 이면에 산화막(배리어층(BL))을 형성한다. 순수 중에 용해되어있는 CO2농도는, 예컨대 1부터 1000ppm이 적절한 범위라고 생각된다(다른 조건에 따라서는 이 범위에 한정되지 않는 것은 물론이다). 또한, 양산에 알맞은 범위로서는 10부터 500ppm을 생각할 수 있지만, 특히 80부터 300ppm 등의 100부터 200ppm의 사이를 중심값으로 하는 범위가 가장 바람직하다고 생각된다. CO2물은, 상기 도 7에 나타내는 CO2 함유수 생성 공정에 의해 생성된다. 여기에서는, 반도체 웨이퍼(51)의 이면에 CO2물을 부은 후, 순수를 붓는다고 했지만, 이것에 한정되지 않고, 예컨대 CO2물을 붓고 있는 도중부터 순수를 소정시간 부은 후, CO2물을 멈추고, 이어서 순수를 멈춰도 좋다(순수 세정은 반드시, 필수적이지 않다. 예컨대 드라이 세정이라도 좋다. 여기에서, 순수는 세정용의 약액, 약제를 함유한 수용액 즉, 약액이라도 좋다).
이 제 II의 방법은 이미 반도체 집적회로장치의 제조의 다른 부분에 사용되고 있고, 반도체 웨이퍼(51)의 이면의 산화막(배리어층(BL))형성에의 도입은 용이하다. 특히, 이 제 II의 방법은 상기 제1의 방법과 같이, 운영 코스트가 싸고 또 깨끗한 산화 처리를 할 수 있다.
제 III의 방법은, 스트레스 릴리프가 끝난 반도체 웨이퍼(51)의 이면을 순수에 의해 세정하기 전에, 순수에 과산화수소(H202)를 포함시킨 H202물을 붓고, 반도체 웨이퍼(51)의 이면에 산화막(배리어층(BL))을 형성한다. 여기에서는, 반도체 웨이퍼(51)의 이면에 H202물을 부은 후, 순수를 붓는다고 했지만, 이것에 한정되지 않고, 예컨대 H202물을 붓고 있는 도중부터 순수를 소정시간 부은 후, H20 2물을 멈추고, 이어서 순수를 멈춰도 좋다. 이 제III의 방법은 상기 제 1의 방법과 같이 깨끗한 산화 처리를 할 수 있다.
제 IV의 방법은, 스트레스 릴리프가 끝난 반도체 웨이퍼(51)의 이면을 순수를 사용해서 세정하기 전에 질산(HNO3)을 붓고, 반도체 웨이퍼(51)의 이면에 산화막(배리어층(BL))을 형성한다. 우선, 도 20에 도시한 바와 같이, 회전 테이블(66)상에 실은 반도체 웨이퍼(51)의 전체 이면에 널리 퍼지도록, 예컨대 30∼60초사이 정도 반도체 웨이퍼(51)의 이면에 질산(67)을 붓고, 반도체 웨이퍼(51)의 이면에 산화막(배리어층(BL))을 형성한다. 회전 테이블(66)의 회전수는, 예컨대 500∼1000rpm이다. 그 후, 회전 테이블(66)상에 실은 반도체 웨이퍼(51)의 전체 이면에 널리 퍼지도록, 반도체 웨이퍼(51)의 이면에 순수(69)를 붓고, 반도체 웨이퍼(51)의 이면을 세정한다. 회전 테이블(66)의 회전수는, 예컨대 3000rpm이다. 여기에서는, 반도체 웨이퍼(51)의 이면에 질산(67)을 부은 후, 순수(69)를 붓는다고 했지만, 이것에 한정되지 않고, 예컨대 질산(67)을 붓고 있는 도중부터 순수(69)를 소정시간 부은 후, 질산(67)을 멈추고, 이어서 순수(69)를 멈춰도 좋다.
제 V의 방법은, 스트레스 릴리프가 끝난 반도체 웨이퍼(51)의 이면에 미크로 결정결함층(배리어층(BL))을 형성한다. 오염 불순물, 특히 중금속불순물은 결정결함층에 집중하는 성질이 있고, 고의로 미크로 결정결함층을 설치하는 것으로써 반도체 웨이퍼(51)의 이면으로부터의 오염 불순물의 침입을 막을 수 있다. 미크로 결정결함층은, 예컨대 아래와 같이 형성할 수 있다. 예컨대 플라즈마 방전에 의해 이온을 생성하고, 이 이온을 충격시키는 것에 의해서 반도체 웨이퍼(51)의 이면에 손상층(미크로 결정결함층)을 형성한다. 플라즈마 조건으로서, 사용가스 CF4 또는 SF6 , 진공도 1∼1.8Torr(133.322∼239.980Pa), 온도 15∼20℃、시간 1분 정도, 혹은 사용 가스C1, 진공도 20∼50 mTorr(2666.45∼6666.12 mPa), 온도 15∼20℃、시간 1분 정도를 예시할 수가 있고, 이 조건에 의해, 예컨대 두께 2∼10nm정도의 미크로 결정결함층이 형성된다. 플라즈마에 의한 손상층의 형성 방법은 플라즈마에 의해 반도체 웨이퍼(51)의 이면을 세정할 수 있는 것과 함께, 특히 그 세정된 이면에 플라즈마 손상층을 형성함과 동시에, 손상층 표면에 불순물확산 배리어층 또는 박리성 개선층으로서의 산화막(절연막 그외의 보조막)을 형성할 수가 있는 메리트가 있다. 한편, 이러한 삼위일체의 효과는 없지만, 액체에 의한 처리의 경우는 비교적 손상이 적다고 하는 메리트가 있다. 특히, 순수에 각종 가스를 혼입시킨 것(가스 함유 순수)에 의한 방법으로는, 그 외에 운영 코스트가 싸다고 하는 메리트가 있다.
또는, 샌드 블래스트(sand blast)에 의해 반도체 웨이퍼(51)의 이면에 파쇄층(미크로 결정결함층)을 형성한다. 우선, 반도체 웨이퍼(51)의 이면을 노출시켜서 마스킹(masking)재를 형성한다. 마스킹재는, 예컨대 리소그래피 기술에 의해 형성된 레지스트 패턴을 사용할 수 있다. 계속해서 지립을, 예컨대 2∼3kgf/cm2정도로 가압한 기체와 함께 분사하고, 반도체 웨이퍼(51)의 이면에 세정하는 함께, 또한 그 세정된 이면에 파쇄층을 형성한다. 지립은, 예컨대 SiC, 알루미늄이며, 그 입경은, 예컨대 수㎛∼수100μm정도다. 그 후, 마스킹재를 제거하고, 반도체 웨이퍼(51)를 세정한다.
또는, 스트레스 릴리프에 있어서, 결정결함층(비정질층/다결정질층/마이크로 크랙층)(54)을 모두 제거하지 않고, 결정결함층(54)의 일부를 남겨 두고, 이것을 미크로 결정결함층으로서 사용한다.
또는, 파인 메쉬 지석(fine mesh abrasive stone)을 사용해서 반도체 웨이퍼(51)의 이면을 연삭하고, 미크로 결정결함층을 형성한다. 이 연삭에는, 상기 도 2와 같은 그라인더 장치를 사용할 수 있다. 즉, 반도체 웨이퍼(51)의 회로 형성면을 지퍼 테이블에 진공흡착한 후, 반도체 웨이퍼(51)의 이면에 회전하는 연삭재(예컨대 거칠기#8000∼#10000)를 부딪쳐서 연삭하는 것에 의해, 미크로 결정결함층을 형성한다. 이 미크로 결정결함층의 형성은, 상기 조연삭 (예컨대 연삭재의 거칠기#320∼#360) 및 상기 마무리 연삭 (예컨대 연삭재의 거칠기#1500∼#2000)보다도, 특히 거칠기가 작은 연삭재를 사용한다.
제 VI의 방법은, 스트레스 릴리프가 끝난 반도체 웨이퍼(51)의 이면에 불순물을 이온 주입해서, 손상층 (배리어층(BL))을 형성한다. 이온 주입 조건으로서, 이온종류 As, 에너지 150keV, 도즈량 5×1015cm-2를 예시할 수 있다.
제 VII의 방법은, 플라즈마CVD법에 의해 반도체 웨이퍼(51)의 이면에 산화막 또는 다결정실리콘막을 퇴적하고, 이것을 오염 불순물의 침입을 막는 배리어층(BL)으로 한다. 즉, 산화막 또는 다결정실리콘막 중에 오염 불순물을 석출시킨다. 산화막을 형성하는 플라즈마 CVD조건으로서, 사용 가스 O2, 진공도 3∼4Torr(399.967∼533.289Pa), 온도 400℃, 시간 10초정도를 예시할 수 있고, 이 조건에 의해, 예컨대 두께30nm 정도의 배리어층(BL)이 형성된다.
다음으로, 반도체 웨이퍼(51)를 세정하고, 건조시킨 후(도 14의 공정 7), 도 21에 도시한 바와 같이, 반도체 웨이퍼(51)를 다이싱 테이프(DT2)에 붙여 바꾼다(도 14의 공정 P8). 배리어층(BL)의 형성이 끝나면, 웨이퍼 반송치구에 의해 반도체 웨이퍼(51)를 진공흡착하고, 그대로 웨이퍼 실장 장치에 반송한다. 웨이퍼 실장 장치에 반송된 반도체 웨이퍼(51)는, 우선 얼라이먼트부에 보내져서 노치 또는 오리엔테이션 플랫의 얼라이먼트가 행하여지고, 그 후 반도체 웨이퍼(51)는 웨이퍼 실장부에 보내져서 웨이퍼 실장이 행하여진다. 웨이퍼 실장에서는, 미리 다이싱 테이프(DT2)를 붙인 환상의 프레임(70)을 준비해 두고, 이 다이싱 테이프(DT2)에 그 회로 형성면을 윗면으로 해서 반도체 웨이퍼(51)를 첩착한다. 다이싱 테이프(DT2)는, 예컨대 폴리오레핀을 기재로 해서 아크릴계UV경화 타입의 점착제가 도포되고, 특히 그 위에 폴리에스테르로 된 박리재가 붙여져 있다. 박리재는, 예컨대 이형지이며, 박리재를 벗겨서 다이싱 테이프(DT2)는 반도체 웨이퍼(51)에 붙여진다. 다이싱 테이프(DT2)의 두께는, 예컨대 90μm, 점착력은, 예컨대 UV조사 전 200g/25mm, UV조사 후 10∼20g/25mm이다. 또, 박리재가 아니고, 기판의 배면을 이형처리한 다이싱 테이프를 사용해도 좋다.
이어서, 반도체 웨이퍼(51)가 장착된 프레임(70)은 감압 테이프 박리부에 보내진다. 여기에서는, 반도체 웨이퍼(51)와 감압 테이프(BT2)가 박리된다. 이렇게 반도체 웨이퍼(51)를 프레임(70)에 붙이는 것은, 나중의 다이싱 공정에서 반도체 웨이퍼(51)의 회로 형성면에 형성되어 있는 얼라이먼트 마크를 기준으로 해서 다이싱을 하기 때문에, 얼라이먼트 마크가 형성되어 있는 회로 형성면을 상면으로 해야 한다. 또, 감압 테이프(BT2)가 박리되어도, 프레임(70)에 붙일 수 있었던 다이싱 테이프(DT2)을 통해서 반도체 웨이퍼(51)를 고정하고 있으므로, 반도체 웨이퍼(51)의 휘어짐이 표면화하지 않는다.
다음으로, 도 22에 도시한 바와 같이, 반도체 웨이퍼(51)를 다이싱한다(도 14의 공정 P9). 반도체 웨이퍼(51)는 칩(SC2)에 개편화되지만, 개편화된 후에도 각 칩(SC2)은 다이싱 테이프(DT2)를 통해서 프레임(70)에 고정되어 있기 때문에, 정렬한 상태를 유지하고 있다. 우선, 반도체 웨이퍼(51)를 웨이퍼 반송치구에 의해 반도체 웨이퍼(51)의 회로 형성면을 진공흡착하고, 그대로 다이싱장치에 반송하여, 다이싱 테이블(71)상에 재치한다. 계속해서 다이아몬드ㆍ소어와 불리는 다이아몬드 미립(微粒)을 붙인 매우 얇은 원형칼(72)을 사용해서, 반도체 웨이퍼(51)를 스크라이브 라인을 따라 세로, 가로로 자른다(웨이퍼의 분할은 레이저를 사용한 방법을 사용해도 좋다. 그 경우는, 절삭폭을 매우 작게 하는 등의 부가적인 메리트가 있다).
다음으로, 도 23에 도시한 바와 같이, 반도체 웨이퍼(51)에 UV를 조사한다(도 14의 공정 P10). 다이싱 테이프(DT2)의 이면측에서 UV를 조사하여, 다이싱 테이프(DT2)의 각 칩(SC2)과 접하는 면의 점착력을, 예컨대 10∼20g/25mm정도로 저하시킨다. 이것에 의해 각 칩(SC2)이 다이싱 테이프(DT2)으로부터 벗겨지기 쉬워진다.
다음으로, 도 24에 도시한 바와 같이, 도 14의 공정 P2에 있어서 양호라고 판단된 칩(SC2)를 픽업한다(도 14의 공정 P11). 밀어올림핀(73)에 의해 다이싱 테이프(DT2)를 통해서 칩(SC2)의 이면을 가압하고, 이것에 의해 칩(SC2)을 다이싱 테이프(DT2)으로부터 박리한다. 계속해서 콜레트(74)가 이동해서 밀어올림핀(73)과 대향하는 상부에 위치하고, 박리된 칩(SC2)의 회로 형성면을 콜레트(74)에 의해 진공흡착하는 것에 의해, 1개씩 칩(SC2)을 다이싱 테이프(DT2)로부터 떼어내 픽업 한다. UV 조사에 의해 다이싱 테이프(DT2)과 칩(SC2)과의 접착력이 약하게 되어있기 때문에, 얇고 강도가 저하된 칩(SC2)이라도 확실히 픽업할 수 있다. 콜레트(74)는, 예컨대 대략 원통형의 외형을 가지고, 그 저부에 위치하는 흡착부는, 예컨대 연질의 합성고무 등으로 구성되어 있다.
다음으로, 도 25에 도시한 바와 같이, 칩(SC2)을 기판(75)에 탑재한다(도 14의 공정 P12). 픽업된 칩(SC2)은 콜레트에 흡착, 유지되어서, 기판(75)상의 소정위치에 반송된다. 계속해서 기판(75)의 도금된 아일랜드 상에 페이스트재(76)를 싣고, 여기에 칩(SC2)을 내리눌러, 100∼200℃정도의 온도에 의해 경화 처리를 한다. 이것에 의해 칩(SC2)을 기판(75)에 붙인다. 페이스트재(76)는 에폭시계 수지, 폴리이미드계 수지, 아크릴계 수지 또는 실리콘계 수지를 예시할 수가 있다. 또, 페이스트재(76)에 의한 붙이기 외에, 도금된 아일랜드에 칩(SC2)의 이면을 가볍게 문지르거나, 혹은 도금한 아일랜드와 칩(SC2)의 사이에 금 테이프의 소편을 끼고, 금과 실리콘과의 공정(共晶)을 만들어서 접착해도 좋다.
다이싱 테이프(DT2)에 첩착된 양품칩의 다이 본딩 및 불량품 칩의 제거가 종료하면, 다이싱 테이프(DT2)은 프레임(70)로부터 벗겨지고, 프레임(70)은 리사이클된다.
다음으로, 칩(SC2)상의 전극과 기판(75)상의 전극을 전기적으로 접속하고, 또한 몰드 수지에 의해 칩(SC2)을 봉입해서 보호한다. 계속해서 몰드 수지 상에 품명 등을 날인하고, 기판(75)로부터 1개씩 칩(SC2)를 잘라나눈다. 그 후, 마무리된 칩(SC)을 제품규격에 따라 선별하고, 검사공정을 거쳐서 제품이 완성된다.
이렇게, 본 실시형태 2에 의하면, 예컨대 100μm 미만의 두께로 연삭된 반도체 웨이퍼(51)의 이면의 결정결함층(54)은, 칩(SC2)의 항절강도를 올리기 위해 스트레스 릴리프에 의해 제거되지만, 반도체 웨이퍼(51)의 이면에 배리어층 (예컨대 산화막, 미크로 결정결함층, 손상층 등)(BL)을 형성하는(또는 결정결함층(54)의 일부를 남긴다)것에 의해, 결정결함층(54)을 제거하는 것에 의한 반도체 웨이퍼(51)의 이면으로부터의 오염 불순물의 침입을 막을 수 있고, 특히 반도체 웨이퍼(51)의 회로 형성면의 오염 불순물의 확산을 막을 수 있다. 이것에 의해, 반도체 웨이퍼(51)의 이면으로부터 침입하는 오염 불순물에 기인한 반도체 소자의 특성불량을 막을 수 있고, 결정결함층(54)을 제거하는 것에 의한 반도체 제품의 수율의 저하를 억제할 수 있다.
다음으로, 백 그라인드(도 14의 공정P4)부터 웨이퍼 실장(도 14의 공정P8)마저를 연속 처리하는 일례를, 도 26∼도 28에 나타내는 일관 처리 장치의 설명도를 사용해서 설명한다.
도 26에 나타내는 일관 처리 장치(77)는, 백 그라인더부, 드라이 폴리시부, 세정부 및 웨이퍼 실장부로 된다. 여기에서는 스트레스 릴리프에 드라이 폴리시법을 예시했지만, CMP 법 또는 케미컬 에치법 등을 사용해도 좋다. 또한, 여기에서는 배리어층(BL)의 형성에 오존수(상기 제 1 방법)를 사용하는 세정부를 예시했지만, 전술한 CO2물(상기 제II의 방법), H2O2물(상기 제III의 방법) 또는 질산(상기 제IV의 방법)을 사용해도 좋다. 각 부에는 반도체 웨이퍼(51)를 반입하는 로더(78)와 반출하는 언로더(79)가 구비되어 있어, 각부를 스탠드 얼론으로서 사용할 수도 있다. 또한, 백 그라인더부와 드라이 폴리시부와의 사이에는, 양자간에 반도체 웨이퍼(51)를 반송하는 반송로봇(80)이 구비되어 있어, 동일하게 드라이 폴리시부와 세정부의 사이, 세정부와 웨이퍼 실장부의 사이에는, 각각 양자간에서 반도체 웨이퍼(51)를 반송하는 반송로봇(81, 82)이 구비되어 있다.
우선, 백 그라인더부의 로더(78)에, 복수의 반도체 웨이퍼(51)을 탑재한 후프를 태운 후, 반송로봇(83)에서 후프로 1장의 반도체 웨이퍼(51)를 꺼내서 백 그라인더부의 처리실(84)에 반입한다. 후프는 반도체 웨이퍼의 배치 반송용의 밀폐 수납 용기에서, 보통 25장, 12장, 6장등의 배치 단위로 반도체 웨이퍼를 수납한다. 후프의 용기외벽은 미세한 통풍 필터부를 제외하고 기밀구조로 되어 있고, 먼지는 거의 완전히 배제된다. 따라서, 클래스 1000의 분위기에서 반송해도, 내부는 클래스 1의 청정도를 유지하도록 되어 있다. 장치와의 도킹은, 장치측의 로봇이 후프의 문을 장치 내부로 끌어당기는 것에 의해 청정함을 유지한 상태에서 행해진다. 계속해서, 반도체 웨이퍼(51)를 지퍼 테이블(85)상에 재치해서 진공흡착한 후, 반도체 웨이퍼(51)의 이면을 연삭하고, 반도체 웨이퍼(51)의 두께를 소정의 두께까지 감소시킨다.
그리고 나서, 반도체 웨이퍼(51)의 백 그라인드가 끝나면, 반도체 웨이퍼(51)를 반송로봇(80)으로 백 그라인더부에서 반출해서 드라이 폴리시부에 반송하고, 또한 반송로봇(86)으로 반도체 웨이퍼(51)를 드라이 폴리시부의 처리실(87)에 반입한다.반도체 웨이퍼(51)를 지퍼 테이블(88)상에 재치해서 진공흡착한 후, 반도체 웨이퍼(51)의 이면으로부터 결정결함층(54)을 제거한다.
다음에, 반도체 웨이퍼(51)의 드라이 폴리시가 끝나면, 반도체 웨이퍼(51)를 반송로봇(81)으로 드라이 폴리시부에서 반출해서 세정부에 반송하고, 또한 반송로봇(89)으로 반도체 웨이퍼(51)를 세정장치의 처리실(90)에 반입한다. 처리실(90)은, 예컨대 상기 도 19에 나타낸 구성이 되고 있어, 반도체 웨이퍼(51)의 이면에 오존수가 부어진다. 이것에 의해, 반도체 웨이퍼(51)의 이면에 산화막을 형성한다.
그리고 나서, 반도체 웨이퍼(51)의 순수에 의한 세정이 끝나면, 반도체 웨이퍼(51)를 반송로봇(82)으로 세정부에서 반출해서 웨이퍼 실장부에 반송하고, 반송로봇(91)에 의해 반도체 웨이퍼(51)의 이면을 진공흡착한 후, 반도체 웨이퍼(51)의 진공흡착면을 바꾸고, 회로 형성면을 진공흡착한다. 계속해서 반도체 웨이퍼(51)를 웨이퍼 실장부의 처리실(92)에 반입한다. 여기에서는 환(環)형의 프레임에 붙여 고정된 다이싱 테이프에 그 회로 형성면을 윗면으로 해서 반도체 웨이퍼(51)를 첩착한 후, 다이싱 테이프에 그 회로 형성면을 윗면으로 해서 반도체 웨이퍼(51)를 첩착하고, 감압 테이프(BT2)를 박리한다. 그 후, 반도체 웨이퍼(51)를 웨이퍼 실장부의 언로더(79)에 반송하고, 웨이퍼 실장부에서 반도체 웨이퍼(51)를 꺼내서 후프로 되돌린다.
도 27에 나타내는 일관 처리 장치(93)는 상기 도 26에 나타낸 일관 처리 장치에 있어서, 세정부를 드라이 폴리시부의 웨이퍼 방출 영역에 설치하고 있다.
도 28에 나타내는 일관 처리 장치(94)는 상기 도 26에 나타낸 일관 처리 장치에 있어서, 세정부를 플라즈마 에칭부로 치환한 것이다. 여기에서는 배리어층(BL)의 형성에 플라즈마 에칭을 예시했지만, 배리어층(BL)을 형성하는 것과 다른 방식을 사용해도 좋다. 예컨대 샌드 블래스트(sand blast)부, 파인 메쉬 지석부, 이온 주입부, 플라즈마CVD부 등으로 세정부를 치환할 수 있다.
이렇게, 일관 처리 장치(77, 93, 94)를 사용하는 것에 의해, 반도체 웨이퍼(51)는 백 그라인드로부터 웨이퍼 실장까지를 단시간에 처리할 수가 있고, 특히 스트레스 릴리프 후, 계속해서 반도체 웨이퍼(51)의 이면에 배리어층(BL)이 형성되기 때문에, 반도체 웨이퍼(51)의 이면으로부터의 오염 불순물의 침입을 막을 수 있다.
또, 상기 실시형태 1 및 2는 각각 별항에 기재했지만, 기술적으로 전자와 후자는 완전히 별개인 발명이 아니라, 서로 밀접하게 관련되어 있고, 예컨대 많은 경우, 전자의 예에서 후자의 목적을 달성하는 것은 말할 필요도 없다. 상세하게 기재하지 않았지만, 본원의 실시예 중에는, 전자의 대책과 후자의 대책을 함께 적용하는 것을 포함하는 것은 말할 필요도 없다. 또한, 전자 내, 또는 후자 내(또는 그 양쪽내의)의 유사한 대책을 겹쳐서 적용하는 것을 포함하는 것은 말할 필요도 없다.
이상, 본 발명자에 의해 된 발명을 실시형태에 근거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정된 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경가능한 것은 말할 필요도 없다.
예컨대, 반도체 웨이퍼의 이면을 강제산화하는 방법으로서, 상기 실시형태 1에서는 제 1∼제 7의 방법을 예시했지만, 이것에 한정되는 것은 아니고, 반도체 웨이퍼의 이면을 산화시켜서 불활성상태로 할 수 있는 다른 기술도 적용할 수가 있다. 또, 반도체 웨이퍼의 이면에 배리어층을 형성하는 방법으로서, 상기 실시형태 2에서는 제 I∼제 VII의 방법을 예시했지만, 이것에 한정되는 것은 아니고, 반도체 웨이퍼의 이면으로부터의 오염 불순물의 침입을 막을 수 있는 다른 기술도 적용할 수 있다.
상기 실시형태에 의하면, 반도체 웨이퍼를 박막화한 후, 그 이면을 강제산화 또는, 접착력 억제층을 형성하는 것에 의해, 반도체 웨이퍼를 분할 혹은 거의 분할(다이싱에 한정되지 않는다. 예컨대 레이저에 의한 분할 등이 가능하다.)해서 펠렛화한 후의 웨이퍼 유지부재로부터의 분리(밀어올림 부재에 의한 것으로 한정되지 않고, 초음파 등을 사용한 것이라도 좋다. 또한, 그것들을 조합시켜서 사용할 수도 있다)를 용이하게 할 수가 있다.
또한, 상기의 실시예에 의하면, 스트레스 릴리프 후, 반도체 웨이퍼의 이면에 오염 불순물의 침입을 막을 수 있는 배리어층을 형성하는 것에 의해, 반도체 웨이퍼의 회로 형성면으로의 오염 불순물의 확산을 막고, 반도체 소자의 특성불량의 발생을 억제할 수 있다.
본 발명은, 반도체 웨이퍼 상에 회로패턴을 형성하고, 칩을 1개씩 검사하기 전의 공정의 후에 행하여지고, 칩을 제품에 조립하는 후 공정에 적용할 수가 있다.
본원에 있어서 개시된 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
즉, 웨이퍼를 박형화한 후 이면을 강제산화 또는, 접착력 억제층을 형성하는 것에 의해 웨이퍼를 분할 또는 거의 분할해서 펠렛(pellet)화한 후의 웨이퍼 유지부재로부터의 분리를 용이하게 할 수 있다.
또한, 반도체 웨이퍼를 박막화한 후, 그 이면을 강제산화 또는, 접착력 억제층을 형성하는 것에 의해, 반도체 웨이퍼를 분할 혹은 거의 분할(다이싱에 한정되지 않는다. 예컨대 레이저에 의한 분할 등이 가능하다.)해서 펠렛화한 후의 웨이퍼 유지부재로부터의 분리(쳐올리기부재에 의한 것으로 한정되지 않고, 초음파 등을 사용한 것이라도 좋다. 또한, 그것들을 조합시켜서 사용할 수도 있다)를 용이하게 할 수가 있다.
또한, 상기의 실시예에 의하면, 스트레스 릴리프 후, 반도체 웨이퍼의 이면에 오염 불순물의 침입을 막을 수 있는 배리어층을 형성하는 것에 의해, 반도체 웨이퍼의 회로 형성면으로의 오염 불순물의 확산을 막고, 반도체 소자의 특성불량의 발생을 억제할 수 있다.
본 발명은, 반도체 웨이퍼 상에 회로패턴을 형성하고, 칩을 1개씩 검사하기 전의 공정의 후에 행하여지고, 칩을 제품에 조립하는 후 공정에 적용할 수가 있다.
도 1은 본 발명의 1 실시형태인 반도체 집적회로장치의 제조방법의 공정도이다.
도 2는 본 발명의 1 실시형태인 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 3의 (a), (b) 및 (c)는, 각각 본 발명의 1 실시형태인 스핀 에치법, CMP법 및 드라이 폴리시법에 의한 스트레스 릴리프를 설명하는 장치의 설명도이다.
도 4는 도 2에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 5는 본 발명의 1 실시형태인 반도체 집적회로장치의 제조방법에서 사용하는 오존수 발생 장치의 설명도이다.
도 6은 본 발명의 1 실시형태인 반도체 집적회로장치의 제조방법에서 사용하는 백 그라인드의 세정부의 설명도이다.
도 7은 본 발명의 1 실시형태인 반도체 집적회로장치의 제조방법에 있어서의 이산화탄소함유수 생성 공정의 설명도이다.
도 8의 (a)는 도 4에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도, (b)는 (a)와 동일공정의 반도체 집적회로장치의 요부 평면도이다.
도 9는 도 8에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 10은 도 9에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 11는 도 10에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 12는 도 11에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 13은 본 발명의 1 실시형태인 반도체 집적회로장치의 제조방법에 있어서의 백 그라인드로부터 웨이퍼 실장까지의 일관 처리 장치의 설명도이다.
도 14는 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조방법의 공정도이다.
도 15는 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 16은 반도체 웨이퍼의 이면측 부분의 요부 확대 단면도이다.
도 17의 (a), (b) 및 (c)는, 각각 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조방법에 있어서의 드라이 폴리시법, CMP법 및 스핀에칭법에 의한 스트레스 릴리프를 설명하는 장치의 설명도이다.
도 18은 도 15에 계속되는 반도체 집적회로장치의 제조 공정 중의 요부 측면도이다.
도 19는 본 발명의 다른 실시형태인 스트레스 릴리프 후의 오존수를 사용한 배리어층 형성의 설명도이다.
도 20은 본 발명의 다른 실시형태인 스트레스 릴리프 후의 질산을 사용한 배리어층 형성의 설명도이다.
도 21은 도 18에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 22는 도 21에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 23는 도 22에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 24는 도 23에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 25는 도 24에 계속되는 반도체 집적회로장치의 제조공정 중의 요부 측면도이다.
도 26은 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조방법에 있어서의 백 그라인드로부터 웨이퍼 실장까지에서 사용하는 일관 처리 장치의 설명도이다.
도 27은 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조방법에 있어서의 백 그라인드로부터 웨이퍼 실장까지에서 사용하는 다른 일관 처리 장치의 설명도이다.
도 28은 본 발명의 다른 실시형태인 반도체 집적회로장치의 제조방법에 있어서의 백 그라인드로부터 웨이퍼 실장까지에서 사용하는 다른 일관 처리 장치의 설명도이다.
[도면의 부호의 설명]
1 반도체 웨이퍼 2 지퍼 테이블
3 연삭재 4 회전 테이블
5 불화 질산 6 슬러리
7 플레이튼(정반) 8 연마 패드
10 연마포 11 회전 테이블
12 회전 테이블 13 오존수
14 초순수 15 가스 봄베
16 농도계 17 매스 플로우 컨트롤러
18 프레임 19 다이싱 테이블
20 원형칼 22 밀어올림핀
23 콜레트 24 기판
25 페이스트재 26 일관 처리 장치
27 로더 28 언로더
29, 30, 31반송로봇 32 반송로봇
33 처리실 34 지퍼 테이블
35 반송로봇 36 처리실
37 지퍼 테이블 38 반송로봇
39 처리실 40 반송로봇
41 처리실 51 반도체 웨이퍼
52 지퍼 테이블 53 연삭재
54 결정결함층 55 회전 테이블
56 연마포 57 슬러리
58 플레이튼(정반) 59 연마 패드
601 회전 테이블 61 플루오르 질산
62 오존수 63 회전 테이블
65 순수 66 회전 테이블
67 질산 69 순수(純水)
70 프레임 71 다이싱 테이블
72 원형칼 73 밀어올림핀
74 콜레트 75 기판
76 페이스트재 77 일관 처리 장치
78 로더 79 언로더
80, 81, 82 로봇 83 반송로봇
84 처리실 85 지퍼 테이블
86 반송로봇 87 처리실
88 지퍼 테이블 89 반송로봇
90 처리실 91 반송로봇
92 처리실 93, 94 일관 처리 장치
BL 배리어층 BT, BT2 감압 테이프
DT, DT2 다이싱 테이프 PH, PH2 가압헤드
SC , SC2 칩 TF 산화막

Claims (35)

  1. 반도체 집적회로장치의 제조방법으로서,
    (a) 제 1 두께를 갖는 반도체 웨이퍼의 제 1 주면 또는 제 1 주면상에 회로패턴을 형성하는 공정;
    (b) 상기 제 1 주면 또는 제 1 주면에 제 1 테이프를 첩착(貼着)하는 공정;
    (c) 상기 반도체 웨이퍼의 제 2 주면을 연삭해서, 상기 반도체 웨이퍼를 제 2 두께로 하는 공정;
    (d) 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정;
    (e) 상기 반도체 웨이퍼의 상기 제 1 주면 또는 제 1 주면에 첩착한 상기 제 1 테이프를 박리해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 제 2 테이프를 첩착하는 공정을 포함하는, 반도체 집적회로장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 공정 (c)와 상기 공정(d)와 상기 공정(e)를 일관(一貫)하여 행하는, 반도체 집적회로장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 반도체 웨이퍼의 상기 제 2 두께는 100μm 미만인, 반도체 집적회로장치의 제조방법.
  4. 제 2 항에 있어서,
    상기 반도체 웨이퍼의 상기 제 2 두께는 80μm 미만인, 반도체 집적회로장치의 제조방법.
  5. 제 2 항에 있어서,
    상기 반도체 웨이퍼의 상기 제 2 두께는 60μm미만인, 반도체 집적회로장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 공정(c)와 상기 공정(d) 사이의 상기 반도체 웨이퍼의 방치 시간은 1분 이내인, 반도체 집적회로장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 공정(c)와 상기 공정(d) 사이의 상기 반도체 웨이퍼의 방치 시간은 10분 이내인, 반도체 집적회로장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 공정(c)와 상기 공정(d) 사이의 상기 반도체 웨이퍼의 방치 시간은 1시간 이내인, 반도체 집적회로장치의 제조방법.
  9. 제 1항에 있어서,
    상기 공정(d)는,
    (d1) 오존을 포함시킨 순수에 의해 상기 반도체 웨이퍼를 세정해서, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  10. 제 1항에 있어서,
    상기 공정(d)는,
    (d1) 이산화탄소를 포함시킨 순수에 의해 상기 반도체 웨이퍼를 세정해서, 상기 반도체 웨이퍼의 상기 제 2 주면 또는 제 2 주면을 강제산화하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  11. 제 1항에 있어서,
    상기 공정(d)는,
    (d1) 순수와 과산화수소수를 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면 또는 제 2 주면을 강제산화하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  12. 제 1항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼의 상기 제 2 주면 또는 제 2 주면 또는 상기 제 2 테이프의 상기 반도체 웨이퍼에 접하는 면에 산화제를 도포해서, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  13. 제 1항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 가스 형태의 산소를 내뿜어서, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  14. 제 1항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 열풍을 쬐게하여, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  15. 제 1항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼를 가열한 플레이트 상에 상기 반도체 웨이퍼의 상기 제 2 주면을 접하여 실어서, 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정을 포함하는, 반도체 집적회로장치의 제조방법.
  16. 제 1항에 있어서,
    (f) 상기 반도체 웨이퍼를 다이싱하고, 상기 반도체 웨이퍼를 칩에 개편화하는 공정;
    (g) 상기 제 2 테이프를 통해서 상기 칩의 이면을 압압(押壓)하고, 상기 칩을 상기 제 2 테이프로부터 박리하는 공정을 더 포함하는, 반도체 집적회로장치의 제조방법.
  17. 제 1 항에 있어서,
    상기 반도체 웨이퍼는, 상기 제 1 주면을 웨이퍼 반송치구(治具)에 진공흡착시켜 상기 공정(c)로부터 반출되고, 상기 제 2 주면을 웨이퍼 반송치구에 진공흡착시켜 상기 공정(d)에 반입되는, 반도체 집적회로장치의 제조방법.
  18. 제 1 항에 있어서,
    상기 반도체 웨이퍼의 지름은 300mm인, 반도체 집적회로장치의 제조방법.
  19. 제 1 항에 있어서,
    상기 반도체 웨이퍼의 상기 제 1의 두께는 700μm이상인, 반도체 집적회로장치의 제조방법.
  20. 반도체 집적회로장치의 제조방법으로서,
    (a) 제 1 두께를 갖는 반도체 웨이퍼의 제 1 주면 면상에 회로패턴을 형성하는 공정;
    (b) 상기 제 1 주면에 제 1 시트 또는 판상물을 제 1 감압접착제에 의해 접착하는 공정;
    (c) 상기 반도체 웨이퍼의 제 2 주면을 연삭 또는 에칭해서, 상기 반도체 웨이퍼를 제 2 두께로 하는 공정;
    (d) 상기 반도체 웨이퍼의 상기 제 2 주면을 강제산화하는 공정;
    (e) 상기 반도체 웨이퍼의 상기 제 1 주면에 접착한 상기 제 1 시트 또는 판상물을 박리(剝離) 또는 분리해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 제 2 시트 또는 판상물을 제 2 감압접착제에 의해 접착하는 공정을 포함하는, 반도체 집적회로장치의 제조방법.
  21. (a) 제 1 두께를 갖는 반도체 웨이퍼의 제 1 주면 상에 회로패턴을 형성하는 공정;
    (b) 상기 반도체 웨이퍼의 제 2 주면을 연삭하고, 상기 반도체 웨이퍼를 제 2 두께로 하는 공정;
    (c) 상기 반도체 웨이퍼의 상기 제 2 주면에 형성된 제 1 층을 제거하는 공정;
    (d) 상기 반도체 웨이퍼의 상기 제 2 주면에 제 2 층을 형성하는 공정;
    (e) 상기 반도체 웨이퍼를 다이싱하고, 상기 반도체 웨이퍼를 칩에 개편화하는 공정을 포함하는, 반도체 집적회로장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제 2 층의 두께는 상기 제 1 층의 두께보다도 얇은, 반도체 집적회로장치의 제조방법.
  23. 제 21 항에 있어서,
    상기 반도체 웨이퍼의 상기 제 2 두께는 100μm미만인, 반도체 집적회로장치의 제조방법.
  24. 제 21 항에 있어서,
    상기 반도체 웨이퍼의 상기 제 2 두께는 80 μm미만인, 반도체 집적회로장치의 제조방법.
  25. 제 21 항에 있어서,
    상기 반도체 웨이퍼의 상기 제 2 두께는 60 μm미만인, 반도체 집적회로장치의 제조방법.
  26. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 오존을 포함시킨 순수를 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면에 산화막을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  27. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 이산화탄소를 포함시킨 순수를 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면에 산화막을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  28. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 과산화수소를 포함시킨 순수를 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면에 산화막을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  29. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 질산을 상기 반도체 웨이퍼에 부어서, 상기 반도체 웨이퍼의 상기 제 2 주면에 산화막을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  30. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 플라즈마 방전에 의해 생기는 이온을 충격시켜서, 상기 반도체 웨이퍼의 상기 제 2 주면에 손상층을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  31. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 지립(砥粒)을 분사해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 파쇄층(破碎層)을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  32. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼의 상기 제 2 주면을 연삭해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 결정결함층을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  33. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼에 불순물을 이온 주입해서, 상기 반도체 웨이퍼의 상기 제 2 주면에 손상층을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  34. 제 21 항에 있어서,
    상기 공정(d)는,
    (d1) 상기 반도체 웨이퍼의 상기 제 2 주면에 플라즈마 CVD에 의해 산화막 또는 다결정실리콘막을 형성하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
  35. 제 21 항에 있어서,
    상기 공정(c)는,
    (c1) 상기 반도체 웨이퍼의 상기 제 2 주면에 형성된 상기 제 1 층을, 일부를 남겨서 제거하고, 남겨진 상기 제 1 층을 상기 공정 (d)의 상기 제 2 층으로 하는 공정을 하위의 공정으로 포함하는, 반도체 집적회로장치의 제조방법.
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