CN112967928B - 芯片的切割方法及芯片的转移方法 - Google Patents

芯片的切割方法及芯片的转移方法 Download PDF

Info

Publication number
CN112967928B
CN112967928B CN202011493911.4A CN202011493911A CN112967928B CN 112967928 B CN112967928 B CN 112967928B CN 202011493911 A CN202011493911 A CN 202011493911A CN 112967928 B CN112967928 B CN 112967928B
Authority
CN
China
Prior art keywords
substrate
buffer layer
chip
chips
temporary storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011493911.4A
Other languages
English (en)
Other versions
CN112967928A (zh
Inventor
王涛
张雪梅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Kangjia Photoelectric Technology Research Institute Co Ltd
Original Assignee
Chongqing Kangjia Photoelectric Technology Research Institute Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chongqing Kangjia Photoelectric Technology Research Institute Co Ltd filed Critical Chongqing Kangjia Photoelectric Technology Research Institute Co Ltd
Priority to CN202011493911.4A priority Critical patent/CN112967928B/zh
Publication of CN112967928A publication Critical patent/CN112967928A/zh
Application granted granted Critical
Publication of CN112967928B publication Critical patent/CN112967928B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dicing (AREA)

Abstract

本发明涉及一种芯片的切割方法及芯片的转移方法。该切割方法包括以下步骤：提供暂存基材，在暂存基材的一侧覆盖缓冲层；提供表面具有多个芯片的第一基板，将芯片与缓冲层贴合，至少部分缓冲层位于芯片与暂存基材之间；顺序对第一基板进行划片和裂片，以使位于第一基板上相邻的芯片分离。在裂片过程中的应力释放能够共同作用在上述缓冲层和芯片，从而减少了芯片受到的应力，缓解了由于应力释放不均匀而导致的暂存基材的弯曲，进而避免了在裂片工艺中斜裂、双胞等异常现象的发生，提高了工艺良率，有利于芯片的微小化。

Description

芯片的切割方法及芯片的转移方法
技术领域
本发明涉及发光器件技术领域，尤其涉及一种芯片的切割方法及芯片的转移方法。
背景技术
发光二级管(Light Emitting Diode，LED)具有节能、环保，寿命长等优点，在未来几年后，发光二极管有可能取代白炽灯、荧光灯等传统照明灯具，而进入千家万户。
传统蓝绿发光二极管的制作工艺通常是先在蓝宝石衬底上生长但氮化镓外延层，蓝宝石衬底导热性较差，从而在后续工艺中需要减薄或去除，但由于划片及裂片工艺中应力释放不均匀，导致衬底容易出现微小曲线，从而导致在裂片工艺中产生斜裂、双胞等异常现象，而且芯片越小，良率越低，上述问题已经成为影响芯片微小化的重要技术瓶颈。
此外，芯片在转移时由于很难控制芯片两侧的应力大小，导致芯片容易出现掉晶现象，从而导致良率降低。
发明内容
鉴于上述现有技术的不足，本申请的目的在于提供一种芯片的切割方法及芯片的转移方法，旨在解决现有技术中芯片的划片工艺易产生斜裂、双胞现象的问题。
一种芯片的切割方法，包括以下步骤：
提供暂存基材，在暂存基材的一侧覆盖缓冲层；
提供表面具有多个芯片的第一基板，将芯片与缓冲层贴合，至少部分缓冲层位于芯片与暂存基材之间；
顺序对所述第一基板进行划片和裂片，以使位于所述第一基板上相邻的所述芯片分离。
在本发明中，先在暂存基材的一侧覆盖缓冲层，并将芯片与缓冲层贴合，使得至少部分缓冲层位于芯片与暂存基材之间，然后从第一基板远离芯片的一侧对第一基板进行划片，再从暂存基材远离芯片的一侧对第一基板进行裂片，由于上述芯片与暂存基材之间存在缓冲层，在裂片过程中的应力释放能够共同作用在上述缓冲层和芯片，从而减少了芯片受到的应力，缓解了由于应力释放不均匀而导致的暂存基材的弯曲，进而避免了在裂片工艺中斜裂、双胞等异常现象的发生，提高了工艺良率，有利于芯片的微小化。
可选地，在将芯片与缓冲层贴合的步骤之后，部分缓冲层填充于相邻芯片之间，在对第一基板进行划片的步骤之后，以及对第一基板进行裂片之前，切割方法还包括以下步骤：去除位于相邻芯片之间的部分缓冲层。通过将较厚的缓冲层整面覆盖于转移基板的表面，再通过将芯片与缓冲层贴合，能够使部分缓冲层填充于相邻芯片之间并与第一基板接触，再通过在裂片之前去除上述位于相邻芯片之间的缓冲层，能够进一步释放划片时的内应力，且更有利于后续的裂片工艺。
可选地，缓冲层包括光敏材料。光敏材料能够在光照下快速固化成型得到缓冲层，并通过对应的化学溶剂去除，使得工艺简单，且工艺效率高。
可选地，缓冲层包括光刻胶。采用光刻胶作为缓冲层的材料不仅易粘附于转移基板的表面，还易被去除。
可选地，采用光刻工艺去除位于相邻芯片之间的部分缓冲层。对于材料为光刻胶的缓冲层，可以采用光刻工艺将缓冲层整面去除，从而消除了常规刻蚀对位于芯片之间的转移基板的影响。
可选地，从第一基板远离芯片的一侧对第一基板进行划片。从第一基板远离芯片的一侧对第一基板进行划片能够使划片工艺更便捷。
可选地，在对第一基板进行划片的步骤中，采用激光隐形切割工艺在第一基板中形成改质区域，改质区域位于相邻芯片之间。通过在第一基板中形成上述改质区域，能够更有利于后续的裂片工艺。
可选地，位于同一相邻芯片之间的改质区域为多个且沿第一基板的厚度方向平行设置。通过在第一基板的厚度方向形成多个改质区域进一步降低了裂片工艺的复杂度。
可选地，从暂存基材远离芯片的一侧对第一基板进行裂片。从第一基板远离芯片的一侧对第一基板进行裂片能够使作用力更好地施加于第一基板，从而使裂片工艺更为简单。
基于同样的发明构思，本申请还提供一种芯片的转移方法，包括以下步骤：
采用上述的切割方法在暂存基材上形成具有芯片的多个发光单元；
将暂存基材上的发光单元转移至目标基材上。
本发明上述芯片的转移方法中先采用上述的切割方法，在暂存基材的一侧覆盖缓冲层，并将芯片与缓冲层贴合，使得至少部分缓冲层位于芯片与暂存基材之间，然后从第一基板远离芯片的一侧对第一基板进行划片，再从暂存基材远离芯片的一侧对第一基板进行裂片，由于上述芯片与暂存基材之间存在缓冲层，在裂片过程中的应力释放能够共同作用在上述缓冲层和芯片，从而减少了芯片受到的应力，缓解了由于应力释放不均匀而导致的暂存基材的弯曲，进而避免了在裂片工艺中斜裂、双胞等异常现象的发生，提高了工艺良率，有利于芯片的微小化。
可选地，缓冲层包括光刻胶。采用光刻胶作为缓冲层的材料不仅易粘附于转移基板的表面，还易被去除。
可选地，采用光刻工艺去除缓冲层，以将芯片转移至目标基材上。采用光刻工艺去除上述材料为光刻胶的缓冲层能够减少缓冲层和芯片之间的粘附力，降低掉晶风险。
可选地，在将发光单元转移至目标基材上的步骤之后，转移方法还包括以下步骤：对目标基材施加拉应力，以增大相邻发光单元之间的间距。通过上述步骤将芯片的间距扩大，便于测量和收光。
附图说明
图1为根据本发明一种实施例中提供的芯片的切割方法中，在暂存基材的一侧覆盖缓冲层后基体的结构示意图；
图2为提供表面具有多个芯片的第一基板并将芯片与图1所示的缓冲层贴合后基体的结构示意图，其中，至少部分缓冲层位于芯片与暂存基材之间；
图3为从图2所示的第一基板远离芯片的一侧对第一基板进行划片后基体的结构示意图；
图4为去除图3所示的位于相邻芯片之间的部分缓冲层后基体的结构示意图；
图5为从图4所示的暂存基材远离芯片的一侧对第一基板进行裂片后基体的结构示意图；
图6为根据本发明一种实施例中提供的芯片的转移方法中，将暂存基材上的发光单元转移至目标基材后基体的结构示意图；
图7为对图6所示的目标基材施加拉应力以增大相邻发光单元之间的间距后基体的结构示意图。
附图标记说明：
10-第一基板；110-改质区域；20-芯片；30-暂存基材；40-缓冲层；50-掩膜层；60-发光单元；70-目标基材。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
正如背景技术部分所描述的，由于划片及裂片工艺中应力释放不均匀，导致衬底容易出现微小曲线，从而导致在裂片工艺中产生斜裂、双胞等异常现象，而且芯片越小，良率越低，上述问题已经成为影响芯片微小化的重要技术瓶颈。
基于此，本申请希望提供一种能够解决上述技术问题的方案，其详细内容将在后续实施例中得以阐述。
本申请的发明人针对上述问题进行研究，提出了一种芯片的切割方法，包括以下步骤：
提供暂存基材，在暂存基材的一侧覆盖缓冲层；
提供表面具有多个芯片的第一基板，将芯片与缓冲层贴合，至少部分缓冲层位于芯片与暂存基材之间；
顺序对第一基板进行划片和裂片，以使位于第一基板上相邻的芯片分离。
在本发明中，由于上述芯片与暂存基材之间存在缓冲层，在裂片过程中的应力释放能够共同作用在上述缓冲层和芯片，从而减少了芯片受到的应力，缓解了由于应力释放不均匀而导致的暂存基材的弯曲，进而避免了在裂片工艺中斜裂、双胞等异常现象的发生，提高了工艺良率，有利于芯片的微小化。
下面将结合附图1至图7更详细地描述根据本申请提供的芯片的切割方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
首先，提供暂存基材30，在暂存基材30的一侧覆盖缓冲层40，如图1所示。
示例性的，上述暂存基材30可以为具有一定粘附力的有机材料层，如PET膜、PP膜、BOPP膜、PE膜、BOPET膜、PVC膜等。
本申请的上述缓冲层40可以由为具有一定弹性的有机材料形成，可以通过常规的涂覆工艺或沉积工艺将有机材料形成于暂存基材30的一侧。
在一些实施方式中，形成上述缓冲层40的有机材料可以为光敏材料。光敏材料能够在光照下快速固化成型得到缓冲层40，并通过对应的化学溶剂去除，使得工艺简单，且工艺效率高。
为了便于上述缓冲层40在暂存基材30表面的粘附，同时便于缓冲层40在后续被去除，示例性的，上述缓冲层40包括光刻胶。上述光刻胶可以为正性光刻胶或负性光刻胶，根据光刻胶的种类选择对应的光刻板，以实现对光刻胶的去除。
在暂存基材30的一侧覆盖缓冲层40的步骤之后，提供表面具有多个芯片20的第一基板10，将芯片20与缓冲层40贴合，至少部分缓冲层40位于芯片20与暂存基材30之间，如图2所示。
示例性的，上述第一基板10可以为刚性基底，如玻璃片、石英片和蓝宝石衬底等。
示例性的，本申请中的芯片20可以为微型发光二级管(Micro Light EmittingDiode，Micro-LED)，也可以是纳米级发光二级管。
在一些实施方式中，在将芯片20与缓冲层40贴合的步骤之后，部分缓冲层40填充于相邻芯片20之间，如图2所示。
为了使部分缓冲层40填充于相邻芯片20之间，可以在暂存基材30上涂覆形成较厚的缓冲层40，在将芯片20与缓冲层40贴合的过程中，缓冲层40被芯片20挤压，使得被挤压的部分缓冲层材料以及位于芯片20两侧的缓冲层材料填充于相邻芯片20之间并与第一基板10接触，通过在后续工艺中去除相邻芯片20之间的缓冲层40，能够进一步释放划片时的内应力，且更有利于后续的裂片工艺。
在将芯片20与缓冲层40贴合的步骤之后，顺序对第一基板10进行划片和裂片，以使位于第一基板10上相邻的芯片20分离。
在对第一基板10进行划片的过程中，由于缓冲层40至少位于芯片20与第一基板10之间，从而在划片过程中的应力释放能够共同作用在上述缓冲层40和芯片20，从而减少了芯片受到的应力。
示例性的，从第一基板10远离芯片20的一侧对第一基板10进行划片，如图3所示。
在一些实施方式中，在对第一基板10进行划片的步骤中，采用激光隐形切割工艺在第一基板10中形成改质区域110，改质区域110位于相邻芯片20之间，如图3所示。
在上述实施方式中，改质区域110是指利用一定波长的激光透过第一基板10，在其内部形成多个能量点，通过上述能量点破坏第一基板10内部结构中的部分，该部分称为改质区域110(或称改质层，SD层)，通过在第一基板10中形成上述改质区域110，能够更有利于后续的裂片工艺。
在上述实施方式中，位于同一相邻芯片20之间的改质区域110可以为多个且沿第一基板10的厚度方向平行设置。通过在第一基板10的厚度方向形成多个改质区域110进一步降低了裂片工艺的复杂度。
当部分缓冲层40填充于相邻芯片20之间时，在一些实施方式中，在对第一基板10进行划片的步骤之后，以及对第一基板10进行裂片之前，切割方法还包括以下步骤：去除位于相邻芯片20之间的部分缓冲层40。
在上述实施方式中，通过在裂片之前去除上述位于相邻芯片20之间的缓冲层40，能够进一步释放划片时的内应力，且更有利于后续的裂片工艺。
在上述实施方式中，缓冲层40可以包括光刻胶，此时可以通过在暂存基材30远离芯片20的一侧设置掩膜层50，并通过光刻去除位于相邻芯片20之间的部分缓冲层40，如图4所示。上述光刻工艺能够将缓冲层40整面去除，从而消除了常规刻蚀对位于芯片20之间的转移基板的影响。
上述光刻胶可以为正性光刻胶或负性光刻胶，根据光刻胶的种类选择对应的光刻板，以实现对光刻胶的去除。
示例性的，将正性光刻胶涂覆于暂存基材30的一侧表面，并通过曝光将正性光刻胶固化以形成上述缓冲层40，通过光刻去除位于相邻芯片20之间的部分缓冲层40包括：在芯片20远离第一基板10的一侧设置掩模板，掩膜板的透光区域与相邻芯片之间待去除光刻胶的位置对应，通过对正性光刻胶进行光照并采用正胶显影液显影，以去除对位于相邻芯片20之间的正性光刻胶。
示例性的，将负性光刻胶涂覆于暂存基材30的一侧表面，并通过曝光将负性光刻胶固化以形成上述缓冲层40，通过光刻去除位于相邻芯片20之间的部分缓冲层40包括：在芯片20远离第一基板10的一侧设置掩模板，掩膜板中透光区域之外的区域与相邻芯片之间待去除光刻胶的位置对应，通过对负性光刻胶进行光照并采用负胶显影液显影，以去除对位于相邻芯片20之间的负性光刻胶。
在对第一基板10进行划片的步骤之后，示例性的，从暂存基材30远离芯片20的一侧对第一基板10进行裂片，如图5所示。
由于至少部分缓冲层40位于芯片20与第一基板10之间，使得在裂片过程中的应力释放能够共同作用在上述缓冲层40和芯片20，从而减少了芯片受到的应力。
基于同样的发明构思，本申请还提供一种芯片20的转移方法，包括以下步骤：
提供暂存基材30，在暂存基材30的一侧覆盖缓冲层40，如图1所示；
提供表面具有多个芯片20的第一基板10，将芯片20与缓冲层40贴合，至少部分缓冲层40位于芯片20与暂存基材30之间，如图2所示；
顺序对第一基板10进行划片和裂片，以使位于第一基板10上相邻的芯片20分离，如图3至图5所示；
将暂存基材30上的发光单元60转移至目标基材70上，如图6所示。
本发明上述芯片20的转移方法中先采用上述的切割方法，在暂存基材30的一侧覆盖缓冲层40，并将芯片20与缓冲层40贴合，使得至少部分缓冲层40位于芯片20与暂存基材30之间，然后从第一基板10远离芯片20的一侧对第一基板10进行划片，再从暂存基材30远离芯片20的一侧对第一基板10进行裂片，由于上述芯片20与暂存基材30之间存在缓冲层40，在裂片过程中的应力释放能够共同作用在上述缓冲层40和芯片20，从而减少了芯片受到的应力，缓解了由于应力释放不均匀而导致的暂存基材30的弯曲，进而避免了在裂片工艺中斜裂、双胞等异常现象的发生，提高了工艺良率，有利于芯片20的微小化。
示例性的，上述缓冲层40包括光刻胶。采用光刻胶作为缓冲层40的材料不仅易粘附于转移基板的表面，还易被去除。
当上述缓冲层40包括光刻胶时，在一些实施方式中，采用光刻工艺去除缓冲层40，以将芯片20转移至目标基材70上，如图6所示。上述光刻胶可以为正性光刻胶或负性光刻胶，根据光刻胶的种类选择对应的光刻板，以实现对光刻胶的去除。
在上述实施方式中，采用光刻工艺去除上述材料为光刻胶的缓冲层40能够减少缓冲层40和芯片20之间的粘附力，降低掉晶风险。
示例性的，上述目标基材70可以为具有一定粘附力的有机材料层，如PET膜、PP膜、BOPP膜、PE膜、BOPET膜、PVC膜等。
在将发光单元60转移至目标基材70上的步骤之后，本发明的上述转移方法还可以包括以下步骤：对目标基材70施加拉应力，以增大相邻发光单元60之间的间距，如图7所示。通过上述步骤将芯片20的间距扩大，便于测量和收光。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (9)

1.一种芯片的切割方法，其特征在于，包括以下步骤：
提供暂存基材，在所述暂存基材的一侧覆盖缓冲层；
提供表面具有多个芯片的第一基板，将所述芯片与所述缓冲层贴合，至少部分所述缓冲层位于所述芯片与所述暂存基材之间；
顺序对所述第一基板进行划片和裂片，以使位于所述第一基板上相邻的所述芯片分离，
在将所述芯片与所述缓冲层贴合的步骤之后，部分所述缓冲层填充于相邻所述芯片之间，在对所述第一基板进行划片的步骤之后，以及对所述第一基板进行裂片之前，所述切割方法还包括以下步骤：
去除位于相邻所述芯片之间的所述部分缓冲层。
2.如权利要求1所述的一种芯片的切割方法，其特征在于，所述缓冲层包括光敏材料。
3.如权利要求1所述的一种芯片的切割方法，其特征在于，所述缓冲层包括光刻胶。
4.如权利要求3所述的一种芯片的切割方法，其特征在于，采用光刻工艺去除位于相邻所述芯片之间的所述部分缓冲层。
5.如权利要求1至4中任一项所述的一种芯片的切割方法，其特征在于，在对所述第一基板进行划片的步骤中，采用激光隐形切割工艺在所述第一基板中形成改质区域，所述改质区域位于相邻所述芯片之间。
6.如权利要求5所述的一种芯片的切割方法，其特征在于，位于同一相邻所述芯片之间的所述改质区域为多个且沿所述第一基板的厚度方向平行设置。
7.一种芯片的转移方法，其特征在于，包括以下步骤：
采用权利要求1至6中任一项所述的一种芯片的切割方法在所述暂存基材上形成多个具有所述芯片的发光单元；
将所述暂存基材上的所述发光单元转移至目标基材上。
8.如权利要求7所述的一种芯片的转移方法，其特征在于，所述缓冲层包括光刻胶，采用光刻工艺去除缓冲层，以将所述芯片转移至所述目标基材上。
9.如权利要求7或8所述的一种芯片的转移方法，其特征在于，在将所述发光单元转移至所述目标基材上的步骤之后，所述转移方法还包括以下步骤：
对所述目标基材施加拉应力，以增大相邻所述发光单元之间的间距。
CN202011493911.4A 2020-12-16 2020-12-16 芯片的切割方法及芯片的转移方法 Active CN112967928B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011493911.4A CN112967928B (zh) 2020-12-16 2020-12-16 芯片的切割方法及芯片的转移方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011493911.4A CN112967928B (zh) 2020-12-16 2020-12-16 芯片的切割方法及芯片的转移方法

Publications (2)

Publication Number Publication Date
CN112967928A CN112967928A (zh) 2021-06-15
CN112967928B true CN112967928B (zh) 2022-07-29

Family

ID=76271323

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011493911.4A Active CN112967928B (zh) 2020-12-16 2020-12-16 芯片的切割方法及芯片的转移方法

Country Status (1)

Country Link
CN (1) CN112967928B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050067019A (ko) * 2003-12-26 2005-06-30 가부시끼가이샤 르네사스 테크놀로지 반도체 집적회로장치의 제조방법
JP2006344816A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2009038300A (ja) * 2007-08-03 2009-02-19 Sony Corp 半導体パッケージの製造方法
CN108701601A (zh) * 2016-03-03 2018-10-23 琳得科株式会社 半导体加工用胶粘带、以及半导体装置的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2763441B2 (ja) * 1992-02-06 1998-06-11 三菱電機株式会社 半導体装置の製造方法
US6492196B1 (en) * 2002-01-07 2002-12-10 Picta Technology Inc. Packaging process for wafer level IC device
TWI231534B (en) * 2003-12-11 2005-04-21 Advanced Semiconductor Eng Method for dicing a wafer
TWI470766B (zh) * 2009-03-10 2015-01-21 Advanced Semiconductor Eng 晶片結構、晶圓結構以及晶片製程
US9343385B2 (en) * 2014-07-30 2016-05-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device comprising a chip substrate, a mold, and a buffer layer
CN105226143B (zh) * 2015-09-29 2018-02-09 山东浪潮华光光电子股份有限公司 一种GaAs基LED芯片的切割方法
CN107538136A (zh) * 2017-07-31 2018-01-05 山东浪潮华光光电子股份有限公司 一种利用激光切割蓝宝石衬底led芯片的方法
JP2018119156A (ja) * 2018-03-20 2018-08-02 リンテック株式会社 粘着テープおよび半導体装置の製造方法
KR102632032B1 (ko) * 2018-06-26 2024-01-31 린텍 가부시키가이샤 반도체 가공용 점착 테이프 및 반도체 장치의 제조 방법
CN110190163B (zh) * 2019-05-24 2020-04-28 康佳集团股份有限公司 图形化衬底、外延片、制作方法、存储介质及led芯片

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050067019A (ko) * 2003-12-26 2005-06-30 가부시끼가이샤 르네사스 테크놀로지 반도체 집적회로장치의 제조방법
JP2006344816A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2009038300A (ja) * 2007-08-03 2009-02-19 Sony Corp 半導体パッケージの製造方法
CN108701601A (zh) * 2016-03-03 2018-10-23 琳得科株式会社 半导体加工用胶粘带、以及半导体装置的制造方法

Also Published As

Publication number Publication date
CN112967928A (zh) 2021-06-15

Similar Documents

Publication Publication Date Title
JP4461616B2 (ja) 素子の転写方法、素子保持基板の形成方法、及び素子保持基板
KR20180080113A (ko) 디스플레이 장치 및 디스플레이 장치 형성 방법
US10319705B2 (en) Elastomeric layer fabrication for light emitting diodes
KR20220020936A (ko) 디스플레이 패널, 디스플레이 장치 및 디스플레이 패널의 제조 방법
CN109950201B (zh) 光电器件外延结构的制造方法
US20210358792A1 (en) Method for Producing Optoelectronic Devices
KR20070093653A (ko) 발광 다이오드의 제조방법
WO2023082971A1 (zh) 芯片转移方法、显示面板及显示装置
CN110854154B (zh) 一种硅基微型led芯片及其制作方法
CN112967928B (zh) 芯片的切割方法及芯片的转移方法
US8420418B2 (en) Light-emitting device and manufacturing method thereof
WO2012091271A2 (ko) 나노 임프린트 몰드 제조방법, 이 방법에 의해 제조된 나노 임프린트 몰드를 이용한 발광다이오드 제조방법 및 이 방법에 의해 제조된 발광다이오
CN112968082B (zh) 一种发光器件结构制作方法、显示背板及显示装置
CN108666212B (zh) 一种led芯片制作方法
CN210296404U (zh) 一种led芯片结构
KR20130075264A (ko) 발광 다이오드 제조 방법
CN116130473A (zh) 一种Micro-LED元件的转移方法
CN114447182B (zh) 发光二极管的转移方法、发光基板以及显示面板
CN113675079B (zh) 一种转移方法及显示装置
CN112768394A (zh) 发光元件及微发光二极管的转移方法
US11695091B2 (en) Transfer method, display device, and storage medium
CN104882521B (zh) 一种用于倒装led芯片的衬底及其制作方法
US8878210B2 (en) Light-emitting device
WO2021096318A1 (ko) 캐리어 기판 및 이를 이용한 소자 전사방법
TW202316699A (zh) 半導體元件排列結構

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant